【課題】本発明は半導体デバイス（２０５）における金属ゲートスタック（２００）を製作するためのプロセスを提供する。
【解決手段】本願の方法は、半導体基板（２２０）上に位置するゲート誘電体層（２１５）の上に金属層（２１０）を堆積させる段階を含む。本方法は、金属層（２１０）上にポリシリコン層（２２５）を形成する段階と、そのポリシリコン層（２２５）上に保護層（２３０）を生成する段階とを更に含む。本方法はは、また、保護層（２３０）上に無機反射防止被覆（２３５）を配置する段階を含む。他の実施形態では、金属ゲートスタックの前駆構造体及び集積回路の製造方法を含む。 （もっと読む）

セミコンダクタ・オン・インシュレータ半導体装置は金属又はシリサイド・ソース・コンタクト領域及びドレイン・コンタクト領域（３８、４０）、活性化ソース領域及びドレイン領域（３０、３２）並びに本体領域（３４）を有する。構造体は二重ゲートＳＯＩ構造体又は完全空乏型（ＦＤ）ＳＯＩ構造体でよい。スペーサ（２８）を使用し、半導体層の全厚みをコンタクト領域で完全に置き換えるプロセスを用いてシャープな海面と低抵抗とが達成される。
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【課題】パワー半導体デバイスの電気抵抗を小さくする。
【解決手段】 第１の導電性の材料から構成され、表面に電極を有する半導体ダイと、前記第１の導電性の材料の抵抗率よりも低い抵抗率を有する第２の材料から構成され、前記電極の上に設けられた導電性本体とを備える半導体デバイスと、第１の導電性の材料から構成された、半導体デバイスの電極の表面にバリア層を形成するステップと、前記第１の材料の電気抵抗率よりも電気抵抗率が低い第２の導電性の材料から構成されたシード層を、前記バリア層の上に形成するステップと、前記第２の材料から構成された前記シード層の上に導電製本体を形成するステップとを有する、半導体デバイスを製造するための方法に関する。 （もっと読む）

スパッタチャンバ（７０）及びそれが可能にするマルチステッププロセス。チャンバ軸と同軸な四重電磁石矩形アレー（７２）はチャンバ内のＲＦコイル（４６）の裏側にあることが好ましい。異なる磁場分布を生成するために、例えば、ターゲット材料をウエハ（３２）上にスパッタするためにスパッタターゲット（３８）が給電されるスパッタ堆積モードとＲＦコイルがアルゴンスパッタリングプラズマをサポートするスパッタエッチングモードとの間でコイル電流を個別に制御できる。ターゲット材料のＲＦコイルにおいては、コイルにＤＣバイアスをかけることができ、コイルアレーがマグネトロンとしての機能を果たす。このようなプラズマスパッタチャンバ内で行なわれるマルチステッププロセスは、様々な条件下でのターゲットからのバリア材料のスパッタ堆積と、基板のアルゴンスパッタエッチングとを含んでいてもよい。ターゲット電力及びウエハバイアスの減少を伴うフラッシュステップが適用される。 （もっと読む）

トランジスタ製作は、基板上に窒化物ベースのチャネル層を形成すること、窒化物ベースのチャネル層上に障壁層を形成すること、窒化物ベースのチャネル層のコンタクト領域を露出させるように障壁層にコンタクト凹部を形成すること、例えば、低温堆積プロセスを使用して、窒化物ベースのチャネル層の露出されたコンタクト領域上にコンタクト層を形成すること、コンタクト層上にオーミックコンタクトを形成すること、及びオーミックコンタクトに隣接した障壁層上に配置されたゲートコンタクトを形成すること、を含んでいる。また、高電子移動度トランジスタ（ＨＥＭＴ）及びＨＥＭＴの製作方法が提供される。ＨＥＭＴは、基板上の窒化物ベースのチャネル層と、窒化物ベースのチャネル層上の障壁層と、チャネル層の中まで延びる、障壁層のコンタクト凹部と、コンタクト凹部の中の窒化物ベースのチャネル層上の窒化物ベースのｎ型半導体材料のコンタクト領域と、窒化物ベースのコンタクト領域上のオーミックコンタクトと、このオーミックコンタクトに隣接した障壁層上に配置されたゲートコンタクトと、を含んでいる。窒化物ベースのｎ型半導体材料のコンタクト領域及び窒化物ベースのチャネル層は、表面積拡大構造を含んでいる。
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半導体素子を形成する方法では、半導体基板を設け、絶縁層を半導体基板の上に形成し、導電層を絶縁層の上に形成し、第１金属シリサイド層を導電層の上に形成し、導電層をパターニングして、制御電極の一部分であるパターニング済み第１層を形成し、第１金属シリサイド層をパターニングしてパターニング済み第１金属シリサイド層を制御電極の上に形成してパターニング済み第１金属シリサイド層が制御電極の上に残るようにし、そして第２金属シリサイド層をパターニング済み金属シリサイド層の上に形成し、第２金属シリサイド層は第１金属シリサイド層の膜厚よりも厚い膜厚を有する。
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半導体デバイスは、少なくとも１つの表面を含むＩＩＩ族窒化物半導体材料の層と、半導体材料の電気的応答を制御するための、表面上にある制御コンタクトと、制御コンタクトに隣接する１つの表面の少なくとも一部を被覆する誘電体バリア層であって、ＩＩＩ族窒化物のバンドギャップよりも大きなバンドギャップと、ＩＩＩ族窒化物の導電帯からずれている導電帯とを有する、誘電体バリア層と、ＩＩＩ族窒化物の表面の残り部分を被覆する誘電体保護層とを備えている。
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パターニング方法は、相補的なレチクルの組を個別に転写することを可能にする。一実施形態においては、例えば本方法では、位相シフトマスク（ＰＳＭ）（１１２）をエッチングし、次にｃＰＳＭマスク（１１０）に対応するカットマスクをエッチングする。更に、分離相補型マスクパターン転写方法は２つの個別の、かつ分離されたマスクパターニング工程を含み、これらの工程では、像を最終ウェハパターニングの前に、複合パターンを、中間ハードマスク（１１２）に部分的に転写することにより形成する。中間ハードマスク材料（１１２）及び最終ハードマスク材料（１１０）は、像が最終エッチングプロセスの前に下層の基板（１０２）またはウェハに像が転写されることがないように選択される。
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デュアルゲート半導体装置の製造方法は、シリコン体（１６）の第１の表面（１４）の一部分上に第１のゲート（１２）が形成された後であるが、前記第１の表面の反対側のシリコン体の第２の表面（４４）上に第２のゲート（５２）を形成する前に行われるソース及びドレインコンタクト領域（３４，３６）のシリサイド化を備える。第１のゲート（１２）はソース及びドレインコンタクト領域がシリコンチャネル（１８）に位置合わせされることを保証するマスクの働きをする。さらに、製造の早い段階でシリサイド化を行うことにより、第２のゲートの材料の選択が高温処理により制限されない。シリサイド化によるシリコン体の第２の表面での材料特性の違いがシリサイドのソースコンタクト領域とドレインコンタクト領域との間に前記第２のゲートを横方向に位置合わせされることを可能にすることが有利である。
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本発明に係る電界効果トランジスタは、基板（１２）上に連続的に形成されるバッファ及びチャネル層（１６）を備える。ソース電極（１８）、ドレイン電極（２０）、並びに、ソース及びドレイン電極間にあるゲート（２２）はすべて、チャネル層に電気的に接続して形成される。スペーサ層（２６）は、前記ゲートと前記ドレイン電極との間にあるチャネル層の表面の少なくとも一部の上に形成され、フィールドプレート（３０）は、前記ゲート及びチャネル層から絶縁されるスペーサ層上に形成される。フィールドプレート（３０）は、少なくとも１つの導電性パスによってソース電極に電気的に接続され、金属半導体電界効果トランジスタ内におけるピーク操作電界を低減する。
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