セミコンダクタ・オン・インシュレータ半導体装置及び製造方法
セミコンダクタ・オン・インシュレータ半導体装置は金属又はシリサイド・ソース・コンタクト領域及びドレイン・コンタクト領域（３８、４０）、活性化ソース領域及びドレイン領域（３０、３２）並びに本体領域（３４）を有する。構造体は二重ゲートＳＯＩ構造体又は完全空乏型（ＦＤ）ＳＯＩ構造体でよい。スペーサ（２８）を使用し、半導体層の全厚みをコンタクト領域で完全に置き換えるプロセスを用いてシャープな海面と低抵抗とが達成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、セミコンダクタ・オン・インシュレータ（ＳＯＩ）型半導体装置、例えば二重ゲートＳＯＩ装置又は完全空乏型セミコンダクタ・オン・インシュレータ装置（ＦＤ−ＳＯＩ）に関する。
【背景技術】
【０００２】
ＳＯＩ技術は、今まで分かった特定用途における多くの利点を有する。さらに最近、ＳＯＩ技術は、絶縁ゲート・トランジスタのより一般的用途において、特により小さいサイズを達成するためのスケーリング（微細化）装置において直面される諸問題に対する解決策を提供できることが分かった。
【０００３】
図１に示されたＳＯＩ装置では、半導体６の層が通常シリコンの基板２上の絶縁体４の上に設けられる。ゲート８がそれからゲート絶縁体１０によって絶縁された薄い半導体層の上に設けられ、注入済みソース電極１２及びドレイン電極１４がコンタクト部を提供する。ソース及びドレイン１２、１４の間の半導体１６は本体として働く。ソース及びドレイン１２、１４の間の本体を通した伝導はゲート８によって制御される。
【０００４】
ＳＯＩ技術の特に有益な形は、完全空乏型ＳＯＩ（ＦＤ−ＳＯＩ）として知られている。この手法では、半導体層６は非常に薄く、その結果、完全に空乏化される。ソースとドレインの間の電子輸送はゲートに隣接する薄いチャネルにおいてだけ生じる。ＦＤ−ＳＯＩは、電気的特性を改善しており、高温、低電圧及び低電力用途のための最適化を可能にしている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＦＤ−ＳＯＩに関する大きな問題は製造技術が難しいということである。そのような装置を製造する改善された方法の必要性がある。
【０００６】
ＳＯＩ技術の一発展形態は、半導体層６の下に別の絶縁ゲートが設けられた二重ゲートＳＯＩ構造体（ＤＧ−ＳＯＩ）である。
【０００７】
通常、ＦＤ−ＳＯＩ装置及びＤＧ−ＳＯＩ装置の製造は、通常の相補型金属酸化膜半導体（ＣＭＯＳ）処理工程を使用する。ソース、本体及びドレインは、イオン注入及び活性化アニールを使用して画定される。残念ながら、ＦＤ−ＳＯＩやＤＧ−ＳＯＩなどの薄いＳＯＩ装置では、その結果としてのシート抵抗及び接触抵抗はかなり高い。したがって、トランジスタの直列抵抗は高く、トランジスタの性能は最適ではならなくなる。
【０００８】
したがって、低減された直列抵抗を有する新しいトランジスタ構造体及びそれを製造する方法の必要性がある。
【課題を解決するための手段】
【０００９】
本発明によれば、請求項１に記載のトランジスタが提供される。
【００１０】
半導体は好ましくはシリコンである。
【００１１】
従来のシリサイド化ドープ・シリコン層の代わりに活性化ソース領域及びドレイン領域と共に金属コンタクト領域を使用することは、薄い本体の半導体装置にとっての大きな問題の１つである直列抵抗の劇的な低減につながる。
【００１２】
トランジスタは、第１の平坦な表面下のチャネル領域下に下部絶縁ゲートをさらに含んでよい、即ち、トランジスタは二重ゲート構造体でよい。
【００１３】
活性化領域におけるドーピングは、少なくとも１０１９ｃｍ−３、好ましくは少なくとも１０２０ｃｍ−３であり、特に好ましい実施形態では少なくとも３×１０２０ｃｍ−３である。そのような高ドープ領域を提供することによって、金属コンタクト領域と活性化半導体領域との間の電流の流れに対するショットキー・バリアの影響が最小化される。
【００１４】
好ましくは、階段接合がベスト・パフォーマンスのために活性化領域とチャネルの間に形成される。
【００１５】
ソース・コンタクト領域及びドレイン・コンタクト領域は金属のものでよい。
【００１６】
本発明はまた、そのようなトランジスタを製造する方法にも関する。したがって、一態様では、本発明は、絶縁体の上に半導体層を有するセミコンダクタ・オン・インシュレータ基板を設け、前記半導体層の上に上部絶縁ゲートを画定し、前記上部絶縁ゲート下の前記ソース領域と前記ドレイン領域との間に本体領域を残して、前記ゲートのどちらの側面上においても前記半導体層内にソース領域及びドレイン領域を注入し、前記上部絶縁ゲートの側面上に複数の絶縁スペーサを形成し、前記ソース領域及び前記ドレイン領域にアモルファス化注入物を注入し、前記ゲート又は前記複数のスペーサによって保護されているところを除いて前記半導体層の全体をアモルファスにし、選択的エッチングを使用して、前記半導体層の前記アモルファス領域を除去し、前記ソース領域及びドレイン領域上に金属コンタクト部を堆積することを備えたトランジスタを製造する方法に関する。
【００１７】
スペーサは好ましくは５ｎｍ以下の厚さを有する。
【００１８】
この方法は、本体を通してソース・コンタクト領域及びドレイン・コンタクト領域とチャネルとの間に良好なコンタクト部を提供するスペーサによって画定された小さい領域で、高ドープ活性化ソース領域及びドレイン領域と共に、低抵抗を有してよい堆積された金属ソース・コンタクト領域及びドレイン・コンタクト領域を有するトランジスタを実現する。
【００１９】
この方法はＣＭＯＳプロセスにおいて高度に統合可能であり、ＦＤ−ＳＯＩ装置にもＤＧ−ＳＯＩ装置にも使用されることができる。
【００２０】
他の態様では、絶縁体の上に半導体層を有するセミコンダクタ・オン・インシュレータ基板を設け、前記半導体層の上に上部絶縁ゲートを画定し、前記ソース領域及び前記ドレイン領域にアモルファス化注入物及びドーパントを注入し、前記上部絶縁ゲート下の前記ソース領域と前記ドレイン領域との間に単一結晶性本体領域を残して、前記ゲートによって保護されているところを除いて、前記半導体層の全体をアモルファスにし、構造体をアニールして、前記単一結晶性本体領域から始めて前記複数の注入されたアモルファス領域の一部分を再成長させ、前記ソース領域及びドレイン領域から金属コンタクト部を形成することを備えたトランジスタを製造する方法が提供される。
【００２１】
これら活性化領域は、半導体装置のオフ状態における漏洩をかなり低減することができるチャネルを有する階段接合を有する。
【００２２】
このプロセスは低温プロセスであり、したがって、先端的なＣＭＯＳフローに統合可能である。
【００２３】
前記ソース領域及びドレイン領域から複数の金属コンタクト部を形成する工程は、選択的エッチングを使用して前記半導体層の前記アモルファス部分を除去し、そして、複数の金属コンタクト部を前記ソース領域及びドレイン領域上に堆積することを含んでよい。そのような金属コンタクト部は、シリサイド化シリコンの最上層を有する従来技術の手法よりはるかに低い抵抗を有することができる。
【００２４】
前記ソース領域及びドレイン領域から複数の金属コンタクト部を形成する工程は、代替として、前記ソース領域及び前記ドレイン領域をシリサイド化してこれらの領域全厚みをシリサイド化することを含んでもよい。
【００２５】
薄い本体のシリコン又は他の半導体をシリサイドと完全に置き換えることは直列抵抗を低減する。また、シリサイド化プロセスは、ソース・コンタクト領域及びドレイン・コンタクト領域内のドーパントを活性化領域に押し入れ、そこのドーピング濃度を高める。
【００２６】
前記構造体をアニールして、前記単一結晶性本体領域から始めて前記複数の注入されたアモルファス領域の一部分を再成長させる前記工程は、５００℃から７５０℃の温度で実行されてよい。
【００２７】
アニール工程は、３ｎｍから１０ｎｍの単一結晶半導体に再成長させるためにしばらくの間実行されてよい。
【００２８】
諸実験によれば、最適な再成長はＬｇａｔｅ／６＋１乃至３ｎｍであり、この場合、Ｌｇａｔｅはゲートの長さである。
【００２９】
前記アモルファス化注入物及び前記ドーパントを注入することは、アモルファス化注入物を前記半導体層に注入する工程と、その後に続く、ドーパントを前記半導体層に注入する工程とを含んでよい。
【００３０】
前記アモルファス化注入物を前記半導体層に注入する工程は５°から３０°の間、好ましくは十分な効果を得るために７°から３０°の間の傾斜で実行されてよい。好ましくは、傾斜角はアモルファス化半導体とゲートとの間の重なり合う部分が約Ｌｇａｔｅ／６であるようであるべきである。
【００３１】
代替として、単一アモルファス化及びドーピング工程が使用されてもよい。
【００３２】
本発明のより良い理解のために、次に、諸実施形態は純粋に例として添付の図面を参照しながら説明される。
【００３３】
図は概略的であり一定の縮尺ではないことに留意されたい。
【発明を実施するための最良の形態】
【００３４】
本発明による方法は、シリコンの基板２上の絶縁体４の上に提供されたやはりシリコンの薄い層６を有する構造体を提供することによって始まる。上部ゲート８が、それからゲート絶縁体１０によって絶縁された薄いシリコン層の上に設けられる。図２に示されているように、下部ゲート２０が、同様にそれからゲート絶縁体２２によって絶縁されたシリコンの層６の下に設けられる。そのような構造体は当業者には知られているので、それらの製造はさらに詳しくは説明されない。
【００３５】
次いで、接合部注入がソース領域及びドレイン領域２４、２６をドープするために実行される。ドーピングは高濃度（少なくとも１０１９ｃｍ−３）でなければならず、本発明の完全な利益のために、ドーピングは少なくとも１０２０ｃｍ−３であるべきである。ドーピングは、ｎ型又はｐ型どちらのトランジスタが製造されるかによってｎ型又はｐ型でよい。ドーパントはＰ型トランジスタにはＢ、Ｉｎなどでよく、或いは、Ｎ型トランジスタにはＰ、Ａｓ又はＳｂでよい。
【００３６】
高速昇降温スパイク・アニール、瞬間急速加熱アニール、又は、サブメルト・ロー・フルーエンス（ｓｕｂ−ｍｅｌｔ ｌｏｗ−ｆｌｕｅｎｃｅ）レーザ・アニールでよいアニール工程が続く。このアニール工程は、接合部の高レベル活性化及びゲート下の拡散が小さくなることを保証する。
【００３７】
次いで、オフセット・スペーサ２８を形成するために、全表面上にスペーサの材料を堆積し、次いでゲートの側壁上にだけ材料を残して水平面から材料を除去する異方性エッチングを使用して材料をエッチング除去するなど、当技術分野で知られている方法を使用して、スペーサ２８が上部ゲート８上で作成される。スペーサは酸化物及び／又は窒化物のものでよい。スペーサの幅は好ましくは５ｎｍより狭い。これによって図３の構造体が得られる。
【００３８】
次いで、スペーサ２８及び上部ゲート８によって保護されているところを除いて、シリコン層６の全厚みをアモルファス化するアモルファス化注入が行われ、アモルファス化の影響を受けた領域にアモルファス・シリコン領域３６を残す。注入物は、Ｇｅ、Ａｓ、Ｓｂ、又はＩｎなどのイオン種で、シリコン層６の全厚みをアモルファスにするための注入量及びエネルギーで注入されるものでよい。この工程は、図４に示されているように、活性化ソース領域及びドレイン領域３０、３２をスペーサの下に残し、それら２つの領域の間に本体領域３４を残す。
【００３９】
次に選択的エッチングが行われてアモルファス・シリコン領域３６を除去するが、結晶性領域３０、３２、３４又はスペーサは除去しない。そのようなエッチングは知られている。例えば、窒化物スペーサが使用される場合はＨＦが使用されてよく、酸化物スペーサが使用される場合はＨ３Ｐ０４が使用されてよい。
【００４０】
次いで、図５に示されているように、金属が選択的に堆積されてソース・コンタクト領域及びドレイン・コンタクト領域３８、４０を形成し、除去されたアモルファス・シリコンに取って代わる。
【００４１】
次いで、処理が継続して、通常のプロセスの場合と同様に、装置を完成する。
【００４２】
この方法は、ＣＭＯＳフローに統合するのが容易であり、トランジスタの抵抗が大きく低減されることになる。一見したところでは、コンタクト領域３８、４０と活性化ソース領域、ドレイン領域３０、３２との間のショットキー・バリアは、非常に不利であるように思われるであろうが、活性化領域は高濃度にドープされ、これがバリアの影響を低減して全体の抵抗を低減する。
【００４３】
本発明による方法の第２実施形態は、図２の段の装置から始まる。
【００４４】
次に、最初のアモルファス化工程が実行されてアモルファス領域５０、５２を作り出す。第１実施形態の場合と同じ種、例えばＧｅ、Ａｓ、Ｓｂ又はＩｎが使用されてよいが、第２実施形態では、注入は傾斜で行われる。傾斜角は、アモルファス領域がゲートにゲート長の約１／６だけ重なり合うように選択され、アモルファス領域５０、５２の間に中央領域５４を残す。
【００４５】
次に、ドーパントがアモルファス領域５０、５２に注入される。ドーパントは、Ｐ型トランジスタにはＢ、Ｉｎなどでよく、Ｎ型トランジスタにはＰ、Ａｓ又はＳｂでよい。これにより図６に示されている構造体となる。
【００４６】
代替実施形態では、アモルファス化及びドーパント注入工程の代わりに単一注入工程が使用されてよい。
【００４７】
次に、低温固相エピタキシ再成長（ＳＰＥＲ）アニール工程が、５００℃から７５０℃の典型的な温度で行われる。次に、単一結晶半導体が中央領域５４から外へ向かって成長し、ドープ単一結晶ソース領域及びドレイン領域５６、５８を形成する。再成長時間は、ほんの数ｎｍ、通常３〜１０ｎｍの再成長が得られるように調整される。シミュレーションによれば、最適な再成長は、ゲート長Ｌｇに依存し、約Ｌｇ／６＋１乃至３ｎｍ程度である。
【００４８】
この工程の後、ドープ単一結晶領域５６、５８と中央チャネル領域５４の間に、非常に急で（＜２ｎｍ／１０）、非常に活性な（＞３×１０２０ｃｍ−３）小さな接合が得られる。
【００４９】
次いで、薄いスペーサ６０が作成されて、図７に示されているような装置を残す。
【００５０】
示された実施形態では、次いで、別々の工程又は単一の工程で、金属を堆積し、シリサイド化することによって、シリサイド化プロセスが行われ、その結果、残りのアモルファス・シリコンの全厚みが消費される。これによって、シリサイド・ソース及びドレイン・コンタクト領域６２、６４が生じる。結果として得られた構造体が図７に示されていて、これは、図５に示されているものとは、図５の金属が図８においてはシリサイドによって置き換えられる点で異なる。
【００５１】
シリサイド・プロセスによって、アモルファス・シリコン内のドーパントが活性化単一結晶領域５６、５８に押し入れられ、それらの領域におけるドーピングをさらに強化し、装置の特性を向上させる。
【００５２】
この構造体は直列抵抗の劇的な低減によって、電流駆動を大きく改善することができる。この方法は、チャネルと金属の間に非常に急な階段接合を実現し、それによって、オフ状態における漏洩電流を２桁の大きさまで大きく改善する。
【００５３】
代替として、第２実施形態の処理は、第１実施形態の場合と同様に継続して、アモルファス領域を金属に置き換えてもよく、これは図４の構造体と同様の構造体につながる。
【００５４】
上記の実施形態は半導体としてシリコンを使用して説明されてきたが、本発明は、適切なドーパントを選んで、例えばＺｎ及びＭｎを用いて、ＧａＡｓ、ＩｎＰ、ＩｎＳｂなど他の半導体に適用可能である。
【００５５】
上記の実施形態はダブル・ゲート構造体である。本発明は、構造体から下部ゲート２０及びゲート絶縁体２２を省略するだけで、シングル・ゲートを有するだけのＦＤ−ＳＯＩ構造体にも同様に適用可能である。
【００５６】
本開示を読むことから、他の変形形態及び変更形態が当業者には明らかになるであろう。そのような変更形態及び変更形態は、半導体装置の設計、製造及び使用においてすでに知られていて、本明細書中に記載された特徴に加えて、或いはそれらの代わりに使用されてよい同等の特徴及び他の特徴を含んでよい。請求項は、本出願では、特徴の特定の組合せに対して作成されているが、本開示の範囲はまた、本発明が緩和するのと同じ技術的問題のいずれか又はすべてを緩和してもしなくても、本明細書中で明確に又は暗黙のうちに開示されたいかなる新しい特徴又は特徴のいかなる新しい組合せ、或いはそれらのいかなる一般化をも含むことを理解されたい。出願人はここに、本出願又はそれから派生するいかなる別の出願の手続き中にも、そのようないかなる特徴及び／又はそのような特徴の組合せに対しても新しい請求項が作成されてよいことを通知する。
【図面の簡単な説明】
【００５７】
【図１】従来技術のＳＯＩ構造体を示す図である。
【図２】二重ゲート中間構造体を示す図である。
【図３】本発明による方法の第１実施形態における中間工程を示す図である。
【図４】本発明による方法の第１実施形態における中間工程を示す図である。
【図５】本発明の第１実施形態による装置を示す図である。
【図６】本発明の第２実施形態における中間工程を示す図である。
【図７】本発明の第２実施形態における中間工程を示す図である。
【図８】本発明の第２実施形態による装置を示す図である。
【技術分野】
【０００１】
本発明は、セミコンダクタ・オン・インシュレータ（ＳＯＩ）型半導体装置、例えば二重ゲートＳＯＩ装置又は完全空乏型セミコンダクタ・オン・インシュレータ装置（ＦＤ−ＳＯＩ）に関する。
【背景技術】
【０００２】
ＳＯＩ技術は、今まで分かった特定用途における多くの利点を有する。さらに最近、ＳＯＩ技術は、絶縁ゲート・トランジスタのより一般的用途において、特により小さいサイズを達成するためのスケーリング（微細化）装置において直面される諸問題に対する解決策を提供できることが分かった。
【０００３】
図１に示されたＳＯＩ装置では、半導体６の層が通常シリコンの基板２上の絶縁体４の上に設けられる。ゲート８がそれからゲート絶縁体１０によって絶縁された薄い半導体層の上に設けられ、注入済みソース電極１２及びドレイン電極１４がコンタクト部を提供する。ソース及びドレイン１２、１４の間の半導体１６は本体として働く。ソース及びドレイン１２、１４の間の本体を通した伝導はゲート８によって制御される。
【０００４】
ＳＯＩ技術の特に有益な形は、完全空乏型ＳＯＩ（ＦＤ−ＳＯＩ）として知られている。この手法では、半導体層６は非常に薄く、その結果、完全に空乏化される。ソースとドレインの間の電子輸送はゲートに隣接する薄いチャネルにおいてだけ生じる。ＦＤ−ＳＯＩは、電気的特性を改善しており、高温、低電圧及び低電力用途のための最適化を可能にしている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＦＤ−ＳＯＩに関する大きな問題は製造技術が難しいということである。そのような装置を製造する改善された方法の必要性がある。
【０００６】
ＳＯＩ技術の一発展形態は、半導体層６の下に別の絶縁ゲートが設けられた二重ゲートＳＯＩ構造体（ＤＧ−ＳＯＩ）である。
【０００７】
通常、ＦＤ−ＳＯＩ装置及びＤＧ−ＳＯＩ装置の製造は、通常の相補型金属酸化膜半導体（ＣＭＯＳ）処理工程を使用する。ソース、本体及びドレインは、イオン注入及び活性化アニールを使用して画定される。残念ながら、ＦＤ−ＳＯＩやＤＧ−ＳＯＩなどの薄いＳＯＩ装置では、その結果としてのシート抵抗及び接触抵抗はかなり高い。したがって、トランジスタの直列抵抗は高く、トランジスタの性能は最適ではならなくなる。
【０００８】
したがって、低減された直列抵抗を有する新しいトランジスタ構造体及びそれを製造する方法の必要性がある。
【課題を解決するための手段】
【０００９】
本発明によれば、請求項１に記載のトランジスタが提供される。
【００１０】
半導体は好ましくはシリコンである。
【００１１】
従来のシリサイド化ドープ・シリコン層の代わりに活性化ソース領域及びドレイン領域と共に金属コンタクト領域を使用することは、薄い本体の半導体装置にとっての大きな問題の１つである直列抵抗の劇的な低減につながる。
【００１２】
トランジスタは、第１の平坦な表面下のチャネル領域下に下部絶縁ゲートをさらに含んでよい、即ち、トランジスタは二重ゲート構造体でよい。
【００１３】
活性化領域におけるドーピングは、少なくとも１０１９ｃｍ−３、好ましくは少なくとも１０２０ｃｍ−３であり、特に好ましい実施形態では少なくとも３×１０２０ｃｍ−３である。そのような高ドープ領域を提供することによって、金属コンタクト領域と活性化半導体領域との間の電流の流れに対するショットキー・バリアの影響が最小化される。
【００１４】
好ましくは、階段接合がベスト・パフォーマンスのために活性化領域とチャネルの間に形成される。
【００１５】
ソース・コンタクト領域及びドレイン・コンタクト領域は金属のものでよい。
【００１６】
本発明はまた、そのようなトランジスタを製造する方法にも関する。したがって、一態様では、本発明は、絶縁体の上に半導体層を有するセミコンダクタ・オン・インシュレータ基板を設け、前記半導体層の上に上部絶縁ゲートを画定し、前記上部絶縁ゲート下の前記ソース領域と前記ドレイン領域との間に本体領域を残して、前記ゲートのどちらの側面上においても前記半導体層内にソース領域及びドレイン領域を注入し、前記上部絶縁ゲートの側面上に複数の絶縁スペーサを形成し、前記ソース領域及び前記ドレイン領域にアモルファス化注入物を注入し、前記ゲート又は前記複数のスペーサによって保護されているところを除いて前記半導体層の全体をアモルファスにし、選択的エッチングを使用して、前記半導体層の前記アモルファス領域を除去し、前記ソース領域及びドレイン領域上に金属コンタクト部を堆積することを備えたトランジスタを製造する方法に関する。
【００１７】
スペーサは好ましくは５ｎｍ以下の厚さを有する。
【００１８】
この方法は、本体を通してソース・コンタクト領域及びドレイン・コンタクト領域とチャネルとの間に良好なコンタクト部を提供するスペーサによって画定された小さい領域で、高ドープ活性化ソース領域及びドレイン領域と共に、低抵抗を有してよい堆積された金属ソース・コンタクト領域及びドレイン・コンタクト領域を有するトランジスタを実現する。
【００１９】
この方法はＣＭＯＳプロセスにおいて高度に統合可能であり、ＦＤ−ＳＯＩ装置にもＤＧ−ＳＯＩ装置にも使用されることができる。
【００２０】
他の態様では、絶縁体の上に半導体層を有するセミコンダクタ・オン・インシュレータ基板を設け、前記半導体層の上に上部絶縁ゲートを画定し、前記ソース領域及び前記ドレイン領域にアモルファス化注入物及びドーパントを注入し、前記上部絶縁ゲート下の前記ソース領域と前記ドレイン領域との間に単一結晶性本体領域を残して、前記ゲートによって保護されているところを除いて、前記半導体層の全体をアモルファスにし、構造体をアニールして、前記単一結晶性本体領域から始めて前記複数の注入されたアモルファス領域の一部分を再成長させ、前記ソース領域及びドレイン領域から金属コンタクト部を形成することを備えたトランジスタを製造する方法が提供される。
【００２１】
これら活性化領域は、半導体装置のオフ状態における漏洩をかなり低減することができるチャネルを有する階段接合を有する。
【００２２】
このプロセスは低温プロセスであり、したがって、先端的なＣＭＯＳフローに統合可能である。
【００２３】
前記ソース領域及びドレイン領域から複数の金属コンタクト部を形成する工程は、選択的エッチングを使用して前記半導体層の前記アモルファス部分を除去し、そして、複数の金属コンタクト部を前記ソース領域及びドレイン領域上に堆積することを含んでよい。そのような金属コンタクト部は、シリサイド化シリコンの最上層を有する従来技術の手法よりはるかに低い抵抗を有することができる。
【００２４】
前記ソース領域及びドレイン領域から複数の金属コンタクト部を形成する工程は、代替として、前記ソース領域及び前記ドレイン領域をシリサイド化してこれらの領域全厚みをシリサイド化することを含んでもよい。
【００２５】
薄い本体のシリコン又は他の半導体をシリサイドと完全に置き換えることは直列抵抗を低減する。また、シリサイド化プロセスは、ソース・コンタクト領域及びドレイン・コンタクト領域内のドーパントを活性化領域に押し入れ、そこのドーピング濃度を高める。
【００２６】
前記構造体をアニールして、前記単一結晶性本体領域から始めて前記複数の注入されたアモルファス領域の一部分を再成長させる前記工程は、５００℃から７５０℃の温度で実行されてよい。
【００２７】
アニール工程は、３ｎｍから１０ｎｍの単一結晶半導体に再成長させるためにしばらくの間実行されてよい。
【００２８】
諸実験によれば、最適な再成長はＬｇａｔｅ／６＋１乃至３ｎｍであり、この場合、Ｌｇａｔｅはゲートの長さである。
【００２９】
前記アモルファス化注入物及び前記ドーパントを注入することは、アモルファス化注入物を前記半導体層に注入する工程と、その後に続く、ドーパントを前記半導体層に注入する工程とを含んでよい。
【００３０】
前記アモルファス化注入物を前記半導体層に注入する工程は５°から３０°の間、好ましくは十分な効果を得るために７°から３０°の間の傾斜で実行されてよい。好ましくは、傾斜角はアモルファス化半導体とゲートとの間の重なり合う部分が約Ｌｇａｔｅ／６であるようであるべきである。
【００３１】
代替として、単一アモルファス化及びドーピング工程が使用されてもよい。
【００３２】
本発明のより良い理解のために、次に、諸実施形態は純粋に例として添付の図面を参照しながら説明される。
【００３３】
図は概略的であり一定の縮尺ではないことに留意されたい。
【発明を実施するための最良の形態】
【００３４】
本発明による方法は、シリコンの基板２上の絶縁体４の上に提供されたやはりシリコンの薄い層６を有する構造体を提供することによって始まる。上部ゲート８が、それからゲート絶縁体１０によって絶縁された薄いシリコン層の上に設けられる。図２に示されているように、下部ゲート２０が、同様にそれからゲート絶縁体２２によって絶縁されたシリコンの層６の下に設けられる。そのような構造体は当業者には知られているので、それらの製造はさらに詳しくは説明されない。
【００３５】
次いで、接合部注入がソース領域及びドレイン領域２４、２６をドープするために実行される。ドーピングは高濃度（少なくとも１０１９ｃｍ−３）でなければならず、本発明の完全な利益のために、ドーピングは少なくとも１０２０ｃｍ−３であるべきである。ドーピングは、ｎ型又はｐ型どちらのトランジスタが製造されるかによってｎ型又はｐ型でよい。ドーパントはＰ型トランジスタにはＢ、Ｉｎなどでよく、或いは、Ｎ型トランジスタにはＰ、Ａｓ又はＳｂでよい。
【００３６】
高速昇降温スパイク・アニール、瞬間急速加熱アニール、又は、サブメルト・ロー・フルーエンス（ｓｕｂ−ｍｅｌｔ ｌｏｗ−ｆｌｕｅｎｃｅ）レーザ・アニールでよいアニール工程が続く。このアニール工程は、接合部の高レベル活性化及びゲート下の拡散が小さくなることを保証する。
【００３７】
次いで、オフセット・スペーサ２８を形成するために、全表面上にスペーサの材料を堆積し、次いでゲートの側壁上にだけ材料を残して水平面から材料を除去する異方性エッチングを使用して材料をエッチング除去するなど、当技術分野で知られている方法を使用して、スペーサ２８が上部ゲート８上で作成される。スペーサは酸化物及び／又は窒化物のものでよい。スペーサの幅は好ましくは５ｎｍより狭い。これによって図３の構造体が得られる。
【００３８】
次いで、スペーサ２８及び上部ゲート８によって保護されているところを除いて、シリコン層６の全厚みをアモルファス化するアモルファス化注入が行われ、アモルファス化の影響を受けた領域にアモルファス・シリコン領域３６を残す。注入物は、Ｇｅ、Ａｓ、Ｓｂ、又はＩｎなどのイオン種で、シリコン層６の全厚みをアモルファスにするための注入量及びエネルギーで注入されるものでよい。この工程は、図４に示されているように、活性化ソース領域及びドレイン領域３０、３２をスペーサの下に残し、それら２つの領域の間に本体領域３４を残す。
【００３９】
次に選択的エッチングが行われてアモルファス・シリコン領域３６を除去するが、結晶性領域３０、３２、３４又はスペーサは除去しない。そのようなエッチングは知られている。例えば、窒化物スペーサが使用される場合はＨＦが使用されてよく、酸化物スペーサが使用される場合はＨ３Ｐ０４が使用されてよい。
【００４０】
次いで、図５に示されているように、金属が選択的に堆積されてソース・コンタクト領域及びドレイン・コンタクト領域３８、４０を形成し、除去されたアモルファス・シリコンに取って代わる。
【００４１】
次いで、処理が継続して、通常のプロセスの場合と同様に、装置を完成する。
【００４２】
この方法は、ＣＭＯＳフローに統合するのが容易であり、トランジスタの抵抗が大きく低減されることになる。一見したところでは、コンタクト領域３８、４０と活性化ソース領域、ドレイン領域３０、３２との間のショットキー・バリアは、非常に不利であるように思われるであろうが、活性化領域は高濃度にドープされ、これがバリアの影響を低減して全体の抵抗を低減する。
【００４３】
本発明による方法の第２実施形態は、図２の段の装置から始まる。
【００４４】
次に、最初のアモルファス化工程が実行されてアモルファス領域５０、５２を作り出す。第１実施形態の場合と同じ種、例えばＧｅ、Ａｓ、Ｓｂ又はＩｎが使用されてよいが、第２実施形態では、注入は傾斜で行われる。傾斜角は、アモルファス領域がゲートにゲート長の約１／６だけ重なり合うように選択され、アモルファス領域５０、５２の間に中央領域５４を残す。
【００４５】
次に、ドーパントがアモルファス領域５０、５２に注入される。ドーパントは、Ｐ型トランジスタにはＢ、Ｉｎなどでよく、Ｎ型トランジスタにはＰ、Ａｓ又はＳｂでよい。これにより図６に示されている構造体となる。
【００４６】
代替実施形態では、アモルファス化及びドーパント注入工程の代わりに単一注入工程が使用されてよい。
【００４７】
次に、低温固相エピタキシ再成長（ＳＰＥＲ）アニール工程が、５００℃から７５０℃の典型的な温度で行われる。次に、単一結晶半導体が中央領域５４から外へ向かって成長し、ドープ単一結晶ソース領域及びドレイン領域５６、５８を形成する。再成長時間は、ほんの数ｎｍ、通常３〜１０ｎｍの再成長が得られるように調整される。シミュレーションによれば、最適な再成長は、ゲート長Ｌｇに依存し、約Ｌｇ／６＋１乃至３ｎｍ程度である。
【００４８】
この工程の後、ドープ単一結晶領域５６、５８と中央チャネル領域５４の間に、非常に急で（＜２ｎｍ／１０）、非常に活性な（＞３×１０２０ｃｍ−３）小さな接合が得られる。
【００４９】
次いで、薄いスペーサ６０が作成されて、図７に示されているような装置を残す。
【００５０】
示された実施形態では、次いで、別々の工程又は単一の工程で、金属を堆積し、シリサイド化することによって、シリサイド化プロセスが行われ、その結果、残りのアモルファス・シリコンの全厚みが消費される。これによって、シリサイド・ソース及びドレイン・コンタクト領域６２、６４が生じる。結果として得られた構造体が図７に示されていて、これは、図５に示されているものとは、図５の金属が図８においてはシリサイドによって置き換えられる点で異なる。
【００５１】
シリサイド・プロセスによって、アモルファス・シリコン内のドーパントが活性化単一結晶領域５６、５８に押し入れられ、それらの領域におけるドーピングをさらに強化し、装置の特性を向上させる。
【００５２】
この構造体は直列抵抗の劇的な低減によって、電流駆動を大きく改善することができる。この方法は、チャネルと金属の間に非常に急な階段接合を実現し、それによって、オフ状態における漏洩電流を２桁の大きさまで大きく改善する。
【００５３】
代替として、第２実施形態の処理は、第１実施形態の場合と同様に継続して、アモルファス領域を金属に置き換えてもよく、これは図４の構造体と同様の構造体につながる。
【００５４】
上記の実施形態は半導体としてシリコンを使用して説明されてきたが、本発明は、適切なドーパントを選んで、例えばＺｎ及びＭｎを用いて、ＧａＡｓ、ＩｎＰ、ＩｎＳｂなど他の半導体に適用可能である。
【００５５】
上記の実施形態はダブル・ゲート構造体である。本発明は、構造体から下部ゲート２０及びゲート絶縁体２２を省略するだけで、シングル・ゲートを有するだけのＦＤ−ＳＯＩ構造体にも同様に適用可能である。
【００５６】
本開示を読むことから、他の変形形態及び変更形態が当業者には明らかになるであろう。そのような変更形態及び変更形態は、半導体装置の設計、製造及び使用においてすでに知られていて、本明細書中に記載された特徴に加えて、或いはそれらの代わりに使用されてよい同等の特徴及び他の特徴を含んでよい。請求項は、本出願では、特徴の特定の組合せに対して作成されているが、本開示の範囲はまた、本発明が緩和するのと同じ技術的問題のいずれか又はすべてを緩和してもしなくても、本明細書中で明確に又は暗黙のうちに開示されたいかなる新しい特徴又は特徴のいかなる新しい組合せ、或いはそれらのいかなる一般化をも含むことを理解されたい。出願人はここに、本出願又はそれから派生するいかなる別の出願の手続き中にも、そのようないかなる特徴及び／又はそのような特徴の組合せに対しても新しい請求項が作成されてよいことを通知する。
【図面の簡単な説明】
【００５７】
【図１】従来技術のＳＯＩ構造体を示す図である。
【図２】二重ゲート中間構造体を示す図である。
【図３】本発明による方法の第１実施形態における中間工程を示す図である。
【図４】本発明による方法の第１実施形態における中間工程を示す図である。
【図５】本発明の第１実施形態による装置を示す図である。
【図６】本発明の第２実施形態における中間工程を示す図である。
【図７】本発明の第２実施形態における中間工程を示す図である。
【図８】本発明の第２実施形態による装置を示す図である。
【特許請求の範囲】
【請求項１】
絶縁体の第１の平坦な表面を画定する絶縁された基板と、
全厚みに渡ってシリサイド又は金属であり、横に離れて配置された、前記第１の平坦な表面上のソース・コンタクト領域及びドレイン・コンタクト領域と、
前記ソース・コンタクト領域に隣接する活性化ソース領域と、前記ドレイン・コンタクト領域に隣接する活性化ドレイン領域と、前記活性化ソース領域とドレイン領域の間にチャネル領域とを備える、前記ソース・コンタクト領域と前記ドレイン・コンタクト領域との間の前記第１の平坦な表面上の半導体領域と、
前記チャネル領域の上の上部絶縁ゲートとを備えたトランジスタ。
【請求項２】
前記第１の平坦な表面下の前記チャネル領域下に下部絶縁ゲートをさらに備える、請求項１に記載のトランジスタ。
【請求項３】
前記複数の活性化領域内でのドーピングは少なくとも１０１９ｃｍ−３である、請求項１又は２に記載のトランジスタ。
【請求項４】
前記ソース・コンタクト領域及びドレイン・コンタクト領域は金属である、前記請求項のいずれかに記載のトランジスタ。
【請求項５】
絶縁体の上に半導体層を有するセミコンダクタ・オン・インシュレータ基板を設け、
前記半導体層の上に上部絶縁ゲートを画定し、
前記上部絶縁ゲート下の前記ソース領域と前記ドレイン領域との間に本体領域を残して、前記ゲートのどちらの側面上においても前記半導体層内にソース領域及びドレイン領域を注入し、
前記上部絶縁ゲートの側面上に複数の絶縁スペーサを形成し、
前記半導体層に複数のアモルファス領域を画定するためにアモルファス注入物を前記ソース領域及び前記ドレイン領域に注入し、前記複数のアモルファス領域は前記ゲート又は前記複数のスペーサによって保護されているところを除いて前記半導体層の全厚みであり、前記ゲート又は前記複数のスペーサによって保護されている前記本体領域の周囲に活性化ソース領域及びドレイン領域を残し、
選択的エッチングを使用して、前記半導体層の前記アモルファス領域を除去し、
それぞれ前記活性化ソース領域及びドレイン領域とコンタクトがとられる金属ソース・コンタクト部及びドレイン・コンタクト部を堆積することを備えたトランジスタを製造する方法。
【請求項６】
前記複数のスペーサは５ｎｍ以下の厚さを有する、請求項５に記載の方法。
【請求項７】
絶縁体の上に半導体層を有するセミコンダクタ・オン・インシュレータ基板を設け、
前記半導体層の上に上部絶縁ゲートを画定し、
前記ソース領域及び前記ドレイン領域にアモルファス化注入物及びドーパントを注入し、前記上部絶縁ゲート下の前記ソース領域と前記ドレイン領域との間に単一結晶性本体領域を残して、前記半導体層が前記ゲートによって保護されているところを除いて、前記半導体層のソース領域及びドレイン領域をアモルファスにし、
構造体をアニールして、前記単一結晶性本体領域から始めて前記複数の注入されたアモルファス領域の一部分を再成長させ、単一結晶活性化ソース領域及びドレイン領域を形成し、
前記活性化ソース領域及びドレイン領域とコンタクトがとられる金属コンタクト部を形成することを備えたトランジスタを製造する方法。
【請求項８】
前記複数の金属コンタクト部を形成する工程は、選択的エッチングを使用して前記半導体層の前記アモルファス部分を除去し、そして、複数の金属コンタクト部を前記ソース領域及びドレイン領域上に堆積することを含む、請求項７に記載の方法。
【請求項９】
前記複数の金属コンタクト部を形成する工程は、前記ソース領域及び前記ドレイン領域の全厚みをシリサイド化してシリサイド・ソース・コンタクト領域及びドレイン・コンタクト領域を形成することを含む、請求項７に記載の方法。
【請求項１０】
前記構造体をアニールして、前記単一結晶性本体領域から始めて前記複数の注入されたアモルファス領域の一部分を再成長させる前記工程は、５００℃から７５０℃の温度で実行される、請求項７から９のいずれかに記載の方法。
【請求項１１】
前記アモルファス化注入物及び前記ドーパントを注入することは、アモルファス化注入物を前記半導体層に注入する工程と、その後に続く、ドーパントを前記半導体層に注入する工程とを含む、請求項７から１０のいずれかに記載の方法。
【請求項１２】
前記アモルファス化注入物を前記半導体層に注入する工程は５°から３０°の間の傾斜で実行される、請求項１１に記載の方法。
【請求項１３】
前記アニール工程は、３ｎｍから１０ｎｍの長さの単一結晶活性化ソース領域及び単一結晶活性化ドレイン領域を再成長させる時間の間実行される、請求項７から１２のいずれかに記載の方法。
【請求項１】
絶縁体の第１の平坦な表面を画定する絶縁された基板と、
全厚みに渡ってシリサイド又は金属であり、横に離れて配置された、前記第１の平坦な表面上のソース・コンタクト領域及びドレイン・コンタクト領域と、
前記ソース・コンタクト領域に隣接する活性化ソース領域と、前記ドレイン・コンタクト領域に隣接する活性化ドレイン領域と、前記活性化ソース領域とドレイン領域の間にチャネル領域とを備える、前記ソース・コンタクト領域と前記ドレイン・コンタクト領域との間の前記第１の平坦な表面上の半導体領域と、
前記チャネル領域の上の上部絶縁ゲートとを備えたトランジスタ。
【請求項２】
前記第１の平坦な表面下の前記チャネル領域下に下部絶縁ゲートをさらに備える、請求項１に記載のトランジスタ。
【請求項３】
前記複数の活性化領域内でのドーピングは少なくとも１０１９ｃｍ−３である、請求項１又は２に記載のトランジスタ。
【請求項４】
前記ソース・コンタクト領域及びドレイン・コンタクト領域は金属である、前記請求項のいずれかに記載のトランジスタ。
【請求項５】
絶縁体の上に半導体層を有するセミコンダクタ・オン・インシュレータ基板を設け、
前記半導体層の上に上部絶縁ゲートを画定し、
前記上部絶縁ゲート下の前記ソース領域と前記ドレイン領域との間に本体領域を残して、前記ゲートのどちらの側面上においても前記半導体層内にソース領域及びドレイン領域を注入し、
前記上部絶縁ゲートの側面上に複数の絶縁スペーサを形成し、
前記半導体層に複数のアモルファス領域を画定するためにアモルファス注入物を前記ソース領域及び前記ドレイン領域に注入し、前記複数のアモルファス領域は前記ゲート又は前記複数のスペーサによって保護されているところを除いて前記半導体層の全厚みであり、前記ゲート又は前記複数のスペーサによって保護されている前記本体領域の周囲に活性化ソース領域及びドレイン領域を残し、
選択的エッチングを使用して、前記半導体層の前記アモルファス領域を除去し、
それぞれ前記活性化ソース領域及びドレイン領域とコンタクトがとられる金属ソース・コンタクト部及びドレイン・コンタクト部を堆積することを備えたトランジスタを製造する方法。
【請求項６】
前記複数のスペーサは５ｎｍ以下の厚さを有する、請求項５に記載の方法。
【請求項７】
絶縁体の上に半導体層を有するセミコンダクタ・オン・インシュレータ基板を設け、
前記半導体層の上に上部絶縁ゲートを画定し、
前記ソース領域及び前記ドレイン領域にアモルファス化注入物及びドーパントを注入し、前記上部絶縁ゲート下の前記ソース領域と前記ドレイン領域との間に単一結晶性本体領域を残して、前記半導体層が前記ゲートによって保護されているところを除いて、前記半導体層のソース領域及びドレイン領域をアモルファスにし、
構造体をアニールして、前記単一結晶性本体領域から始めて前記複数の注入されたアモルファス領域の一部分を再成長させ、単一結晶活性化ソース領域及びドレイン領域を形成し、
前記活性化ソース領域及びドレイン領域とコンタクトがとられる金属コンタクト部を形成することを備えたトランジスタを製造する方法。
【請求項８】
前記複数の金属コンタクト部を形成する工程は、選択的エッチングを使用して前記半導体層の前記アモルファス部分を除去し、そして、複数の金属コンタクト部を前記ソース領域及びドレイン領域上に堆積することを含む、請求項７に記載の方法。
【請求項９】
前記複数の金属コンタクト部を形成する工程は、前記ソース領域及び前記ドレイン領域の全厚みをシリサイド化してシリサイド・ソース・コンタクト領域及びドレイン・コンタクト領域を形成することを含む、請求項７に記載の方法。
【請求項１０】
前記構造体をアニールして、前記単一結晶性本体領域から始めて前記複数の注入されたアモルファス領域の一部分を再成長させる前記工程は、５００℃から７５０℃の温度で実行される、請求項７から９のいずれかに記載の方法。
【請求項１１】
前記アモルファス化注入物及び前記ドーパントを注入することは、アモルファス化注入物を前記半導体層に注入する工程と、その後に続く、ドーパントを前記半導体層に注入する工程とを含む、請求項７から１０のいずれかに記載の方法。
【請求項１２】
前記アモルファス化注入物を前記半導体層に注入する工程は５°から３０°の間の傾斜で実行される、請求項１１に記載の方法。
【請求項１３】
前記アニール工程は、３ｎｍから１０ｎｍの長さの単一結晶活性化ソース領域及び単一結晶活性化ドレイン領域を再成長させる時間の間実行される、請求項７から１２のいずれかに記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公表番号】特表２００８−５０３０９８（Ｐ２００８−５０３０９８Ａ）
【公表日】平成２０年１月３１日（２００８．１．３１）
【国際特許分類】
【出願番号】特願２００７−５２６６４４（Ｐ２００７−５２６６４４）
【出願日】平成１７年６月６日（２００５．６．６）
【国際出願番号】ＰＣＴ／ＩＢ２００５／０５１８３２
【国際公開番号】ＷＯ２００５／１２２２７５
【国際公開日】平成１７年１２月２２日（２００５．１２．２２）
【出願人】（５９００００２４８）コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【Ｆターム（参考）】
【公表日】平成２０年１月３１日（２００８．１．３１）
【国際特許分類】
【出願日】平成１７年６月６日（２００５．６．６）
【国際出願番号】ＰＣＴ／ＩＢ２００５／０５１８３２
【国際公開番号】ＷＯ２００５／１２２２７５
【国際公開日】平成１７年１２月２２日（２００５．１２．２２）
【出願人】（５９００００２４８）コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【Ｆターム（参考）】
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