【課題】多くの半導体装置に必要な低温処理と両立しない高温操作を必要とするような欠点がない、堆積可能なアッド‐オン層形成方法を提供することを目的とする。
【解決手段】堆積可能なアッド‐オン層形成方法であって、第一半導体基板の取り外し層の形成、取り外し層の上の第一半導体基板に多くのドーピング領域の形成、ここで多くのドーピング層の形成は、第一電導型を有するように、ドーピングされ、取り外し層の上の第一半導体基板の第一ドーピング層の形成、第一電導型に対する第二電導型を有するようにドーピングされ、第一ドーピング層の上の第一半導体基板に最低中間ドーピング層の形成、及び中間ドーピング層上の第一半導体基板に最低第三ドーピング層の形成からなり、第三ドーピング層上に第一の電導性ブランケット層の形成、第一電導ブランケット層上に第二の電導性ブランケット層の形成、及び第二電導性ブランケット層が第二半導体基板の対応する電導性上部層と接触するように、第一半導体基板を第二半導体基板への取り付け、からなる。 （もっと読む）

【課題】 最小限度の層の変更のみでレイアウト変更を可能にし、マスク製作費用を最小限に抑え、変更箇所以外でのタイミングを保持する。
【解決手段】 半導体集積回路のレイアウト変更方法は、半導体集積回路のレイアウト上の所定の箇所に、既存の配線層とは接続しない不接続層を含む複数層にわたるスタック構造のダミービアをあらかじめ配置し、レイアウト変更時に、所望の位置のスタック構造のダミービアに接続する新規配線を配置し、当該選択されたダミービアの前記不接続層にビア層を挿入する。 （もっと読む）

【課題】テストコストを増大させることなく、オープン不良を検出することができる半導体装置、これを試験するための半導体テスタおよびこの半導体テスタを用いた半導体テストシステムを実現する。
【解決手段】内部回路の出力ピンと電気的に接続された複数のパッドを有する半導体装置において、一端が共通電位に接続され、他端がパッドに接続された第１のスイッチ回路と、内部回路の出力ピンとパッドの間に設けられ、第１のスイッチ回路が接続されたパッドと試験時に半導体テスタのテスタピンが接続されるパッドとを電気的に接続するマルチプレクサとを備える。 （もっと読む）

【課題】異なる深さのトレンチゲートを必要としなくても、還流損失を低減できる構造とする。
【解決手段】同じ深さのトレンチ６を用いて縦型ＭＯＳＦＥＴを駆動するための駆動用ゲート電極８ａとＦＷＤ側に反転層を形成するためのダイオード用ゲート電極８ｂを形成する。そして、ダイオード用ゲート電極８ｂについては、ｐ型ボディ層３ａが形成されている領域に形成されるようにし、ダイオード用ゲート電極８ｂが配置されるトレンチ６ｂがｎ^-型ドリフト層２まで達しない構造とされるようにする。 （もっと読む）

【課題】再配線層形成工程、メタルポスト形成工程及び樹脂封止工程を経てウェハレベルで樹脂封止される半導体装置について、パッケージング工程の前後での素子の特性変動を低減させる。
【解決手段】素子が形成された半導体基板に対して、再配線層形成工程、メタルポスト形成工程及び樹脂封止工程を経てウェハレベルで樹脂封止される半導体装置について、上方から見てメタルポスト２１の周縁と重なる位置に素子３３，３５，３７を配置しないようにする。また、製造時におけるメタルポスト２１に起因して生じる応力の影響を受ける、メタルポスト２１の周縁から所定の範囲に素子の配置禁止領域２１ａを設け、配置禁止領域２１ａに素子３３，３５，３７を配置しないようにする。 （もっと読む）

【課題】 ＵＳＢコネクタと被保護部品間の信号ラインに接続されるＥＳＤ破壊の保護装置として、双方向ｐｎ接合ダイオードが用いられるが、従来の構造では製造工程が複雑、煩雑で保護装置の低コスト化や汎用性に限界があった。
【解決手段】 ｐ半導体基板上にｐ型半導体層を積層し、その表面にｐｎ接合を形成し、互いに離間する第１ｎ＋型不純物領域および第２ｎ＋型不純物領域を設け、第１ｎ＋型不純物領域とコンタクトする第１導電層と、第１導電層にコンタクトし入力端子に電気的に接続する第１電極と、第２ｎ＋型不純物領域にコンタクトする第２導電層と、第２導電層にコンタクトし接地端子に電気的に接続する第２電極とを設けて横型の双方向ｐｎ接合ダイオードによる保護装置を提供する。 （もっと読む）

【課題】 電源ノイズを緩和しながら、内部回路が動作を開始するまでの時間を短縮する。
【解決手段】 内部回路は、基板電圧が供給されるトランジスタを含み、内部電源電圧を受けて動作する。電源スイッチは、内部回路を動作させるための電源オン信号の活性化中に外部電源線を内部電源線に接続する。基板電圧制御回路は、電源オン信号の活性化により上昇する内部電源電圧が目標電圧を超えたときに、基板電圧を第１電圧から第２電圧に変更する。第１電圧を基板電圧として受けているトランジスタのソース・ドレイン間電流は、第２電圧を基板電圧として受けているトランジスタのソース・ドレイン間電流より少ない。このため、電源スイッチがオンした後、内部電源電圧が低い期間にトランジスタのソース・ドレイン間電流を少なくでき、内部回路を流れる貫通電流を少なくできる。 （もっと読む）

【課題】トレンチゲートをゲート電極で完全に埋め込むトレンチゲート型ＭＯＳＦＥＴにおいて、パフォーマンスに優れた半導体回路装置を提供する。
【解決手段】第１のトレンチ溝７を複数有し、第一のトレンチ溝７をゲート電極材料９で完全に埋設するトレンチゲート型ＭＯＳＦＥＴであって、互いに第１の導電型のソース１０および第２の導電型のウェル５の電位が異なる、第１のトレンチ縦型ＭＯＳＦＥＴ１１と第２のトレンチ縦型ＭＯＳＦＥＴ１２との間に第２のトレンチ溝１４を有し、第２のトレンチ溝の内面には絶縁膜８ｃが形成され、さらに第２のトレンチ溝の内部には第１の導電型のゲート電極材料９ｃが埋設されている。 （もっと読む）

【課題】ドレイン端での局所的な電流集中を防止して静電放電に対する耐性を向上させる。
【解決手段】Ｎ型高濃度埋め込み領域１０２の上面にＮ型低濃度領域１０３とＮ型ウエル領域１０４とＮ型高濃度埋め込みコンタクト領域１０５を順次隣接して配置し、Ｎ型低濃度領域１０３の上面にＰ型低濃度領域１０６を配置し、ドレイン電極１１３Ｄが接続される第１のＮ型高濃度領域１０７をＮ型高濃度埋め込みコンタクト領域１０５の上面に配置し、ソース電極１１３Ｓが接続される第２のＮ型高濃度領域１０８とＰ型高濃度領域１０９をＰ型低濃度領域１０６の上面にチャネル幅方向に並べて配置し、第１のＮ型高濃度領域１０７からＮ型ウエル領域１０４の上面を経由しＰ型低濃度領域１０６の上面に向けて素子分離領域１１０を配置し、Ｐ型低濃度領域１０６の上面に位置する箇所の上面にゲート酸化膜を介してゲート電極１１１を配置し、Ｐ型低濃度領域１０６のうちのゲート電極１１１の下部にチャネルが形成されるようにした。 （もっと読む）

【課題】バイパスキャパシタは、半導体基板上に形成される半導体装置と一体化されて形成されているが、半導体装置の製造工程が複雑になると言う欠点がある。
【解決手段】バイパスキャパシタをシート状にモジュール化して、半導体装置に対して外付けできるように構成されたバイパスキャパシタモジュールが得られる。 （もっと読む）