【課題】パッケージのピン数が変更された場合でも設計変更を必要としない半導体装置を提供する。
【解決手段】半導体装置に設けられた第１の選択部５０は、機能ブロック群２３と複数のパッド３３との間の信号の経路に設けられ、各パッドごとに、標準設定として割当てられた複数の信号うち１つの信号を選択する。レジスタ６１は、少なくとも第１または第２のデータを保持する。第２の選択部５１は、第１の選択部５０と複数のパッド３３との間の信号の経路に設けられる。第２の選択部５１は、レジスタ６１に第１のデータが保持されたときに、第１の選択部５０によって選択された各信号を標準設定のパッドを介して外部との間で入出力可能にし、レジスタ６１に第２のデータが保持されたとき、第１の選択部によって選択された複数の信号のうち少なくとも一部の信号を標準設定と異なるパッドを介して外部との間で入出力可能にする。 （もっと読む）

【課題】電力の消費を抑制すると共に供給された電圧をより適正に昇圧する。
【解決手段】トランジスタ回路１４ａ，１４ｂのトランジスタＴｒ１，Ｔｒ３の半導体基板２０には、それぞれトランジスタ回路１４ｂ，１４ｃのドレイン接続端子Ｔｄ２からの電圧Ｖ２，Ｖ３を順に印加し、トランジスタ回路１４ｃのトランジスタＴｒ１，Ｔｒ３の半導体基板２０には、トランジスタ回路１４ｃのドレイン接続端子Ｔｄ２からの電圧Ｖ３を印加し、トランジスタ回路１４ｂ，トランジスタ回路１４ｃのトランジスタＴｒ２，Ｔｒ４のウェル３０には、トランジスタ回路１４ａ，１４ｂのドレイン接続端子Ｔｒ１からの電圧Ｖ０，Ｖ１を順に印加する。これにより、電力の消費を抑制すると共に供給された電圧をより適正に昇圧することができる。 （もっと読む）

【課題】半導体集積回路のノイズ除去機能の特性を正確に測定することができる半導体集積回路及びノイズ耐性検査方法を提供する。
【解決手段】半導体集積回路１Ａは、入力信号ＩＮ中のノイズ成分の振幅を減衰させてノイズ除去信号ＯＵＴを出力する入力バッファ１１と、ノイズ除去信号ＯＵＴの論理レベルが変化したときに、この論理レベルの変化に応じて論理信号をラッチする論理回路１２，１３とを備える。 （もっと読む）

【課題】集積回路上に構成可能で、容量可変比率が大きくかつＱ値が高く、ＶＣＯを構成した時に直線性の高い制御電圧と発振周波数の関係を実現する電圧可変型容量を提供すること。
【解決手段】下部電極を共通接続した複数のＭＯＳ型容量素子（CM1〜CMn）と、該複数のＭＯＳ型容量素子の上部電極に一端を接続し、他端を共通接続する同数の非電圧可変型容量（C1〜Cn）と、これらのＭＯＳ型容量素子と非電圧可変型容量の接続点に夫々異なる固定バイアス電圧を与える手段（VB1〜VBn及び抵抗）により構成され、前記複数のＭＯＳ型容量の共通接続された下部電極に制御電圧を加える。 （もっと読む）

【課題】ゲート閾値の変動を抑制または防止できる半導体素子を提供する。
【解決手段】半導体素子１は、ｎ型エピタキシャル層８と、ｎ型エピタキシャル層８の表層部に形成されたボディ領域１２と、ボディ領域１２の表層部に形成されたｎ型ソース領域１６と、ｎ型エピタキシャル層８上に形成されたゲート絶縁膜１９と、ゲート絶縁膜１９上に形成されたゲート電極２０およびゲート保護ダイオード３０とを含む。ゲート保護ダイオード３０は、第１のｐ型領域３１とｎ型領域３２と第２のｐ型領域３３とを含む。第１のｐ型領域３１とｎ型領域３２によって第１のダイオード３０Ａが構成されている。ｎ型領域３２と第２のｐ型領域３３によって第２のダイオード３０Ｂが構成されている。第１のｐ型領域３１はゲート電極２０に接続されている。第２のｐ型領域３３はソース電極２７を介してソース電極２７に接続されている。 （もっと読む）

【課題】電源電圧の変動に対して高い効果が得られるデカップリングキャパシタを搭載可能な半導体装置を提供する。
【解決手段】半導体装置１０は、半導体基板２３と、半導体基板２３を貫通し、かつ電源ライン１２及び接地ライン１３に電気的に接続された複数の貫通電極２１と、半導体基板２３の裏面に設けられ、かつ複数の貫通電極２１に電気的に接続され、かつデカップリングキャパシタ４０が実装される複数の端子２２とを含む。 （もっと読む）

【課題】電圧比較器を用いることなく、電源遮断ブロックの電源復帰を検出する。
【解決手段】電源遮断ブロック１に配置された信号遅延回路１１と、電源が常時供給される常時オンブロック９に配置された測定パターン生成回路１３、測定パターン検出回路１５及び遅延時間測定回路１７を備えている。遅延時間測定回路１７は、測定パターン生成回路１３から送信された測定パターンが信号遅延回路１１を介して測定パターン検出回路１５に到達するまでの遅延時間を測定する。電源遮断ブロック１の電源が遮断状態から投入状態に切り替えられた後、上記遅延時間が信号遅延回路１１の設計値に基づく所定の遅延量以内になったときに、電源遮断ブロック１の電源が復帰したと判断する。 （もっと読む）

【課題】トレンチゲートをゲート電極で完全に埋め込むトレンチゲート型ＭＯＳＦＥＴにおいて、パフォーマンスに優れた半導体回路装置を提供する。
【解決手段】第１の導電型のウェル層４内に形成された第２の導電型のウェル層５が、ゲート電極材料９で埋設された格子状のトレンチ溝７で囲まれたトレンチゲート型ＭＯＳＦＥＴであって、トレンチ溝７の側面と第２の導電型のウェル層５との間に形成される第１の絶縁膜８は、トレンチ溝７の側面と前記第１の導電型のウェル層４との間に形成される第２の絶縁膜１４よりも薄くしてある。 （もっと読む）

【課題】工程の増加を抑制してアバランシェ耐量の向上が可能な半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置１の素子部は、ｎ＋型半導体基板１１、ｎ−型ドリフト層１２、ｐ−型ベース層１３、及び選択的形成のｎ＋型ソース層１４またはｐ＋型コンタクト層１５を順に有する。ｎ＋型ソース層１４の表面からｎ−型ドリフト層１２へ至る複数のトレンチ１６の内面を被う絶縁膜１７、絶縁膜１７内の底部のソース埋込電極１８、絶縁膜１７内の上部のｐ−型ベース層１３の厚さに沿って埋め込まれたゲート電極１９、及びその上の層間絶縁膜２０を有する。ｎ＋型ソース層１４及びｐ＋型コンタクト層１５に上部で接続するソース電極２２を有し、隣接するトレンチ１６はピッチ３１である。ダイオード部は、素子部に隣接し、素子部と同じ構成の半導体層構造及び電極構造を有し、トレンチ１６がピッチ３１より大きなピッチ３２で配設されている。 （もっと読む）

【課題】電子機器、例えばＥＣＵの小型化を妨げることなく、電子機器を静電気から保護することが可能な配線システムを提供する。
【解決手段】電子素子が実装される配線パターン５〜１２を有する回路基板２と、電気部品が接続される電気配線２３〜３０と、電気配線２３〜３０に接続された端子１４〜２１が複数配列された端子配列部１３とを備えており、端子配列部１３は、互いに隣接して配置された第１端子１６と第２端子１５とを含み、第１端子１６は、配線パターンのうち、接地経路を有する配線パターン７、または電気配線のうち、接地経路を有する電気配線２５に接続されており、第２端子１５は、配線パターンのうち、静電気Ｖに対して易破壊性の電子素子２２が実装される配線パターン６に接続されている。 （もっと読む）