【課題】従来よりも低消費電力かつ小面積であるとともに設計性のよいパワーオンリセット回路またはスタートアップ回路を備えた半導体装置を提供する。
【解決手段】半導体装置１は、出力部１０と、第１および第２の電位設定部８，９とを備える。出力部１０は、電源投入時に、中間電位ノードＮ１の電位に応じた制御信号ＲＳを内部回路３に出力する。第１の電位設定部８は、第１の基準電位ノードＶＤＤと中間電位ノードＮ１との間に接続された第１の導電型を有するエンハンスメント型の第１のＭＯＳトランジスタＥＰを含む。第２の電位設定部９は、第２の基準電位ノードＧＮＤと中間電位ノードＮ１との間に直列接続された第２の導電型を有するディプレッション型の複数の第２のＭＯＳトランジスタＤＮ１＿〜ＤＮ＿ｎを含む。複数の第２のＭＯＳトランジスタＤＮ１＿〜ＤＮ＿ｎの各々において、ソースとウェルとが互いに接続される。 （もっと読む）

【課題】半導体装置のサイズの大型化を抑制しつつ、ポリシリコン抵抗の抵抗値が設計値からずれた場合に補正できるようにする。
【解決手段】ポリシリコン抵抗の設計方法は、シリサイド領域１ｂが両端にそれぞれ形成されたポリシリコンにより構成され、シリサイド領域１ｂがコンタクト３へ接続されるポリシリコン抵抗１の、抵抗値を判定する工程を有する。抵抗値が設計値よりも大きい場合には、コンタクト３の位置とポリシリコン抵抗１の形成範囲とを変更せずに、シリサイドブロック膜の形成範囲を狭める補正を行うことによって、ポリシリコン抵抗１の抵抗値を減少させる工程を行う。抵抗値が設計値よりも小さい場合には、コンタクト３の位置を変更せずに、ポリシリコン（シリサイドブロック領域１ａ）の幅を狭める補正を行うことによって、ポリシリコン抵抗１の抵抗値を増大させる工程を行う。 （もっと読む）

【課題】低消費電力かつ低占有面積で、パッケージ実装後においてもプログラムを行なうことができるヒューズ素子を備えるヒューズプログラム回路を実現する。
【解決手段】ヒューズプログラム回路（ＦＰＫ１−ＦＰＫｎ）において、ヒューズ素子ＦＳを、多層メタル配線の第３層以上のメタル配線（Ｍ（ｉ））を用いて実現する。各ヒューズプログラム回路において、スキャンフリップフロップ（ＦＳＳＲおよびＰＳＲ）を用いてプログラム情報およびヒューズ選択情報を順次転送して、選択的に、１本ずつヒューズを電気的に切断する。 （もっと読む）

【課題】素子チップの厚み方向に素子チップを押圧しても曲げ応力が加わり難い構造の素子チップを提供する。
【解決手段】回路基板１３に接着剤１２を介して実装される素子チップ１にかかわる。基板２上にスパイラルインダクターを構成するインダクター配線５と、インダクター配線５に沿ってインダクター配線５の一部を覆う第１樹脂膜６と、第１樹脂膜６に覆われていないインダクター配線５の他の一部と基板２との間に位置する第２樹脂膜７を有する。 （もっと読む）

【課題】ＦＷＤのＶｆ−Ｉｆ特性の線形性を改善しつつ、ＩＧＢＴのオン損失を低減できる半導体装置を提供する。
【解決手段】ｎ⁻型ドリフト層の厚みをＬ１、ｎ⁻型ドリフト層内でのキャリアの拡散係数をＤ、キャリアのライフタイムをτ、ＩＧＢＴおよびＦＷＤの構造に基づいて決まる第１パラメータをｋ１、ｐ型ディープウェル層の構造に基づいて決まる第２パラメータをｋ２、ｐ型ディープウェル層とｎ⁻型ドリフト層の間のビルトインポテンシャル（ＶＡＫ（ｔｈ））に対するスナップバック電圧（ＶＳＢ）の比に対して第１パラメータｋ１を掛けた値（ｋ１・ＶＳＢ／ＶＡＫ（ｔｈ））をＫとして、Ｗ３≧（（ｋ２・（Ｄτ）^１／２）^２−Ｌ１^２）＾（１／２）かつ、Ｗ２≧Ｌ１／Ｋ^１／２かつＷ１≦α／τ^１／２＋βを満たすように距離Ｗ１と距離Ｗ２と距離Ｗ３を設定する。 （もっと読む）

【課題】多層配線層の層間における剥離の有無を簡便な手法で検出できるようにする。
【解決手段】第１電極４１２は多層配線層２０に形成されている。第２電極４２２は、絶縁膜２２の一部を介して第１電極４１２と対向している。第１電極パッド４３０は第１電極４１２に接続している。第２電極パッド４３２は第２電極４２２に接続している。そして少なくとも２層以上の絶縁膜２２のそれぞれが、第１電極４１２及び第２電極４２２に挟まれている。そして第１電極４１２及び第２電極４２２により、センサ４０の少なくとも一部が形成されている。センサ４０は、多層配線層２０の層間における剥離の有無を検出するために用いられる。 （もっと読む）

【課題】バイポーラトランジスタにおいてオフ耐圧及び破壊電流量の双方を高くする。
【解決手段】第２のベース領域１１６は、ディープウェル１１２の表層に形成されており、平面視において第１のベース領域１１４とシンカー１１０との間に位置している。そして第２のベース領域１１６は、第１のベース領域１１４に接続しており、第１のベース領域１１６よりも不純物濃度が高く、かつ第１のベース領域１１６よりも深さが浅い。埋込層１０８は、半導体層１０６に形成され、上面がディープウェル１１２及びシンカー１１０に接しており、ディープウェル１１２よりも不純物濃度が高い。 （もっと読む）

【課題】電源遮断時に、電源遮断対象ブロックへの電源配線を有効に活用することのできる半導体集積回路を提供する。
【解決手段】実施形態の半導体集積回路は、第１の電源パッドと、第２の電源パッドと、第１の電源パッドに接続された第１の電源配線と、第２の電源パッドに接続された第２の電源配線と、を備え、第１のスイッチを介して第１の電源配線に接続される電源遮断対象ブロックと、第２の電源配線に接続される常時電源供給対象ブロックと、第１の電源配線と第２の電源配線との間に接続された第２のスイッチと、を備える。 （もっと読む）

【課題】酸素・空孔欠陥が形成された半導体層を有する半導体装置の製造方法を提供すること。
【解決手段】半導体装置１０の製造方法は、半導体層１２の表面の一部にマスク７２を形成する工程と、酸素ガス雰囲気下で半導体層１２の表面に熱酸化膜７４を形成する工程と、マスク７２と熱酸化膜７４を除去する工程と、半導体層１２に向けてヘリウムを照射する荷電粒子照射工程を備えている。 （もっと読む）

【課題】 ＩＣまたはＬＳＩの標準電源電圧用のトランジスタ構成部分ないしはプロセス技術を活用して高電圧動作電界効果トランジスタを該ＩＣ中に作りこむ。
【解決手段】 電界効果トランジスタの動作電圧を大きくするために、ゲートにドレイン電位に応じて変化する電位分布を設ける手段をとる。 （もっと読む）