【課題】半導体記憶装置の面積を縮小する技術を提供する。
【解決手段】高抵抗付加型ラッチ回路（１２）と、その高抵抗付加型ラッチ回路（１２）に保持されるデータの読み出しと書込みとを制御する選択回路（１３）とを具備する半導体記憶装置（１１）を構成する。その高抵抗付加型ラッチ回路（１２）は、第１駆動トランジスタ（２２）と、第２駆動トランジスタ（２４）と、第１抵抗（１２１）と、第２抵抗（１２３）とを備えることが好ましい。また、その選択回路（１３）は、第１選択トランジスタ（３１）と、第２選択トランジスタ（３２）とを備えることが好ましい。ここにおいて、その第１抵抗（１２１）と第２抵抗（１２３）とは、サイドウォール状の導電性材料（２１）（２３）で形成されるものである。 （もっと読む）

【課題】 間欠動作する論理回路の動作停止時（待機時）のリーク電流を低減するとともに、さらに論理回路の動作時の駆動電流を十分に供給可能とする。
【解決手段】 論理回路と電源の間に接続のパワースイッチを論理回路の間欠動作に合わせて制御する構成において、２つのパワースイッチは論理回路と正の電源電位との間にｎＭＯＳトランジスタを接続し、論理回路と接地電位との間にｐＭＯＳトランジスタを接続した構成とし、論理回路の動作停止時にｐＭＯＳトランジスタのゲート端子を正の電源電位に接続して非導通とし、論理回路の動作時にｐＭＯＳトランジスタのゲート電位を接地電位に接続して導通させるスイッチを備え、論理回路の動作停止時にｎＭＯＳトランジスタのゲート端子を接地電位に設定して非導通とし、論理回路の動作時にｎＭＯＳトランジスタのゲート端子を正の電源電位以上の電位に設定して導通させる電圧変換器を備える。 （もっと読む）

【課題】 クロックツリー及びクロックツリーに接続されたＦＦ回路全体で消費電力を低減できるクロックツリー設計方法及び装置を提供する。
【解決手段】 自動配置配線処理を実行してクロックツリーを作成するクロックツリー設計方法であって、通常の自動配置配線処理により第１クロックツリーを作成する第１クロックツリー作成工程と、少なくとも第１クロックツリー及び第１クロックツリーに接続されたＦＦ回路の消費電力を算出する第１消費電力算出工程と、前記ＦＦ回路のクロックピンのピン容量を初期設定値より大きい値に変更するピン容量変更工程と、ピン容量の変更後に自動配置配線処理を実行して第２クロックツリーを作成する第２クロックツリー作成工程と、少なくとも第２クロックツリー及び第２クロックツリーに接続されたＦＦ回路の消費電力を算出する第２消費電力算出工程を有する。 （もっと読む）

【課題】ダイオード内蔵スイッチング素子において、良好なダイオード損失特性を実現する。
【解決手段】半導体基板３２の一面３３側においてはダイオード領域２０およびＩＧＢＴ領域１０のうちＩＧＢＴ素子を除いた領域に半導体基板３２の一面３３を基準として所定の深さまで低ライフタイム領域４９を設け、半導体基板３２の他面４７側においてはＩＧＢＴ領域１０に半導体基板３２の他面４７を基準として所定の深さまで低ライフタイム領域４９を設ける。これにより、ダイオード素子の動作時にドリフト層３０に残されたホールが低ライフタイム領域４９によって再結合して消滅するため、ＩＧＢＴ領域１０からダイオード領域２０へのホールの注入を抑制することができる。 （もっと読む）

【課題】キャパシタ装置及びその製造方法を提供する。
【解決手段】本発明に係るキャパシタ装置１０は、第１導電型を有して第１電圧が印加される第１ウェル１０５及び第２導電型を有して第２電圧が印加される第２ウェル１１０を有する基板１００、及び第１または第２ウェル１０５，１１０と絶縁されるように第１または第２ウェル１０５，１１０の上部に配されたゲート電極１２６を含み、キャパシタ装置１０のキャパシタンスは、第１ウェル１０５と第２ウェル１１０との間の第１キャパシタンス及び第１または第２ウェル１０５，１１０とゲート電極１２６との間の第２キャパシタンスを含む。 （もっと読む）

【課題】各チャネルの第１、第２信号の差分に対応する信号のＡ／Ｄ変換を少ない回路規模で実現できる集積回路装置を提供する。
【解決手段】集積回路装置は、第１チャネル第１信号ＶＱ１、第２チャネル第１信号ＶＱ２が入力され、第１チャネル計測期間、第２チャネル計測期間において、各々、第１チャネル第１信号ＶＱ１、第２チャネル第１信号ＶＱ２を第１信号ＳＧ１として出力する第１マルチプレクサーＭＵＸ１と、第１チャネル第２信号ＶＲ１、第２チャネル第２信号ＶＲ２が入力され、第１チャネル計測期間、第２チャネル計測期間において、各々、ＶＲ１、ＶＲ２を第２信号ＳＧ２として出力する第２マルチプレクサーＭＵＸ２と、第１信号ＳＧ１と第２信号ＳＧ２が入力され、第１信号ＳＧ１と第２信号ＳＧ２の差分に対応する信号を出力する増幅回路ＡＭＰと、増幅回路ＡＭＰの出力信号についてのＡ／Ｄ変換を行うＡ／Ｄ変換器ＡＤＣを含む。 （もっと読む）

【課題】センサーデバイスからの検出信号の精度の高いＡ／Ｄ変換を実現できる集積回路装置及び電子機器等の提供。
【解決手段】集積回路装置は、電源電圧ＶＤＤＡを生成する電源回路６０と、電源回路６０から電源電圧ＶＤＤＡが供給され、供給された電源電圧ＶＤＤＡに基づいて動作し、電源電圧ＶＤＤＡにより規定されるＡ／Ｄ変換範囲で、センサーデバイス３０からの検出信号に対応する信号についてのＡ／Ｄ変換を行うＡ／Ｄ変換器ＡＤＣと、電源回路６０から電源電圧ＶＤＤＡが供給され、供給された電源電圧ＶＤＤＡをセンサーデバイス３０に供給する電源端子ＰＶＤＡを含む。 （もっと読む）

【課題】寄生素子の動作を起因とする不安定動作を防ぐことができる、半導体集積回路を提供すること。
【解決手段】入出力を異なる電流値にする入出力比特性を有するカレントミラーを構成する一対のトランジスタ（６３，６５）と、前記カレントミラーの出力電流に応じて基準電圧を生成する出力トランジスタとを備える半導体集積回路であって、一対のトランジスタ（６３，６５）のうち前記電流値が小さい方のトランジスタ６３側のコレクタ領域８５Ａの総面積と一対のトランジスタ（６３，６５）のうち前記電流値が大きい方のトランジスタ６５側のコレクタ領域８２と８８とを合わせた総面積とが等しくなるように構成されたことを特徴とする、半導体集積回路。 （もっと読む）

【課題】周辺回路の抵抗素子の抵抗部の厚さに依らずにメモリセルトランジスタの浮遊ゲートの厚さを自由に設定することのできる半導体装置、およびその製造方法を提供すること。
【解決手段】基板上の抵抗素子およびスタックド・ゲート型のメモリセルトランジスタを含む半導体装置を提供する。前記抵抗素子は、抵抗として機能しない非導通層、および前記非導通層上に第１の絶縁膜を介して形成された抵抗として機能する導通層を含む。前記メモリセルトランジスタは、第１の浮遊ゲートを含む浮遊ゲートを有する。前記非導通層と前記第１の浮遊ゲートは、同じ材料からなる。 （もっと読む）

【課題】 電源電圧の安定した供給が可能な半導体集積回路および半導体集積回路装置を提供する。
【解決手段】 半導体集積回路４０において、半導体基板の表面の、コア領域に、第１の電源が供給されて動作するコア回路が形成されるとともに、前記半導体基板の表面の前記コア領域の外側のＩ／Ｏ領域に、第２の電源が供給されて動作するＩ／Ｏ回路が形成された半導体集積回路４０であって、前記半導体基板内に、該半導体基板を貫通して、前記第１の電源を供給する貫通ビア５１が設けられ、前記半導体基板の表面のＩ／Ｏ領域に、前記第２の電源を供給するパッド４６が設けられたことを特徴とする。 （もっと読む）