集積回路装置及び電子機器
【課題】センサーデバイスからの検出信号の精度の高いＡ／Ｄ変換を実現できる集積回路装置及び電子機器等の提供。
【解決手段】集積回路装置は、電源電圧ＶＤＤＡを生成する電源回路６０と、電源回路６０から電源電圧ＶＤＤＡが供給され、供給された電源電圧ＶＤＤＡに基づいて動作し、電源電圧ＶＤＤＡにより規定されるＡ／Ｄ変換範囲で、センサーデバイス３０からの検出信号に対応する信号についてのＡ／Ｄ変換を行うＡ／Ｄ変換器ＡＤＣと、電源回路６０から電源電圧ＶＤＤＡが供給され、供給された電源電圧ＶＤＤＡをセンサーデバイス３０に供給する電源端子ＰＶＤＡを含む。
【解決手段】集積回路装置は、電源電圧ＶＤＤＡを生成する電源回路６０と、電源回路６０から電源電圧ＶＤＤＡが供給され、供給された電源電圧ＶＤＤＡに基づいて動作し、電源電圧ＶＤＤＡにより規定されるＡ／Ｄ変換範囲で、センサーデバイス３０からの検出信号に対応する信号についてのＡ／Ｄ変換を行うＡ／Ｄ変換器ＡＤＣと、電源回路６０から電源電圧ＶＤＤＡが供給され、供給された電源電圧ＶＤＤＡをセンサーデバイス３０に供給する電源端子ＰＶＤＡを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置及び電子機器等に関する。
【背景技術】
【０００２】
近年、ジャイロセンサーや加速度センサーなどのモーションセンサーが脚光を浴びている。このようなモーションセンサーを用いることで、例えば、カメラの手ブレ補正や、ゲーム機における直感的な操作入力などを実現できる。このようなセンサーデバイスからの検出信号を受けて、Ａ／Ｄ変換処理やフィルター処理を行う装置の従来技術としては、例えば特許文献１に開示される技術がある。
【０００３】
ところで、ジャイロセンサーや加速度センサーでは、角速度（或いは角加速度）や加速度の検出信号が、ＤＣ電圧の検出電圧信号として出力される。そして、アプリケーション側は、検出電圧信号により得られた角速度、加速度をソフトウェア処理により積算して、角度、速度、距離などを求める。
【０００４】
しかしながら、ジャイロセンサーや加速度センサーからの検出電圧信号のＤＣ電圧レベルには、プロセスバラツキ等に起因するＤＣオフセットが存在する。従って、このようなＤＣオフセットが存在する検出電圧信号を、上述のように積算して角度、速度、距離を求めると、誤差が非常に大きくなってしまう。
【０００５】
この点、上述の特許文献１の従来技術では、センサーデバイスからの検出電圧信号を増幅回路に入力し、増幅回路の出力信号をＡ／Ｄ変換器でＡ／Ｄ変換することで、検出信号に対応するデジタルデータを得ている。
【０００６】
しかしながら、この場合にセンサーデバイスの動作電源電圧が変動すると、検出電圧信号のＤＣ電圧レベルも変動してしまう。従って、Ａ／Ｄ変換器により得られるデジタルデータも変動してしまい、例えば後段のソフトウェア処理の積算により得られる角度、速度、距離の誤差が大きくなってしまう。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−２０８２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の幾つかの態様によれば、センサーデバイスからの検出信号の精度の高いＡ／Ｄ変換を実現できる集積回路装置及び電子機器等を提供できる。
【課題を解決するための手段】
【０００９】
本発明の一態様は、電源電圧を生成する電源回路と、前記電源回路から前記電源電圧が供給され、供給された前記電源電圧に基づいて動作し、前記電源電圧により規定されるＡ／Ｄ変換範囲で、センサーデバイスからの検出信号に対応する信号についてのＡ／Ｄ変換を行うＡ／Ｄ変換器と、前記電源回路から前記電源電圧が供給され、供給された前記電源電圧を前記センサーデバイスに供給する電源端子とを含む集積回路装置に関係する。
【００１０】
本発明の一態様によれば、電源回路は、電源電圧を生成し、生成された電源電圧をＡ／Ｄ変換器に供給する。するとＡ／Ｄ変換器は、この電源電圧が供給されて動作し、供給された電源電圧により規定されるＡ／Ｄ変換範囲で、センサーデバイスからの検出信号に対応する信号についてのＡ／Ｄ変換を行う。また電源回路は、生成された電源電圧を、電源端子を介してセンサーデバイスに供給する。するとセンサーデバイスは、供給された電源電圧に基づき動作して、検出信号を集積回路装置に出力する。このようにすれば、センサーデバイスの電源電圧とＡ／Ｄ変換器の電源電圧の間にレシオメトリックな関係を成り立たせることが可能になる。従って、電源電圧の変動が生じた場合にも、Ａ／Ｄ変換器の出力デジタルデータの変動等が最小限に抑えられるようになり、センサーデバイスからの検出信号の精度の高いＡ／Ｄ変換を実現できる。
【００１１】
また本発明の一態様では、前記電源回路は、基準電圧を生成する基準電圧生成回路と、生成された前記基準電圧に基づいて前記電源電圧を生成するレギュレーターとを含んでもよい。
【００１２】
このようにすれば、基準電圧生成回路で生成された基準電圧を、レギュレーターにより調整することで、高い精度の電源電圧を生成できるようになる。
【００１３】
また本発明の一態様では、前記レギュレーターは、前記電源電圧と低電位側電源電圧との間の電圧を分割する電圧分割回路と、第１入力ノードに前記基準電圧が供給され、前記電圧分割回路の電圧分割タップからの電圧が第２入力ノードに供給される演算増幅器とを含んでもよい。
【００１４】
このようにすれば、例えば第１入力ノードの電圧と第２入力ノードの電圧が等しくなるように演算増幅器が動作することで、高電位側電源等が変動しても、レギュレーターは、一定の電源電圧を出力ノードに出力できるようになる。
【００１５】
また本発明の一態様では、前記電圧分割回路は、複数の抵抗を有し、前記複数の抵抗の複数の電圧分割タップの各電圧分割タップに分割電圧を出力するラダー抵抗回路と、前記ラダー抵抗回路と直列に設けられ、抵抗値が可変の電源電圧設定用抵抗回路と、前記ラダー抵抗回路の前記複数の電圧分割タップのうちの１つの電圧分割タップを前記電圧微調整用タップとして選択し、選択された前記電圧微調整用タップからの電圧を、前記演算増幅器の前記第２入力ノードに供給する第１選択回路とを含んでもよい。
【００１６】
このようにすれば、ラダー抵抗回路の複数の電圧分割タップの中から電圧微調整用タップを第１選択回路が選択することで、出力ノードから出力される電源電圧を微調整することが可能になる。
【００１７】
また本発明の一態様では、前記電源電圧に基づいて動作するアナログフロントエンド回路を含み、前記電圧分割回路は、前記ラダー抵抗回路の前記複数の電圧分割タップのうちの１つの電圧分割タップをアナロググランド用タップとして選択し、選択された前記アナロググランド用タップからのアナロググランド電圧を、前記アナログフロントエンド回路に対して供給する第２選択回路を含んでもよい。
【００１８】
このようにすれば、１つの電圧分割回路を用いて、電源電圧のみならずアナロググランド電圧も生成できるようになる。また、電源電圧が変化した場合に、それに連動してアナロググランド電圧も変化するようになり、電源電圧とアナロググランド電圧を連動させることが可能になる。
【００１９】
また本発明の一態様では、前記第２選択回路は、前記複数の電圧分割タップの中から、前記電源電圧設定用抵抗回路での電源電圧の設定結果に応じた電圧分割タップを、前記アナロググランド用タップとして選択してもよい。
【００２０】
このようにすれば、ラダー抵抗回路の複数の電圧分割タップの中からアナロググランド用タップを第２選択回路が選択することで、電源電圧に応じたアナロググランド電圧を設定できるようになる。
【００２１】
また本発明の一態様では、前記電源電圧に基づいて動作するアナログフロントエンド回路を含み、前記レギュレーターは、前記電圧分割回路のアナロググランド用タップからのアナロググランド電圧を、前記アナログフロントエンド回路に対して供給してもよい。
【００２２】
このようにすれば、同じ電圧分割回路により生成される電源電圧とアナロググランド電圧をアナログフロントエンド回路に供給して、アナログフロントエンド回路を動作させることが可能になり、センサーデバイスからの検出信号の精度の高いＡ／Ｄ変換等を実現できる。
【００２３】
また本発明の一態様では、前記アナログフロントエンド回路は、前記センサーデバイスからの検出信号が入力され、前記アナロググランド電圧がＡ／Ｄ変換範囲のセンター電圧となる信号を前記Ａ／Ｄ変換器に出力する増幅回路を含んでもよい。
【００２４】
このようにすれば、同じ電圧分割回路により生成される電源電圧とアナロググランド電圧が供給されたアナログフロントエンド回路の増幅回路が、アナロググランド電圧がＡ／Ｄ変換範囲のセンター電圧となる信号をＡ／Ｄ変換器に出力するようになる。そしてＡ／Ｄ変換範囲のセンター電圧はアナロググランド電圧により規定され、上限電圧は電源電圧により規定されるため、Ａ／Ｄ変換器がこの増幅回路からの信号をＡ／Ｄ変換することで、より精度の高いＡ／Ｄ変換を実現できるようになる。
【００２５】
また本発明の一態様では、前記増幅回路は、前記アナロググランド電圧に対して、前記センサーデバイスからのチャネル信号を構成する第１信号と第２信号の差分に対応する電圧を加算した電圧信号を出力してもよい。
【００２６】
このようにすれば、第１信号と第２信号の差分に対応する電圧によりセンサーデバイスの検出信号が伝えられる場合にも、Ａ／Ｄ変換範囲を、アナロググランド電圧を中心にした広い範囲に設定して、Ａ／Ｄ変換を行うことが可能になる。
【００２７】
また本発明の一態様では、前記増幅回路は、前記増幅回路が有する演算増幅器のオフセット電圧をキャンセルするスイッチドキャパシター回路により構成されてもよい。
【００２８】
このようにすれば、スイッチドキャパシター回路を用いることで、演算増幅器のオフセット電圧が重畳することによる測定誤差を低減できるため、より精度の高いＡ／Ｄ変換を実現できるようになる。
【００２９】
また本発明の一態様では、前記アナログフロントエンド回路は、前記センサーデバイスの第１チャネルの信号を構成する第１チャネル第１信号と、前記センサーデバイスの第２チャネルの信号を構成する第２チャネル第１信号と、前記センサーデバイスからの第３チャネルの信号を構成する第３チャネル第１信号とが入力され、第１チャネル計測期間においては前記第１チャネル第１信号を第１信号として出力し、第２チャネル計測期間においては前記第２チャネル第１信号を前記第１信号として出力し、第３チャネル計測期間においては前記第３チャネル第１信号を前記第１信号として出力する第１マルチプレクサーと、前記第１チャネルの信号を構成する第１チャネル第２信号と、前記第２チャネルの信号を構成する第２チャネル第２信号と、前記第３チャネルの信号を構成する第３チャネル第２信号とが入力され、前記第１チャネル計測期間においては前記第１チャネル第２信号を第２信号として出力し、前記第２チャネル計測期間においては前記第２チャネル第２信号を前記第２信号として出力し、前記第３チャネル計測期間においては前記第３チャネル第２信号を前記第２信号として出力する第２マルチプレクサーとを含み、前記増幅回路は、前記第１マルチプレクサーからの前記第１信号と前記第２マルチプレクサーからの前記第２信号の差分に対応する信号を出力しもよい。
【００３０】
このようにすれば、各チャネルの信号が第１、第２信号により構成される場合に、各チャネルの第１、第２信号の差分に対応する信号が、時分割でＡ／Ｄ変換されるようになる。従って、第１、第２信号の差分に対応する信号のＡ／Ｄ変換を、少ない回路規模で実現できる。
【００３１】
また本発明の一態様では、前記増幅回路からの信号と、前記センサーデバイスからの第４チャネルの信号と、第５チャネルの信号と、第６チャネルの信号とが入力され、前記第１チャネル計測期間、前記第２チャネル計測期間、前記第３チャネル計測期間においては前記増幅回路からの信号を第３信号として出力し、第４チャネル計測期間においては前記第４チャネルの信号を前記第３信号として出力し、第５チャネル計測期間においては前記第５チャネルの信号を前記第３信号として出力し、第６チャネル計測期間においては前記第６チャネルの信号を前記第３信号として出力する第３マルチプレクサーを含み、前記Ａ／Ｄ変換器は、前記第３マルチプレクサーからの前記第３信号についてのＡ／Ｄ変換を行ってもよい。
【００３２】
このようにすれば、第１チャネル計測期間〜第３チャネル計測期間では、センサーデバイスからの第１、第２信号の差分に対応する信号を時分割でＡ／Ｄ変換し、第４チャネル計測期間〜第６チャネル計測期間においては、センサーデバイスからの信号を時分割でＡ／Ｄ変換できるようになる。
【００３３】
また本発明の一態様では、前記センサーデバイスは、前記第１チャネルの信号、前記第２チャネルの信号、前記第３チャネルの信号を出力するジャイロセンサーと、前記第４チャネルの信号、前記第５チャネルの信号、前記第６チャネルの信号を出力する加速度センサーを含み、前記ジャイロセンサーからの前記第１チャネルの信号、前記第２チャネルの信号、前記第３チャネルの信号は、各々、Ｘ軸回りの角速度又は角加速度検出信号、Ｙ軸回りの角速度又は角加速度検出信号、Ｚ軸回りの角速度又は角加速度検出信号であり、前記加速度センサーからの前記第４チャネルの信号、前記第５チャネルの信号、前記第６チャネルの信号は、各々、Ｘ軸方向の加速度検出信号、Ｙ軸方向の加速度検出信号、Ｚ軸方向の加速度検出信号であってもよい。
【００３４】
このようにすれば、３軸ジャイロセンサーからの角速度又は角加速度検出信号を構成する第１、第２信号については、増幅回路においてその差分信号を生成して、Ａ／Ｄ変換器によりＡ／Ｄ変換できる。一方、３軸加速度センサーからの加速度検出信号については、そのままＡ／Ｄ変換器に入力してＡ／Ｄ変換できるようになる。従って、３軸ジャイロセンサーと３軸加速度センサーからなる６軸モーションセンサーに好適な計測システムを提供できる。
【００３５】
また本発明の一態様では、前記第１マルチプレクサー、前記第２マルチプレクサー、前記第３マルチプレクサーは、前記増幅回路と前記Ａ／Ｄ変換器の間にレイアウト配置されてもよい。
【００３６】
このようにすれば、センサーデバイスから集積回路装置の端子を介して入力される第１チャネル〜第３チャネルの信号を、第１マルチプレクサー、第２マルチプレクサーを介して効率的に増幅回路に入力できるようになる。またセンサーデバイスから集積回路装置の端子を介して入力される第４チャネル〜第６チャネルの信号を、第３マルチプレクサーを介して効率的にＡ／Ｄ変換器に入力できるようになる。これにより、各信号の電圧がノイズ等により変動したり、電圧ドロップが生じる事態などを最小限に抑えること可能になる。
【００３７】
また本発明の一態様では、前記Ａ／Ｄ変換器は、前記アナログフロントエンド回路よりも前記電源回路に近い位置にレイアウト配置されてもよい。
【００３８】
このようにすれば、電源回路からＡ／Ｄ変換器に電源電圧を供給する際の電源電圧の電圧ドロップを最小限に抑えることができる。従って、センサーデバイスの電源電圧とＡ／Ｄ変換器の電源電圧の間にレシオメトリックな関係が保たれるようになり、センサー検出信号の測定精度を向上できる。
【００３９】
また本発明の他の態様は、上記のいずれかに記載の集積回路装置を含む電子機器に関係する。
【図面の簡単な説明】
【００４０】
【図１】本実施形態の集積回路装置の構成例。
【図２】センサーデバイスからの検出信号のＡ／Ｄ変換についての説明図。
【図３】電源回路の構成例。
【図４】電源回路の詳細な構成例。
【図５】電源電圧設定、アナロググランド電圧設定、電圧微調整についての説明図。
【図６】本実施形態の集積回路装置の詳細な構成例。
【図７】本実施形態の集積回路装置の動作説明図。
【図８】図８（Ａ）〜図８（Ｃ）は各チャネル信号を構成する第１、第２信号の説明図。
【図９】図９（Ａ）は増幅回路の動作説明図であり、図９（Ｂ）は各チャネル信号を構成する第１、第２信号が差動信号である場合の例。
【図１０】図１０（Ａ）、図１０（Ｂ）はスイッチドキャパシター回路により構成される増幅回路の構成例。
【図１１】スイッチドキャパシター回路により構成される増幅回路の動作説明図。
【図１２】サンプリング用スイッチ素子とマルチプレクサーのスイッチ素子を共用する場合の構成例。
【図１３】集積回路装置のレイアウト配置例。
【図１４】本実施形態の集積回路装置を含む電子機器の構成例。
【発明を実施するための形態】
【００４１】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００４２】
１．構成例
図１に本実施形態の集積回路装置（回路装置）の構成例を示す。この集積回路装置は、アナログフロントエンド回路ＡＦＥ、Ａ／Ｄ変換器ＡＤＣ、制御部５０、電源回路６０を含む。なお本実施形態の集積回路装置は図１に示す構成に限定されず、その構成要素の一部（例えば制御部、ＡＦＥ）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００４３】
電源回路６０は、アナログ回路用の電源電圧ＶＤＤＡを生成する。またデジタル回路用の電源電圧ＶＤＤＬやアナロググランド電圧ＡＧＮＤ（アナログ基準電圧）を生成する。この電源回路６０は、例えば、基準電圧を生成する基準電圧生成回路と、生成された基準電圧に基づいて電源電圧ＶＤＤＡやアナロググランド電圧ＡＧＮＤを生成するレギュレーターを含むことができる。
【００４４】
アナログフロントエンド回路ＡＦＥは、電源回路６０から電源電圧ＶＤＤＡが供給されて動作するアナログ回路である。このアナログフロントエンド回路ＡＦＥには、センサーデバイス３０からの検出信号ＶＱが端子ＰＶＱを介して入力される。そしてアナログフロントエンド回路ＡＦＥは、検出信号ＶＱに対応する信号ＡＱをＡ／Ｄ変換器ＡＤＣに出力する。ここで検出信号ＶＱに対応する信号ＡＱは、検出信号ＶＱそのものであってもよいし、検出信号ＶＱが他の回路素子（マルチプレクサー等）を介してＡ／Ｄ変換器ＡＤＣに入力される信号であってもよい。
【００４５】
電源回路６０は、電源電圧ＶＤＤＡに基づいて動作するアナログフロントエンド回路ＡＦＥに対して、アナロググランド電圧ＡＧＮＤを供給する。そしてアナログフロントエンド回路ＡＦＥは増幅回路ＡＭＰを含む。この増幅回路ＡＭＰは、センサーデバイス３０からの検出信号ＶＱが入力され、後述する図９（Ａ）に示すようにアナロググランド電圧ＡＧＮＤがＡ／Ｄ変換範囲ＲＡＤのセンター電圧ＶＣＴとなる信号をＡ／Ｄ変換器ＡＤＣに出力する。具体的には、例えば増幅回路ＡＭＰは、アナロググランド電圧ＡＧＮＤに対して、センサーデバイス３０のチャネル信号ＶＱを構成する第１信号と第２信号の差分に対応する電圧を加算した電圧信号を出力する。
【００４６】
この増幅回路ＡＭＰは、後述する図１０（Ａ）、図１０（Ｂ）で説明するように、増幅回路ＡＭＰが有する演算増幅器ＯＰのオフセット電圧をキャンセルするスイッチドキャパシター回路により構成できる。
【００４７】
Ａ／Ｄ変換器ＡＤＣは、電源回路６０から電源電圧ＶＤＤＡが供給され、供給された電源電圧ＶＤＤＡに基づいて動作する。そしてセンサーデバイス３０からの検出信号ＶＱに対応する信号ＡＱについてのＡ／Ｄ変換を行う。具体的には、電源電圧ＶＤＤＡで規定されるＡ／Ｄ変換範囲（例えばＶＤＤＡを上限電圧とするＡ／Ｄ変換範囲）で信号ＡＱについてのＡ／Ｄ変換を行う。そして、得られたデジタルデータＤＱを制御部５０に出力する。ここで検出信号ＶＱに対応する信号ＡＱのＡ／Ｄ変換とは、検出信号ＶＱそのもののＡ／Ｄ変換であってもよいし、検出信号ＶＱが、マルチプレクサーや増幅回路ＡＭＰ等のアナログフロントエンド回路ＡＦＥ内の他の回路素子を介して入力される信号のＡ／Ｄ変換であってもよい。
【００４８】
Ａ／Ｄ変換器ＡＤＣとしては例えば逐次比較型のＡ／Ｄ変換器（例えば１０〜１６ビット）を採用できる。逐次比較型のＡ／Ｄ変換器は、例えば、比較回路と、逐次比較レジスターと、Ｄ／Ａ変換器を備え、入力信号をサンプリング（サンプル・ホールド）した信号を逐次比較動作によりＡ／Ｄ変換することでデジタルデータを出力する。なおＡ／Ｄ変換器ＡＤＣとして、逐次比較型以外のＡ／Ｄ変換器を採用することも可能である。
【００４９】
制御部５０は、Ａ／Ｄ変換器ＡＤＣからのデジタルデータＤＱに基づいて種々のデジタル処理を行う。具体的にはデジタルデータＤＱに基づいてデジタルフィルター処理を行う。また制御部５０は集積回路装置内の各回路ブロックの制御も行う。即ち、アナログフロントエンド回路ＡＦＥ、Ａ／Ｄ変換器ＡＤＣ、アナログフロントエンド回路ＡＦＥ、電源回路６０に制御信号を出力して、これらの回路ブロックの動作制御を行う。この制御部５０の機能は、例えばゲートアレイ（Ｇ／Ａ）などのロジック回路により実現できる。
【００５０】
そして本実施形態の集積回路装置は電源端子ＰＶＤＡを含む。この電源端子ＰＶＤＡは、電源回路６０から電源電圧ＶＤＤＡが供給され、供給された電源電圧ＶＤＤＡをセンサーデバイス３０に供給する端子（パッド）である。そしてセンサーデバイス３０は、この供給された電源電圧ＶＤＤＡに基づいてセンサー動作を行い、センサー動作により得られた検出信号ＶＱを、集積回路装置の端子（パッド）ＰＶＱに出力する。
【００５１】
即ち図２に示すように、加速度センサー等のセンサーデバイス３０は、検出信号ＶＱとしてＤＣ電圧の信号を出力する。またＡ／Ｄ変換器ＡＤＣは、電源回路６０からの電源電圧ＶＤＤＡに基づいて動作するため、Ａ／Ｄ変換器ＡＤＣのＡ／Ｄ変換範囲ＲＡＤは、その上限電圧が電源電圧ＶＤＤＡであり、下限電圧が低電位側電源電圧ＶＳＳ（＝０Ｖ）となる範囲になる。即ちＡ／Ｄ変換範囲（ダイナミックレンジ）は、電源電圧ＶＤＤＡにより規定される範囲となっている。またアナロググランド電圧ＡＧＮＤ＝ＶＤＤＡ／２がＡ／Ｄ変換範囲ＲＡＤのセンター電圧になっており、Ａ／Ｄ変換器ＡＤＣへの入力信号ＡＱの電圧がＡＧＮＤ＝ＶＤＤＡ／２の場合に、Ａ／Ｄ変換器ＡＤＣはセンターコードのデジタルデータＤＱを出力する。そして例えばセンサーデバイス３０が加速度センサーである場合には、加速度が０である場合には、Ａ／Ｄ変換器ＡＤＣからセンターコードが出力されるようになる。
【００５２】
ところが、これまでの集積回路装置では、センサーデバイス３０の電源電圧と、Ａ／Ｄ変換器ＡＤＣの電源電圧が、別の電源回路から供給される異なる電源電圧になっており、センサーデバイス３０の電源電圧とＡ／Ｄ変換器ＡＤＣの電源電圧の間にレシオメトリックな関係が保たれていなかった。このため、例えばセンサーデバイス３０の電源電圧とＡ／Ｄ変換器ＡＤＣの電源電圧が電源変動等により異なる電圧になってしまうと、Ａ／Ｄ変換器ＡＤＣから出力されるデジタルデータＤＱのコードも変動してしまう。例えば加速度が０である場合には、センターコードのデジタルデータＤＱが出力されるべきあるのに、電源電圧が変動すると、センターコードとは異なるデジタルデータＤＱが出力されてしまう。従って、後段のアプリケーション側は、加速度センサーが搭載された電子機器（カメラ、ゲームコントローラ等）が実際には動いていないのに動いていると判定してしまう。特に、後段のアプリケーション側が、加速度を積算して速度、距離を演算している場合には、電源電圧の変動によるデジタルデータの変動が積算処理により累積されて、誤差が非常に大きくなってしまう。
【００５３】
この点、本実施形態では図１に示すように、電源回路６０が電源電圧ＶＤＤＡを生成し、生成された電源電圧ＶＤＤＡが、集積回路装置内のＡ／Ｄ変換器ＡＤＣに供給されると共に、電源端子ＰＶＤＡを介してセンサーデバイス３０にも供給される。このため、センサーデバイス３０の電源電圧とＡ／Ｄ変換器ＡＤＣの電源電圧の間にレシオメトリックな関係が成り立つようになる。従って、電源電圧ＶＤＤＡの変動が生じた場合にも、Ａ／Ｄ変換器ＡＤＣの出力デジタルデータＤＱの変動が最小限に抑えられるようになる。従って、例えばセンサーデバイス３０が加速度センサーであり、加速度センサーが搭載される電子機器が動いておらず、加速度が０である場合には、Ａ／Ｄ変換器ＡＤＣからはセンターコードのデジタルデータＤＱが出力されるようになる。このため、後段のアプリケーション側が、加速度を積算して速度、距離を演算している場合でも、デジタルデータの変動が積算処理により累積されて誤差が大きくなってしまう事態の発生を抑止できる。従って、センサーデバイス３０からの検出信号の精度の高いＡ／Ｄ変換を実現できるようになる。
【００５４】
２．電源回路の構成
図３に本実施形態の集積回路装置に用いられる電源回路６０の構成例を示す。図３の電源回路は、基準電圧ＶＲＥＦを生成する基準電圧生成回路６２と、レギュレーターＲＥＧを含む。
【００５５】
レギュレーターＲＥＧは、基準電圧生成回路６２により生成された基準電圧ＶＲＥＦに基づいて電源電圧ＶＤＤＡを生成する。そして図１に示すように、生成された電源電圧ＶＤＤＡをＡ／Ｄ変換器ＡＤＣに供給する。また電源端子ＰＶＤＡを介してセンサーデバイス３０に電源電圧ＶＤＤＡを供給する。このレギュレーターＲＥＧは電圧分割回路６４と演算増幅器ＯＰＲを含む。
【００５６】
電圧分割回路６４は、電源電圧ＶＤＤＡと低電位側の電源電圧ＶＳＳとの間の電圧を分割する回路であり、ＶＤＤノード（高電位側電源ノード）とＶＳＳノード（低電位側電源ノード）との間に設けられる。具体的には、電圧分割回路６４は複数の抵抗Ｒ１〜ＲＮを含む。この複数の抵抗Ｒ１〜ＲＮは、ＶＤＤＡの出力ノードＮＶＤＡとＶＳＳの間に直列に設けられる。また電圧分割回路６４は、演算増幅器ＯＰからの出力信号ＶＯＰによりそのゲートが制御される駆動トランジスターＴＲＤ（Ｐ型トランジスター）を含む。この駆動トランジスターＴＲＤは、ＶＤＤノードとＶＤＤＡの出力ノードＮＶＤＡの間に設けられる。
【００５７】
演算増幅器ＯＰＲは、その第１入力ノードＮＡ１（非反転入力ノード）に、基準電圧生成回路６２からの基準電圧ＶＲＥＦが供給される。また、その第２入力ノードＮＡ２に、電圧分割回路６４の電圧分割タップＴＰ１からの電圧ＶＦＢが供給される。図３では、電圧分割タップＴＰ１は、抵抗Ｒｍと抵抗Ｒｍ＋１の間の接続ノードになっている。
【００５８】
演算増幅器ＯＰＲは、基準電圧ＶＲと電圧分割タップＴＰ１からの電圧ＶＦＢとが等しくなるように動作する。従って、抵抗Ｒ１〜ＲＮの総抵抗値をＲＡとし、抵抗Ｒｍ＋１〜ＲＮの総抵抗値をＲＢとすると、出力ノードＮＶＤＡからは電源電圧ＶＤＤＡ＝（ＲＡ／ＲＢ）・ＶＲＥＦが出力されることになる。そして例えば電圧分割タップＴＰ１の位置を可変にすれば、ＶＤＤＡを電圧を微調整することが可能になる。
【００５９】
図４に電源回路６０の詳細な構成例を示す。図４には電圧分割回路６４の詳細な構成例が示されている。この電圧分割回路６４は、ラダー抵抗回路ＲＬＡＣと電源電圧設定用抵抗回路ＲＡＪＣを含む。また第１選択回路ＳＥＬ１と第２選択回路ＳＥＬ２を含む。
【００６０】
ラダー抵抗回路ＲＬＡＣは、複数の抵抗を有する。これらの複数の抵抗は、電源電圧ＶＤＤＡの出力ノードＮＶＤＡとＶＳＳノードの間に設けられる。そしてラダー抵抗回路ＲＬＡＣは、複数の抵抗の複数の電圧分割タップの各電圧分割タップに分割電圧を出力（生成）する。例えばＴＰ２１〜ＴＰ２ｊ、ＴＰ１１〜ＴＰ１ｉの各電圧分割タップに、対応する分割電圧を出力する。
【００６１】
電源電圧設定用抵抗回路ＲＡＪＣは、ラダー抵抗回路ＲＬＡＣと直列に設けられ、抵抗値が可変の抵抗回路である。この電源電圧設定用抵抗回路ＲＡＪＣは、複数の抵抗と、スイッチ素子ＳＷ３１〜ＳＷ３ｋを有する。電源電圧設定用抵抗回路ＲＡＪＣの複数の抵抗は、ラダー抵抗回路ＲＬＡＣとＶＳＳノードの間に直列に設けられる。そしてスイッチ素子ＳＷ３１〜ＳＷ３ｋは、これらの複数の抵抗の複数の電圧分割タップＴＰ３１〜ＴＰ３ｋと、ＶＳＳノードとの間に設けられる。
【００６２】
そして図４では、スイッチ素子ＳＷ３２がオンしているため、電圧分割タップＴＰ３２が、電源電圧設定用タップとして選択され、電圧分割タップＴＰ３２がＶＳＳ＝０Ｖに設定される。即ち、スイッチ素子ＳＷ３２を介したＶＳＳノードへのバイパスにより、電圧分割タップＴＰ３２とＶＳＳノードの間に設けられる抵抗は、電圧分割用の抵抗として機能しなくなる。従って、電圧分割回路６４の総抵抗値は、出力ノードＮＶＤＡとタップＴＰ３２の間に設けられる抵抗の総抵抗値に設定される。
【００６３】
第１選択回路ＳＥＬ１は、ラダー抵抗回路ＲＬＡＣの複数の電圧分割タップＴＰ１１〜ＴＰ１ｉのうちの１つの電圧分割タップを電圧微調整用タップとして選択する。そして選択された電圧微調整用タップからの電圧ＶＦＢを、演算増幅器ＯＰＲの第２入力ノードＮＡ２に供給する。具体的には第１選択回路ＳＥＬ１は複数のスイッチ素子ＳＷ１１〜ＳＷ１ｉを有する。これらのスイッチ素子ＳＷ１１〜ＳＷ１ｉは、ラダー抵抗回路ＲＬＡＣの電圧分割タップＴＰ１１〜ＴＰ１ｉと、演算増幅器ＯＰＲの第２入力ノードＮＡ２の間に設けられる。
【００６４】
そして図４では、スイッチ素子ＳＷ１２がオンしているため、電圧分割ノードＴＰ１２が電圧微調整用タップとして選択され、電圧分割ノードＴＰ１２からの電圧ＶＦＢが演算増幅器ＯＰＲの第２入力ノードＮＡ２に供給されることになる。なお、ここで電圧微調整用タップによる電圧の微調整とは、電源電圧設定用抵抗回路ＲＡＪＣによるＶＤＤＡの電圧設定の調整よりも、その調整幅が狭い調整を意味する。
【００６５】
第２選択回路ＳＥＬ２は、ラダー抵抗回路ＲＬＡＣの複数の電圧分割タップＴＰ２１〜ＴＰ２ｊのうちの１つの電圧分割タップをアナロググランド用タップとして選択する。そして、選択されたアナロググランド用タップからのアナロググランド電圧ＡＧＮＤを出力する。これによりレギュレーターＲＥＧは、電圧分割回路６４のアナロググランド用タップからのアナロググランド電圧ＡＧＮＤを、図１に示すように電源電圧ＶＤＤＡに基づいて動作するアナログフロントエンド回路ＡＦＥに対して供給できるようになる。
【００６６】
具体的には第２選択回路ＳＥＬ２は、複数のスイッチ素子ＳＷ２１〜ＳＷ２ｊと、演算増幅器ＯＰＡＧを有する。スイッチ素子ＳＷ２１〜ＳＷ２ｊは、ラダー抵抗回路ＲＬＡＣの複数の電圧分割タップＴＰ２１〜ＴＰ２ｊと、演算増幅器ＯＰＡＧの第１入力ノードＮＢ１（非反転入力ノード）との間に設けられる。演算増幅器ＯＰＡＧは、その出力ノードと第２入力ノードＮＢ２（反転入力ノード）とが接続されるボルテージフォロワ接続の演算増幅器になっている。
【００６７】
そして図４では、スイッチ素子ＳＷ２２がオンしているため、電圧分割ノードＴＰ２２がアナロググランド用タップとして選択され、電圧分割ノードＴＰ２２からの電圧が演算増幅器ＯＰＡＧの第１入力ノードＮＢ１に供給される。そして、電圧分割ノードＴＰ２２からの電圧が、ボルテージフォロワ接続の演算増幅器ＯＰＡＧによりインピーダンス変換されて、アナロググランド電圧ＡＧＮＤとして出力される。
【００６８】
また第２選択回路ＳＥＬ２は、複数の電圧分割タップＴＰ２１〜ＴＰ２ｊの中から、電源電圧設定用抵抗回路ＲＡＪＣでの電源電圧ＶＤＤＡの設定結果に応じた電圧分割タップを、アナロググランド用タップとして選択する。
【００６９】
即ち第２選択回路ＳＥＬ２のスイッチ素子ＳＷ２１〜ＳＷ２ｊと、電源電圧設定用抵抗回路ＲＡＪＣのスイッチ素子ＳＷ３１〜ＳＷ３ｋは、連動してオン・オフ制御される。具体的には、電源電圧設定用抵抗回路ＲＡＪＣのスイッチ素子ＳＷ３１〜ＳＷ３ｋのオン・オフ制御により、ＶＤＤＡの電圧設定が変更されると、その設定の変更に連動して、例えばＡＧＮＤ＝ＶＤＤＡ／２の関係が成り立つように、第２選択回路ＳＥＬ２のスイッチ素子ＳＷ２１〜ＳＷ２ｊがオン・オフ制御される。
【００７０】
なお、スイッチ素子ＳＷ１１〜ＳＷ１ｉ、ＳＷ２１〜ＳＷ２ｊ、ＳＷ３１〜ＳＷ３ｋのオン・オフ制御は、図１の制御部５０により行われる。またこれらのスイッチ素子ＳＷ１１〜ＳＷ１ｉ、ＳＷ２１〜ＳＷ２ｊ、ＳＷ３１〜ＳＷ３ｋは、ＣＭＯＳのトランジスター（Ｎ型トランジスター）やトランスファーゲートなどにより実現される。
【００７１】
図５は、本実施形態の電源電圧設定、アナロググランド電圧設定、電圧微調整についての説明図である。
【００７２】
例えば電源電圧設定用抵抗回路ＲＡＪＣのスイッチ素子ＳＷ３１〜ＳＷ３ｋのオン・オフを制御することにより、図５に示すように、３．４Ｖ、３．３Ｖ、３．２Ｖ・・・・というように、電源電圧ＶＤＤＡの設定が行われる。
【００７３】
例えば本実施形態の集積回路装置が接続されるセンサーデバイス３０としては様々な種類のものが考えられる。そして集積回路装置が接続されるセンサーデバイス３０の動作電源電圧が３．４Ｖである場合には、電源電圧設定用抵抗回路ＲＡＪＣのスイッチ素子ＳＷ３１〜ＳＷ３ｋのオン・オフ制御により、図５に示すように電圧分割回路６４の抵抗総段数を例えば３４５６にすることで、ＶＤＤＡ＝３．４Ｖに設定する。そして電源端子ＰＶＤＡを介して、ＶＤＤＡ＝３．４Ｖをセンサーデバイス３０に供給する。
【００７４】
一方、集積回路装置が接続されるセンサーデバイス３０の動作電源電圧が３．３Ｖである場合には、スイッチ素子ＳＷ３１〜ＳＷ３ｋのオン・オフ制御により、電圧分割回路６４の抵抗総段数を例えば３５２０にすることで、ＶＤＤＡ＝３．３Ｖに設定する。そして電源端子ＰＶＤＡを介して、ＶＤＤＡ＝３．３Ｖをセンサーデバイス３０に供給する。
【００７５】
このようにすることで、様々な種類のセンサーデバイス３０を本実施形態の集積回路装置に接続したとしても、そのセンサーデバイス３０の動作電源電圧に対応した電源電圧ＶＤＤＡを電源端子ＰＶＤＡを介して供給できるようになる。
【００７６】
そして、このように電圧分割回路６４の抵抗総段数が変わると、アナロググランド電圧がＡＧＮＤ＝ＶＤＤＡ／２からずれてしまう。
【００７７】
そこで本実施形態では、第２選択回路ＳＥＬ２は、電源電圧設定用抵抗回路ＲＡＪＣでのスイッチ素子ＳＷ３１〜ＳＷ３ｋのオン・オフ制御による電源電圧ＶＤＤＡの設定結果に応じた電圧分割タップを、アナロググランド用タップとして選択する。
【００７８】
例えば図５に示すように、ＶＤＤＡ＝３．４Ｖに設定するために電源電圧設定用抵抗回路ＲＡＪＣにより抵抗総段数が３４５６に設定された場合には、第２選択回路ＳＥＬ２は、段数が１７２８＝３４５６／２となる電圧分割タップを、アナロググランド用タップとして選択する。このようにすることで、ＶＤＤＡ＝３．４Ｖに設定された場合に、ＡＧＮＤ＝ＶＤＤＡ／２＝１．７Ｖのアナロググランド電圧を、図１のアナログフロントエンド回路ＡＦＥに供給できるようになる。これにより図２や後述する図９（Ａ）に示すようなＡ／Ｄ変換を実現できるようになる。
【００７９】
そして、この時には図５に示すように、第１選択回路ＳＥＬ１が１２００〜１２６３の段数に対応する電圧分割タップの選択を行うことで、電源電圧ＶＤＤＡの微調整を行う。即ち、例えばプロセス変動等により基準電圧ＶＲＥＦが変動することなどにより、電源電圧ＶＤＤＡが変動した場合に、第１選択回路ＳＥＬ１により電源電圧ＶＤＤＡが３．４ＶになるようにＶＤＤＡの微調整が行われる。この微調整は、例えば集積回路装置の製造後の出荷工程等において行われ、その時の第１選択回路ＳＥＬ１のスイッチ素子ＳＷ１１〜ＳＷ１ｉのオン・オフ設定の情報は、ヒューズ回路や不揮発性メモリーに記憶される。このようにすることで、集積回路装置のプロセス変動等を原因とする電源電圧ＶＤＤＡの変動を最小限に抑えることが可能になる。
【００８０】
一方、ＶＤＤＡ＝３．３Ｖに設定するために電源電圧設定用抵抗回路ＲＡＪＣにより抵抗総段数が３５２０に設定された場合には、第２選択回路ＳＥＬ２は、段数が１７６０＝３５２０／２となる電圧分割タップを、アナロググランド用タップとして選択する。このようにすることで、ＶＤＤＡ＝３．３Ｖに設定された場合に、ＡＧＮＤ＝ＶＤＤＡ／２＝１．６５Ｖのアナロググランド電圧を、アナログフロントエンド回路ＡＦＥに供給できるようになる。
【００８１】
そして、この時には図５に示すように、第１選択回路ＳＥＬ１が１２６４〜１３２７の段数に対応する電圧分割タップの選択を行うことで、電源電圧ＶＤＤＡの微調整を行う。これにより、集積回路装置のプロセス変動等が原因とする電源電圧ＶＤＤＡの変動を微調整することが可能になる。
【００８２】
以上のように図４の電源回路６０によれば、例えばセンサーデバイス３０の種類等に応じて、電源電圧ＶＤＤＡを様々な電圧に設定できる。そして、このように電源電圧ＶＤＤＡの設定が変更された場合にも、図５に示すように、電源電圧設定用抵抗回路ＲＡＪＣでのスイッチ素子のオン・オフと、第２選択回路ＳＥＬ２でのスイッチ素子のオン・オフが連動して制御される。従って、ＡＧＮＤ＝ＶＤＤＡ／２となるアナロググランド電圧をアナログフロントエンド回路ＡＦＥに供給して、図２、図９（Ａ）に示すようなＡ／Ｄ変換を実現できるようになる。そして、更に選択回路ＳＥＬ１による電源電圧ＶＤＤＡの微調整により、集積回路装置のプロセス変動による電源電圧ＶＤＤＡの変動も最小限に抑えることが可能になる。
【００８３】
そして、これらの電源電圧の設定、ＡＧＮＤの設定、電源電圧の微調整を、図４に示すように複数の抵抗の直列接続の経路が１本である１つの電圧分割回路６４を用いて実現できる。従って、複数の抵抗の直列接続の経路が２本以上である場合に比べて、集積回路装置の回路規模を削減できると共に、抵抗の経路に流れる電流値を減らすことができ、省電力化を図れるようになる。
【００８４】
３．詳細な構成例
図６に本実施形態の集積回路装置の詳細な構成例を示す。図６の詳細な構成例では、センサーデバイス３０は、ジャイロセンサー１０と加速度センサー２０を有する。ジャイロセンサー１０としては、振動子が回転することによるコリオリ力から角速度を検出する振動型などの角速度センサーや、静電容量の変化や慣性力の変化から角加速度を検出する角加速度センサーなどを採用できる。加速度センサー２０としては、梁構造で支えられた可動部での位置変化を静電容量の変化として検出する静電容量型のセンサーや、ダイヤフラムの位置変化をピエゾ抵抗素子によって検出するピエゾ抵抗型のセンサーや、ガス温度分布型のセンサーなどを採用できる。なおジャイロセンサー１０と加速度センサー２０は、同じパッケージ（筺体）内に一体に実装されるものであってもよいし、異なるパッケージに実装されるものであってもよい。
【００８５】
図６では、Ｘ軸回りでの角速度（又は角加速度）の検出信号、Ｙ軸回りでの角速度（又は角加速度）の検出信号、Ｚ軸回りでの角速度（又は角加速度）の検出信号が、各々、チャネルＣＨ１、ＣＨ２、ＣＨ３の検出電圧信号ＶＱ１、ＶＱ２、ＶＱ３として、センサーデバイス３０（ジャイロセンサー）から出力される。またＣＨ１、ＣＨ２、ＣＨ３の検出電圧信号ＶＱ１、ＶＱ２、ＶＱ３の基準電圧となる基準電圧信号ＶＲ１、ＶＲ２、ＶＲ３がセンサーデバイス３０（ジャイロセンサー）から出力される。
【００８６】
またセンサーデバイス３０（加速度センサー）からの第４チャネルＣＨ４の信号ＶＱ４、第５チャネルＣＨ６の信号ＶＱ５、第６チャネルＣＨ６の信号ＶＱ６は、各々、Ｘ軸方向の加速度検出信号、Ｙ軸方向の加速度検出信号、Ｚ軸方向の加速度検出信号になる。
【００８７】
なお、信号ＶＱ１〜ＶＲ３の端子（パッド）には、抵抗及びキャパシター（Ｒ１１、Ｃ１１等）からなる外付けのパッシブフィルターが設けられている。また信号ＶＱ４〜ＶＱ６の端子には、電位安定化用のキャパシター（Ｃ４等）が設けられている。
【００８８】
図６の集積回路装置は、第１マルチプレクサーＭＵＸ１、第２マルチプレクサーＭＵＸ２、第３マルチプレクサーＭＵＸ３、増幅回路ＡＭＰを含む。これらの第１マルチプレクサーＭＵＸ１〜第３マルチプレクサーＭＵＸ３と増幅回路ＡＭＰによりアナログフロントエンド回路ＡＦＥが構成される。また集積回路装置は、Ａ／Ｄ変換器ＡＤＣ、制御部５０、電源回路６０を含む。なお本実施形態の集積回路装置は図６の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００８９】
第１マルチプレクサーＭＵＸ１は、第１チャネルＣＨ１の信号を構成する第１チャネル第１信号ＶＱ１と、第２チャネルＣＨ２の信号を構成する第２チャネル第１信号ＶＱ２と、第３チャネルＣＨ３の信号を構成する第３チャネル第１信号ＶＱ３が入力され、第１信号ＳＧ１を出力する。具体的には、第１チャネル計測期間においては、第１チャネル第１信号ＶＱ１を第１信号ＳＧ１として出力する。一方、第２チャネル計測期間においては、第２チャネル第１信号ＶＱ２を第１信号ＳＧ１として出力し、第３チャネル計測期間においては、第３チャネル第１信号ＶＱ３を第１信号ＳＧ１として出力する。
【００９０】
第２マルチプレクサーＭＵＸ２は、第１チャネルＣＨ１の信号を構成する第１チャネル第２信号ＶＲ１と、第２チャネルＣＨ２の信号を構成する第２チャネル第２信号ＶＲ２と、第３チャネルＣＨ３の信号を構成する第３チャネル第２信号ＶＲ３が入力され、第２信号ＳＧ２を出力する。具体的には、第１チャネル計測期間においては、第１チャネル第２信号ＶＲ１を第２信号ＳＧ２として出力する。一方、第２チャネル計測期間においては、第２チャネル第２信号ＶＲ２を第２信号ＳＧ２として出力し、第３チャネル計測期間においては、第３チャネル第２信号ＶＲ３を第２信号ＳＧ２として出力する。
【００９１】
増幅回路ＡＭＰは、第１マルチプレクサーＭＵＸ１からの第１信号ＳＧ１と、第２マルチプレクサーＭＵＸ２からの第２信号ＳＧ２とが入力される。そして第１信号ＳＧ１と第２信号ＳＧ２の差分（差分電圧）に対応する信号ＡＭＱを出力する。ここで、第１、第２信号ＳＧ１、ＳＧ２の差分に対応する信号とは、第１、第２信号ＳＧ１、ＳＧ２の差分信号そのものや、差分信号をゲイン倍した信号などである。
【００９２】
第３マルチプレクサーＭＵＸ３には、増幅回路ＡＭＰからの信号ＡＭＱと、センサーデバイス３０（加速度センサー）からの第４チャネルＣＨ４の信号ＶＱ４と、第５チャネルＣＨ５の信号ＶＱ５と、第６チャネルＣＨ６の信号ＶＱ６が入力される。そして第３マルチプレクサーＭＵＸ３は、第１チャネル計測期間、第２チャネル計測期間、第３チャネル計測期間においては、増幅回路ＡＭＰからの信号ＡＭＱを第３信号ＳＧ３と出力する。また第４チャネル計測期間においては第４チャネルＣＨ４の信号ＶＱ４を第３信号ＳＧ３として出力し、第５チャネル計測期間においては第５チャネルＣＨ５の信号ＶＱ５を第３信号ＳＧ３として出力する。また第６チャネル計測期間においては第６チャネルＣＨ６の信号を第３信号ＳＧ３として出力する。
【００９３】
Ａ／Ｄ変換器ＡＤＣは、第３マルチプレクサーＭＵＸ３からの第３信号ＳＧ３についてのＡ／Ｄ変換を行う。ここで第３信号ＳＧ３についてのＡ／Ｄ変換とは、第３マルチプレクサーＭＵＸ３から直接出力される第３信号ＳＧ３そのもののＡ／Ｄ変換や、第３マルチプレクサーＭＵＸ３から他の回路素子を介してＡ／Ｄ変換器ＡＤＣに入力された信号のＡ／Ｄ変換などである。
【００９４】
制御部５０は、Ａ／Ｄ変換器ＡＤＣからのデジタルデータＤＱに基づいて種々のデジタル処理を行う。具体的には制御部５０のデジタルフィルター５２がデジタルデータＤＱに基づいてデジタルフィルター処理を行う。この制御部５０の機能は、例えばゲートアレイ（Ｇ／Ａ）などのロジック回路により実現できる。
【００９５】
デジタルフィルター５２は、Ａ／Ｄ変換器ＡＤＣのサンプリング周波数の１／２以下のカットオフ周波数のローパスフィルター処理を行うものであり、所望信号の周波数成分以外の周波数成分の信号を除去する。例えばＡ／Ｄ変換器ＡＤＣが１ｋＨｚの周波数でサンプリングを行っている場合には、デジタルフィルター５２は、例えば２５０Ｈｚや１２５Ｈｚのカットオフ周波数のローパスフィルター処理を行う。このように集積回路装置内でローパスフィルター処理を行うことで、集積回路装置に接続される後段のマイクロコンピューター（ＭＣＵ）等の処理負荷を軽減することが可能になる。
【００９６】
また制御部５０は、集積回路装置内の各回路ブロックの制御を行う。例えば制御部５０は、制御信号ＳＣＡＭ、ＳＣＡＤ、ＳＣＰＷを出力して、増幅回路ＡＭＰ、Ａ／Ｄ変換器ＡＤＣ、電源回路６０を制御する。また制御信号ＳＣＭ１、ＳＣＭ２、ＳＣＭ３を出力して、マルチプレクサーＭＵＸ１、ＭＵＸ２、ＭＵＸ３での信号選択の制御を行う。
【００９７】
電源回路６０は、アナログ回路用の電源電圧ＶＤＤＡやアナロググランド電圧ＡＧＮＤ（アナログ基準電圧）を生成する。そして、生成された電源電圧ＶＤＤＡを、増幅回路ＡＭＰ、Ａ／Ｄ変換器ＡＤＣに供給し、アナロググランド電圧ＡＧＮＤを増幅回路ＡＭＰに供給する。また電源回路は、電源電圧ＶＤＤＡを、電源端子を介してセンサーデバイス３０に供給する。
【００９８】
増幅回路ＡＭＰ、Ａ／Ｄ変換器ＡＤＣは、電源回路６０から供給される電源電圧ＶＤＤＡに基づいて動作する。また増幅回路ＡＭＰは、Ａ／Ｄ変換器ＡＤＣのＡ／Ｄ変換範囲のセンター電圧となるアナロググランド電圧ＡＧＮＤに対して、第１、第２信号ＳＧ１、ＳＧ２の差分に対応する電圧を加算した電圧信号を、信号ＡＭＱとして出力する。
【００９９】
図７は図６の構成例の動作説明図である。図７に示すように第１チャネル計測期間ＴＣＨ１では、マルチプレクサーＭＵＸ１、ＭＵＸ２により、各々、信号ＶＱ１、ＶＲ１が選択され、増幅回路ＡＭＰが、出力信号ＡＭＱとしてＶＱ１、ＶＲ１の差分電圧信号ＶＤＦ１を出力する。そしてマルチプレクサーＭＵＸ３は、この差分電圧信号ＶＤＦ１を第３信号ＳＧ３としてＡ／Ｄ変換器ＡＤＣに出力する。同様に、第２チャネル計測期間ＴＣＨ２においては、マルチプレクサーＭＵＸ３は、信号ＶＱ２、ＶＲ２の差分電圧信号ＶＤＦ２を第３信号ＳＧ３としてＡ／Ｄ変換器ＡＤＣに出力する。また第３チャネル計測期間ＴＣＨ３においては、マルチプレクサーＭＵＸ３は、信号ＶＱ３、ＶＲ３の差分電圧信号ＶＤＦ３を第３信号ＳＧ３としてＡ／Ｄ変換器ＡＤＣに出力する。
【０１００】
一方、マルチプレクサーＭＵＸ３は、第４チャネル計測期間ＴＣＨ４においては、センサーデバイス３０からの信号ＶＱ４を選択して、第３信号ＳＧ３としてＡ／Ｄ変換器ＡＤＣに出力する。同様にマルチプレクサーＭＵＸ３は、第５、第６チャネル計測期間ＴＣＨ５、ＴＣＨ６においては、各々、信号ＶＱ５、ＶＱ６を選択して、第３信号ＳＧ３としてＡ／Ｄ変換器ＡＤＣに出力する。
【０１０１】
図８（Ａ）は、信号ＶＱ１、ＶＱ２と信号ＶＲ１、ＶＲ２の関係を示す説明図である。同図に示すように第１チャネル第１信号ＶＱ１は、チャネルＣＨ１の第１検出電圧の信号であり、第１チャネル第２信号ＶＲ１は、第１検出電圧の基準となる第１基準電圧の信号である。また第２チャネル第１信号ＶＱ２は、第２チャネルの第２検出電圧の信号であり、第２チャネル第２信号ＶＲ２は、第２検出電圧の基準となる第２基準電圧の信号である。第３チャネル第１信号ＶＱ３と第３チャネル第２信号ＶＲ３の関係も同様である。
【０１０２】
なお、以下では、信号ＶＱ１、ＶＱ２、ＶＱ３で示される検出電圧を、適宜、検出電圧ＶＱ１、ＶＱ２、ＶＱ３と表記し、信号ＶＲ１、ＶＲ２、ＶＲ３で示される基準電圧を、適宜、基準電圧ＶＲ１、ＶＲ２、ＶＲ３と表記する。
【０１０３】
図６のセンサーデバイス３０のジャイロセンサー１０は、Ｘ軸回りの角速度を検出するＸ軸用センサー、Ｙ軸回りの角速度を検出するＹ軸用センサー、Ｚ軸回りの角速度を検出するＺ軸用センサーを内蔵する。即ち、これらの独立したＸ軸用センサー、Ｙ軸用センサー、Ｚ軸用センサーが、１つのパッケージ（筐体）内に実装される。そしてＸ軸用センサーがチャネルＣＨ１の信号ＶＱ１、ＶＲ１を出力し、Ｙ軸用センサーがチャネルＣＨ２の信号ＶＱ２、ＶＲ２を出力し、Ｚ軸用センサーがチャネルＣＨ３の信号ＶＱ３、ＶＲ３を出力する。
【０１０４】
そしてＸ軸回りの角速度は、検出電圧ＶＱ１と基準電圧ＶＲ１の差分電圧ＶＤＦ１で表され、Ｙ軸回りの角速度は、検出電圧ＶＱ２と基準電圧ＶＲ２の差分電圧ＶＤＦ２で表される。Ｚ軸回りの角速度も同様である。
【０１０５】
この場合にＸ軸用、Ｙ軸用、Ｚ軸用の各センサーは、独立のセンサーユニットにより構成されるため、検出電圧の基準となる基準電圧（各センサーユニットのアナロググランド電圧）は、プロセスバラツキ等が原因で異なった電圧になってしまう。例えば図８（Ａ）では、チャネルＣＨ１の基準電圧ＶＲ１は、チャネルＣＨ２の基準電圧ＶＲ２よりも低くなっており、ＶＲ１とＶＲ２の間には電圧差ΔＶＲが存在する。
【０１０６】
例えば図８（Ｂ）に、ジャイロセンサー１０のＸ軸用、Ｙ軸用、Ｚ軸用の各センサーの構成例を示す。各センサーは、振動子３１０（広義には物理量トランスデューサ）、駆動回路３２０、検出回路３３０を含み、検出回路３３０は、増幅回路３３２、同期検波回路３３４、フィルター部３３６を含む。そして駆動回路３２０が駆動信号により振動子３１０を駆動し、振動子３１０からの検出信号が検出回路３３０の増幅回路（ＱＶ変換回路）３３２に入力される。同期検波回路３３４は、駆動回路３２０からの同期信号に基づいて、増幅回路３３２の出力信号に対して同期検波を行い、所望信号を抽出する。そしてフィルター部３３６が不要信号を除去するためのローパスフィルター処理を行い、検出電圧ＶＱ（ＶＱ１、ＶＱ２、ＶＱ３）の信号と基準電圧ＶＲ（ＶＲ１、ＶＲ２、ＶＲ３）の信号を出力する。
【０１０７】
ここで図８（Ｃ）に示すように、検出電圧ＶＱは角速度（ｄｐｓ）に比例するＤＣ電圧になっており、例えば角速度が速くなるほどＶＱの電圧が高くなる。
【０１０８】
そして図６のＸ軸用、Ｙ軸用、Ｚ軸用の各センサーは、検出電圧と基準電圧をペアーとして出力し、図８（Ｃ）に示すように、検出電圧と基準電圧の差分電圧が、角速度の大きさを表すものになる。
【０１０９】
このため図６のマルチプレクサーＭＵＸ１が、図７に示すようにチャネルＣＨ１、ＣＨ２、ＣＨ３の各計測期間において、各々、検出電圧ＶＱ１、ＶＱ２、ＶＱ３を選択して、増幅回路ＡＭＰに出力する。またマルチプレクサーＭＵＸ２が、チャネルＣＨ１、ＣＨ２、ＣＨ３の各計測期間において、各々、基準電圧ＶＲ１、ＶＲ２、ＶＲ３を選択して、増幅回路ＡＭＰに出力する。そして増幅回路ＡＭＰが、チャネルＣＨ１、ＣＨ２、ＣＨ３の各計測期間において、各々、ＶＤＦ１＝ＶＱ１−ＶＲ１、ＶＤＦ２＝ＶＱ２−ＶＲ２、ＶＤＦ３＝ＶＱ３−ＶＲ３の差分電圧を生成する。
【０１１０】
このように本実施形態によれば、図６のＸ軸用、Ｙ軸用、Ｚ軸用の各センサーが検出電圧と基準電圧をペアーとして出力する場合にも、検出電圧と基準電圧の差分電圧を、Ａ／Ｄ変換器ＡＤＣにより適正にＡ／Ｄ変換できる。従って、図８（Ａ）のように、チャネル間で基準電圧が異なっていても、高い精度の測定を実現できる。
【０１１１】
また本実施形態によれば、センサーデバイス３０が図６のように６チャネルの信号を出力する場合にも、６つの増幅回路を設けなくてもよく、１つの増幅回路ＡＭＰだけを設ければ済むようになる。即ち、マルチプレクサーＭＵＸ１、ＭＵＸ２、ＭＵＸ３を用いた時分割処理を行うことで、増幅回路ＡＭＰの個数を減らすことができる。これにより、集積回路装置の回路規模を大幅に削減することが可能になり、検出精度の向上と集積回路装置の小規模化を両立できるようになる。
【０１１２】
また図６では増幅回路ＡＭＰには、アナロググランド電圧ＡＧＮＤが供給される。図９（Ａ）に示すように、このアナロググランド電圧ＡＧＮＤは、Ａ／Ｄ変換器ＡＤＣのＡ／Ｄ変換範囲ＲＡＤのセンター電圧ＶＣＴとなっている。
【０１１３】
そして増幅回路ＡＭＰは、センター電圧ＶＣＴであるアナロググランド電圧ＡＧＮＤに対して、信号ＳＧ１、ＳＧ２の差分に対応する電圧ＶＤＦ（検出電圧と基準電圧の差分電圧）を加算した電圧信号ＡＭＱを出力する。
【０１１４】
このようにすれば、検出電圧と基準電圧の差分電圧により角速度検出信号が伝えられる場合にも、Ａ／Ｄ変換範囲ＲＡＤを、ＡＧＮＤを中心にした広い範囲に設定して、差分電圧をＡ／Ｄ変換することが可能になる。これによりＡ／Ｄ変換器ＡＤＣのダイナミックレンジを最大限に活用した角速度検出信号のＡ／Ｄ変換が可能になり、検出精度の向上等を図れる。
【０１１５】
また図６の構成によれば、３軸ジャイロセンサーと３軸加速度センサーからなる６軸モーションセンサーに最適な計測システムを提供できる。即ち、６軸モーションセンサーからの角速度検出信号を構成する第１、第２信号については、増幅回路ＡＭＰにおいてその差分電圧信号を生成して、Ａ／Ｄ変換器ＡＤＣによりＡ／Ｄ変換できる。一方、モーションセンサーからのシングルエンドの加速度検出信号については、マルチプレクサーＭＵＸ３を介してＡ／Ｄ変換器ＡＤＣに入力してＡ／Ｄ変換できるようになる。そして、モーションセンサーからの３チャネルの角速度検出信号と３チャネルの加速度検出信号を図７に示すように時分割に計測してＡ／Ｄ変換することで、集積回路装置の小規模化を実現できる。また図８（Ａ）等で説明したように、角速度検出信号や加速度検出信号を高精度で検出できるようになる。
【０１１６】
例えば後段のマイクロコンピューター等により角速度、加速度を積算して、角度、速度、距離を求める場合に、角速度、加速度のＤＣオフセットが大きいと、そのＤＣオフセットが積算されて、角度、速度、距離の誤差が大きくなってしまう事態が生じる。このような事態が生じると、モーションセンサーが搭載される電子機器が、実際には回転や移動をしていなくても、回転や移動をしているものとして検出されてしまう。
【０１１７】
この点、本実施形態によれば、角速度、加速度のＤＣオフセットを最小限に抑えることができる。従って、電子機器が実際には回転や移動をしていなくても回転や移動をしているものとして検出されてしまう事態を抑止できる。
【０１１８】
なお、以上では、センサーデバイス３０のチャネルＣＨ１、ＣＨ２、ＣＨ３から出力される第１、第２信号が、図８（Ａ）に示すような検出電圧の信号と基準電圧の信号である場合について説明したが、本実施形態はこれに限定されない。例えば図９（Ｂ）に示すように、チャネルＣＨ１〜ＣＨ３から出力される第１信号と第２信号は、所定電圧レベル（センター電圧）を基準に平衡な関係にある差動信号ＶＰ、ＶＮであってもよい。即ち第１信号は差動信号を構成する正極性の信号であり、第２信号は差動信号を構成する負極性の信号であってもよい。図６を例にとれば、第１チャネル第１信号ＶＱ１と第１チャネル第２信号ＶＲ１が、所定電圧レベルを基準に平衡な関係にある第１差動信号であり、第２チャネル第１信号ＶＱ２と第２チャネル第２信号ＶＲ２が、所定電圧レベルを基準に平衡な関係にある第２差動信号であってもよい。ＶＱ３、ＶＲ３の信号も同様である。
【０１１９】
このように第１、第２信号が差動信号である場合にも、マルチプレクサーＭＵＸ１、ＭＵＸ２を設け、増幅回路ＡＭＰが差分電圧を出力して、Ａ／Ｄ変換器ＡＤＣがＡ／Ｄ変換することで、検出精度の向上と集積回路装置の小規模化を両立して実現することが可能になる。
【０１２０】
４．増幅回路
図１０（Ａ）に増幅回路ＡＭＰの構成例を示す。この増幅回路ＡＭＰは、増幅回路ＡＭＰが有する演算増幅器ＯＰのオフセット電圧をキャンセルするスイッチドキャパシター回路により構成される。ここで演算増幅器ＯＰのオフセット電圧は、入力換算オフセット電圧であり、例えば演算増幅器ＯＰの第１、第２入力ノードＮＩ１、ＮＩ２の間のオフセット電圧である。
【０１２１】
なお本実施形態の増幅回路ＡＭＰは図１０（Ａ）の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したり、その接続関係を変更するなどの種々の変形実施が可能である。また増幅回路ＡＭＰとしてスイッチドキャパシター回路ではない構成の回路（例えば増幅器とＤ／Ａ変換器とオフセット調整レジスターを有する回路等）を用いてもよい。
【０１２２】
図１０（Ａ）の増幅回路ＡＭＰは、演算増幅器ＯＰと、オフセットキャンセル用キャパシターＣＯＦを含む。オフセットキャンセル用キャパシターＣＯＦは、その第２入力ノードＮＩ２（非反転入力ノード）にアナロググランド電圧ＡＧＮＤが設定された演算増幅器ＯＰ（ボルテージフォロワ接続の演算増幅器）の第１入力ノードＮＩ１（反転入力ノード）と、ＡＮＧＤノードとの間に設けられる。そして演算増幅器ＯＰのオフセット電圧に対応する電荷を記憶（蓄積）する。具体的には、キャパシターＣＯＦの一端は、第１入力ノードＮＩ１に接続されると共に、スイッチ素子ＳＷ３を介して演算増幅器ＯＰの出力ノードＮＰＱに接続される。一方、キャパシターＣＯＦの他端は、スイッチ素子ＳＷ１を介してＡＧＮＤノードに接続される。
【０１２３】
なお演算増幅器ＯＰの第２入力ノード（非反転入力ノード）はアナロググランド電圧ＡＧＮＤに設定される。このようにすることで、図９（Ａ）で説明したように、増幅回路ＡＭＰは、Ａ／Ｄ変換範囲ＲＡＤのセンター電圧ＶＣＴとなるアナロググランド電圧ＡＧＮＤに対して、第１、第２信号の差分電圧を加算した電圧信号を出力することが可能になる。
【０１２４】
また増幅回路ＡＭＰは、増幅回路ＡＭＰの入力ノードＮＩと演算増幅器ＯＰの第１入力ノードＮＩ１との間に設けられるサンプリング用キャパシターＣＳを含む。具体的には、サンプリング用キャパシターＣＳの一端は、演算増幅器ＯＰの第１入力ノードＮＩ１に接続され、サンプリング用キャパシターＣＳの他端は、第１サンプリング用スイッチ素子ＳＷＳ１及び第２サンプリング用スイッチ素子ＳＷＳ２の他端に接続される。そして第１サンプリング用スイッチ素子ＳＷＳ１、第２サンプリング用スイッチ素子ＳＷＳ２の一端には、各々、第１信号ＳＧ１、第２信号ＳＧ２が入力される。
【０１２５】
また図１０（Ａ）に示すように、オフセットキャンセル用キャパシターＣＯＦは、演算増幅器ＯＰの第１入力ノードＮＩ１と第１ノードＮＯＦとの間に設けられる。そして増幅回路ＡＭＰは、第１スイッチ素子ＳＷ１、第２スイッチ素子ＳＷ２、第３スイッチ素子ＳＷ３を更に含む。
【０１２６】
第１スイッチ素子ＳＷ１は、第１ノードＮＯＦとアナロググランド電圧ＡＧＮＤのノードとの間に設けられる。そして第１スイッチ素子ＳＷ１は、第１期間Ｔ１においてオンになり、第２期間Ｔ２においてオフになる。
【０１２７】
第２スイッチ素子ＳＷ２は、第１ノードＮＯＦと演算増幅器ＯＰの出力ノードＮＰＱとの間に設けられる。そして第２スイッチ素子ＳＷ２は、第１期間Ｔ１においてオフになり、第２期間Ｔ２においてオンになる。
【０１２８】
第３スイッチ素子ＳＷ３は、演算増幅器ＯＰの出力ノードＮＰＱと第１入力ノードＮＩ１との間に設けられる。そして第３スイッチ素子ＳＷ３は、第１期間Ｔ１においてオンになり、第２期間Ｔ２においてオフになる。
【０１２９】
また増幅回路ＡＭＰは第４スイッチ素子ＳＷ４を含む。第４スイッチ素子ＳＷ４は、演算増幅器ＯＰの出力ノードＮＰＱと増幅回路ＡＭＰの出力ノードＮＱとの間に設けられる。そして第４スイッチ素子ＳＷ４は、第１期間Ｔ１においてオフになり、第２期間Ｔ２においてオンになる。
【０１３０】
なおスイッチ素子ＳＷ１〜ＳＷ４、ＳＷＳ１、ＳＷＳ２は、例えばＣＭＯＳのトランジスター（Ｎ型トランジスター）やトランスファーゲートなどにより実現される。また本実施形態では、第１期間Ｔ１に続く期間が第２期間Ｔ２である場合を例にとり説明するが、第２期間Ｔ２に続く期間が第１期間Ｔ１であってもよい。
【０１３１】
図１１は増幅回路ＡＭＰは動作を説明する信号波形図である。図１１において、信号のＨレベルは、それに対応するスイッチ素子がオンであることを示し、信号のＬレベルは、それに対応するスイッチ素子がオフであることを示す。
【０１３２】
図１０（Ａ）は、スイッチドキャパシター回路のサンプリング期間である第１期間Ｔ１での各スイッチ素子のオン・オフ状態を示しており、図１０（Ｂ）は、ホールド期間（出力期間）である第２期間Ｔ２での各スイッチ素子のオン・オフ状態を示している。
【０１３３】
図１０（Ａ）、図１１に示すように第１期間Ｔ１では、スイッチ素子ＳＷＳ１、ＳＷ１、ＳＷ３がオンになり、スイッチ素子ＳＷＳ２、ＳＷ２、ＳＷ４がオフになる。スイッチ素子ＳＷＳ１、ＳＷ１がオンになることで、信号ＳＧ１の電圧と、アナロググランド電圧ＡＧＮＤに演算増幅器ＯＰのオフセット電圧を加算した電圧との差分電圧に対応する電荷が、キャパシターＣＳに蓄積される。またスイッチ素子ＳＷ３がオンになることで、演算増幅器ＯＰが、いわゆるボルテージフォロワ接続になり、演算増幅器ＯＰのオフセット電圧に対応する電荷がキャパシターＣＯＦに蓄積される。またスイッチ素子ＳＷ４がオフになることで、演算増幅器ＯＰの出力ノードＮＰＱと増幅回路ＡＭＰの出力ノードＮＱとの間の接続が遮断される。
【０１３４】
図１０（Ｂ）、図１１に示すように第２期間Ｔ２では、スイッチ素子ＳＷＳ２、ＳＷ２、ＳＷ４がオンになり、スイッチ素子ＳＷＳ１、ＳＷ１、ＳＷ３がオフになる。スイッチ素子ＳＷＳ２、ＳＷ２、ＳＷ４がオンになることで、信号ＳＧ１と信号ＳＧ２の差分電圧をアナロググランド電圧ＡＧＮＤに加算した電圧が、増幅回路ＡＭＰの出力ノードＮＱに出力されるようになる。
【０１３５】
例えば図１０（Ａ）において、信号ＳＧ１、ＳＧ２の電圧を、各々、ＶＱ、ＶＲと表し、キャパシターＣＳ、ＣＯＦの容量値をＣ１、Ｃ２と表す。また演算増幅器ＯＰのオフセット電圧をＶＯＦと表し、アナロググランド電圧をＡＧＮＤと表す。
【０１３６】
すると図１０（Ａ）の第１期間Ｔ１では、ノードＮＩの電位はＶＱになり、ノードＮＩ１の電位はＡＧＮＤ＋ＶＯＦになり、ノードＮＯＦの電位はＡＧＮＤになる。従って、キャパシターＣＳ、ＣＯＦに蓄積される電荷Ｑ１、Ｑ２は、下式（１）（２）のように表される。
【０１３７】
Ｑ１＝Ｃ１・（ＶＱ−ＡＧＮＤ−ＶＯＦ） （１）
Ｑ２＝−Ｃ２・ＶＯＦ （２）
一方、図１０（Ａ）の第２期間Ｔ２でのノードＮＱの出力電圧をＶＰＱと表す。すると第２期間Ｔ２では、ノードＮＩの電位はＶＲになり、ノードＮＩ１の電位はＡＧＮＤ＋ＶＯＦになり、ノードＮＯＦの電位はＶＰＱになる。従って、キャパシターＣＳ、ＣＯＦに蓄積される電荷Ｑ１’、Ｑ２’は、下式（３）（４）のように表される。
【０１３８】
Ｑ１’＝Ｃ１・（ＶＲ−ＡＧＮＤ−ＶＯＦ） （３）
Ｑ２’＝Ｃ２・（ＶＰＱ−ＡＧＮＤ−ＶＯＦ） （４）
そして電荷保存の法則により下式（５）が成立する。
【０１３９】
Ｑ１＋Ｑ２＝Ｑ１’＋Ｑ２’ （５）
そして上式（５）に上式（１）〜（４）を代入することで、下式（６）が得られる。
【０１４０】
ＶＰＱ＝（Ｃ１／Ｃ２）・（ＱＶ−ＶＲ）＋ＡＧＮＤ （６）
従って、図９（Ａ）で説明したように、増幅回路ＡＭＰの出力ノードＮＱには、信号ＳＧ１、ＳＧ２の差分に対応する電圧ＶＤＦ＝（Ｃ１／Ｃ２）・（ＱＶ−ＶＲ）がＡＧＮＤに加算された電圧ＶＰＱが出力されるようになる。
【０１４１】
また上式（６）から明らかなように、演算増幅器ＯＰのオフセット電圧ＶＯＦはキャンセルされ、出力電圧ＶＰＱには現れないようになる。従って、いわゆるオフセットフリーの増幅回路ＡＭＰを実現できる。
【０１４２】
即ち、前述の特許文献１の従来技術では、演算増幅器等のオフセット電圧をキャンセルするために、複数のＤ／Ａ変換器と複数のオフセット調整レジスターが必要になり、回路規模が大きくなるという問題がある。特に計測の精度を高めるためには、Ｄ／Ａ変換器のビット数が大きくなってしまい、これは回路の更なる大規模化を招く。更に、従来技術ではオフセットキャンセル処理が複雑になり、制御部の処理負荷が過大になるという問題もある。
【０１４３】
この点、図１０（Ａ）の構成の増幅回路ＡＭＰによれば、アナログ処理により演算増幅器ＯＰのオフセット電圧がキャンセルされる。このように演算増幅器ＯＰのオフセット電圧をキャンセルすることで、計測電圧である出力電圧ＶＰＱも高精度になり、センサー出力を高精度に計測できるようになる。また、Ｄ／Ａ変換器やオフセット調整レジスターが不要になるため、回路規模を大幅に削減できると共に省電力化も実現できる。また、ビット数が大きなＤ／Ａ変換器を用いなくても、高精度な計測が可能になるという利点もある。
【０１４４】
特に図６のようにセンサーデバイスのチャネル数が多い場合に、図１０（Ａ）のようなスイッチドキャパシター回路の増幅回路ＡＭＰを用いることは効果的である。即ち増幅回路ＡＭＰとして、オフセットキャンセル機能を有するスイッチドキャパシター回路を用いることで、複数チャネルの信号を時分割に高精度に計測できるようになる。また、従来技術のように各チャネルに対応して増幅回路を設ける必要がなく、１つの増幅回路ＡＭＰを設けるだけで済むため、回路の小規模化や低消費電力を実現できる。また制御部５０の制御処理は、マルチプレクサーＭＵＸ１、ＭＵＸ２、ＭＵＸ３の信号選択の切り替えや、増幅回路ＡＭＰ、Ａ／Ｄ変換器ＡＤＣの動作制御だけで済むため、制御部５０の処理負荷も軽減できる。
【０１４５】
なお図１０（Ａ）、図１０（Ｂ）のサンプリング用のスイッチ素子ＳＷＳ１、ＳＷＳ２は、図６のマルチプレクサーＭＵＸ１、ＭＵＸ２のスイッチ素子と共用することができる。図１２は、このようにマルチプレクサーＭＵＸ１、ＭＵＸ２のスイッチ素子と共用した場合の構成例を示す図である。
【０１４６】
例えば第１チャネル計測期間ＴＣＨ１では、図１２のマルチプレクサーＭＵＸ１、ＭＵＸ２のスイッチ素子ＳＷＱ１、ＳＷＲ１により、図１０（Ａ）、図１０（Ｂ）のスイッチ素子ＳＷＳ１、ＳＷＳ２の機能が実現される。
【０１４７】
即ち第１チャネル計測期間ＴＣＨ１の第１期間Ｔ１では、図１２のスイッチ素子ＳＷＱ１がオンになり、スイッチ素子ＳＷＲ１がオフになる。これにより図１０（Ａ）に示すスイッチ素子ＳＷＳ１のオンとスイッチ素子ＳＷＳ２のオフが実現され、検出電圧ＶＱ１がキャパシターＣＳの一端に印加されるようになる。
【０１４８】
また第１チャネル計測期間ＴＣＨ１の第２期間Ｔ２では、図１２のスイッチ素子ＳＷＱ１がオフになり、スイッチ素子ＳＷＲ１がオンになる。これにより図１０（Ｂ）に示すスイッチ素子ＳＷＳ１のオフとスイッチ素子ＳＷＳ２のオンが実現され、基準電圧ＶＲ１がキャパシターＣＳの一端に印加されるようになる。
【０１４９】
また第２チャネル計測期間ＴＣＨ２では、マルチプレクサーＭＵＸ１、ＭＵＸ２のスイッチ素子ＳＷＱ２、ＳＷＲ２により、図１０（Ａ）、図１０（Ｂ）のスイッチ素子ＳＷＳ１、ＳＷＳ２の機能が実現される。
【０１５０】
即ち第２チャネル計測期間ＴＣＨ２の第１期間Ｔ１では、スイッチ素子ＳＷＱ２がオンになり、スイッチ素子ＳＷＲ２がオフになる。これにより図１０（Ａ）に示すスイッチ素子ＳＷＳ１のオンとスイッチ素子ＳＷＳ２のオフが実現され、検出電圧ＶＱ２がキャパシターＣＳの一端に印加されるようになる。
【０１５１】
また第２チャネル計測期間ＴＣＨ２の第２期間Ｔ２では、スイッチ素子ＳＷＱ２がオフになり、スイッチ素子ＳＷＲ２がオンになる。これにより図１０（Ｂ）に示すスイッチ素子ＳＷＳ１のオフとスイッチ素子ＳＷＳ２のオンが実現され、基準電圧ＶＲ２がキャパシターＣＳの一端に印加されるようになる。
【０１５２】
また第３チャネル計測期間ＴＣＨ３も上述と同様であり、マルチプレクサーＭＵＸ１、ＭＵＸ２のスイッチ素子ＳＷＱ３、ＳＷＲ３によりスイッチ素子ＳＷＳ１、ＳＷＳ２の機能が実現される。
【０１５３】
このようにマルチプレクサーのスイッチ素子とスイッチドキャパシター回路のサンプリング用スイッチ素子を共用することで、回路の更なる小規模化や簡素化を図れる。
【０１５４】
５．集積回路装置のレイアウト
図１３に、本実施形態の集積回路装置（ＩＣ）のレイアウト配置例を示す。図１３の集積回路装置では、アナログフロントエンド回路ＡＦＥを構成する増幅回路ＡＭＰ及びマルチプレクサーＭＵＸ１、ＭＵＸ２、ＭＵＸ３と、Ａ／Ｄ変換器ＡＤＣと、制御部５０（ゲートアレイ回路）と、電源回路６０がレイアウト配置されている。
【０１５５】
Ｉ／Ｏ領域ＲＩＯ１には、図６のジャイロセンサー１０からの信号ＶＱ１〜ＶＲ３の端子（パッド）が配置されている。そして信号ＶＱ１〜ＶＲ３の信号線がＩ／Ｏ領域ＲＩＯ１からマルチプレクサーＭＵＸ１、ＭＵＸ２に配線されて、信号ＶＱ１〜ＶＲ３がマルチプレクサーＭＵＸ１、ＭＵＸ２に入力される。このマルチプレクサーＭＵＸ１、ＭＵＸ２の出力信号ＳＧ１、ＳＧ２の信号線がマルチプレクサーＭＵＸ１、ＭＵＸ２から増幅回路ＡＭＰに配線される。
【０１５６】
またＩ／Ｏ領域ＲＩＯ２には、加速度センサー２０からの信号ＶＱ４〜ＶＱ６の端子（パッド）が配置されている。そして信号ＶＱ４〜ＶＱ６の信号線がＩ／Ｏ領域ＲＩＯ２からマルチプレクサーＭＵＸ３に配線されて、信号ＶＱ４〜ＶＱ６がマルチプレクサーＭＵＸ３に入力される。また増幅回路ＡＭＰの出力信号ＡＭＱの信号線が、増幅回路ＡＭＰからマルチプレクサーＭＵＸ３に入力される。そしてマルチプレクサーＭＵＸ３の出力信号ＳＧ３の信号線がマルチプレクサーＭＵＸ３からＡ／Ｄ変換器ＡＤＣに配線される。
【０１５７】
図１３に示すように、マルチプレクサーＭＵＸ１、ＭＵＸ２、ＭＵＸ３は、増幅回路ＡＭＰとＡ／Ｄ変換器ＡＤＣの間にレイアウト配置されている。例えば図１３において第１の方向をＤ１として、Ｄ１に直交する方向を第２の方向Ｄ２とし、第１の方向Ｄ１の反対方向を第３の方向Ｄ３とし、第２の方向Ｄ２の反対方向を第４の方向Ｄ４とする。するとマルチプレクサーＭＵＸ１、ＭＵＸ２のＤ２方向側に増幅回路ＡＭＰが配置される。またマルチプレクサーＭＵＸ１、ＭＵＸ２のＤ４方向側にマルチプレクサーＭＵＸ３が配置される。そしてマルチプレクサーＭＵＸ３のＤ４方向側にＡ／Ｄ変換器ＡＤＣが配置される。
【０１５８】
そして、このようにマルチプレクサーＭＵＸ１、ＭＵＸ２、ＭＵＸ３を、増幅回路ＡＭＰとＡ／Ｄ変換器ＡＤＣの間に配置することで、Ｉ／Ｏ領域ＲＩＯ１からの信号ＶＱ１〜ＶＲ３をマルチプレクサーＭＵＸ１、ＭＵＸ２を介して効率的に増幅回路ＡＭＰに入力できるようになる。またＩ／Ｏ領域ＲＩＯ２からの信号ＶＱ４〜ＶＱ６をマルチプレクサーＭＵＸ３を介して効率的にＡ／Ｄ変換器ＡＤＣに入力できるようになる。これにより、信号ＶＱ１〜ＶＲ３、ＶＱ４〜ＶＱ６の電圧がノイズ等により変動したり、電圧ドロップが生じるなどの事態を最小限に抑えること可能になる。また、センサーデバイス３０のチャネル数が多い場合にも、センサーデバイス３０からの信号ＶＱ１〜ＶＲ３、ＶＱ４〜ＶＱ６の配線領域の大きさを最小限に抑えることができ、集積回路装置の小面積化を図れる。
【０１５９】
また図１３では、Ａ／Ｄ変換器ＡＤＣのＤ１方向側に電源回路６０が配置されている。また電源回路６０のＤ２方向側であって、且つ、アナログフロントエンド回路ＡＦＥのＤ１方向側に制御部５０が配置されている。このような配置にすることで、デジタル回路ブロックである制御部５０と、アナログ回路ブロックである電源回路６０、アナログフロントエンド回路ＡＦＥ、Ａ／Ｄ変換器ＡＤＣ等の効率的なレイアウト配置を実現できる。
【０１６０】
また図１３では、電源回路６０のＤ４方向側に電源電圧ＶＤＤＡの端子（パッド）ＰＶＤＡが配置されている。即ち電源回路６０の直近にＶＤＤＡの端子ＰＶＤＡが配置されている。そして電源回路６０は、生成した電源電圧ＶＤＤＡを端子ＰＶＤＡを介して外部のセンサーデバイス３０に供給する。この時、電源回路６０の近傍に端子ＰＶＤＡが配置されることで、センサーデバイス３０に電源電圧ＶＤＤＡを供給する際のＶＤＤＡの電圧ドロップ等を最小限に抑えることが可能になる。そして電源電圧ＶＤＤＡの電圧ドロップが最小限に抑えられることで、図２で説明したように、センサーデバイス３０の電源電圧とＡ／Ｄ変換器ＡＤＣの電源電圧の間にレシオメトリックな関係が保たれ、センサー検出信号の測定精度を向上できる。
【０１６１】
また図１３では、Ａ／Ｄ変換器ＡＤＣは、アナログフロントエンド回路ＡＦＥ（増幅回路ＡＭＰ、マルチプレクサーＭＵＸ１〜ＭＵＸ３）よりも電源回路６０に近い位置にレイアウト配置される。即ち電源回路６０とＡ／Ｄ変換器ＡＤＣの間の距離は、電源回路６０とアナログフロントエンド回路ＡＦＥの間の距離よりも短くなっている。
【０１６２】
例えば電源回路６０は、生成された電源電圧ＶＤＤＡを、電源線を介してＡ／Ｄ変換ＡＤＣや増幅回路ＡＭＰに対して供給している。そして図２で説明したように、センサーデバイス３０の電源電圧とＡ／Ｄ変換器ＡＤＣの電源電圧の間にレシオメトリックな関係が保たれないと、センサー検出信号の測定精度が悪化する。
【０１６３】
この点、図１３では、Ａ／Ｄ変換器ＡＤＣは、アナログフロントエンド回路ＡＦＥ（増幅回路ＡＭＰ等）よりも電源回路６０に近い位置にレイアウト配置されており、電源回路６０とＡ／Ｄ変換器ＡＤＣとの間でＶＤＤＡの電源線がショートパスで接続される。従って、電源回路６０からＡ／Ｄ変換器ＡＤＣに電源電圧ＶＤＤＡを供給する際のＶＤＤＡの電圧ドロップを最小限に抑えることができる。従って、センサーデバイス３０の電源電圧とＡ／Ｄ変換器ＡＤＣの電源電圧の間にレシオメトリックな関係が保たれるようになり、センサー検出信号の測定精度を向上できる。
【０１６４】
このように図１３では、電源回路６０から電源端子ＰＶＤＡへの電源線と、電源回路６０からＡ／Ｄ変換器ＡＤＣへの電源線の両方を、ショートパスで接続できるため、センサー検出信号の測定精度を更に向上できる。
【０１６５】
６．電子機器
次に本実施形態の集積回路装置を含む電子機器の構成例について、図１４を用いて説明する。なお本実施形態の電子機器は図１４の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１６６】
図１４の電子機器は、センサーデバイス３０と本実施形態の集積回路装置５００を含む。また処理部５１０、記憶部５２０、無線回路５３０、アンテナ５４０を含むことができる。
【０１６７】
センサーデバイス３０（物理量トランスデューサ）が、各種の物理量（角速度、加速度、角加速度、力、質量等）を検出する。そして物理量を電流（電荷）や電圧等に変換して、検出信号として出力する。
【０１６８】
集積回路装置５００は、センサーデバイス３０からの検出信号を受け、検出信号のＡ／Ｄ変換を行ったり、必要であればＡ／Ｄ変換後のデジタルデータに対する演算処理（信号処理）を行う。そして、得られたデジタルデータを、処理部５１０などに出力する。
【０１６９】
処理部５１０は、デジタルデータに対する種々のデジタル処理を行う。この処理部５１０の機能は、例えばマイクロコンピューターなどにより実現される。記憶部５２０は、デジタルデータ等を一時的に記憶する。この記憶部５２０の機能は、ＲＡＭなどのメモリーにより実現される。
【０１７０】
無線回路５３０は、集積回路装置５００により得られたデジタルデータに対して変調処理などを行い、アンテナ５４０を用いて外部機器（相手側の電子機器）に送信する。またアンテナ５４０を用いて、外部機器からのデータを受信し、ＩＤ認証を行ったり、センサーデバイス３０の制御等を行ってもよい。
【０１７１】
図１４の構成によれば、センサーデバイス３０により検出された情報を、外部機器に送信することが可能になり、無線機能とセンサー機能を有する種々の電子機器を実現できる。
【０１７２】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置、電子機器の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【符号の説明】
【０１７３】
ＡＦＥ アナログフロントエンド回路、ＡＭＰ 増幅回路、ＡＤＣ Ａ／Ｄ変換器、
ＰＶＤＡ 電源端子、ＶＤＤＡ 電源電圧、
ＡＧＮＤ アナロググランド電圧、ＲＡＤ Ａ／Ｄ変換範囲、
ＲＥＧ レギュレーター、ＯＰＲ、ＯＰＡＧ 演算増幅器、Ｒ１〜ＲＮ 抵抗、
ＲＬＡＣ ラダー抵抗回路、ＲＡＪＣ 電源電圧設定用抵抗回路、
ＳＥＬ１ 第１選択回路、ＳＥＬ２ 第２選択回路、
ＴＰ１１〜ＴＰ１ｉ、ＴＰ２１〜ＴＰ２ｊ、ＴＰ３１〜ＴＰ３ｋ 電圧分割タップ、
ＳＷ１１〜ＳＷ１ｉ、ＳＷ２１〜ＳＷ２ｊ、ＳＷ３１〜ＳＷ３ｋ スイッチ素子、
ＭＵＸ１〜ＭＵＸ３ 第１マルチプレクサー〜第３マルチプレクサー、
ＣＨ１〜ＣＨ６ 第１チャネル〜第６チャネル、
ＶＱ１〜ＶＱ３ 第１チャネル第１信号〜第３チャネル第１信号、
ＶＲ１〜ＶＲ３ 第１チャネル第２信号〜第３チャネル第２信号、
ＶＱ４〜ＶＱ６ 第４チャネル〜第６チャネルの信号、
ＴＣＨ１〜ＴＣＨ６ 第１チャネル計測期間〜第６チャネル計測期間、
ＯＰ 演算増幅器、ＳＷ１〜ＳＷ４、ＳＷＳ１、ＳＷＳ２ スイッチ素子、
ＣＳ サンプリング用キャパシター、ＣＯＦ オフセットキャンセル用キャパシター、
１０ ジャイロセンサー、２０ 加速度センサー、３０ センサーデバイス、
５０ 制御部、５２ デジタルフィルター、６０ 電源回路、
６２ 基準電圧生成回路、６４ 電圧分割回路、
３１０ 振動子、３２０ 駆動回路、３３０ 検出回路、３３２ 増幅回路、
３３４ 同期検波回路、３３６ フィルター部、５００ 集積回路装置、
５１０ 処理部、５２０ 記憶部、５３０ 無線回路、５４０ アンテナ
【技術分野】
【０００１】
本発明は、集積回路装置及び電子機器等に関する。
【背景技術】
【０００２】
近年、ジャイロセンサーや加速度センサーなどのモーションセンサーが脚光を浴びている。このようなモーションセンサーを用いることで、例えば、カメラの手ブレ補正や、ゲーム機における直感的な操作入力などを実現できる。このようなセンサーデバイスからの検出信号を受けて、Ａ／Ｄ変換処理やフィルター処理を行う装置の従来技術としては、例えば特許文献１に開示される技術がある。
【０００３】
ところで、ジャイロセンサーや加速度センサーでは、角速度（或いは角加速度）や加速度の検出信号が、ＤＣ電圧の検出電圧信号として出力される。そして、アプリケーション側は、検出電圧信号により得られた角速度、加速度をソフトウェア処理により積算して、角度、速度、距離などを求める。
【０００４】
しかしながら、ジャイロセンサーや加速度センサーからの検出電圧信号のＤＣ電圧レベルには、プロセスバラツキ等に起因するＤＣオフセットが存在する。従って、このようなＤＣオフセットが存在する検出電圧信号を、上述のように積算して角度、速度、距離を求めると、誤差が非常に大きくなってしまう。
【０００５】
この点、上述の特許文献１の従来技術では、センサーデバイスからの検出電圧信号を増幅回路に入力し、増幅回路の出力信号をＡ／Ｄ変換器でＡ／Ｄ変換することで、検出信号に対応するデジタルデータを得ている。
【０００６】
しかしながら、この場合にセンサーデバイスの動作電源電圧が変動すると、検出電圧信号のＤＣ電圧レベルも変動してしまう。従って、Ａ／Ｄ変換器により得られるデジタルデータも変動してしまい、例えば後段のソフトウェア処理の積算により得られる角度、速度、距離の誤差が大きくなってしまう。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−２０８２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の幾つかの態様によれば、センサーデバイスからの検出信号の精度の高いＡ／Ｄ変換を実現できる集積回路装置及び電子機器等を提供できる。
【課題を解決するための手段】
【０００９】
本発明の一態様は、電源電圧を生成する電源回路と、前記電源回路から前記電源電圧が供給され、供給された前記電源電圧に基づいて動作し、前記電源電圧により規定されるＡ／Ｄ変換範囲で、センサーデバイスからの検出信号に対応する信号についてのＡ／Ｄ変換を行うＡ／Ｄ変換器と、前記電源回路から前記電源電圧が供給され、供給された前記電源電圧を前記センサーデバイスに供給する電源端子とを含む集積回路装置に関係する。
【００１０】
本発明の一態様によれば、電源回路は、電源電圧を生成し、生成された電源電圧をＡ／Ｄ変換器に供給する。するとＡ／Ｄ変換器は、この電源電圧が供給されて動作し、供給された電源電圧により規定されるＡ／Ｄ変換範囲で、センサーデバイスからの検出信号に対応する信号についてのＡ／Ｄ変換を行う。また電源回路は、生成された電源電圧を、電源端子を介してセンサーデバイスに供給する。するとセンサーデバイスは、供給された電源電圧に基づき動作して、検出信号を集積回路装置に出力する。このようにすれば、センサーデバイスの電源電圧とＡ／Ｄ変換器の電源電圧の間にレシオメトリックな関係を成り立たせることが可能になる。従って、電源電圧の変動が生じた場合にも、Ａ／Ｄ変換器の出力デジタルデータの変動等が最小限に抑えられるようになり、センサーデバイスからの検出信号の精度の高いＡ／Ｄ変換を実現できる。
【００１１】
また本発明の一態様では、前記電源回路は、基準電圧を生成する基準電圧生成回路と、生成された前記基準電圧に基づいて前記電源電圧を生成するレギュレーターとを含んでもよい。
【００１２】
このようにすれば、基準電圧生成回路で生成された基準電圧を、レギュレーターにより調整することで、高い精度の電源電圧を生成できるようになる。
【００１３】
また本発明の一態様では、前記レギュレーターは、前記電源電圧と低電位側電源電圧との間の電圧を分割する電圧分割回路と、第１入力ノードに前記基準電圧が供給され、前記電圧分割回路の電圧分割タップからの電圧が第２入力ノードに供給される演算増幅器とを含んでもよい。
【００１４】
このようにすれば、例えば第１入力ノードの電圧と第２入力ノードの電圧が等しくなるように演算増幅器が動作することで、高電位側電源等が変動しても、レギュレーターは、一定の電源電圧を出力ノードに出力できるようになる。
【００１５】
また本発明の一態様では、前記電圧分割回路は、複数の抵抗を有し、前記複数の抵抗の複数の電圧分割タップの各電圧分割タップに分割電圧を出力するラダー抵抗回路と、前記ラダー抵抗回路と直列に設けられ、抵抗値が可変の電源電圧設定用抵抗回路と、前記ラダー抵抗回路の前記複数の電圧分割タップのうちの１つの電圧分割タップを前記電圧微調整用タップとして選択し、選択された前記電圧微調整用タップからの電圧を、前記演算増幅器の前記第２入力ノードに供給する第１選択回路とを含んでもよい。
【００１６】
このようにすれば、ラダー抵抗回路の複数の電圧分割タップの中から電圧微調整用タップを第１選択回路が選択することで、出力ノードから出力される電源電圧を微調整することが可能になる。
【００１７】
また本発明の一態様では、前記電源電圧に基づいて動作するアナログフロントエンド回路を含み、前記電圧分割回路は、前記ラダー抵抗回路の前記複数の電圧分割タップのうちの１つの電圧分割タップをアナロググランド用タップとして選択し、選択された前記アナロググランド用タップからのアナロググランド電圧を、前記アナログフロントエンド回路に対して供給する第２選択回路を含んでもよい。
【００１８】
このようにすれば、１つの電圧分割回路を用いて、電源電圧のみならずアナロググランド電圧も生成できるようになる。また、電源電圧が変化した場合に、それに連動してアナロググランド電圧も変化するようになり、電源電圧とアナロググランド電圧を連動させることが可能になる。
【００１９】
また本発明の一態様では、前記第２選択回路は、前記複数の電圧分割タップの中から、前記電源電圧設定用抵抗回路での電源電圧の設定結果に応じた電圧分割タップを、前記アナロググランド用タップとして選択してもよい。
【００２０】
このようにすれば、ラダー抵抗回路の複数の電圧分割タップの中からアナロググランド用タップを第２選択回路が選択することで、電源電圧に応じたアナロググランド電圧を設定できるようになる。
【００２１】
また本発明の一態様では、前記電源電圧に基づいて動作するアナログフロントエンド回路を含み、前記レギュレーターは、前記電圧分割回路のアナロググランド用タップからのアナロググランド電圧を、前記アナログフロントエンド回路に対して供給してもよい。
【００２２】
このようにすれば、同じ電圧分割回路により生成される電源電圧とアナロググランド電圧をアナログフロントエンド回路に供給して、アナログフロントエンド回路を動作させることが可能になり、センサーデバイスからの検出信号の精度の高いＡ／Ｄ変換等を実現できる。
【００２３】
また本発明の一態様では、前記アナログフロントエンド回路は、前記センサーデバイスからの検出信号が入力され、前記アナロググランド電圧がＡ／Ｄ変換範囲のセンター電圧となる信号を前記Ａ／Ｄ変換器に出力する増幅回路を含んでもよい。
【００２４】
このようにすれば、同じ電圧分割回路により生成される電源電圧とアナロググランド電圧が供給されたアナログフロントエンド回路の増幅回路が、アナロググランド電圧がＡ／Ｄ変換範囲のセンター電圧となる信号をＡ／Ｄ変換器に出力するようになる。そしてＡ／Ｄ変換範囲のセンター電圧はアナロググランド電圧により規定され、上限電圧は電源電圧により規定されるため、Ａ／Ｄ変換器がこの増幅回路からの信号をＡ／Ｄ変換することで、より精度の高いＡ／Ｄ変換を実現できるようになる。
【００２５】
また本発明の一態様では、前記増幅回路は、前記アナロググランド電圧に対して、前記センサーデバイスからのチャネル信号を構成する第１信号と第２信号の差分に対応する電圧を加算した電圧信号を出力してもよい。
【００２６】
このようにすれば、第１信号と第２信号の差分に対応する電圧によりセンサーデバイスの検出信号が伝えられる場合にも、Ａ／Ｄ変換範囲を、アナロググランド電圧を中心にした広い範囲に設定して、Ａ／Ｄ変換を行うことが可能になる。
【００２７】
また本発明の一態様では、前記増幅回路は、前記増幅回路が有する演算増幅器のオフセット電圧をキャンセルするスイッチドキャパシター回路により構成されてもよい。
【００２８】
このようにすれば、スイッチドキャパシター回路を用いることで、演算増幅器のオフセット電圧が重畳することによる測定誤差を低減できるため、より精度の高いＡ／Ｄ変換を実現できるようになる。
【００２９】
また本発明の一態様では、前記アナログフロントエンド回路は、前記センサーデバイスの第１チャネルの信号を構成する第１チャネル第１信号と、前記センサーデバイスの第２チャネルの信号を構成する第２チャネル第１信号と、前記センサーデバイスからの第３チャネルの信号を構成する第３チャネル第１信号とが入力され、第１チャネル計測期間においては前記第１チャネル第１信号を第１信号として出力し、第２チャネル計測期間においては前記第２チャネル第１信号を前記第１信号として出力し、第３チャネル計測期間においては前記第３チャネル第１信号を前記第１信号として出力する第１マルチプレクサーと、前記第１チャネルの信号を構成する第１チャネル第２信号と、前記第２チャネルの信号を構成する第２チャネル第２信号と、前記第３チャネルの信号を構成する第３チャネル第２信号とが入力され、前記第１チャネル計測期間においては前記第１チャネル第２信号を第２信号として出力し、前記第２チャネル計測期間においては前記第２チャネル第２信号を前記第２信号として出力し、前記第３チャネル計測期間においては前記第３チャネル第２信号を前記第２信号として出力する第２マルチプレクサーとを含み、前記増幅回路は、前記第１マルチプレクサーからの前記第１信号と前記第２マルチプレクサーからの前記第２信号の差分に対応する信号を出力しもよい。
【００３０】
このようにすれば、各チャネルの信号が第１、第２信号により構成される場合に、各チャネルの第１、第２信号の差分に対応する信号が、時分割でＡ／Ｄ変換されるようになる。従って、第１、第２信号の差分に対応する信号のＡ／Ｄ変換を、少ない回路規模で実現できる。
【００３１】
また本発明の一態様では、前記増幅回路からの信号と、前記センサーデバイスからの第４チャネルの信号と、第５チャネルの信号と、第６チャネルの信号とが入力され、前記第１チャネル計測期間、前記第２チャネル計測期間、前記第３チャネル計測期間においては前記増幅回路からの信号を第３信号として出力し、第４チャネル計測期間においては前記第４チャネルの信号を前記第３信号として出力し、第５チャネル計測期間においては前記第５チャネルの信号を前記第３信号として出力し、第６チャネル計測期間においては前記第６チャネルの信号を前記第３信号として出力する第３マルチプレクサーを含み、前記Ａ／Ｄ変換器は、前記第３マルチプレクサーからの前記第３信号についてのＡ／Ｄ変換を行ってもよい。
【００３２】
このようにすれば、第１チャネル計測期間〜第３チャネル計測期間では、センサーデバイスからの第１、第２信号の差分に対応する信号を時分割でＡ／Ｄ変換し、第４チャネル計測期間〜第６チャネル計測期間においては、センサーデバイスからの信号を時分割でＡ／Ｄ変換できるようになる。
【００３３】
また本発明の一態様では、前記センサーデバイスは、前記第１チャネルの信号、前記第２チャネルの信号、前記第３チャネルの信号を出力するジャイロセンサーと、前記第４チャネルの信号、前記第５チャネルの信号、前記第６チャネルの信号を出力する加速度センサーを含み、前記ジャイロセンサーからの前記第１チャネルの信号、前記第２チャネルの信号、前記第３チャネルの信号は、各々、Ｘ軸回りの角速度又は角加速度検出信号、Ｙ軸回りの角速度又は角加速度検出信号、Ｚ軸回りの角速度又は角加速度検出信号であり、前記加速度センサーからの前記第４チャネルの信号、前記第５チャネルの信号、前記第６チャネルの信号は、各々、Ｘ軸方向の加速度検出信号、Ｙ軸方向の加速度検出信号、Ｚ軸方向の加速度検出信号であってもよい。
【００３４】
このようにすれば、３軸ジャイロセンサーからの角速度又は角加速度検出信号を構成する第１、第２信号については、増幅回路においてその差分信号を生成して、Ａ／Ｄ変換器によりＡ／Ｄ変換できる。一方、３軸加速度センサーからの加速度検出信号については、そのままＡ／Ｄ変換器に入力してＡ／Ｄ変換できるようになる。従って、３軸ジャイロセンサーと３軸加速度センサーからなる６軸モーションセンサーに好適な計測システムを提供できる。
【００３５】
また本発明の一態様では、前記第１マルチプレクサー、前記第２マルチプレクサー、前記第３マルチプレクサーは、前記増幅回路と前記Ａ／Ｄ変換器の間にレイアウト配置されてもよい。
【００３６】
このようにすれば、センサーデバイスから集積回路装置の端子を介して入力される第１チャネル〜第３チャネルの信号を、第１マルチプレクサー、第２マルチプレクサーを介して効率的に増幅回路に入力できるようになる。またセンサーデバイスから集積回路装置の端子を介して入力される第４チャネル〜第６チャネルの信号を、第３マルチプレクサーを介して効率的にＡ／Ｄ変換器に入力できるようになる。これにより、各信号の電圧がノイズ等により変動したり、電圧ドロップが生じる事態などを最小限に抑えること可能になる。
【００３７】
また本発明の一態様では、前記Ａ／Ｄ変換器は、前記アナログフロントエンド回路よりも前記電源回路に近い位置にレイアウト配置されてもよい。
【００３８】
このようにすれば、電源回路からＡ／Ｄ変換器に電源電圧を供給する際の電源電圧の電圧ドロップを最小限に抑えることができる。従って、センサーデバイスの電源電圧とＡ／Ｄ変換器の電源電圧の間にレシオメトリックな関係が保たれるようになり、センサー検出信号の測定精度を向上できる。
【００３９】
また本発明の他の態様は、上記のいずれかに記載の集積回路装置を含む電子機器に関係する。
【図面の簡単な説明】
【００４０】
【図１】本実施形態の集積回路装置の構成例。
【図２】センサーデバイスからの検出信号のＡ／Ｄ変換についての説明図。
【図３】電源回路の構成例。
【図４】電源回路の詳細な構成例。
【図５】電源電圧設定、アナロググランド電圧設定、電圧微調整についての説明図。
【図６】本実施形態の集積回路装置の詳細な構成例。
【図７】本実施形態の集積回路装置の動作説明図。
【図８】図８（Ａ）〜図８（Ｃ）は各チャネル信号を構成する第１、第２信号の説明図。
【図９】図９（Ａ）は増幅回路の動作説明図であり、図９（Ｂ）は各チャネル信号を構成する第１、第２信号が差動信号である場合の例。
【図１０】図１０（Ａ）、図１０（Ｂ）はスイッチドキャパシター回路により構成される増幅回路の構成例。
【図１１】スイッチドキャパシター回路により構成される増幅回路の動作説明図。
【図１２】サンプリング用スイッチ素子とマルチプレクサーのスイッチ素子を共用する場合の構成例。
【図１３】集積回路装置のレイアウト配置例。
【図１４】本実施形態の集積回路装置を含む電子機器の構成例。
【発明を実施するための形態】
【００４１】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００４２】
１．構成例
図１に本実施形態の集積回路装置（回路装置）の構成例を示す。この集積回路装置は、アナログフロントエンド回路ＡＦＥ、Ａ／Ｄ変換器ＡＤＣ、制御部５０、電源回路６０を含む。なお本実施形態の集積回路装置は図１に示す構成に限定されず、その構成要素の一部（例えば制御部、ＡＦＥ）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００４３】
電源回路６０は、アナログ回路用の電源電圧ＶＤＤＡを生成する。またデジタル回路用の電源電圧ＶＤＤＬやアナロググランド電圧ＡＧＮＤ（アナログ基準電圧）を生成する。この電源回路６０は、例えば、基準電圧を生成する基準電圧生成回路と、生成された基準電圧に基づいて電源電圧ＶＤＤＡやアナロググランド電圧ＡＧＮＤを生成するレギュレーターを含むことができる。
【００４４】
アナログフロントエンド回路ＡＦＥは、電源回路６０から電源電圧ＶＤＤＡが供給されて動作するアナログ回路である。このアナログフロントエンド回路ＡＦＥには、センサーデバイス３０からの検出信号ＶＱが端子ＰＶＱを介して入力される。そしてアナログフロントエンド回路ＡＦＥは、検出信号ＶＱに対応する信号ＡＱをＡ／Ｄ変換器ＡＤＣに出力する。ここで検出信号ＶＱに対応する信号ＡＱは、検出信号ＶＱそのものであってもよいし、検出信号ＶＱが他の回路素子（マルチプレクサー等）を介してＡ／Ｄ変換器ＡＤＣに入力される信号であってもよい。
【００４５】
電源回路６０は、電源電圧ＶＤＤＡに基づいて動作するアナログフロントエンド回路ＡＦＥに対して、アナロググランド電圧ＡＧＮＤを供給する。そしてアナログフロントエンド回路ＡＦＥは増幅回路ＡＭＰを含む。この増幅回路ＡＭＰは、センサーデバイス３０からの検出信号ＶＱが入力され、後述する図９（Ａ）に示すようにアナロググランド電圧ＡＧＮＤがＡ／Ｄ変換範囲ＲＡＤのセンター電圧ＶＣＴとなる信号をＡ／Ｄ変換器ＡＤＣに出力する。具体的には、例えば増幅回路ＡＭＰは、アナロググランド電圧ＡＧＮＤに対して、センサーデバイス３０のチャネル信号ＶＱを構成する第１信号と第２信号の差分に対応する電圧を加算した電圧信号を出力する。
【００４６】
この増幅回路ＡＭＰは、後述する図１０（Ａ）、図１０（Ｂ）で説明するように、増幅回路ＡＭＰが有する演算増幅器ＯＰのオフセット電圧をキャンセルするスイッチドキャパシター回路により構成できる。
【００４７】
Ａ／Ｄ変換器ＡＤＣは、電源回路６０から電源電圧ＶＤＤＡが供給され、供給された電源電圧ＶＤＤＡに基づいて動作する。そしてセンサーデバイス３０からの検出信号ＶＱに対応する信号ＡＱについてのＡ／Ｄ変換を行う。具体的には、電源電圧ＶＤＤＡで規定されるＡ／Ｄ変換範囲（例えばＶＤＤＡを上限電圧とするＡ／Ｄ変換範囲）で信号ＡＱについてのＡ／Ｄ変換を行う。そして、得られたデジタルデータＤＱを制御部５０に出力する。ここで検出信号ＶＱに対応する信号ＡＱのＡ／Ｄ変換とは、検出信号ＶＱそのもののＡ／Ｄ変換であってもよいし、検出信号ＶＱが、マルチプレクサーや増幅回路ＡＭＰ等のアナログフロントエンド回路ＡＦＥ内の他の回路素子を介して入力される信号のＡ／Ｄ変換であってもよい。
【００４８】
Ａ／Ｄ変換器ＡＤＣとしては例えば逐次比較型のＡ／Ｄ変換器（例えば１０〜１６ビット）を採用できる。逐次比較型のＡ／Ｄ変換器は、例えば、比較回路と、逐次比較レジスターと、Ｄ／Ａ変換器を備え、入力信号をサンプリング（サンプル・ホールド）した信号を逐次比較動作によりＡ／Ｄ変換することでデジタルデータを出力する。なおＡ／Ｄ変換器ＡＤＣとして、逐次比較型以外のＡ／Ｄ変換器を採用することも可能である。
【００４９】
制御部５０は、Ａ／Ｄ変換器ＡＤＣからのデジタルデータＤＱに基づいて種々のデジタル処理を行う。具体的にはデジタルデータＤＱに基づいてデジタルフィルター処理を行う。また制御部５０は集積回路装置内の各回路ブロックの制御も行う。即ち、アナログフロントエンド回路ＡＦＥ、Ａ／Ｄ変換器ＡＤＣ、アナログフロントエンド回路ＡＦＥ、電源回路６０に制御信号を出力して、これらの回路ブロックの動作制御を行う。この制御部５０の機能は、例えばゲートアレイ（Ｇ／Ａ）などのロジック回路により実現できる。
【００５０】
そして本実施形態の集積回路装置は電源端子ＰＶＤＡを含む。この電源端子ＰＶＤＡは、電源回路６０から電源電圧ＶＤＤＡが供給され、供給された電源電圧ＶＤＤＡをセンサーデバイス３０に供給する端子（パッド）である。そしてセンサーデバイス３０は、この供給された電源電圧ＶＤＤＡに基づいてセンサー動作を行い、センサー動作により得られた検出信号ＶＱを、集積回路装置の端子（パッド）ＰＶＱに出力する。
【００５１】
即ち図２に示すように、加速度センサー等のセンサーデバイス３０は、検出信号ＶＱとしてＤＣ電圧の信号を出力する。またＡ／Ｄ変換器ＡＤＣは、電源回路６０からの電源電圧ＶＤＤＡに基づいて動作するため、Ａ／Ｄ変換器ＡＤＣのＡ／Ｄ変換範囲ＲＡＤは、その上限電圧が電源電圧ＶＤＤＡであり、下限電圧が低電位側電源電圧ＶＳＳ（＝０Ｖ）となる範囲になる。即ちＡ／Ｄ変換範囲（ダイナミックレンジ）は、電源電圧ＶＤＤＡにより規定される範囲となっている。またアナロググランド電圧ＡＧＮＤ＝ＶＤＤＡ／２がＡ／Ｄ変換範囲ＲＡＤのセンター電圧になっており、Ａ／Ｄ変換器ＡＤＣへの入力信号ＡＱの電圧がＡＧＮＤ＝ＶＤＤＡ／２の場合に、Ａ／Ｄ変換器ＡＤＣはセンターコードのデジタルデータＤＱを出力する。そして例えばセンサーデバイス３０が加速度センサーである場合には、加速度が０である場合には、Ａ／Ｄ変換器ＡＤＣからセンターコードが出力されるようになる。
【００５２】
ところが、これまでの集積回路装置では、センサーデバイス３０の電源電圧と、Ａ／Ｄ変換器ＡＤＣの電源電圧が、別の電源回路から供給される異なる電源電圧になっており、センサーデバイス３０の電源電圧とＡ／Ｄ変換器ＡＤＣの電源電圧の間にレシオメトリックな関係が保たれていなかった。このため、例えばセンサーデバイス３０の電源電圧とＡ／Ｄ変換器ＡＤＣの電源電圧が電源変動等により異なる電圧になってしまうと、Ａ／Ｄ変換器ＡＤＣから出力されるデジタルデータＤＱのコードも変動してしまう。例えば加速度が０である場合には、センターコードのデジタルデータＤＱが出力されるべきあるのに、電源電圧が変動すると、センターコードとは異なるデジタルデータＤＱが出力されてしまう。従って、後段のアプリケーション側は、加速度センサーが搭載された電子機器（カメラ、ゲームコントローラ等）が実際には動いていないのに動いていると判定してしまう。特に、後段のアプリケーション側が、加速度を積算して速度、距離を演算している場合には、電源電圧の変動によるデジタルデータの変動が積算処理により累積されて、誤差が非常に大きくなってしまう。
【００５３】
この点、本実施形態では図１に示すように、電源回路６０が電源電圧ＶＤＤＡを生成し、生成された電源電圧ＶＤＤＡが、集積回路装置内のＡ／Ｄ変換器ＡＤＣに供給されると共に、電源端子ＰＶＤＡを介してセンサーデバイス３０にも供給される。このため、センサーデバイス３０の電源電圧とＡ／Ｄ変換器ＡＤＣの電源電圧の間にレシオメトリックな関係が成り立つようになる。従って、電源電圧ＶＤＤＡの変動が生じた場合にも、Ａ／Ｄ変換器ＡＤＣの出力デジタルデータＤＱの変動が最小限に抑えられるようになる。従って、例えばセンサーデバイス３０が加速度センサーであり、加速度センサーが搭載される電子機器が動いておらず、加速度が０である場合には、Ａ／Ｄ変換器ＡＤＣからはセンターコードのデジタルデータＤＱが出力されるようになる。このため、後段のアプリケーション側が、加速度を積算して速度、距離を演算している場合でも、デジタルデータの変動が積算処理により累積されて誤差が大きくなってしまう事態の発生を抑止できる。従って、センサーデバイス３０からの検出信号の精度の高いＡ／Ｄ変換を実現できるようになる。
【００５４】
２．電源回路の構成
図３に本実施形態の集積回路装置に用いられる電源回路６０の構成例を示す。図３の電源回路は、基準電圧ＶＲＥＦを生成する基準電圧生成回路６２と、レギュレーターＲＥＧを含む。
【００５５】
レギュレーターＲＥＧは、基準電圧生成回路６２により生成された基準電圧ＶＲＥＦに基づいて電源電圧ＶＤＤＡを生成する。そして図１に示すように、生成された電源電圧ＶＤＤＡをＡ／Ｄ変換器ＡＤＣに供給する。また電源端子ＰＶＤＡを介してセンサーデバイス３０に電源電圧ＶＤＤＡを供給する。このレギュレーターＲＥＧは電圧分割回路６４と演算増幅器ＯＰＲを含む。
【００５６】
電圧分割回路６４は、電源電圧ＶＤＤＡと低電位側の電源電圧ＶＳＳとの間の電圧を分割する回路であり、ＶＤＤノード（高電位側電源ノード）とＶＳＳノード（低電位側電源ノード）との間に設けられる。具体的には、電圧分割回路６４は複数の抵抗Ｒ１〜ＲＮを含む。この複数の抵抗Ｒ１〜ＲＮは、ＶＤＤＡの出力ノードＮＶＤＡとＶＳＳの間に直列に設けられる。また電圧分割回路６４は、演算増幅器ＯＰからの出力信号ＶＯＰによりそのゲートが制御される駆動トランジスターＴＲＤ（Ｐ型トランジスター）を含む。この駆動トランジスターＴＲＤは、ＶＤＤノードとＶＤＤＡの出力ノードＮＶＤＡの間に設けられる。
【００５７】
演算増幅器ＯＰＲは、その第１入力ノードＮＡ１（非反転入力ノード）に、基準電圧生成回路６２からの基準電圧ＶＲＥＦが供給される。また、その第２入力ノードＮＡ２に、電圧分割回路６４の電圧分割タップＴＰ１からの電圧ＶＦＢが供給される。図３では、電圧分割タップＴＰ１は、抵抗Ｒｍと抵抗Ｒｍ＋１の間の接続ノードになっている。
【００５８】
演算増幅器ＯＰＲは、基準電圧ＶＲと電圧分割タップＴＰ１からの電圧ＶＦＢとが等しくなるように動作する。従って、抵抗Ｒ１〜ＲＮの総抵抗値をＲＡとし、抵抗Ｒｍ＋１〜ＲＮの総抵抗値をＲＢとすると、出力ノードＮＶＤＡからは電源電圧ＶＤＤＡ＝（ＲＡ／ＲＢ）・ＶＲＥＦが出力されることになる。そして例えば電圧分割タップＴＰ１の位置を可変にすれば、ＶＤＤＡを電圧を微調整することが可能になる。
【００５９】
図４に電源回路６０の詳細な構成例を示す。図４には電圧分割回路６４の詳細な構成例が示されている。この電圧分割回路６４は、ラダー抵抗回路ＲＬＡＣと電源電圧設定用抵抗回路ＲＡＪＣを含む。また第１選択回路ＳＥＬ１と第２選択回路ＳＥＬ２を含む。
【００６０】
ラダー抵抗回路ＲＬＡＣは、複数の抵抗を有する。これらの複数の抵抗は、電源電圧ＶＤＤＡの出力ノードＮＶＤＡとＶＳＳノードの間に設けられる。そしてラダー抵抗回路ＲＬＡＣは、複数の抵抗の複数の電圧分割タップの各電圧分割タップに分割電圧を出力（生成）する。例えばＴＰ２１〜ＴＰ２ｊ、ＴＰ１１〜ＴＰ１ｉの各電圧分割タップに、対応する分割電圧を出力する。
【００６１】
電源電圧設定用抵抗回路ＲＡＪＣは、ラダー抵抗回路ＲＬＡＣと直列に設けられ、抵抗値が可変の抵抗回路である。この電源電圧設定用抵抗回路ＲＡＪＣは、複数の抵抗と、スイッチ素子ＳＷ３１〜ＳＷ３ｋを有する。電源電圧設定用抵抗回路ＲＡＪＣの複数の抵抗は、ラダー抵抗回路ＲＬＡＣとＶＳＳノードの間に直列に設けられる。そしてスイッチ素子ＳＷ３１〜ＳＷ３ｋは、これらの複数の抵抗の複数の電圧分割タップＴＰ３１〜ＴＰ３ｋと、ＶＳＳノードとの間に設けられる。
【００６２】
そして図４では、スイッチ素子ＳＷ３２がオンしているため、電圧分割タップＴＰ３２が、電源電圧設定用タップとして選択され、電圧分割タップＴＰ３２がＶＳＳ＝０Ｖに設定される。即ち、スイッチ素子ＳＷ３２を介したＶＳＳノードへのバイパスにより、電圧分割タップＴＰ３２とＶＳＳノードの間に設けられる抵抗は、電圧分割用の抵抗として機能しなくなる。従って、電圧分割回路６４の総抵抗値は、出力ノードＮＶＤＡとタップＴＰ３２の間に設けられる抵抗の総抵抗値に設定される。
【００６３】
第１選択回路ＳＥＬ１は、ラダー抵抗回路ＲＬＡＣの複数の電圧分割タップＴＰ１１〜ＴＰ１ｉのうちの１つの電圧分割タップを電圧微調整用タップとして選択する。そして選択された電圧微調整用タップからの電圧ＶＦＢを、演算増幅器ＯＰＲの第２入力ノードＮＡ２に供給する。具体的には第１選択回路ＳＥＬ１は複数のスイッチ素子ＳＷ１１〜ＳＷ１ｉを有する。これらのスイッチ素子ＳＷ１１〜ＳＷ１ｉは、ラダー抵抗回路ＲＬＡＣの電圧分割タップＴＰ１１〜ＴＰ１ｉと、演算増幅器ＯＰＲの第２入力ノードＮＡ２の間に設けられる。
【００６４】
そして図４では、スイッチ素子ＳＷ１２がオンしているため、電圧分割ノードＴＰ１２が電圧微調整用タップとして選択され、電圧分割ノードＴＰ１２からの電圧ＶＦＢが演算増幅器ＯＰＲの第２入力ノードＮＡ２に供給されることになる。なお、ここで電圧微調整用タップによる電圧の微調整とは、電源電圧設定用抵抗回路ＲＡＪＣによるＶＤＤＡの電圧設定の調整よりも、その調整幅が狭い調整を意味する。
【００６５】
第２選択回路ＳＥＬ２は、ラダー抵抗回路ＲＬＡＣの複数の電圧分割タップＴＰ２１〜ＴＰ２ｊのうちの１つの電圧分割タップをアナロググランド用タップとして選択する。そして、選択されたアナロググランド用タップからのアナロググランド電圧ＡＧＮＤを出力する。これによりレギュレーターＲＥＧは、電圧分割回路６４のアナロググランド用タップからのアナロググランド電圧ＡＧＮＤを、図１に示すように電源電圧ＶＤＤＡに基づいて動作するアナログフロントエンド回路ＡＦＥに対して供給できるようになる。
【００６６】
具体的には第２選択回路ＳＥＬ２は、複数のスイッチ素子ＳＷ２１〜ＳＷ２ｊと、演算増幅器ＯＰＡＧを有する。スイッチ素子ＳＷ２１〜ＳＷ２ｊは、ラダー抵抗回路ＲＬＡＣの複数の電圧分割タップＴＰ２１〜ＴＰ２ｊと、演算増幅器ＯＰＡＧの第１入力ノードＮＢ１（非反転入力ノード）との間に設けられる。演算増幅器ＯＰＡＧは、その出力ノードと第２入力ノードＮＢ２（反転入力ノード）とが接続されるボルテージフォロワ接続の演算増幅器になっている。
【００６７】
そして図４では、スイッチ素子ＳＷ２２がオンしているため、電圧分割ノードＴＰ２２がアナロググランド用タップとして選択され、電圧分割ノードＴＰ２２からの電圧が演算増幅器ＯＰＡＧの第１入力ノードＮＢ１に供給される。そして、電圧分割ノードＴＰ２２からの電圧が、ボルテージフォロワ接続の演算増幅器ＯＰＡＧによりインピーダンス変換されて、アナロググランド電圧ＡＧＮＤとして出力される。
【００６８】
また第２選択回路ＳＥＬ２は、複数の電圧分割タップＴＰ２１〜ＴＰ２ｊの中から、電源電圧設定用抵抗回路ＲＡＪＣでの電源電圧ＶＤＤＡの設定結果に応じた電圧分割タップを、アナロググランド用タップとして選択する。
【００６９】
即ち第２選択回路ＳＥＬ２のスイッチ素子ＳＷ２１〜ＳＷ２ｊと、電源電圧設定用抵抗回路ＲＡＪＣのスイッチ素子ＳＷ３１〜ＳＷ３ｋは、連動してオン・オフ制御される。具体的には、電源電圧設定用抵抗回路ＲＡＪＣのスイッチ素子ＳＷ３１〜ＳＷ３ｋのオン・オフ制御により、ＶＤＤＡの電圧設定が変更されると、その設定の変更に連動して、例えばＡＧＮＤ＝ＶＤＤＡ／２の関係が成り立つように、第２選択回路ＳＥＬ２のスイッチ素子ＳＷ２１〜ＳＷ２ｊがオン・オフ制御される。
【００７０】
なお、スイッチ素子ＳＷ１１〜ＳＷ１ｉ、ＳＷ２１〜ＳＷ２ｊ、ＳＷ３１〜ＳＷ３ｋのオン・オフ制御は、図１の制御部５０により行われる。またこれらのスイッチ素子ＳＷ１１〜ＳＷ１ｉ、ＳＷ２１〜ＳＷ２ｊ、ＳＷ３１〜ＳＷ３ｋは、ＣＭＯＳのトランジスター（Ｎ型トランジスター）やトランスファーゲートなどにより実現される。
【００７１】
図５は、本実施形態の電源電圧設定、アナロググランド電圧設定、電圧微調整についての説明図である。
【００７２】
例えば電源電圧設定用抵抗回路ＲＡＪＣのスイッチ素子ＳＷ３１〜ＳＷ３ｋのオン・オフを制御することにより、図５に示すように、３．４Ｖ、３．３Ｖ、３．２Ｖ・・・・というように、電源電圧ＶＤＤＡの設定が行われる。
【００７３】
例えば本実施形態の集積回路装置が接続されるセンサーデバイス３０としては様々な種類のものが考えられる。そして集積回路装置が接続されるセンサーデバイス３０の動作電源電圧が３．４Ｖである場合には、電源電圧設定用抵抗回路ＲＡＪＣのスイッチ素子ＳＷ３１〜ＳＷ３ｋのオン・オフ制御により、図５に示すように電圧分割回路６４の抵抗総段数を例えば３４５６にすることで、ＶＤＤＡ＝３．４Ｖに設定する。そして電源端子ＰＶＤＡを介して、ＶＤＤＡ＝３．４Ｖをセンサーデバイス３０に供給する。
【００７４】
一方、集積回路装置が接続されるセンサーデバイス３０の動作電源電圧が３．３Ｖである場合には、スイッチ素子ＳＷ３１〜ＳＷ３ｋのオン・オフ制御により、電圧分割回路６４の抵抗総段数を例えば３５２０にすることで、ＶＤＤＡ＝３．３Ｖに設定する。そして電源端子ＰＶＤＡを介して、ＶＤＤＡ＝３．３Ｖをセンサーデバイス３０に供給する。
【００７５】
このようにすることで、様々な種類のセンサーデバイス３０を本実施形態の集積回路装置に接続したとしても、そのセンサーデバイス３０の動作電源電圧に対応した電源電圧ＶＤＤＡを電源端子ＰＶＤＡを介して供給できるようになる。
【００７６】
そして、このように電圧分割回路６４の抵抗総段数が変わると、アナロググランド電圧がＡＧＮＤ＝ＶＤＤＡ／２からずれてしまう。
【００７７】
そこで本実施形態では、第２選択回路ＳＥＬ２は、電源電圧設定用抵抗回路ＲＡＪＣでのスイッチ素子ＳＷ３１〜ＳＷ３ｋのオン・オフ制御による電源電圧ＶＤＤＡの設定結果に応じた電圧分割タップを、アナロググランド用タップとして選択する。
【００７８】
例えば図５に示すように、ＶＤＤＡ＝３．４Ｖに設定するために電源電圧設定用抵抗回路ＲＡＪＣにより抵抗総段数が３４５６に設定された場合には、第２選択回路ＳＥＬ２は、段数が１７２８＝３４５６／２となる電圧分割タップを、アナロググランド用タップとして選択する。このようにすることで、ＶＤＤＡ＝３．４Ｖに設定された場合に、ＡＧＮＤ＝ＶＤＤＡ／２＝１．７Ｖのアナロググランド電圧を、図１のアナログフロントエンド回路ＡＦＥに供給できるようになる。これにより図２や後述する図９（Ａ）に示すようなＡ／Ｄ変換を実現できるようになる。
【００７９】
そして、この時には図５に示すように、第１選択回路ＳＥＬ１が１２００〜１２６３の段数に対応する電圧分割タップの選択を行うことで、電源電圧ＶＤＤＡの微調整を行う。即ち、例えばプロセス変動等により基準電圧ＶＲＥＦが変動することなどにより、電源電圧ＶＤＤＡが変動した場合に、第１選択回路ＳＥＬ１により電源電圧ＶＤＤＡが３．４ＶになるようにＶＤＤＡの微調整が行われる。この微調整は、例えば集積回路装置の製造後の出荷工程等において行われ、その時の第１選択回路ＳＥＬ１のスイッチ素子ＳＷ１１〜ＳＷ１ｉのオン・オフ設定の情報は、ヒューズ回路や不揮発性メモリーに記憶される。このようにすることで、集積回路装置のプロセス変動等を原因とする電源電圧ＶＤＤＡの変動を最小限に抑えることが可能になる。
【００８０】
一方、ＶＤＤＡ＝３．３Ｖに設定するために電源電圧設定用抵抗回路ＲＡＪＣにより抵抗総段数が３５２０に設定された場合には、第２選択回路ＳＥＬ２は、段数が１７６０＝３５２０／２となる電圧分割タップを、アナロググランド用タップとして選択する。このようにすることで、ＶＤＤＡ＝３．３Ｖに設定された場合に、ＡＧＮＤ＝ＶＤＤＡ／２＝１．６５Ｖのアナロググランド電圧を、アナログフロントエンド回路ＡＦＥに供給できるようになる。
【００８１】
そして、この時には図５に示すように、第１選択回路ＳＥＬ１が１２６４〜１３２７の段数に対応する電圧分割タップの選択を行うことで、電源電圧ＶＤＤＡの微調整を行う。これにより、集積回路装置のプロセス変動等が原因とする電源電圧ＶＤＤＡの変動を微調整することが可能になる。
【００８２】
以上のように図４の電源回路６０によれば、例えばセンサーデバイス３０の種類等に応じて、電源電圧ＶＤＤＡを様々な電圧に設定できる。そして、このように電源電圧ＶＤＤＡの設定が変更された場合にも、図５に示すように、電源電圧設定用抵抗回路ＲＡＪＣでのスイッチ素子のオン・オフと、第２選択回路ＳＥＬ２でのスイッチ素子のオン・オフが連動して制御される。従って、ＡＧＮＤ＝ＶＤＤＡ／２となるアナロググランド電圧をアナログフロントエンド回路ＡＦＥに供給して、図２、図９（Ａ）に示すようなＡ／Ｄ変換を実現できるようになる。そして、更に選択回路ＳＥＬ１による電源電圧ＶＤＤＡの微調整により、集積回路装置のプロセス変動による電源電圧ＶＤＤＡの変動も最小限に抑えることが可能になる。
【００８３】
そして、これらの電源電圧の設定、ＡＧＮＤの設定、電源電圧の微調整を、図４に示すように複数の抵抗の直列接続の経路が１本である１つの電圧分割回路６４を用いて実現できる。従って、複数の抵抗の直列接続の経路が２本以上である場合に比べて、集積回路装置の回路規模を削減できると共に、抵抗の経路に流れる電流値を減らすことができ、省電力化を図れるようになる。
【００８４】
３．詳細な構成例
図６に本実施形態の集積回路装置の詳細な構成例を示す。図６の詳細な構成例では、センサーデバイス３０は、ジャイロセンサー１０と加速度センサー２０を有する。ジャイロセンサー１０としては、振動子が回転することによるコリオリ力から角速度を検出する振動型などの角速度センサーや、静電容量の変化や慣性力の変化から角加速度を検出する角加速度センサーなどを採用できる。加速度センサー２０としては、梁構造で支えられた可動部での位置変化を静電容量の変化として検出する静電容量型のセンサーや、ダイヤフラムの位置変化をピエゾ抵抗素子によって検出するピエゾ抵抗型のセンサーや、ガス温度分布型のセンサーなどを採用できる。なおジャイロセンサー１０と加速度センサー２０は、同じパッケージ（筺体）内に一体に実装されるものであってもよいし、異なるパッケージに実装されるものであってもよい。
【００８５】
図６では、Ｘ軸回りでの角速度（又は角加速度）の検出信号、Ｙ軸回りでの角速度（又は角加速度）の検出信号、Ｚ軸回りでの角速度（又は角加速度）の検出信号が、各々、チャネルＣＨ１、ＣＨ２、ＣＨ３の検出電圧信号ＶＱ１、ＶＱ２、ＶＱ３として、センサーデバイス３０（ジャイロセンサー）から出力される。またＣＨ１、ＣＨ２、ＣＨ３の検出電圧信号ＶＱ１、ＶＱ２、ＶＱ３の基準電圧となる基準電圧信号ＶＲ１、ＶＲ２、ＶＲ３がセンサーデバイス３０（ジャイロセンサー）から出力される。
【００８６】
またセンサーデバイス３０（加速度センサー）からの第４チャネルＣＨ４の信号ＶＱ４、第５チャネルＣＨ６の信号ＶＱ５、第６チャネルＣＨ６の信号ＶＱ６は、各々、Ｘ軸方向の加速度検出信号、Ｙ軸方向の加速度検出信号、Ｚ軸方向の加速度検出信号になる。
【００８７】
なお、信号ＶＱ１〜ＶＲ３の端子（パッド）には、抵抗及びキャパシター（Ｒ１１、Ｃ１１等）からなる外付けのパッシブフィルターが設けられている。また信号ＶＱ４〜ＶＱ６の端子には、電位安定化用のキャパシター（Ｃ４等）が設けられている。
【００８８】
図６の集積回路装置は、第１マルチプレクサーＭＵＸ１、第２マルチプレクサーＭＵＸ２、第３マルチプレクサーＭＵＸ３、増幅回路ＡＭＰを含む。これらの第１マルチプレクサーＭＵＸ１〜第３マルチプレクサーＭＵＸ３と増幅回路ＡＭＰによりアナログフロントエンド回路ＡＦＥが構成される。また集積回路装置は、Ａ／Ｄ変換器ＡＤＣ、制御部５０、電源回路６０を含む。なお本実施形態の集積回路装置は図６の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００８９】
第１マルチプレクサーＭＵＸ１は、第１チャネルＣＨ１の信号を構成する第１チャネル第１信号ＶＱ１と、第２チャネルＣＨ２の信号を構成する第２チャネル第１信号ＶＱ２と、第３チャネルＣＨ３の信号を構成する第３チャネル第１信号ＶＱ３が入力され、第１信号ＳＧ１を出力する。具体的には、第１チャネル計測期間においては、第１チャネル第１信号ＶＱ１を第１信号ＳＧ１として出力する。一方、第２チャネル計測期間においては、第２チャネル第１信号ＶＱ２を第１信号ＳＧ１として出力し、第３チャネル計測期間においては、第３チャネル第１信号ＶＱ３を第１信号ＳＧ１として出力する。
【００９０】
第２マルチプレクサーＭＵＸ２は、第１チャネルＣＨ１の信号を構成する第１チャネル第２信号ＶＲ１と、第２チャネルＣＨ２の信号を構成する第２チャネル第２信号ＶＲ２と、第３チャネルＣＨ３の信号を構成する第３チャネル第２信号ＶＲ３が入力され、第２信号ＳＧ２を出力する。具体的には、第１チャネル計測期間においては、第１チャネル第２信号ＶＲ１を第２信号ＳＧ２として出力する。一方、第２チャネル計測期間においては、第２チャネル第２信号ＶＲ２を第２信号ＳＧ２として出力し、第３チャネル計測期間においては、第３チャネル第２信号ＶＲ３を第２信号ＳＧ２として出力する。
【００９１】
増幅回路ＡＭＰは、第１マルチプレクサーＭＵＸ１からの第１信号ＳＧ１と、第２マルチプレクサーＭＵＸ２からの第２信号ＳＧ２とが入力される。そして第１信号ＳＧ１と第２信号ＳＧ２の差分（差分電圧）に対応する信号ＡＭＱを出力する。ここで、第１、第２信号ＳＧ１、ＳＧ２の差分に対応する信号とは、第１、第２信号ＳＧ１、ＳＧ２の差分信号そのものや、差分信号をゲイン倍した信号などである。
【００９２】
第３マルチプレクサーＭＵＸ３には、増幅回路ＡＭＰからの信号ＡＭＱと、センサーデバイス３０（加速度センサー）からの第４チャネルＣＨ４の信号ＶＱ４と、第５チャネルＣＨ５の信号ＶＱ５と、第６チャネルＣＨ６の信号ＶＱ６が入力される。そして第３マルチプレクサーＭＵＸ３は、第１チャネル計測期間、第２チャネル計測期間、第３チャネル計測期間においては、増幅回路ＡＭＰからの信号ＡＭＱを第３信号ＳＧ３と出力する。また第４チャネル計測期間においては第４チャネルＣＨ４の信号ＶＱ４を第３信号ＳＧ３として出力し、第５チャネル計測期間においては第５チャネルＣＨ５の信号ＶＱ５を第３信号ＳＧ３として出力する。また第６チャネル計測期間においては第６チャネルＣＨ６の信号を第３信号ＳＧ３として出力する。
【００９３】
Ａ／Ｄ変換器ＡＤＣは、第３マルチプレクサーＭＵＸ３からの第３信号ＳＧ３についてのＡ／Ｄ変換を行う。ここで第３信号ＳＧ３についてのＡ／Ｄ変換とは、第３マルチプレクサーＭＵＸ３から直接出力される第３信号ＳＧ３そのもののＡ／Ｄ変換や、第３マルチプレクサーＭＵＸ３から他の回路素子を介してＡ／Ｄ変換器ＡＤＣに入力された信号のＡ／Ｄ変換などである。
【００９４】
制御部５０は、Ａ／Ｄ変換器ＡＤＣからのデジタルデータＤＱに基づいて種々のデジタル処理を行う。具体的には制御部５０のデジタルフィルター５２がデジタルデータＤＱに基づいてデジタルフィルター処理を行う。この制御部５０の機能は、例えばゲートアレイ（Ｇ／Ａ）などのロジック回路により実現できる。
【００９５】
デジタルフィルター５２は、Ａ／Ｄ変換器ＡＤＣのサンプリング周波数の１／２以下のカットオフ周波数のローパスフィルター処理を行うものであり、所望信号の周波数成分以外の周波数成分の信号を除去する。例えばＡ／Ｄ変換器ＡＤＣが１ｋＨｚの周波数でサンプリングを行っている場合には、デジタルフィルター５２は、例えば２５０Ｈｚや１２５Ｈｚのカットオフ周波数のローパスフィルター処理を行う。このように集積回路装置内でローパスフィルター処理を行うことで、集積回路装置に接続される後段のマイクロコンピューター（ＭＣＵ）等の処理負荷を軽減することが可能になる。
【００９６】
また制御部５０は、集積回路装置内の各回路ブロックの制御を行う。例えば制御部５０は、制御信号ＳＣＡＭ、ＳＣＡＤ、ＳＣＰＷを出力して、増幅回路ＡＭＰ、Ａ／Ｄ変換器ＡＤＣ、電源回路６０を制御する。また制御信号ＳＣＭ１、ＳＣＭ２、ＳＣＭ３を出力して、マルチプレクサーＭＵＸ１、ＭＵＸ２、ＭＵＸ３での信号選択の制御を行う。
【００９７】
電源回路６０は、アナログ回路用の電源電圧ＶＤＤＡやアナロググランド電圧ＡＧＮＤ（アナログ基準電圧）を生成する。そして、生成された電源電圧ＶＤＤＡを、増幅回路ＡＭＰ、Ａ／Ｄ変換器ＡＤＣに供給し、アナロググランド電圧ＡＧＮＤを増幅回路ＡＭＰに供給する。また電源回路は、電源電圧ＶＤＤＡを、電源端子を介してセンサーデバイス３０に供給する。
【００９８】
増幅回路ＡＭＰ、Ａ／Ｄ変換器ＡＤＣは、電源回路６０から供給される電源電圧ＶＤＤＡに基づいて動作する。また増幅回路ＡＭＰは、Ａ／Ｄ変換器ＡＤＣのＡ／Ｄ変換範囲のセンター電圧となるアナロググランド電圧ＡＧＮＤに対して、第１、第２信号ＳＧ１、ＳＧ２の差分に対応する電圧を加算した電圧信号を、信号ＡＭＱとして出力する。
【００９９】
図７は図６の構成例の動作説明図である。図７に示すように第１チャネル計測期間ＴＣＨ１では、マルチプレクサーＭＵＸ１、ＭＵＸ２により、各々、信号ＶＱ１、ＶＲ１が選択され、増幅回路ＡＭＰが、出力信号ＡＭＱとしてＶＱ１、ＶＲ１の差分電圧信号ＶＤＦ１を出力する。そしてマルチプレクサーＭＵＸ３は、この差分電圧信号ＶＤＦ１を第３信号ＳＧ３としてＡ／Ｄ変換器ＡＤＣに出力する。同様に、第２チャネル計測期間ＴＣＨ２においては、マルチプレクサーＭＵＸ３は、信号ＶＱ２、ＶＲ２の差分電圧信号ＶＤＦ２を第３信号ＳＧ３としてＡ／Ｄ変換器ＡＤＣに出力する。また第３チャネル計測期間ＴＣＨ３においては、マルチプレクサーＭＵＸ３は、信号ＶＱ３、ＶＲ３の差分電圧信号ＶＤＦ３を第３信号ＳＧ３としてＡ／Ｄ変換器ＡＤＣに出力する。
【０１００】
一方、マルチプレクサーＭＵＸ３は、第４チャネル計測期間ＴＣＨ４においては、センサーデバイス３０からの信号ＶＱ４を選択して、第３信号ＳＧ３としてＡ／Ｄ変換器ＡＤＣに出力する。同様にマルチプレクサーＭＵＸ３は、第５、第６チャネル計測期間ＴＣＨ５、ＴＣＨ６においては、各々、信号ＶＱ５、ＶＱ６を選択して、第３信号ＳＧ３としてＡ／Ｄ変換器ＡＤＣに出力する。
【０１０１】
図８（Ａ）は、信号ＶＱ１、ＶＱ２と信号ＶＲ１、ＶＲ２の関係を示す説明図である。同図に示すように第１チャネル第１信号ＶＱ１は、チャネルＣＨ１の第１検出電圧の信号であり、第１チャネル第２信号ＶＲ１は、第１検出電圧の基準となる第１基準電圧の信号である。また第２チャネル第１信号ＶＱ２は、第２チャネルの第２検出電圧の信号であり、第２チャネル第２信号ＶＲ２は、第２検出電圧の基準となる第２基準電圧の信号である。第３チャネル第１信号ＶＱ３と第３チャネル第２信号ＶＲ３の関係も同様である。
【０１０２】
なお、以下では、信号ＶＱ１、ＶＱ２、ＶＱ３で示される検出電圧を、適宜、検出電圧ＶＱ１、ＶＱ２、ＶＱ３と表記し、信号ＶＲ１、ＶＲ２、ＶＲ３で示される基準電圧を、適宜、基準電圧ＶＲ１、ＶＲ２、ＶＲ３と表記する。
【０１０３】
図６のセンサーデバイス３０のジャイロセンサー１０は、Ｘ軸回りの角速度を検出するＸ軸用センサー、Ｙ軸回りの角速度を検出するＹ軸用センサー、Ｚ軸回りの角速度を検出するＺ軸用センサーを内蔵する。即ち、これらの独立したＸ軸用センサー、Ｙ軸用センサー、Ｚ軸用センサーが、１つのパッケージ（筐体）内に実装される。そしてＸ軸用センサーがチャネルＣＨ１の信号ＶＱ１、ＶＲ１を出力し、Ｙ軸用センサーがチャネルＣＨ２の信号ＶＱ２、ＶＲ２を出力し、Ｚ軸用センサーがチャネルＣＨ３の信号ＶＱ３、ＶＲ３を出力する。
【０１０４】
そしてＸ軸回りの角速度は、検出電圧ＶＱ１と基準電圧ＶＲ１の差分電圧ＶＤＦ１で表され、Ｙ軸回りの角速度は、検出電圧ＶＱ２と基準電圧ＶＲ２の差分電圧ＶＤＦ２で表される。Ｚ軸回りの角速度も同様である。
【０１０５】
この場合にＸ軸用、Ｙ軸用、Ｚ軸用の各センサーは、独立のセンサーユニットにより構成されるため、検出電圧の基準となる基準電圧（各センサーユニットのアナロググランド電圧）は、プロセスバラツキ等が原因で異なった電圧になってしまう。例えば図８（Ａ）では、チャネルＣＨ１の基準電圧ＶＲ１は、チャネルＣＨ２の基準電圧ＶＲ２よりも低くなっており、ＶＲ１とＶＲ２の間には電圧差ΔＶＲが存在する。
【０１０６】
例えば図８（Ｂ）に、ジャイロセンサー１０のＸ軸用、Ｙ軸用、Ｚ軸用の各センサーの構成例を示す。各センサーは、振動子３１０（広義には物理量トランスデューサ）、駆動回路３２０、検出回路３３０を含み、検出回路３３０は、増幅回路３３２、同期検波回路３３４、フィルター部３３６を含む。そして駆動回路３２０が駆動信号により振動子３１０を駆動し、振動子３１０からの検出信号が検出回路３３０の増幅回路（ＱＶ変換回路）３３２に入力される。同期検波回路３３４は、駆動回路３２０からの同期信号に基づいて、増幅回路３３２の出力信号に対して同期検波を行い、所望信号を抽出する。そしてフィルター部３３６が不要信号を除去するためのローパスフィルター処理を行い、検出電圧ＶＱ（ＶＱ１、ＶＱ２、ＶＱ３）の信号と基準電圧ＶＲ（ＶＲ１、ＶＲ２、ＶＲ３）の信号を出力する。
【０１０７】
ここで図８（Ｃ）に示すように、検出電圧ＶＱは角速度（ｄｐｓ）に比例するＤＣ電圧になっており、例えば角速度が速くなるほどＶＱの電圧が高くなる。
【０１０８】
そして図６のＸ軸用、Ｙ軸用、Ｚ軸用の各センサーは、検出電圧と基準電圧をペアーとして出力し、図８（Ｃ）に示すように、検出電圧と基準電圧の差分電圧が、角速度の大きさを表すものになる。
【０１０９】
このため図６のマルチプレクサーＭＵＸ１が、図７に示すようにチャネルＣＨ１、ＣＨ２、ＣＨ３の各計測期間において、各々、検出電圧ＶＱ１、ＶＱ２、ＶＱ３を選択して、増幅回路ＡＭＰに出力する。またマルチプレクサーＭＵＸ２が、チャネルＣＨ１、ＣＨ２、ＣＨ３の各計測期間において、各々、基準電圧ＶＲ１、ＶＲ２、ＶＲ３を選択して、増幅回路ＡＭＰに出力する。そして増幅回路ＡＭＰが、チャネルＣＨ１、ＣＨ２、ＣＨ３の各計測期間において、各々、ＶＤＦ１＝ＶＱ１−ＶＲ１、ＶＤＦ２＝ＶＱ２−ＶＲ２、ＶＤＦ３＝ＶＱ３−ＶＲ３の差分電圧を生成する。
【０１１０】
このように本実施形態によれば、図６のＸ軸用、Ｙ軸用、Ｚ軸用の各センサーが検出電圧と基準電圧をペアーとして出力する場合にも、検出電圧と基準電圧の差分電圧を、Ａ／Ｄ変換器ＡＤＣにより適正にＡ／Ｄ変換できる。従って、図８（Ａ）のように、チャネル間で基準電圧が異なっていても、高い精度の測定を実現できる。
【０１１１】
また本実施形態によれば、センサーデバイス３０が図６のように６チャネルの信号を出力する場合にも、６つの増幅回路を設けなくてもよく、１つの増幅回路ＡＭＰだけを設ければ済むようになる。即ち、マルチプレクサーＭＵＸ１、ＭＵＸ２、ＭＵＸ３を用いた時分割処理を行うことで、増幅回路ＡＭＰの個数を減らすことができる。これにより、集積回路装置の回路規模を大幅に削減することが可能になり、検出精度の向上と集積回路装置の小規模化を両立できるようになる。
【０１１２】
また図６では増幅回路ＡＭＰには、アナロググランド電圧ＡＧＮＤが供給される。図９（Ａ）に示すように、このアナロググランド電圧ＡＧＮＤは、Ａ／Ｄ変換器ＡＤＣのＡ／Ｄ変換範囲ＲＡＤのセンター電圧ＶＣＴとなっている。
【０１１３】
そして増幅回路ＡＭＰは、センター電圧ＶＣＴであるアナロググランド電圧ＡＧＮＤに対して、信号ＳＧ１、ＳＧ２の差分に対応する電圧ＶＤＦ（検出電圧と基準電圧の差分電圧）を加算した電圧信号ＡＭＱを出力する。
【０１１４】
このようにすれば、検出電圧と基準電圧の差分電圧により角速度検出信号が伝えられる場合にも、Ａ／Ｄ変換範囲ＲＡＤを、ＡＧＮＤを中心にした広い範囲に設定して、差分電圧をＡ／Ｄ変換することが可能になる。これによりＡ／Ｄ変換器ＡＤＣのダイナミックレンジを最大限に活用した角速度検出信号のＡ／Ｄ変換が可能になり、検出精度の向上等を図れる。
【０１１５】
また図６の構成によれば、３軸ジャイロセンサーと３軸加速度センサーからなる６軸モーションセンサーに最適な計測システムを提供できる。即ち、６軸モーションセンサーからの角速度検出信号を構成する第１、第２信号については、増幅回路ＡＭＰにおいてその差分電圧信号を生成して、Ａ／Ｄ変換器ＡＤＣによりＡ／Ｄ変換できる。一方、モーションセンサーからのシングルエンドの加速度検出信号については、マルチプレクサーＭＵＸ３を介してＡ／Ｄ変換器ＡＤＣに入力してＡ／Ｄ変換できるようになる。そして、モーションセンサーからの３チャネルの角速度検出信号と３チャネルの加速度検出信号を図７に示すように時分割に計測してＡ／Ｄ変換することで、集積回路装置の小規模化を実現できる。また図８（Ａ）等で説明したように、角速度検出信号や加速度検出信号を高精度で検出できるようになる。
【０１１６】
例えば後段のマイクロコンピューター等により角速度、加速度を積算して、角度、速度、距離を求める場合に、角速度、加速度のＤＣオフセットが大きいと、そのＤＣオフセットが積算されて、角度、速度、距離の誤差が大きくなってしまう事態が生じる。このような事態が生じると、モーションセンサーが搭載される電子機器が、実際には回転や移動をしていなくても、回転や移動をしているものとして検出されてしまう。
【０１１７】
この点、本実施形態によれば、角速度、加速度のＤＣオフセットを最小限に抑えることができる。従って、電子機器が実際には回転や移動をしていなくても回転や移動をしているものとして検出されてしまう事態を抑止できる。
【０１１８】
なお、以上では、センサーデバイス３０のチャネルＣＨ１、ＣＨ２、ＣＨ３から出力される第１、第２信号が、図８（Ａ）に示すような検出電圧の信号と基準電圧の信号である場合について説明したが、本実施形態はこれに限定されない。例えば図９（Ｂ）に示すように、チャネルＣＨ１〜ＣＨ３から出力される第１信号と第２信号は、所定電圧レベル（センター電圧）を基準に平衡な関係にある差動信号ＶＰ、ＶＮであってもよい。即ち第１信号は差動信号を構成する正極性の信号であり、第２信号は差動信号を構成する負極性の信号であってもよい。図６を例にとれば、第１チャネル第１信号ＶＱ１と第１チャネル第２信号ＶＲ１が、所定電圧レベルを基準に平衡な関係にある第１差動信号であり、第２チャネル第１信号ＶＱ２と第２チャネル第２信号ＶＲ２が、所定電圧レベルを基準に平衡な関係にある第２差動信号であってもよい。ＶＱ３、ＶＲ３の信号も同様である。
【０１１９】
このように第１、第２信号が差動信号である場合にも、マルチプレクサーＭＵＸ１、ＭＵＸ２を設け、増幅回路ＡＭＰが差分電圧を出力して、Ａ／Ｄ変換器ＡＤＣがＡ／Ｄ変換することで、検出精度の向上と集積回路装置の小規模化を両立して実現することが可能になる。
【０１２０】
４．増幅回路
図１０（Ａ）に増幅回路ＡＭＰの構成例を示す。この増幅回路ＡＭＰは、増幅回路ＡＭＰが有する演算増幅器ＯＰのオフセット電圧をキャンセルするスイッチドキャパシター回路により構成される。ここで演算増幅器ＯＰのオフセット電圧は、入力換算オフセット電圧であり、例えば演算増幅器ＯＰの第１、第２入力ノードＮＩ１、ＮＩ２の間のオフセット電圧である。
【０１２１】
なお本実施形態の増幅回路ＡＭＰは図１０（Ａ）の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したり、その接続関係を変更するなどの種々の変形実施が可能である。また増幅回路ＡＭＰとしてスイッチドキャパシター回路ではない構成の回路（例えば増幅器とＤ／Ａ変換器とオフセット調整レジスターを有する回路等）を用いてもよい。
【０１２２】
図１０（Ａ）の増幅回路ＡＭＰは、演算増幅器ＯＰと、オフセットキャンセル用キャパシターＣＯＦを含む。オフセットキャンセル用キャパシターＣＯＦは、その第２入力ノードＮＩ２（非反転入力ノード）にアナロググランド電圧ＡＧＮＤが設定された演算増幅器ＯＰ（ボルテージフォロワ接続の演算増幅器）の第１入力ノードＮＩ１（反転入力ノード）と、ＡＮＧＤノードとの間に設けられる。そして演算増幅器ＯＰのオフセット電圧に対応する電荷を記憶（蓄積）する。具体的には、キャパシターＣＯＦの一端は、第１入力ノードＮＩ１に接続されると共に、スイッチ素子ＳＷ３を介して演算増幅器ＯＰの出力ノードＮＰＱに接続される。一方、キャパシターＣＯＦの他端は、スイッチ素子ＳＷ１を介してＡＧＮＤノードに接続される。
【０１２３】
なお演算増幅器ＯＰの第２入力ノード（非反転入力ノード）はアナロググランド電圧ＡＧＮＤに設定される。このようにすることで、図９（Ａ）で説明したように、増幅回路ＡＭＰは、Ａ／Ｄ変換範囲ＲＡＤのセンター電圧ＶＣＴとなるアナロググランド電圧ＡＧＮＤに対して、第１、第２信号の差分電圧を加算した電圧信号を出力することが可能になる。
【０１２４】
また増幅回路ＡＭＰは、増幅回路ＡＭＰの入力ノードＮＩと演算増幅器ＯＰの第１入力ノードＮＩ１との間に設けられるサンプリング用キャパシターＣＳを含む。具体的には、サンプリング用キャパシターＣＳの一端は、演算増幅器ＯＰの第１入力ノードＮＩ１に接続され、サンプリング用キャパシターＣＳの他端は、第１サンプリング用スイッチ素子ＳＷＳ１及び第２サンプリング用スイッチ素子ＳＷＳ２の他端に接続される。そして第１サンプリング用スイッチ素子ＳＷＳ１、第２サンプリング用スイッチ素子ＳＷＳ２の一端には、各々、第１信号ＳＧ１、第２信号ＳＧ２が入力される。
【０１２５】
また図１０（Ａ）に示すように、オフセットキャンセル用キャパシターＣＯＦは、演算増幅器ＯＰの第１入力ノードＮＩ１と第１ノードＮＯＦとの間に設けられる。そして増幅回路ＡＭＰは、第１スイッチ素子ＳＷ１、第２スイッチ素子ＳＷ２、第３スイッチ素子ＳＷ３を更に含む。
【０１２６】
第１スイッチ素子ＳＷ１は、第１ノードＮＯＦとアナロググランド電圧ＡＧＮＤのノードとの間に設けられる。そして第１スイッチ素子ＳＷ１は、第１期間Ｔ１においてオンになり、第２期間Ｔ２においてオフになる。
【０１２７】
第２スイッチ素子ＳＷ２は、第１ノードＮＯＦと演算増幅器ＯＰの出力ノードＮＰＱとの間に設けられる。そして第２スイッチ素子ＳＷ２は、第１期間Ｔ１においてオフになり、第２期間Ｔ２においてオンになる。
【０１２８】
第３スイッチ素子ＳＷ３は、演算増幅器ＯＰの出力ノードＮＰＱと第１入力ノードＮＩ１との間に設けられる。そして第３スイッチ素子ＳＷ３は、第１期間Ｔ１においてオンになり、第２期間Ｔ２においてオフになる。
【０１２９】
また増幅回路ＡＭＰは第４スイッチ素子ＳＷ４を含む。第４スイッチ素子ＳＷ４は、演算増幅器ＯＰの出力ノードＮＰＱと増幅回路ＡＭＰの出力ノードＮＱとの間に設けられる。そして第４スイッチ素子ＳＷ４は、第１期間Ｔ１においてオフになり、第２期間Ｔ２においてオンになる。
【０１３０】
なおスイッチ素子ＳＷ１〜ＳＷ４、ＳＷＳ１、ＳＷＳ２は、例えばＣＭＯＳのトランジスター（Ｎ型トランジスター）やトランスファーゲートなどにより実現される。また本実施形態では、第１期間Ｔ１に続く期間が第２期間Ｔ２である場合を例にとり説明するが、第２期間Ｔ２に続く期間が第１期間Ｔ１であってもよい。
【０１３１】
図１１は増幅回路ＡＭＰは動作を説明する信号波形図である。図１１において、信号のＨレベルは、それに対応するスイッチ素子がオンであることを示し、信号のＬレベルは、それに対応するスイッチ素子がオフであることを示す。
【０１３２】
図１０（Ａ）は、スイッチドキャパシター回路のサンプリング期間である第１期間Ｔ１での各スイッチ素子のオン・オフ状態を示しており、図１０（Ｂ）は、ホールド期間（出力期間）である第２期間Ｔ２での各スイッチ素子のオン・オフ状態を示している。
【０１３３】
図１０（Ａ）、図１１に示すように第１期間Ｔ１では、スイッチ素子ＳＷＳ１、ＳＷ１、ＳＷ３がオンになり、スイッチ素子ＳＷＳ２、ＳＷ２、ＳＷ４がオフになる。スイッチ素子ＳＷＳ１、ＳＷ１がオンになることで、信号ＳＧ１の電圧と、アナロググランド電圧ＡＧＮＤに演算増幅器ＯＰのオフセット電圧を加算した電圧との差分電圧に対応する電荷が、キャパシターＣＳに蓄積される。またスイッチ素子ＳＷ３がオンになることで、演算増幅器ＯＰが、いわゆるボルテージフォロワ接続になり、演算増幅器ＯＰのオフセット電圧に対応する電荷がキャパシターＣＯＦに蓄積される。またスイッチ素子ＳＷ４がオフになることで、演算増幅器ＯＰの出力ノードＮＰＱと増幅回路ＡＭＰの出力ノードＮＱとの間の接続が遮断される。
【０１３４】
図１０（Ｂ）、図１１に示すように第２期間Ｔ２では、スイッチ素子ＳＷＳ２、ＳＷ２、ＳＷ４がオンになり、スイッチ素子ＳＷＳ１、ＳＷ１、ＳＷ３がオフになる。スイッチ素子ＳＷＳ２、ＳＷ２、ＳＷ４がオンになることで、信号ＳＧ１と信号ＳＧ２の差分電圧をアナロググランド電圧ＡＧＮＤに加算した電圧が、増幅回路ＡＭＰの出力ノードＮＱに出力されるようになる。
【０１３５】
例えば図１０（Ａ）において、信号ＳＧ１、ＳＧ２の電圧を、各々、ＶＱ、ＶＲと表し、キャパシターＣＳ、ＣＯＦの容量値をＣ１、Ｃ２と表す。また演算増幅器ＯＰのオフセット電圧をＶＯＦと表し、アナロググランド電圧をＡＧＮＤと表す。
【０１３６】
すると図１０（Ａ）の第１期間Ｔ１では、ノードＮＩの電位はＶＱになり、ノードＮＩ１の電位はＡＧＮＤ＋ＶＯＦになり、ノードＮＯＦの電位はＡＧＮＤになる。従って、キャパシターＣＳ、ＣＯＦに蓄積される電荷Ｑ１、Ｑ２は、下式（１）（２）のように表される。
【０１３７】
Ｑ１＝Ｃ１・（ＶＱ−ＡＧＮＤ−ＶＯＦ） （１）
Ｑ２＝−Ｃ２・ＶＯＦ （２）
一方、図１０（Ａ）の第２期間Ｔ２でのノードＮＱの出力電圧をＶＰＱと表す。すると第２期間Ｔ２では、ノードＮＩの電位はＶＲになり、ノードＮＩ１の電位はＡＧＮＤ＋ＶＯＦになり、ノードＮＯＦの電位はＶＰＱになる。従って、キャパシターＣＳ、ＣＯＦに蓄積される電荷Ｑ１’、Ｑ２’は、下式（３）（４）のように表される。
【０１３８】
Ｑ１’＝Ｃ１・（ＶＲ−ＡＧＮＤ−ＶＯＦ） （３）
Ｑ２’＝Ｃ２・（ＶＰＱ−ＡＧＮＤ−ＶＯＦ） （４）
そして電荷保存の法則により下式（５）が成立する。
【０１３９】
Ｑ１＋Ｑ２＝Ｑ１’＋Ｑ２’ （５）
そして上式（５）に上式（１）〜（４）を代入することで、下式（６）が得られる。
【０１４０】
ＶＰＱ＝（Ｃ１／Ｃ２）・（ＱＶ−ＶＲ）＋ＡＧＮＤ （６）
従って、図９（Ａ）で説明したように、増幅回路ＡＭＰの出力ノードＮＱには、信号ＳＧ１、ＳＧ２の差分に対応する電圧ＶＤＦ＝（Ｃ１／Ｃ２）・（ＱＶ−ＶＲ）がＡＧＮＤに加算された電圧ＶＰＱが出力されるようになる。
【０１４１】
また上式（６）から明らかなように、演算増幅器ＯＰのオフセット電圧ＶＯＦはキャンセルされ、出力電圧ＶＰＱには現れないようになる。従って、いわゆるオフセットフリーの増幅回路ＡＭＰを実現できる。
【０１４２】
即ち、前述の特許文献１の従来技術では、演算増幅器等のオフセット電圧をキャンセルするために、複数のＤ／Ａ変換器と複数のオフセット調整レジスターが必要になり、回路規模が大きくなるという問題がある。特に計測の精度を高めるためには、Ｄ／Ａ変換器のビット数が大きくなってしまい、これは回路の更なる大規模化を招く。更に、従来技術ではオフセットキャンセル処理が複雑になり、制御部の処理負荷が過大になるという問題もある。
【０１４３】
この点、図１０（Ａ）の構成の増幅回路ＡＭＰによれば、アナログ処理により演算増幅器ＯＰのオフセット電圧がキャンセルされる。このように演算増幅器ＯＰのオフセット電圧をキャンセルすることで、計測電圧である出力電圧ＶＰＱも高精度になり、センサー出力を高精度に計測できるようになる。また、Ｄ／Ａ変換器やオフセット調整レジスターが不要になるため、回路規模を大幅に削減できると共に省電力化も実現できる。また、ビット数が大きなＤ／Ａ変換器を用いなくても、高精度な計測が可能になるという利点もある。
【０１４４】
特に図６のようにセンサーデバイスのチャネル数が多い場合に、図１０（Ａ）のようなスイッチドキャパシター回路の増幅回路ＡＭＰを用いることは効果的である。即ち増幅回路ＡＭＰとして、オフセットキャンセル機能を有するスイッチドキャパシター回路を用いることで、複数チャネルの信号を時分割に高精度に計測できるようになる。また、従来技術のように各チャネルに対応して増幅回路を設ける必要がなく、１つの増幅回路ＡＭＰを設けるだけで済むため、回路の小規模化や低消費電力を実現できる。また制御部５０の制御処理は、マルチプレクサーＭＵＸ１、ＭＵＸ２、ＭＵＸ３の信号選択の切り替えや、増幅回路ＡＭＰ、Ａ／Ｄ変換器ＡＤＣの動作制御だけで済むため、制御部５０の処理負荷も軽減できる。
【０１４５】
なお図１０（Ａ）、図１０（Ｂ）のサンプリング用のスイッチ素子ＳＷＳ１、ＳＷＳ２は、図６のマルチプレクサーＭＵＸ１、ＭＵＸ２のスイッチ素子と共用することができる。図１２は、このようにマルチプレクサーＭＵＸ１、ＭＵＸ２のスイッチ素子と共用した場合の構成例を示す図である。
【０１４６】
例えば第１チャネル計測期間ＴＣＨ１では、図１２のマルチプレクサーＭＵＸ１、ＭＵＸ２のスイッチ素子ＳＷＱ１、ＳＷＲ１により、図１０（Ａ）、図１０（Ｂ）のスイッチ素子ＳＷＳ１、ＳＷＳ２の機能が実現される。
【０１４７】
即ち第１チャネル計測期間ＴＣＨ１の第１期間Ｔ１では、図１２のスイッチ素子ＳＷＱ１がオンになり、スイッチ素子ＳＷＲ１がオフになる。これにより図１０（Ａ）に示すスイッチ素子ＳＷＳ１のオンとスイッチ素子ＳＷＳ２のオフが実現され、検出電圧ＶＱ１がキャパシターＣＳの一端に印加されるようになる。
【０１４８】
また第１チャネル計測期間ＴＣＨ１の第２期間Ｔ２では、図１２のスイッチ素子ＳＷＱ１がオフになり、スイッチ素子ＳＷＲ１がオンになる。これにより図１０（Ｂ）に示すスイッチ素子ＳＷＳ１のオフとスイッチ素子ＳＷＳ２のオンが実現され、基準電圧ＶＲ１がキャパシターＣＳの一端に印加されるようになる。
【０１４９】
また第２チャネル計測期間ＴＣＨ２では、マルチプレクサーＭＵＸ１、ＭＵＸ２のスイッチ素子ＳＷＱ２、ＳＷＲ２により、図１０（Ａ）、図１０（Ｂ）のスイッチ素子ＳＷＳ１、ＳＷＳ２の機能が実現される。
【０１５０】
即ち第２チャネル計測期間ＴＣＨ２の第１期間Ｔ１では、スイッチ素子ＳＷＱ２がオンになり、スイッチ素子ＳＷＲ２がオフになる。これにより図１０（Ａ）に示すスイッチ素子ＳＷＳ１のオンとスイッチ素子ＳＷＳ２のオフが実現され、検出電圧ＶＱ２がキャパシターＣＳの一端に印加されるようになる。
【０１５１】
また第２チャネル計測期間ＴＣＨ２の第２期間Ｔ２では、スイッチ素子ＳＷＱ２がオフになり、スイッチ素子ＳＷＲ２がオンになる。これにより図１０（Ｂ）に示すスイッチ素子ＳＷＳ１のオフとスイッチ素子ＳＷＳ２のオンが実現され、基準電圧ＶＲ２がキャパシターＣＳの一端に印加されるようになる。
【０１５２】
また第３チャネル計測期間ＴＣＨ３も上述と同様であり、マルチプレクサーＭＵＸ１、ＭＵＸ２のスイッチ素子ＳＷＱ３、ＳＷＲ３によりスイッチ素子ＳＷＳ１、ＳＷＳ２の機能が実現される。
【０１５３】
このようにマルチプレクサーのスイッチ素子とスイッチドキャパシター回路のサンプリング用スイッチ素子を共用することで、回路の更なる小規模化や簡素化を図れる。
【０１５４】
５．集積回路装置のレイアウト
図１３に、本実施形態の集積回路装置（ＩＣ）のレイアウト配置例を示す。図１３の集積回路装置では、アナログフロントエンド回路ＡＦＥを構成する増幅回路ＡＭＰ及びマルチプレクサーＭＵＸ１、ＭＵＸ２、ＭＵＸ３と、Ａ／Ｄ変換器ＡＤＣと、制御部５０（ゲートアレイ回路）と、電源回路６０がレイアウト配置されている。
【０１５５】
Ｉ／Ｏ領域ＲＩＯ１には、図６のジャイロセンサー１０からの信号ＶＱ１〜ＶＲ３の端子（パッド）が配置されている。そして信号ＶＱ１〜ＶＲ３の信号線がＩ／Ｏ領域ＲＩＯ１からマルチプレクサーＭＵＸ１、ＭＵＸ２に配線されて、信号ＶＱ１〜ＶＲ３がマルチプレクサーＭＵＸ１、ＭＵＸ２に入力される。このマルチプレクサーＭＵＸ１、ＭＵＸ２の出力信号ＳＧ１、ＳＧ２の信号線がマルチプレクサーＭＵＸ１、ＭＵＸ２から増幅回路ＡＭＰに配線される。
【０１５６】
またＩ／Ｏ領域ＲＩＯ２には、加速度センサー２０からの信号ＶＱ４〜ＶＱ６の端子（パッド）が配置されている。そして信号ＶＱ４〜ＶＱ６の信号線がＩ／Ｏ領域ＲＩＯ２からマルチプレクサーＭＵＸ３に配線されて、信号ＶＱ４〜ＶＱ６がマルチプレクサーＭＵＸ３に入力される。また増幅回路ＡＭＰの出力信号ＡＭＱの信号線が、増幅回路ＡＭＰからマルチプレクサーＭＵＸ３に入力される。そしてマルチプレクサーＭＵＸ３の出力信号ＳＧ３の信号線がマルチプレクサーＭＵＸ３からＡ／Ｄ変換器ＡＤＣに配線される。
【０１５７】
図１３に示すように、マルチプレクサーＭＵＸ１、ＭＵＸ２、ＭＵＸ３は、増幅回路ＡＭＰとＡ／Ｄ変換器ＡＤＣの間にレイアウト配置されている。例えば図１３において第１の方向をＤ１として、Ｄ１に直交する方向を第２の方向Ｄ２とし、第１の方向Ｄ１の反対方向を第３の方向Ｄ３とし、第２の方向Ｄ２の反対方向を第４の方向Ｄ４とする。するとマルチプレクサーＭＵＸ１、ＭＵＸ２のＤ２方向側に増幅回路ＡＭＰが配置される。またマルチプレクサーＭＵＸ１、ＭＵＸ２のＤ４方向側にマルチプレクサーＭＵＸ３が配置される。そしてマルチプレクサーＭＵＸ３のＤ４方向側にＡ／Ｄ変換器ＡＤＣが配置される。
【０１５８】
そして、このようにマルチプレクサーＭＵＸ１、ＭＵＸ２、ＭＵＸ３を、増幅回路ＡＭＰとＡ／Ｄ変換器ＡＤＣの間に配置することで、Ｉ／Ｏ領域ＲＩＯ１からの信号ＶＱ１〜ＶＲ３をマルチプレクサーＭＵＸ１、ＭＵＸ２を介して効率的に増幅回路ＡＭＰに入力できるようになる。またＩ／Ｏ領域ＲＩＯ２からの信号ＶＱ４〜ＶＱ６をマルチプレクサーＭＵＸ３を介して効率的にＡ／Ｄ変換器ＡＤＣに入力できるようになる。これにより、信号ＶＱ１〜ＶＲ３、ＶＱ４〜ＶＱ６の電圧がノイズ等により変動したり、電圧ドロップが生じるなどの事態を最小限に抑えること可能になる。また、センサーデバイス３０のチャネル数が多い場合にも、センサーデバイス３０からの信号ＶＱ１〜ＶＲ３、ＶＱ４〜ＶＱ６の配線領域の大きさを最小限に抑えることができ、集積回路装置の小面積化を図れる。
【０１５９】
また図１３では、Ａ／Ｄ変換器ＡＤＣのＤ１方向側に電源回路６０が配置されている。また電源回路６０のＤ２方向側であって、且つ、アナログフロントエンド回路ＡＦＥのＤ１方向側に制御部５０が配置されている。このような配置にすることで、デジタル回路ブロックである制御部５０と、アナログ回路ブロックである電源回路６０、アナログフロントエンド回路ＡＦＥ、Ａ／Ｄ変換器ＡＤＣ等の効率的なレイアウト配置を実現できる。
【０１６０】
また図１３では、電源回路６０のＤ４方向側に電源電圧ＶＤＤＡの端子（パッド）ＰＶＤＡが配置されている。即ち電源回路６０の直近にＶＤＤＡの端子ＰＶＤＡが配置されている。そして電源回路６０は、生成した電源電圧ＶＤＤＡを端子ＰＶＤＡを介して外部のセンサーデバイス３０に供給する。この時、電源回路６０の近傍に端子ＰＶＤＡが配置されることで、センサーデバイス３０に電源電圧ＶＤＤＡを供給する際のＶＤＤＡの電圧ドロップ等を最小限に抑えることが可能になる。そして電源電圧ＶＤＤＡの電圧ドロップが最小限に抑えられることで、図２で説明したように、センサーデバイス３０の電源電圧とＡ／Ｄ変換器ＡＤＣの電源電圧の間にレシオメトリックな関係が保たれ、センサー検出信号の測定精度を向上できる。
【０１６１】
また図１３では、Ａ／Ｄ変換器ＡＤＣは、アナログフロントエンド回路ＡＦＥ（増幅回路ＡＭＰ、マルチプレクサーＭＵＸ１〜ＭＵＸ３）よりも電源回路６０に近い位置にレイアウト配置される。即ち電源回路６０とＡ／Ｄ変換器ＡＤＣの間の距離は、電源回路６０とアナログフロントエンド回路ＡＦＥの間の距離よりも短くなっている。
【０１６２】
例えば電源回路６０は、生成された電源電圧ＶＤＤＡを、電源線を介してＡ／Ｄ変換ＡＤＣや増幅回路ＡＭＰに対して供給している。そして図２で説明したように、センサーデバイス３０の電源電圧とＡ／Ｄ変換器ＡＤＣの電源電圧の間にレシオメトリックな関係が保たれないと、センサー検出信号の測定精度が悪化する。
【０１６３】
この点、図１３では、Ａ／Ｄ変換器ＡＤＣは、アナログフロントエンド回路ＡＦＥ（増幅回路ＡＭＰ等）よりも電源回路６０に近い位置にレイアウト配置されており、電源回路６０とＡ／Ｄ変換器ＡＤＣとの間でＶＤＤＡの電源線がショートパスで接続される。従って、電源回路６０からＡ／Ｄ変換器ＡＤＣに電源電圧ＶＤＤＡを供給する際のＶＤＤＡの電圧ドロップを最小限に抑えることができる。従って、センサーデバイス３０の電源電圧とＡ／Ｄ変換器ＡＤＣの電源電圧の間にレシオメトリックな関係が保たれるようになり、センサー検出信号の測定精度を向上できる。
【０１６４】
このように図１３では、電源回路６０から電源端子ＰＶＤＡへの電源線と、電源回路６０からＡ／Ｄ変換器ＡＤＣへの電源線の両方を、ショートパスで接続できるため、センサー検出信号の測定精度を更に向上できる。
【０１６５】
６．電子機器
次に本実施形態の集積回路装置を含む電子機器の構成例について、図１４を用いて説明する。なお本実施形態の電子機器は図１４の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１６６】
図１４の電子機器は、センサーデバイス３０と本実施形態の集積回路装置５００を含む。また処理部５１０、記憶部５２０、無線回路５３０、アンテナ５４０を含むことができる。
【０１６７】
センサーデバイス３０（物理量トランスデューサ）が、各種の物理量（角速度、加速度、角加速度、力、質量等）を検出する。そして物理量を電流（電荷）や電圧等に変換して、検出信号として出力する。
【０１６８】
集積回路装置５００は、センサーデバイス３０からの検出信号を受け、検出信号のＡ／Ｄ変換を行ったり、必要であればＡ／Ｄ変換後のデジタルデータに対する演算処理（信号処理）を行う。そして、得られたデジタルデータを、処理部５１０などに出力する。
【０１６９】
処理部５１０は、デジタルデータに対する種々のデジタル処理を行う。この処理部５１０の機能は、例えばマイクロコンピューターなどにより実現される。記憶部５２０は、デジタルデータ等を一時的に記憶する。この記憶部５２０の機能は、ＲＡＭなどのメモリーにより実現される。
【０１７０】
無線回路５３０は、集積回路装置５００により得られたデジタルデータに対して変調処理などを行い、アンテナ５４０を用いて外部機器（相手側の電子機器）に送信する。またアンテナ５４０を用いて、外部機器からのデータを受信し、ＩＤ認証を行ったり、センサーデバイス３０の制御等を行ってもよい。
【０１７１】
図１４の構成によれば、センサーデバイス３０により検出された情報を、外部機器に送信することが可能になり、無線機能とセンサー機能を有する種々の電子機器を実現できる。
【０１７２】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置、電子機器の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【符号の説明】
【０１７３】
ＡＦＥ アナログフロントエンド回路、ＡＭＰ 増幅回路、ＡＤＣ Ａ／Ｄ変換器、
ＰＶＤＡ 電源端子、ＶＤＤＡ 電源電圧、
ＡＧＮＤ アナロググランド電圧、ＲＡＤ Ａ／Ｄ変換範囲、
ＲＥＧ レギュレーター、ＯＰＲ、ＯＰＡＧ 演算増幅器、Ｒ１〜ＲＮ 抵抗、
ＲＬＡＣ ラダー抵抗回路、ＲＡＪＣ 電源電圧設定用抵抗回路、
ＳＥＬ１ 第１選択回路、ＳＥＬ２ 第２選択回路、
ＴＰ１１〜ＴＰ１ｉ、ＴＰ２１〜ＴＰ２ｊ、ＴＰ３１〜ＴＰ３ｋ 電圧分割タップ、
ＳＷ１１〜ＳＷ１ｉ、ＳＷ２１〜ＳＷ２ｊ、ＳＷ３１〜ＳＷ３ｋ スイッチ素子、
ＭＵＸ１〜ＭＵＸ３ 第１マルチプレクサー〜第３マルチプレクサー、
ＣＨ１〜ＣＨ６ 第１チャネル〜第６チャネル、
ＶＱ１〜ＶＱ３ 第１チャネル第１信号〜第３チャネル第１信号、
ＶＲ１〜ＶＲ３ 第１チャネル第２信号〜第３チャネル第２信号、
ＶＱ４〜ＶＱ６ 第４チャネル〜第６チャネルの信号、
ＴＣＨ１〜ＴＣＨ６ 第１チャネル計測期間〜第６チャネル計測期間、
ＯＰ 演算増幅器、ＳＷ１〜ＳＷ４、ＳＷＳ１、ＳＷＳ２ スイッチ素子、
ＣＳ サンプリング用キャパシター、ＣＯＦ オフセットキャンセル用キャパシター、
１０ ジャイロセンサー、２０ 加速度センサー、３０ センサーデバイス、
５０ 制御部、５２ デジタルフィルター、６０ 電源回路、
６２ 基準電圧生成回路、６４ 電圧分割回路、
３１０ 振動子、３２０ 駆動回路、３３０ 検出回路、３３２ 増幅回路、
３３４ 同期検波回路、３３６ フィルター部、５００ 集積回路装置、
５１０ 処理部、５２０ 記憶部、５３０ 無線回路、５４０ アンテナ
【特許請求の範囲】
【請求項１】
電源電圧を生成する電源回路と、
前記電源回路から前記電源電圧が供給され、供給された前記電源電圧に基づいて動作し、前記電源電圧により規定されるＡ／Ｄ変換範囲で、センサーデバイスからの検出信号に対応する信号についてのＡ／Ｄ変換を行うＡ／Ｄ変換器と、
前記電源回路から前記電源電圧が供給され、供給された前記電源電圧を前記センサーデバイスに供給する電源端子と、
を含むことを特徴とする集積回路装置。
【請求項２】
請求項１において、
前記電源回路は、
基準電圧を生成する基準電圧生成回路と、
生成された前記基準電圧に基づいて前記電源電圧を生成するレギュレーターとを含むことを特徴とする集積回路装置。
【請求項３】
請求項２において、
前記レギュレーターは、
前記電源電圧と低電位側電源電圧との間の電圧を分割する電圧分割回路と、
第１入力ノードに前記基準電圧が供給され、前記電圧分割回路の電圧分割タップからの電圧が第２入力ノードに供給される演算増幅器とを含むことを特徴とする集積回路装置。
【請求項４】
請求項３において、
前記電圧分割回路は、
複数の抵抗を有し、前記複数の抵抗の複数の電圧分割タップの各電圧分割タップに分割電圧を出力するラダー抵抗回路と、
前記ラダー抵抗回路と直列に設けられ、抵抗値が可変の電源電圧設定用抵抗回路と、
前記ラダー抵抗回路の前記複数の電圧分割タップのうちの１つの電圧分割タップを電圧微調整用タップとして選択し、選択された前記電圧微調整用タップからの電圧を、前記演算増幅器の前記第２入力ノードに供給する第１選択回路とを含むことを特徴とする集積回路装置。
【請求項５】
請求項４において、
前記電源電圧に基づいて動作するアナログフロントエンド回路を含み、
前記電圧分割回路は、
前記ラダー抵抗回路の前記複数の電圧分割タップのうちの１つの電圧分割タップをアナロググランド用タップとして選択し、選択された前記アナロググランド用タップからのアナロググランド電圧を、前記アナログフロントエンド回路に対して供給する第２選択回路を含むことを特徴とする集積回路装置。
【請求項６】
請求項５において、
前記第２選択回路は、
前記複数の電圧分割タップの中から、前記電源電圧設定用抵抗回路での電源電圧の設定結果に応じた電圧分割タップを、前記アナロググランド用タップとして選択することを特徴とする集積回路装置。
【請求項７】
請求項３又は４において、
前記電源電圧に基づいて動作するアナログフロントエンド回路を含み、
前記レギュレーターは、
前記電圧分割回路のアナロググランド用タップからのアナロググランド電圧を、前記アナログフロントエンド回路に対して供給することを特徴とする集積回路装置。
【請求項８】
請求項７において、
前記アナログフロントエンド回路は、
前記センサーデバイスからの検出信号が入力され、前記アナロググランド電圧がＡ／Ｄ変換範囲のセンター電圧となる信号を前記Ａ／Ｄ変換器に出力する増幅回路を含むことを特徴とする集積回路装置。
【請求項９】
請求項８において、
前記増幅回路は、
前記アナロググランド電圧に対して、前記センサーデバイスからのチャネル信号を構成する第１信号と第２信号の差分に対応する電圧を加算した電圧信号を出力することを特徴とする集積回路装置。
【請求項１０】
請求項８又は９において、
前記増幅回路は、
前記増幅回路が有する演算増幅器のオフセット電圧をキャンセルするスイッチドキャパシター回路により構成されることを特徴とする集積回路装置。
【請求項１１】
請求項８乃至１０のいずれかにおいて、
前記アナログフロントエンド回路は、
前記センサーデバイスの第１チャネルの信号を構成する第１チャネル第１信号と、前記センサーデバイスの第２チャネルの信号を構成する第２チャネル第１信号と、前記センサーデバイスからの第３チャネルの信号を構成する第３チャネル第１信号とが入力され、第１チャネル計測期間においては前記第１チャネル第１信号を第１信号として出力し、第２チャネル計測期間においては前記第２チャネル第１信号を前記第１信号として出力し、第３チャネル計測期間においては前記第３チャネル第１信号を前記第１信号として出力する第１マルチプレクサーと、
前記第１チャネルの信号を構成する第１チャネル第２信号と、前記第２チャネルの信号を構成する第２チャネル第２信号と、前記第３チャネルの信号を構成する第３チャネル第２信号とが入力され、前記第１チャネル計測期間においては前記第１チャネル第２信号を第２信号として出力し、前記第２チャネル計測期間においては前記第２チャネル第２信号を前記第２信号として出力し、前記第３チャネル計測期間においては前記第３チャネル第２信号を前記第２信号として出力する第２マルチプレクサーとを含み、
前記増幅回路は、
前記第１マルチプレクサーからの前記第１信号と前記第２マルチプレクサーからの前記第２信号の差分に対応する信号を出力することを特徴とする集積回路装置。
【請求項１２】
請求項１１において、
前記増幅回路からの信号と、前記センサーデバイスからの第４チャネルの信号と、第５チャネルの信号と、第６チャネルの信号とが入力され、前記第１チャネル計測期間、前記第２チャネル計測期間、前記第３チャネル計測期間においては前記増幅回路からの信号を第３信号として出力し、第４チャネル計測期間においては前記第４チャネルの信号を前記第３信号として出力し、第５チャネル計測期間においては前記第５チャネルの信号を前記第３信号として出力し、第６チャネル計測期間においては前記第６チャネルの信号を前記第３信号として出力する第３マルチプレクサーを含み、
前記Ａ／Ｄ変換器は、
前記第３マルチプレクサーからの前記第３信号についてのＡ／Ｄ変換を行うことを特徴とする集積回路装置。
【請求項１３】
請求項１２において、
前記センサーデバイスは、
前記第１チャネルの信号、前記第２チャネルの信号、前記第３チャネルの信号を出力するジャイロセンサーと、
前記第４チャネルの信号、前記第５チャネルの信号、前記第６チャネルの信号を出力する加速度センサーを含み、
前記ジャイロセンサーからの前記第１チャネルの信号、前記第２チャネルの信号、前記第３チャネルの信号は、各々、Ｘ軸回りの角速度又は角加速度検出信号、Ｙ軸回りの角速度又は角加速度検出信号、Ｚ軸回りの角速度又は角加速度検出信号であり、
前記加速度センサーからの前記第４チャネルの信号、前記第５チャネルの信号、前記第６チャネルの信号は、各々、Ｘ軸方向の加速度検出信号、Ｙ軸方向の加速度検出信号、Ｚ軸方向の加速度検出信号であることを特徴とする集積回路装置。
【請求項１４】
請求項１２又は１３において、
前記第１マルチプレクサー、前記第２マルチプレクサー、前記第３マルチプレクサーは、前記増幅回路と前記Ａ／Ｄ変換器の間にレイアウト配置されることを特徴とする集積回路装置。
【請求項１５】
請求項７乃至１４のいずれかにおいて、
前記Ａ／Ｄ変換器は、前記アナログフロントエンド回路よりも前記電源回路に近い位置にレイアウト配置されることを特徴とする集積回路装置。
【請求項１６】
請求項１乃至１５のいずれかに記載の集積回路装置を含むことを特徴とする電子機器。
【請求項１】
電源電圧を生成する電源回路と、
前記電源回路から前記電源電圧が供給され、供給された前記電源電圧に基づいて動作し、前記電源電圧により規定されるＡ／Ｄ変換範囲で、センサーデバイスからの検出信号に対応する信号についてのＡ／Ｄ変換を行うＡ／Ｄ変換器と、
前記電源回路から前記電源電圧が供給され、供給された前記電源電圧を前記センサーデバイスに供給する電源端子と、
を含むことを特徴とする集積回路装置。
【請求項２】
請求項１において、
前記電源回路は、
基準電圧を生成する基準電圧生成回路と、
生成された前記基準電圧に基づいて前記電源電圧を生成するレギュレーターとを含むことを特徴とする集積回路装置。
【請求項３】
請求項２において、
前記レギュレーターは、
前記電源電圧と低電位側電源電圧との間の電圧を分割する電圧分割回路と、
第１入力ノードに前記基準電圧が供給され、前記電圧分割回路の電圧分割タップからの電圧が第２入力ノードに供給される演算増幅器とを含むことを特徴とする集積回路装置。
【請求項４】
請求項３において、
前記電圧分割回路は、
複数の抵抗を有し、前記複数の抵抗の複数の電圧分割タップの各電圧分割タップに分割電圧を出力するラダー抵抗回路と、
前記ラダー抵抗回路と直列に設けられ、抵抗値が可変の電源電圧設定用抵抗回路と、
前記ラダー抵抗回路の前記複数の電圧分割タップのうちの１つの電圧分割タップを電圧微調整用タップとして選択し、選択された前記電圧微調整用タップからの電圧を、前記演算増幅器の前記第２入力ノードに供給する第１選択回路とを含むことを特徴とする集積回路装置。
【請求項５】
請求項４において、
前記電源電圧に基づいて動作するアナログフロントエンド回路を含み、
前記電圧分割回路は、
前記ラダー抵抗回路の前記複数の電圧分割タップのうちの１つの電圧分割タップをアナロググランド用タップとして選択し、選択された前記アナロググランド用タップからのアナロググランド電圧を、前記アナログフロントエンド回路に対して供給する第２選択回路を含むことを特徴とする集積回路装置。
【請求項６】
請求項５において、
前記第２選択回路は、
前記複数の電圧分割タップの中から、前記電源電圧設定用抵抗回路での電源電圧の設定結果に応じた電圧分割タップを、前記アナロググランド用タップとして選択することを特徴とする集積回路装置。
【請求項７】
請求項３又は４において、
前記電源電圧に基づいて動作するアナログフロントエンド回路を含み、
前記レギュレーターは、
前記電圧分割回路のアナロググランド用タップからのアナロググランド電圧を、前記アナログフロントエンド回路に対して供給することを特徴とする集積回路装置。
【請求項８】
請求項７において、
前記アナログフロントエンド回路は、
前記センサーデバイスからの検出信号が入力され、前記アナロググランド電圧がＡ／Ｄ変換範囲のセンター電圧となる信号を前記Ａ／Ｄ変換器に出力する増幅回路を含むことを特徴とする集積回路装置。
【請求項９】
請求項８において、
前記増幅回路は、
前記アナロググランド電圧に対して、前記センサーデバイスからのチャネル信号を構成する第１信号と第２信号の差分に対応する電圧を加算した電圧信号を出力することを特徴とする集積回路装置。
【請求項１０】
請求項８又は９において、
前記増幅回路は、
前記増幅回路が有する演算増幅器のオフセット電圧をキャンセルするスイッチドキャパシター回路により構成されることを特徴とする集積回路装置。
【請求項１１】
請求項８乃至１０のいずれかにおいて、
前記アナログフロントエンド回路は、
前記センサーデバイスの第１チャネルの信号を構成する第１チャネル第１信号と、前記センサーデバイスの第２チャネルの信号を構成する第２チャネル第１信号と、前記センサーデバイスからの第３チャネルの信号を構成する第３チャネル第１信号とが入力され、第１チャネル計測期間においては前記第１チャネル第１信号を第１信号として出力し、第２チャネル計測期間においては前記第２チャネル第１信号を前記第１信号として出力し、第３チャネル計測期間においては前記第３チャネル第１信号を前記第１信号として出力する第１マルチプレクサーと、
前記第１チャネルの信号を構成する第１チャネル第２信号と、前記第２チャネルの信号を構成する第２チャネル第２信号と、前記第３チャネルの信号を構成する第３チャネル第２信号とが入力され、前記第１チャネル計測期間においては前記第１チャネル第２信号を第２信号として出力し、前記第２チャネル計測期間においては前記第２チャネル第２信号を前記第２信号として出力し、前記第３チャネル計測期間においては前記第３チャネル第２信号を前記第２信号として出力する第２マルチプレクサーとを含み、
前記増幅回路は、
前記第１マルチプレクサーからの前記第１信号と前記第２マルチプレクサーからの前記第２信号の差分に対応する信号を出力することを特徴とする集積回路装置。
【請求項１２】
請求項１１において、
前記増幅回路からの信号と、前記センサーデバイスからの第４チャネルの信号と、第５チャネルの信号と、第６チャネルの信号とが入力され、前記第１チャネル計測期間、前記第２チャネル計測期間、前記第３チャネル計測期間においては前記増幅回路からの信号を第３信号として出力し、第４チャネル計測期間においては前記第４チャネルの信号を前記第３信号として出力し、第５チャネル計測期間においては前記第５チャネルの信号を前記第３信号として出力し、第６チャネル計測期間においては前記第６チャネルの信号を前記第３信号として出力する第３マルチプレクサーを含み、
前記Ａ／Ｄ変換器は、
前記第３マルチプレクサーからの前記第３信号についてのＡ／Ｄ変換を行うことを特徴とする集積回路装置。
【請求項１３】
請求項１２において、
前記センサーデバイスは、
前記第１チャネルの信号、前記第２チャネルの信号、前記第３チャネルの信号を出力するジャイロセンサーと、
前記第４チャネルの信号、前記第５チャネルの信号、前記第６チャネルの信号を出力する加速度センサーを含み、
前記ジャイロセンサーからの前記第１チャネルの信号、前記第２チャネルの信号、前記第３チャネルの信号は、各々、Ｘ軸回りの角速度又は角加速度検出信号、Ｙ軸回りの角速度又は角加速度検出信号、Ｚ軸回りの角速度又は角加速度検出信号であり、
前記加速度センサーからの前記第４チャネルの信号、前記第５チャネルの信号、前記第６チャネルの信号は、各々、Ｘ軸方向の加速度検出信号、Ｙ軸方向の加速度検出信号、Ｚ軸方向の加速度検出信号であることを特徴とする集積回路装置。
【請求項１４】
請求項１２又は１３において、
前記第１マルチプレクサー、前記第２マルチプレクサー、前記第３マルチプレクサーは、前記増幅回路と前記Ａ／Ｄ変換器の間にレイアウト配置されることを特徴とする集積回路装置。
【請求項１５】
請求項７乃至１４のいずれかにおいて、
前記Ａ／Ｄ変換器は、前記アナログフロントエンド回路よりも前記電源回路に近い位置にレイアウト配置されることを特徴とする集積回路装置。
【請求項１６】
請求項１乃至１５のいずれかに記載の集積回路装置を含むことを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１２−４３８７７（Ｐ２０１２−４３８７７Ａ）
【公開日】平成２４年３月１日（２０１２．３．１）
【国際特許分類】
【出願番号】特願２０１０−１８２０９１（Ｐ２０１０−１８２０９１）
【出願日】平成２２年８月１７日（２０１０．８．１７）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２４年３月１日（２０１２．３．１）
【国際特許分類】
【出願日】平成２２年８月１７日（２０１０．８．１７）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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