【課題】リカバリ損失の低減が図れ、かつ、ノイズによるセルフターンオンが生じ難い構造の半導体装置を提供する。
【解決手段】ゲート電極８を深さの異なる第１、第２ゲート電極８ａ、８ｂを備えたダブルゲート構造とする。このような構造では、第１、第２ゲート電極８ａ、８ｂのうちの第１ゲート電極８ａのみをオンさせることで、ｐ型ベース領域３に対して反転層を形成しながらも、その反転層がｎ^-型ドリフト層２とｎ⁺型不純物領域４とを繋ぐ深さまでは形成されないようにすることができる。この第１ゲート電極８ａを過剰キャリア注入抑制ゲートとして機能させる。 （もっと読む）

【課題】安定した静電気保護機能を有する半導体装置を提供すること。
【解決手段】半導体装置は、シリコン柱を有するシリコン基板、シリコン柱の側壁に沿って形成されたゲート電極、ゲート電極とシリコン柱との間に形成されたゲート絶縁膜シリコン柱の上部に形成された上部拡散層、及びシリコン基板において上部拡散層より下方に形成された下部拡散層、を有する縦型ＭＯＳトランジスタと、下部拡散層と電気的に接続されたパッドと、を備える。サージ電圧が印加された際に下部拡散層と基板との間においてブレイクダウンが発生する。 （もっと読む）

【課題】エッチング装置の経時変化や状態変化等によらずトレンチの深さのばらつきを低減することができる半導体装置の製造方法を得る。
【解決手段】まず、所望の深さよりも浅い深さを持つトレンチ１６をＳｉ基板１０の主面に形成する。次に、トレンチ１６の深さを測定する。トレンチ１６の底面からＳｉ基板１０に酸素イオン１８を注入する。この際に、測定したトレンチ１６の深さと所望の深さの差に基づいて酸素イオン１８の注入エネルギーを調整して、Ｓｉ基板１０の所望の深さに酸素イオン１８が注入されるようにする。次に、熱処理を行って酸素イオン１８を注入した位置にＳｉＯ_２膜２２を形成する。次に、ＳｉＯ_２膜２２をエッチングストッパとして用いて、トレンチ１６の底面からＳｉ基板１０を更にエッチングしてトレンチ２４を形成する。その後、ＳｉＯ_２膜２２を除去する。 （もっと読む）

【課題】複数のＭＯＳ型半導体素子が集積された半導体集積回路であって、ゲートスクリーニング試験を効率的に実施することのできる半導体集積回路を提供すること。
【解決手段】ＩＣ４００は、ＭＯＳ型半導体素子であるＭＯＳＦＥＴとその制御回路とを１チップ内に４チャンネル設けたＩＣであり、パワーＭＯＳＦＥＴ４０１〜４０４のゲート電極に電圧レベルシフト回路４０５〜４０８が接続され、各電圧レベルシフト回路に制御回路４０９〜４１２が接続される。各ＭＯＳＦＥＴからのゲート電極がすべて逆流防止回路４１３に接続され、その先にゲートスクリーニング試験端子Ｇが１つ接続される。制御回路４０９〜４１２の入力には入力端子ＩＮ１〜ＩＮ４、電源にはドレイン端子Ｄ１〜Ｄ４、グランドにはソース端子Ｓ１〜Ｓ４が接続される。パワーＭＯＳＦＥＴ４０１〜４０４のソース電極はソース端子Ｓ１〜Ｓ４に、ドレイン電極はドレイン端子Ｄ１〜Ｄ４に接続される。 （もっと読む）

【課題】従来技術によるスイッチ回路装置では、ドライバ回路がアンテナ端子とポートとの間に振幅の大きい高周波信号を入力した際に、ドライバ回路内部でリーク電流が発生し、スイッチ回路装置の消費電力が増大する、という問題がある。
【解決手段】ドライバ回路の出力部に、リーク電流抑制回路部を設ける。本発明のスイッチ回路装置によれば、リーク電流抑制回路部が高周波信号の侵入を抑制するので、ドライバ回路は出力状態を保持することが出来て、リーク電流の問題が解決される。 （もっと読む）

【課題】トレンチゲート構造を構成するトレンチの間にエミッタコンタクト用のトレンチを設けない構造であっても、ダイオード動作時にＩＧＢＴセルからダイオードセルへの過剰なホール注入を抑制する。
【解決手段】ＩＧＢＴセル１０のベース層３１に、トレンチ３５の深さ方向にエミッタ領域３８および第１コンタクト領域３９よりも深いフローティング層４０を設けている。このフローティング層４０は、ベース層３１をエミッタ領域３８および第１コンタクト領域３９側の領域とドリフト層３０側の領域とに分割している。また、ダイオードセル２０にはフローティング層４０およびエミッタ領域３８を設けない構造とする。これにより、ダイオードセル２０の動作時に、フローティング層４０が電位の壁となるので、ＩＧＢＴセル１０の第１コンタクト領域３９からダイオードセル２０への過剰なホール注入を抑制できる。 （もっと読む）

【課題】ＥＳＤ（ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ）回路内の寄生抵抗を低減させる。
【解決手段】基板、基板内に形成され第１導電型を有する外部ウェル、外部ウェル内に形成され第１導電型に反対になる第２導電型を有する内部ウェル、内部ウェルの表面に配される第１導電型の第１高濃度ドーピング領域、内部ウェルの表面に配される第２導電型の第２高濃度ドーピング領域、外部ウェルの表面に配される第１導電型の第３高濃度ドーピング領域、を含み、第２高濃度ドーピング領域は、第１高濃度ドーピング領域と第３高濃度ドーピング領域との間でそれぞれから離隔され、第１高濃度ドーピング領域と第２高濃度ドーピング領域との間、第２高濃度ドーピング領域と第３高濃度ドーピング領域との間、の空間のうち少なくともいずれか一つには、素子分離構造体が存在してないＥＳＤ保護素子。 （もっと読む）

【課題】薄膜キャパシタにおける諸特性低下の原因となるヒロックを抑制し、リーク電流特性及び絶縁耐圧特性に優れた薄膜キャパシタを製造する。
【解決手段】下部電極を形成した後、３００℃よりも高い温度のアニール処理を行わずに薄膜形成前駆体溶液を下部電極上に塗布し、乾燥は室温〜４５０℃の範囲内の所定の温度で行い、焼成は乾燥温度よりも高い４５０〜８００℃の範囲内の所定の温度で行い、塗布から焼成までの工程は塗布から焼成までの工程を１回又は２回以上行うか或いは塗布から乾燥までの工程を２回以上行った後、焼成を１回行い、初回の焼成後に形成される誘電体薄膜の厚さは２０〜６００ｎｍにする。下部電極の厚さと初回の焼成後に形成される誘電体薄膜の厚さの比（下部電極の厚さ／誘電体薄膜の厚さ）は０．１０〜１５．０の範囲とするのが好ましい。 （もっと読む）

【課題】電源分離時の内部回路破壊を抑制すると共に、設計検証が容易な半導体装置を提供すること。
【解決手段】半導体装置は、第１電源系と、第２電源系と、第１電源系と第２電源系とを電気的に接続する信号配線と、を備える。第１電源系は、電源配線と、接地配線と、信号配線が接続され、第２電源系からの信号が入力される入力回路と、電源配線と接地配線との間に配され、信号配線とノードを直接形成していない第１保護素子と、を有する。第１保護素子は、容量素子を有すると共に、デバイス帯電モデルにおける静電放電時に入力回路の電源電位ノード又は接地電位ノードの電位変化を緩和させる。 （もっと読む）

【課題】小さな面積で電源端子との間に保護素子が設けられていないオープンドレイン信号端子のＥＳＤ保護を図る半導体装置を提供する。
【解決手段】第１導電型ウェルの表面にソースが第２の電源に接続され、ドレインがオープンドレイン信号端子に接続された第２導電型ＭＩＳトランジスタを設ける。ＭＩＳトランジスタの電流が流れる方向と並行にＭＩＳトランジスタの両側に第２導電型の第１領域を設け、オープンドレイン信号端子に接続する。その全体を第２の電源に接続された第１導電型ガードリングで囲い、さらにその外側を第１の電源に接続された第２導電型ガードリングで囲う。 （もっと読む）