【課題】ＬＳＩの全体動作のパフォーマンス低下を抑えながら各ブロックに対する電源供給の制御を行うことができ、且つＬＳＩ内部のパワースイッチの故障を検出することが可能な半導体装置及び半導体テスト方法を提供することを目的としている。
【解決手段】機能毎に分割されたブロックに対する電源の供給と遮断を制御する半導体装置であって、前記ブロックに供給される電源電圧と当該半導体装置全体に供給される電源電圧とを比較する電圧比較手段と、前記電圧比較手段の出力の変化により、前記ブロックに供給される電源電圧の変化時間を計測する計測手段と、を有する。 （もっと読む）

【課題】ＴＥＧパターンより上の層を除去しなくてもＴＥＧパターンを用いた検査を行うことができるようにする。
【解決手段】複数の配線層２００，３００，４００は第１ＴＥＧパターン３０の上に形成されている。複数の配線層２００，３００，４００には、それぞれ配線２４２，３４２，４４２及び複数のダミーパターン２２４，３２４，４２４が形成されている。電極パッド４４４は、最上層の配線層４００に形成されている。そして平面視において、第１ＴＥＧパターン３０は、いずれの配線２４２，３４２，４４２及びダミーパターン２２４，３２４，４２４にも重なっていない。 （もっと読む）

【課題】 半導体装置が装置に実装された状態での熱特性を求めて、ジャンクション温度の推定に適用する。
【解決手段】 本発明は、ジャンクション温度が制限温度を超えると、当該半導体装置の負荷を低下させる熱保護手段を備えた半導体装置の熱特性を推定する熱特性推定装置と、熱特性を利用して半導体装置のジャンクション温度を推定する温度推定装置に関する。そして、本発明の熱特性推定装置は、半導体装置のジャンクション温度が制限温度となる消費電力で半導体装置を動作させた状態で半導体装置の周囲の雰囲気温度を測定する手段と、測定した温度を利用して、半導体装置の熱特性を推定する手段とを有することを特徴とする。 （もっと読む）

【課題】容量素子の単位面積当たりの容量を増加させる。
【解決手段】複数の第１電極１１０は互いに離間している。第２電極１２０は複数の第１電極１１０と同一の第１配線層１０２に位置している。図３に示すように複数の第１電極１１０は、第１の六角形の各頂点及び中心に、それぞれの中心が重なるように配置されており、第２電極１２０は、複数の第１電極１１０それぞれの全周に対向している。第１の六角形は、同一形状の２つの二等辺三角形を、底辺が互いに対向する向きに配置することにより、６つの頂点の位置が定められている。 （もっと読む）

【課題】配線抵抗及び寄生インダクタンスを低減し、スパイク状のノイズの低減を図る。
【解決手段】ＤＣ−ＤＣコンバータ１１０の半導体装置２０は、第１スイッチ素子Ｑ１と、第２スイッチ素子Ｑ２と、入力電位Ｖinが与えられる第１配線層と、インダクタＬと接続される第２配線層と、基準電位ＧＮＤが与えられる第３配線層と、インダクタＬと接続される第４配線層と、を有し、これらが同一層において一方向に並んで配置される。実装用基板１０は、入力電位Ｖinが与えられ、第１配線パターンと導通し、半導体装置の実装領域に対して一方側に隣接して配置された第５配線パターン１５と、基準電圧ＧＮＤが与えられ、第３配線パターンと導通し、実装領域に対して一方側に隣接して配置された第６配線パターン１６と、第２配線パターン及び第４配線パターンと導通し、実装領域に対して他方側に隣接して配置された第７配線パターン１７と、を有する。 （もっと読む）

【課題】集積回路を有するウェーハの無線試験を行うためのウェーハ上に形成された試験回路を含む装置および方法を提供する。
【解決手段】ウェーハ１６の外部にある試験ユニット１２、および集積回路を含むウェーハ上に製造された少なくとも1つの試験回路１４を含む。試験ユニット１２は、RF信号を送信し、試験回路１４に電力を供給する。試験回路１４は、可変リング発振器を含み、集積回路の公称動作周波数での一連のパラメータ試験を実行し、試験結果を分析のために試験ユニット１２に送信する。 （もっと読む）

【課題】サイズやコストを増大させることなく、テスト容易なシステムインパッケージを実現するとともに、そのシステムインパッケージをテストボードとして活用する。
【解決手段】テスト容易化回路内装ＳＩＰ１ｃは、少なくともその１つに集積回路チップが搭載された複数のコア基板を、絶縁樹脂層を介して貼り合わせて構成するとともに、コア基板に形成された配線層を、スルーホールを介して接続して構成される。そのコア基板の１つであるテスト容易化回路内装基板１０ｃには、テスト対象の集積回路であるＤＵＴ１２１を装着するソケット１２２が搭載されており、また、そのソケット１２２内に設けられたポゴピン１２２０には、インピーダンス整合用のチップ抵抗１２２４、インダクタ１２２５などの受動素子が設けられている。 （もっと読む）

【課題】低電位領域と高電位の配線が交差することの無い優れた耐圧性能を示す半導体装置を提供することを課題とする。
【解決手段】本発明の半導体装置は、ロジック回路（５０１）と、ロジック回路からの制御信号に従い低電位側パワー素子を駆動する低電位側駆動回路（５０２）と、ロジック回路からの制御信号がレベルシフト回路を介して入力され、高電位側パワー素子（５０６）を駆動する高電位側駆動回路（５０５）と、複数に重なったトレンチ分離領域により、前記高電位側パワー素子を含む高電位島を分離する多重トレンチ分離領域（５０８）と、を有する。 （もっと読む）

【課題】小さいサイズでラッチアップの発生を防止できる半導体装置を提供する。
【解決手段】第１導電型の半導体基板１と、前記半導体基板内に形成された第１導電型の第１ウェル領域４と、前記半導体基板内に形成され、第１ウェル領域と隣り合う領域に配置された第２導電型のエピタキシャル領域２と、前記エピタキシャル領域内下方の領域に形成され、前記エピタキシャル領域よりも不純物濃度が高い第２導電型の埋め込み領域６と、第１ウェル領域と前記エピタキシャル領域及び前記埋め込み領域との境界に形成されたトレンチ８と、第１ウェル領域上に形成され、第２導電型のソース及びドレイン領域を有する第１半導体素子と、前記エピタキシャル領域上に形成され、第１導電型のソース及びドレイン領域を有する第２半導体素子と、を備える。 （もっと読む）

【課題】工程を追加せずに、アライメントマークの形成領域におけるゲート電極膜の残渣を低減する。
【解決手段】半導体装置の製造方法は、アライメントマーク１０を有する第１領域Ｒ１と、抵抗体４０が形成される第２領域Ｒ２と、ゲート電極１５が形成される第３領域Ｒ３と、を主面１ａに有する基板の主面１ａ上に、金属材料を含有するゲート電極膜１１を形成する工程を有する。更に、第１及び第２領域Ｒ１、Ｒ２のゲート電極膜１１を等方性エッチングにより除去する工程を有する。更に、ゲート電極膜１１を除去した第２領域Ｒ２と、第３領域Ｒ３と、に導電膜（ポリシリコン膜１３）を成膜する工程を有する。更に、導電膜を成膜する工程の後に、基板の主面１ａ上にフォトレジスト膜を形成し、アライメントマーク１０をアライメントに用いて所定のパターンをフォトレジスト膜に転写する工程を有する。 （もっと読む）