電圧制御可変容量及び電圧制御発振器
【課題】集積回路上に構成可能で、容量可変比率が大きくかつＱ値が高く、ＶＣＯを構成した時に直線性の高い制御電圧と発振周波数の関係を実現する電圧可変型容量を提供すること。
【解決手段】下部電極を共通接続した複数のＭＯＳ型容量素子（CM1〜CMn）と、該複数のＭＯＳ型容量素子の上部電極に一端を接続し、他端を共通接続する同数の非電圧可変型容量（C1〜Cn）と、これらのＭＯＳ型容量素子と非電圧可変型容量の接続点に夫々異なる固定バイアス電圧を与える手段（VB1〜VBn及び抵抗）により構成され、前記複数のＭＯＳ型容量の共通接続された下部電極に制御電圧を加える。
【解決手段】下部電極を共通接続した複数のＭＯＳ型容量素子（CM1〜CMn）と、該複数のＭＯＳ型容量素子の上部電極に一端を接続し、他端を共通接続する同数の非電圧可変型容量（C1〜Cn）と、これらのＭＯＳ型容量素子と非電圧可変型容量の接続点に夫々異なる固定バイアス電圧を与える手段（VB1〜VBn及び抵抗）により構成され、前記複数のＭＯＳ型容量の共通接続された下部電極に制御電圧を加える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御電圧により容量が変化する電圧制御可変容量及びこれを用いた電圧制御発振器に関する。
【背景技術】
【０００２】
半導体集積回路上で使用可能な電圧制御可変容量としては、バラクターダイオード及びＭＯＳ型容量素子の２種類が知られている。半導体集積回路上に実現可能なバラクターダイオードは、図１２に示すように容量値の可変比率（最少容量値と最大容量値の比率）が少なく、電圧制御型発振回路等に用いる場合、大きな周波数可変幅が得られないという問題がある。
【０００３】
ＶＣＸＯ（Ｖoltage Controlled Crystal Ｏscillator）等の電圧制御発振器は、外部より印加される制御電圧により、発振回路に組み込まれた容量値を可変する事によりその発振周波数を制御する機能を持っている。この可変容量素子としてはバラクターダイオードが一般的に用いられるが、集積回路上で実現可能なバラクターダイオードは、最小容量値と最大容量値の比率が２倍程度と少ない。これは集積回路を形成するためのプロセスでは濃度勾配が急峻なＰＮ接合を実現できないことに起因する。
【０００４】
一方、集積回路上に実現可能で容量可変幅の広い電圧可変型容量としてＭＯＳ型の容量が知られている。ＭＯＳ型の電圧可変型容量はバラクターダイオード（ＰＮ接合ダイオード）の可変幅の２倍近い可変幅を実現できる。しかし、ＭＯＳ型の電圧可変型容量はＭＯＳ型トランジスタの閾値(Ｖｔ)付近の電圧（約０．５Ｖ）で容量値が急峻に変化するため、制御電圧に含まれる雑音成分で容量値が変調を受けやすく、この結果、電圧制御型発振器の位相雑音を劣化させる上、制御電圧と発振周波数の関係の直線性が悪いと云う欠点がある。
【０００５】
そこで特許文献１には、ＭＯＳ型トランジスタのソース、ドレインを短絡したＭＯＳ型容量素子のゲート側にコンデンサを接続し、こうして形成されたＭＯＳ型容量素子とコンデンサとの直列回路を並列に接続し、前記ソース、ドレインの短絡部分に制御電圧を印加すると共にＭＯＳ型容量素子とコンデンサとの間にバイアス電圧を印加する可変容量が提案されている。この可変容量は、バイアス電圧の大きさが各直列回路の間で互いに異なり、このため制御電圧を順次大きくしていくと、各ＭＯＳ型容量素子のゲート、ソース（ドレイン）間の電圧が順次しきい値を越えてＭＯＳ型容量素子の容量値が減少していく。従って容量の可変比率が大きいが、反転層で形成される寄生抵抗が容量に直列に挿入されるため、可変容量のＱ値が低いという欠点があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−６４６９１：図１０
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、容量値の可変比率（最少容量値と最大容量値の比率）が大きく、例えば電圧制御発振器を構成した時に直線性の高い制御電圧と発振周波数の関係を実現することができ、且つＱ値の高い電圧可変型容量を提供するものである。本発明の他の目的は、直線性の高い制御電圧と発振周波数の関係が得られ、また発振周波数の調整幅が大きい電圧制御発振器を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の電圧制御可変容量は、
（１）シリコン層内に形成されたＮ型のウエル層と、このウエル層の上にゲート酸化膜を介して形成されたゲート電極と、前記ゲート電極に対して面方向に離間した位置にて前記ウエル層内に形成され、ウエル層よりもＮ型の不純物濃度が多いＮ＋層からなるコンタクト層と、を備えたＭＯＳ型容量素子を複数用いること、
（２）前記複数のＭＯＳ型容量素子のコンタクト層の各々が電気的に共通に接続されたこと、
（３）各ＭＯＳ型容量素子のゲート電極に互いに異なるバイアス電圧を供給するためのバイアス電圧供給部を設けたこと、
（４）一端が夫々前記ＭＯＳ型容量素子のゲート電極に接続され、他端が共通に接続された複数の非電圧可変型容量素子を設けたこと、
（５）前記ＭＯＳ型容量素子のウエル層にソース、ドレインを形成してＭＯＳ型トランジスタを構成したときのしきい値電圧をＶｔとすると、大きさが隣合うバイアス電圧同士の差が前記しきい値電圧Ｖｔよりも小さく設定されていること、を備え、
前記コンタクト層に制御電圧を供給することにより、前記複数のＭＯＳ型容量素子の共通接続点と前記複数の非電圧可変型容量素子の共通接続点との間の容量値が制御されることを特徴とする。
【０００９】
各非電圧可変型容量素子の容量部分は、例えばゲート電極に重ねて設けられる。
【００１０】
他の発明の電圧制御可変容量は、
（１）シリコン層内に形成されたＰ型のウエル層と、このウエル層の上にゲート酸化膜を介して形成されたゲート電極と、前記ゲート電極に対して面方向に離間した位置にて前記ウエル層内に形成され、ウエル層よりもＰ型の不純物濃度が多いＰ＋層からなるコンタクト層と、を備えたＭＯＳ型容量素子を複数用いること、
（２）前記複数のＭＯＳ型容量素子のゲート電極の各々が電気的に共通に接続されたこと、
（３）各ＭＯＳ型容量素子のコンタクト層に互いに異なるバイアス電圧を供給するためのバイアス電圧供給部を設けたこと、
（４）一端が夫々前記ＭＯＳ型容量素子のコンタクト層に接続され、他端が共通に接続された複数の非電圧可変型容量素子を設けたこと、
（５）前記ＭＯＳ型容量素子のウエル層にソース、ドレインを形成してＭＯＳ型トランジスタを構成したときのしきい値電圧をＶｔとすると、大きさが隣合うバイアス電圧同士の差が前記しきい値電圧Ｖｔよりも小さく設定されていること、を備え、
前記ゲート電極に制御電圧を供給することにより、前記複数のＭＯＳ型容量素子の共通接続点と前記複数の非電圧可変型容量素子の共通接続点との間の容量値が制御されることを特徴とする。
【００１１】
更に他の発明に係る電圧制御可変容量は、
（１）シリコン層内に形成されたＮ型のウエル層と、このウエル層の上にゲート酸化膜を介して形成されたゲート電極と、前記ゲート電極に対して面方向に離間した位置にて前記ウエル層内に形成され、ウエル層よりもＮ型の不純物濃度が多いＮ＋層からなるコンタクト層と、を備えたＭＯＳ型容量素子を複数用いること、
（２）前記複数のＭＯＳ型容量素子のコンタクト層の各々が電気的に共通に接続されたこと、
（３）各ＭＯＳ型容量素子のゲート電極に互いに異なるバイアス電圧を供給するためのバイアス電圧供給部を設けたこと、
（４）前記ＭＯＳ型容量素子のウエル層にソース、ドレインを形成してＭＯＳ型トランジスタを構成したときのしきい値電圧をＶｔとすると、大きさが隣合うバイアス電圧同士の差が前記しきい値電圧Ｖｔよりも小さく設定されていること、を備え、
前記コンタクト層に制御電圧を供給することにより、前記複数のＭＯＳ型容量素子の共通接続点とＭＯＳ型容量素子のゲート電極側との間の容量値が制御されることを特徴とする。
【００１２】
更にまた他の発明の電圧制御可変容量は、
（１）シリコン層内に形成されたＰ型のウエル層と、このウエル層の上にゲート酸化膜を介して形成されたゲート電極と、前記ゲート電極に対して面方向に離間した位置にて前記ウエル層内に形成され、ウエル層よりもＰ型の不純物濃度が多いＰ＋層からなるコンタクト層と、を備えたＭＯＳ型容量素子を複数用いること、
（２）前記複数のＭＯＳ型容量素子のゲート電極の各々が電気的に共通に接続されたこと、
（３）各ＭＯＳ型容量素子のコンタクト層に互いに異なるバイアス電圧を供給するためのバイアス電圧供給部を設けたこと、
（４）前記ＭＯＳ型容量素子のウエル層にソース、ドレインを形成してＭＯＳ型トランジスタを構成したときのしきい値電圧をＶｔとすると、大きさが隣合うバイアス電圧同士の差が前記しきい値電圧Ｖｔよりも小さく設定されていること、を備え、
前記ゲート電極に制御電圧を供給することにより、前記複数のＭＯＳ型容量素子の共通接続点とＭＯＳ型容量素子のコンタクト層側との間の容量値が制御されることを特徴とする。
【００１３】
他の発明は、電圧制御可変容量を用いた電圧制御発振器において、本発明の電圧制御可変容量を用いたことを特徴とする。
【発明の効果】
【００１４】
本発明は、複数のＭＯＳ型容量素子の一端側の電極を共通に接続して共通接続点に制御電圧を印加するようにしている。そして各ＭＯＳ型容量素子の他端側の電極にバイアス抵抗を介してバイアス電圧を印加し、一端が夫々前記ＭＯＳ型容量素子のゲート電極に前記バイアス抵抗を介さずに接続され、他端が共通に接続された複数の非電圧可変型容量素子を設けている。
【００１５】
また他の発明は、複数のＭＯＳ型容量素子の一端側の電極を共通に接続して共通接続点に制御電圧を印加するようにし、各ＭＯＳ型容量素子の他端側の電極にバイアス電圧を印加している。
【００１６】
そしていずれの発明においても、互いに隣接するバイアス電圧の大きさをしきい値電圧よりも小さく設定していることから、制御電圧を大きくしていくと順次ＭＯＳ型容量素子の容量値が減少する。従って集積回路上に構成可能で、容量可変比率が大きく、ＶＣＯを構成した時に直線性の高い制御電圧と発振周波数の関係を実現できる。またＱ値の高い電圧制御可変容量が得られる。
【図面の簡単な説明】
【００１７】
【図１】本発明の電圧制御可変容量の第１の実施の形態を示す回路図である。
【図２】第１の実施の形態に用いられるＭＯＳ型容量素子の構造を示す平面図及び断面図である。
【図３】本発明の電圧可変型容量の制御電圧と容量値の関係を示す特性図である。
【図４】図１の容量値（ＣＭ１〜ＣＭ１０及びＣ１〜Ｃ１０）の重み付けを変え、共振回路を接続した場合の並列共振周波数（即ちＶＣＯを構成した場合の発振周波数）の変化量を示す図である。
【図５】第１の実施の形態の変形例に用いられるＭＯＳ型容量素子の構造を示す断面図である。
【図６】第１の実施の形態に係る電圧制御可変容量を用いた電圧制御発振器の回路の構成例を示す回路図である。
【図７】第１の実施の形態に係る電圧制御可変容量を用いた電圧制御発振器の回路の構成例を示す回路図である。
【図８】本発明の電圧制御可変容量の第２の実施の形態に用いられるＭＯＳ型容量素子の構造を示す断面図である。
【図９】本発明の電圧制御可変容量の第２の実施の形態を示す回路図である。
【図１０】第２の実施の形態に係る電圧制御可変容量を用いた電圧制御発振器の回路の構成例を示す回路図である。
【図１１】第２の実施の形態に係る電圧制御可変容量を用いた電圧制御発振器の回路の構成例を示す回路図である。
【図１２】バラクターダイオード及びＭＯＳ型容量素子について、制御電圧と容量値の関係を示す特性図である。
【発明を実施するための形態】
【００１８】
図１は本発明の第１の実施の形態に係る電圧制御可変容量の回路構成を示している。ＣＭ１〜ＣＭｎは、ＭＯＳ型容量素子であり、これらＭＯＳ型容量素子ＣＭ１〜ＣＭｎの一端側の電極ＭＡは共通のノードＡに接続されている。ＭＯＳ型容量素子ＣＭ１〜ＣＭｎの他端側の電極ＭＢは、非電圧可変型容量素子であるコンデンサＣ１〜Ｃｎの一端側に夫々接続されている。なおＭＯＳ型容量素子ＣＭ１、ＣＭ２に、代表して電極ＭＡ、電極ＭＢの符号を示してある。コンデンサＣ１〜Ｃｎの他端側は共通のノードＢに接続されている。従ってノードＡとノードＢとの間には、ＭＯＳ型容量素子ＣＭ１とコンデンサＣ１との直列回路、ＭＯＳ型容量素子ＣＭ２とコンデンサＣ２との直列回路、‥‥‥ＭＯＳ型容量素子ＣＭｎとコンデンサＣｎとの直列回路が互いに並列に接続された構成となっている。
【００１９】
そして各ＭＯＳ型容量素子ＣＭｋとコンデンサＣｋとの間には、バイアス電圧（直流電圧）ＶＢｋがバイアス電圧供給部１から供給されている。バイアス電圧供給部１の一端側は接地されている。なおｋは１からｎまでの整数であり、記載を簡略化するために用いている。即ち、ＭＯＳ型容量素子ＣＭ１とコンデンサＣ１との間には、バイアス電圧ＶＢ１が供給され、ＭＯＳ型容量素子ＣＭ２とコンデンサＣ２との間には、バイアス電圧ＶＢ２が供給され、‥‥‥ＭＯＳ型容量素子ＣＭｎとコンデンサＣｎとの間には、バイアス電圧ＶＢｎが供給されているということである。Ｒは例えば１００ｋΩ以上の抵抗値を持つ抵抗であり、Ｒの両端の直流電圧値は同じである。バイアス電圧ＶＢｋの大きさについては後述する。
【００２０】
ここでバイアス電圧供給部１から、各ＭＯＳ型容量素子ＣＭｋとコンデンサＣｋとの接続点までの間の抵抗（バイアス抵抗Ｒ）の抵抗値は、容量のＱ値を高くするためにできるだけ大きな値とすることが望ましいが、集積回路上に構成する場合には、面積（＝コスト）と特性とのトレードオフで考える必要がある。一般的には、バイアス抵抗Ｒの抵抗値を発振周波数ｆ０におけるＭＯＳ型容量素子ＣＭｋ及びコンデンサＣｋの各インピーダンスよりも十分に大きな値に設定する必要がある。前記インピーダンスは、各々１／（２π・ｆ０・ＣＭｋ）及び１／（２π・ｆ０・Ｃｋ）で与えられ、バイアス抵抗Ｒの抵抗値は、これらインピーダンスのうちの大きい方の値よりも２桁以上大きな値とすることが望ましい。
【００２１】
図１の実施形態では、前記複数のＭＯＳ型容量素子ＣＭ１〜ＣＭｎの共通接続されたノードＡに図示しない制御電圧供給部から制御電圧を加えることにより、前記ＭＯＳ型容量素子ＣＭ１〜ＣＭｎの共通接続点と前記非電圧可変型容量であるコンデンサＣ１〜Ｃｎの共通接続点間の容量値を制御する電圧制御型可変容量を実現している。この電圧制御型可変容量を水晶発振回路に利用する場合には、ノードＢに発振素子である水晶振動子が接続されることになる。
【００２２】
また図２はＭＯＳ型容量素子ＣＭ１〜ＣＭｎの構造を示している。２はシリコン（Ｓｉ）基板であり、このシリコン基板２の上には、シリコン酸化（ＳｉＯ２）膜４０が積層されている。シリコン基板２及びシリコン酸化（ＳｉＯ２）膜４０については、図面をわかりやすくするためにハッチングを記載していない。シリコン基板２の表層部に平面形状が長方形である、Ｎ型のウエル層であるＮウエル（Ｎ−Ｗｅｌｌ）層２１が形成されている。このＮウエル層２１の上にゲート酸化膜３を介して例えばポリシリコン膜からなるゲート電極３１が設けられている。ゲート酸化膜３は、Ｎウエル層２１とゲート電極３１との間におけるシリコン酸化膜４０の薄い部分に相当する。ゲート電極３１はＮウエル層２１よりも少し小さい、平面形状が長方形に形成されている。このゲート電極３の上には、ゲート電極３よりも少し小さい、平面形状が長方形の例えばアルミニウムからなる電極ＭＢが絶縁層（シリコン酸化膜４０の一部）を介して、当該ゲート電極３に対向して配置されている。更にこの電極ＭＢの一端部から引き出し電極３３が引き出されている。この引き出し電極３３には、バイアス電圧が印加され、このバイアス電圧が電極ＭＢ及び導電路３２を介してゲート電極３に印加されることになる。導電路３２は図２（ａ）からも分かるように、電極ＭＢにおける引き出し電極３３側における端部に短辺に沿って互いに間隔をおいて島状に複数例えば３個設けられ、また電極ＭＢにおける引き出し電極３３とは反対側における端部に短辺に沿って互いに間隔をおいて島状に複数例えば４個設けられている。
【００２３】
またゲート電極３と電極ＭＢとは、当該電極ＭＢの両短辺に沿って複数の導電路３２により接続されている。更に電極ＭＢの上に例えばアルミニウムからなる電極５が設けられている。この電極５は、電極ＭＢに対して、シリコン酸化膜４０の一部である薄い絶縁層５０を介して対向している長方形状の対向電極５１と、この対向電極５１の全周縁部から斜め上方に延びだしている周縁部５２と、周縁部５２における、前記引き出し電極３３が引き出されている端部側から引き出されている引き出し電極５３と、を備えている。
【００２４】
一方Ｎウエル層２１における、ゲート電極３から離れた部位には、Ｎウエル層２１よりもＮ型の不純物濃度が多いＮ＋層からなるコンタクト層であるサブコンタクト部４が設けられている。このサブコンタクト部４は、平面的に見ると、ゲート電極３１の短辺側に間隔をおいて並んだ、平面形状が長方形に形成されている。そしてこのサブコンタクト部４の上に、サブコンタクト部４の長さ方向（ゲート電極３１の短辺方向）に沿って島状に一列に配列された導電路４１が立ち上げられ、これら導電路４１の上に面状の例えばアルミニウムからなる電極ＭＡが設けられている。この電極ＭＡはこの例では前記電極ＭＢと同じ高さ位置であり、かつ電極ＭＡとは離間して並べて配置されている。
【００２５】
図１と図２との間で符号を照合することで理解は容易であると思われるが、念のため対応関係を述べる。図２においてサブコンタクト部４に接続された電極ＭＡが図１のＭＯＳ型容量素子（ＣＭ１〜ＣＭｎ）の下側の電極に相当し、ノードＡに接続される。また図２においてゲート電極３１に対向する電極ＭＢが図１のＭＯＳ型容量素子（ＣＭ１〜ＣＭｎ）の上側の電極に相当し、バイアス電圧供給部１に接続される。
【００２６】
更に図１では、電極ＭＢと対向電極５との間に介在しているシリコン酸化膜４０の一部である絶縁層５０は、非電圧可変型容量素子であるコンデンサＣ１〜Ｃｎの各容量成分に相当する。即ち図１では、各ＭＯＳ型容量素子ＣＭｋとコンデンサＣｋとは導電路で接続されているように描いているが、図１のコンデンサＣｋの下側の電極は、図２の電極ＭＢが兼用しており、図１のコンデンサＣｋの上側の電極が図２の電極５３に相当する。従って電極５３はノードＢに接続されることになる。
【００２７】
次に図１の回路について動作を説明する。既述のようにＭＯＳ型容量素子はトランジスタのしきい値電圧付近のバイアスにおいてその容量値 が急激に変化をするという欠点がある。この欠点を解決するために、バイアス電圧ＶＢ１〜ＶＢｎを夫々ＭＯＳ型容量素子ＣＭ１〜ＣＭｎに供給している。そしてＶＢ１〜ＶＢｎの電圧の関係をＶＢ１<ＶＢ2<ＶＢ3<・・・・・<ＶＢｎ-１ <ＶＢｎとし、かつ隣り合うバイアス電圧の差（ＶＢ（ｋ＋１）−ＶＢｋ）がＭＯＳトランジスタの閾値電圧（Ｖt）よりも小さく設定している。ここで図１２の実線（１）は、図２に示したＭＯＳ型容量素子においてサブコンタクト部４を接地した状態でゲート電極３１の電圧を変化させたときの容量変化を示している。この図１２から分かるように、サブコンタクト部４側の電圧に対するゲート電極３１の電圧の差（ゲート電極３１の電圧−サブコンタクト部４側の電圧）がしきい値電圧よりも小さくなると、ＭＯＳ型容量素子の容量が急激に小さくなる。
【００２８】
このためノードＡに加える制御電圧をバイアス電圧ＶＢ１よりも低い電圧から徐々に上げて行くと、先ずＭＯＳ型容量素子ＭＣ１の容量値が減少し、ノードＡ、Ｂ間の容量が減少する。図１２の場合には、サブコンタクト部４を接地した状態でゲート電極３１の電圧を変化させているが、図１の場合には、ゲート電極３１に固定バイアスを印加した状態でサブコンタクト部４の電圧を上げている。このことは、図１２に対応して説明すれば、グラフ（１）について右から左に移動すること（ゲート電極３１の電圧からサブコンタクト部４側の電圧を差し引いた差電圧が小さくなっていくこと）である。従ってこの差電圧が徐々に小さくなっていって、バイアス電圧ＶＢ１付近でＭＯＳ型容量素子ＭＣ１の容量値が減少することになる。
【００２９】
そして、隣り合うバイアス電圧の差がＭＯＳトランジスタの閾値電圧（Ｖt）よりも小さく設定しているため、更にノードＡの電圧を上げると、ＭＣ１の容量値の変化が急峻な領域から緩やかな領域に以降する前に、ＭＯＳ型容量素子ＭＣ２について前記差電圧がバイアス電圧ＶＢ２付近に差し掛かるため、ＭＯＳ型容量素子ＭＣ２の容量値が減少を始める。このように制御電圧（ノードＡの電圧）を徐々に大きくしていくことにより、ＭＯＳ型容量素子ＭＣ１〜ＭＣｎの容量値が順次急峻に小さくなっていくことから、つまりいわばバトンリレーのように容量値が可変することから、ノードＡ、Ｂの間で容量を可変することができる。
【００３０】
ここで問題となることは、ＭＯＳ型容量素子ＭＣ１〜ＭＣｎと非電圧可変型容量素子であるコンデンサＣ１〜Ｃｎとの接続点の寄生容量である。この寄生容量はＭＯＳ型容量素子と半導体基板の間の固定容量として作用するため、ＭＯＳ型容量素子の可変比率の減少をもたらす。しかし図２に示すように、ＭＯＳ型容量素子の上部に非電圧可変型容量素子を配置することにより、詳しくは、コンデンサＣ１〜Ｃｎの下側の電極とＭＯＳ型容量素子のゲート側の電極とを兼用させることにより、前記寄生容量の影響を排除できる。互に兼用している電極は同電位に接続されるため、ＭＯＳ型容量素子の容量の可変比率の減少を発生させない
図３はこの実施形態の電圧可変型容量の制御電圧と容量値の関係を示している。この図３に示す特性はｎを１０、ＶＢ１を０.5Ｖ、ＶＢ２を０・６５Ｖ、ＶＢ３を０.８Ｖ、ＶＢ４を０.９５Ｖ、ＶＢ５を１.１Ｖ、ＶＢ６を１.２５Ｖ、ＶＢ７を１.４Ｖ、ＶＢ８を１.５５Ｖ、ＶＢ９を１.７Ｖ、ＶＢ１０を１.９５Ｖに設定し、ノードＡに加える制御電圧を-２Ｖから４Ｖまで変化させた時のノードＡ、Ｂ間の容量値を示している。この例では、ＭＯＳ型容量素子ＣＭ１〜ＣＭ１０は同じ容量値を用い、コンデンサＣ１〜Ｃ１０も同様に同じ容量値を用いているので、同図に示す様に制御電圧が約０.２Ｖから１.３Ｖの間で制御電圧と容量値の関係が線形になっている。
【００３１】
ここで特許文献１に記載されている、ＭＯＳ型トランジスタのソース、ドレインを短絡したＭＯＳ型容量素子と、上述実施形態で用いたＭＯＳ型容量素子と、について比較する。特許文献１に記載されているＭＯＳ型トランジスタは、ゲート端子、ソースドレイン端子、サブ端子の３端子を備えており、サブ端子を接地し、ゲート端子に一定のバイアス電圧を与えると共に、ソースドレイン端子の電圧を変化させることにより、ゲート端子とソースドレイン端子との間の容量を変化させるようにしている。この場合、例えばゲート端子に１Ｖのバイアス電圧が与えられているとすると、ゲート酸化膜の下に反転層（Ｎ）層が形成される。そしてソースドレイン端子の電圧が０Ｖであるとすると、ソースドレイン層（Ｎ層）と前記反転層とは導通状態になるので、ゲート端子とソースドレイン端子との間の容量値はゲート酸化膜で決まる容量値となり、最大容量値となる。ソースドレイン端子はＮ型半導体であり、サブ端子の層はＰ型半導体であることから、ソースドレイン端子に負の電圧を印加することはできない。何故なら、ソースドレイン端子の電圧を負側に振ると、ダイオードが順方向になるからである。
【００３２】
次にソースドレイン端子の電圧を上げていくと、ソースドレイン層（Ｎ型半導体）とサブ端子の層（Ｐ型半導体）とで構成されるダイオードが逆バイアスになるので、ソースドレイン層に空乏層が発生し、前記反転層とソースドレイン層とは導通状態ではなくなる。このときの容量値はゲート酸化膜と空乏層とで形成される容量が直列に接続されることになるので、容量値は低下する。更にソースドレイン端子の電圧を上げると空乏層が厚くなり、更に容量値が下がる。
【００３３】
従って、ソース、ドレインと前記反転層が導通状態にある時はゲート酸化膜で決まる容量と反転層の寄生抵抗が直列に接続された素子となり、ソース、ドレインに空乏層が発生している状態ではゲート酸化膜で決まる容量、前記反転層の寄生抵抗、前記空乏層で形成される容量の３素子が直列に接続された素子となる。いずれの場合も前記反転層の寄生抵抗が直列に接続された状態になるため、Ｑ値の低下が発生する。
【００３４】
これに対して上述実施の形態に係るＭＯＳ型容量素子は、サブコンタクト部４に対し、ゲート電極３１を負にバイアスした時にキャリア蓄積効果による薄い反転層が形成されることはあるが、この反転層の寄生抵抗はサブコンタクト部４に対して縦方向の抵抗が作用するため、その値はサブコンタクト部４の基板抵抗に対して十分小さいためＱ値を低下させない。サブコンタクト部４の基板抵抗はＱ値に影響を与えるが、特許文献１のＭＯＳ型容量素子よりもその抵抗値は十分に小さいためＱ値の高い容量素子を実現できる。
【００３５】
更に上述実施の形態によれば次のような効果がある。ＭＯＳ型容量素子ＭＣｋと非電圧可変型容量素子であるコンデンサＣｋとの直列回路を複数並列に接続し、ＭＯＳ型容量素子ＭＣｋのゲート側にバイアス電圧を印加すると共にサブコンタクト部４側に制御電圧を供給している。そしてＭＯＳ型トランジスタを構成したときのしきい値電圧をＶｔとすると、大きさが隣合うバイアス電圧同士の差が前記しきい値電圧Ｖｔよりも小さく設定されている。従ってＭＯＳ型容量素子ＭＣ１〜ＭＣｎの容量値が順次急峻に小さくなっていくことから、更に既述のようにＭＯＳ型容量素子ＭＣｋの構造の点も含めると、図３に示したように容量値について大きな可変幅を得ることができる。
【００３６】
そして制御電圧と容量値とが良好な直線性の関係となっているので、この電圧制御可変容量をＶＣＯに適用しやすいという効果がある。また一般のＭＯＳトランジスタはセルフアラインによりゲート電極をマスクとして用いることから、ソース領域とゲート電極との距離が近く、このため寄生容量が大きくなる。これに対して前記ＭＯＳ型容量素子はサブコンタクト部４を用いているので、サブコンタクト部４とゲート電極３１との距離を大きく取ることができ、このため寄生容量を低減できる利点もある。
本発明では、電極Ｍ１はゲート電極３そのものであってもよく、この場合にはゲート電極３に絶縁層を介して対向するように電極Ｍ３を設ける構成となる。そしてゲート電極３には引き出し電極を介してバイアス電圧が印加されることになる。
【００３７】
上述の例では、ＭＯＳ型容量素子ＭＣ１〜ＭＣｎは同じ容量値を用い、コンデンサＣ１〜Ｃ１０も同様に同じ容量値を用いているので、図３に示す様に制御電圧が約０．２Ｖから１．３Ｖの間で制御電圧と容量値の関係が線形になっている。しかしながらＶＣＯでは制御電圧と容量値の関係を線形にすることが求められる訳ではなく、制御電圧と発振周波数との関係を線形にすることが求められる。水晶振動子を等価回路で表わしたときの直列容量Ｃ１、並列容量Ｃ０、直列インダクタンスＬ１と、水晶振動子に接続される電圧可変型容量部の容量ＣＶと、発振回路の発振周波数ｆとの関係は、ｆ＝１／２π（Ｌ１・Ｋ）１／２で表わされる。電圧可変型容量部は、図１におけるノードＡ及びＢ間の容量に相当する。またＫは次の式で表わされる。
【００３８】
Ｋ＝｛Ｃ１（Ｃ０＋ＣＶ）｝／（Ｃ１＋Ｃ０＋ＣＶ）
ここでＣＶとｆとは非線形の関係にあり、ＣＶと電圧可変型容量部に加わる制御電圧Ｖｂ（図１のノードＡに加わる電圧）とについても非線形の関係にある。そこでＶｂとｆとの関係ができるだけ線形（直線性の関係）となるように、例えば以下のような手法を採用することが好ましい。
１）複数個のＭＯＳ型容量素子と複数の非電圧可変型容量との一方若しくは両方の容量の重み付けを調整し、制御電圧対容量値の関係を所望の特性に合わせる手法
２）ＭＯＳ型容量素子と非電圧可変型容量の接続点に与える固定バイアス電圧を調整し、制御電圧対容量値の関係を所望の特性に合わせる手法
３）上記１）と２）を併用する手法
図４は上記１）の手段により電圧可変型容量を構成し、この電圧可変型容量と１９０ＭＨｚの水晶振動子を接続して共振回路を構成した時の制御電圧と並列共振周波数（即ち、ＶＣＸＯを構成した場合の発振周波数）の周波数変化量の関係を示している。なおＭＯＳ型容量素子の容量の重み付けを行うとは、例えばＭＯＳ型容量素子のＣＭ１〜ＣＭｎの全部の間であるいは一部の間で互いの容量を変える（ゲート酸化膜の面積や厚さなどを変更する）例を挙げることができる。また非電圧可変型容量素子の重み付けを行うとは、容量Ｃ１〜Ｃｎの全部の間であるいは一部の間で互いの容量を変える例を挙げることができる。
【００３９】
一般的にＶＣＸＯでは１０%以下の直線性が要求されるのに対し、図４の直線性は十分５％以内に収まっており、良好な線形性が得られている。なお、ここでは、ＭＯＳ型容量素子は図２に示すようなＮウエル層２１、ゲート酸化膜３１、ポリシリコンゲート電極３によって構成されるＭＯＳ構造、ＭIＭ（Ｍetal Insulator Ｍetal）構造の非電圧可変型容量を例にして説明をしたが、Ｎ型拡散層の種類、ゲート電極の材質はこれに限定される必要はなく、例えばゲート電極がメタルであっても構わない。また、非電圧可変型容量であるコンデンサＣｋはＭIＭ構造である必要もない。
【００４０】
更に、Ｎウエル層２１の代わりに、Ｐ型のウエル層であるＰウエル層を用いても同様の機能を実現できる。この場合には、サブコンタクト部２１は、Ｐウエル層よりもＰ型の不純物濃度が多いＰ＋層からなる。そして図１に示すＭＯＳ型容量素子ＣＭ１〜ＣＭ１０の上下を入れ替えた構成となる。つまり図２において、サブコンタクト部４に接続された電極ＭＡの上方にコンデンサ容量をなす絶縁層を介してコンデンサＣ１〜Ｃ１０の一端側の電極５を対向させ、電極ＭＢの上方側にはコンデンサＣ１〜Ｃ１０の一端側の電極５を対向させない構成とする。図５は、第１の実施の形態の変形例に相当する、Ｐウエル層を用いたＭＯＳ型容量素子を示す断面図であり、Ｐウエル層及びＰ＋層には、夫々符号「２１´」及び「４´」を割り当てている。電極ＭＡにはバイアス電圧供給部１からバイアス電圧が与えられ、電極ＭＢはノードＡに接続されて制御電圧が印加されることになる。
【００４１】
以上において、本発明は、ＭＯＳ型容量素子のゲート電極３１の上に非電圧可変容量を形成する場合に、電極ＭＢを設けずにゲート電極３１との間に絶縁層を介して電極５１（図２参照）を設けてもよく、この場合には、電極ＭＢを介さずにゲート電極３１にバイアス電圧Ｖｋが印加される。
【００４２】
図６は本発明の電圧制御可変容量を適用した電圧制御発振器の一例であり、５は水晶振動子、６は差動アンプ、７は制御電圧出力部であり、水晶振動子５の一端側から発振出力が取り出される。水晶振動子５の両端には既述の電圧制御可変容量が２組接続されている。即ち２組の電圧制御可変容量は同じ構成になっている。
【００４３】
図７は本発明の電圧制御可変容量を適用した電圧制御発振器の他の例であり、電圧制御発振器に用いられる発振回路としてはコルピッツ回路が用いられている。図７中、１００は図１に示されている電圧制御可変容量であり、鎖線の枠内に図１に記載したバイアス抵抗Ｒが位置している。１０１は増幅器をなすトランジスタ、１０２、１０３は抵抗、１０４、１０５はコンデンサ、１０６は抵抗、ＶＣＣは電源電圧、Ｖｂｂはトランジスタ１０１のベースに供給されるバイアス電圧を示している。図７の回路では、ノードＢが接地されているが、ノードＢを接地しない構成とした場合には、前記バイアス抵抗Ｒは不要となる。
なお本発明が適用される電圧制御発振器としてはいわゆるＬＣ共振回路を用いたものであってもよい。
【００４４】
既述の第１の実施の形態に係る電圧制御可変容量の回路は、ＭＯＳ型容量素子の下部電極（Ｎウエル２１）とシリコン基板（符号２に相当する部分）との間の寄生容量が大きいことを前提として考えられた構成である。一般的な半導体プロセスでは、ＭＯＳ型容量素子の下部電極とシリコン基板は、ＰＮ分離で電気的に分離されるため、大きな接合容量がＭＯＳ型容量素子の下部電極に付く。このため第１の実施の形態では、ＭＯＳ型容量素子の下部電極に制御電圧を供給するようにし、これにより下部電極の電位が高周波により変わらないように（交流的に固定するように）し、前記寄生容量の影響が無いようにあるいは抑えられるように構成している。
【００４５】
一方この構成では、ＭＯＳ型容量素子の上部電極（ゲート電極）にバイアス電圧ＶＢｋを与える必要があるため、この直流バイアスが発振回路側に印加されないようにするために、直流バイアスのカット用として非電圧可変容量であるコンデンサＣｋをＭＯＳ型容量素子ＣＭｋに直列に接続する必要がある。従ってコンデンサＣｋの容量値がＭＯＳ型容量素子ＣＭｋの容量値よりも大きいほど、可変容量として大きな容量可変比率が得られる。コンデンサＣｋは、ＭＯＳ型容量の上部から外れた領域に形成することにより、容量値をより一層大きくできるが、そうするとデバイスが大型化し、またコンデンサＣｋにおけるＭＯＳ型容量側の電極とシリコン基板との間の寄生容量が大きくなるので、得策ではなくなる。このためゲート電極の上にコンデンサＣｋを設けようとすると、前記容量可変比率の大きさにはある程度の制限が避けられない。
【００４６】
一方、ＳＯＩ（Silicon On Insulator）基板などの酸化膜によりＭＯＳ型容量素子の下部電極がシリコン基板に対して電気的に分離できるプロセスでは、ＭＯＳ型容量素子の下部電極とシリコン基板との間に付く寄生容量は、ＰＮ分離と比較すると十分に小さいため、図１の構成を採用しなくても、図１と同様の機能を実現できる。
【００４７】
次に本発明の第２の実施の形態に係る電圧制御可変容量について図８〜図１１を参照しながら説明する。第２の実施の形態は、ＭＯＳ型容量素子の下部電極とシリコン基板との間に付く寄生容量がＰＮ分離と比較すると十分に小さい場合に好ましい例である。
図８に示したデバイス構造は、第２の実施形態に用いられるＭＯＳ型容量素子を示している。この構造が図２の構造と異なる点は、ＭＯＳ型容量素子とシリコン基板２との間に絶縁膜３０である例えばシリコン酸化膜が形成されている点、及びコンデンサＣｋが含まれていない点である。図９は、第２の実施形態に係る電圧制御可変容量の回路を示している。図９では、ＭＯＳ型容量素子ＭＣ１〜ＭＣｎは、ゲート電極３１に接続される電極ＭＢが下側に記載され、Ｎウエル２１に接続される電極ＭＡが上側に記載されている。そして各電極ＭＡを介してＭＯＳ型容量ＭＣｋの各コンタクト層４を共通に接続し、共通接続点であるノードＢに抵抗Ｒを介して図示しない制御電圧出力部から制御電圧を供給するように構成している。なおノードＢは発振回路に接続される側のノードである。
【００４８】
この例では、ＭＯＳ型容量素子ＭＣｋの下部電極とシリコン基板２との間に付く寄生容量が小さいことから、このように下部電極側（Ｎウエル２１側）を交流的にフリーな状態（高周波により電位が変わる状態）とすることができる。このためＭＯＳ型容量素子ＭＣｋのゲート電極３１側は交流的に固定することができるので、バイアス電圧供給部１からバイアス抵抗を設けずにゲート電極３１にバイアス電圧を供給することができる。この結果非電圧可変容量であるコンデンサＣｋが不要になる。図９に示す電圧制御可変容量は、各バイアス電圧ＶＢｋの供給点であるゲート電極３１が交流的にはグランドとなるため、ゲート電極ＶＢｋとノードＢとの間の容量が制御電圧ＶＣにより制御されることになる。
【００４９】
図１０は、本発明の電圧制御可変容量を適用した電圧制御発振器の一例である。この例では第２の実施の形態の電圧制御可変容量を２個用いているが、１個用いるようにしてもよい。図１０のように構成すれば、バイアス電圧ＶＢ１〜ＶＢｎの各ノードが交流的な仮想接地点になるため、バイアス電圧供給部１の回路のインピーダンスが高くても（抵抗が入っていても）、理想のバイアス（インピーダンスゼロ）を与えた場合と等価になる利点がある。
【００５０】
図１１は、第２の実施の形態の電圧制御可変容量を適用した電圧制御発振器の他の例であり、電圧制御発振器に用いられる発振回路としてはコルピッツ回路が用いられている。
【００５１】
ＳＯＩプロセスを用いた場合であっても、ＭＯＳ型容量素子ＭＣｋの下部電極とシリコン基板２との間に付く寄生容量はゼロではないことから、使用するプロセスにより第１の実施の形態の構成と第２の実施の形態の構成とのどちらが有利かを判断して、両構成を使い分けることが好ましい。またバイアス抵抗Ｒ（あるいは１０２）については、本発明の電圧制御可変容量を適用する回路に対してどのように設けるかによって、必要になったり、あるいは不要になったりする。
【符号の説明】
【００５２】
Ａ、Ｂ 電圧制御型可変容量の端子部
ＣＭ１〜ＣＭｎ ＭＯＳ型容量素子
Ｃ１からＣｎ 非電圧可変型容量素子であるコンデンサ
ＶＢ１〜ＶＢｎ バイアス電圧
１ バイアス電圧供給部
２ シリコン基板
２１ Ｎウエル
２１´ Ｐウエル
３ ゲート酸化膜
３１ ゲート電極
４、４´ サブコンタクト部
５、ＭＡ、ＭＢ 電極
６ 差動アンプ
７ 制御電圧出力部
【技術分野】
【０００１】
本発明は、制御電圧により容量が変化する電圧制御可変容量及びこれを用いた電圧制御発振器に関する。
【背景技術】
【０００２】
半導体集積回路上で使用可能な電圧制御可変容量としては、バラクターダイオード及びＭＯＳ型容量素子の２種類が知られている。半導体集積回路上に実現可能なバラクターダイオードは、図１２に示すように容量値の可変比率（最少容量値と最大容量値の比率）が少なく、電圧制御型発振回路等に用いる場合、大きな周波数可変幅が得られないという問題がある。
【０００３】
ＶＣＸＯ（Ｖoltage Controlled Crystal Ｏscillator）等の電圧制御発振器は、外部より印加される制御電圧により、発振回路に組み込まれた容量値を可変する事によりその発振周波数を制御する機能を持っている。この可変容量素子としてはバラクターダイオードが一般的に用いられるが、集積回路上で実現可能なバラクターダイオードは、最小容量値と最大容量値の比率が２倍程度と少ない。これは集積回路を形成するためのプロセスでは濃度勾配が急峻なＰＮ接合を実現できないことに起因する。
【０００４】
一方、集積回路上に実現可能で容量可変幅の広い電圧可変型容量としてＭＯＳ型の容量が知られている。ＭＯＳ型の電圧可変型容量はバラクターダイオード（ＰＮ接合ダイオード）の可変幅の２倍近い可変幅を実現できる。しかし、ＭＯＳ型の電圧可変型容量はＭＯＳ型トランジスタの閾値(Ｖｔ)付近の電圧（約０．５Ｖ）で容量値が急峻に変化するため、制御電圧に含まれる雑音成分で容量値が変調を受けやすく、この結果、電圧制御型発振器の位相雑音を劣化させる上、制御電圧と発振周波数の関係の直線性が悪いと云う欠点がある。
【０００５】
そこで特許文献１には、ＭＯＳ型トランジスタのソース、ドレインを短絡したＭＯＳ型容量素子のゲート側にコンデンサを接続し、こうして形成されたＭＯＳ型容量素子とコンデンサとの直列回路を並列に接続し、前記ソース、ドレインの短絡部分に制御電圧を印加すると共にＭＯＳ型容量素子とコンデンサとの間にバイアス電圧を印加する可変容量が提案されている。この可変容量は、バイアス電圧の大きさが各直列回路の間で互いに異なり、このため制御電圧を順次大きくしていくと、各ＭＯＳ型容量素子のゲート、ソース（ドレイン）間の電圧が順次しきい値を越えてＭＯＳ型容量素子の容量値が減少していく。従って容量の可変比率が大きいが、反転層で形成される寄生抵抗が容量に直列に挿入されるため、可変容量のＱ値が低いという欠点があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−６４６９１：図１０
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、容量値の可変比率（最少容量値と最大容量値の比率）が大きく、例えば電圧制御発振器を構成した時に直線性の高い制御電圧と発振周波数の関係を実現することができ、且つＱ値の高い電圧可変型容量を提供するものである。本発明の他の目的は、直線性の高い制御電圧と発振周波数の関係が得られ、また発振周波数の調整幅が大きい電圧制御発振器を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の電圧制御可変容量は、
（１）シリコン層内に形成されたＮ型のウエル層と、このウエル層の上にゲート酸化膜を介して形成されたゲート電極と、前記ゲート電極に対して面方向に離間した位置にて前記ウエル層内に形成され、ウエル層よりもＮ型の不純物濃度が多いＮ＋層からなるコンタクト層と、を備えたＭＯＳ型容量素子を複数用いること、
（２）前記複数のＭＯＳ型容量素子のコンタクト層の各々が電気的に共通に接続されたこと、
（３）各ＭＯＳ型容量素子のゲート電極に互いに異なるバイアス電圧を供給するためのバイアス電圧供給部を設けたこと、
（４）一端が夫々前記ＭＯＳ型容量素子のゲート電極に接続され、他端が共通に接続された複数の非電圧可変型容量素子を設けたこと、
（５）前記ＭＯＳ型容量素子のウエル層にソース、ドレインを形成してＭＯＳ型トランジスタを構成したときのしきい値電圧をＶｔとすると、大きさが隣合うバイアス電圧同士の差が前記しきい値電圧Ｖｔよりも小さく設定されていること、を備え、
前記コンタクト層に制御電圧を供給することにより、前記複数のＭＯＳ型容量素子の共通接続点と前記複数の非電圧可変型容量素子の共通接続点との間の容量値が制御されることを特徴とする。
【０００９】
各非電圧可変型容量素子の容量部分は、例えばゲート電極に重ねて設けられる。
【００１０】
他の発明の電圧制御可変容量は、
（１）シリコン層内に形成されたＰ型のウエル層と、このウエル層の上にゲート酸化膜を介して形成されたゲート電極と、前記ゲート電極に対して面方向に離間した位置にて前記ウエル層内に形成され、ウエル層よりもＰ型の不純物濃度が多いＰ＋層からなるコンタクト層と、を備えたＭＯＳ型容量素子を複数用いること、
（２）前記複数のＭＯＳ型容量素子のゲート電極の各々が電気的に共通に接続されたこと、
（３）各ＭＯＳ型容量素子のコンタクト層に互いに異なるバイアス電圧を供給するためのバイアス電圧供給部を設けたこと、
（４）一端が夫々前記ＭＯＳ型容量素子のコンタクト層に接続され、他端が共通に接続された複数の非電圧可変型容量素子を設けたこと、
（５）前記ＭＯＳ型容量素子のウエル層にソース、ドレインを形成してＭＯＳ型トランジスタを構成したときのしきい値電圧をＶｔとすると、大きさが隣合うバイアス電圧同士の差が前記しきい値電圧Ｖｔよりも小さく設定されていること、を備え、
前記ゲート電極に制御電圧を供給することにより、前記複数のＭＯＳ型容量素子の共通接続点と前記複数の非電圧可変型容量素子の共通接続点との間の容量値が制御されることを特徴とする。
【００１１】
更に他の発明に係る電圧制御可変容量は、
（１）シリコン層内に形成されたＮ型のウエル層と、このウエル層の上にゲート酸化膜を介して形成されたゲート電極と、前記ゲート電極に対して面方向に離間した位置にて前記ウエル層内に形成され、ウエル層よりもＮ型の不純物濃度が多いＮ＋層からなるコンタクト層と、を備えたＭＯＳ型容量素子を複数用いること、
（２）前記複数のＭＯＳ型容量素子のコンタクト層の各々が電気的に共通に接続されたこと、
（３）各ＭＯＳ型容量素子のゲート電極に互いに異なるバイアス電圧を供給するためのバイアス電圧供給部を設けたこと、
（４）前記ＭＯＳ型容量素子のウエル層にソース、ドレインを形成してＭＯＳ型トランジスタを構成したときのしきい値電圧をＶｔとすると、大きさが隣合うバイアス電圧同士の差が前記しきい値電圧Ｖｔよりも小さく設定されていること、を備え、
前記コンタクト層に制御電圧を供給することにより、前記複数のＭＯＳ型容量素子の共通接続点とＭＯＳ型容量素子のゲート電極側との間の容量値が制御されることを特徴とする。
【００１２】
更にまた他の発明の電圧制御可変容量は、
（１）シリコン層内に形成されたＰ型のウエル層と、このウエル層の上にゲート酸化膜を介して形成されたゲート電極と、前記ゲート電極に対して面方向に離間した位置にて前記ウエル層内に形成され、ウエル層よりもＰ型の不純物濃度が多いＰ＋層からなるコンタクト層と、を備えたＭＯＳ型容量素子を複数用いること、
（２）前記複数のＭＯＳ型容量素子のゲート電極の各々が電気的に共通に接続されたこと、
（３）各ＭＯＳ型容量素子のコンタクト層に互いに異なるバイアス電圧を供給するためのバイアス電圧供給部を設けたこと、
（４）前記ＭＯＳ型容量素子のウエル層にソース、ドレインを形成してＭＯＳ型トランジスタを構成したときのしきい値電圧をＶｔとすると、大きさが隣合うバイアス電圧同士の差が前記しきい値電圧Ｖｔよりも小さく設定されていること、を備え、
前記ゲート電極に制御電圧を供給することにより、前記複数のＭＯＳ型容量素子の共通接続点とＭＯＳ型容量素子のコンタクト層側との間の容量値が制御されることを特徴とする。
【００１３】
他の発明は、電圧制御可変容量を用いた電圧制御発振器において、本発明の電圧制御可変容量を用いたことを特徴とする。
【発明の効果】
【００１４】
本発明は、複数のＭＯＳ型容量素子の一端側の電極を共通に接続して共通接続点に制御電圧を印加するようにしている。そして各ＭＯＳ型容量素子の他端側の電極にバイアス抵抗を介してバイアス電圧を印加し、一端が夫々前記ＭＯＳ型容量素子のゲート電極に前記バイアス抵抗を介さずに接続され、他端が共通に接続された複数の非電圧可変型容量素子を設けている。
【００１５】
また他の発明は、複数のＭＯＳ型容量素子の一端側の電極を共通に接続して共通接続点に制御電圧を印加するようにし、各ＭＯＳ型容量素子の他端側の電極にバイアス電圧を印加している。
【００１６】
そしていずれの発明においても、互いに隣接するバイアス電圧の大きさをしきい値電圧よりも小さく設定していることから、制御電圧を大きくしていくと順次ＭＯＳ型容量素子の容量値が減少する。従って集積回路上に構成可能で、容量可変比率が大きく、ＶＣＯを構成した時に直線性の高い制御電圧と発振周波数の関係を実現できる。またＱ値の高い電圧制御可変容量が得られる。
【図面の簡単な説明】
【００１７】
【図１】本発明の電圧制御可変容量の第１の実施の形態を示す回路図である。
【図２】第１の実施の形態に用いられるＭＯＳ型容量素子の構造を示す平面図及び断面図である。
【図３】本発明の電圧可変型容量の制御電圧と容量値の関係を示す特性図である。
【図４】図１の容量値（ＣＭ１〜ＣＭ１０及びＣ１〜Ｃ１０）の重み付けを変え、共振回路を接続した場合の並列共振周波数（即ちＶＣＯを構成した場合の発振周波数）の変化量を示す図である。
【図５】第１の実施の形態の変形例に用いられるＭＯＳ型容量素子の構造を示す断面図である。
【図６】第１の実施の形態に係る電圧制御可変容量を用いた電圧制御発振器の回路の構成例を示す回路図である。
【図７】第１の実施の形態に係る電圧制御可変容量を用いた電圧制御発振器の回路の構成例を示す回路図である。
【図８】本発明の電圧制御可変容量の第２の実施の形態に用いられるＭＯＳ型容量素子の構造を示す断面図である。
【図９】本発明の電圧制御可変容量の第２の実施の形態を示す回路図である。
【図１０】第２の実施の形態に係る電圧制御可変容量を用いた電圧制御発振器の回路の構成例を示す回路図である。
【図１１】第２の実施の形態に係る電圧制御可変容量を用いた電圧制御発振器の回路の構成例を示す回路図である。
【図１２】バラクターダイオード及びＭＯＳ型容量素子について、制御電圧と容量値の関係を示す特性図である。
【発明を実施するための形態】
【００１８】
図１は本発明の第１の実施の形態に係る電圧制御可変容量の回路構成を示している。ＣＭ１〜ＣＭｎは、ＭＯＳ型容量素子であり、これらＭＯＳ型容量素子ＣＭ１〜ＣＭｎの一端側の電極ＭＡは共通のノードＡに接続されている。ＭＯＳ型容量素子ＣＭ１〜ＣＭｎの他端側の電極ＭＢは、非電圧可変型容量素子であるコンデンサＣ１〜Ｃｎの一端側に夫々接続されている。なおＭＯＳ型容量素子ＣＭ１、ＣＭ２に、代表して電極ＭＡ、電極ＭＢの符号を示してある。コンデンサＣ１〜Ｃｎの他端側は共通のノードＢに接続されている。従ってノードＡとノードＢとの間には、ＭＯＳ型容量素子ＣＭ１とコンデンサＣ１との直列回路、ＭＯＳ型容量素子ＣＭ２とコンデンサＣ２との直列回路、‥‥‥ＭＯＳ型容量素子ＣＭｎとコンデンサＣｎとの直列回路が互いに並列に接続された構成となっている。
【００１９】
そして各ＭＯＳ型容量素子ＣＭｋとコンデンサＣｋとの間には、バイアス電圧（直流電圧）ＶＢｋがバイアス電圧供給部１から供給されている。バイアス電圧供給部１の一端側は接地されている。なおｋは１からｎまでの整数であり、記載を簡略化するために用いている。即ち、ＭＯＳ型容量素子ＣＭ１とコンデンサＣ１との間には、バイアス電圧ＶＢ１が供給され、ＭＯＳ型容量素子ＣＭ２とコンデンサＣ２との間には、バイアス電圧ＶＢ２が供給され、‥‥‥ＭＯＳ型容量素子ＣＭｎとコンデンサＣｎとの間には、バイアス電圧ＶＢｎが供給されているということである。Ｒは例えば１００ｋΩ以上の抵抗値を持つ抵抗であり、Ｒの両端の直流電圧値は同じである。バイアス電圧ＶＢｋの大きさについては後述する。
【００２０】
ここでバイアス電圧供給部１から、各ＭＯＳ型容量素子ＣＭｋとコンデンサＣｋとの接続点までの間の抵抗（バイアス抵抗Ｒ）の抵抗値は、容量のＱ値を高くするためにできるだけ大きな値とすることが望ましいが、集積回路上に構成する場合には、面積（＝コスト）と特性とのトレードオフで考える必要がある。一般的には、バイアス抵抗Ｒの抵抗値を発振周波数ｆ０におけるＭＯＳ型容量素子ＣＭｋ及びコンデンサＣｋの各インピーダンスよりも十分に大きな値に設定する必要がある。前記インピーダンスは、各々１／（２π・ｆ０・ＣＭｋ）及び１／（２π・ｆ０・Ｃｋ）で与えられ、バイアス抵抗Ｒの抵抗値は、これらインピーダンスのうちの大きい方の値よりも２桁以上大きな値とすることが望ましい。
【００２１】
図１の実施形態では、前記複数のＭＯＳ型容量素子ＣＭ１〜ＣＭｎの共通接続されたノードＡに図示しない制御電圧供給部から制御電圧を加えることにより、前記ＭＯＳ型容量素子ＣＭ１〜ＣＭｎの共通接続点と前記非電圧可変型容量であるコンデンサＣ１〜Ｃｎの共通接続点間の容量値を制御する電圧制御型可変容量を実現している。この電圧制御型可変容量を水晶発振回路に利用する場合には、ノードＢに発振素子である水晶振動子が接続されることになる。
【００２２】
また図２はＭＯＳ型容量素子ＣＭ１〜ＣＭｎの構造を示している。２はシリコン（Ｓｉ）基板であり、このシリコン基板２の上には、シリコン酸化（ＳｉＯ２）膜４０が積層されている。シリコン基板２及びシリコン酸化（ＳｉＯ２）膜４０については、図面をわかりやすくするためにハッチングを記載していない。シリコン基板２の表層部に平面形状が長方形である、Ｎ型のウエル層であるＮウエル（Ｎ−Ｗｅｌｌ）層２１が形成されている。このＮウエル層２１の上にゲート酸化膜３を介して例えばポリシリコン膜からなるゲート電極３１が設けられている。ゲート酸化膜３は、Ｎウエル層２１とゲート電極３１との間におけるシリコン酸化膜４０の薄い部分に相当する。ゲート電極３１はＮウエル層２１よりも少し小さい、平面形状が長方形に形成されている。このゲート電極３の上には、ゲート電極３よりも少し小さい、平面形状が長方形の例えばアルミニウムからなる電極ＭＢが絶縁層（シリコン酸化膜４０の一部）を介して、当該ゲート電極３に対向して配置されている。更にこの電極ＭＢの一端部から引き出し電極３３が引き出されている。この引き出し電極３３には、バイアス電圧が印加され、このバイアス電圧が電極ＭＢ及び導電路３２を介してゲート電極３に印加されることになる。導電路３２は図２（ａ）からも分かるように、電極ＭＢにおける引き出し電極３３側における端部に短辺に沿って互いに間隔をおいて島状に複数例えば３個設けられ、また電極ＭＢにおける引き出し電極３３とは反対側における端部に短辺に沿って互いに間隔をおいて島状に複数例えば４個設けられている。
【００２３】
またゲート電極３と電極ＭＢとは、当該電極ＭＢの両短辺に沿って複数の導電路３２により接続されている。更に電極ＭＢの上に例えばアルミニウムからなる電極５が設けられている。この電極５は、電極ＭＢに対して、シリコン酸化膜４０の一部である薄い絶縁層５０を介して対向している長方形状の対向電極５１と、この対向電極５１の全周縁部から斜め上方に延びだしている周縁部５２と、周縁部５２における、前記引き出し電極３３が引き出されている端部側から引き出されている引き出し電極５３と、を備えている。
【００２４】
一方Ｎウエル層２１における、ゲート電極３から離れた部位には、Ｎウエル層２１よりもＮ型の不純物濃度が多いＮ＋層からなるコンタクト層であるサブコンタクト部４が設けられている。このサブコンタクト部４は、平面的に見ると、ゲート電極３１の短辺側に間隔をおいて並んだ、平面形状が長方形に形成されている。そしてこのサブコンタクト部４の上に、サブコンタクト部４の長さ方向（ゲート電極３１の短辺方向）に沿って島状に一列に配列された導電路４１が立ち上げられ、これら導電路４１の上に面状の例えばアルミニウムからなる電極ＭＡが設けられている。この電極ＭＡはこの例では前記電極ＭＢと同じ高さ位置であり、かつ電極ＭＡとは離間して並べて配置されている。
【００２５】
図１と図２との間で符号を照合することで理解は容易であると思われるが、念のため対応関係を述べる。図２においてサブコンタクト部４に接続された電極ＭＡが図１のＭＯＳ型容量素子（ＣＭ１〜ＣＭｎ）の下側の電極に相当し、ノードＡに接続される。また図２においてゲート電極３１に対向する電極ＭＢが図１のＭＯＳ型容量素子（ＣＭ１〜ＣＭｎ）の上側の電極に相当し、バイアス電圧供給部１に接続される。
【００２６】
更に図１では、電極ＭＢと対向電極５との間に介在しているシリコン酸化膜４０の一部である絶縁層５０は、非電圧可変型容量素子であるコンデンサＣ１〜Ｃｎの各容量成分に相当する。即ち図１では、各ＭＯＳ型容量素子ＣＭｋとコンデンサＣｋとは導電路で接続されているように描いているが、図１のコンデンサＣｋの下側の電極は、図２の電極ＭＢが兼用しており、図１のコンデンサＣｋの上側の電極が図２の電極５３に相当する。従って電極５３はノードＢに接続されることになる。
【００２７】
次に図１の回路について動作を説明する。既述のようにＭＯＳ型容量素子はトランジスタのしきい値電圧付近のバイアスにおいてその容量値 が急激に変化をするという欠点がある。この欠点を解決するために、バイアス電圧ＶＢ１〜ＶＢｎを夫々ＭＯＳ型容量素子ＣＭ１〜ＣＭｎに供給している。そしてＶＢ１〜ＶＢｎの電圧の関係をＶＢ１<ＶＢ2<ＶＢ3<・・・・・<ＶＢｎ-１ <ＶＢｎとし、かつ隣り合うバイアス電圧の差（ＶＢ（ｋ＋１）−ＶＢｋ）がＭＯＳトランジスタの閾値電圧（Ｖt）よりも小さく設定している。ここで図１２の実線（１）は、図２に示したＭＯＳ型容量素子においてサブコンタクト部４を接地した状態でゲート電極３１の電圧を変化させたときの容量変化を示している。この図１２から分かるように、サブコンタクト部４側の電圧に対するゲート電極３１の電圧の差（ゲート電極３１の電圧−サブコンタクト部４側の電圧）がしきい値電圧よりも小さくなると、ＭＯＳ型容量素子の容量が急激に小さくなる。
【００２８】
このためノードＡに加える制御電圧をバイアス電圧ＶＢ１よりも低い電圧から徐々に上げて行くと、先ずＭＯＳ型容量素子ＭＣ１の容量値が減少し、ノードＡ、Ｂ間の容量が減少する。図１２の場合には、サブコンタクト部４を接地した状態でゲート電極３１の電圧を変化させているが、図１の場合には、ゲート電極３１に固定バイアスを印加した状態でサブコンタクト部４の電圧を上げている。このことは、図１２に対応して説明すれば、グラフ（１）について右から左に移動すること（ゲート電極３１の電圧からサブコンタクト部４側の電圧を差し引いた差電圧が小さくなっていくこと）である。従ってこの差電圧が徐々に小さくなっていって、バイアス電圧ＶＢ１付近でＭＯＳ型容量素子ＭＣ１の容量値が減少することになる。
【００２９】
そして、隣り合うバイアス電圧の差がＭＯＳトランジスタの閾値電圧（Ｖt）よりも小さく設定しているため、更にノードＡの電圧を上げると、ＭＣ１の容量値の変化が急峻な領域から緩やかな領域に以降する前に、ＭＯＳ型容量素子ＭＣ２について前記差電圧がバイアス電圧ＶＢ２付近に差し掛かるため、ＭＯＳ型容量素子ＭＣ２の容量値が減少を始める。このように制御電圧（ノードＡの電圧）を徐々に大きくしていくことにより、ＭＯＳ型容量素子ＭＣ１〜ＭＣｎの容量値が順次急峻に小さくなっていくことから、つまりいわばバトンリレーのように容量値が可変することから、ノードＡ、Ｂの間で容量を可変することができる。
【００３０】
ここで問題となることは、ＭＯＳ型容量素子ＭＣ１〜ＭＣｎと非電圧可変型容量素子であるコンデンサＣ１〜Ｃｎとの接続点の寄生容量である。この寄生容量はＭＯＳ型容量素子と半導体基板の間の固定容量として作用するため、ＭＯＳ型容量素子の可変比率の減少をもたらす。しかし図２に示すように、ＭＯＳ型容量素子の上部に非電圧可変型容量素子を配置することにより、詳しくは、コンデンサＣ１〜Ｃｎの下側の電極とＭＯＳ型容量素子のゲート側の電極とを兼用させることにより、前記寄生容量の影響を排除できる。互に兼用している電極は同電位に接続されるため、ＭＯＳ型容量素子の容量の可変比率の減少を発生させない
図３はこの実施形態の電圧可変型容量の制御電圧と容量値の関係を示している。この図３に示す特性はｎを１０、ＶＢ１を０.5Ｖ、ＶＢ２を０・６５Ｖ、ＶＢ３を０.８Ｖ、ＶＢ４を０.９５Ｖ、ＶＢ５を１.１Ｖ、ＶＢ６を１.２５Ｖ、ＶＢ７を１.４Ｖ、ＶＢ８を１.５５Ｖ、ＶＢ９を１.７Ｖ、ＶＢ１０を１.９５Ｖに設定し、ノードＡに加える制御電圧を-２Ｖから４Ｖまで変化させた時のノードＡ、Ｂ間の容量値を示している。この例では、ＭＯＳ型容量素子ＣＭ１〜ＣＭ１０は同じ容量値を用い、コンデンサＣ１〜Ｃ１０も同様に同じ容量値を用いているので、同図に示す様に制御電圧が約０.２Ｖから１.３Ｖの間で制御電圧と容量値の関係が線形になっている。
【００３１】
ここで特許文献１に記載されている、ＭＯＳ型トランジスタのソース、ドレインを短絡したＭＯＳ型容量素子と、上述実施形態で用いたＭＯＳ型容量素子と、について比較する。特許文献１に記載されているＭＯＳ型トランジスタは、ゲート端子、ソースドレイン端子、サブ端子の３端子を備えており、サブ端子を接地し、ゲート端子に一定のバイアス電圧を与えると共に、ソースドレイン端子の電圧を変化させることにより、ゲート端子とソースドレイン端子との間の容量を変化させるようにしている。この場合、例えばゲート端子に１Ｖのバイアス電圧が与えられているとすると、ゲート酸化膜の下に反転層（Ｎ）層が形成される。そしてソースドレイン端子の電圧が０Ｖであるとすると、ソースドレイン層（Ｎ層）と前記反転層とは導通状態になるので、ゲート端子とソースドレイン端子との間の容量値はゲート酸化膜で決まる容量値となり、最大容量値となる。ソースドレイン端子はＮ型半導体であり、サブ端子の層はＰ型半導体であることから、ソースドレイン端子に負の電圧を印加することはできない。何故なら、ソースドレイン端子の電圧を負側に振ると、ダイオードが順方向になるからである。
【００３２】
次にソースドレイン端子の電圧を上げていくと、ソースドレイン層（Ｎ型半導体）とサブ端子の層（Ｐ型半導体）とで構成されるダイオードが逆バイアスになるので、ソースドレイン層に空乏層が発生し、前記反転層とソースドレイン層とは導通状態ではなくなる。このときの容量値はゲート酸化膜と空乏層とで形成される容量が直列に接続されることになるので、容量値は低下する。更にソースドレイン端子の電圧を上げると空乏層が厚くなり、更に容量値が下がる。
【００３３】
従って、ソース、ドレインと前記反転層が導通状態にある時はゲート酸化膜で決まる容量と反転層の寄生抵抗が直列に接続された素子となり、ソース、ドレインに空乏層が発生している状態ではゲート酸化膜で決まる容量、前記反転層の寄生抵抗、前記空乏層で形成される容量の３素子が直列に接続された素子となる。いずれの場合も前記反転層の寄生抵抗が直列に接続された状態になるため、Ｑ値の低下が発生する。
【００３４】
これに対して上述実施の形態に係るＭＯＳ型容量素子は、サブコンタクト部４に対し、ゲート電極３１を負にバイアスした時にキャリア蓄積効果による薄い反転層が形成されることはあるが、この反転層の寄生抵抗はサブコンタクト部４に対して縦方向の抵抗が作用するため、その値はサブコンタクト部４の基板抵抗に対して十分小さいためＱ値を低下させない。サブコンタクト部４の基板抵抗はＱ値に影響を与えるが、特許文献１のＭＯＳ型容量素子よりもその抵抗値は十分に小さいためＱ値の高い容量素子を実現できる。
【００３５】
更に上述実施の形態によれば次のような効果がある。ＭＯＳ型容量素子ＭＣｋと非電圧可変型容量素子であるコンデンサＣｋとの直列回路を複数並列に接続し、ＭＯＳ型容量素子ＭＣｋのゲート側にバイアス電圧を印加すると共にサブコンタクト部４側に制御電圧を供給している。そしてＭＯＳ型トランジスタを構成したときのしきい値電圧をＶｔとすると、大きさが隣合うバイアス電圧同士の差が前記しきい値電圧Ｖｔよりも小さく設定されている。従ってＭＯＳ型容量素子ＭＣ１〜ＭＣｎの容量値が順次急峻に小さくなっていくことから、更に既述のようにＭＯＳ型容量素子ＭＣｋの構造の点も含めると、図３に示したように容量値について大きな可変幅を得ることができる。
【００３６】
そして制御電圧と容量値とが良好な直線性の関係となっているので、この電圧制御可変容量をＶＣＯに適用しやすいという効果がある。また一般のＭＯＳトランジスタはセルフアラインによりゲート電極をマスクとして用いることから、ソース領域とゲート電極との距離が近く、このため寄生容量が大きくなる。これに対して前記ＭＯＳ型容量素子はサブコンタクト部４を用いているので、サブコンタクト部４とゲート電極３１との距離を大きく取ることができ、このため寄生容量を低減できる利点もある。
本発明では、電極Ｍ１はゲート電極３そのものであってもよく、この場合にはゲート電極３に絶縁層を介して対向するように電極Ｍ３を設ける構成となる。そしてゲート電極３には引き出し電極を介してバイアス電圧が印加されることになる。
【００３７】
上述の例では、ＭＯＳ型容量素子ＭＣ１〜ＭＣｎは同じ容量値を用い、コンデンサＣ１〜Ｃ１０も同様に同じ容量値を用いているので、図３に示す様に制御電圧が約０．２Ｖから１．３Ｖの間で制御電圧と容量値の関係が線形になっている。しかしながらＶＣＯでは制御電圧と容量値の関係を線形にすることが求められる訳ではなく、制御電圧と発振周波数との関係を線形にすることが求められる。水晶振動子を等価回路で表わしたときの直列容量Ｃ１、並列容量Ｃ０、直列インダクタンスＬ１と、水晶振動子に接続される電圧可変型容量部の容量ＣＶと、発振回路の発振周波数ｆとの関係は、ｆ＝１／２π（Ｌ１・Ｋ）１／２で表わされる。電圧可変型容量部は、図１におけるノードＡ及びＢ間の容量に相当する。またＫは次の式で表わされる。
【００３８】
Ｋ＝｛Ｃ１（Ｃ０＋ＣＶ）｝／（Ｃ１＋Ｃ０＋ＣＶ）
ここでＣＶとｆとは非線形の関係にあり、ＣＶと電圧可変型容量部に加わる制御電圧Ｖｂ（図１のノードＡに加わる電圧）とについても非線形の関係にある。そこでＶｂとｆとの関係ができるだけ線形（直線性の関係）となるように、例えば以下のような手法を採用することが好ましい。
１）複数個のＭＯＳ型容量素子と複数の非電圧可変型容量との一方若しくは両方の容量の重み付けを調整し、制御電圧対容量値の関係を所望の特性に合わせる手法
２）ＭＯＳ型容量素子と非電圧可変型容量の接続点に与える固定バイアス電圧を調整し、制御電圧対容量値の関係を所望の特性に合わせる手法
３）上記１）と２）を併用する手法
図４は上記１）の手段により電圧可変型容量を構成し、この電圧可変型容量と１９０ＭＨｚの水晶振動子を接続して共振回路を構成した時の制御電圧と並列共振周波数（即ち、ＶＣＸＯを構成した場合の発振周波数）の周波数変化量の関係を示している。なおＭＯＳ型容量素子の容量の重み付けを行うとは、例えばＭＯＳ型容量素子のＣＭ１〜ＣＭｎの全部の間であるいは一部の間で互いの容量を変える（ゲート酸化膜の面積や厚さなどを変更する）例を挙げることができる。また非電圧可変型容量素子の重み付けを行うとは、容量Ｃ１〜Ｃｎの全部の間であるいは一部の間で互いの容量を変える例を挙げることができる。
【００３９】
一般的にＶＣＸＯでは１０%以下の直線性が要求されるのに対し、図４の直線性は十分５％以内に収まっており、良好な線形性が得られている。なお、ここでは、ＭＯＳ型容量素子は図２に示すようなＮウエル層２１、ゲート酸化膜３１、ポリシリコンゲート電極３によって構成されるＭＯＳ構造、ＭIＭ（Ｍetal Insulator Ｍetal）構造の非電圧可変型容量を例にして説明をしたが、Ｎ型拡散層の種類、ゲート電極の材質はこれに限定される必要はなく、例えばゲート電極がメタルであっても構わない。また、非電圧可変型容量であるコンデンサＣｋはＭIＭ構造である必要もない。
【００４０】
更に、Ｎウエル層２１の代わりに、Ｐ型のウエル層であるＰウエル層を用いても同様の機能を実現できる。この場合には、サブコンタクト部２１は、Ｐウエル層よりもＰ型の不純物濃度が多いＰ＋層からなる。そして図１に示すＭＯＳ型容量素子ＣＭ１〜ＣＭ１０の上下を入れ替えた構成となる。つまり図２において、サブコンタクト部４に接続された電極ＭＡの上方にコンデンサ容量をなす絶縁層を介してコンデンサＣ１〜Ｃ１０の一端側の電極５を対向させ、電極ＭＢの上方側にはコンデンサＣ１〜Ｃ１０の一端側の電極５を対向させない構成とする。図５は、第１の実施の形態の変形例に相当する、Ｐウエル層を用いたＭＯＳ型容量素子を示す断面図であり、Ｐウエル層及びＰ＋層には、夫々符号「２１´」及び「４´」を割り当てている。電極ＭＡにはバイアス電圧供給部１からバイアス電圧が与えられ、電極ＭＢはノードＡに接続されて制御電圧が印加されることになる。
【００４１】
以上において、本発明は、ＭＯＳ型容量素子のゲート電極３１の上に非電圧可変容量を形成する場合に、電極ＭＢを設けずにゲート電極３１との間に絶縁層を介して電極５１（図２参照）を設けてもよく、この場合には、電極ＭＢを介さずにゲート電極３１にバイアス電圧Ｖｋが印加される。
【００４２】
図６は本発明の電圧制御可変容量を適用した電圧制御発振器の一例であり、５は水晶振動子、６は差動アンプ、７は制御電圧出力部であり、水晶振動子５の一端側から発振出力が取り出される。水晶振動子５の両端には既述の電圧制御可変容量が２組接続されている。即ち２組の電圧制御可変容量は同じ構成になっている。
【００４３】
図７は本発明の電圧制御可変容量を適用した電圧制御発振器の他の例であり、電圧制御発振器に用いられる発振回路としてはコルピッツ回路が用いられている。図７中、１００は図１に示されている電圧制御可変容量であり、鎖線の枠内に図１に記載したバイアス抵抗Ｒが位置している。１０１は増幅器をなすトランジスタ、１０２、１０３は抵抗、１０４、１０５はコンデンサ、１０６は抵抗、ＶＣＣは電源電圧、Ｖｂｂはトランジスタ１０１のベースに供給されるバイアス電圧を示している。図７の回路では、ノードＢが接地されているが、ノードＢを接地しない構成とした場合には、前記バイアス抵抗Ｒは不要となる。
なお本発明が適用される電圧制御発振器としてはいわゆるＬＣ共振回路を用いたものであってもよい。
【００４４】
既述の第１の実施の形態に係る電圧制御可変容量の回路は、ＭＯＳ型容量素子の下部電極（Ｎウエル２１）とシリコン基板（符号２に相当する部分）との間の寄生容量が大きいことを前提として考えられた構成である。一般的な半導体プロセスでは、ＭＯＳ型容量素子の下部電極とシリコン基板は、ＰＮ分離で電気的に分離されるため、大きな接合容量がＭＯＳ型容量素子の下部電極に付く。このため第１の実施の形態では、ＭＯＳ型容量素子の下部電極に制御電圧を供給するようにし、これにより下部電極の電位が高周波により変わらないように（交流的に固定するように）し、前記寄生容量の影響が無いようにあるいは抑えられるように構成している。
【００４５】
一方この構成では、ＭＯＳ型容量素子の上部電極（ゲート電極）にバイアス電圧ＶＢｋを与える必要があるため、この直流バイアスが発振回路側に印加されないようにするために、直流バイアスのカット用として非電圧可変容量であるコンデンサＣｋをＭＯＳ型容量素子ＣＭｋに直列に接続する必要がある。従ってコンデンサＣｋの容量値がＭＯＳ型容量素子ＣＭｋの容量値よりも大きいほど、可変容量として大きな容量可変比率が得られる。コンデンサＣｋは、ＭＯＳ型容量の上部から外れた領域に形成することにより、容量値をより一層大きくできるが、そうするとデバイスが大型化し、またコンデンサＣｋにおけるＭＯＳ型容量側の電極とシリコン基板との間の寄生容量が大きくなるので、得策ではなくなる。このためゲート電極の上にコンデンサＣｋを設けようとすると、前記容量可変比率の大きさにはある程度の制限が避けられない。
【００４６】
一方、ＳＯＩ（Silicon On Insulator）基板などの酸化膜によりＭＯＳ型容量素子の下部電極がシリコン基板に対して電気的に分離できるプロセスでは、ＭＯＳ型容量素子の下部電極とシリコン基板との間に付く寄生容量は、ＰＮ分離と比較すると十分に小さいため、図１の構成を採用しなくても、図１と同様の機能を実現できる。
【００４７】
次に本発明の第２の実施の形態に係る電圧制御可変容量について図８〜図１１を参照しながら説明する。第２の実施の形態は、ＭＯＳ型容量素子の下部電極とシリコン基板との間に付く寄生容量がＰＮ分離と比較すると十分に小さい場合に好ましい例である。
図８に示したデバイス構造は、第２の実施形態に用いられるＭＯＳ型容量素子を示している。この構造が図２の構造と異なる点は、ＭＯＳ型容量素子とシリコン基板２との間に絶縁膜３０である例えばシリコン酸化膜が形成されている点、及びコンデンサＣｋが含まれていない点である。図９は、第２の実施形態に係る電圧制御可変容量の回路を示している。図９では、ＭＯＳ型容量素子ＭＣ１〜ＭＣｎは、ゲート電極３１に接続される電極ＭＢが下側に記載され、Ｎウエル２１に接続される電極ＭＡが上側に記載されている。そして各電極ＭＡを介してＭＯＳ型容量ＭＣｋの各コンタクト層４を共通に接続し、共通接続点であるノードＢに抵抗Ｒを介して図示しない制御電圧出力部から制御電圧を供給するように構成している。なおノードＢは発振回路に接続される側のノードである。
【００４８】
この例では、ＭＯＳ型容量素子ＭＣｋの下部電極とシリコン基板２との間に付く寄生容量が小さいことから、このように下部電極側（Ｎウエル２１側）を交流的にフリーな状態（高周波により電位が変わる状態）とすることができる。このためＭＯＳ型容量素子ＭＣｋのゲート電極３１側は交流的に固定することができるので、バイアス電圧供給部１からバイアス抵抗を設けずにゲート電極３１にバイアス電圧を供給することができる。この結果非電圧可変容量であるコンデンサＣｋが不要になる。図９に示す電圧制御可変容量は、各バイアス電圧ＶＢｋの供給点であるゲート電極３１が交流的にはグランドとなるため、ゲート電極ＶＢｋとノードＢとの間の容量が制御電圧ＶＣにより制御されることになる。
【００４９】
図１０は、本発明の電圧制御可変容量を適用した電圧制御発振器の一例である。この例では第２の実施の形態の電圧制御可変容量を２個用いているが、１個用いるようにしてもよい。図１０のように構成すれば、バイアス電圧ＶＢ１〜ＶＢｎの各ノードが交流的な仮想接地点になるため、バイアス電圧供給部１の回路のインピーダンスが高くても（抵抗が入っていても）、理想のバイアス（インピーダンスゼロ）を与えた場合と等価になる利点がある。
【００５０】
図１１は、第２の実施の形態の電圧制御可変容量を適用した電圧制御発振器の他の例であり、電圧制御発振器に用いられる発振回路としてはコルピッツ回路が用いられている。
【００５１】
ＳＯＩプロセスを用いた場合であっても、ＭＯＳ型容量素子ＭＣｋの下部電極とシリコン基板２との間に付く寄生容量はゼロではないことから、使用するプロセスにより第１の実施の形態の構成と第２の実施の形態の構成とのどちらが有利かを判断して、両構成を使い分けることが好ましい。またバイアス抵抗Ｒ（あるいは１０２）については、本発明の電圧制御可変容量を適用する回路に対してどのように設けるかによって、必要になったり、あるいは不要になったりする。
【符号の説明】
【００５２】
Ａ、Ｂ 電圧制御型可変容量の端子部
ＣＭ１〜ＣＭｎ ＭＯＳ型容量素子
Ｃ１からＣｎ 非電圧可変型容量素子であるコンデンサ
ＶＢ１〜ＶＢｎ バイアス電圧
１ バイアス電圧供給部
２ シリコン基板
２１ Ｎウエル
２１´ Ｐウエル
３ ゲート酸化膜
３１ ゲート電極
４、４´ サブコンタクト部
５、ＭＡ、ＭＢ 電極
６ 差動アンプ
７ 制御電圧出力部
【特許請求の範囲】
【請求項１】
（１）シリコン層内に形成されたＮ型のウエル層と、このウエル層の上にゲート酸化膜を介して形成されたゲート電極と、前記ゲート電極に対して面方向に離間した位置にて前記ウエル層内に形成され、ウエル層よりもＮ型の不純物濃度が多いＮ＋層からなるコンタクト層と、を備えたＭＯＳ型容量素子を複数用いること、
（２）前記複数のＭＯＳ型容量素子のコンタクト層の各々が電気的に共通に接続されたこと、
（３）各ＭＯＳ型容量素子のゲート電極に互いに異なるバイアス電圧を供給するためのバイアス電圧供給部を設けたこと、
（４）一端が夫々前記ＭＯＳ型容量素子のゲート電極に接続され、他端が共通に接続された複数の非電圧可変型容量素子を設けたこと、
（５）前記ＭＯＳ型容量素子のウエル層にソース、ドレインを形成してＭＯＳ型トランジスタを構成したときのしきい値電圧をＶｔとすると、大きさが隣合うバイアス電圧同士の差が前記しきい値電圧Ｖｔよりも小さく設定されていること、を備え、
前記コンタクト層に制御電圧を供給することにより、前記複数のＭＯＳ型容量素子の共通接続点と前記複数の非電圧可変型容量素子の共通接続点との間の容量値が制御されることを特徴とする電圧制御可変容量。
【請求項２】
各非電圧可変型容量素子の容量部分は、ゲート電極に重ねて設けられていることを特徴とする請求項１記載の電圧制御可変容量。
【請求項３】
（１）シリコン層内に形成されたＰ型のウエル層と、このウエル層の上にゲート酸化膜を介して形成されたゲート電極と、前記ゲート電極に対して面方向に離間した位置にて前記ウエル層内に形成され、ウエル層よりもＰ型の不純物濃度が多いＰ＋層からなるコンタクト層と、を備えたＭＯＳ型容量素子を複数用いること、
（２）前記複数のＭＯＳ型容量素子のゲート電極の各々が電気的に共通に接続されたこと、
（３）各ＭＯＳ型容量素子のコンタクト層に互いに異なるバイアス電圧を供給するためのバイアス電圧供給部を設けたこと、
（４）一端が夫々前記ＭＯＳ型容量素子のコンタクト層に接続され、他端が共通に接続された複数の非電圧可変型容量素子を設けたこと、
（５）前記ＭＯＳ型容量素子のウエル層にソース、ドレインを形成してＭＯＳ型トランジスタを構成したときのしきい値電圧をＶｔとすると、大きさが隣合うバイアス電圧同士の差が前記しきい値電圧Ｖｔよりも小さく設定されていること、を備え、
前記ゲート電極に制御電圧を供給することにより、前記複数のＭＯＳ型容量素子の共通接続点と前記複数の非電圧可変型容量素子の共通接続点との間の容量値が制御されることを特徴とする電圧制御可変容量。
【請求項４】
（１）シリコン層内に形成されたＮ型のウエル層と、このウエル層の上にゲート酸化膜を介して形成されたゲート電極と、前記ゲート電極に対して面方向に離間した位置にて前記ウエル層内に形成され、ウエル層よりもＮ型の不純物濃度が多いＮ＋層からなるコンタクト層と、を備えたＭＯＳ型容量素子を複数用いること、
（２）前記複数のＭＯＳ型容量素子のコンタクト層の各々が電気的に共通に接続されたこと、
（３）各ＭＯＳ型容量素子のゲート電極に互いに異なるバイアス電圧を供給するためのバイアス電圧供給部を設けたこと、
（４）前記ＭＯＳ型容量素子のウエル層にソース、ドレインを形成してＭＯＳ型トランジスタを構成したときのしきい値電圧をＶｔとすると、大きさが隣合うバイアス電圧同士の差が前記しきい値電圧Ｖｔよりも小さく設定されていること、を備え、
前記コンタクト層に制御電圧を供給することにより、前記複数のＭＯＳ型容量素子の共通接続点とＭＯＳ型容量素子のゲート電極側との間の容量値が制御されることを特徴とする電圧制御可変容量。
【請求項５】
（１）シリコン層内に形成されたＰ型のウエル層と、このウエル層の上にゲート酸化膜を介して形成されたゲート電極と、前記ゲート電極に対して面方向に離間した位置にて前記ウエル層内に形成され、ウエル層よりもＰ型の不純物濃度が多いＰ＋層からなるコンタクト層と、を備えたＭＯＳ型容量素子を複数用いること、
（２）前記複数のＭＯＳ型容量素子のゲート電極の各々が電気的に共通に接続されたこと、
（３）各ＭＯＳ型容量素子のコンタクト層に互いに異なるバイアス電圧を供給するためのバイアス電圧供給部を設けたこと、
（４）前記ＭＯＳ型容量素子のウエル層にソース、ドレインを形成してＭＯＳ型トランジスタを構成したときのしきい値電圧をＶｔとすると、大きさが隣合うバイアス電圧同士の差が前記しきい値電圧Ｖｔよりも小さく設定されていること、を備え、
前記ゲート電極に制御電圧を供給することにより、前記複数のＭＯＳ型容量素子の共通接続点とＭＯＳ型容量素子のコンタクト層側との間の容量値が制御されることを特徴とする電圧制御可変容量。
【請求項６】
電圧制御可変容量を用いた電圧制御発振器において、請求項１ないし５のいずれか一項に記載の電圧制御可変容量を用いたことを特徴とする電圧制御発振器。
【請求項７】
制御電圧と発振周波数とが比例関係となるように、複数のＭＯＳ型容量素子のグループ及び複数の非電圧可変型容量素子のグループの少なくとも一方のグループについて容量の重み付けがされていることを特徴とする請求項６に記載の電圧制御発振器。
【請求項８】
制御電圧と発振周波数とが比例関係となるように、バイアス電圧の重み付けがされていることを特徴とする請求項６または７に記載の電圧制御発振器。
【請求項１】
（１）シリコン層内に形成されたＮ型のウエル層と、このウエル層の上にゲート酸化膜を介して形成されたゲート電極と、前記ゲート電極に対して面方向に離間した位置にて前記ウエル層内に形成され、ウエル層よりもＮ型の不純物濃度が多いＮ＋層からなるコンタクト層と、を備えたＭＯＳ型容量素子を複数用いること、
（２）前記複数のＭＯＳ型容量素子のコンタクト層の各々が電気的に共通に接続されたこと、
（３）各ＭＯＳ型容量素子のゲート電極に互いに異なるバイアス電圧を供給するためのバイアス電圧供給部を設けたこと、
（４）一端が夫々前記ＭＯＳ型容量素子のゲート電極に接続され、他端が共通に接続された複数の非電圧可変型容量素子を設けたこと、
（５）前記ＭＯＳ型容量素子のウエル層にソース、ドレインを形成してＭＯＳ型トランジスタを構成したときのしきい値電圧をＶｔとすると、大きさが隣合うバイアス電圧同士の差が前記しきい値電圧Ｖｔよりも小さく設定されていること、を備え、
前記コンタクト層に制御電圧を供給することにより、前記複数のＭＯＳ型容量素子の共通接続点と前記複数の非電圧可変型容量素子の共通接続点との間の容量値が制御されることを特徴とする電圧制御可変容量。
【請求項２】
各非電圧可変型容量素子の容量部分は、ゲート電極に重ねて設けられていることを特徴とする請求項１記載の電圧制御可変容量。
【請求項３】
（１）シリコン層内に形成されたＰ型のウエル層と、このウエル層の上にゲート酸化膜を介して形成されたゲート電極と、前記ゲート電極に対して面方向に離間した位置にて前記ウエル層内に形成され、ウエル層よりもＰ型の不純物濃度が多いＰ＋層からなるコンタクト層と、を備えたＭＯＳ型容量素子を複数用いること、
（２）前記複数のＭＯＳ型容量素子のゲート電極の各々が電気的に共通に接続されたこと、
（３）各ＭＯＳ型容量素子のコンタクト層に互いに異なるバイアス電圧を供給するためのバイアス電圧供給部を設けたこと、
（４）一端が夫々前記ＭＯＳ型容量素子のコンタクト層に接続され、他端が共通に接続された複数の非電圧可変型容量素子を設けたこと、
（５）前記ＭＯＳ型容量素子のウエル層にソース、ドレインを形成してＭＯＳ型トランジスタを構成したときのしきい値電圧をＶｔとすると、大きさが隣合うバイアス電圧同士の差が前記しきい値電圧Ｖｔよりも小さく設定されていること、を備え、
前記ゲート電極に制御電圧を供給することにより、前記複数のＭＯＳ型容量素子の共通接続点と前記複数の非電圧可変型容量素子の共通接続点との間の容量値が制御されることを特徴とする電圧制御可変容量。
【請求項４】
（１）シリコン層内に形成されたＮ型のウエル層と、このウエル層の上にゲート酸化膜を介して形成されたゲート電極と、前記ゲート電極に対して面方向に離間した位置にて前記ウエル層内に形成され、ウエル層よりもＮ型の不純物濃度が多いＮ＋層からなるコンタクト層と、を備えたＭＯＳ型容量素子を複数用いること、
（２）前記複数のＭＯＳ型容量素子のコンタクト層の各々が電気的に共通に接続されたこと、
（３）各ＭＯＳ型容量素子のゲート電極に互いに異なるバイアス電圧を供給するためのバイアス電圧供給部を設けたこと、
（４）前記ＭＯＳ型容量素子のウエル層にソース、ドレインを形成してＭＯＳ型トランジスタを構成したときのしきい値電圧をＶｔとすると、大きさが隣合うバイアス電圧同士の差が前記しきい値電圧Ｖｔよりも小さく設定されていること、を備え、
前記コンタクト層に制御電圧を供給することにより、前記複数のＭＯＳ型容量素子の共通接続点とＭＯＳ型容量素子のゲート電極側との間の容量値が制御されることを特徴とする電圧制御可変容量。
【請求項５】
（１）シリコン層内に形成されたＰ型のウエル層と、このウエル層の上にゲート酸化膜を介して形成されたゲート電極と、前記ゲート電極に対して面方向に離間した位置にて前記ウエル層内に形成され、ウエル層よりもＰ型の不純物濃度が多いＰ＋層からなるコンタクト層と、を備えたＭＯＳ型容量素子を複数用いること、
（２）前記複数のＭＯＳ型容量素子のゲート電極の各々が電気的に共通に接続されたこと、
（３）各ＭＯＳ型容量素子のコンタクト層に互いに異なるバイアス電圧を供給するためのバイアス電圧供給部を設けたこと、
（４）前記ＭＯＳ型容量素子のウエル層にソース、ドレインを形成してＭＯＳ型トランジスタを構成したときのしきい値電圧をＶｔとすると、大きさが隣合うバイアス電圧同士の差が前記しきい値電圧Ｖｔよりも小さく設定されていること、を備え、
前記ゲート電極に制御電圧を供給することにより、前記複数のＭＯＳ型容量素子の共通接続点とＭＯＳ型容量素子のコンタクト層側との間の容量値が制御されることを特徴とする電圧制御可変容量。
【請求項６】
電圧制御可変容量を用いた電圧制御発振器において、請求項１ないし５のいずれか一項に記載の電圧制御可変容量を用いたことを特徴とする電圧制御発振器。
【請求項７】
制御電圧と発振周波数とが比例関係となるように、複数のＭＯＳ型容量素子のグループ及び複数の非電圧可変型容量素子のグループの少なくとも一方のグループについて容量の重み付けがされていることを特徴とする請求項６に記載の電圧制御発振器。
【請求項８】
制御電圧と発振周波数とが比例関係となるように、バイアス電圧の重み付けがされていることを特徴とする請求項６または７に記載の電圧制御発振器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１２−６４９１５（Ｐ２０１２−６４９１５Ａ）
【公開日】平成２４年３月２９日（２０１２．３．２９）
【国際特許分類】
【出願番号】特願２０１０−２７４４１１（Ｐ２０１０−２７４４１１）
【出願日】平成２２年１２月９日（２０１０．１２．９）
【出願人】（０００２３２４８３）日本電波工業株式会社 (1,148)
【Ｆターム（参考）】
【公開日】平成２４年３月２９日（２０１２．３．２９）
【国際特許分類】
【出願日】平成２２年１２月９日（２０１０．１２．９）
【出願人】（０００２３２４８３）日本電波工業株式会社 (1,148)
【Ｆターム（参考）】
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