半導体装置、半導体テスタおよび半導体テストシステム
【課題】テストコストを増大させることなく、オープン不良を検出することができる半導体装置、これを試験するための半導体テスタおよびこの半導体テスタを用いた半導体テストシステムを実現する。
【解決手段】内部回路の出力ピンと電気的に接続された複数のパッドを有する半導体装置において、一端が共通電位に接続され、他端がパッドに接続された第１のスイッチ回路と、内部回路の出力ピンとパッドの間に設けられ、第１のスイッチ回路が接続されたパッドと試験時に半導体テスタのテスタピンが接続されるパッドとを電気的に接続するマルチプレクサとを備える。
【解決手段】内部回路の出力ピンと電気的に接続された複数のパッドを有する半導体装置において、一端が共通電位に接続され、他端がパッドに接続された第１のスイッチ回路と、内部回路の出力ピンとパッドの間に設けられ、第１のスイッチ回路が接続されたパッドと試験時に半導体テスタのテスタピンが接続されるパッドとを電気的に接続するマルチプレクサとを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スクライブラインが設けられたウェハ上に作り込まれ、内部回路の出力ピンと電気的に接続された複数のパッドを有する半導体装置、これを試験するための半導体テスタおよびこの半導体テスタを用いた半導体テストシステムに関し、詳しくは、テストコストを増大させることなく、オープン不良を検出することができる半導体装置、これを試験するための半導体テスタおよびこの半導体テスタを用いた半導体テストシステムに関するものである。
【背景技術】
【０００２】
図１６は、従来の半導体装置の一例を示した構成図である。
図１６において、ＩＣ５０は、例えば、液晶ディスプレイ等の液晶を駆動する液晶ドライバＩＣであり、ウェハ上に形成されている。ＩＣ５０は、パッド３、配線パターン４、内部回路５およびマルチプレクサ６を有している。
【０００３】
半導体テスタ１は、半導体デバイスを試験する装置であり、試験手段１ａを有する。試験手段１ａは、ＩＣ５０の試験時に、ＩＣ５０を制御する制御信号を出力する。テスタピン２は、半導体テスタ１からの出力信号をＩＣ５０へ出力するテスタピン２ａおよびＩＣ５０からの出力信号を半導体テスタ１へ入力するテスタピン２ｂを有する。
【０００４】
パッド３は、テスタピン２ａが接続されるパッド３ａ、テスタピン２ｂが接続されるパッド３ｂおよびテスタピン２が接続されないパッド３ｃを有する。内部回路５は、ＩＣ５０の外部からパッド３ａおよび配線パターン４ａを介して制御信号が入力され、この制御信号に応じて複数の出力信号を出力する。
【０００５】
マルチプレクサ６は、内部回路５からの複数の出力信号が入力され、入力された信号を任意に選択して出力する。マルチプレクサ６から出力された出力信号は、配線パターン４ｂおよびパッド３ｂを介してＩＣ５０の外部に出力される。ＩＣ５０のパッド３ｂとテスタピン２ｂとはプローブカードのプローブ針を介して接続される。
【０００６】
なお、図１６に示す例は、ＩＣ５０の出力信号が出力されるパッドに対して半導体テスタ１の入力ピンとなるテスタピン２ｂが不足しているため、ＩＣ５０の出力ピンのうち、半分の出力ピンにしか、半導体テスタ１の入力ピンを接続することができない例とする。
【０００７】
このようなＩＣ５０のオープン不良を試験する場合の動作を説明する。
半導体テスタ１の試験手段１ａは、テスタピン２ａ、パッド３ａおよび配線パターン４ａを介して内部回路５へ制御信号を入力する。マルチプレクサ６は、この制御信号に応じて内部回路５の出力ピンのうち、図１６のＡで示される出力ピン（以下、出力ピンＡという）とパッド３ｂとを接続する。
【０００８】
そして、半導体テスタ１は、パッド３ｂ−配線パターン４ｂ−マルチプレクサ６−内部回路５間が断線していないことのチェック（オープン不良チェック）を行う。オープン不良を検出する試験方法は多くの方法があるが、一例として、以下のように行う。
【０００９】
半導体テスタ１は、テスタピン２ｂを介して、ＩＣ５０に対し電流を印加する。この電流は、パッド３ｂ、配線パターン４ｂ、マルチプレクサ６を介して内部回路５に到達する。そして、内部回路５の出力ピンに備えられている出力保護回路のダイオードに電流が流れ、ダイオードの順電圧が発生する。半導体テスタ１は、このダイオードの順電圧の電圧レベルを測定し、オープン不良チェックを行う。
【００１０】
次に、半導体テスタ１の試験手段１ａは、テスタピン２ａ、パッド３ａおよび配線パターン４ａを介して内部回路５へ制御信号を入力する。マルチプレクサ６は、この制御信号に応じて内部回路５の出力ピンのうち、図１６のＢで示される出力ピン（以下、出力ピンＢという）とパッド３ｂとを接続する。そして、半導体テスタ１は、パッド３ｂ−配線パターン４ｂ−マルチプレクサ６−内部回路５間のオープン不良チェックを行う。
【００１１】
このように、マルチプレクサ６が、内部回路５からの出力信号を切り替えて出力することにより、内部回路５からの全ての出力信号を出力することができるので、半導体テスタ１の入力ピンが不足している場合でも試験を行うことができる。
【００１２】
特許文献１には、半導体集積回路およびその測定方法に関し、特に出力回路の構成と測定方法が記載されている。
【００１３】
特許文献２には、ウエーハ上に形成された状態でＩＣの信頼性テストを行う半導体装置およびその製造方法が記載されている。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開平７−３２６６４５号公報
【特許文献２】特開２００２−２０８６１８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかし、図１６に示す従来例では、マルチプレクサ６からパッド３ｃまでの配線パターン４ｃのオープン不良を検出することができないという問題があった。
【００１６】
また、図１６に示す従来例では、配線パターン４ｃのオープン不良の検出は、ＩＣ５０の設計保証または２パステストで行っている。ここで、２パステストとは、２回試験を行うことであり、具体的には、１回目の試験はテスタピン２ｂをパッド３ｂに接続して行い、２回目の試験はテスタピン２ｂをパッド３ｃに接続して行う。２パステストでは、試験時間が長くなり、試験にかかるコスト（テストコスト）も増大するという問題があった。
【００１７】
そこで本発明の目的は、テストコストを増大させることなく、オープン不良を検出することができる半導体装置、これを試験するための半導体テスタおよびこの半導体テスタを用いた半導体テストシステムを実現することにある。
【課題を解決するための手段】
【００１８】
請求項１記載の発明は、
内部回路の出力ピンと電気的に接続された複数のパッドを有する半導体装置において、
一端が共通電位に接続され、他端が前記パッドに接続された第１のスイッチ回路と、
前記内部回路の出力ピンと前記パッドの間に設けられ、前記第１のスイッチ回路が接続されたパッドと試験時に半導体テスタのテスタピンが接続されるパッドとを電気的に接続するマルチプレクサと
を備えたことを特徴とするものである。
請求項２記載の発明は、請求項１記載の発明において、
前記半導体テスタからの制御信号に応じて前記第１のスイッチ回路をオンまたはオフさせるスイッチ制御部を有することを特徴とするものである。
請求項３記載の発明は、請求項１記載の発明において、
前記第１のスイッチ回路は、
前記半導体テスタからの制御信号に応じてオンまたはオフすることを特徴とするものである。
請求項４記載の発明は、請求項１〜３のいずれかに記載の発明において、
前記第１のスイッチ回路は、
前記半導体装置が形成されるウェハ上のスクライブライン上に設けられることを特徴とするものである。
請求項５記載の発明は、請求項１〜３のいずれかに記載の発明において、
前記第１のスイッチ回路は、
前記半導体装置が形成されるフィルム上に設けられることを特徴とするものである。
請求項６記載の発明は、請求項１〜３のいずれかに記載の発明において、
前記第１のスイッチ回路は、
前記半導体テスタのテスタピンと前記パッド間に備えられるプローブカード上に設けられることを特徴とするものである。
請求項７記載の発明は、請求項１〜３のいずれかに記載の発明において、
前記第１のスイッチ回路は、
前記半導体テスタのテスタピンと前記パッド間に備えられるパフォーマンスボード上に設けられることを特徴とするものである。
請求項８記載の発明は、
内部回路の出力ピンと電気的に接続された複数のパッドを有する半導体装置において、
試験時に半導体テスタのテスタピンが接続されるパッドと前記テスタピンが接続されないパッドとを電気的に１対１で接続する経路接続手段と、
一端が前記内部回路の出力ピンに接続され、他端が前記テスタピンが接続される前記パッドに接続される第２のスイッチ回路と、
一端が前記第２のスイッチ回路が接続される以外の前記内部回路の出力ピンに接続され、他端が前記テスタピンが接続されない前記パッドに接続される第３のスイッチ回路とを備え、
試験時に、前記第２のスイッチ回路がオンしている時には前記第３のスイッチ回路をオフさせ、前記第２のスイッチ回路がオフしている時には前記第３のスイッチ回路をオンさせることを特徴とするものである。
請求項９記載の発明は、請求項８記載の発明において、
前記経路接続手段は、
マルチプレクサであることを特徴とするものである。
請求項１０記載の発明は、請求項８記載の発明において、
前記経路接続手段は、
ショート配線であることを特徴とするものである。
請求項１１記載の発明は、請求項８〜１０のいずれかに記載の発明において、
前記経路接続手段は、
前記半導体装置が形成されるウェハ上のスクライブライン上に設けられることを特徴とするものである。
請求項１２記載の発明は、請求項８〜１０のいずれかに記載の発明において、
前記経路接続手段は、
前記半導体装置が形成されるフィルム上に設けられることを特徴とするものである。
請求項１３記載の発明は、請求項８〜１０のいずれかに記載の発明において、
前記経路接続手段は、
前記半導体テスタのテスタピンと前記パッド間に備えられるプローブカード上に設けられることを特徴とするものである。
請求項１４記載の発明は、請求項８〜１０のいずれかに記載の発明において、
前記経路接続手段は、
前記半導体テスタのテスタピンと前記パッド間に備えられるパフォーマンスボード上に設けられることを特徴とするものである。
請求項１５記載の発明は、
複数のピンを有する半導体装置を試験する半導体テスタにおいて、
請求項１〜１４のいずれかに記載の半導体装置に制御信号を出力する試験手段を設けたことを特徴とするものである。
請求項１６記載の発明は、
請求項１〜１４のいずれかに記載の半導体装置と、
請求項１５記載の半導体テスタと
を備えたことを特徴とするものである。
【発明の効果】
【００１９】
本発明の請求項１によれば、以下のような効果がある。
内部回路の出力ピンと電気的に接続された複数のパッドを有する半導体装置において、一端が共通電位に接続され、他端が前記パッドに接続された第１のスイッチ回路と、前記内部回路の出力ピンと前記パッドの間に設けられ、前記スイッチ回路が接続されたパッドと試験時に半導体テスタのテスタピンが接続されるパッドとを電気的に接続するマルチプレクサとを備えたことにより、従来行っていた２パステストのようにテスタピンとパッドとの接続を変えることなく試験ができるので、テストコストを増大させることなく、オープン不良を検出することができる。
【００２０】
本発明の請求項４または５によれば、以下のような効果がある。
前記第１のスイッチ回路は、前記半導体装置が形成されるウェハ上のスクライブライン上、または、前記半導体装置が形成されるフィルム上に設けられることにより、第１のスイッチ回路は、パターン配線で接続されるためにプローブ針を用意する必要がなくなるので、テストコストの大半を占めている、プローブカードのプローブ針の本数および半導体テスタのピン数を大幅に削減することができる。
【００２１】
本発明の請求項８によれば、以下のような効果がある。
内部回路の出力ピンと電気的に接続された複数のパッドを有する半導体装置において、試験時に半導体テスタのテスタピンが接続されるパッドと前記テスタピンが接続されないパッドとを電気的に１対１で接続する経路接続手段と、一端が前記内部回路の出力ピンに接続され、他端が前記テスタピンが接続される前記パッドに接続される第２のスイッチ回路と、一端が前記第２のスイッチ回路が接続される以外の前記内部回路の出力ピンに接続され、他端が前記テスタピンが接続されない前記パッドに接続される第３のスイッチ回路とを備え、試験時に、前記第２のスイッチ回路がオンしている時には前記第３のスイッチ回路をオフさせ、前記第２のスイッチ回路がオフしている時には前記第３のスイッチ回路をオンさせることにより、従来行っていた２パステストのようにテスタピンとパッドとの接続を変えることなく試験ができるので、テストコストを増大させることなく、オープン不良を検出することができる。
【００２２】
本発明の請求項１１または１２によれば、以下のような効果がある。
前記経路接続手段は、前記半導体装置が形成されるウェハ上のスクライブライン上、または、前記半導体装置が形成されるフィルム上に設けられることにより、経路接続手段は、パターン配線で接続されるためにプローブ針を用意する必要がなくなるので、テストコストの大半を占めている、プローブカードのプローブ針の本数および半導体テスタのピン数を大幅に削減することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の半導体装置の第１の実施例を示した構成図である。
【図２】ＩＣのオープン不良を試験する場合の動作を説明する説明図である。
【図３】ＩＣのオープン不良を試験する場合の動作を説明する説明図である。
【図４】本発明の半導体装置の第２の実施例を示した構成図である。
【図５】ＩＣのオープン不良を試験する場合の動作を説明する説明図である。
【図６】ＩＣのオープン不良を試験する場合の動作を説明する説明図である。
【図７】本発明の半導体装置の第３の実施例を示した構成図である。
【図８】ＩＣのオープン不良を試験する場合の動作を説明する説明図である。
【図９】ＩＣのオープン不良を試験する場合の動作を説明する説明図である。
【図１０】半導体テスタとＩＣとの接続の一例を示した構成図である。
【図１１】半導体テスタとＩＣとの接続の一例を示した構成図である。
【図１２】半導体テスタとＩＣとの接続の一例を示した構成図である。
【図１３】半導体テスタとＩＣとの接続の一例を示した構成図である。
【図１４】半導体テスタとＩＣとの接続の一例を示した構成図である。
【図１５】半導体テスタとＩＣとの接続の一例を示した構成図である。
【図１６】従来の半導体装置の一例を示した構成図である。
【発明を実施するための形態】
【００２４】
以下、図面を用いて本発明の実施の形態を説明する。
［第１の実施例］
図１は、本発明の半導体装置の第１の実施例を示した構成図である。ここで、図１６と同一のものは同一符号を付し、説明を省略する。図１において、図１６に示す構成と異なる点は、内部回路５の代わりに内部回路７を設けた点、マルチプレクサ６の代わりにマルチプレクサ８を設けた点およびスクライブライン上にスイッチ回路９を新たに設けた点である。ここで、スクライブラインとは、ウェハ上のＩＣ間にある領域であり、最終的には、ＩＣから切断される領域のことをいう。
【００２５】
図１において、ＩＣ５１は、例えば、液晶ディスプレイ等の液晶を駆動する液晶ドライバＩＣであり、ウェハ上に形成されている。ＩＣ５１は、パッド３、配線パターン４、内部回路７およびマルチプレクサ８を有している。また、半導体装置１００は、スイッチ回路９およびＩＣ５１を有する。
【００２６】
内部回路７は、半導体テスタ１からの制御信号に応じてスイッチ回路９のオンまたはオフを制御するスイッチ制御部７ａを有すると共に出力ピンＡ（図１のＡで示される出力ピン）および出力ピンＢ（図１のＢで示される出力ピン）を有する。マルチプレクサ８は、内部回路７とパッド３ｂおよび３ｃの間に設けられ、内部回路７の出力ピンＡとパッド３ｂ、または、内部回路７の出力ピンＢとパッド３ｂを選択的に接続する。また、マルチプレクサ８は、スイッチ回路９が接続されたパッド３ｃとパッド３ｂとを電気的に接続する。スイッチ回路９は、ＩＣ５１が形成されるウェハのスクライブライン上に設けられ、一端が共通電位に接続され、他端がＩＣ５１のパッド３ｃに接続される。ここで、共通電位は、ＧＮＤでもよいし、一定の電圧レベルを持っていてもよい。
【００２７】
このようなＩＣ５１のオープン不良を試験する場合の動作を図２および図３を用いて説明する。
図２および図３は、ＩＣ５１のオープン不良を試験する場合の動作を説明する説明図である。半導体テスタ１の試験手段１ａは、テスタピン２ａ、パッド３ａおよび配線パターン４ａを介して内部回路７へ制御信号を入力する。スイッチ制御部７ａは、この制御信号に応じて、マルチプレクサ８に内部回路７の出力ピンＡとパッド３ｂとを接続させる（図２）。そして、半導体テスタ１は、図１６に示す従来例と同様に、パッド３ｂ−配線パターン４ｂ−マルチプレクサ８−出力ピンＡ−内部回路７間のオープン不良チェックを行う。
【００２８】
次に、半導体テスタ１の試験手段１ａは、テスタピン２ａ、パッド３ａおよび配線パターン４ａを介して内部回路７へ制御信号を入力する。スイッチ制御部７ａは、この制御信号に応じて、マルチプレクサ８に内部回路７の出力ピンＢとパッド３ｂとを接続させる。そして、半導体テスタ１は、図１６に示す従来例と同様に、パッド３ｂ−配線パターン４ｂ−マルチプレクサ８−内部回路７間のオープン不良チェックを行う。
【００２９】
次に、半導体テスタ１の試験手段１ａは、テスタピン２ａ、パッド３ａおよび配線パターン４ａを介して内部回路７へ制御信号を入力する。スイッチ制御部７ａは、この制御信号に応じて、マルチプレクサ８にパッド３ｂとパッド３ｃとを接続させ、スイッチ回路９をオン（ショート）させる（図３）。
【００３０】
半導体テスタ１は、テスタピン２ｂを介して、ＩＣ５１に対し電流を印加する。この電流は、パッド３ｂ、配線パターン４ｂ、マルチプレクサ８、配線パターン４ｃ、パッド３ｃを介してスイッチ回路９に到達する。そして、電流は、スイッチ回路９を介して共通電位に流れ込む。半導体テスタ１は、この共通電位の電圧レベルを測定し、オープン不良チェックを行う。
【００３１】
このように、マルチプレクサ６が、パッド３ｂとパッド３ｃとを接続し、スイッチ制御部７ａが、スイッチ回路９をオンさせてパッド３ｃを共通電位に接続する。そして、半導体テスタ１が、オープン不良チェックを行うことにより、従来行っていた２パステストのようにテスタピン２ｂとパッド３との接続を変えることなく試験ができるので、テストコストを増大させることなく、オープン不良を検出することができる。また、テストコストの大半を占めている、プローブカードのプローブ針の本数および半導体テスタ１のピン数を大幅に削減することができる。
【００３２】
さらに、試験終了後のＩＣ５１を切り出す工程でスクライブラインがカットされることにより、ＩＣ５１とスイッチ回路９は切り離され、最終製品としてはＩＣ５１の部分のみとなるので、ＩＣ５１の回路規模は従来と同等とすることができる。
【００３３】
［第２の実施例］
図４は、本発明の半導体装置の第２の実施例を示した構成図である。ここで、図１と同一のものは同一符号を付し、説明を省略する。図４において、図１に示す構成と異なる点は、内部回路７の代わりに内部回路１０を設けた点、マルチプレクサ８の代わりにスイッチ回路１１およびスイッチ回路１２を設けた点およびスイッチ回路９の代わりにマルチプレクサ１３を設けた点である。
【００３４】
図４において、ＩＣ５２は、ＩＣ５１と同様に、例えば、液晶ディスプレイ等の液晶を駆動する液晶ドライバＩＣであり、ウェハ上に形成されている。ＩＣ５２は、パッド３、配線パターン４、内部回路１０、スイッチ回路１１およびスイッチ回路１２を有している。また、半導体装置１０１は、マルチプレクサ１３およびＩＣ５２を有する。
【００３５】
内部回路１０は、スイッチ制御部１０ａを有すると共に出力ピンＡ（図４のＡで示される出力ピン）および出力ピンＢ（図４のＢで示される出力ピン）を有する。スイッチ制御部１０ａは、半導体テスタ１からの制御信号に応じてスイッチ回路１１およびスイッチ回路１２のオンまたはオフを制御し、マルチプレクサ１３の経路切り替えを制御する。スイッチ回路１１は、内部回路１０の出力ピンのうち、図４のＡで示される出力ピン（以下、出力ピンＡという）とパッド３ｂとの間に配置され、出力ピンＡとパッド３ｂ間をオープン状態またはショート状態にする。
【００３６】
スイッチ回路１２は、内部回路１０の出力ピンのうち、図４のＢで示される出力ピン（以下、出力ピンＢという）とパッド３ｃとの間に配置され、出力ピンＢとパッド３ｃ間をオープン状態またはショート状態にする。マルチプレクサ１３は、スクライブライン上に設けられ、半導体テスタ１のテスタピン２ｂが接続されるパッド３ｂとテスタピン２ｂが接続されないパッド３ｃとを電気的に１対１で接続する経路接続手段である。
【００３７】
このようなＩＣ５２のオープン不良を試験する場合の動作を図５および図６を用いて説明する。
図５および図６は、ＩＣ５２のオープン不良を試験する場合の動作を説明する説明図である。半導体テスタ１の試験手段１ａは、テスタピン２ａ、パッド３ａおよび配線パターン４ａを介して内部回路１０へ制御信号を入力する。スイッチ制御部１０ａは、この制御信号に応じて、スイッチ回路１１をオン（ショート）させ、スイッチ回路１２をオフ（オープン）させる(図５）。そして、半導体テスタ１は、図１に示す実施例と同様に、パッド３ｂ−配線パターン４ｂ−スイッチ回路１１−出力ピンＡ−内部回路１０間のオープン不良チェックを行う。
【００３８】
次に、半導体テスタ１の試験手段１ａは、テスタピン２ａ、パッド３ａおよび配線パターン４ａを介して内部回路１０へ制御信号を入力する。スイッチ制御部１０ａは、この制御信号に応じて、スイッチ回路１１をオフ（オープン）させ、スイッチ回路１２をオン（ショート）させる(図６）。また、スイッチ制御部１０ａは、この制御信号に応じて、図６に示すようにマルチプレクサ１３の経路を切り替える。そして、半導体テスタ１は、図１に示す実施例と同様に、パッド３ｂ−マルチプレクサ１３−パッド３ｃ−配線パターン４ｃ−スイッチ回路１２−出力ピンＢ−内部回路１０間のオープン不良チェックを行う。
【００３９】
このように、スイッチ制御部１０ａが、スイッチ回路１１をオフさせると共にスイッチ回路１２をオンさせ、マルチプレクサ１３の経路を切り替えてパッド３ｂとパッド３ｃを接続させる。そして、半導体テスタ１が、オープン不良チェックを行うことにより、従来行っていた２パステストのようにテスタピン２ｂとパッド３との接続を変えることなく試験ができるので、テストコストを増大させることなく、オープン不良を検出することができる。また、テストコストの大半を占めている、プローブカードのプローブ針の本数および半導体テスタ１のピン数を大幅に削減することができる。
【００４０】
また、試験終了後のＩＣ５２を切り出す工程でスクライブラインがカットされることにより、ＩＣ５２とマルチプレクサ１３は切り離される。さらに、図１６に示す従来例ではＩＣ５０にマルチプレクサ６を設けていたが、本実施例では、マルチプレクサ１３をＩＣ５２の外部に設け、ＩＣ５２には回路構成が単純なスイッチ回路１１およびスイッチ回路１２を設けるようにしたので、ＩＣ５２の回路構成が非常に簡略化され、ＩＣ５２のチップ面積を縮小することができる。
【００４１】
実際には、スイッチ回路１１およびスイッチ回路１２は、ＩＣ５２に備えられている場合が多い。しかし、この場合は、内部回路１０からの出力信号を全て（全ピン）オフまたはオンする制御となっていることが多い。すなわち、スイッチ回路１１およびスイッチ回路１２が１つのスイッチ回路であり、その制御も全ピンに対してオンまたはオフとなる。このようなスイッチ回路が、予めＩＣ５２に備えられている場合には、スイッチ回路の制御ロジックを変更する（全ピンに対してオンまたはオフするのではなく、予め決められた範囲のピンを個別に制御する）だけで、本実施例の動作をすることができるので、設計変更にかかるコストも大幅に削減することができる。
【００４２】
［第３の実施例］
図７は、本発明の半導体装置の第３の実施例を示した構成図である。ここで、図４と同一のものは同一符号を付し、説明を省略する。図７において、図４に示す構成と異なる点は、内部回路１０の代わりに内部回路１４を設けた点およびマルチプレクサ１３の代わりにショート配線１５を設けた点である。
【００４３】
図７において、ＩＣ５３は、ＩＣ５２と同様に、例えば、液晶ディスプレイ等の液晶を駆動する液晶ドライバＩＣであり、ウェハ上に形成されている。ＩＣ５３は、パッド３、配線パターン４、スイッチ回路１１、スイッチ回路１２および内部回路１４を有している。また、半導体装置１０２は、ショート配線１５およびＩＣ５３を有する。
【００４４】
スイッチ回路１１は、内部回路１４の出力ピンのうち、図７のＡで示される出力ピン（以下、出力ピンＡという）とパッド３ｂとの間に配置され、出力ピンＡとパッド３ｂ間をオープン状態またはショート状態にする。スイッチ回路１２は、内部回路１４の出力ピンのうち、図７のＢで示される出力ピン（以下、出力ピンＢという）とパッド３ｃとの間に配置され、出力ピンＢとパッド３ｃ間をオープン状態またはショート状態にする。
【００４５】
内部回路１４は、スイッチ制御部１４ａを有すると共に出力ピンＡ（図７のＡで示される出力ピン）および出力ピンＢ（図７のＢで示される出力ピン）を有する。スイッチ制御部１４ａは、半導体テスタ１からの制御信号に応じてスイッチ回路１１およびスイッチ回路１２のオンまたはオフを制御する。ショート配線１５は、スクライブライン上に設けられ、半導体テスタ１のテスタピン２ｂが接続されるパッド３ｂとテスタピン２ｂが接続されないパッド３ｃとを電気的に１対１で接続する経路接続手段である。
【００４６】
このようなＩＣ５３のオープン不良を試験する場合の動作を図８および図９を用いて説明する。
図８および図９は、ＩＣ５３のオープン不良を試験する場合の動作を説明する説明図である。半導体テスタ１の試験手段１ａは、テスタピン２ａ、パッド３ａおよび配線パターン４ａを介して内部回路１４へ制御信号を入力する。スイッチ制御部１４ａは、この制御信号に応じて、スイッチ回路１１をオン（ショート）させ、スイッチ回路１２をオフ（オープン）させる(図８）。そして、半導体テスタ１は、図５に示す実施例と同様に、パッド３ｂ−配線パターン４ｂ−スイッチ回路１１−出力ピンＡ−内部回路１４間のオープン不良チェックを行う。
【００４７】
次に、半導体テスタ１の試験手段１ａは、テスタピン２ａ、パッド３ａおよび配線パターン４ａを介して内部回路１４へ制御信号を入力する。スイッチ制御部１４ａは、この制御信号に応じて、スイッチ回路１１をオフ（オープン）させ、スイッチ回路１２をオン（ショート）させる(図９）。そして、半導体テスタ１は、図６に示す実施例と同様に、パッド３ｂ−ショート配線１５−パッド３ｃ−配線パターン４ｃ−スイッチ回路１２−出力ピンＢ−内部回路１４間のオープン不良チェックを行う。
【００４８】
このように、スクライブライン上のショート配線１５がパッド３ｂとパッド３ｃとを接続し、スイッチ制御部１４ａが、スイッチ回路１１をオフさせると共にスイッチ回路１２をオンさせ、半導体テスタ１が、オープン不良チェックを行うことにより、従来行っていた２パステストのようにテスタピン２ｂとパッド３との接続を変えることなく試験ができるので、テストコストを増大させることなく、オープン不良を検出することができる。また、テストコストの大半を占めている、プローブカードのプローブ針の本数および半導体テスタ１のピン数を大幅に削減することができる。
【００４９】
また、試験終了後のＩＣ５３を切り出す工程でスクライブラインがカットされることにより、ＩＣ５３とショート配線１５は切り離される。さらに、図１６に示す従来例ではＩＣ５０にマルチプレクサ６を設けていたが、本実施例では、ＩＣ５３には回路構成が単純なスイッチ回路１１およびスイッチ回路１２を設け、パッド３ｂとパッド３ｃ間をショート配線１５で接続するようにしたので、ＩＣ５３の回路構成が非常に簡略化され、ＩＣ５３のチップ面積を縮小することができる。
【００５０】
実際には、スイッチ回路１１およびスイッチ回路１２は、ＩＣ５３に備えられている場合が多い。しかし、この場合は、内部回路１４からの出力信号を全て（全ピン）オフまたはオンする制御となっていることが多い。すなわち、スイッチ回路１１およびスイッチ回路１２が１つのスイッチ回路であり、その制御も全ピンに対してオンまたはオフとなる。このようなスイッチ回路が、予めＩＣ５３に備えられている場合には、スイッチ回路の制御ロジックを変更する（全ピンに対してオンまたはオフするのではなく、予め決められた範囲のピンを個別に制御する）だけで、本実施例の動作をすることができるので、設計変更にかかるコストも大幅に削減することができる。
【００５１】
さらに、オープン不良を検出する経路は、回路構成が単純なスイッチ回路１１、スイッチ回路１２およびショート配線１５のみで構成されるため、第１の実施例や第２の実施例と比較してマルチプレクサに起因する故障の可能性を低くすることができる。
【００５２】
なお、本発明はこれに限定されるものではなく、以下に示すようなものでもよい。
（１）図１〜３に示す実施例において、スイッチ制御部７ａが、半導体テスタ１の試験手段１ａからの制御信号に応じてスイッチ回路９のオンまたはオフを制御する構成を示したが、半導体テスタ１の試験手段１ａから直接スイッチ回路９のオンまたはオフを制御する構成としてもよい。この場合、スイッチ回路９の制御信号用にテスタピン２ａを新たに割り当て、このテスタピン２ａをプローブ針を介して直接スイッチ回路９の制御信号のパッド３に接続する。このような構成にすることで、スイッチ制御部７ａはＩＣ５１上のマルチプレクサ８のみを制御すればよい。
【００５３】
同様に、図４〜６に示す実施例において、スイッチ制御部１０ａが、半導体テスタ１の試験手段１ａからの制御信号に応じてマルチプレクサ１３の経路切り替えを制御する構成を示したが、半導体テスタ１の試験手段１ａから直接マルチプレクサ１３の経路切り替えを制御する構成としてもよい。この場合、スイッチ回路９の制御信号用にテスタピン２ａを新たに割り当てると共にマルチプレクサ１３の制御信号用に新たにパッド３を設け、割り当てられたテスタピン２ａをプローブ針を介して直接マルチプレクサ１３の制御信号用パッド３に接続する。このような構成とすることで、スイッチ制御部１０ａはＩＣ５２上のスイッチ回路１１およびスイッチ回路１２のみを制御すればよい。
【００５４】
（２）図１〜９に示す実施例において、テスタピン２ｂが接続されるパッド３ｂに対してパッド３ｃが１対１に接続される構成を示したが、テスタピン２ｂが接続されるパッド３ｂに対してパッド３ｃが１対ｎ（ｎは１以上の整数）に接続される構成としてもよい。このような構成とすることで、プローブカードのプローブ針の本数および半導体テスタ１のピン数をさらに削減することができる。
【００５５】
（３）図１〜９に示す実施例において、ショートするパッド３ｂとパッド３ｃは、隣り合うパッドではなく、比較的離れたピン同士をショートする構成を示したが、任意のパッドをショートする構成としてもよい。ただし、隣り合うパッドを同士をショートする場合、パッド間のショート不良を検出する検査ができない場合があるので、隣接パッド間ショートの検出が可能なショート方法を行う必要がある。
【００５６】
（４）図１〜９に示す実施例において、半導体装置１００、１０１、または、１０２がウェハ上に形成される構成を示したが、半導体装置１００、１０１、または、１０２がＣＯＦ（Chip On Film）上に形成される構成としてもよい。ここで、ＣＯＦとは、半導体装置がフィルム上の基板に実装されたものである。この場合、スイッチ回路９、マルチプレクサ１３、または、ショート配線１５は、スクライブライン上ではなく、ＣＯＦのフィルム上に形成される。そして、図１〜３に示す実施例と同様に、フィルム上に形成されたスイッチ回路９、マルチプレクサ１３、または、ショート配線１５は、試験終了後に半導体装置１００、１０１、または、１０２から分離切断される。
【００５７】
（５）図１〜９に示す実施例において、スイッチ回路９、マルチプレクサ１３、または、ショート配線１５がウェハのスクライブライン上に設けられる構成を示したが、マルチプレクサ１３、または、ショート配線１５が半導体テスタ１のテスタピン２ｂとパッド３ｂ間に備えられるプローブカード上に設けられる構成としてもよい。
【００５８】
図１０〜１２を用いて具体的に説明する。図１０は、半導体テスタ１とＩＣ５１との接続の一例を示した構成図である。図１１は、半導体テスタ１とＩＣ５２との接続の一例を示した構成図である。図１２は、半導体テスタ１とＩＣ５３との接続の一例を示した構成図である。
【００５９】
図１〜３に示す実施例において、実際には、図１０に示すように、テスタピン２とＩＣ５１のパッド３との間にはパフォーマンスボード２０およびプローブカード３０が備えられている。図１０に示す実施例において、図１〜３に示す実施例と異なる点は、スクライブライン上ではなくプローブカード３０上にスイッチ回路９が設けられている点、パッド３ａ、パッド３ｂに加えてパッド３ｃ用のプローブ針３０ａがプローブカード３０に設けられている点である。
【００６０】
図１〜３に示す実施例では、プローブカードのプローブ針は、ＩＣ５１のパッド３ａとパッド３ｂの数、すなわち、ＩＣ５１に接続されるテスタピンの数だけ備えれば良かった。しかし、図１０に示す実施例では、プローブカード３０のプローブ針３０ａは、ＩＣ５１のパッド３ａ、パッド３ｂおよびパッド３ｃの数だけ必要になる。図１０に示す実施例の動作は、図１〜３に示す実施例と同様なため、説明を省略する。なお、スイッチ回路９は、半導体テスタ１の試験手段１ａからテスタピン２ａ、パフォーマンスボード２０およびプローブカード３０内を経由する制御信号により制御されるものとしてもよいし、図１〜３に示す実施例と同様に、スイッチ制御部７ａにより制御されるものとしてもよい。ただし、スイッチ制御部７ａにより制御される場合には、ＩＣ５１は、制御信号用に新たなパッド３が必要になり、プローブカード３０は、制御信号用に新たなプローブ針３０ａが必要になる。
【００６１】
また、図４〜６に示す実施例において、実際には、図１１に示すように、テスタピン２とＩＣ５２のパッド３との間にはパフォーマンスボード２０およびプローブカード３１が備えられている。図１１に示す実施例において、図４〜６に示す実施例と異なる点は、スクライブライン上ではなくプローブカード３１上にマルチプレクサ１３が設けられている点、パッド３ａ、パッド３ｂに加えてパッド３ｃ用のプローブ針３１ａがプローブカード３１に設けられている点である。
【００６２】
図４〜６に示す実施例では、プローブカードのプローブ針は、ＩＣ５２のパッド３ａとパッド３ｂの数、すなわち、ＩＣ５２に接続されるテスタピンの数だけ備えれば良かった。しかし、図１１に示す実施例では、プローブカード３１のプローブ針３１ａは、ＩＣ５２のパッド３ａ、パッド３ｂおよびパッド３ｃの数だけ必要になる。図１１に示す実施例の動作は、図４〜６に示す実施例と同様なため、説明を省略する。なお、マルチプレクサ１３は、半導体テスタ１の試験手段１ａからテスタピン２ａ、パフォーマンスボード２０およびプローブカード３１内を経由する制御信号により制御されるものとしてもよいし、図４〜６に示す実施例と同様に、スイッチ制御部１０ａにより制御されるものとしてもよい。ただし、スイッチ制御部１０ａにより制御される場合には、ＩＣ５２は、制御信号用に新たなパッド３が必要になり、プローブカード３１は、制御信号用に新たなプローブ針３１ａが必要になる。
【００６３】
同様に、図７〜９に示す実施例において、実際には、図１２に示すように、テスタピン２とＩＣ５３のパッド３との間にはパフォーマンスボード２０およびプローブカード３２が備えられている。図１２に示す実施例において、図７〜９に示す実施例と異なる点は、スクライブライン上ではなくプローブカード３２上にショート配線１５が設けられている点、パッド３ａ、パッド３ｂに加えてパッド３ｃ用のプローブ針３２ａがプローブカード３２に設けられている点である。
【００６４】
図７〜９に示す実施例では、プローブカードのプローブ針は、ＩＣ５３のパッド３ａとパッド３ｂの数、すなわち、ＩＣ５３に接続されるテスタピンの数だけ備えれば良かった。しかし、図１２に示す実施例では、プローブカード３２のプローブ針３２ａは、ＩＣ５３のパッド３ａ、パッド３ｂおよびパッド３ｃの数だけ必要になる。図１２に示す実施例の動作は、図７〜９に示す実施例と同様なため、説明を省略する。
【００６５】
（６）図１〜９に示す実施例において、スイッチ回路９、マルチプレクサ１３、または、ショート配線１５がウェハのスクライブライン上に設けられる構成を示したが、マルチプレクサ１３、または、ショート配線１５が半導体テスタ１のテスタピン２ｂとパッド３ｂ間に備えられるパフォーマンスボード上に設けられる構成としてもよい。
【００６６】
図１３〜１５を用いて具体的に説明する。図１３は、半導体テスタ１とＩＣ５１との接続の一例を示した構成図である。図１４は、半導体テスタ１とＩＣ５２との接続の一例を示した構成図である。図１５は、半導体テスタ１とＩＣ５３との接続の一例を示した構成図である。
【００６７】
図１〜３に示す実施例において、実際には、図１３に示すように、テスタピン２とＩＣ５１のパッド３との間にはパフォーマンスボード２１およびプローブカード３３が備えられている。図１３に示す実施例において、図１〜３に示す実施例と異なる点は、スクライブライン上ではなくパフォーマンスボード２１上にスイッチ回路９が設けられている点、パッド３ａ、パッド３ｂに加えてパッド３ｃ用のプローブ針３３ａがプローブカード３３に設けられている点である。
【００６８】
図１〜３に示す実施例では、プローブカードのプローブ針は、ＩＣ５１のパッド３ａとパッド３ｂの数、すなわち、ＩＣ５１に接続されるテスタピンの数だけ備えれば良かった。しかし、図１３に示す実施例では、プローブカード３３のプローブ針３３ａは、ＩＣ５１のパッド３ａ、パッド３ｂおよびパッド３ｃの数だけ必要になる。図１３に示す実施例の動作は、図１〜３に示す実施例と同様なため、説明を省略する。なお、スイッチ回路９は、半導体テスタ１の試験手段１ａからテスタピン２ａおよびパフォーマンスボード２０内を経由する制御信号により制御されるものとしてもよいし、図１〜３に示す実施例と同様に、スイッチ制御部７ａにより制御されるものとしてもよい。ただし、スイッチ制御部７ａにより制御される場合には、ＩＣ５１は、制御信号用に新たなパッド３が必要になり、プローブカード３３は、制御信号用に新たなプローブ針３３ａが必要になる。
【００６９】
また、図４〜６に示す実施例において、実際には、図１４に示すように、テスタピン２とＩＣ５２のパッド３との間にはパフォーマンスボード２２およびプローブカード３３が備えられている。図１４に示す実施例において、図４〜６に示す実施例と異なる点は、スクライブライン上ではなくパフォーマンスボード２２上にマルチプレクサ１３が設けられている点、パッド３ａ、パッド３ｂに加えてパッド３ｃ用のプローブ針３３ａがプローブカード３３に設けられている点である。
【００７０】
図４〜６に示す実施例では、プローブカードのプローブ針は、ＩＣ５２のパッド３ａとパッド３ｂの数、すなわち、ＩＣ５２に接続されるテスタピンの数だけ備えれば良かった。しかし、図１４に示す実施例では、プローブカード３３のプローブ針３３ａは、ＩＣ５２のパッド３ａ、パッド３ｂおよびパッド３ｃの数だけ必要になる。図１４に示す実施例の動作は、図４〜６に示す実施例と同様なため、説明を省略する。なお、マルチプレクサ１３は、半導体テスタ１の試験手段１ａからテスタピン２ａおよびパフォーマンスボード２０内を経由する制御信号により制御されるものとしてもよいし、図４〜６に示す実施例と同様に、スイッチ制御部１０ａにより制御されるものとしてもよい。ただし、スイッチ制御部１０ａにより制御される場合には、ＩＣ５２は、制御信号用に新たなパッド３が必要になり、プローブカード３３は、制御信号用に新たなプローブ針３３ａが必要になる。
【００７１】
同様に、図７〜９に示す実施例において、実際には、図１５に示すように、テスタピン２とＩＣ５３のパッド３との間にはパフォーマンスボード２３およびプローブカード３３が備えられている。図１５に示す実施例において、図７〜９に示す実施例と異なる点は、スクライブライン上ではなくパフォーマンスボード２３上にショート配線１５が設けられている点、パッド３ａ、パッド３ｂに加えてパッド３ｃ用のプローブ針３３ａがプローブカード３３に設けられている点である。
【００７２】
図７〜９に示す実施例では、プローブカードのプローブ針は、ＩＣ５３のパッド３ａとパッド３ｂの数、すなわち、ＩＣ５３に接続されるテスタピンの数だけ備えれば良かった。しかし、図１５に示す実施例では、プローブカード３３のプローブ針３３ａは、ＩＣ５３のパッド３ａ、パッド３ｂおよびパッド３ｃの数だけ必要になる。図１５に示す実施例の動作は、図７〜９に示す実施例と同様なため、説明を省略する。
【符号の説明】
【００７３】
１ 半導体テスタ
１ａ 試験手段
２，２ａ，２ｂ テスタピン
３，３ａ，３ｂ，３ｃ パッド
４，４ａ，４ｂ，４ｃ 配線パターン
７，１０，１４ 内部回路
７ａ，１０ａ，１４ａ スイッチ制御部
８，１３ マルチプレクサ
９，１１，１２ スイッチ回路
１５ ショート配線
２０，２１，２２，２３ パフォーマンスボード
３０，３１，３２，３３ プローブカード
３０ａ，３１ａ，３２，３３ａ プローブ針
１００，１０１，１０２ 半導体装置
【技術分野】
【０００１】
本発明は、スクライブラインが設けられたウェハ上に作り込まれ、内部回路の出力ピンと電気的に接続された複数のパッドを有する半導体装置、これを試験するための半導体テスタおよびこの半導体テスタを用いた半導体テストシステムに関し、詳しくは、テストコストを増大させることなく、オープン不良を検出することができる半導体装置、これを試験するための半導体テスタおよびこの半導体テスタを用いた半導体テストシステムに関するものである。
【背景技術】
【０００２】
図１６は、従来の半導体装置の一例を示した構成図である。
図１６において、ＩＣ５０は、例えば、液晶ディスプレイ等の液晶を駆動する液晶ドライバＩＣであり、ウェハ上に形成されている。ＩＣ５０は、パッド３、配線パターン４、内部回路５およびマルチプレクサ６を有している。
【０００３】
半導体テスタ１は、半導体デバイスを試験する装置であり、試験手段１ａを有する。試験手段１ａは、ＩＣ５０の試験時に、ＩＣ５０を制御する制御信号を出力する。テスタピン２は、半導体テスタ１からの出力信号をＩＣ５０へ出力するテスタピン２ａおよびＩＣ５０からの出力信号を半導体テスタ１へ入力するテスタピン２ｂを有する。
【０００４】
パッド３は、テスタピン２ａが接続されるパッド３ａ、テスタピン２ｂが接続されるパッド３ｂおよびテスタピン２が接続されないパッド３ｃを有する。内部回路５は、ＩＣ５０の外部からパッド３ａおよび配線パターン４ａを介して制御信号が入力され、この制御信号に応じて複数の出力信号を出力する。
【０００５】
マルチプレクサ６は、内部回路５からの複数の出力信号が入力され、入力された信号を任意に選択して出力する。マルチプレクサ６から出力された出力信号は、配線パターン４ｂおよびパッド３ｂを介してＩＣ５０の外部に出力される。ＩＣ５０のパッド３ｂとテスタピン２ｂとはプローブカードのプローブ針を介して接続される。
【０００６】
なお、図１６に示す例は、ＩＣ５０の出力信号が出力されるパッドに対して半導体テスタ１の入力ピンとなるテスタピン２ｂが不足しているため、ＩＣ５０の出力ピンのうち、半分の出力ピンにしか、半導体テスタ１の入力ピンを接続することができない例とする。
【０００７】
このようなＩＣ５０のオープン不良を試験する場合の動作を説明する。
半導体テスタ１の試験手段１ａは、テスタピン２ａ、パッド３ａおよび配線パターン４ａを介して内部回路５へ制御信号を入力する。マルチプレクサ６は、この制御信号に応じて内部回路５の出力ピンのうち、図１６のＡで示される出力ピン（以下、出力ピンＡという）とパッド３ｂとを接続する。
【０００８】
そして、半導体テスタ１は、パッド３ｂ−配線パターン４ｂ−マルチプレクサ６−内部回路５間が断線していないことのチェック（オープン不良チェック）を行う。オープン不良を検出する試験方法は多くの方法があるが、一例として、以下のように行う。
【０００９】
半導体テスタ１は、テスタピン２ｂを介して、ＩＣ５０に対し電流を印加する。この電流は、パッド３ｂ、配線パターン４ｂ、マルチプレクサ６を介して内部回路５に到達する。そして、内部回路５の出力ピンに備えられている出力保護回路のダイオードに電流が流れ、ダイオードの順電圧が発生する。半導体テスタ１は、このダイオードの順電圧の電圧レベルを測定し、オープン不良チェックを行う。
【００１０】
次に、半導体テスタ１の試験手段１ａは、テスタピン２ａ、パッド３ａおよび配線パターン４ａを介して内部回路５へ制御信号を入力する。マルチプレクサ６は、この制御信号に応じて内部回路５の出力ピンのうち、図１６のＢで示される出力ピン（以下、出力ピンＢという）とパッド３ｂとを接続する。そして、半導体テスタ１は、パッド３ｂ−配線パターン４ｂ−マルチプレクサ６−内部回路５間のオープン不良チェックを行う。
【００１１】
このように、マルチプレクサ６が、内部回路５からの出力信号を切り替えて出力することにより、内部回路５からの全ての出力信号を出力することができるので、半導体テスタ１の入力ピンが不足している場合でも試験を行うことができる。
【００１２】
特許文献１には、半導体集積回路およびその測定方法に関し、特に出力回路の構成と測定方法が記載されている。
【００１３】
特許文献２には、ウエーハ上に形成された状態でＩＣの信頼性テストを行う半導体装置およびその製造方法が記載されている。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開平７−３２６６４５号公報
【特許文献２】特開２００２−２０８６１８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかし、図１６に示す従来例では、マルチプレクサ６からパッド３ｃまでの配線パターン４ｃのオープン不良を検出することができないという問題があった。
【００１６】
また、図１６に示す従来例では、配線パターン４ｃのオープン不良の検出は、ＩＣ５０の設計保証または２パステストで行っている。ここで、２パステストとは、２回試験を行うことであり、具体的には、１回目の試験はテスタピン２ｂをパッド３ｂに接続して行い、２回目の試験はテスタピン２ｂをパッド３ｃに接続して行う。２パステストでは、試験時間が長くなり、試験にかかるコスト（テストコスト）も増大するという問題があった。
【００１７】
そこで本発明の目的は、テストコストを増大させることなく、オープン不良を検出することができる半導体装置、これを試験するための半導体テスタおよびこの半導体テスタを用いた半導体テストシステムを実現することにある。
【課題を解決するための手段】
【００１８】
請求項１記載の発明は、
内部回路の出力ピンと電気的に接続された複数のパッドを有する半導体装置において、
一端が共通電位に接続され、他端が前記パッドに接続された第１のスイッチ回路と、
前記内部回路の出力ピンと前記パッドの間に設けられ、前記第１のスイッチ回路が接続されたパッドと試験時に半導体テスタのテスタピンが接続されるパッドとを電気的に接続するマルチプレクサと
を備えたことを特徴とするものである。
請求項２記載の発明は、請求項１記載の発明において、
前記半導体テスタからの制御信号に応じて前記第１のスイッチ回路をオンまたはオフさせるスイッチ制御部を有することを特徴とするものである。
請求項３記載の発明は、請求項１記載の発明において、
前記第１のスイッチ回路は、
前記半導体テスタからの制御信号に応じてオンまたはオフすることを特徴とするものである。
請求項４記載の発明は、請求項１〜３のいずれかに記載の発明において、
前記第１のスイッチ回路は、
前記半導体装置が形成されるウェハ上のスクライブライン上に設けられることを特徴とするものである。
請求項５記載の発明は、請求項１〜３のいずれかに記載の発明において、
前記第１のスイッチ回路は、
前記半導体装置が形成されるフィルム上に設けられることを特徴とするものである。
請求項６記載の発明は、請求項１〜３のいずれかに記載の発明において、
前記第１のスイッチ回路は、
前記半導体テスタのテスタピンと前記パッド間に備えられるプローブカード上に設けられることを特徴とするものである。
請求項７記載の発明は、請求項１〜３のいずれかに記載の発明において、
前記第１のスイッチ回路は、
前記半導体テスタのテスタピンと前記パッド間に備えられるパフォーマンスボード上に設けられることを特徴とするものである。
請求項８記載の発明は、
内部回路の出力ピンと電気的に接続された複数のパッドを有する半導体装置において、
試験時に半導体テスタのテスタピンが接続されるパッドと前記テスタピンが接続されないパッドとを電気的に１対１で接続する経路接続手段と、
一端が前記内部回路の出力ピンに接続され、他端が前記テスタピンが接続される前記パッドに接続される第２のスイッチ回路と、
一端が前記第２のスイッチ回路が接続される以外の前記内部回路の出力ピンに接続され、他端が前記テスタピンが接続されない前記パッドに接続される第３のスイッチ回路とを備え、
試験時に、前記第２のスイッチ回路がオンしている時には前記第３のスイッチ回路をオフさせ、前記第２のスイッチ回路がオフしている時には前記第３のスイッチ回路をオンさせることを特徴とするものである。
請求項９記載の発明は、請求項８記載の発明において、
前記経路接続手段は、
マルチプレクサであることを特徴とするものである。
請求項１０記載の発明は、請求項８記載の発明において、
前記経路接続手段は、
ショート配線であることを特徴とするものである。
請求項１１記載の発明は、請求項８〜１０のいずれかに記載の発明において、
前記経路接続手段は、
前記半導体装置が形成されるウェハ上のスクライブライン上に設けられることを特徴とするものである。
請求項１２記載の発明は、請求項８〜１０のいずれかに記載の発明において、
前記経路接続手段は、
前記半導体装置が形成されるフィルム上に設けられることを特徴とするものである。
請求項１３記載の発明は、請求項８〜１０のいずれかに記載の発明において、
前記経路接続手段は、
前記半導体テスタのテスタピンと前記パッド間に備えられるプローブカード上に設けられることを特徴とするものである。
請求項１４記載の発明は、請求項８〜１０のいずれかに記載の発明において、
前記経路接続手段は、
前記半導体テスタのテスタピンと前記パッド間に備えられるパフォーマンスボード上に設けられることを特徴とするものである。
請求項１５記載の発明は、
複数のピンを有する半導体装置を試験する半導体テスタにおいて、
請求項１〜１４のいずれかに記載の半導体装置に制御信号を出力する試験手段を設けたことを特徴とするものである。
請求項１６記載の発明は、
請求項１〜１４のいずれかに記載の半導体装置と、
請求項１５記載の半導体テスタと
を備えたことを特徴とするものである。
【発明の効果】
【００１９】
本発明の請求項１によれば、以下のような効果がある。
内部回路の出力ピンと電気的に接続された複数のパッドを有する半導体装置において、一端が共通電位に接続され、他端が前記パッドに接続された第１のスイッチ回路と、前記内部回路の出力ピンと前記パッドの間に設けられ、前記スイッチ回路が接続されたパッドと試験時に半導体テスタのテスタピンが接続されるパッドとを電気的に接続するマルチプレクサとを備えたことにより、従来行っていた２パステストのようにテスタピンとパッドとの接続を変えることなく試験ができるので、テストコストを増大させることなく、オープン不良を検出することができる。
【００２０】
本発明の請求項４または５によれば、以下のような効果がある。
前記第１のスイッチ回路は、前記半導体装置が形成されるウェハ上のスクライブライン上、または、前記半導体装置が形成されるフィルム上に設けられることにより、第１のスイッチ回路は、パターン配線で接続されるためにプローブ針を用意する必要がなくなるので、テストコストの大半を占めている、プローブカードのプローブ針の本数および半導体テスタのピン数を大幅に削減することができる。
【００２１】
本発明の請求項８によれば、以下のような効果がある。
内部回路の出力ピンと電気的に接続された複数のパッドを有する半導体装置において、試験時に半導体テスタのテスタピンが接続されるパッドと前記テスタピンが接続されないパッドとを電気的に１対１で接続する経路接続手段と、一端が前記内部回路の出力ピンに接続され、他端が前記テスタピンが接続される前記パッドに接続される第２のスイッチ回路と、一端が前記第２のスイッチ回路が接続される以外の前記内部回路の出力ピンに接続され、他端が前記テスタピンが接続されない前記パッドに接続される第３のスイッチ回路とを備え、試験時に、前記第２のスイッチ回路がオンしている時には前記第３のスイッチ回路をオフさせ、前記第２のスイッチ回路がオフしている時には前記第３のスイッチ回路をオンさせることにより、従来行っていた２パステストのようにテスタピンとパッドとの接続を変えることなく試験ができるので、テストコストを増大させることなく、オープン不良を検出することができる。
【００２２】
本発明の請求項１１または１２によれば、以下のような効果がある。
前記経路接続手段は、前記半導体装置が形成されるウェハ上のスクライブライン上、または、前記半導体装置が形成されるフィルム上に設けられることにより、経路接続手段は、パターン配線で接続されるためにプローブ針を用意する必要がなくなるので、テストコストの大半を占めている、プローブカードのプローブ針の本数および半導体テスタのピン数を大幅に削減することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の半導体装置の第１の実施例を示した構成図である。
【図２】ＩＣのオープン不良を試験する場合の動作を説明する説明図である。
【図３】ＩＣのオープン不良を試験する場合の動作を説明する説明図である。
【図４】本発明の半導体装置の第２の実施例を示した構成図である。
【図５】ＩＣのオープン不良を試験する場合の動作を説明する説明図である。
【図６】ＩＣのオープン不良を試験する場合の動作を説明する説明図である。
【図７】本発明の半導体装置の第３の実施例を示した構成図である。
【図８】ＩＣのオープン不良を試験する場合の動作を説明する説明図である。
【図９】ＩＣのオープン不良を試験する場合の動作を説明する説明図である。
【図１０】半導体テスタとＩＣとの接続の一例を示した構成図である。
【図１１】半導体テスタとＩＣとの接続の一例を示した構成図である。
【図１２】半導体テスタとＩＣとの接続の一例を示した構成図である。
【図１３】半導体テスタとＩＣとの接続の一例を示した構成図である。
【図１４】半導体テスタとＩＣとの接続の一例を示した構成図である。
【図１５】半導体テスタとＩＣとの接続の一例を示した構成図である。
【図１６】従来の半導体装置の一例を示した構成図である。
【発明を実施するための形態】
【００２４】
以下、図面を用いて本発明の実施の形態を説明する。
［第１の実施例］
図１は、本発明の半導体装置の第１の実施例を示した構成図である。ここで、図１６と同一のものは同一符号を付し、説明を省略する。図１において、図１６に示す構成と異なる点は、内部回路５の代わりに内部回路７を設けた点、マルチプレクサ６の代わりにマルチプレクサ８を設けた点およびスクライブライン上にスイッチ回路９を新たに設けた点である。ここで、スクライブラインとは、ウェハ上のＩＣ間にある領域であり、最終的には、ＩＣから切断される領域のことをいう。
【００２５】
図１において、ＩＣ５１は、例えば、液晶ディスプレイ等の液晶を駆動する液晶ドライバＩＣであり、ウェハ上に形成されている。ＩＣ５１は、パッド３、配線パターン４、内部回路７およびマルチプレクサ８を有している。また、半導体装置１００は、スイッチ回路９およびＩＣ５１を有する。
【００２６】
内部回路７は、半導体テスタ１からの制御信号に応じてスイッチ回路９のオンまたはオフを制御するスイッチ制御部７ａを有すると共に出力ピンＡ（図１のＡで示される出力ピン）および出力ピンＢ（図１のＢで示される出力ピン）を有する。マルチプレクサ８は、内部回路７とパッド３ｂおよび３ｃの間に設けられ、内部回路７の出力ピンＡとパッド３ｂ、または、内部回路７の出力ピンＢとパッド３ｂを選択的に接続する。また、マルチプレクサ８は、スイッチ回路９が接続されたパッド３ｃとパッド３ｂとを電気的に接続する。スイッチ回路９は、ＩＣ５１が形成されるウェハのスクライブライン上に設けられ、一端が共通電位に接続され、他端がＩＣ５１のパッド３ｃに接続される。ここで、共通電位は、ＧＮＤでもよいし、一定の電圧レベルを持っていてもよい。
【００２７】
このようなＩＣ５１のオープン不良を試験する場合の動作を図２および図３を用いて説明する。
図２および図３は、ＩＣ５１のオープン不良を試験する場合の動作を説明する説明図である。半導体テスタ１の試験手段１ａは、テスタピン２ａ、パッド３ａおよび配線パターン４ａを介して内部回路７へ制御信号を入力する。スイッチ制御部７ａは、この制御信号に応じて、マルチプレクサ８に内部回路７の出力ピンＡとパッド３ｂとを接続させる（図２）。そして、半導体テスタ１は、図１６に示す従来例と同様に、パッド３ｂ−配線パターン４ｂ−マルチプレクサ８−出力ピンＡ−内部回路７間のオープン不良チェックを行う。
【００２８】
次に、半導体テスタ１の試験手段１ａは、テスタピン２ａ、パッド３ａおよび配線パターン４ａを介して内部回路７へ制御信号を入力する。スイッチ制御部７ａは、この制御信号に応じて、マルチプレクサ８に内部回路７の出力ピンＢとパッド３ｂとを接続させる。そして、半導体テスタ１は、図１６に示す従来例と同様に、パッド３ｂ−配線パターン４ｂ−マルチプレクサ８−内部回路７間のオープン不良チェックを行う。
【００２９】
次に、半導体テスタ１の試験手段１ａは、テスタピン２ａ、パッド３ａおよび配線パターン４ａを介して内部回路７へ制御信号を入力する。スイッチ制御部７ａは、この制御信号に応じて、マルチプレクサ８にパッド３ｂとパッド３ｃとを接続させ、スイッチ回路９をオン（ショート）させる（図３）。
【００３０】
半導体テスタ１は、テスタピン２ｂを介して、ＩＣ５１に対し電流を印加する。この電流は、パッド３ｂ、配線パターン４ｂ、マルチプレクサ８、配線パターン４ｃ、パッド３ｃを介してスイッチ回路９に到達する。そして、電流は、スイッチ回路９を介して共通電位に流れ込む。半導体テスタ１は、この共通電位の電圧レベルを測定し、オープン不良チェックを行う。
【００３１】
このように、マルチプレクサ６が、パッド３ｂとパッド３ｃとを接続し、スイッチ制御部７ａが、スイッチ回路９をオンさせてパッド３ｃを共通電位に接続する。そして、半導体テスタ１が、オープン不良チェックを行うことにより、従来行っていた２パステストのようにテスタピン２ｂとパッド３との接続を変えることなく試験ができるので、テストコストを増大させることなく、オープン不良を検出することができる。また、テストコストの大半を占めている、プローブカードのプローブ針の本数および半導体テスタ１のピン数を大幅に削減することができる。
【００３２】
さらに、試験終了後のＩＣ５１を切り出す工程でスクライブラインがカットされることにより、ＩＣ５１とスイッチ回路９は切り離され、最終製品としてはＩＣ５１の部分のみとなるので、ＩＣ５１の回路規模は従来と同等とすることができる。
【００３３】
［第２の実施例］
図４は、本発明の半導体装置の第２の実施例を示した構成図である。ここで、図１と同一のものは同一符号を付し、説明を省略する。図４において、図１に示す構成と異なる点は、内部回路７の代わりに内部回路１０を設けた点、マルチプレクサ８の代わりにスイッチ回路１１およびスイッチ回路１２を設けた点およびスイッチ回路９の代わりにマルチプレクサ１３を設けた点である。
【００３４】
図４において、ＩＣ５２は、ＩＣ５１と同様に、例えば、液晶ディスプレイ等の液晶を駆動する液晶ドライバＩＣであり、ウェハ上に形成されている。ＩＣ５２は、パッド３、配線パターン４、内部回路１０、スイッチ回路１１およびスイッチ回路１２を有している。また、半導体装置１０１は、マルチプレクサ１３およびＩＣ５２を有する。
【００３５】
内部回路１０は、スイッチ制御部１０ａを有すると共に出力ピンＡ（図４のＡで示される出力ピン）および出力ピンＢ（図４のＢで示される出力ピン）を有する。スイッチ制御部１０ａは、半導体テスタ１からの制御信号に応じてスイッチ回路１１およびスイッチ回路１２のオンまたはオフを制御し、マルチプレクサ１３の経路切り替えを制御する。スイッチ回路１１は、内部回路１０の出力ピンのうち、図４のＡで示される出力ピン（以下、出力ピンＡという）とパッド３ｂとの間に配置され、出力ピンＡとパッド３ｂ間をオープン状態またはショート状態にする。
【００３６】
スイッチ回路１２は、内部回路１０の出力ピンのうち、図４のＢで示される出力ピン（以下、出力ピンＢという）とパッド３ｃとの間に配置され、出力ピンＢとパッド３ｃ間をオープン状態またはショート状態にする。マルチプレクサ１３は、スクライブライン上に設けられ、半導体テスタ１のテスタピン２ｂが接続されるパッド３ｂとテスタピン２ｂが接続されないパッド３ｃとを電気的に１対１で接続する経路接続手段である。
【００３７】
このようなＩＣ５２のオープン不良を試験する場合の動作を図５および図６を用いて説明する。
図５および図６は、ＩＣ５２のオープン不良を試験する場合の動作を説明する説明図である。半導体テスタ１の試験手段１ａは、テスタピン２ａ、パッド３ａおよび配線パターン４ａを介して内部回路１０へ制御信号を入力する。スイッチ制御部１０ａは、この制御信号に応じて、スイッチ回路１１をオン（ショート）させ、スイッチ回路１２をオフ（オープン）させる(図５）。そして、半導体テスタ１は、図１に示す実施例と同様に、パッド３ｂ−配線パターン４ｂ−スイッチ回路１１−出力ピンＡ−内部回路１０間のオープン不良チェックを行う。
【００３８】
次に、半導体テスタ１の試験手段１ａは、テスタピン２ａ、パッド３ａおよび配線パターン４ａを介して内部回路１０へ制御信号を入力する。スイッチ制御部１０ａは、この制御信号に応じて、スイッチ回路１１をオフ（オープン）させ、スイッチ回路１２をオン（ショート）させる(図６）。また、スイッチ制御部１０ａは、この制御信号に応じて、図６に示すようにマルチプレクサ１３の経路を切り替える。そして、半導体テスタ１は、図１に示す実施例と同様に、パッド３ｂ−マルチプレクサ１３−パッド３ｃ−配線パターン４ｃ−スイッチ回路１２−出力ピンＢ−内部回路１０間のオープン不良チェックを行う。
【００３９】
このように、スイッチ制御部１０ａが、スイッチ回路１１をオフさせると共にスイッチ回路１２をオンさせ、マルチプレクサ１３の経路を切り替えてパッド３ｂとパッド３ｃを接続させる。そして、半導体テスタ１が、オープン不良チェックを行うことにより、従来行っていた２パステストのようにテスタピン２ｂとパッド３との接続を変えることなく試験ができるので、テストコストを増大させることなく、オープン不良を検出することができる。また、テストコストの大半を占めている、プローブカードのプローブ針の本数および半導体テスタ１のピン数を大幅に削減することができる。
【００４０】
また、試験終了後のＩＣ５２を切り出す工程でスクライブラインがカットされることにより、ＩＣ５２とマルチプレクサ１３は切り離される。さらに、図１６に示す従来例ではＩＣ５０にマルチプレクサ６を設けていたが、本実施例では、マルチプレクサ１３をＩＣ５２の外部に設け、ＩＣ５２には回路構成が単純なスイッチ回路１１およびスイッチ回路１２を設けるようにしたので、ＩＣ５２の回路構成が非常に簡略化され、ＩＣ５２のチップ面積を縮小することができる。
【００４１】
実際には、スイッチ回路１１およびスイッチ回路１２は、ＩＣ５２に備えられている場合が多い。しかし、この場合は、内部回路１０からの出力信号を全て（全ピン）オフまたはオンする制御となっていることが多い。すなわち、スイッチ回路１１およびスイッチ回路１２が１つのスイッチ回路であり、その制御も全ピンに対してオンまたはオフとなる。このようなスイッチ回路が、予めＩＣ５２に備えられている場合には、スイッチ回路の制御ロジックを変更する（全ピンに対してオンまたはオフするのではなく、予め決められた範囲のピンを個別に制御する）だけで、本実施例の動作をすることができるので、設計変更にかかるコストも大幅に削減することができる。
【００４２】
［第３の実施例］
図７は、本発明の半導体装置の第３の実施例を示した構成図である。ここで、図４と同一のものは同一符号を付し、説明を省略する。図７において、図４に示す構成と異なる点は、内部回路１０の代わりに内部回路１４を設けた点およびマルチプレクサ１３の代わりにショート配線１５を設けた点である。
【００４３】
図７において、ＩＣ５３は、ＩＣ５２と同様に、例えば、液晶ディスプレイ等の液晶を駆動する液晶ドライバＩＣであり、ウェハ上に形成されている。ＩＣ５３は、パッド３、配線パターン４、スイッチ回路１１、スイッチ回路１２および内部回路１４を有している。また、半導体装置１０２は、ショート配線１５およびＩＣ５３を有する。
【００４４】
スイッチ回路１１は、内部回路１４の出力ピンのうち、図７のＡで示される出力ピン（以下、出力ピンＡという）とパッド３ｂとの間に配置され、出力ピンＡとパッド３ｂ間をオープン状態またはショート状態にする。スイッチ回路１２は、内部回路１４の出力ピンのうち、図７のＢで示される出力ピン（以下、出力ピンＢという）とパッド３ｃとの間に配置され、出力ピンＢとパッド３ｃ間をオープン状態またはショート状態にする。
【００４５】
内部回路１４は、スイッチ制御部１４ａを有すると共に出力ピンＡ（図７のＡで示される出力ピン）および出力ピンＢ（図７のＢで示される出力ピン）を有する。スイッチ制御部１４ａは、半導体テスタ１からの制御信号に応じてスイッチ回路１１およびスイッチ回路１２のオンまたはオフを制御する。ショート配線１５は、スクライブライン上に設けられ、半導体テスタ１のテスタピン２ｂが接続されるパッド３ｂとテスタピン２ｂが接続されないパッド３ｃとを電気的に１対１で接続する経路接続手段である。
【００４６】
このようなＩＣ５３のオープン不良を試験する場合の動作を図８および図９を用いて説明する。
図８および図９は、ＩＣ５３のオープン不良を試験する場合の動作を説明する説明図である。半導体テスタ１の試験手段１ａは、テスタピン２ａ、パッド３ａおよび配線パターン４ａを介して内部回路１４へ制御信号を入力する。スイッチ制御部１４ａは、この制御信号に応じて、スイッチ回路１１をオン（ショート）させ、スイッチ回路１２をオフ（オープン）させる(図８）。そして、半導体テスタ１は、図５に示す実施例と同様に、パッド３ｂ−配線パターン４ｂ−スイッチ回路１１−出力ピンＡ−内部回路１４間のオープン不良チェックを行う。
【００４７】
次に、半導体テスタ１の試験手段１ａは、テスタピン２ａ、パッド３ａおよび配線パターン４ａを介して内部回路１４へ制御信号を入力する。スイッチ制御部１４ａは、この制御信号に応じて、スイッチ回路１１をオフ（オープン）させ、スイッチ回路１２をオン（ショート）させる(図９）。そして、半導体テスタ１は、図６に示す実施例と同様に、パッド３ｂ−ショート配線１５−パッド３ｃ−配線パターン４ｃ−スイッチ回路１２−出力ピンＢ−内部回路１４間のオープン不良チェックを行う。
【００４８】
このように、スクライブライン上のショート配線１５がパッド３ｂとパッド３ｃとを接続し、スイッチ制御部１４ａが、スイッチ回路１１をオフさせると共にスイッチ回路１２をオンさせ、半導体テスタ１が、オープン不良チェックを行うことにより、従来行っていた２パステストのようにテスタピン２ｂとパッド３との接続を変えることなく試験ができるので、テストコストを増大させることなく、オープン不良を検出することができる。また、テストコストの大半を占めている、プローブカードのプローブ針の本数および半導体テスタ１のピン数を大幅に削減することができる。
【００４９】
また、試験終了後のＩＣ５３を切り出す工程でスクライブラインがカットされることにより、ＩＣ５３とショート配線１５は切り離される。さらに、図１６に示す従来例ではＩＣ５０にマルチプレクサ６を設けていたが、本実施例では、ＩＣ５３には回路構成が単純なスイッチ回路１１およびスイッチ回路１２を設け、パッド３ｂとパッド３ｃ間をショート配線１５で接続するようにしたので、ＩＣ５３の回路構成が非常に簡略化され、ＩＣ５３のチップ面積を縮小することができる。
【００５０】
実際には、スイッチ回路１１およびスイッチ回路１２は、ＩＣ５３に備えられている場合が多い。しかし、この場合は、内部回路１４からの出力信号を全て（全ピン）オフまたはオンする制御となっていることが多い。すなわち、スイッチ回路１１およびスイッチ回路１２が１つのスイッチ回路であり、その制御も全ピンに対してオンまたはオフとなる。このようなスイッチ回路が、予めＩＣ５３に備えられている場合には、スイッチ回路の制御ロジックを変更する（全ピンに対してオンまたはオフするのではなく、予め決められた範囲のピンを個別に制御する）だけで、本実施例の動作をすることができるので、設計変更にかかるコストも大幅に削減することができる。
【００５１】
さらに、オープン不良を検出する経路は、回路構成が単純なスイッチ回路１１、スイッチ回路１２およびショート配線１５のみで構成されるため、第１の実施例や第２の実施例と比較してマルチプレクサに起因する故障の可能性を低くすることができる。
【００５２】
なお、本発明はこれに限定されるものではなく、以下に示すようなものでもよい。
（１）図１〜３に示す実施例において、スイッチ制御部７ａが、半導体テスタ１の試験手段１ａからの制御信号に応じてスイッチ回路９のオンまたはオフを制御する構成を示したが、半導体テスタ１の試験手段１ａから直接スイッチ回路９のオンまたはオフを制御する構成としてもよい。この場合、スイッチ回路９の制御信号用にテスタピン２ａを新たに割り当て、このテスタピン２ａをプローブ針を介して直接スイッチ回路９の制御信号のパッド３に接続する。このような構成にすることで、スイッチ制御部７ａはＩＣ５１上のマルチプレクサ８のみを制御すればよい。
【００５３】
同様に、図４〜６に示す実施例において、スイッチ制御部１０ａが、半導体テスタ１の試験手段１ａからの制御信号に応じてマルチプレクサ１３の経路切り替えを制御する構成を示したが、半導体テスタ１の試験手段１ａから直接マルチプレクサ１３の経路切り替えを制御する構成としてもよい。この場合、スイッチ回路９の制御信号用にテスタピン２ａを新たに割り当てると共にマルチプレクサ１３の制御信号用に新たにパッド３を設け、割り当てられたテスタピン２ａをプローブ針を介して直接マルチプレクサ１３の制御信号用パッド３に接続する。このような構成とすることで、スイッチ制御部１０ａはＩＣ５２上のスイッチ回路１１およびスイッチ回路１２のみを制御すればよい。
【００５４】
（２）図１〜９に示す実施例において、テスタピン２ｂが接続されるパッド３ｂに対してパッド３ｃが１対１に接続される構成を示したが、テスタピン２ｂが接続されるパッド３ｂに対してパッド３ｃが１対ｎ（ｎは１以上の整数）に接続される構成としてもよい。このような構成とすることで、プローブカードのプローブ針の本数および半導体テスタ１のピン数をさらに削減することができる。
【００５５】
（３）図１〜９に示す実施例において、ショートするパッド３ｂとパッド３ｃは、隣り合うパッドではなく、比較的離れたピン同士をショートする構成を示したが、任意のパッドをショートする構成としてもよい。ただし、隣り合うパッドを同士をショートする場合、パッド間のショート不良を検出する検査ができない場合があるので、隣接パッド間ショートの検出が可能なショート方法を行う必要がある。
【００５６】
（４）図１〜９に示す実施例において、半導体装置１００、１０１、または、１０２がウェハ上に形成される構成を示したが、半導体装置１００、１０１、または、１０２がＣＯＦ（Chip On Film）上に形成される構成としてもよい。ここで、ＣＯＦとは、半導体装置がフィルム上の基板に実装されたものである。この場合、スイッチ回路９、マルチプレクサ１３、または、ショート配線１５は、スクライブライン上ではなく、ＣＯＦのフィルム上に形成される。そして、図１〜３に示す実施例と同様に、フィルム上に形成されたスイッチ回路９、マルチプレクサ１３、または、ショート配線１５は、試験終了後に半導体装置１００、１０１、または、１０２から分離切断される。
【００５７】
（５）図１〜９に示す実施例において、スイッチ回路９、マルチプレクサ１３、または、ショート配線１５がウェハのスクライブライン上に設けられる構成を示したが、マルチプレクサ１３、または、ショート配線１５が半導体テスタ１のテスタピン２ｂとパッド３ｂ間に備えられるプローブカード上に設けられる構成としてもよい。
【００５８】
図１０〜１２を用いて具体的に説明する。図１０は、半導体テスタ１とＩＣ５１との接続の一例を示した構成図である。図１１は、半導体テスタ１とＩＣ５２との接続の一例を示した構成図である。図１２は、半導体テスタ１とＩＣ５３との接続の一例を示した構成図である。
【００５９】
図１〜３に示す実施例において、実際には、図１０に示すように、テスタピン２とＩＣ５１のパッド３との間にはパフォーマンスボード２０およびプローブカード３０が備えられている。図１０に示す実施例において、図１〜３に示す実施例と異なる点は、スクライブライン上ではなくプローブカード３０上にスイッチ回路９が設けられている点、パッド３ａ、パッド３ｂに加えてパッド３ｃ用のプローブ針３０ａがプローブカード３０に設けられている点である。
【００６０】
図１〜３に示す実施例では、プローブカードのプローブ針は、ＩＣ５１のパッド３ａとパッド３ｂの数、すなわち、ＩＣ５１に接続されるテスタピンの数だけ備えれば良かった。しかし、図１０に示す実施例では、プローブカード３０のプローブ針３０ａは、ＩＣ５１のパッド３ａ、パッド３ｂおよびパッド３ｃの数だけ必要になる。図１０に示す実施例の動作は、図１〜３に示す実施例と同様なため、説明を省略する。なお、スイッチ回路９は、半導体テスタ１の試験手段１ａからテスタピン２ａ、パフォーマンスボード２０およびプローブカード３０内を経由する制御信号により制御されるものとしてもよいし、図１〜３に示す実施例と同様に、スイッチ制御部７ａにより制御されるものとしてもよい。ただし、スイッチ制御部７ａにより制御される場合には、ＩＣ５１は、制御信号用に新たなパッド３が必要になり、プローブカード３０は、制御信号用に新たなプローブ針３０ａが必要になる。
【００６１】
また、図４〜６に示す実施例において、実際には、図１１に示すように、テスタピン２とＩＣ５２のパッド３との間にはパフォーマンスボード２０およびプローブカード３１が備えられている。図１１に示す実施例において、図４〜６に示す実施例と異なる点は、スクライブライン上ではなくプローブカード３１上にマルチプレクサ１３が設けられている点、パッド３ａ、パッド３ｂに加えてパッド３ｃ用のプローブ針３１ａがプローブカード３１に設けられている点である。
【００６２】
図４〜６に示す実施例では、プローブカードのプローブ針は、ＩＣ５２のパッド３ａとパッド３ｂの数、すなわち、ＩＣ５２に接続されるテスタピンの数だけ備えれば良かった。しかし、図１１に示す実施例では、プローブカード３１のプローブ針３１ａは、ＩＣ５２のパッド３ａ、パッド３ｂおよびパッド３ｃの数だけ必要になる。図１１に示す実施例の動作は、図４〜６に示す実施例と同様なため、説明を省略する。なお、マルチプレクサ１３は、半導体テスタ１の試験手段１ａからテスタピン２ａ、パフォーマンスボード２０およびプローブカード３１内を経由する制御信号により制御されるものとしてもよいし、図４〜６に示す実施例と同様に、スイッチ制御部１０ａにより制御されるものとしてもよい。ただし、スイッチ制御部１０ａにより制御される場合には、ＩＣ５２は、制御信号用に新たなパッド３が必要になり、プローブカード３１は、制御信号用に新たなプローブ針３１ａが必要になる。
【００６３】
同様に、図７〜９に示す実施例において、実際には、図１２に示すように、テスタピン２とＩＣ５３のパッド３との間にはパフォーマンスボード２０およびプローブカード３２が備えられている。図１２に示す実施例において、図７〜９に示す実施例と異なる点は、スクライブライン上ではなくプローブカード３２上にショート配線１５が設けられている点、パッド３ａ、パッド３ｂに加えてパッド３ｃ用のプローブ針３２ａがプローブカード３２に設けられている点である。
【００６４】
図７〜９に示す実施例では、プローブカードのプローブ針は、ＩＣ５３のパッド３ａとパッド３ｂの数、すなわち、ＩＣ５３に接続されるテスタピンの数だけ備えれば良かった。しかし、図１２に示す実施例では、プローブカード３２のプローブ針３２ａは、ＩＣ５３のパッド３ａ、パッド３ｂおよびパッド３ｃの数だけ必要になる。図１２に示す実施例の動作は、図７〜９に示す実施例と同様なため、説明を省略する。
【００６５】
（６）図１〜９に示す実施例において、スイッチ回路９、マルチプレクサ１３、または、ショート配線１５がウェハのスクライブライン上に設けられる構成を示したが、マルチプレクサ１３、または、ショート配線１５が半導体テスタ１のテスタピン２ｂとパッド３ｂ間に備えられるパフォーマンスボード上に設けられる構成としてもよい。
【００６６】
図１３〜１５を用いて具体的に説明する。図１３は、半導体テスタ１とＩＣ５１との接続の一例を示した構成図である。図１４は、半導体テスタ１とＩＣ５２との接続の一例を示した構成図である。図１５は、半導体テスタ１とＩＣ５３との接続の一例を示した構成図である。
【００６７】
図１〜３に示す実施例において、実際には、図１３に示すように、テスタピン２とＩＣ５１のパッド３との間にはパフォーマンスボード２１およびプローブカード３３が備えられている。図１３に示す実施例において、図１〜３に示す実施例と異なる点は、スクライブライン上ではなくパフォーマンスボード２１上にスイッチ回路９が設けられている点、パッド３ａ、パッド３ｂに加えてパッド３ｃ用のプローブ針３３ａがプローブカード３３に設けられている点である。
【００６８】
図１〜３に示す実施例では、プローブカードのプローブ針は、ＩＣ５１のパッド３ａとパッド３ｂの数、すなわち、ＩＣ５１に接続されるテスタピンの数だけ備えれば良かった。しかし、図１３に示す実施例では、プローブカード３３のプローブ針３３ａは、ＩＣ５１のパッド３ａ、パッド３ｂおよびパッド３ｃの数だけ必要になる。図１３に示す実施例の動作は、図１〜３に示す実施例と同様なため、説明を省略する。なお、スイッチ回路９は、半導体テスタ１の試験手段１ａからテスタピン２ａおよびパフォーマンスボード２０内を経由する制御信号により制御されるものとしてもよいし、図１〜３に示す実施例と同様に、スイッチ制御部７ａにより制御されるものとしてもよい。ただし、スイッチ制御部７ａにより制御される場合には、ＩＣ５１は、制御信号用に新たなパッド３が必要になり、プローブカード３３は、制御信号用に新たなプローブ針３３ａが必要になる。
【００６９】
また、図４〜６に示す実施例において、実際には、図１４に示すように、テスタピン２とＩＣ５２のパッド３との間にはパフォーマンスボード２２およびプローブカード３３が備えられている。図１４に示す実施例において、図４〜６に示す実施例と異なる点は、スクライブライン上ではなくパフォーマンスボード２２上にマルチプレクサ１３が設けられている点、パッド３ａ、パッド３ｂに加えてパッド３ｃ用のプローブ針３３ａがプローブカード３３に設けられている点である。
【００７０】
図４〜６に示す実施例では、プローブカードのプローブ針は、ＩＣ５２のパッド３ａとパッド３ｂの数、すなわち、ＩＣ５２に接続されるテスタピンの数だけ備えれば良かった。しかし、図１４に示す実施例では、プローブカード３３のプローブ針３３ａは、ＩＣ５２のパッド３ａ、パッド３ｂおよびパッド３ｃの数だけ必要になる。図１４に示す実施例の動作は、図４〜６に示す実施例と同様なため、説明を省略する。なお、マルチプレクサ１３は、半導体テスタ１の試験手段１ａからテスタピン２ａおよびパフォーマンスボード２０内を経由する制御信号により制御されるものとしてもよいし、図４〜６に示す実施例と同様に、スイッチ制御部１０ａにより制御されるものとしてもよい。ただし、スイッチ制御部１０ａにより制御される場合には、ＩＣ５２は、制御信号用に新たなパッド３が必要になり、プローブカード３３は、制御信号用に新たなプローブ針３３ａが必要になる。
【００７１】
同様に、図７〜９に示す実施例において、実際には、図１５に示すように、テスタピン２とＩＣ５３のパッド３との間にはパフォーマンスボード２３およびプローブカード３３が備えられている。図１５に示す実施例において、図７〜９に示す実施例と異なる点は、スクライブライン上ではなくパフォーマンスボード２３上にショート配線１５が設けられている点、パッド３ａ、パッド３ｂに加えてパッド３ｃ用のプローブ針３３ａがプローブカード３３に設けられている点である。
【００７２】
図７〜９に示す実施例では、プローブカードのプローブ針は、ＩＣ５３のパッド３ａとパッド３ｂの数、すなわち、ＩＣ５３に接続されるテスタピンの数だけ備えれば良かった。しかし、図１５に示す実施例では、プローブカード３３のプローブ針３３ａは、ＩＣ５３のパッド３ａ、パッド３ｂおよびパッド３ｃの数だけ必要になる。図１５に示す実施例の動作は、図７〜９に示す実施例と同様なため、説明を省略する。
【符号の説明】
【００７３】
１ 半導体テスタ
１ａ 試験手段
２，２ａ，２ｂ テスタピン
３，３ａ，３ｂ，３ｃ パッド
４，４ａ，４ｂ，４ｃ 配線パターン
７，１０，１４ 内部回路
７ａ，１０ａ，１４ａ スイッチ制御部
８，１３ マルチプレクサ
９，１１，１２ スイッチ回路
１５ ショート配線
２０，２１，２２，２３ パフォーマンスボード
３０，３１，３２，３３ プローブカード
３０ａ，３１ａ，３２，３３ａ プローブ針
１００，１０１，１０２ 半導体装置
【特許請求の範囲】
【請求項１】
内部回路の出力ピンと電気的に接続された複数のパッドを有する半導体装置において、
一端が共通電位に接続され、他端が前記パッドに接続された第１のスイッチ回路と、
前記内部回路の出力ピンと前記パッドの間に設けられ、前記第１のスイッチ回路が接続されたパッドと試験時に半導体テスタのテスタピンが接続されるパッドとを電気的に接続するマルチプレクサと
を備えたことを特徴とする半導体装置。
【請求項２】
前記半導体テスタからの制御信号に応じて前記第１のスイッチ回路をオンまたはオフさせるスイッチ制御部を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１のスイッチ回路は、
前記半導体テスタからの制御信号に応じてオンまたはオフすることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１のスイッチ回路は、
前記半導体装置が形成されるウェハ上のスクライブライン上に設けられることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記第１のスイッチ回路は、
前記半導体装置が形成されるフィルム上に設けられることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項６】
前記第１のスイッチ回路は、
前記半導体テスタのテスタピンと前記パッド間に備えられるプローブカード上に設けられることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項７】
前記第１のスイッチ回路は、
前記半導体テスタのテスタピンと前記パッド間に備えられるパフォーマンスボード上に設けられることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項８】
内部回路の出力ピンと電気的に接続された複数のパッドを有する半導体装置において、
試験時に半導体テスタのテスタピンが接続されるパッドと前記テスタピンが接続されないパッドとを電気的に１対１で接続する経路接続手段と、
一端が前記内部回路の出力ピンに接続され、他端が前記テスタピンが接続される前記パッドに接続される第２のスイッチ回路と、
一端が前記第２のスイッチ回路が接続される以外の前記内部回路の出力ピンに接続され、他端が前記テスタピンが接続されない前記パッドに接続される第３のスイッチ回路とを備え、
試験時に、前記第２のスイッチ回路がオンしている時には前記第３のスイッチ回路をオフさせ、前記第２のスイッチ回路がオフしている時には前記第３のスイッチ回路をオンさせることを特徴とする半導体装置。
【請求項９】
前記経路接続手段は、
マルチプレクサであることを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記経路接続手段は、
ショート配線であることを特徴とする請求項８記載の半導体装置。
【請求項１１】
前記経路接続手段は、
前記半導体装置が形成されるウェハ上のスクライブライン上に設けられることを特徴とする請求項８〜１０のいずれかに記載の半導体装置。
【請求項１２】
前記経路接続手段は、
前記半導体装置が形成されるフィルム上に設けられることを特徴とする請求項８〜１０のいずれかに記載の半導体装置。
【請求項１３】
前記経路接続手段は、
前記半導体テスタのテスタピンと前記パッド間に備えられるプローブカード上に設けられることを特徴とする請求項８〜１０のいずれかに記載の半導体装置。
【請求項１４】
前記経路接続手段は、
前記半導体テスタのテスタピンと前記パッド間に備えられるパフォーマンスボード上に設けられることを特徴とする請求項８〜１０のいずれかに記載の半導体装置。
【請求項１５】
複数のピンを有する半導体装置を試験する半導体テスタにおいて、
請求項１〜１４のいずれかに記載の半導体装置に制御信号を出力する試験手段を設けたことを特徴とする半導体テスタ。
【請求項１６】
請求項１〜１４のいずれかに記載の半導体装置と、
請求項１５記載の半導体テスタと
を備えたことを特徴とする半導体テストシステム。
【請求項１】
内部回路の出力ピンと電気的に接続された複数のパッドを有する半導体装置において、
一端が共通電位に接続され、他端が前記パッドに接続された第１のスイッチ回路と、
前記内部回路の出力ピンと前記パッドの間に設けられ、前記第１のスイッチ回路が接続されたパッドと試験時に半導体テスタのテスタピンが接続されるパッドとを電気的に接続するマルチプレクサと
を備えたことを特徴とする半導体装置。
【請求項２】
前記半導体テスタからの制御信号に応じて前記第１のスイッチ回路をオンまたはオフさせるスイッチ制御部を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１のスイッチ回路は、
前記半導体テスタからの制御信号に応じてオンまたはオフすることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１のスイッチ回路は、
前記半導体装置が形成されるウェハ上のスクライブライン上に設けられることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記第１のスイッチ回路は、
前記半導体装置が形成されるフィルム上に設けられることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項６】
前記第１のスイッチ回路は、
前記半導体テスタのテスタピンと前記パッド間に備えられるプローブカード上に設けられることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項７】
前記第１のスイッチ回路は、
前記半導体テスタのテスタピンと前記パッド間に備えられるパフォーマンスボード上に設けられることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項８】
内部回路の出力ピンと電気的に接続された複数のパッドを有する半導体装置において、
試験時に半導体テスタのテスタピンが接続されるパッドと前記テスタピンが接続されないパッドとを電気的に１対１で接続する経路接続手段と、
一端が前記内部回路の出力ピンに接続され、他端が前記テスタピンが接続される前記パッドに接続される第２のスイッチ回路と、
一端が前記第２のスイッチ回路が接続される以外の前記内部回路の出力ピンに接続され、他端が前記テスタピンが接続されない前記パッドに接続される第３のスイッチ回路とを備え、
試験時に、前記第２のスイッチ回路がオンしている時には前記第３のスイッチ回路をオフさせ、前記第２のスイッチ回路がオフしている時には前記第３のスイッチ回路をオンさせることを特徴とする半導体装置。
【請求項９】
前記経路接続手段は、
マルチプレクサであることを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記経路接続手段は、
ショート配線であることを特徴とする請求項８記載の半導体装置。
【請求項１１】
前記経路接続手段は、
前記半導体装置が形成されるウェハ上のスクライブライン上に設けられることを特徴とする請求項８〜１０のいずれかに記載の半導体装置。
【請求項１２】
前記経路接続手段は、
前記半導体装置が形成されるフィルム上に設けられることを特徴とする請求項８〜１０のいずれかに記載の半導体装置。
【請求項１３】
前記経路接続手段は、
前記半導体テスタのテスタピンと前記パッド間に備えられるプローブカード上に設けられることを特徴とする請求項８〜１０のいずれかに記載の半導体装置。
【請求項１４】
前記経路接続手段は、
前記半導体テスタのテスタピンと前記パッド間に備えられるパフォーマンスボード上に設けられることを特徴とする請求項８〜１０のいずれかに記載の半導体装置。
【請求項１５】
複数のピンを有する半導体装置を試験する半導体テスタにおいて、
請求項１〜１４のいずれかに記載の半導体装置に制御信号を出力する試験手段を設けたことを特徴とする半導体テスタ。
【請求項１６】
請求項１〜１４のいずれかに記載の半導体装置と、
請求項１５記載の半導体テスタと
を備えたことを特徴とする半導体テストシステム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１２−６３１９８（Ｐ２０１２−６３１９８Ａ）
【公開日】平成２４年３月２９日（２０１２．３．２９）
【国際特許分類】
【出願番号】特願２０１０−２０６５５２（Ｐ２０１０−２０６５５２）
【出願日】平成２２年９月１５日（２０１０．９．１５）
【出願人】（０００００６５０７）横河電機株式会社 (4,443)
【Ｆターム（参考）】
【公開日】平成２４年３月２９日（２０１２．３．２９）
【国際特許分類】
【出願日】平成２２年９月１５日（２０１０．９．１５）
【出願人】（０００００６５０７）横河電機株式会社 (4,443)
【Ｆターム（参考）】
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