【課題】微細化による配線間の電界集中を緩和し、信頼性の向上を図る。
【解決手段】配線層Ｍ１のビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏは、チップ内において、最小幅、最小スペースで配置され、ビット線間には、最大で、電位差Ｖ１が与えられる。最小スペースは、ビット線間に電位差Ｖ１が与えられたときに、絶縁破壊による配線ショートが生じない値である。この値は、デザインルール又はリソグラフィによる最小加工寸法であってもよい。配線層Ｍ１のシールド電源線ＢＬＳＨＩＥＬＤとビット線との間には、電位差Ｖ２（＞Ｖ１）が与えられるが、配線層Ｍ１において、シールド電源線ＢＬＳＨＩＥＬＤは、ビット線が最小スペースで配列される領域から十分に離れている。 （もっと読む）

【課題】 デバイス特性を劣化させることなく、短納期化が可能なマスクＲＯＭを含む半導体装置を得られるようにする。
【解決手段】 半導体装置は、半導体基板１の上に形成され、電荷蓄積機能（ＯＮＯ構造）を持つゲート絶縁膜３と該ゲート絶縁膜３上に形成されたゲート電極４ａと、半導体基板１におけるゲート電極４ａの側方にそれぞれ形成されたソース・領域２とを有する少なくとも１つのトランジスタＴｐを含むマスクＲＯＭ部を備えている。マスクＲＯＭ部は、データの書き込みが、紫外線又は電子ビームを半導体基板１におけるゲート電極４ａの近傍部分に照射されて励起された電荷をゲート絶縁膜３に蓄積して、トランジスタＴｐのしきい値を変化させることにより行なわれる。 （もっと読む）

【課題】 結晶欠陥が抑制される半導体装置とその製造方法を提供する。
【解決手段】 素子形成領域８内に帯状に延在する複数のトレンチ分離領域７がそれぞれ間隔を隔てて島状に配設されている。隣り合う帯状に延在するトレンチ分離領域７によって挟まれた素子形成領域８に、ＭＯＳトランジスタＴ１，Ｔ２が形成されている。そのゲート電極にはワード線２１が接続されている。ワード線２１と略平行に間隔を隔てて所定のフィールドシールド電極１１ｂが形成されている。フィールドシールド電極１１ｂとワード線２１とは同じ層から形成されている。 （もっと読む）

【課題】 本発明は、より高性能、高信頼性の記憶装置、及びその記憶装置を備えた半導体装置を低コストで、歩留まりよく作製できる技術を提供することを目的とする。
【解決手段】 本発明の記憶装置の一は、第１の導電層上に無機絶縁物と有機化合物との混合層と、無機絶縁物と有機化合物との混合層上に絶縁層と、絶縁層上に第２の導電層とを有し、無機絶縁物と有機化合物との混合層の膜厚は４ｎｍ以下である。また、無機絶縁物と有機化合物との混合層は島状形状であってもよい。 （もっと読む）

【課題】小型化が可能なメモリを提供することである。
【解決手段】マスクＲＯＭ（メモリ）３０は、誘電率ε_１を有するＳｉＮ膜５を含む第１キャパシタ１１により構成された第１メモリセル１０と、ＳｉＮ膜５の誘電率ε_１よりも大きい誘電率ε_２を有するＳＢＴ膜４を含む第２キャパシタ２１により構成された第２メモリセル２０とを備えている。 （もっと読む）

【課題】 ゲート容量可変の電界効果トランジスタを用いた不揮発性メモリの消費電力と読み出しエラーとを低減する。
【解決手段】 シリコン基板１０１上にソース領域１０４とドレイン領域１０５を形成すると共にソース領域１０４とドレイン領域１０５とに挟まれた領域上に順次、絶縁膜１０２ａ、ＰＣＭＯ膜１０２ｂ、ゲート電極１０３を積層して、電界効果トランジスタ１とする。ＰＣＭＯ膜１０２ｂに印加する書き込み電圧の電圧値を変えることによってデータを書き込み、ＰＣＭＯ膜１０２ｂに読み出し電圧を印加し、ドレイン電流を検出することによってデータを読み出す。
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【課題】メモリサイズやチップ作成工程を増加させることなく、コンタクトプログラム方式のROM 歩留りを向上させる。
【解決手段】メモリセルアレイにおける一部のセルトランジスタのドレインコンタクトが中継用パターン部３とビアプラグ２を経てビット線１に接続されるコンタクトプログラム方式のマスクROM において、同一ビット線に接続される複数のビアプラグがビット線方向に連続して隣り合う場合に、隣り合うビアプラグがビット線方向の配線層３ａにより共通に接続されている。 （もっと読む）

【課題】製造後に情報の書き込みが可能で、情報の書き換えによる偽造を防止し、かつ、単純な構造と安価な材料から、安価に製造できる半導体装置を提供する。さらに、上記の機能を備え、かつ、内部の構成によりる無線通信の阻害がない半導体装置を提供する。
【解決手段】複数のメモリセルを含むメモリセルアレイを有する有機メモリと、有機メモリを制御する制御回路と、アンテナを接続するための配線とを有し、複数のメモリセルの各々は、トランジスタと記憶素子を有し、記憶素子は、第１の導電層と第２の導電層との間に有機化合物層が挟まれて設けられ、第２の導電層は線状に形成されていることを特徴とする。 （もっと読む）

【課題】０.３μｍ未満の幅を有する素子分離領域によって電気的に分離された電界効果トランジスタの信頼性を向上させることのできる技術を提供する。
【解決手段】マスクＲＯＭ領域のゲート長方向に隣接する電界効果トランジスタを電気的に分離する素子分離領域を、その電界効果トランジスタのゲート電極と同時に形成されるフィールドプレート分離によって構成する。これにより、素子分離領域の分離幅を０.３μｍ未満と相対的に狭くした場合でも、素子分離領域に挟まれた活性領域ＡＣＴに発生する応力を相対的に小さくすることができるので、応力を起因とする結晶欠陥の発生が緩和または抑制できて、電界効果トランジスタのソースとドレインとの間に所望しないリーク電流が具合を低減することができる。 （もっと読む）

【課題】結晶欠陥の発生を抑えた高信頼度の電界効果トランジスタと、高集積の電界効果トランジスタとを１つの半導体チップ内に形成することのできる技術を提供する。
【解決手段】分離幅が０.３μｍ未満の素子分離領域を有するマスクＲＯＭ部では、活性領域ＡＣＴの平面形状を矩形の角を削った多角形とすることにより、活性領域ＡＣＴにおける結晶欠陥の発生を抑制して電界効果トランジスタのソースとドレインとの間に流れるリーク電流を低減し、電界効果トランジスタのゲートＧと活性領域ＡＣＴとの合わせに余裕が小さいレイアウトが必要とされるセンスアンプデータラッチ部では、活性領域ＡＣＴを矩形とすることで、電界効果トランジスタを狭ピッチで配置する。 （もっと読む）