【課題】メモリーにおいて波長以下の線幅を有する微細なワード線やデータ線をパターニングする際、メモリーアレーとサブワードドライバやセンスアンプの境界部において、パターン端部で生ずる回折光が干渉するためワード線やデータ線端がショートしたり、断線を起こす問題を解決するパターン形成方法を提供する。
【解決手段】ワード線やデーター線をパターニングするためのマスクパターン（ａ）において、終端部の隣り合うワード線ＷＬ１、ＷＬ２、ＷＬ５、ＷＬ６の長さを変えて先端をずらし、さらにワード線端ＷＬ１、ＷＬ２、ＷＬ５，ＷＬ６を斜めに角を落とす。レジストパターン内の分離やパターン同士の接触を防止することができ、パターニングする配線の断線や、配線間のショートを防止することができる。 （もっと読む）

【課題】プロセスが微細化された場合にもアンチヒューズにおける絶縁膜の書き込み時の絶縁破壊を確実にできるようにすること。
【解決手段】記憶ノードとなるアンチヒューズ１８と、アンチヒューズ１８と直列に接続される電流制御部と、を備える。電流制御部は、Ｐ型半導体基板１１と逆導電型のＮ型ウェル１２と、Ｐ型半導体基板１１と同導電型のＰ＋拡散層１３とが接合したダイオード１７で構成される。アンチヒューズ１８は、少なくともＰ型半導体基板１１と逆導電型のＮ＋拡散層１４上に絶縁膜１５を介して電極１６が形成された構造をもつ。Ｎ＋拡散層１４は、ダイオード１７に係るＮ型ウェル１２と接続され、ダイオード１７によって電流が制御される。 （もっと読む）

【課題】無線通信により交信可能な半導体装置において、個体識別子を容易に付けることができるようにする。また信頼性の高い半導体装置を提供する。
【解決手段】チャネル形成領域と、ソース領域またはドレイン領域を有する島状半導体膜１３１〜１３４と、ゲート絶縁膜と、ゲート電極１０３〜１０６とを有する薄膜トランジスタ１１８〜１２１と、層間絶縁膜と、層間絶縁膜中に形成され、ソース領域またはドレイン領域の一方に達する複数のコンタクトホール１４２を含む第１のコンタクトホールと、ソース領域またはドレイン領域の他方に達する第２のコンタクトホール１４１とを有し、第２のコンタクトホール１４１の径は、第１のコンタクトホールに含まれる複数のコンタクトホール１４２のそれぞれの径より大きく、第１のコンタクトホール１４２の底面積の合計と、第２のコンタクトホール１４１の底面積は等しい半導体装置に関するものである。 （もっと読む）

【課題】メモリにおけるデータの読み出しに関し、低消費電力なメモリを搭載した半導体装置を提供することを課題とする。
【解決手段】ワード線と、ビット線と、ワード線及びビット線に電気的に接続されたメモリセルを有する半導体装置において、ビット線に接続され、ビット線の電位をメモリセルに保持されたデータを読み出すための電位にするプリチャージ回路を有し、プリチャージ回路はビット線毎に設けられており、ビット線毎にメモリセルに保持されたデータを読み出すための電位にする構成とする。 （もっと読む）

【課題】 パッケージの端子数の増加と、ベースチップのＩ／Ｏ領域の増加を抑制すること。
【解決手段】 マスクＲＯＭ領域と内部バス（１３）とを有する半導体集積回路基板（１０）と、この半導体集積回路基板上に積層され、複数のＲＯＭ接続端子(１５−１，１５−２)を持つプログラマブルＲＯＭ（１５）とを備えた半導体集積回路装置(２０)において、内部バスに接続された複数のバス接続端子（１３２−１，１３４−１）と複数のＲＯＭ接続端子とがそれぞれ電気的に接続されている。複数のバス接続端子は、半導体集積回路基板の外周に設けられて良いし、マスクＲＯＭ領域上に設けられても良いし、内部バス上に設けられても良い。この場合、複数のＲＯＭ接続端子と複数のバス接続端子とはワイヤボンディングによって電気的に接続される。 （もっと読む）

【課題】 短時間で、マスクＲＯＭを備えたシングル・チップの半導体集積回路装置を製造すること。
【解決手段】 第１のマスクＲＯＭ（１１）を有する第１の半導体集積回路基板（１０）とプログラマブルＲＯＭ（１５）とが搭載された第１の半導体集積回路装置（２０）の状態において、そのプログラマブルＲＯＭ（１５）を使用して決定された最終的なプログラムを、第１の半導体集積回路基板（１０）と実質的に同一構成の第２の半導体集積回路基板の第２のマスクＲＯＭに記憶することにより、最終製品としての第２の半導体集積回路装置を製造する。 （もっと読む）

【課題】メモリの大容量化と図りつつ、消費電力を軽減でき、且つ、消費電力を一定にする。
【解決手段】メモリを、複数のメモリブロックを対称に配置して構成する。また、メモリに供給されるアドレス信号のうち、特定の信号の組み合わせにより、データ読み出しまたは書き込みの対象となるメモリセルを含むメモリブロックを一意に特定する。さらに、当該メモリブロック以外のメモリブロックに供給される信号を一定値に保つ。このようにすることで、メモリアレイにおけるビット線の配線長を短縮し、負荷容量を軽減すると同時に、メモリ内のあらゆるアドレスのメモリセルに対するデータ読み出しもしくは書き込みにおいて、消費電流を一定にできる。 （もっと読む）

【課題】トランジスタの浮遊ボディ効果が避けられ、且つ高密度な集積回路装置を提供。
【解決手段】縦型ＭＯＳトランジスタにおいて、第１導電型の基板１上に配置された一連の層ＳＦ、ＳＦ*を備え、前記一連の層は、第１のソース・ドレイン領域用の下層Ｕ、第１導電型でドープされ、チャンネル領域となる中間層Ｍおよび第２のソース・ドレイン領域用の上層Ｏからなる。第１導電型でドープされた接続構造体Ｖが、チャンネル領域を基板１と電気的に接続するために前記一連の層ＳＦ、ＳＦ*の第１の表面上に配置される。トランジスタのゲート電極が、前記一連の層ＳＦ、ＳＦ*の第２の表面上に配置される。接続構造体Ｖは、一連の層ＳＦ、ＳＦ*と、同一の又は別の一連の層ＳＦ、ＳＦ*との間に配置できる。接続構造体Ｖ等の寸法は、リソグラフィ寸法以下となり得る。製作された回路は、記憶セル配列に好適。 （もっと読む）

【課題】メモリ・セルの設計に関する種々の制約を同時に叶えるメモリ・セルの金属ラインのレイアウトを提供する。
【解決手段】メモリ・セルは、第１の方向に走るポリシリコン・ゲート２を有して提供される。金属ラインの一連の層は、第１の方向と実質的に直交する第２の方向に走るビット・ライン４の層を含み、その後に、第２の方向に走るデータ・ライン６を含み、そして、次に、第１の方向に走るワード・ライン８を含んで、提供される。データ・ライン６は、ビット・ライン４が、メモリ・セル内に記憶されたデータ値を感知するために用いられている間に保持されている値にプリチャージされる。 （もっと読む）

【課題】
寄生のサイリスタを有した半導体装置のラッチアップを防ぐ。
【解決手段】
ソース領域１７と前記ドレイン領域１４とを跨ぐ方向に直交する方向において、チャネル領域の幅Ｙ２は、前記ドレイン領域１４の幅Ｙ１よりも狭く形成される。この場合、チャネル部分に流れる電流のみが抑制され、ドレイン領域１４の抵抗値を大きくしないでラッチアップを防ぐことができる。 （もっと読む）