【課題】 メモリサイズを小さくすることが可能なメモリを提供する。
【解決手段】 このメモリは、ｐ型シリコン基板１１の主表面に形成され、メモリセル９に含まれるダイオード１０のカソードおよびワード７として機能するｎ型不純物領域１２と、ｎ型不純物領域１２の表面に所定の間隔を隔てて複数形成され、ダイオード１０のアノードとして機能するｐ型不純物領域１４と、ｐ型シリコン基板１１上に形成され、ｐ型不純物領域１４に接続されるビット線８と、各ｎ型不純物領域１２間を分離する素子分離絶縁膜上に形成され、ｎ型不純物領域１２に対して所定の間隔ごとに接続される配線層２７とを備えている。 （もっと読む）

【課題】 メモリサイズを小さくすることが可能なメモリを提供する。
【解決手段】 このメモリは、ｐ型シリコン基板１１の主表面に形成され、メモリセル９に含まれるダイオード１０のカソードおよびワード７として機能するｎ型不純物領域１２と、ｎ型不純物領域１２の表面に所定の間隔を隔てて複数形成され、ダイオード１０のアノードとして機能するｐ型不純物領域１４と、ｐ型シリコン基板１１上に形成され、ｐ型不純物領域１４に接続されるビット線８と、ビット線８よりも下層に設けられ、ｎ型不純物領域１２に対して所定の間隔ごとに接続される配線層２７とを備えている。 （もっと読む）

【課題】メモリセル面積が小さく信頼性の高いマスクＲＯＭを短ＴＡＴで製造できる技術を提供する。
【解決手段】ｎ型の導電型を有する不純物が導入された多結晶シリコン膜からなるｎ型ゲート電極１０Ｎを備えるｎチャネル型のＭＩＳＦＥＴＱ_Ｌと、ｐ型の導電型を有する不純物が導入された多結晶シリコン膜からなるｐ型ゲート電極１０Ｐを備えるｎチャネル型のＭＩＳＦＥＴＱ_Ｈとからメモリセルを形成する。ｎ型ゲート電極１０Ｎおよびｐ型ゲート電極１０Ｐには、さらにｎ型の導電型を有する不純物が導入し、ｎチャネル型のＭＩＳＦＥＴＱ_Ｌのしきい値電圧をｎチャネル型のＭＩＳＦＥＴＱ_Ｈのしきい値電圧より相対的に低くする。 （もっと読む）

【課題】レーザビームの利用効率を向上させると共に、ＤＭＤにおける迷光の影響を排除し、均一なビームスポットで照射パターンを形成することのできるレーザ照射装置及びレーザ照射方法を提供する。
【解決手段】レーザ照射装置は少なくともレーザ発振器と回折光学素子と微少なミラーが二次元的に多数並べられた光学素子とを有し、該レーザ発振器から射出したレーザビームは回折光学素子によって複数のレーザビームに分割され、該レーザビームは複数のマイクロミラーにおいて偏向される。また、該前記複数に分割されたレーザビームのそれぞれは互いに等しいエネルギーを有する。 （もっと読む）

【課題】ＭＯＮＯＳ型不揮発性メモリの微細化に伴って、電荷保持膜の薄膜化などによる電荷保持特性の劣化を回避可能とする。
【解決手段】電荷保持膜の膜厚方向でのトラップ密度及びトラップレベルの分布を複数のステップ状の分布などとする。一例として、トラップ密度が高くトラップレベルの浅いＳｉ−ｒｉｃｈ Ｓｉ3Ｎ4膜をトラップ密度の低いＳｉ3Ｎ4膜で挟む３層スタック構造に構成することにより、注入電荷がＳｉ−ｒｉｃｈ Ｓｉ3Ｎ4膜に集中され、電荷保持膜が薄膜化されても、電荷保持特性の高い膜を得ることができる （もっと読む）

【課題】読み取り専用メモリのための復号化技術を提供すること。
【解決手段】メモリ回路が、少なくとも３つのビット線をそれぞれが含む、いくつかのビット線構造と、いくつかのサイトにおいてそれらのビット線構造と交差するいくつかのワード線と、それらのサイトに配置された、いくつかのスイッチング・デバイスとを含む。また、ビット線構造に対応する、いくつかの縦列方向論理ユニットも提供される。縦列方向論理ユニットのそれぞれは、第１の論理ゲートと、第２の論理ゲートとを含む。第１の論理ゲートは、ビット線の第１のビット線に接続された第１の入力と、ビット線の第２のビット線に接続された第２の入力とを有する。第２の論理ゲートは、ビット線の第３のビット線と互いに接続された第１の入力と、ビット線の第２のビット線と互いに接続された第２の入力とを有する。 （もっと読む）

【課題】読み取り専用メモリおよびそれに類するメモリのためのレイアウト技術を提供すること。
【解決手段】集積回路は、少なくとも３つのビット線をそれぞれが含むビット線構造と、サイトにおいてビット線構造と交差するワード線と、当該サイトに配置されたスイッチング・デバイスとを有するメモリ回路を含む。Ｖ_ＳＳ面がスイッチング・デバイスと互いに接続される。スイッチング・デバイスとＶ_ＳＳ面は第１のレベルにおいて形成される。Ｖ_ＳＳ面は、スイッチング・デバイスの機能部分も形成する実質的に相補形のインタロックする領域として形成されうる。スイッチング・デバイスは、隣接する１つのワード線と、隣接する１つのビット線構造のビット線の選択された１つのビット線との間に、当該隣接する１つのワード線によって活性化された際に、ワード線とビット線との間で選択的に電気伝導をもたらすために接続されることが可能である。 （もっと読む）

【課題】メモリセルごとに書き込まれる電位のばらつきを抑えることが可能な半導体記憶装置、半導体装置、半導体記憶装置の製造方法および半導体装置の製造方法を提供する。
【解決手段】半導体記憶装置１００は、半導体基板１１と、半導体基板１１上に形成されたゲート絶縁膜１４と、ゲート絶縁膜１４上に形成されたゲート電極１５と、半導体基板１１上部であってゲート電極１５下を挟む一対の領域に形成された低濃度拡散領域１６と、低濃度拡散領域１６上に形成された電荷蓄積部１８とを含むメモリセル１と、メモリセル１を覆うように半導体基板１１上に形成され、所定波長のＵＶレーザ光を透過させる絶縁性の第１パッシベーション２１と、第１パッシベーション２１上に形成され、ＵＶレーザ光を遮断し、電荷蓄積部１８上に開口を有する第２パッシベーション２３とを有する。 （もっと読む）

【課題】マスクＲＯＭを具備する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１００と、半導体基板の複数の活性領域を画定する素子分離膜パターン１１０と、活性領域に形成されノーマリオントランジスタとノーマリオフトランジスタにより構成されたマスクＲＯＭ領域ＭＲＲと、活性領域上に配置され素子分離膜パターン１１０上を交差して伸びるゲートライン１７０と、ゲートライン１７０と活性領域との間に形成されたゲート絶縁膜１２１,１６０を有し、ノーマリオフトランジスタはさらに前記ゲートラインと前記ゲート絶縁膜１９０との間において浮遊導電パターン１３１とゲート層間絶縁膜パターン１４１を順に積層する。 （もっと読む）

【課題】高密度で、アクセス時間の速いリードオンリーメモリを提供する。
【解決手段】複数のワードラインと、複数のビットラインと、複数のメモリセルトランジスタとを含むリードオンリーメモリ（ＲＯＭ）が提供される。前記ＲＯＭにおいて、前記複数のメモリセルトランジスタは、或るワードラインがアサートされたとき、対応するメモリセルトランジスタが導通するようにワードラインに対応する行に配置され、またビットラインに対応する列に配置される。前記メモリセルトランジスタの列は、カラムグループをなすように配置される。前記カラムグループは、対応するビットラインに接続されたアクセストランジスタを含み、該カラムグループの中に含まれるトランジスタが、前記アクセストランジスタから該カラムグループの最後のトランジスタまで直列に接続される。前記最後のトランジスタは電圧ノードに接続される。 （もっと読む）