【課題】分割されたメモリアレイの端部について、ダミーパターンを配置することにより、面積増加要因となってしまう。
【解決手段】分割されたメモリアレイの端部Ｙ１列に構成された回路をメモリセルトランジスタと同形状のブロック選択トランジスタＢＴで構成する。主ビット線ＧＢと副ビット線ＬＢとの接続部のパターンをメモリセル（Ｙ２，Ｙ３列）と同形状にすることで、パターンを均一にすることができメモリアレイ生成用のダミーパターンを不要とする。 （もっと読む）

本発明は、多重深さインプリントリソグラフィマスクおよびダマシンプロセスを用いて３次元メモリアレイを形成するシステム、装置および方法を提供する。３次元メモリ内のメモリ層製造用のインプリントリソグラフィマスクが説明される。マスクは、ダマシンプロセスで用いられる転写材料内のインプリントを作製するためのフィーチャが形成される半透明材料を含む。マスクは複数のインプリント深さを有し、少なくとも１つのインプリント深さはメモリ線形成用の溝に対応し、少なくとも１つの深さはビア形成用の孔に対応する。この他にも数々の態様が開示される。
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【課題】 読み出し時の電圧を書き込み時の電圧まで上げても誤書き込みの起きない半導体装置を提供する。
【解決手段】 オン耐圧の異なるＭＯＳトランジスタを同一基板上に形成し、オン耐圧の低い方のＭＯＳトランジスタを記憶素子として用い、ゲートオン状態でドレイン耐圧が低いことを利用してオン耐圧の低い方のＭＯＳトランジスタのドレイン／基板間のＰＮ接合を短絡せしめることによってデータの書き込みを行う。 （もっと読む）

【課題】ＳＯＩ上に形成された半導体層上にメモリセルユニット及び選択トランジスタを形成した場合に、選択トランジスタの特性を向上できる半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置は、半導体基板11と、前記半導体基板上に設けられ開口を有する絶縁層12と、前記絶縁層上に設けられた半導体層13とを備える支持基板15と、前記半導体層上に設けられ、電流経路が直列接続された複数のメモリセルを備えるメモリセルユニットMUと、前記メモリセルユニットに隣接し、かつ前記開口の上方の前記半導体層上に配置され、前記開口の上方の前記半導体層の上面は前記メモリセルユニットが設けられた前記半導体層よりも中央近傍のみが低いリセス構造17を有し、前記リセス構造上における前記半導体層上に設けられたゲート絶縁膜18と、前記ゲート絶縁膜上に設けられたゲート電極19とを備えた選択トランジスタSTとを具備する。 （もっと読む）

マルチプログラマブル不揮発性デバイスは、ソース／ドレイン領域の一部分に重なるＦＥＴゲートとして機能する浮遊ゲートで動作し、ジオメトリ及び／又はバイアス条件によって可変結合を可能にする。これにより、デバイス用のプログラム供給電圧が可変容量結合によって浮遊ゲートに付与され、デバイスの状態を変更する。本発明は、データ暗号化、リファレンス調整、製造ＩＤ、セキュリティＩＤ及び他の多くのアプリケーションなどの各環境において使用できる。
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【課題】設計、製造および検査の各工程において作業効率を向上し得る不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】不揮発性メモリでは、第１配線層ＬＹ２に形成されるビット線ＢＬ１によりコンタクトホールＣＨ１，ＣＨ３，ＣＨ５を介してセルトランジスタ２１〜２５の各ドレインＤ２１〜Ｄ２５を共通に接続し、このビット線ＢＬ１にバイアホールＶＨ１，ＶＨ３，ＶＨ５を介して接続可能に配置したビット線ＢＬ２を第２配線層ＬＹ４に形成する。また、第１配線層ＬＹ２に形成されるソース線ＳＬ１によりコンタクトホールＣＨ２，ＣＨ４，ＣＨ６を介してセルトランジスタ２１〜２５の各ソースＳ２１〜Ｓ２５を共通に接続し、このソース線ＳＬ１にバイアホールＶＨ２，ＶＨ４，ＶＨ６を介して接続可能に配置したソース線ＳＬ２を第２配線層ＬＹ４に形成する。 （もっと読む）

【課題】容易に多値マスクＲＯＭを実現すること。
【解決手段】本発明に係るマスクＲＯＭ（１００）は、複数のメモリセル（ＭＣ）を備える。複数のメモリセル（ＭＣ）の各々は、第１端子（Ｔ１）と、第２端子（Ｔ２）と、第１端子（Ｔ１）及び第２端子（Ｔ２）のそれぞれにソース及びドレインが接続されたトランジスタ（ＴＲ）とを含む。複数のメモリセル（ＭＣ）のうち第１メモリセル（ＭＣ２）は、更に、第１端子（Ｔ１）と第２端子（Ｔ２）との間を電気的に接続する第１抵抗配線（２１）を含む。第１抵抗配線（２１）の抵抗値は、第１メモリセル（ＭＣ２）のデータに依存する。 （もっと読む）

【課題】半導体記憶素子を積層中の不良発生箇所の特定を容易にし、また、データの書き込みの信頼性を上げることができる不揮発性半導体記憶装置及びその制御方法を提供する。
【解決手段】基板層の上に交互に積層された複数の導電体層及び複数の絶縁層を有し、複数の導電体層又は複数の絶縁層のうち少なくとも一層が他の複数の導電体層又は複数の絶縁層とは物理的性質が異なる層である積層部と、積層部の上面から基板層に到達する複数のメモリプラグホールによって露出された導電体層及び絶縁層の表面に形成された半導体層と、半導体層と導電体層の交点に形成された電気的に書き換え可能な複数のメモリ素子であって、複数のメモリ素子はそれぞれ制御電極を有し、制御電極それぞれが前記複数の導電体層にそれぞれ接続されている複数のメモリ素子を有するメモリストリングと、を有することを特徴とする不揮発性半導体記憶装置を提供する。 （もっと読む）

【課題】消費電流（消費電力）が増加するのを抑制することが可能なメモリを提供する。
【解決手段】このメモリ（ダイオードＲＯＭ）は、複数のワード線７と、複数のワード線７に交差するように配置される複数のビット線８と、ワード線７とビット線８とが交差する位置に配置されるメモリセル９と、ビット線８に接続されるトランジスタ４２とを備え、トランジスタ４２の電流駆動能力は、ビット線８が配置される位置によって異なるように構成されている。 （もっと読む）

【課題】消費電流（消費電力）が増加するのを抑制するとともに、メモリセルのアクセス時間が長くなるのを抑制することが可能なメモリを提供する。
【解決手段】このメモリ（ダイオードＲＯＭ）は、複数のワード線ＷＬと、複数のワード線ＷＬに交差するように配置される複数のビット線ＢＬと、複数のワード線ＷＬの各々に接続され、対応するワード線ＷＬが選択されることによりオン状態になる選択トランジスタ２と、選択トランジスタ２のソース／ドレイン領域の一方にカソードが接続されるダイオード３をそれぞれ含む複数のメモリセル４と、選択トランジスタ２のソース／ドレイン領域の他方側に接続されるソース線Ｓ０〜Ｓ３と、ソース線Ｓ０〜Ｓ３に接続され、選択されたメモリセル４から読み出されるデータを判別するためのデータ判別回路１１とを備え、ビット線ＢＬの駆動能力は、ビット線ＢＬが配置される位置によって異なるように構成されている。 （もっと読む）