【課題】 従来の半導体記憶装置においてダミービット線を複数用いて構成するレプリカ回路では、半導体製造技術の微細化によりトランジスタのオフリーク電流が増加したため、ダミービット線を充電する際にオフリーク電流により所望の電位に充電できなくなった。この結果、ダミービット線への充電時間あるいは放電時間も所望の時間とは異なるため、最適な動作タイミングの設定が出来ない。
【解決手段】 ダミーメモリセルアレイにおいて、第１のダミービット線２５はドレイン領域２１とダミービット線２５とを接続するため、コンタクトおよびビアホール２８〜３０とメタル電極２３，２４を介して接続され、第２のダミービット線４６はドレイン領域４７とコンタクトしない構成とする。 （もっと読む）

第１の半導体デバイス上のフラッシュメモリセルを、第２の半導体デバイス上のＲＯＭメモリセルに変換する方法であって、第１および第２の半導体デバイスのそれぞれは、半導体基板上に配置されて、同一のデバイス部、並びに、当該デバイス部をフラッシュメモリセルおよびＲＯＭメモリセルにそれぞれ配線するための、同一の書込みスキームをそれぞれ具え、フラッシュメモリセルは、少なくとも１つの不揮発性技術のマスクを用いて、不揮発性メモリ技術において製造され、さらに、アクセストランジスタ、並びに、浮遊ゲートおよび制御ゲートを含む浮遊トランジスタを具え、ＲＯＭメモリセルは、少なくとも１つのベースラインマスクを用いて、ベースライン技術において製造され、単一のゲートトランジスタを具え、少なくとも１つのベースラインマスクのレイアウトを操作するステップを含み、当該操作ステップは、フラッシュメモリセルのレイアウトを、少なくとも１つのベースラインマスクのレイアウトに組み込むステップと、少なくとも１つのベースラインマスクから、フラッシュメモリセルのレイアウトからの浮遊トランジスタのレイアウトを除去し、さらに、フラッシュメモリセルのアクセストランジスタのレイアウトを、ＲＯＭメモリセルのシングルゲートトランジスタのレイアウトとして設計することによって、少なくとも１つのベースラインマスクにおけるフラッシュメモリセルのレイアウトを、ＲＯＭメモリセルのレイアウトに変換するステップとを含む変換方法。
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本発明は、半導体デバイス中に少なくとも１つのコンタクトを提供する方法およびシステムを提供する。半導体デバイスは、基板（２０１）、エッチング停止層（２４０）、このエッチング停止層（２４０）上にある層間絶縁膜（２５０）、層間絶縁膜（２５０）上にある反射防止（ＡＲＣ）層（２６０）、およびエッチング停止層（２４０）より下にある少なくとも１つの構造を含んでいる。少なくとも１つのアパーチャを有しているとともに、このＡＲＣ層（２６０）上にあるレジストマスクを提供する。このアパーチャは、ＡＲＣ層（２６０）の露出した部分上方にある。この方法およびシステムは、エッチング停止層（２４０）を貫通してエッチングすることなく、露出したＡＲＣ層（２６０）およびその下にある層間絶縁膜（２５０）をエッチングすることを含む。これにより、少なくとも１つのコンタクトホールの一部を提供する。この方法とシステムはまた、原位置でレジストマスクを除去し、少なくとも１つのコンタクトホールを原位置に提供すべく、コンタクトホールの一部において露出したエッチング停止層（２４０）の一部を除去し、コンタクトホールを導電材料で充てんすることを含む。
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【課題】エンハンスメント型のＭＯＳ構造を有する半導体装置において、大きなリーク電流を発生させないようにする。
【解決手段】エンハンスメント型トランジスタにおいて、ゲート電極１３下のチャネル領域に形成される高濃度Ｐ領域１７を、ソース領域１５ｂに接し、ドレイン領域１５ａに接しないようにする。このことによって、ドレイン領域１５ａと高濃度Ｐ領域１７間のＰＮ接合がなくなり、リーク電流を低減することができる。また、ドレイン領域１５ａと高濃度Ｐ領域１７との距離は、ドレイン領域１５ａに動作電圧が印可されたときに拡がる空乏層が、高濃度Ｐ領域１７の内部に拡がったとしても、空乏層内部の電界がアバランシェ降伏あるいはツェナー降伏を発生させる臨界電界に達しないような距離とする。これによりアバランシェ降伏あるいはツェナー降伏によるリーク電流の増大を抑制することができる。 （もっと読む）

【課題】ＭＯＳ型電気ヒューズの電気的特性ばらつきを抑制する。
【解決手段】半導体ウェル中に形成されたＭＯＳトランジスタ型電気ヒューズのプログラム方法において、ゲート電極に第１の電圧を印加し、ソース・ドレイン領域の一方に第１の電圧と異なる第２の電圧をかけ、ゲート電極とソース・ドレイン領域の一方との間のゲート絶縁膜のみを実質的に短絡させる。 （もっと読む）

【課題】容易に製造可能であり、セルのサイズの縮小を可能にするメモリデバイスを提供する。
【解決手段】 本発明の、トンネル電界効果トランジスタ（ＴＦＥＴ）と埋込みビット線とを用いたメモリデバイスには、記憶セルの行および列を含む行列が含まれる。各記憶セルには、少なくとも１つのセルトランジスタ（Ｔ０１〜Ｔｍｎ）が含まれ、そのセルトランジスタは第１のドープされた領域と第２のドープされた領域とを含んでおり、一方がソース領域（９８）であり、もう一方がドレイン領域（１５２）である。そのメモリデバイスにはワード線（Ｔ０１〜Ｔｍｎ）が含まれ、各ワード線は１つの行にあるメモリセルとビット線とに接続されており、各ビット線は１つの列における記憶セルに接続されている。第１のドープされた領域と第２のドープされた領域のドーピングタイプは異なる。 （もっと読む）

【課題】 リーク電流を低減させたＲＯＭを備えた半導体集積回路装置を提供する。
【解決手段】 ワード線とビット線の交点に設けられ、記憶情報に対応して上記ビット線に選択的にメモリ電流を流すようにされたＭＯＳＦＥＴからなる複数のメモリセルと、アドレス信号に従って１つのワード線を選択するアドレス選択回路とを備えたＲＯＭにおいて、ゲート電圧制御回路又はアドレス選択回路とワード線との間にスイッチ素子を設け、スタンバイ状態のとき上記ゲート電圧制御回路により全ワード線を非選択レベルにし、又は上記スイッチ素子をオフ状態にして全ワード線をフローティング状態にする。 （もっと読む）

【課題】メモリセルサイズを小さくすることが可能なメモリを提供する。
【解決手段】このメモリでは、選択トランジスタ１１ａと選択トランジスタ１１ｂとは、ソース領域１７を共有し、選択トランジスタ１１ａのゲート電極１９ａと選択トランジスタ１１ｂのゲート電極１９ｂとは、ワード線７と一体的に設けられ、かつ、平面的に見て、メモリセル９の形成領域におけるｎ型不純物領域１４の延びる方向に対して斜め方向に延びるとともに、選択トランジスタ１１ａおよび１１ｂの形成領域におけるｎ型不純物領域１４と交差するように配置され、選択トランジスタ１１ａと選択トランジスタ１１ｂとでｎ型不純物領域１４を分割している。 （もっと読む）

【課題】本発明は、データの読み出しを行うメモリセル周辺のセルデータやチップ上の位置によってセンスアンプの電圧マージンが低下することを防止することを特徴とする。
【解決手段】メモリ回路の１つのブロック内には複数の本体セルアレイ２１、ダミーセルアレイ２２、バイアス回路１６、行デコーダ１８、データ検出回路を構成するセンスアンプ２３、基準電圧回路２４が設けられる。上記本体セルアレイ２１及びダミーセルアレイ２２にはバイアス回路１６で発生される直流バイアス電圧ＰＲが供給される。データ検出回路を構成するセンスアンプ２３は、データの読み出し時に本体セルアレイ２１内の列線に対して所定のバイアス電圧ＳＡＩＮを供給してデータを検出する。基準電圧回路２４は、ダミーセルアレイ２２に所定のバイアス電圧ＲＥＦＩＮを供給することによって、上記センスアンプ２３でデータを検出する際に使用される比較用基準電圧ＶＲＥＦを発生する。 （もっと読む）