【課題】プロセス限界を超えてIresetの低減を図ることができる相変化型不揮発性メモリを提供する。
【解決手段】下部電極１１と、下部電極１１上に形成された層間絶縁層１２と、層間絶縁層１２を貫通する孔部１３に埋め込まれた不純物拡散層１４と、層間絶縁層１２上に形成された相変化記録層１５と、相変化記録層１５上に形成された上部電極１６と、不純物拡散層１４が埋め込まれた孔部１３の側面に配置されたサイドゲート電極２４と、サイドゲート電極２４と不純物拡散層１４との間に配置されたサイドゲート絶縁膜２５とを備え、サイドゲート電極２４がサイドゲート絶縁膜２５を介して不純物拡散層１４に電界を印加する。これにより、孔部１３に埋め込まれた不純物拡散層１４を空乏層化させて、この不純物拡散層１４の実効的な径φを孔部１３の径よりも小さくすることができる。 （もっと読む）

【課題】不揮発性メモリを内蔵する半導体集積回路装置において、高速動作が可能であり、かつ、メモリの集積度を上げることができる技術を提供する。
【解決手段】ワード線ＷＬと、ビット線ＢＬＴ，ＢＬＢから成る相補ビット線と、コモンソース線ＣＳ，ＣＳ１，ＣＳ２と、ワード線ＷＬ及び前記相補ビット線に接続されたメモリセルＭＣとを有し、メモリセルＭＣは、ＭＯＳトランジスタＭ１，Ｍ２を備え、ＭＯＳトランジスタＭ１，Ｍ２のゲート電極は、ワード線ＷＬに接続され、ＭＯＳトランジスタＭ１のドレイン電極は、相補ビット線ＢＬＴに接続され、ＭＯＳトランジスタＭ２のドレイン電極は、相補ビット線ＢＬＢに接続され、ＭＯＳトランジスタＭ１，Ｍ２の各ソース電極が、コモンソース線ＣＳ，ＣＳ１，ＣＳ２のいずれか１つに接続され、またはフローティング状態とされることにより、メモリセルＭＣに記憶情報が記憶される。 （もっと読む）

【課題】製造過程において半導体記憶素子の書き込みテストを行うことができる半導体集積回路を提供する。
【解決手段】光照射によりデータの記憶状態が変化するＰＲＯＭ２２が形成された基板１０と、基板１０のＰＲＯＭ２２が形成された面側に形成された多層配線構造７０と、を備え、多層配線構造７０に、ＰＲＯＭ２２が形成されたＰＲＯＭ領域２０に対向する位置に透光性材料により形成され、多層配線構造７０の外部からＰＲＯＭ２２への光導入路とされる透光領域８０と、透光領域８０の周囲に、複数層の遮光性材料により連続的に形成された遮光領域３０と、透光領域８０からみて遮光領域３０を介して外側に形成され、ＰＲＯＭ２２の記憶状態を操作するためのＰＡＤ部６０と、を備えた。 （もっと読む）

【課題】不揮発性メモリ素子及びその動作方法を提供する。
【解決手段】本発明は、ビットラインと共通ソースラインとの間にストリング選択トランジスタ、複数のメモリトランジスタ及び接地選択トランジスタを備え、ビットラインまたは共通ソースラインに消去電圧を印加して、複数のメモリトランジスタのデータを消去できる不揮発性メモリ素子である。 （もっと読む）

【課題】プログラムされた情報のセキリュティが高く、半導体チップ毎に異なる情報をプログラムすることを簡単に可能とすること。
【解決手段】本発明は、半導体ウエハ内に配列された複数の半導体チップとなるべき領域１２内にそれぞれ設けられたＯＴＰ−ＲＯＭセル配列２１に対応するプログラムドット配列を有するプログラムヘッド８０を、複数の半導体チップとなるべき領域１２のうち１つの領域内のＯＴＰ−ＲＯＭセル配列２１に合わせる工程と、プログラムヘッド８０を用いＯＴＰ−ＲＯＭセル配列２１を、複数の半導体チップとなるべき領域１２ごとに異なるパターンでプログラムする工程と、を有することを特徴とする半導体装置の製造方法である。 （もっと読む）

【課題】マスクＲＯＭの製造において、ＴＡＴを短縮する。
【解決手段】マスクＲＯＭは、基板１０１上に形成された複数の第１導電体１０５と、複数の第１導電体１０５上に形成された層間絶縁膜１０６と、層間絶縁膜１０６を貫通し、第１導電体１０５に接続する複数のホール１０７と、ホール１０７に埋め込まれた複数のプラグと、層間絶縁膜１０６上に形成され、複数のホール１０７のそれぞれの開口面を部分的に覆う複数の第２導電体１０８と、第２導電体１０８上に形成された保護膜１０９とを備える。保護膜１０９は、複数のホール１０７のうち少なくとも１つのホールの開口面における複数の第２導電体１０８によって覆われていない領域に通じる開口部１１を有する。複数のプラグのうちの少なくとも１つのホールを埋め込むプラグ１１３は、複数の第２導電体１０８のうち当該プラグ１１３の上側に形成された第２導電体と電気的に絶縁されている。 （もっと読む）

【課題】オンセルの注入イオンによるオフセルの劣化が防止されている構造のマスクＲＯＭを提供する。
【解決手段】オン状態のメモリセルトランジスタ１１０にｎ型イオンが注入されており、オフ状態のメモリセルトランジスタ１２０の少なくとも一部にｐ型イオンが注入されている。このため、データ書込のときにオン状態のメモリセルトランジスタ１１０に注入されたｎ型イオンが、隣接するオフ状態のメモリセルトランジスタ１２０まで到達していても、その影響がｐ型イオンにより解消されている。従って、オフ状態のメモリセルトランジスタ１２０のリーク電流を抑制して読出マージンを良好に確保することができる。 （もっと読む）

【課題】ビット線コンタクト材料膜を直接にエッチングしてビット線コンタクトプラグを形成する方法を提供する。
【解決手段】方法は、ゲート構造と、基板内にありゲート構造の両側に隣接するソース／ドレインを備えるトランジスタを含む基板を設ける段階、基板の上に導電膜を形成し、導電膜の上にビット線コンタクト材料膜を形成し、ビット線コンタクト材料膜にハードマスク膜を形成する段階、導電膜をエッチングストップ膜として用い第一エッチング工程を行い、ハードマスク膜とビット線コンタクト材料膜をエッチングし、ソース／ドレインの上にビット線コンタクトプラグを形成する段階からなる。 （もっと読む）

【課題】製造プロセスでの露光ばらつき、エッチングばらつきによって配線層あるいは拡散層の仕上がり寸法が変動した場合でも、その変動によるトランジスタの特性変動を補正する、あるいは内部回路の動作余裕の減少を防止するように、以後の配線形成工程で所望の回路接続を行うことができ、半導体製品の歩留まりを向上させることができる。
【解決手段】半導体装置を製造する工程において、ある層を形成するために複数用意される露光マスクと、その層を形成する工程より前の工程での仕上がり寸法を実測して得られる仕上がり情報により使用する露光マスクを選択する工程を有する。 （もっと読む）

【課題】ＲＯＭを含んだ半導体装置において、安定した読み出し動作を実現する。
【解決手段】例えば、各メモリセル（例えばＭＣ０）を２個のＮＭＯＳトランジスタ（ＭＮ４０ｔ，ＭＮ４０ｂ）で構成し、ＭＮ４０ｔのドレインを相補ビット線の一方となるビット線ＢＬＴｍに接続し、ＭＮ４０ｂのドレインを相補ビット線の他方となるビット線ＢＬＢｍに接続する。そして、ＭＮ４０ｔのソースをコモンソース線ＣＳｍに接続し、ＭＮ４０ｂのソースを電源電圧ＶＤＤに接続する。例えば、ＭＣ０を読み出す際には、ＢＬＴｍ，ＢＬＢｍがプリチャージ状態で、ワード線ＷＬ０を活性化し、コモンソース線ＣＳｍをＶＤＤレベルからＶＳＳレベルに駆動する。これに伴いＢＬＴｍがＶＳＳに、ＢＬＢｍがＶＤＤに接続され、これらを差動増幅することで、ノイズマージンが大きい安定した読み出し動作が可能となる。 （もっと読む）