【課題】プログラムが容易で、必要なスペースが少なく、かつ製造工程を簡略化できるアンチヒューズ素子を有する半導体装置を提供する。
【解決手段】アンチヒューズ素子は、第１の端子部２２ａと、第２の端子部２２ｂと、第１の端子部２２ａと第２の端子部２２ｂとの間に設けられたヒューズ本体部２３とを備えている。第１の端子部２２ａに接続された部分と第２の端子部２２ｂに接続された部分とで構成される。ヒューズ本体部２３は、第１の端子部２２ａに接続された部分と、第２の端子部２２ｂに接続された部分と、両部分の間に配置され、第１の端子部２２ａと第２の端子部とを実質的に絶縁状態にするアンチヒューズ接続部２４とで構成されている。アンチヒューズ２４は、第１の端子部２２ａと第２の端子部２２ｂとの間に電圧を印加することにより不可逆的に導通させることができる。 （もっと読む）

【課題】ゲート絶縁膜破壊型アンチヒューズ素子を記憶素子として利用した不揮発性半導体記憶装置において、書き込み動作から生じる低抵抗化の要求と、読み出し動作から生じる低容量化の要求とに応える。
【解決手段】メモリセルアレイ２には、メモリセル１を行方向において選択するため複数のワード線ＷＬｐが配列されると共にと、メモリセル１からのデータ読み出しを行うためワード線ＷＬｐと直交する方向に読み出しビット線対ＲＢＬｔ、ＲＢＬｃが配列される。さらに、メモリセル１へのデータ書き込みを行うため書き込みビット線ＷＢＬｎも配列されている。読み出しビット線対ＲＢＬｔ、ＲＢＬｃはセンスアンプ４に入力される。ビット線方向に並ぶ複数のメモリセル１のうち、偶数番目のものは読み出しビット線対ＲＢＬｔ、ＲＢＬｃのうち前者に接続され、奇数番目のものは後者に接続される。 （もっと読む）

【課題】ゲート酸化膜やトンネル酸化膜に作用するストレスを最小化することで素子の電気特性に優れたものが得られる半導体素子の製造方法を提供する。
【解決手段】半導体基板１００上にワードラインやセレクトラインを形成後、層間絶縁膜１２２を形成する前に後続工程で発生するプラズマダメージからそうしたワードラインなどを保護するためにキャッピング膜１２０を形成する。その際、圧縮性キャッピング膜と伸長性キャッピング膜を少なくとも一層ずつ含んでキャッピング膜１２０を多層に形成する。そのようにして圧縮性ストレスと伸張性ストレスを相殺させ、ワードラインやゲート絶縁膜に作用するストレスを最小化させ、素子の電気的特性を維持し、ひいては向上させる。 （もっと読む）

【課題】ＣＰＵ搭載無線タグのメモリ内のデータの書き換えを可能にした上で、ＣＰＵシステムを高速化し、無線タグの通信性能の向上を行う。
【解決手段】ＣＰＵが搭載されている無線タグにＲＦバッテリー付きのＳＲＡＭを搭載することで、ＣＰＵシステムの高速化による通信性能を向上させる。また、ＣＰＵ搭載無線タグのメモリ内のデータの書き換えを可能にした。ＲＦバッテリーは、アンテナ回路と、電源部と、蓄電装置と、を有する。ＳＲＡＭとＲＦバッテリーとを組み合わせることで、ＳＲＡＭに不揮発性メモリとしての機能を持たせる。 （もっと読む）

ワードライン及びビットラインに接続されると共に、マスクプログラムが可能で、かつワンタイムプログラムが可能なメモリセルを有するメモリアレイを提供する。メモリアレイの全てのメモリセルは、ワンタイムプログラム可能なメモリセルとして構成される。あらゆる数のこれらのワンタイムプログラム可能なメモリセルは、拡散マスクプログラミングもしくは接点／ビアマスクプログラミングのようなマスクプログラミングによって、マスクプログラム可能なメモリセルに変換できる。両方のタイプのメモリセルが、同じ材料で構成されるので、そのようなハイブリッドメモリアレイの製造は単純化され、従って、わずか１つの共通の製造工程のステップが必要とされる。マスクプログラム可能なメモリセルの不注意なユーザプログラミングは、プログラミングロック回路によって抑制されている。
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【課題】エッチング方法を変化させてビットラインの損失を防止する半導体メモリ素子の製造方法を提供する。
【解決手段】第１の絶縁膜１０２上に金属配線層とエッチング停止膜１１２を形成する。金属配線層とエッチング停止膜１１２をパターニングして金属配線１１０を形成する。そして、第１の絶縁膜１０２上に第２の絶縁膜１１４を形成し、エッチング停止膜１１２が露出されるように第１のエッチングガスで第２の絶縁膜１１４の一部をエッチングする。続いて金属配線１１０が露出されるように第２のエッチングガスでエッチング停止膜１１２を除去する。それによって、たとえば比抵抗が低いアルミニウムを金属膜１０６として用い、そのアルミニウム金属膜１０６によるビットラインにビアホール１２０を連結する際、エッチングガスを変化させるだけで別途に追加膜を形成せずともアルミニウム金属膜１０６のエッチング損傷を抑制できる。 （もっと読む）

【課題】簡単な構成で非破壊解析を困難にする一度限り読み取り可能なメモリデバイスを提供する。
【解決手段】アレイ状態に配置される複数のメモリ素子で構成されるメモリデバイスであって、前記複数のメモリ素子（１）の各々は、導電性ナノワイヤ（１１）と、前記導電性ナノワイヤよりも電流密度耐性の低い金属電極（１２）とで構成され、前記導電性ナノワイヤの少なくとも一端が、前記金属電極に接合されて、書き込みまたは読み出し用のパルス電流の印加により断線可能な接合部（１３）を構成する。 （もっと読む）

【課題】回路動作速度を犠牲にすることなく、待機時の消費電力を小さくすることが可能な半導体集積回路装置を提供する。
【解決手段】同一Si基板上に少なくともソース・ゲート間又はドレイン・ゲート間に流れるトンネル電流の大きさが異なる複数種類のMOSトランジスタを設け、当該複数種類のMOSトランジスタの内、トンネル電流が大きい少なくとも１つのMOSトランジスタで構成された主回路と、トンネル電流が小さい少なくとも１つのMOSトランジスタで構成され、主回路と２つの電源の少なくとも一方の間に挿入した制御回路を有し、制御回路に供給する制御信号で主回路を構成するソース・ゲート間又はドレイン・ゲート間に電流が流れることの許容／不許容を制御し、待機時間中に主回路のINとOUTの論理レベルが異なる際のIN−OUT間リーク電流を防止するスイッチを主回路のIN又はOUTに設ける。 （もっと読む）

【課題】読み出し動作を安定させることで、回路定数の再調整や物理データの再設計を不要とし、製品コストの増大を回避可能な半導体記憶装置を提供する。
【解決手段】ワード線ＷＬと、ビット線ＢＬと、ワード線ＷＬ及びビット線ＢＬに接続されたメモリセルＭＣと、ワード線ＷＬ及びビット線ＢＬをそれぞれ選択するロウデコーダ１３及びカラムデコーダ１２とを具備する半導体記憶装置であって、ロウデコーダ１３によってワード線ＷＬが選択されるタイミングで、制御信号を生成する制御信号生成回路２１ａと、ビット線ＢＬの電位を検知し、検知された電位がハイレベルの場合に制御信号に応じた電流をビット線ＢＬに供給することで、ビット線ＢＬの電位をハイレベルに保持する保持回路２２とを備える。 （もっと読む）

【課題】無線通信により交信可能な半導体装置において、個体識別子を容易に付けることができるようにする。
【解決手段】薄膜トランジスタと、薄膜トランジスタ上に第１の層間絶縁膜と、第１の層間絶縁膜上の、ソース領域またはドレイン領域の一方に電気的に接続される第１の電極と、ソース領域またはドレイン領域の他方に電気的に接続される第２の電極と、第１の層間絶縁膜、第１の電極、及び第２の電極上に形成された第２の層間絶縁膜と、第２の層間絶縁膜上の、第１の電極または第２の電極の一方に電気的に接続される第１の配線と、第２の層間絶縁膜上の、第１の電極または第２の電極の他方に電気的に接続されない第２の配線とを有し、第２の配線と前記第１の電極または第２の電極の他方は、第２の層間絶縁膜中に形成された分断領域によって、電気的に接続されない半導体装置及びその作製方法に関するものである。 （もっと読む）