【課題】チャネル長を、トランジスタごとに自由に設計が可能な半導体装置を提供する。
【解決手段】複数の半導体柱２が立設された半導体基板１と、半導体柱２の外周面に設けられたゲート絶縁膜７と、半導体柱２の外周面を覆うゲート電極８と、半導体柱２の上側に設けられた第１不純物拡散領域３と、半導体柱２の下側に設けられた第２不純物拡散領域４と、を備え、第１不純物拡散領域３の厚さが半導体柱２ごとに異なっていることを特徴とする半導体装置。 （もっと読む）

フィン電界効果トランジスタ（フィンＦＥＴ）を用いた半導体の製造方法が開示される。特定の実施形態の方法は、第一の幅によって離隔された第一の側壁及び第二の側壁を有する第一のダミー構造体をシリコン基板上に堆積させるステップを含む。また、本方法は、第一のダミー構造体を堆積させるのと同時に第二のダミー構造体をシリコン基板上に堆積させるステップも含む。第二のダミー構造体は、第二の幅によって離隔された第三の側壁及び第四の側壁を有する。第二の幅は第一の幅よりも実質的に大きい。第一のダミー構造体を用いて略第一の幅によって離隔された第一の対のフィンを形成する。第二のダミー構造体を用いて略第二の幅によって離隔された第二の対のフィンを形成する。
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【課題】異なる構造の半導体メモリセルを備えた半導体メモリ領域を縮小化するための半導体装置を提供する。
【解決手段】半導体層に形成されるＲＡＭの第１のトランジスタと、第１のトランジスタの第１のソース／ドレイン１７に電気的に接続される第１電極を有するキャパシタＱと、第１のトランジスタに隣接する領域の半導体層に形成されるＲＯＭの第２、第３のトランジスタと、第１のトランジスタの第２のソース／ドレイン１６と第２のトランジスタの第１のソース／ドレイン２０に電気的に接続されるビット線６０とを有する。 （もっと読む）

【課題】 超薄膜誘電体のブレークダウン現象を利用した半導体メモリセルセル及びメモリアレイを提供する。
【解決手段】 超薄膜誘電体（３１２）の周りに構成されるデータ記憶素子（１１５）を有する半導体メモリセル（３００）を使用し、超薄膜誘電体（３１２）にストレスを与えてブレークダウン（ソフトまたはハードブレークダウン）させてメモリセル（３００）のリーク電流レベルを設定することにより情報を記憶する。セル（３００）が引き込む電流を検知することによりメモリセル（３００）からの読出しが行なわれる。適切と考えられる超薄膜誘電体（３１２）は約５０オングストローム以下の厚さの高信頼度のゲート酸化膜である。 （もっと読む）

【課題】簡単な構成で多機能化を図った記憶回路を有する半導体装置を提供する。
【解決手段】複数のメモリセルのそれぞれは、第１と第２記憶ノードに交差接続された入力と出力がそれぞれ接続された第１と第２インバータ回路と、第１と第２記憶ノードと第１と第２入出力端子との間にそれぞれ設けられた第１、第２スイッチＭＯＳＦＥＴと、第１記憶ノードと第３記憶ノードの間に設けられた第３スイッチＭＯＳＦＥＴとを有する。第１と第２記憶ノードは、第１と第２入出力端子からの第１記憶情報が書き込み／読み出し可能にされる。第３記憶ノードは、第２記憶情報に対応して電源電圧又は接地電位が定常的に供給される。第３記憶ノードの記憶情報は、第３スイッチＭＯＳＦＥＴをオン状態にして第１、第２記憶ノードに伝えられる。第１、第２スイッチＭＯＳＦＥＴを介して第１と第２端子から読み出し可能にされる。 （もっと読む）

【課題】半導体基板の損傷を最大限抑制して素子の漏洩電流発生が防止できる半導体素子の製造方法を提供する。
【解決手段】第１のコンタクトホールと、無結晶のポリシリコン膜及びＰＭＤ膜２６を順次に形成してイオンを注入した後、金属配線を形成することによって、第１のコンタクトホールを用いてコーディングするので、その他のコーディング領域が別に必要でなくチップ面積を縮小することができ、ＰＭＤの蒸着前に第１のコンタクトホールを形成するので、半導体基板２０の損傷を減らして漏洩電流が減少し、通常のＲＯＭコーディングとは反対にＯＦＦ特性で反対タイプのイオン注入によりＯＮ特性を有するようにし、金属配線の蒸着時に金属配線層の下部にポリシリコン膜が形成されて金属配線の断絶が最小化できる。 （もっと読む）

【課題】メモリセル領域の面積を削減できる混載メモリ装置を提供する。
【解決手段】本発明に係る混載メモリ装置は、ＳＲＡＭと、ＲＯＭとを備える混載メモリ装置１００であって、行列状に配置された複数の第１のメモリセル１１０及び複数の第２のメモリセル１１１とを備え、複数の第１のメモリセル１１０はそれぞれ、ＳＲＡＭセル１２０とＲＯＭセル１３０とを含み、複数の第２のメモリセル１１１はそれぞれ、ＳＲＡＭセル１２０を含み、かつＲＯＭセル１３０を含まず、複数の第１のメモリセル１１０はそれぞれ、少なくとも一つの第２のメモリセル１１１と隣接して配置される。 （もっと読む）

【解決手段】本発明は、少なくとも第１及び第２のメモリセル(Cell_B) を備えた不揮発性メモリ(M) に関しており、第１及び第２のメモリセルは、デュアルゲート(21,23) とデュアルゲート(21,23) 間に設けられた絶縁層(22)とを有する蓄積MOS トランジスタ(T_B') を夫々備えている。第２のメモリセル(Cell_B) の蓄積トランジスタ(T_B') の絶縁層(22)は、第１のメモリセルの蓄積トランジスタの絶縁層より絶縁性が低い少なくとも１つの部分(29)を有している。
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【課題】 プログラム層のレイヤを自在に変更でき、しかも、周辺回路のレイアウト設計等を変更する必要がなく、短期間で製品の納入が可能であり、かつ、歩留りが高いマスクＲＯＭを実現すること。
【解決手段】 メモリ部４０において、ワード線ならびにビット線を多層配線で構成する。メモリ部４０とロウブロック２０との間に層変換部７０ａを設ける。メモリ部４０とカラムブロック５０との間に層変換部７０ｂを設ける。層変換部７０ａ，７０ｂは、異なるレイヤの配線層間を電気的に接続するための多層配線構造体である。 （もっと読む）

【課題】メモリセルのセンスマージン低下を防止するメモリセルアレイ構造を提供する。
【解決手段】半導体メモリセルアレイは、長尺状に連続する活性領域２２０と、活性領域２２０に形成され、第１のメモリセル２１０［ｉ］を構成する第１トランジスタと、活性領域２２０に形成され、第２のメモリセル２１０［ｉ＋１］を構成する第２トランジスタとを備える。第２のメモリセル２１０［ｉ＋１］は、活性領域２２０の長尺方向に沿って第１のメモリセル２１０［ｉ］に最も近接する。半導体メモリセルアレイはさらに、第１及び第２トランジスタ間において活性領域２２０上に形成された分離ゲート２３５を備える。分離ゲート２３５は第１及び第２トランジスタのゲートとほぼ同じ構造を有し、所定電圧の供給を受けることにより、活性領域２２０において分離ゲート２３５の下方の部分を流れる活性電流を遮断する。 （もっと読む）