超薄膜誘電体のブレークダウン現象を利用した半導体メモリセルセル及びメモリアレイ
【課題】 超薄膜誘電体のブレークダウン現象を利用した半導体メモリセルセル及びメモリアレイを提供する。
【解決手段】 超薄膜誘電体(312)の周りに構成されるデータ記憶素子(115)を有する半導体メモリセル(300)を使用し、超薄膜誘電体(312)にストレスを与えてブレークダウン(ソフトまたはハードブレークダウン)させてメモリセル(300)のリーク電流レベルを設定することにより情報を記憶する。セル(300)が引き込む電流を検知することによりメモリセル(300)からの読出しが行なわれる。適切と考えられる超薄膜誘電体(312)は約50オングストローム以下の厚さの高信頼度のゲート酸化膜である。
【解決手段】 超薄膜誘電体(312)の周りに構成されるデータ記憶素子(115)を有する半導体メモリセル(300)を使用し、超薄膜誘電体(312)にストレスを与えてブレークダウン(ソフトまたはハードブレークダウン)させてメモリセル(300)のリーク電流レベルを設定することにより情報を記憶する。セル(300)が引き込む電流を検知することによりメモリセル(300)からの読出しが行なわれる。適切と考えられる超薄膜誘電体(312)は約50オングストローム以下の厚さの高信頼度のゲート酸化膜である。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は不揮発性で書込み可能な半導体メモリに関し、より詳細には、MOSゲート誘電体などの超薄膜誘電体のブレークダウン現象を使用してデジタル情報を記憶する不揮発性で書込み可能な半導体メモリセル及びそのようなセルを組み込んだメモリアレイに関する。
【背景技術】
【0002】
不揮発性メモリは電源供給が断たれたときに保存データを保持するものであり、この特性は多くの異なるタイプのコンピュータ及び他の電子デバイスにおいて必要とされる、または少なくとも強く望まれるものである。一般的に利用可能なタイプの不揮発性メモリはプログラマブル読み取り専用メモリ(「PROM」)であり、このメモリはフューズ、アンチフューズなどの、ワードラインとビットラインとの交点に位置する素子と、フローティングゲートアバランシェ注入金属酸化膜半導体(「FAMOS」)トランジスタなどの電荷捕獲素子を使用して論理情報を記憶する。PROMは通常、再書込みができない。
【0003】
キャパシタの二酸化シリコン層のブレークダウンを使用してデジタルデータを記憶する一つのタイプのPROMセルの例が、ライシンガらによる2001年4月10日発行の特許文献1に開示されている。ライシンガらが開示した基本的なPROMは酸化物キャパシタ及び接合ダイオードの直列接続を交点素子として使用する。ストレスを加えられていないキャパシタは論理値0を表し、電気的なブレークダウンを経たキャパシタは論理値1を表す。二酸化シリコン層の厚さを調整して所望の動作特性を得る。二酸化シリコンは約10C/cm2(クーロン/cm2)の破壊寿命を有する。10ボルトの電圧を10nmの厚さのキャパシタ誘電体に印加すると(10mV/cmの電界強度となる)約1mA/cm2の電流が流れる。10ボルトの電圧印加では、メモリセルに書込みを行なうためにそれ相応の時間を要する。しかしながら、キャパシタ誘電体をより薄く設計して電気破壊の間に生じる大きな電力損失を減らすとより大きな利点が得られる。例えば、3〜4nmの厚さのキャパシタ誘電体を有するメモリセル構造は約1.5Vで動作させることができる。キャパシタ誘電体はその電圧ではまだ破壊されないので、1.5Vはメモリセルからデータを読み出すのに十分な電圧である。データを例えば5Vで記憶させると、メモリセル構造の一つのセル集合体に約1ms以内で書込みを行なうことが出来る。この場合に生じるキャパシタ誘電体1cm2当たりのエネルギー損失は約50ワット(10クーロン*5V)である。所望の電力損失が約0.5ワットであるとすると、1ギガビットのメモリに書込みを行なうためには約100秒かかる。許容電力損失がさらに大きいと、書込みはそれに応じてより高速に行なうことができる。
【0004】
或るタイプの不揮発性メモリは書込み、消去を繰り返し行なうことができ、EPROMとして公知の消去可能なプログラマブル読み出し専用半導体メモリと、EEPROMとして公知の電気的消去可能なプログラマブル読み出し専用半導体メモリを含む。EPROMメモリは、紫外光照射により消去が行なわれ、種々の電圧印加により書込みが行なわれるのに対し、EEPROMメモリは、種々の電圧印加により消去及び書込みの両方が行なわれる。EPROM及びEEPROMは一般的に浮遊ゲートとして知られる適切な構造を有し、この浮遊ゲートは記憶するデータに依存する形で充電及び放電される。浮遊ゲートの電荷は素子のしきい値電圧VTを決定し、この値はメモリからの読出しを行なってそこに記憶されているデータを求めるときに感知される。通常、これらのタイプのメモリセルのゲート酸化膜ストレスを最小化するために精力が注がれる。
【0005】
金属酸窒化シリコン(「MNOS」)素子として知られる素子はソースとドレインとの間のシリコンに位置し、二酸化シリコン層、窒化シリコン層及びアルミニウム層を含むゲート構造により覆われるチャネルを有する。MNOS素子は、適切な電圧パルスをゲートに印加して電子を酸窒化ゲートに捕獲させる(VTH(high))、または電子を酸窒化ゲートから放出させる(VTH(low))ことにより2つのしきい電圧状態、(VTH(high))と(VTH(low))との間で切り替わる。通常、これらのタイプのメモリセルのゲート酸化膜ストレスを最小化するために精力が注がれる。
【0006】
ゲートコントロールダイオードのゲートに保存する電荷を使用して論理値0及び1を記憶する接合ブレークダウンメモリセルはホフマンらによる1977年7月19日発行の特許文献2に開示されている。電荷は、ゲートコントロールダイオードのp型電極とゲート電極との間に形成される容量を使用することによりゲートに保存される。電荷保存は、二酸化シリコン層及び二酸化シリコンに代わる窒化シリコン層から形成されるキャパシタの複合誘電体を使用することにより加速させる。消去電圧をゲートコントロールダイオードの電極に印加すると、酸化膜−窒化膜界面が負電荷で満たされ、この負電荷は消去動作が終了した後も保持される。この負の界面電荷によりゲートコントロールダイオードは消去電圧の供給を停止した後でも誘起型接合モードで動作することができる。その後ゲートコントロールダイオードからの読出しが行なわれると、このダイオードのチャネルが電界誘起型接合ブレークダウンを起こし、飽和電流が流れる。電界誘起型接合ブレークダウン電圧は金属学的な接合ブレークダウン電圧よりも低い。しかしながら、書込み電圧をゲートコントロールダイオードの電極に印加すると、二酸化シリコン膜/窒化シリコン膜界面が正電荷で埋まり、この電荷は書込み動作が完了した後も保持される。その後ゲートコントロールダイオードからの読出しが行なわれると、チャネルが存在しないのでこのダイオードはブレークダウンしない。ほんのわずかな電流が流れる。異なる電流フローが感知されるので異なる論理状態を示すことになる。
【0007】
種々のタイプの不揮発性メモリを形成するために使用する種々のプロセスを改善すると、先端CMOSロジックプロセスのような広く使用されるプロセスの改善を遅れさせてしまう傾向がある。例えば、フラッシュEEPROMデバイスのデバイス用などのプロセスは、標準先端CMOSロジックプロセスよりも30%多いマスク工程を使用する傾向にあり、これらのマスク工程の使用により、このようなデバイスに通常見られる高電圧発生回路、トリプルウェル、浮遊ゲート、ONO層、及び特殊なソース及びドレイン接合に必要な種々の特殊な領域及び構造を形成する。従って、フラッシュデバイス用のプロセスは標準先端CMOSロジックプロセスよりも一世代または二世代遅れたものとなり、ウェハ当たりのコストベースで約30%高くつく傾向にある。別の例として、アンチフューズ用のプロセスは種々のアンチフューズ構造及び高電圧回路の形成に適したものでなければならないので、これも標準先端CMOSプロセスよりも約一世代遅れたものとなる傾向にある。
【0008】
一般的に、キャパシタ及びトランジスタのような金属−酸化膜−シリコン(MOS)素子に使用する二酸化シリコン層の形成には細心の注意が求められる。二酸化シリコン層が集積回路の製造中または後に続く正常な動作の間にストレスを受けないことを保証するために高度なレベルで注意を払う必要があり、そうすることにより所望の素子特性を実現し、長期に亘って安定したものとする。製造中にどの位多くの注意を払うべきかについての一例が黒田による1993年8月31日発行の特許文献3に開示されている。黒田は、拡散層及び分流器を使用してウェハ製造プロセス中にワード線に蓄積される電荷を放電させることを示している。この電荷蓄積を回避することにより、大きな電界をゲート絶縁膜に印加させないで、ワード線をゲート配線として使用するトランジスタの特性の変動及びゲート絶縁膜の劣化及びブレークダウンを防止できることが保証される。回路設計においてどの位多くの注意を払って正常回路動作中のトランジスタの二酸化シリコン層にストレス
を与えないようにするかについての一例が田村らによる2001年6月19日発行の特許文献4に開示されている。田村らは、一の実施形態においてpチャネルMOSトランジスタと直列接続され、別の実施形態においてnチャネルMOSトランジスタと直列接続されたアンチフューズを有するアンチフューズ回路を開示している。アンチフューズをアンチフューズ回路の形成に通常必要な膜形成プロセスを追加することなく形成するが、田村らは別の問題に遭遇している。アンチフューズが一旦短絡してしまうと、それに直列接続されたトランジスタはトランジスタの二酸化シリコン層をブレークダウンさせるのに十分な高電圧に晒される。田村らは、第1のトランジスタがブレークダウン電位に晒されるのを回避するために回路に別のトランジスタを付加することを示している。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】米国特許第6,215,140号
【特許文献2】米国特許第4,037,243号
【特許文献3】米国特許第5,241,200号
【特許文献4】米国特許第6,249,472号
【発明の概要】
【発明が解決しようとする課題】
【0010】
有利な点として、本発明によるメモリセルは、データを保存電荷の形ではなくむしろセルに物理的に保存するため、極めて安定である。有利な点として、本発明によるこのようなセルを組み込んだメモリアレイは短時間で開発可能であり、より大きな密度を有し、そして低いウェハコストで形成することができる。何故なら、メモリセル及びそれに関連する回路は、多くの他のタイプの不揮発性メモリに固有の、より複雑でコストのかさむプロセスを使用するのではなく、標準先端CMOSロジックプロセスを含む標準CMOSプロセスを使用して形成し得るからである。
【課題を解決するための手段】
【0011】
本発明の一実施形態によると、選択ライン及びアクセスラインを有したメモリアレイに使用可能なプログラマブル読み取り専用メモリセルであって、
ゲート、該ゲートの下方にあるゲート誘電体、及び、該ゲート誘電体及び前記ゲートの両方の下方にあるとともに、互いに離間する関係に配置されてチャネル領域をそれらの間に画定する第1不純物半導体領域及び第2不純物半導体領域を有するMOS電界効果トランジスタと、
MOSデータ記憶素子と、該MOSデータ記憶素子は導電性構造物、該導電性構造物の下方に設けられるとともに50オングストローム未満の厚さを有する超薄膜ゲート酸化物誘電体、及び前記超薄膜ゲート酸化物誘電体及び前記導電性構造物の両方の下方にある第1不純物半導体領域を有することと、前記MOSデータ記憶素子の前記第1不純物半導体領域は前記MOS電界効果トランジスタの前記第1不純物半導体領域に接続されていることと、
前記MOS電界効果トランジスタの前記ゲートに接続される選択ラインセグメントと、
前記MOS電界効果トランジスタの前記第2不純物半導体領域に接続される第1アクセスラインセグメントと、
前記MOSデータ記憶素子の前記導電性構造物に接続される第2アクセスラインセグメントとを備え、
前記MOSデータ記憶素子は、前記超薄膜ゲート酸化物誘電体及び前記導電性構造物の両方の下方にあるとともに、前記MOSデータ記憶素子の前記第1不純物領域に隣接する反転可能領域を備え、及び、前記MOSデータ記憶素子の超薄膜ゲート酸化物誘電体は、前記MOSデータ記憶素子の前記導電性構造物と前記反転可能領域の間に設けられ、かつ前記導電性構造物及び前記反転可能領域に接続し、
前記メモリセルは、前記導電性構造物と前記第1不純物半導体領域の間に書込み電圧を加えて前記反転可能領域に反転層を形成することによって、前記MOSデータ記憶素子の超薄膜ゲート酸化物誘電体をブレークダウンさせる結果、書込みが行われるべく形成され、
前記メモリセルは、前記導電性構造物と前記第1不純物半導体領域の間に読み出し電圧を加えて前記反転可能領域に反転層を形成する間に、前記MOSデータ記憶素子の超薄膜ゲート酸化物誘電体に流れる電流を検知することによって読み出しを行うべく形成されている、メモリセルを要旨とする。
【0012】
さらなる実施形態によると、上記のメモリセルにおいて、前記MOS電界効果トランジスタの前記ゲート誘電体及び前記MOSデータ記憶素子の前記超薄膜誘電体は共通の超薄膜ゲート酸化膜層から形成され、前記メモリセルは、前記導電性構造物と前記第1不純物半導体領域の間に加えられる書込み電圧では前記MOS電界効果トランジスタのゲートの下方にある超薄膜ゲート酸化物誘電体が破壊されないように形成されていることを要旨とする。
【0013】
さらに、一実施形態によると、前記MOS電界効果トランジスタの前記ゲート誘電体は前記MOSデータ記憶素子の前記超薄膜ゲート酸化物誘電体よりも厚い。
【図面の簡単な説明】
【0014】
【図1】本発明によるメモリアレイの一部の概略を示す回路図。
【図2】図1に示すメモリアレイの一部の部分レイアウトを示す回路図。
【図3】図2に対応するメモリアレイの一部の集積回路構造の断面図。
【図4】図3の集積回路構造の変形例の断面図。
【図5】本発明による別のタイプのメモリアレイの一部の概略を示す回路図。
【図6】図5が示すメモリアレイの一部の部分レイアウトを示す回路図。
【図7】図6に対応するメモリアレイの一部の集積回路構造を示す断面図。
【図8】電圧を示す表。
【図9】電圧を示す表。
【図10】電圧を示す表。
【図11】実験装置の断面図。
【図12】超薄膜ゲート酸化膜に一定電圧のストレスを加えたときの効果を示すグラフ。
【図13】劣化が進行するときの超薄膜ゲート酸化膜の電流−電圧特性の種々の段階を示すグラフ。
【図14】nチャネルFET(反転)に対して測定した、63%の信頼度水準でのブレークダウンに到る時間対ゲート電圧の特性を半対数目盛で示したグラフ。
【図15】連続ブレークダウン現象を検出した後に測定したn型素子の電流−電圧特性を示すグラフ。
【図16】半導体メモリのブロック模式図。
【図17】半導体デバイスを示す回路図。
【図18】半導体メモリを示す上面図。
【発明を実施するための形態】
【0015】
これらの、そして他の利点は本発明の種々の実施形態により個々に、または全体として実現することができる。例えば本発明の一の実施形態は、選択ライン及びアクセスラインを有するメモリアレイに有用なプログラマブル読み取り専用メモリである。このメモリセルは、MOS電界効果トランジスタと、このMOS電界効果トランジスタはゲート、ゲートの下方のゲート誘電体、ゲート誘電体及びゲートの両方の下方にあり、離間する関係に配置されてチャネル領域をそれらの間に画定する第1及び第2不純物半導体領域を有する
ことと、MOSデータ記憶素子と、このMOSデータ記憶素子は導電性構造物、導電性構造物の下方の超薄膜誘電体、及び超薄膜誘電体及び導電性構造物の両方の下方にある第1不純物半導体領域を有することと、MOSデータ記憶素子の第1不純物半導体領域はMOS電界効果トランジスタの第1不純物半導体領域に接続されることと、MOS電界効果トランジスタのゲートに接続される選択ラインセグメントと、MOS電界効果トランジスタの第2不純物半導体領域に接続される第1アクセスラインセグメントと、MOSデータ記憶素子の導電性構造物に接続される第2アクセスラインセグメントと、を備える。
【0016】
本発明の別の実施形態は、選択ライン及びアクセスラインを有するメモリアレイに有用なプログラマブル読み取り専用メモリであり、このメモリセルは、2本のアクセスライン間のデータ記憶素子に直列に接続され、選択ラインの内の一つに接続されるゲートをさらに有する選択トランジスタを備え、データ記憶素子はデータを物理的に記憶するための超薄膜誘電体を含む。
【0017】
本発明のさらに別の実施形態は、プログラマブル読み取り専用メモリアレイを動作させる方法であり、このメモリアレイは、複数の行ライン、複数の列ライン、少なくとも一つのソースライン、及び行ラインと列ラインのそれぞれの交点に位置する複数のメモリセルを備え、メモリセルの各々は、列ラインの一つと少なくとも一つのソースラインの内の一つとの間のMOSデータ記憶素子に直列に接続されるMOS電界効果トランジスタを備え、このMOSトランジスタはさらに、行ラインの一つに接続されるゲートを有し、そしてMOSデータ記憶素子はデータを物理的に記憶する超薄膜誘電体を備える。この方法においては、行ラインの内の1つの選択ラインに第1電圧を印加して、選択行ラインに接続されるゲートを有するMOS電界効果トランジスタの各々をオンにする工程と、列ラインの内の一の選択ラインに第2電圧を印加する工程と、少なくとも一つのソースラインに第3電圧を印加する工程とを備える。第2電圧及び第3電圧により、選択行ライン及び選択列ラインに接続されるメモリセルの超薄膜誘電体に、メモリセルの超薄膜誘電体をブレークダウンさせるのに十分な電位差を生じさせる。
【0018】
ゲート酸化膜などの超薄膜誘電体の周りに構成するデータ記憶素子を有する半導体メモリセルを使用し、超薄膜誘電体にストレスを与えてブレークダウン(ソフトまたはハードブレークダウン)させ、メモリセルのリーク電流レベルを設定することにより情報を記憶する。メモリセルからの読出しは、セルが引き込む電流をセンスすることにより行なわれる。適切な超薄膜誘電体は、例えば約50オングストローム厚さ以下の高品質ゲート酸化膜であり、この酸化膜は、例えば現在利用可能な先端CMOSロジックプロセスにおいて普通に使用されている。このような酸化膜は一般的に、膜堆積、シリコン活性領域における酸化膜成長、またはこれらの組み合わせにより形成する。他の適切な誘電体には、酸化膜−窒化膜−酸化膜複合体、複合酸化膜などが含まれる。
【0019】
以下の記載において、特定の形での詳細について多く説明することにより本発明の実施形態を完全に理解できる。しかしながらこの関連分野の当業者であれば、本発明は一つ、またはそれより多くの特定の形での詳細に関する説明を受けなくても実施することができる、或いは他の方法、構成要素、材料などにより実施することができることを理解できるであろう。他の例においては、本発明の態様が不明瞭にならないように、公知の構造、材料、または動作は詳細には示さない、或いは記載しない。
【0020】
この明細書を通じて「一実施形態」または「一態様」と表現することにより、実施形態に関連する形で記載される特定の性能、構造、または特性が本発明の少なくとも一つの実施形態に含まれることを示唆している。このようにこの明細書を通じて色々な箇所で出てくる「一実施形態」または「一態様」という表現は、必ずしも全てが同じ実施形態を指しているのではない。また、特定の性能、構造、または特性は一つ以上の実施形態において
適切であればどのような形にでも組み合わせることができる。
【0021】
このような幾つかのメモリセルを含むメモリアレイ100の任意の4×4部分の例を図1の模式図に示す。図1は16個のメモリセルを示し、これらのメモリセルの各々は1個のMOSトランジスタ及び1個のMOSハーフトランジスタを含む。メモリセルは、例えば第1行R1と第1列C1の交点においてnチャネルMOSトランジスタ115を含み、このトランジスタはそのゲートが第1行ラインR1、そのソースがソースラインS1、そしてそのドレインがMOSハーフトランジスタ111の一端子に接続される。
【0022】
MOSトランジスタ115はこの明細書においては選択トランジスタとも呼ばれ、特定のメモリセルを「選択して」書込み又は読出しを行なうために使用する。以下の記載からわかるように、書込み工程の間、大きな電圧を選択トランジスタ及びMOSハーフトランジスタ111に印加してMOSハーフトランジスタ111のゲート酸化膜をブレークダウンさせる。しかしながら、選択トランジスタのゲート酸化膜をブレークダウンさせることは望ましくない。従って、選択トランジスタのゲート酸化膜は、別の幾つかの実施形態においては、MOSハーフトランジスタ111のゲート酸化膜よりも厚い酸化膜となるように形成される。さらに、または別の形態として、選択トランジスタをブレークダウンに対してより大きな耐性を示すI/O素子に置き換えることができる。
【0023】
MOSハーフトランジスタ111のゲートは列ラインC1に接続される。図1に示す他のメモリセルは、ハーフトランジスタ−トランジスタの組112,116と、113,117と、114,118と、125,121と、126,122と、127,123と、128,124と、131,135と、132,136と、133,137と、134,138と、145,141と、146,142と、147,143と、148,144とから形成される。
【0024】
MOSハーフトランジスタは次のように動作する。書込み又は読出しの間、(p型活性領域用の)正の電圧をキャパシタの一端子であるゲートに印加する。ゲートはキャパシタの一のプレートとして機能し、そしてn型反転層をゲート下に形成する機能も有する。反転層はキャパシタの他のプレートとして機能し、そしてソース/ドレイン領域とともにキャパシタの第2端子を形成する。
【0025】
図1のアレイ100のハーフトランジスタ型データ記憶素子を使用すると、ハーフトランジスタを多くの従来のMOS及びCMOSプロセスを使用して形成することができ、このプロセスに一切マスク工程を追加することがないので有利である。しかしながら、必要に応じて他のタイプの超薄膜誘電体データ記憶素子を使用することができる。例えば、キャパシタ型データ記憶素子はいずれの方向にも書込みを行なうことができ、そして超薄膜誘電体にストレスを加えると抵抗が小さくなるという利点があるが、幾つかのプロセスでは余分のマスク工程が必要となる。ハーフトランジスタ型データ記憶素子を図3の断面図に示し、キャパシタ型データ記憶素子を図4の断面図に示す。
【0026】
メモリアレイ100の4×4部分のみを示すが、実際はそのようなメモリアレイは、例えば先端0.13マイクロメートルCMOSロジックプロセスを使用して形成する場合に約1ギガビットオーダーのメモリセルを含み、そしてCMOSロジックプロセスがさらに改善されると、より大規模のメモリを実現することができる。メモリ100は実際にはバイト単位及びページ単位及び冗長行(図示せず)に配置するが、所望の形であればどのように配置してもよい。多くの適切なメモリ配置方法がこの技術分野で公知になっている。
【0027】
図2はメモリアレイ100の一部の部分レイアウト図を示し、図3は例示としてのMOS集積回路300の断面を示し、この断面により、図2のレイアウト図に従ってトランジ
スタ−ハーフトランジスタペア115及び111、及び121及び125により形成されるペアメモリセルに対応するMOS集積回路の基本的な構造形態が示される。図2のレイアウト図は、例えば先端CMOSロジックプロセスに適している。この明細書で使用する「MOS」とはその文字の通り、金属−酸化膜−シリコンを意味する。文字「M」は「金属」ゲート構造を表し、そして文字「O」は酸化膜を表し、MOSという用語は、不純物のドープされたポリシリコン及び他の良好な導電体を含むあらゆるゲート材料だけでなく、二酸化シリコンに限定されない種々の異なるタイプのゲート誘電体に関するものとして一般的に理解され、そしてこの用語はこの明細書ではその意味で使用される。例えば、誘電体は酸化膜または窒化膜のようなどのようなタイプの誘電体であってもよく、この誘電体は或る時間の間に亘って電圧が印加されるとハードまたはソフトブレークダウンを起こす。一の実施形態においては、約50オングストロームの厚さの熱成長ゲートシリコン酸化膜を使用する。
【0028】
メモリアレイ100は格子の形状にレイアウトすることが好ましく、この場合C1及びC2のような列ラインがR1、R2、R3及びR4のような行ラインだけでなく拡散ソースラインにも直交する。パターン213(図2)を含む活性領域マスクを使用して酸化膜トレンチ302及び314(図3)を含む酸化膜絶縁構造を形成し、そして313(図3)のような活性領域を画定するが、この活性領域にはメモリアレイの種々のトランジスタ、ハーフトランジスタ及び拡散ソースラインが含まれることになる。行ラインR1と列ラインC1の交点のMOSハーフトランジスタ111及びMOSトランジスタ115、及び行ラインR2と列ラインC1の交点のMOSハーフトランジスタ125及びMOSトランジスタ121は次の方法によりpウェル活性領域313に形成される。
【0029】
超薄膜ゲート酸化膜層312を形成した後にポリシリコンの成膜とポリシリコンへのドーピングが続き、このポリシリコンは、211,214,221,224などの、ハーフトランジスタ111,125のゲート311,301(だけでなくハーフトランジスタ112及び126、及び他のハーフトランジスタのゲート(図示せず))用のパターン、及び選択トランジスタ115,121,116,122(だけでなく他の選択トランジスタ)のゲートとしても機能するR1及びR2のような行ラインR1及びR2用のR1及びR2のようなパターンを含むゲートマスクを使用してパターニングされる。種々のソース及びドレイン領域をNLDD(N型低濃度ドープドレイン)プロセス工程(注入、スペーサ、及びn+ソース/ドレイン注入)により形成し、n+領域306,308,310を形成する。領域308も拡散ソースラインの一部である。パターン210,215,220及び225(図2)を含むコンタクトマスクを使用してゲート301,311(図3)、及び他のゲート(図示せず)にコンタクトするコンタクトビアを形成する。メタルマスクはC1,C2などの列ラインを形成するC1及びC1(図2)で示す破線パターンを含み、これらの列ラインはR1、R2、R3及びR4のようなポリシリコン行ラインだけでなく拡散ソースラインに直交する。メモリ100の他のトランジスタ−ハーフトランジスタペアは同じ方法で同時に形成される。
【0030】
図4は例示としてのMOS集積回路400の断面を示し、この断面はMOS集積回路の基本的な構造形態を示している。断面400は、図3のハーフトランジスタ125及び111を別のタイプの超薄膜誘電体データ記憶素子、すなわちキャパシタ425及び411で置き換えたことを除いて図3の断面300と同様である。行ラインR1と列ラインC1の交点のキャパシタ411はポリシリコンゲート311により形成し、このポリシリコンゲートにはパターン210で画定されるメタルコンタクトがコンタクトし、そしてこのポリシリコンゲートはゲート酸化膜312及び深く拡散したn+領域410を覆う。同様に、行ラインR2と列ラインC1の交点のキャパシタ425はポリシリコンゲート301により形成し、このポリシリコンゲートにはパターン215で画定されるメタルコンタクトがコンタクトし、そしてこのポリシリコンゲートはゲート酸化膜312及び深く拡散した
n+領域406を覆う。
【0031】
n+領域406及び410により、電流を流すために反転層の形成状態に依存する図3のハーフトランジスタ125及び111に比べて、キャパシタ425及び411が非常に低い抵抗の導電状態を有することができる。キャパシタ425及び411の別の利点は、電流をいずれかの方向に流すことによりこれらに書込みを行なうことができるということである。キャパシタ406及び410の不利な点は、これらが通常、商業化レベルで利用されているプロセスの変更を必要とし、マスク工程及び/又は注入工程を追加する必要があることである。例えば、n+領域406及び410の形成に適した技術として、ゲートポリシリコン成膜前に埋込みn+注入層を形成する、またはポリシリコン成膜及びエッチング後に注入不純物を側方に拡散させて埋込みn+注入層を形成するという方法を使用する。n+領域406及び410は、それらと一体化した不純物領域306及び310よりも深く拡散しているように示されているが、この拡散深さは所望通りに変えることができる。
【0032】
メモリアレイ100の変形は図5に示すメモリアレイ500であり、この図にはメモリセルの大規模なメモリアレイの任意の4×4部分を示しており、メモリセルの各々は一のMOSトランジスタ及び一のMOSハーフトランジスタを含んでいる。例えば、第1行R1と第1列C1の交点のメモリセルはnチャネルMOSトランジスタ515を含み、このトランジスタはそのゲートが行ラインR1、そのドレインが第1列C1、そしてそのソースがMOSハーフトランジスタ511の一端子に接続される。MOSハーフトランジスタ511のゲート端子はソースラインS1に接続される。図1に示す他のメモリセルは同様のハーフトランジスタ−トランジスタの組み512,516と、513,517と、514,518と、521,525と、522,526と、523,527と、524,528と、531,535と、532,536と、533,537と、534,538と、541,545と、542,546と、543,547と、544,548とにより形成される。
【0033】
図1のメモリアレイの場合のように、MOSキャパシタを図5のメモリアレイのMOSハーフトランジスタ511に代えて使用することができる。
図6はメモリアレイ500の一部の部分レイアウト図600を示し、そして図7は例示としてのMOS集積回路700の断面を示し、この断面により、図5のレイアウト図に従ってトランジスタ−ハーフトランジスタの組515,511と、525,521とにより形成されるペアメモリセルに対応するMOS集積回路の基本的な構造形態が示される。図6のレイアウト図は、例えば先端CMOSロジックプロセスに適している。メモリアレイ500は格子の形状にレイアウトすることが好ましく、この場合C1及びC2のような列ラインがR1,R2,R3,R4などの行ラインだけでなくS1のようなソースラインにも直交する。パターン612,614,622,624(図6)を含むn+拡散及び活性領域マスクを使用して酸化膜トレンチ704(図7)を含む酸化膜絶縁構造を形成し、そして710(図7)のような活性領域を画定するが、この活性領域にはメモリアレイの種々のトランジスタ及びハーフトランジスタが含まれることになる。行ラインR1と列ラインC1の交点のMOSハーフトランジスタ511及びMOSトランジスタ515、及び行ラインR2と列ラインC1の交点のMOSハーフトランジスタ521及びMOSトランジスタ525は次の方法によりpウェル活性領域710に形成される。超薄膜ゲート酸化膜層702を形成した後にポリシリコンの成膜とポリシリコンへのドーピングが続き、このポリシリコンは、選択トランジスタ515,525,516及び526、及びハーフトランジスタ511,521,512及び522のゲートとして機能するR1,S1及びR2のようなパターンを含むゲートマスクを使用してパターニングされる。種々のソース及びドレイン領域をNLDD(N型低濃度ドープドレイン)プロセス工程(注入、スペーサ、及びn+ソース/ドレイン注入)により形成すると、n+領域712,714,716及
び718が形成される(図7)。パターン610,616,620及び626(図6)を含むコンタクトマスクを使用してドレイン712及び718(図7)だけでなく他のドレイン(図示せず)にコンタクトするコンタクトビアを形成する。メタルマスクはC1及びC2(図6)で示す破線パターンを含み、これらのパターンによりC1及びC2のような列ラインを形成し、これらの列ラインはR1、R2、R3及びR4のようなポリシリコン行ラインだけでなくS1のようなポリシリコンソースラインに直交する。メモリ500の他のトランジスタ−ハーフトランジスタペアは同じ方法で同時に形成される。
【0034】
次に、メモリアレイ100の動作を図8の例示としての電圧を参照しながら説明する。これらの電圧は例示であり、そして異なる電圧は異なる用途において、または異なるプロセス技術を使用する場合に使用される可能性がある。書込み動作の間、メモリアレイ100の種々のメモリセルには、図8の行801,802,803,804に示す4つの可能な電圧組み合わせの内の一つが印加される。読出し電圧は行805,806,807,808に示される。
【0035】
選択行及び選択列(「SR/SC」)をR1及びC1とし、これによりトランジスタ115及びハーフトランジスタ111が構成するメモリセルに書込みを行なうものとする。行801に示すように、行ラインR1の電圧は2.5V、そしてソースラインS1の電圧は0Vであり、これらの電圧はトランジスタ115をオンさせ、そしてトランジスタ115のドレインを0Vにするのに十分である。列ラインC1の電圧は7.0Vであり、この電圧によりハーフトランジスタ111の両端に7Vの電位差を生じさせる。ハーフトランジスタ111のゲート酸化膜212はこの電位差によりブレークダウンするように設計されており、このブレークダウンによりメモリセルに書込みが行なわれる。ハーフトランジスタ111がブレークダウンすると、その結果として得られる導電パスは十分な抵抗値を示すことになり、トランジスタ115のゲート酸化膜212は劣化またはブレークダウンしない。一例として、幾つかの装置においては、トランジスタ115のチャネル抵抗は約10KΩオーダーであり、ブレークダウンした酸化膜の抵抗は約100KΩ超のオーダーである。
【0036】
R1及びC1が選択行及び選択列である場合、トランジスタ116及びハーフトランジスタ112が構成し、選択行と非選択列(「SR/UC」)の交点に位置するメモリセルに与える衝撃を考える。行802に示すように、行ラインR1の電圧は2.5Vであり、そしてソースラインS1の電圧は0Vであり、この行ライン電圧はトランジスタ116をオンさせ、そしてトランジスタ115のドレインを0Vにするのに十分である。しかしながら、列ラインC2の電圧は0Vであり、この電圧によりハーフトランジスタ112の両端の電位差が0Vとなる。メモリセルに書込みは行なわれない。
【0037】
R1及びC1が選択行及び選択列である場合、トランジスタ121及びハーフトランジスタ125が構成し、非選択行と選択列(「UR/SC」)の交点に位置するメモリセルに与える衝撃を考える。行803に示すように、行ラインR2の電圧は0Vであり、そしてソースラインS1の電圧は0Vであるので、トランジスタ121はオンせず、そしてトランジスタ121のドレインとハーフトランジスタ125との間のノードはフローティングとなる。列ラインC1の電圧は7.0Vであり、この電圧によりハーフトランジスタ125の両端に約4V未満の電位差を生じさせる。メモリセルに書込みは行なわれず、そして電流を流さない約4V未満の電位差は、ハーフトランジスタ125またはトランジスタ121のいずれに対しても、そのゲート酸化膜に損傷を与える、またはゲート酸化膜を劣化させるのには十分ではない。
【0038】
R1及びC1が選択行及び選択列である場合、トランジスタ122及びハーフトランジスタ126が構成し、非選択行と非選択列(「UR/UC」)の交点に位置するメモリセ
ルに与える衝撃を考える。行804に示すように、行ラインR2の電圧は0Vであり、そしてソースラインS1の電圧は0Vであるので、トランジスタ122はオンしない。列ラインC2の電圧も0Vであるので、ハーフトランジスタ126の両端には電位差は生じない。メモリセルに書込みは行なわれない。
【0039】
メモリアレイ100からの読出しは次のように行なわれる。2.5Vの読出し選択電圧を選択行(「SR」)に印加し、そして1.5Vの読出し列選択電圧を選択列(「SC」)に印加する。非選択行(「UR」)である他の全ての行及び非選択列(「UC」)である他の全ての列を0Vに設定する。R1及びC1を選択行及び選択列(「SR/SC」)とし、トランジスタ115及びハーフトランジスタ111が構成するメモリセルに書込みが行なわれているとする。行805に示すように、2.5V(読出し選択電圧)をトランジスタ115のゲートに行ラインR1を通して印加し、そして0VをソースにソースラインS1を通して印加して1.5Vの電位の列ラインC1から電流を引くことによってメモリセルに書込みが行なわれていることが判明する。メモリセルに書込みが行なわれていない場合、電流が流れないことによってメモリセルに書込みが行なわれていないことが判明する。
【0040】
非選択行または非選択列のいずれかを有する交点のメモリセルは電流を引き込まない。選択行ラインと非選択列ラインの場合に対応する行806に示すように、2.5Vをメモリセルのトランジスタのゲートに印加するが、列ラインに0Vが印加されていると、電流は流れない。非選択行ラインと選択列ラインの場合に対応する行807に示すように、0Vをメモリセルのトランジスタのゲートに印加する。列ラインには1.5Vが印加されているが、トランジスタはオフしたままであるので電流は流れない。非選択行ラインと非選択列ラインの場合に対応する行808に示すように、0Vをメモリセルのトランジスタのゲートに印加し、そして列ラインに0Vが印加されているので電流は流れない。
【0041】
次にメモリアレイ500の動作について図9,10に示す電圧を参照しながら説明する。これらの電圧は例示であり、そして異なる用途においては、または異なるプロセス技術を使用する場合には異なる電圧を使用することも可能である。また、図8,9,10の表に示す電圧は異なるが、種々の電圧の背景にある原理は同じであり、そして有用な電圧の範囲を示唆していることも理解され得るものと思われる。
【0042】
まず、図9の表に示す例示としての書込み電圧について考える。これらの電圧は、ハーフトランジスタが超薄膜ゲート酸化膜を含む一方で、選択トランジスタが50オングストローム超のゲート酸化膜厚を有する入力/出力型素子である場合に適する。書込み動作中において、メモリアレイ500の種々のメモリセルには、図9の行901,902,903及び904に示す4つの考えられる電圧組み合わせの内の一つが印加される。全ての電圧組み合わせに共通するのは、ソースラインS1電圧の値が0Vであることである。
【0043】
選択行及び選択列(「SR/SC」)をR1及びC1とし、これによりトランジスタ515及びハーフトランジスタ511が構成するメモリセルに書込みを行なうものとする。行901に示すように、行ラインR1の電圧は7.0V、そして列ラインC1の電圧は7.0Vであるので、ゲート及びドレインに7.0Vの電圧が掛かり、トランジスタ515をオンさせるのに十分である。トランジスタ515のソースは7.0Vからトランジスタ515の両端のほんの少しの電圧降下を差し引いた電圧となり、これによりハーフトランジスタ511の両端には6.6Vの電位差が生じる。ハーフトランジスタ511のゲート酸化膜712はこの電位差によりブレークダウンするように設計されており、このブレークダウンによりメモリセルに書込みが行なわれる。ハーフトランジスタ511がブレークダウンすると、その結果として得られる導電パスは十分な抵抗値を示すことになり、トランジスタ515のゲート酸化膜712は劣化またはブレークダウンしない。
【0044】
R1及びC1が選択行及び選択列である場合、トランジスタ516及びハーフトランジスタ512が構成し、選択行と非選択列(「SR/UC」)の交点に位置するメモリセルに与える衝撃を考える。行902に示すように、行ラインR1の電圧は7.0Vであり、そして列ラインC1の電圧は0Vであるので、ゲートに7.0Vが掛かり、そしてトランジスタ516をオンさせるのに十分であり、トランジスタ516のソースをほぼ列ラインC2の電圧、すなわち0Vにする。ハーフトランジスタ512の両端に生じる電位差は約0Vであるので、メモリセルに書込みは行なわれない。
【0045】
R1及びC1が選択行及び選択列である場合、トランジスタ525及びハーフトランジスタ521が構成し、非選択行と選択列(「UR/SC」)の交点に位置するメモリセルに与える衝撃を考える。行903に示すように、行ラインR2の電圧は0Vであり、そして列ラインC1の電圧は7.0Vであるので、ゲートに0Vが掛かり、そしてドレインには7.0Vが掛かる。ドレインの電位とソースラインS1の電位との間の7.0V差がトランジスタ525とハーフトランジスタ125との間でほぼ分割されて4V未満の電圧がハーフトランジスタ521のゲート酸化膜の両端に生じるが、トランジスタ525はオンしない。メモリセルに書込みは行なわれず、そして電流を流さない4V未満の電位差ではハーフトランジスタ512またはトランジスタ525のいずれに対しても、それらのゲート酸化膜に損傷を与える、またはゲート酸化膜を劣化させるのには十分ではない。
【0046】
R1及びC1が選択行及び選択列である場合、トランジスタ526及びハーフトランジスタ522が構成し、非選択行と非選択列(「UR/UC」)の交点に位置するメモリセルに与える衝撃を考える。行904に示すように、行ラインR2の電圧は0Vであり、そしてドレインラインC2の電圧は0Vであるので、トランジスタ526はオンしない。ソースラインS1の電圧も0Vであるので、ハーフトランジスタ522の両端には電位差は生じない。メモリセルに書込みは行なわれない。
【0047】
次に図10の表に示す例示としての書込み電圧について考える。これらの電圧は、ハーフトランジスタ及び選択トランジスタが共に超薄膜ゲート酸化膜を含む場合に適する。書込み動作中において、メモリアレイ500の種々のメモリセルには、図10の行1001,1002,1003及び1004に示す4つの考えられる電圧組み合わせの内の一つが印加される。全ての電圧組み合わせに共通するのは、ソースラインS1電圧の値が−4.5Vであることである。
【0048】
選択行及び選択列(「SR/SC」)をR1及びC1とし、これによりトランジスタ515及びハーフトランジスタ511が構成するメモリセルに書込みを行なうものとする。行1001に示すように、行ラインR1の電圧は2.5V、そして列ラインC1の電圧は2.5Vであるので、ゲート及びドレインに2.5Vの電圧が掛かり、トランジスタ515をオンさせるのに十分である。トランジスタ515のソースは2.5Vからトランジスタ515の両端のほんの少しの電圧降下を差し引いた電圧となり、これによりハーフトランジスタ511の両端には6.6Vの電位差が生じる。ハーフトランジスタ511のゲート酸化膜712はこの電位差によりブレークダウンするように設計されており、このブレークダウンによりメモリセルに書込みが行なわれる。ハーフトランジスタ511がブレークダウンすると、その結果として得られる導電パスは十分な抵抗値を示すことになり、トランジスタ515のゲート酸化膜712は劣化またはブレークダウンしない。
【0049】
R1及びC1が選択行及び選択列である場合、トランジスタ516及びハーフトランジスタ512が構成し、選択行と非選択列(「SR/UC」)の交点に位置するメモリセルに与える衝撃を考える。行1002に示すように、行ラインR1の電圧は2.5Vであり、そして列ラインC1の電圧は0Vであるので、ゲートに2.5Vが掛かり、そしてトラ
ンジスタ516をオンさせるのに十分であり、トランジスタ516のソースをほぼ列ラインC2の電圧、すなわち0Vにする。ハーフトランジスタ512の両端の電位差は約4.0Vであるので、メモリセルに書込みは行なわれない。
【0050】
R1及びC1が選択行及び選択列である場合、トランジスタ525及びハーフトランジスタ521が構成し、非選択行と選択列(「UR/SC」)の交点に位置するメモリセルに与える衝撃を考える。行1003に示すように、行ラインR2の電圧は0Vであり、そして列ラインC1の電圧は2.5Vであるので、ゲートに0Vが掛かり、そしてドレインには2.5Vが掛かる。ドレインの電位とソースラインS1の電位との間の6.5V差がトランジスタ525とハーフトランジスタ125との間でほぼ分割されて4V未満の電圧がハーフトランジスタ521のゲート酸化膜の両端に生じる。メモリセルに書込みは行なわれず、そして電流を流さない4V未満の電位差ではハーフトランジスタ512またはトランジスタ525のいずれに対しても、それらのゲート酸化膜に損傷を与える、またはゲート酸化膜を劣化させるのには十分ではない。
【0051】
R1及びC1が選択行及び選択列である場合、トランジスタ526及びハーフトランジスタ522が構成し、非選択行と非選択列(「UR/UC」)の交点に位置するメモリセルに与える衝撃を考える。行1004に示すように、行ラインR2の電圧は0Vであり、そしてドレインラインC2の電圧は0Vであるので、トランジスタ526はオンしない。ソースラインS1の電圧は−4.5Vであるので、ハーフトランジスタ522の両端の電位差は4V未満である。メモリセルに書込みは行なわれず、そして電流を流さない4V未満の電位差ではハーフトランジスタ522またはトランジスタ526のいずれに対しても、それらのゲート酸化膜に損傷を与える、またはゲート酸化膜を劣化させるのには十分ではない。
【0052】
図9の表または図10の表の書込み電圧を使用するかどうかに係わらず、メモリアレイ500からの読出しは次のようにして行なわれる。2.5Vの読出し選択電圧が選択行(「SR」)に掛かり、そして1.5Vの読出し列選択電圧が選択列(「UR」)に掛かる。非選択行(「UR」)である他の全ての行、及び非選択列(「UC」)である他の全ての列は0Vに設定される。R1及びC1を選択行及び選択列(「SR/SC」)とし、トランジスタ515及びハーフトランジスタ511が構成するメモリセルが書込まれているとする。行905及び1005に示すように、2.5V(読出し選択電圧)をトランジスタ515のゲートに行ラインR1を通して印加し、そして1.5Vをドレインに列ラインC1を通して印加して列ラインC1から電流を引くことによりメモリセルに書込みが行なわれていることが判明する。メモリセルに書込みが行なわれていない場合、電流は流れないのでメモリセルに書込みが行なわれていないことが判明する。
【0053】
非選択行または非選択列のいずれかを有する交点のメモリセルは電流を引き込まない。選択行ラインと非選択列ラインの場合に対応する行906及び1006に示すように、2.5Vをメモリセルのトランジスタのゲートに印加するが、列ラインには0Vが印加されているので電流は流れない。非選択行ラインと選択列ラインの場合に対応する行907及び1007に示すように、0Vをメモリセルのトランジスタのゲートに印加する。列ラインには1.5Vが印加されているが、トランジスタはオフしたままであるので電流は流れない。非選択行ラインと非選択列ラインの場合に対応する行908及び1008に示すように、0Vをメモリセルのトランジスタのゲートに印加し、そして列ラインには0Vが印加されているので電流は流れない。
【0054】
アレイ100(図1)及びアレイ500(図5)に示すメモリセルとは異なる配列に対して行なわれた、酸化膜ブレークダウンについての種々の研究により、超薄膜ゲート酸化膜をブレークダウンさせてそのブレークダウンを制御可能にする適切な電圧レベルが示さ
れている。超薄膜ゲート酸化膜が電圧誘起ストレスに晒されると、ゲート酸化膜にブレークダウンが生じる。ゲート酸化膜に固有のブレークダウンに至る実際のメカニズムは良くは解明されていないが、ブレークダウンプロセスは進行型のプロセスであり、ソフトブレークダウン(「SBD」)段階を通ってハードブレークダウン(「HBD」)段階に至る。ブレークダウンの原因の一つは酸化膜の欠陥サイトであると考えられている。これらの欠陥サイトだけでブレークダウンを生じさせるように作用する、またはこれらの欠陥サイトが電荷をトラップして局所的な高電界及び高電流を、そして熱暴走に至らしめる正のフィードバック状態を生じさせる。より少ない酸化膜欠陥を実現する改良型形成プロセスによりこの種のブレークダウンの発生を減らすことができる。ブレークダウンの別の原因は、欠陥の無い酸化膜においても見られる種々のサイトにおける電子とホールのトラップと考えられ、これによっても熱暴走に至る。
【0055】
ラスラスらはキャリア分離実験を行なって、正のゲートバイアスでの基板における電子衝撃イオン化現象が基板ホール電流の支配的供給源であることを示した(マームード ラスラス(Mahmoud Rasras)、イングリッド ドゥウルフ(Ingrid De Wolf)、ギド グルーセネケン(Guido Groeseneken)、ロビン デグレーヴ(Robin Degraeve)、 ハーマン イー.マエス(Herman e. Maes)による「酸化膜ブレークダウン後の基板ホール電流源」IEDM 00−537 2000参照)。一定電圧ストレス実験をチャネル反転を含む配列の超薄膜酸化膜に対して行い、そしてこの実験によりSBD及びHBDを共にデータ記憶に使用し、そして所望レベルのSBDまたはHBDが、ゲート酸化膜記憶素子がストレスを受ける時間を制御することにより得られることが確認できた。図11は実験装置の模式断面図を示している。超薄膜ゲート酸化膜に一定電圧ストレスを加えると図12のグラフに示す現象が観察されるが、図12では、x軸が秒単位の時間を表し、y軸は電流をアンペア単位で対数で表す。図12は、一定電圧ストレスを加えた状態で、ソフト及びハードブレークダウン前後で測定したゲート−基板間ホール電流を示す。凡そ12.5秒間に亘って、合計電流は実質的に一定であり、Igにより測定される電子電流が支配的となる。リークはファウラー・ノードハイム(Fowler−Nordheim:「FN」)トンネル及びストレス誘起リーク電流(「SILC」)が原因であると考えられる。約12.5秒の時点で測定基板ホール電流に大きなジャンプが見られ、ソフトブレークダウン(「SBD」)開始の兆候を示している。合計電流は、基板電流に揺らぎが見られるものの、約12.5秒から約19秒に亘って実質的にこの新規のレベルで一定のままである。約19秒の時点での電子電流及び基板ホール電流の両方の大きなジャンプが、ハードブレークダウン(「HBD」)開始の兆候を示している。図10は、所望レベルのSBDまたはHBDが、ゲート酸化膜記憶素子がストレスを受ける時間を制御することにより得られることを示している。
【0056】
スーンらは超薄膜二酸化シリコン膜のSBD後の伝導について研究した(ジョルディ スーン(Jordi Sune)、エンリク ミランダ(Enrique Miranda)による「SiO2ゲート酸化膜のソフトブレークダウン後の伝導」IEDM 00−533,2000参照)。劣化が進んでいるときの超薄膜ゲート酸化膜の電流−電圧(「I−V」)特性の種々の段階を図13に示すが、この図においてx軸はボルト単位の電圧を表し、y軸は電流をアンペア単位で対数で表す。図13は、広範囲の電圧を使用してゲート酸化膜記憶素子に書込みを行ない、そしてSBDまたはHBDのいずれかを利用してゲート酸化膜記憶素子に情報を記憶することを示している。この図にはブレークダウン後の幾つかのI−V特性も含まれ、SBDからHBDへの進行を示している。SBD及びHBDだけでなくこれらの2つの両極端の中間の状態でのリーク電流量はラフに見て約2.5V〜6Vの範囲における電圧の大きさにリニアに変化する。
【0057】
Wuらは超薄膜酸化膜に対する印加電圧を増やして行った場合の電圧依存性について研
究した(イー.ワイ.ウー(E.Y.Wu)らによる「超薄膜酸化膜における電圧依存−電圧加速型酸化膜ブレークダウン」,IEDM 00−541, 2000参照)。図14は、63%の信頼度水準(TBDの値がばらつきのある測定値として得られ、小さい値から順に並べて63%のところの時間を指す)でのブレークダウンに到る時間対ゲート電圧のグラフを半対数目盛で示したものであり、酸化膜厚が2.3nm〜5.0nmの範囲で変化するnチャネルFET(反転)を測定して得られたものである。分布はほぼ一致していてリニアであり、さらにプロセスが制御可能であることを示している。
【0058】
ミランダらは、連続ブレークダウンを検出した後の、酸化膜厚が3nmで、6.4×10−5cm2の面積のnMOSFET素子のI−V特性を測定した−−ミランダらによる「SiO2膜の複数ブレークダウンパスを通るリーク電流の解析モデル」,IEEE 第39回 アニュアル インターナショナル リライアビリティ フィジックス シンポジウム、フロリダ州オーランド、2001年、第367〜379ページ参照)。図15はリニア領域に対応する結果を示し、このリニア領域では「N」は導電チャネルの数である。結果は全くリニアであり、パスが基本的に抵抗性であることを示している。
【0059】
図1に示すメモリアレイ100は実際には、センスアンプ、プルアップ回路、ワードラインアンプ、センスアンプ、デコーダ、電圧乗算器など多くの他の公知の構成要素を含むメモリ集積回路の一部である。例示としてのメモリ1600を図16に示し、そしてこのメモリは、制御ロジック1602、アドレスラッチ1604、高電圧ポンプ1606、Yデコーダ1608、Xデコーダ1610、入出力バッファ1612、センスアンプ1614、及びメモリアレイ100またはメモリアレイ500に類似するメモリセルアレイ1616を含む。高電圧ポンプ1606は図8及び9の表に示し、7.0Vといった高い書込み電圧を必要とする或る種の配列において有用である。高電圧は要求通りにラインに供給される。図16においては、高電圧は、図8の表の数値配列が示すように、列またはYラインにのみ必要である。これらの構成要素、及び動作パラメータが明確に定義されたメモリアレイと関連する形でのこれらの構成要素の使用はこの技術分野では別の形で公知であるので、これらについてはここではこれ以上記載しない。メモリ1600は単なる例示であり、メモリアレイのアドレスを指定する、データをメモリアレイに、そしてメモリアレイから転送する、メモリアレイが必要とする種々の動作電圧を供給するといった多くの他の技術を必要に応じて使用することができることが理解されるであろう。
【0060】
メモリアレイ100を組み込んだメモリは先端プロセスを使用して形成することが好ましいが、この場合この先端プロセスは、それを用いることによりn型ゲート素子、p型ゲート素子、または両タイプの素子を形成することができ、接合電圧または利用可能な最大膜厚酸化膜ブレークダウン電圧よりも低い電圧を使用して、ストレスを加えると実用的な時間内でSBDまたはHBDを生じるのに十分なゲート誘電体を実現することができるものであればどのようなプロセスでもよい。先端CMOSロジックプロセスが丁度適していて、文献に記載されており、例えば1997年12月23日発行のLeeらによる米国特許第5,700,729号を参照されたい。このようなプロセスを使用するプロセスは種々の製造業者を通して利用することができ、台湾新竹及びカリフォルニア州サンノゼのタイワン セミコンダクタ マニュファクチュリング カンパニー リミテッド(「TSMC」)、台湾新竹のユナイテッド マイクロエレクトロニクス コーポレイション(UMC)、及びシンガポール及びカリフォルニア州サンノゼのカータード セミコンダクタ リミテッドなどが挙げられる。しかしながら、異なるリソグラフィを用いる極めて多くの異なるMOSプロセスの内のいずれを使用してもよく、これらのリソグラフィには現在一般的に利用可能な0.25μm,0.18μm,0.15μm,0.13μmなどが限定されない形で含まれ、将来は0.10μm以下のリソグラフィが利用可能になると考えられる。
【0061】
この明細書の中で記載してきた種々のメモリセルに使用する種々のMOSトランジスタ、MOSハーフトランジスタ、及びMOSキャパシタの全ては、ほとんどの場合、通常の低電圧ロジックトランジスタであり、このトランジスタは、例えば0.25μmプロセスの場合には50オングストロームのオーダー、または0.13μmプロセスの場合には20オングストロームのオーダーの超薄膜ゲート酸化膜厚を有する。このような超薄膜ゲート酸化膜に掛かる電圧は書込み動作中においては一時的にVCCよりもずっと高くなるが、このVCCは通常、0.25μmプロセスを使用して形成した集積回路の場合には2.5Vであり、0.13μmプロセスを使用して形成した集積回路の場合には1.2Vである。このような超薄膜酸化膜は通常、4または5Vまでの電圧に耐えることが出来、トランジスタ性能に重大な劣化を生じさせない。セル選択トランジスタを約4V超の電圧に晒す、図9の表に示す電圧の場合に相当するメモリアレイに上記のような電圧を使用する場合には、セル選択トランジスタはより厚いゲート酸化膜を有するように形成し、ハーフトランジスタまたはキャパシタは超薄膜ゲート酸化膜を有するように形成することが好ましい。多くのCMOSロジックプロセスにより、超薄膜ゲート酸化膜及び入出力(I/O)用の厚い酸化膜の両方を形成することができ、この場合厚い酸化膜は、例えば3.3ボルトI/O用に形成する集積回路においては約70オングストローム、2.5ボルトI/O用に形成する集積回路においては約50オングストロームとなる。
【0062】
この明細書において示した本発明及びその応用の記載は例示であり、本発明の技術範囲を限定するために為されたものではない。この明細書において開示した実施形態の変更及び変形は可能であり、また実用上、実施形態の種々の構成要素の代替物及び等価物を実施することができることはこの技術分野の当業者には明らかである。例えば、正確な電圧ということに関してはそれは或る電圧範囲内である程度自由に選択することができるものであり、いずれにせよ電圧は素子特性に依存するので、種々の例の中で示した種々の電圧は単なる例示に過ぎない。行ライン、列ライン、及びソースラインという用語はメモリで一般的に使用するタイプのラインを記載するために使用してきたが、上記のメモリに替わる幾つかのメモリには適用されない。一般的に言って、行ラインは選択ラインの特殊なタイプと考えることができ、そして列ライン及びソースラインはアクセスラインの特殊なタイプと考えることができる。この明細書に開示した実施形態のこれらの、そして他の変更及び変形は本発明の技術範囲及び技術思想を逸脱しない範囲において行なうことができる。
【技術分野】
【0001】
本発明は不揮発性で書込み可能な半導体メモリに関し、より詳細には、MOSゲート誘電体などの超薄膜誘電体のブレークダウン現象を使用してデジタル情報を記憶する不揮発性で書込み可能な半導体メモリセル及びそのようなセルを組み込んだメモリアレイに関する。
【背景技術】
【0002】
不揮発性メモリは電源供給が断たれたときに保存データを保持するものであり、この特性は多くの異なるタイプのコンピュータ及び他の電子デバイスにおいて必要とされる、または少なくとも強く望まれるものである。一般的に利用可能なタイプの不揮発性メモリはプログラマブル読み取り専用メモリ(「PROM」)であり、このメモリはフューズ、アンチフューズなどの、ワードラインとビットラインとの交点に位置する素子と、フローティングゲートアバランシェ注入金属酸化膜半導体(「FAMOS」)トランジスタなどの電荷捕獲素子を使用して論理情報を記憶する。PROMは通常、再書込みができない。
【0003】
キャパシタの二酸化シリコン層のブレークダウンを使用してデジタルデータを記憶する一つのタイプのPROMセルの例が、ライシンガらによる2001年4月10日発行の特許文献1に開示されている。ライシンガらが開示した基本的なPROMは酸化物キャパシタ及び接合ダイオードの直列接続を交点素子として使用する。ストレスを加えられていないキャパシタは論理値0を表し、電気的なブレークダウンを経たキャパシタは論理値1を表す。二酸化シリコン層の厚さを調整して所望の動作特性を得る。二酸化シリコンは約10C/cm2(クーロン/cm2)の破壊寿命を有する。10ボルトの電圧を10nmの厚さのキャパシタ誘電体に印加すると(10mV/cmの電界強度となる)約1mA/cm2の電流が流れる。10ボルトの電圧印加では、メモリセルに書込みを行なうためにそれ相応の時間を要する。しかしながら、キャパシタ誘電体をより薄く設計して電気破壊の間に生じる大きな電力損失を減らすとより大きな利点が得られる。例えば、3〜4nmの厚さのキャパシタ誘電体を有するメモリセル構造は約1.5Vで動作させることができる。キャパシタ誘電体はその電圧ではまだ破壊されないので、1.5Vはメモリセルからデータを読み出すのに十分な電圧である。データを例えば5Vで記憶させると、メモリセル構造の一つのセル集合体に約1ms以内で書込みを行なうことが出来る。この場合に生じるキャパシタ誘電体1cm2当たりのエネルギー損失は約50ワット(10クーロン*5V)である。所望の電力損失が約0.5ワットであるとすると、1ギガビットのメモリに書込みを行なうためには約100秒かかる。許容電力損失がさらに大きいと、書込みはそれに応じてより高速に行なうことができる。
【0004】
或るタイプの不揮発性メモリは書込み、消去を繰り返し行なうことができ、EPROMとして公知の消去可能なプログラマブル読み出し専用半導体メモリと、EEPROMとして公知の電気的消去可能なプログラマブル読み出し専用半導体メモリを含む。EPROMメモリは、紫外光照射により消去が行なわれ、種々の電圧印加により書込みが行なわれるのに対し、EEPROMメモリは、種々の電圧印加により消去及び書込みの両方が行なわれる。EPROM及びEEPROMは一般的に浮遊ゲートとして知られる適切な構造を有し、この浮遊ゲートは記憶するデータに依存する形で充電及び放電される。浮遊ゲートの電荷は素子のしきい値電圧VTを決定し、この値はメモリからの読出しを行なってそこに記憶されているデータを求めるときに感知される。通常、これらのタイプのメモリセルのゲート酸化膜ストレスを最小化するために精力が注がれる。
【0005】
金属酸窒化シリコン(「MNOS」)素子として知られる素子はソースとドレインとの間のシリコンに位置し、二酸化シリコン層、窒化シリコン層及びアルミニウム層を含むゲート構造により覆われるチャネルを有する。MNOS素子は、適切な電圧パルスをゲートに印加して電子を酸窒化ゲートに捕獲させる(VTH(high))、または電子を酸窒化ゲートから放出させる(VTH(low))ことにより2つのしきい電圧状態、(VTH(high))と(VTH(low))との間で切り替わる。通常、これらのタイプのメモリセルのゲート酸化膜ストレスを最小化するために精力が注がれる。
【0006】
ゲートコントロールダイオードのゲートに保存する電荷を使用して論理値0及び1を記憶する接合ブレークダウンメモリセルはホフマンらによる1977年7月19日発行の特許文献2に開示されている。電荷は、ゲートコントロールダイオードのp型電極とゲート電極との間に形成される容量を使用することによりゲートに保存される。電荷保存は、二酸化シリコン層及び二酸化シリコンに代わる窒化シリコン層から形成されるキャパシタの複合誘電体を使用することにより加速させる。消去電圧をゲートコントロールダイオードの電極に印加すると、酸化膜−窒化膜界面が負電荷で満たされ、この負電荷は消去動作が終了した後も保持される。この負の界面電荷によりゲートコントロールダイオードは消去電圧の供給を停止した後でも誘起型接合モードで動作することができる。その後ゲートコントロールダイオードからの読出しが行なわれると、このダイオードのチャネルが電界誘起型接合ブレークダウンを起こし、飽和電流が流れる。電界誘起型接合ブレークダウン電圧は金属学的な接合ブレークダウン電圧よりも低い。しかしながら、書込み電圧をゲートコントロールダイオードの電極に印加すると、二酸化シリコン膜/窒化シリコン膜界面が正電荷で埋まり、この電荷は書込み動作が完了した後も保持される。その後ゲートコントロールダイオードからの読出しが行なわれると、チャネルが存在しないのでこのダイオードはブレークダウンしない。ほんのわずかな電流が流れる。異なる電流フローが感知されるので異なる論理状態を示すことになる。
【0007】
種々のタイプの不揮発性メモリを形成するために使用する種々のプロセスを改善すると、先端CMOSロジックプロセスのような広く使用されるプロセスの改善を遅れさせてしまう傾向がある。例えば、フラッシュEEPROMデバイスのデバイス用などのプロセスは、標準先端CMOSロジックプロセスよりも30%多いマスク工程を使用する傾向にあり、これらのマスク工程の使用により、このようなデバイスに通常見られる高電圧発生回路、トリプルウェル、浮遊ゲート、ONO層、及び特殊なソース及びドレイン接合に必要な種々の特殊な領域及び構造を形成する。従って、フラッシュデバイス用のプロセスは標準先端CMOSロジックプロセスよりも一世代または二世代遅れたものとなり、ウェハ当たりのコストベースで約30%高くつく傾向にある。別の例として、アンチフューズ用のプロセスは種々のアンチフューズ構造及び高電圧回路の形成に適したものでなければならないので、これも標準先端CMOSプロセスよりも約一世代遅れたものとなる傾向にある。
【0008】
一般的に、キャパシタ及びトランジスタのような金属−酸化膜−シリコン(MOS)素子に使用する二酸化シリコン層の形成には細心の注意が求められる。二酸化シリコン層が集積回路の製造中または後に続く正常な動作の間にストレスを受けないことを保証するために高度なレベルで注意を払う必要があり、そうすることにより所望の素子特性を実現し、長期に亘って安定したものとする。製造中にどの位多くの注意を払うべきかについての一例が黒田による1993年8月31日発行の特許文献3に開示されている。黒田は、拡散層及び分流器を使用してウェハ製造プロセス中にワード線に蓄積される電荷を放電させることを示している。この電荷蓄積を回避することにより、大きな電界をゲート絶縁膜に印加させないで、ワード線をゲート配線として使用するトランジスタの特性の変動及びゲート絶縁膜の劣化及びブレークダウンを防止できることが保証される。回路設計においてどの位多くの注意を払って正常回路動作中のトランジスタの二酸化シリコン層にストレス
を与えないようにするかについての一例が田村らによる2001年6月19日発行の特許文献4に開示されている。田村らは、一の実施形態においてpチャネルMOSトランジスタと直列接続され、別の実施形態においてnチャネルMOSトランジスタと直列接続されたアンチフューズを有するアンチフューズ回路を開示している。アンチフューズをアンチフューズ回路の形成に通常必要な膜形成プロセスを追加することなく形成するが、田村らは別の問題に遭遇している。アンチフューズが一旦短絡してしまうと、それに直列接続されたトランジスタはトランジスタの二酸化シリコン層をブレークダウンさせるのに十分な高電圧に晒される。田村らは、第1のトランジスタがブレークダウン電位に晒されるのを回避するために回路に別のトランジスタを付加することを示している。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】米国特許第6,215,140号
【特許文献2】米国特許第4,037,243号
【特許文献3】米国特許第5,241,200号
【特許文献4】米国特許第6,249,472号
【発明の概要】
【発明が解決しようとする課題】
【0010】
有利な点として、本発明によるメモリセルは、データを保存電荷の形ではなくむしろセルに物理的に保存するため、極めて安定である。有利な点として、本発明によるこのようなセルを組み込んだメモリアレイは短時間で開発可能であり、より大きな密度を有し、そして低いウェハコストで形成することができる。何故なら、メモリセル及びそれに関連する回路は、多くの他のタイプの不揮発性メモリに固有の、より複雑でコストのかさむプロセスを使用するのではなく、標準先端CMOSロジックプロセスを含む標準CMOSプロセスを使用して形成し得るからである。
【課題を解決するための手段】
【0011】
本発明の一実施形態によると、選択ライン及びアクセスラインを有したメモリアレイに使用可能なプログラマブル読み取り専用メモリセルであって、
ゲート、該ゲートの下方にあるゲート誘電体、及び、該ゲート誘電体及び前記ゲートの両方の下方にあるとともに、互いに離間する関係に配置されてチャネル領域をそれらの間に画定する第1不純物半導体領域及び第2不純物半導体領域を有するMOS電界効果トランジスタと、
MOSデータ記憶素子と、該MOSデータ記憶素子は導電性構造物、該導電性構造物の下方に設けられるとともに50オングストローム未満の厚さを有する超薄膜ゲート酸化物誘電体、及び前記超薄膜ゲート酸化物誘電体及び前記導電性構造物の両方の下方にある第1不純物半導体領域を有することと、前記MOSデータ記憶素子の前記第1不純物半導体領域は前記MOS電界効果トランジスタの前記第1不純物半導体領域に接続されていることと、
前記MOS電界効果トランジスタの前記ゲートに接続される選択ラインセグメントと、
前記MOS電界効果トランジスタの前記第2不純物半導体領域に接続される第1アクセスラインセグメントと、
前記MOSデータ記憶素子の前記導電性構造物に接続される第2アクセスラインセグメントとを備え、
前記MOSデータ記憶素子は、前記超薄膜ゲート酸化物誘電体及び前記導電性構造物の両方の下方にあるとともに、前記MOSデータ記憶素子の前記第1不純物領域に隣接する反転可能領域を備え、及び、前記MOSデータ記憶素子の超薄膜ゲート酸化物誘電体は、前記MOSデータ記憶素子の前記導電性構造物と前記反転可能領域の間に設けられ、かつ前記導電性構造物及び前記反転可能領域に接続し、
前記メモリセルは、前記導電性構造物と前記第1不純物半導体領域の間に書込み電圧を加えて前記反転可能領域に反転層を形成することによって、前記MOSデータ記憶素子の超薄膜ゲート酸化物誘電体をブレークダウンさせる結果、書込みが行われるべく形成され、
前記メモリセルは、前記導電性構造物と前記第1不純物半導体領域の間に読み出し電圧を加えて前記反転可能領域に反転層を形成する間に、前記MOSデータ記憶素子の超薄膜ゲート酸化物誘電体に流れる電流を検知することによって読み出しを行うべく形成されている、メモリセルを要旨とする。
【0012】
さらなる実施形態によると、上記のメモリセルにおいて、前記MOS電界効果トランジスタの前記ゲート誘電体及び前記MOSデータ記憶素子の前記超薄膜誘電体は共通の超薄膜ゲート酸化膜層から形成され、前記メモリセルは、前記導電性構造物と前記第1不純物半導体領域の間に加えられる書込み電圧では前記MOS電界効果トランジスタのゲートの下方にある超薄膜ゲート酸化物誘電体が破壊されないように形成されていることを要旨とする。
【0013】
さらに、一実施形態によると、前記MOS電界効果トランジスタの前記ゲート誘電体は前記MOSデータ記憶素子の前記超薄膜ゲート酸化物誘電体よりも厚い。
【図面の簡単な説明】
【0014】
【図1】本発明によるメモリアレイの一部の概略を示す回路図。
【図2】図1に示すメモリアレイの一部の部分レイアウトを示す回路図。
【図3】図2に対応するメモリアレイの一部の集積回路構造の断面図。
【図4】図3の集積回路構造の変形例の断面図。
【図5】本発明による別のタイプのメモリアレイの一部の概略を示す回路図。
【図6】図5が示すメモリアレイの一部の部分レイアウトを示す回路図。
【図7】図6に対応するメモリアレイの一部の集積回路構造を示す断面図。
【図8】電圧を示す表。
【図9】電圧を示す表。
【図10】電圧を示す表。
【図11】実験装置の断面図。
【図12】超薄膜ゲート酸化膜に一定電圧のストレスを加えたときの効果を示すグラフ。
【図13】劣化が進行するときの超薄膜ゲート酸化膜の電流−電圧特性の種々の段階を示すグラフ。
【図14】nチャネルFET(反転)に対して測定した、63%の信頼度水準でのブレークダウンに到る時間対ゲート電圧の特性を半対数目盛で示したグラフ。
【図15】連続ブレークダウン現象を検出した後に測定したn型素子の電流−電圧特性を示すグラフ。
【図16】半導体メモリのブロック模式図。
【図17】半導体デバイスを示す回路図。
【図18】半導体メモリを示す上面図。
【発明を実施するための形態】
【0015】
これらの、そして他の利点は本発明の種々の実施形態により個々に、または全体として実現することができる。例えば本発明の一の実施形態は、選択ライン及びアクセスラインを有するメモリアレイに有用なプログラマブル読み取り専用メモリである。このメモリセルは、MOS電界効果トランジスタと、このMOS電界効果トランジスタはゲート、ゲートの下方のゲート誘電体、ゲート誘電体及びゲートの両方の下方にあり、離間する関係に配置されてチャネル領域をそれらの間に画定する第1及び第2不純物半導体領域を有する
ことと、MOSデータ記憶素子と、このMOSデータ記憶素子は導電性構造物、導電性構造物の下方の超薄膜誘電体、及び超薄膜誘電体及び導電性構造物の両方の下方にある第1不純物半導体領域を有することと、MOSデータ記憶素子の第1不純物半導体領域はMOS電界効果トランジスタの第1不純物半導体領域に接続されることと、MOS電界効果トランジスタのゲートに接続される選択ラインセグメントと、MOS電界効果トランジスタの第2不純物半導体領域に接続される第1アクセスラインセグメントと、MOSデータ記憶素子の導電性構造物に接続される第2アクセスラインセグメントと、を備える。
【0016】
本発明の別の実施形態は、選択ライン及びアクセスラインを有するメモリアレイに有用なプログラマブル読み取り専用メモリであり、このメモリセルは、2本のアクセスライン間のデータ記憶素子に直列に接続され、選択ラインの内の一つに接続されるゲートをさらに有する選択トランジスタを備え、データ記憶素子はデータを物理的に記憶するための超薄膜誘電体を含む。
【0017】
本発明のさらに別の実施形態は、プログラマブル読み取り専用メモリアレイを動作させる方法であり、このメモリアレイは、複数の行ライン、複数の列ライン、少なくとも一つのソースライン、及び行ラインと列ラインのそれぞれの交点に位置する複数のメモリセルを備え、メモリセルの各々は、列ラインの一つと少なくとも一つのソースラインの内の一つとの間のMOSデータ記憶素子に直列に接続されるMOS電界効果トランジスタを備え、このMOSトランジスタはさらに、行ラインの一つに接続されるゲートを有し、そしてMOSデータ記憶素子はデータを物理的に記憶する超薄膜誘電体を備える。この方法においては、行ラインの内の1つの選択ラインに第1電圧を印加して、選択行ラインに接続されるゲートを有するMOS電界効果トランジスタの各々をオンにする工程と、列ラインの内の一の選択ラインに第2電圧を印加する工程と、少なくとも一つのソースラインに第3電圧を印加する工程とを備える。第2電圧及び第3電圧により、選択行ライン及び選択列ラインに接続されるメモリセルの超薄膜誘電体に、メモリセルの超薄膜誘電体をブレークダウンさせるのに十分な電位差を生じさせる。
【0018】
ゲート酸化膜などの超薄膜誘電体の周りに構成するデータ記憶素子を有する半導体メモリセルを使用し、超薄膜誘電体にストレスを与えてブレークダウン(ソフトまたはハードブレークダウン)させ、メモリセルのリーク電流レベルを設定することにより情報を記憶する。メモリセルからの読出しは、セルが引き込む電流をセンスすることにより行なわれる。適切な超薄膜誘電体は、例えば約50オングストローム厚さ以下の高品質ゲート酸化膜であり、この酸化膜は、例えば現在利用可能な先端CMOSロジックプロセスにおいて普通に使用されている。このような酸化膜は一般的に、膜堆積、シリコン活性領域における酸化膜成長、またはこれらの組み合わせにより形成する。他の適切な誘電体には、酸化膜−窒化膜−酸化膜複合体、複合酸化膜などが含まれる。
【0019】
以下の記載において、特定の形での詳細について多く説明することにより本発明の実施形態を完全に理解できる。しかしながらこの関連分野の当業者であれば、本発明は一つ、またはそれより多くの特定の形での詳細に関する説明を受けなくても実施することができる、或いは他の方法、構成要素、材料などにより実施することができることを理解できるであろう。他の例においては、本発明の態様が不明瞭にならないように、公知の構造、材料、または動作は詳細には示さない、或いは記載しない。
【0020】
この明細書を通じて「一実施形態」または「一態様」と表現することにより、実施形態に関連する形で記載される特定の性能、構造、または特性が本発明の少なくとも一つの実施形態に含まれることを示唆している。このようにこの明細書を通じて色々な箇所で出てくる「一実施形態」または「一態様」という表現は、必ずしも全てが同じ実施形態を指しているのではない。また、特定の性能、構造、または特性は一つ以上の実施形態において
適切であればどのような形にでも組み合わせることができる。
【0021】
このような幾つかのメモリセルを含むメモリアレイ100の任意の4×4部分の例を図1の模式図に示す。図1は16個のメモリセルを示し、これらのメモリセルの各々は1個のMOSトランジスタ及び1個のMOSハーフトランジスタを含む。メモリセルは、例えば第1行R1と第1列C1の交点においてnチャネルMOSトランジスタ115を含み、このトランジスタはそのゲートが第1行ラインR1、そのソースがソースラインS1、そしてそのドレインがMOSハーフトランジスタ111の一端子に接続される。
【0022】
MOSトランジスタ115はこの明細書においては選択トランジスタとも呼ばれ、特定のメモリセルを「選択して」書込み又は読出しを行なうために使用する。以下の記載からわかるように、書込み工程の間、大きな電圧を選択トランジスタ及びMOSハーフトランジスタ111に印加してMOSハーフトランジスタ111のゲート酸化膜をブレークダウンさせる。しかしながら、選択トランジスタのゲート酸化膜をブレークダウンさせることは望ましくない。従って、選択トランジスタのゲート酸化膜は、別の幾つかの実施形態においては、MOSハーフトランジスタ111のゲート酸化膜よりも厚い酸化膜となるように形成される。さらに、または別の形態として、選択トランジスタをブレークダウンに対してより大きな耐性を示すI/O素子に置き換えることができる。
【0023】
MOSハーフトランジスタ111のゲートは列ラインC1に接続される。図1に示す他のメモリセルは、ハーフトランジスタ−トランジスタの組112,116と、113,117と、114,118と、125,121と、126,122と、127,123と、128,124と、131,135と、132,136と、133,137と、134,138と、145,141と、146,142と、147,143と、148,144とから形成される。
【0024】
MOSハーフトランジスタは次のように動作する。書込み又は読出しの間、(p型活性領域用の)正の電圧をキャパシタの一端子であるゲートに印加する。ゲートはキャパシタの一のプレートとして機能し、そしてn型反転層をゲート下に形成する機能も有する。反転層はキャパシタの他のプレートとして機能し、そしてソース/ドレイン領域とともにキャパシタの第2端子を形成する。
【0025】
図1のアレイ100のハーフトランジスタ型データ記憶素子を使用すると、ハーフトランジスタを多くの従来のMOS及びCMOSプロセスを使用して形成することができ、このプロセスに一切マスク工程を追加することがないので有利である。しかしながら、必要に応じて他のタイプの超薄膜誘電体データ記憶素子を使用することができる。例えば、キャパシタ型データ記憶素子はいずれの方向にも書込みを行なうことができ、そして超薄膜誘電体にストレスを加えると抵抗が小さくなるという利点があるが、幾つかのプロセスでは余分のマスク工程が必要となる。ハーフトランジスタ型データ記憶素子を図3の断面図に示し、キャパシタ型データ記憶素子を図4の断面図に示す。
【0026】
メモリアレイ100の4×4部分のみを示すが、実際はそのようなメモリアレイは、例えば先端0.13マイクロメートルCMOSロジックプロセスを使用して形成する場合に約1ギガビットオーダーのメモリセルを含み、そしてCMOSロジックプロセスがさらに改善されると、より大規模のメモリを実現することができる。メモリ100は実際にはバイト単位及びページ単位及び冗長行(図示せず)に配置するが、所望の形であればどのように配置してもよい。多くの適切なメモリ配置方法がこの技術分野で公知になっている。
【0027】
図2はメモリアレイ100の一部の部分レイアウト図を示し、図3は例示としてのMOS集積回路300の断面を示し、この断面により、図2のレイアウト図に従ってトランジ
スタ−ハーフトランジスタペア115及び111、及び121及び125により形成されるペアメモリセルに対応するMOS集積回路の基本的な構造形態が示される。図2のレイアウト図は、例えば先端CMOSロジックプロセスに適している。この明細書で使用する「MOS」とはその文字の通り、金属−酸化膜−シリコンを意味する。文字「M」は「金属」ゲート構造を表し、そして文字「O」は酸化膜を表し、MOSという用語は、不純物のドープされたポリシリコン及び他の良好な導電体を含むあらゆるゲート材料だけでなく、二酸化シリコンに限定されない種々の異なるタイプのゲート誘電体に関するものとして一般的に理解され、そしてこの用語はこの明細書ではその意味で使用される。例えば、誘電体は酸化膜または窒化膜のようなどのようなタイプの誘電体であってもよく、この誘電体は或る時間の間に亘って電圧が印加されるとハードまたはソフトブレークダウンを起こす。一の実施形態においては、約50オングストロームの厚さの熱成長ゲートシリコン酸化膜を使用する。
【0028】
メモリアレイ100は格子の形状にレイアウトすることが好ましく、この場合C1及びC2のような列ラインがR1、R2、R3及びR4のような行ラインだけでなく拡散ソースラインにも直交する。パターン213(図2)を含む活性領域マスクを使用して酸化膜トレンチ302及び314(図3)を含む酸化膜絶縁構造を形成し、そして313(図3)のような活性領域を画定するが、この活性領域にはメモリアレイの種々のトランジスタ、ハーフトランジスタ及び拡散ソースラインが含まれることになる。行ラインR1と列ラインC1の交点のMOSハーフトランジスタ111及びMOSトランジスタ115、及び行ラインR2と列ラインC1の交点のMOSハーフトランジスタ125及びMOSトランジスタ121は次の方法によりpウェル活性領域313に形成される。
【0029】
超薄膜ゲート酸化膜層312を形成した後にポリシリコンの成膜とポリシリコンへのドーピングが続き、このポリシリコンは、211,214,221,224などの、ハーフトランジスタ111,125のゲート311,301(だけでなくハーフトランジスタ112及び126、及び他のハーフトランジスタのゲート(図示せず))用のパターン、及び選択トランジスタ115,121,116,122(だけでなく他の選択トランジスタ)のゲートとしても機能するR1及びR2のような行ラインR1及びR2用のR1及びR2のようなパターンを含むゲートマスクを使用してパターニングされる。種々のソース及びドレイン領域をNLDD(N型低濃度ドープドレイン)プロセス工程(注入、スペーサ、及びn+ソース/ドレイン注入)により形成し、n+領域306,308,310を形成する。領域308も拡散ソースラインの一部である。パターン210,215,220及び225(図2)を含むコンタクトマスクを使用してゲート301,311(図3)、及び他のゲート(図示せず)にコンタクトするコンタクトビアを形成する。メタルマスクはC1,C2などの列ラインを形成するC1及びC1(図2)で示す破線パターンを含み、これらの列ラインはR1、R2、R3及びR4のようなポリシリコン行ラインだけでなく拡散ソースラインに直交する。メモリ100の他のトランジスタ−ハーフトランジスタペアは同じ方法で同時に形成される。
【0030】
図4は例示としてのMOS集積回路400の断面を示し、この断面はMOS集積回路の基本的な構造形態を示している。断面400は、図3のハーフトランジスタ125及び111を別のタイプの超薄膜誘電体データ記憶素子、すなわちキャパシタ425及び411で置き換えたことを除いて図3の断面300と同様である。行ラインR1と列ラインC1の交点のキャパシタ411はポリシリコンゲート311により形成し、このポリシリコンゲートにはパターン210で画定されるメタルコンタクトがコンタクトし、そしてこのポリシリコンゲートはゲート酸化膜312及び深く拡散したn+領域410を覆う。同様に、行ラインR2と列ラインC1の交点のキャパシタ425はポリシリコンゲート301により形成し、このポリシリコンゲートにはパターン215で画定されるメタルコンタクトがコンタクトし、そしてこのポリシリコンゲートはゲート酸化膜312及び深く拡散した
n+領域406を覆う。
【0031】
n+領域406及び410により、電流を流すために反転層の形成状態に依存する図3のハーフトランジスタ125及び111に比べて、キャパシタ425及び411が非常に低い抵抗の導電状態を有することができる。キャパシタ425及び411の別の利点は、電流をいずれかの方向に流すことによりこれらに書込みを行なうことができるということである。キャパシタ406及び410の不利な点は、これらが通常、商業化レベルで利用されているプロセスの変更を必要とし、マスク工程及び/又は注入工程を追加する必要があることである。例えば、n+領域406及び410の形成に適した技術として、ゲートポリシリコン成膜前に埋込みn+注入層を形成する、またはポリシリコン成膜及びエッチング後に注入不純物を側方に拡散させて埋込みn+注入層を形成するという方法を使用する。n+領域406及び410は、それらと一体化した不純物領域306及び310よりも深く拡散しているように示されているが、この拡散深さは所望通りに変えることができる。
【0032】
メモリアレイ100の変形は図5に示すメモリアレイ500であり、この図にはメモリセルの大規模なメモリアレイの任意の4×4部分を示しており、メモリセルの各々は一のMOSトランジスタ及び一のMOSハーフトランジスタを含んでいる。例えば、第1行R1と第1列C1の交点のメモリセルはnチャネルMOSトランジスタ515を含み、このトランジスタはそのゲートが行ラインR1、そのドレインが第1列C1、そしてそのソースがMOSハーフトランジスタ511の一端子に接続される。MOSハーフトランジスタ511のゲート端子はソースラインS1に接続される。図1に示す他のメモリセルは同様のハーフトランジスタ−トランジスタの組み512,516と、513,517と、514,518と、521,525と、522,526と、523,527と、524,528と、531,535と、532,536と、533,537と、534,538と、541,545と、542,546と、543,547と、544,548とにより形成される。
【0033】
図1のメモリアレイの場合のように、MOSキャパシタを図5のメモリアレイのMOSハーフトランジスタ511に代えて使用することができる。
図6はメモリアレイ500の一部の部分レイアウト図600を示し、そして図7は例示としてのMOS集積回路700の断面を示し、この断面により、図5のレイアウト図に従ってトランジスタ−ハーフトランジスタの組515,511と、525,521とにより形成されるペアメモリセルに対応するMOS集積回路の基本的な構造形態が示される。図6のレイアウト図は、例えば先端CMOSロジックプロセスに適している。メモリアレイ500は格子の形状にレイアウトすることが好ましく、この場合C1及びC2のような列ラインがR1,R2,R3,R4などの行ラインだけでなくS1のようなソースラインにも直交する。パターン612,614,622,624(図6)を含むn+拡散及び活性領域マスクを使用して酸化膜トレンチ704(図7)を含む酸化膜絶縁構造を形成し、そして710(図7)のような活性領域を画定するが、この活性領域にはメモリアレイの種々のトランジスタ及びハーフトランジスタが含まれることになる。行ラインR1と列ラインC1の交点のMOSハーフトランジスタ511及びMOSトランジスタ515、及び行ラインR2と列ラインC1の交点のMOSハーフトランジスタ521及びMOSトランジスタ525は次の方法によりpウェル活性領域710に形成される。超薄膜ゲート酸化膜層702を形成した後にポリシリコンの成膜とポリシリコンへのドーピングが続き、このポリシリコンは、選択トランジスタ515,525,516及び526、及びハーフトランジスタ511,521,512及び522のゲートとして機能するR1,S1及びR2のようなパターンを含むゲートマスクを使用してパターニングされる。種々のソース及びドレイン領域をNLDD(N型低濃度ドープドレイン)プロセス工程(注入、スペーサ、及びn+ソース/ドレイン注入)により形成すると、n+領域712,714,716及
び718が形成される(図7)。パターン610,616,620及び626(図6)を含むコンタクトマスクを使用してドレイン712及び718(図7)だけでなく他のドレイン(図示せず)にコンタクトするコンタクトビアを形成する。メタルマスクはC1及びC2(図6)で示す破線パターンを含み、これらのパターンによりC1及びC2のような列ラインを形成し、これらの列ラインはR1、R2、R3及びR4のようなポリシリコン行ラインだけでなくS1のようなポリシリコンソースラインに直交する。メモリ500の他のトランジスタ−ハーフトランジスタペアは同じ方法で同時に形成される。
【0034】
次に、メモリアレイ100の動作を図8の例示としての電圧を参照しながら説明する。これらの電圧は例示であり、そして異なる電圧は異なる用途において、または異なるプロセス技術を使用する場合に使用される可能性がある。書込み動作の間、メモリアレイ100の種々のメモリセルには、図8の行801,802,803,804に示す4つの可能な電圧組み合わせの内の一つが印加される。読出し電圧は行805,806,807,808に示される。
【0035】
選択行及び選択列(「SR/SC」)をR1及びC1とし、これによりトランジスタ115及びハーフトランジスタ111が構成するメモリセルに書込みを行なうものとする。行801に示すように、行ラインR1の電圧は2.5V、そしてソースラインS1の電圧は0Vであり、これらの電圧はトランジスタ115をオンさせ、そしてトランジスタ115のドレインを0Vにするのに十分である。列ラインC1の電圧は7.0Vであり、この電圧によりハーフトランジスタ111の両端に7Vの電位差を生じさせる。ハーフトランジスタ111のゲート酸化膜212はこの電位差によりブレークダウンするように設計されており、このブレークダウンによりメモリセルに書込みが行なわれる。ハーフトランジスタ111がブレークダウンすると、その結果として得られる導電パスは十分な抵抗値を示すことになり、トランジスタ115のゲート酸化膜212は劣化またはブレークダウンしない。一例として、幾つかの装置においては、トランジスタ115のチャネル抵抗は約10KΩオーダーであり、ブレークダウンした酸化膜の抵抗は約100KΩ超のオーダーである。
【0036】
R1及びC1が選択行及び選択列である場合、トランジスタ116及びハーフトランジスタ112が構成し、選択行と非選択列(「SR/UC」)の交点に位置するメモリセルに与える衝撃を考える。行802に示すように、行ラインR1の電圧は2.5Vであり、そしてソースラインS1の電圧は0Vであり、この行ライン電圧はトランジスタ116をオンさせ、そしてトランジスタ115のドレインを0Vにするのに十分である。しかしながら、列ラインC2の電圧は0Vであり、この電圧によりハーフトランジスタ112の両端の電位差が0Vとなる。メモリセルに書込みは行なわれない。
【0037】
R1及びC1が選択行及び選択列である場合、トランジスタ121及びハーフトランジスタ125が構成し、非選択行と選択列(「UR/SC」)の交点に位置するメモリセルに与える衝撃を考える。行803に示すように、行ラインR2の電圧は0Vであり、そしてソースラインS1の電圧は0Vであるので、トランジスタ121はオンせず、そしてトランジスタ121のドレインとハーフトランジスタ125との間のノードはフローティングとなる。列ラインC1の電圧は7.0Vであり、この電圧によりハーフトランジスタ125の両端に約4V未満の電位差を生じさせる。メモリセルに書込みは行なわれず、そして電流を流さない約4V未満の電位差は、ハーフトランジスタ125またはトランジスタ121のいずれに対しても、そのゲート酸化膜に損傷を与える、またはゲート酸化膜を劣化させるのには十分ではない。
【0038】
R1及びC1が選択行及び選択列である場合、トランジスタ122及びハーフトランジスタ126が構成し、非選択行と非選択列(「UR/UC」)の交点に位置するメモリセ
ルに与える衝撃を考える。行804に示すように、行ラインR2の電圧は0Vであり、そしてソースラインS1の電圧は0Vであるので、トランジスタ122はオンしない。列ラインC2の電圧も0Vであるので、ハーフトランジスタ126の両端には電位差は生じない。メモリセルに書込みは行なわれない。
【0039】
メモリアレイ100からの読出しは次のように行なわれる。2.5Vの読出し選択電圧を選択行(「SR」)に印加し、そして1.5Vの読出し列選択電圧を選択列(「SC」)に印加する。非選択行(「UR」)である他の全ての行及び非選択列(「UC」)である他の全ての列を0Vに設定する。R1及びC1を選択行及び選択列(「SR/SC」)とし、トランジスタ115及びハーフトランジスタ111が構成するメモリセルに書込みが行なわれているとする。行805に示すように、2.5V(読出し選択電圧)をトランジスタ115のゲートに行ラインR1を通して印加し、そして0VをソースにソースラインS1を通して印加して1.5Vの電位の列ラインC1から電流を引くことによってメモリセルに書込みが行なわれていることが判明する。メモリセルに書込みが行なわれていない場合、電流が流れないことによってメモリセルに書込みが行なわれていないことが判明する。
【0040】
非選択行または非選択列のいずれかを有する交点のメモリセルは電流を引き込まない。選択行ラインと非選択列ラインの場合に対応する行806に示すように、2.5Vをメモリセルのトランジスタのゲートに印加するが、列ラインに0Vが印加されていると、電流は流れない。非選択行ラインと選択列ラインの場合に対応する行807に示すように、0Vをメモリセルのトランジスタのゲートに印加する。列ラインには1.5Vが印加されているが、トランジスタはオフしたままであるので電流は流れない。非選択行ラインと非選択列ラインの場合に対応する行808に示すように、0Vをメモリセルのトランジスタのゲートに印加し、そして列ラインに0Vが印加されているので電流は流れない。
【0041】
次にメモリアレイ500の動作について図9,10に示す電圧を参照しながら説明する。これらの電圧は例示であり、そして異なる用途においては、または異なるプロセス技術を使用する場合には異なる電圧を使用することも可能である。また、図8,9,10の表に示す電圧は異なるが、種々の電圧の背景にある原理は同じであり、そして有用な電圧の範囲を示唆していることも理解され得るものと思われる。
【0042】
まず、図9の表に示す例示としての書込み電圧について考える。これらの電圧は、ハーフトランジスタが超薄膜ゲート酸化膜を含む一方で、選択トランジスタが50オングストローム超のゲート酸化膜厚を有する入力/出力型素子である場合に適する。書込み動作中において、メモリアレイ500の種々のメモリセルには、図9の行901,902,903及び904に示す4つの考えられる電圧組み合わせの内の一つが印加される。全ての電圧組み合わせに共通するのは、ソースラインS1電圧の値が0Vであることである。
【0043】
選択行及び選択列(「SR/SC」)をR1及びC1とし、これによりトランジスタ515及びハーフトランジスタ511が構成するメモリセルに書込みを行なうものとする。行901に示すように、行ラインR1の電圧は7.0V、そして列ラインC1の電圧は7.0Vであるので、ゲート及びドレインに7.0Vの電圧が掛かり、トランジスタ515をオンさせるのに十分である。トランジスタ515のソースは7.0Vからトランジスタ515の両端のほんの少しの電圧降下を差し引いた電圧となり、これによりハーフトランジスタ511の両端には6.6Vの電位差が生じる。ハーフトランジスタ511のゲート酸化膜712はこの電位差によりブレークダウンするように設計されており、このブレークダウンによりメモリセルに書込みが行なわれる。ハーフトランジスタ511がブレークダウンすると、その結果として得られる導電パスは十分な抵抗値を示すことになり、トランジスタ515のゲート酸化膜712は劣化またはブレークダウンしない。
【0044】
R1及びC1が選択行及び選択列である場合、トランジスタ516及びハーフトランジスタ512が構成し、選択行と非選択列(「SR/UC」)の交点に位置するメモリセルに与える衝撃を考える。行902に示すように、行ラインR1の電圧は7.0Vであり、そして列ラインC1の電圧は0Vであるので、ゲートに7.0Vが掛かり、そしてトランジスタ516をオンさせるのに十分であり、トランジスタ516のソースをほぼ列ラインC2の電圧、すなわち0Vにする。ハーフトランジスタ512の両端に生じる電位差は約0Vであるので、メモリセルに書込みは行なわれない。
【0045】
R1及びC1が選択行及び選択列である場合、トランジスタ525及びハーフトランジスタ521が構成し、非選択行と選択列(「UR/SC」)の交点に位置するメモリセルに与える衝撃を考える。行903に示すように、行ラインR2の電圧は0Vであり、そして列ラインC1の電圧は7.0Vであるので、ゲートに0Vが掛かり、そしてドレインには7.0Vが掛かる。ドレインの電位とソースラインS1の電位との間の7.0V差がトランジスタ525とハーフトランジスタ125との間でほぼ分割されて4V未満の電圧がハーフトランジスタ521のゲート酸化膜の両端に生じるが、トランジスタ525はオンしない。メモリセルに書込みは行なわれず、そして電流を流さない4V未満の電位差ではハーフトランジスタ512またはトランジスタ525のいずれに対しても、それらのゲート酸化膜に損傷を与える、またはゲート酸化膜を劣化させるのには十分ではない。
【0046】
R1及びC1が選択行及び選択列である場合、トランジスタ526及びハーフトランジスタ522が構成し、非選択行と非選択列(「UR/UC」)の交点に位置するメモリセルに与える衝撃を考える。行904に示すように、行ラインR2の電圧は0Vであり、そしてドレインラインC2の電圧は0Vであるので、トランジスタ526はオンしない。ソースラインS1の電圧も0Vであるので、ハーフトランジスタ522の両端には電位差は生じない。メモリセルに書込みは行なわれない。
【0047】
次に図10の表に示す例示としての書込み電圧について考える。これらの電圧は、ハーフトランジスタ及び選択トランジスタが共に超薄膜ゲート酸化膜を含む場合に適する。書込み動作中において、メモリアレイ500の種々のメモリセルには、図10の行1001,1002,1003及び1004に示す4つの考えられる電圧組み合わせの内の一つが印加される。全ての電圧組み合わせに共通するのは、ソースラインS1電圧の値が−4.5Vであることである。
【0048】
選択行及び選択列(「SR/SC」)をR1及びC1とし、これによりトランジスタ515及びハーフトランジスタ511が構成するメモリセルに書込みを行なうものとする。行1001に示すように、行ラインR1の電圧は2.5V、そして列ラインC1の電圧は2.5Vであるので、ゲート及びドレインに2.5Vの電圧が掛かり、トランジスタ515をオンさせるのに十分である。トランジスタ515のソースは2.5Vからトランジスタ515の両端のほんの少しの電圧降下を差し引いた電圧となり、これによりハーフトランジスタ511の両端には6.6Vの電位差が生じる。ハーフトランジスタ511のゲート酸化膜712はこの電位差によりブレークダウンするように設計されており、このブレークダウンによりメモリセルに書込みが行なわれる。ハーフトランジスタ511がブレークダウンすると、その結果として得られる導電パスは十分な抵抗値を示すことになり、トランジスタ515のゲート酸化膜712は劣化またはブレークダウンしない。
【0049】
R1及びC1が選択行及び選択列である場合、トランジスタ516及びハーフトランジスタ512が構成し、選択行と非選択列(「SR/UC」)の交点に位置するメモリセルに与える衝撃を考える。行1002に示すように、行ラインR1の電圧は2.5Vであり、そして列ラインC1の電圧は0Vであるので、ゲートに2.5Vが掛かり、そしてトラ
ンジスタ516をオンさせるのに十分であり、トランジスタ516のソースをほぼ列ラインC2の電圧、すなわち0Vにする。ハーフトランジスタ512の両端の電位差は約4.0Vであるので、メモリセルに書込みは行なわれない。
【0050】
R1及びC1が選択行及び選択列である場合、トランジスタ525及びハーフトランジスタ521が構成し、非選択行と選択列(「UR/SC」)の交点に位置するメモリセルに与える衝撃を考える。行1003に示すように、行ラインR2の電圧は0Vであり、そして列ラインC1の電圧は2.5Vであるので、ゲートに0Vが掛かり、そしてドレインには2.5Vが掛かる。ドレインの電位とソースラインS1の電位との間の6.5V差がトランジスタ525とハーフトランジスタ125との間でほぼ分割されて4V未満の電圧がハーフトランジスタ521のゲート酸化膜の両端に生じる。メモリセルに書込みは行なわれず、そして電流を流さない4V未満の電位差ではハーフトランジスタ512またはトランジスタ525のいずれに対しても、それらのゲート酸化膜に損傷を与える、またはゲート酸化膜を劣化させるのには十分ではない。
【0051】
R1及びC1が選択行及び選択列である場合、トランジスタ526及びハーフトランジスタ522が構成し、非選択行と非選択列(「UR/UC」)の交点に位置するメモリセルに与える衝撃を考える。行1004に示すように、行ラインR2の電圧は0Vであり、そしてドレインラインC2の電圧は0Vであるので、トランジスタ526はオンしない。ソースラインS1の電圧は−4.5Vであるので、ハーフトランジスタ522の両端の電位差は4V未満である。メモリセルに書込みは行なわれず、そして電流を流さない4V未満の電位差ではハーフトランジスタ522またはトランジスタ526のいずれに対しても、それらのゲート酸化膜に損傷を与える、またはゲート酸化膜を劣化させるのには十分ではない。
【0052】
図9の表または図10の表の書込み電圧を使用するかどうかに係わらず、メモリアレイ500からの読出しは次のようにして行なわれる。2.5Vの読出し選択電圧が選択行(「SR」)に掛かり、そして1.5Vの読出し列選択電圧が選択列(「UR」)に掛かる。非選択行(「UR」)である他の全ての行、及び非選択列(「UC」)である他の全ての列は0Vに設定される。R1及びC1を選択行及び選択列(「SR/SC」)とし、トランジスタ515及びハーフトランジスタ511が構成するメモリセルが書込まれているとする。行905及び1005に示すように、2.5V(読出し選択電圧)をトランジスタ515のゲートに行ラインR1を通して印加し、そして1.5Vをドレインに列ラインC1を通して印加して列ラインC1から電流を引くことによりメモリセルに書込みが行なわれていることが判明する。メモリセルに書込みが行なわれていない場合、電流は流れないのでメモリセルに書込みが行なわれていないことが判明する。
【0053】
非選択行または非選択列のいずれかを有する交点のメモリセルは電流を引き込まない。選択行ラインと非選択列ラインの場合に対応する行906及び1006に示すように、2.5Vをメモリセルのトランジスタのゲートに印加するが、列ラインには0Vが印加されているので電流は流れない。非選択行ラインと選択列ラインの場合に対応する行907及び1007に示すように、0Vをメモリセルのトランジスタのゲートに印加する。列ラインには1.5Vが印加されているが、トランジスタはオフしたままであるので電流は流れない。非選択行ラインと非選択列ラインの場合に対応する行908及び1008に示すように、0Vをメモリセルのトランジスタのゲートに印加し、そして列ラインには0Vが印加されているので電流は流れない。
【0054】
アレイ100(図1)及びアレイ500(図5)に示すメモリセルとは異なる配列に対して行なわれた、酸化膜ブレークダウンについての種々の研究により、超薄膜ゲート酸化膜をブレークダウンさせてそのブレークダウンを制御可能にする適切な電圧レベルが示さ
れている。超薄膜ゲート酸化膜が電圧誘起ストレスに晒されると、ゲート酸化膜にブレークダウンが生じる。ゲート酸化膜に固有のブレークダウンに至る実際のメカニズムは良くは解明されていないが、ブレークダウンプロセスは進行型のプロセスであり、ソフトブレークダウン(「SBD」)段階を通ってハードブレークダウン(「HBD」)段階に至る。ブレークダウンの原因の一つは酸化膜の欠陥サイトであると考えられている。これらの欠陥サイトだけでブレークダウンを生じさせるように作用する、またはこれらの欠陥サイトが電荷をトラップして局所的な高電界及び高電流を、そして熱暴走に至らしめる正のフィードバック状態を生じさせる。より少ない酸化膜欠陥を実現する改良型形成プロセスによりこの種のブレークダウンの発生を減らすことができる。ブレークダウンの別の原因は、欠陥の無い酸化膜においても見られる種々のサイトにおける電子とホールのトラップと考えられ、これによっても熱暴走に至る。
【0055】
ラスラスらはキャリア分離実験を行なって、正のゲートバイアスでの基板における電子衝撃イオン化現象が基板ホール電流の支配的供給源であることを示した(マームード ラスラス(Mahmoud Rasras)、イングリッド ドゥウルフ(Ingrid De Wolf)、ギド グルーセネケン(Guido Groeseneken)、ロビン デグレーヴ(Robin Degraeve)、 ハーマン イー.マエス(Herman e. Maes)による「酸化膜ブレークダウン後の基板ホール電流源」IEDM 00−537 2000参照)。一定電圧ストレス実験をチャネル反転を含む配列の超薄膜酸化膜に対して行い、そしてこの実験によりSBD及びHBDを共にデータ記憶に使用し、そして所望レベルのSBDまたはHBDが、ゲート酸化膜記憶素子がストレスを受ける時間を制御することにより得られることが確認できた。図11は実験装置の模式断面図を示している。超薄膜ゲート酸化膜に一定電圧ストレスを加えると図12のグラフに示す現象が観察されるが、図12では、x軸が秒単位の時間を表し、y軸は電流をアンペア単位で対数で表す。図12は、一定電圧ストレスを加えた状態で、ソフト及びハードブレークダウン前後で測定したゲート−基板間ホール電流を示す。凡そ12.5秒間に亘って、合計電流は実質的に一定であり、Igにより測定される電子電流が支配的となる。リークはファウラー・ノードハイム(Fowler−Nordheim:「FN」)トンネル及びストレス誘起リーク電流(「SILC」)が原因であると考えられる。約12.5秒の時点で測定基板ホール電流に大きなジャンプが見られ、ソフトブレークダウン(「SBD」)開始の兆候を示している。合計電流は、基板電流に揺らぎが見られるものの、約12.5秒から約19秒に亘って実質的にこの新規のレベルで一定のままである。約19秒の時点での電子電流及び基板ホール電流の両方の大きなジャンプが、ハードブレークダウン(「HBD」)開始の兆候を示している。図10は、所望レベルのSBDまたはHBDが、ゲート酸化膜記憶素子がストレスを受ける時間を制御することにより得られることを示している。
【0056】
スーンらは超薄膜二酸化シリコン膜のSBD後の伝導について研究した(ジョルディ スーン(Jordi Sune)、エンリク ミランダ(Enrique Miranda)による「SiO2ゲート酸化膜のソフトブレークダウン後の伝導」IEDM 00−533,2000参照)。劣化が進んでいるときの超薄膜ゲート酸化膜の電流−電圧(「I−V」)特性の種々の段階を図13に示すが、この図においてx軸はボルト単位の電圧を表し、y軸は電流をアンペア単位で対数で表す。図13は、広範囲の電圧を使用してゲート酸化膜記憶素子に書込みを行ない、そしてSBDまたはHBDのいずれかを利用してゲート酸化膜記憶素子に情報を記憶することを示している。この図にはブレークダウン後の幾つかのI−V特性も含まれ、SBDからHBDへの進行を示している。SBD及びHBDだけでなくこれらの2つの両極端の中間の状態でのリーク電流量はラフに見て約2.5V〜6Vの範囲における電圧の大きさにリニアに変化する。
【0057】
Wuらは超薄膜酸化膜に対する印加電圧を増やして行った場合の電圧依存性について研
究した(イー.ワイ.ウー(E.Y.Wu)らによる「超薄膜酸化膜における電圧依存−電圧加速型酸化膜ブレークダウン」,IEDM 00−541, 2000参照)。図14は、63%の信頼度水準(TBDの値がばらつきのある測定値として得られ、小さい値から順に並べて63%のところの時間を指す)でのブレークダウンに到る時間対ゲート電圧のグラフを半対数目盛で示したものであり、酸化膜厚が2.3nm〜5.0nmの範囲で変化するnチャネルFET(反転)を測定して得られたものである。分布はほぼ一致していてリニアであり、さらにプロセスが制御可能であることを示している。
【0058】
ミランダらは、連続ブレークダウンを検出した後の、酸化膜厚が3nmで、6.4×10−5cm2の面積のnMOSFET素子のI−V特性を測定した−−ミランダらによる「SiO2膜の複数ブレークダウンパスを通るリーク電流の解析モデル」,IEEE 第39回 アニュアル インターナショナル リライアビリティ フィジックス シンポジウム、フロリダ州オーランド、2001年、第367〜379ページ参照)。図15はリニア領域に対応する結果を示し、このリニア領域では「N」は導電チャネルの数である。結果は全くリニアであり、パスが基本的に抵抗性であることを示している。
【0059】
図1に示すメモリアレイ100は実際には、センスアンプ、プルアップ回路、ワードラインアンプ、センスアンプ、デコーダ、電圧乗算器など多くの他の公知の構成要素を含むメモリ集積回路の一部である。例示としてのメモリ1600を図16に示し、そしてこのメモリは、制御ロジック1602、アドレスラッチ1604、高電圧ポンプ1606、Yデコーダ1608、Xデコーダ1610、入出力バッファ1612、センスアンプ1614、及びメモリアレイ100またはメモリアレイ500に類似するメモリセルアレイ1616を含む。高電圧ポンプ1606は図8及び9の表に示し、7.0Vといった高い書込み電圧を必要とする或る種の配列において有用である。高電圧は要求通りにラインに供給される。図16においては、高電圧は、図8の表の数値配列が示すように、列またはYラインにのみ必要である。これらの構成要素、及び動作パラメータが明確に定義されたメモリアレイと関連する形でのこれらの構成要素の使用はこの技術分野では別の形で公知であるので、これらについてはここではこれ以上記載しない。メモリ1600は単なる例示であり、メモリアレイのアドレスを指定する、データをメモリアレイに、そしてメモリアレイから転送する、メモリアレイが必要とする種々の動作電圧を供給するといった多くの他の技術を必要に応じて使用することができることが理解されるであろう。
【0060】
メモリアレイ100を組み込んだメモリは先端プロセスを使用して形成することが好ましいが、この場合この先端プロセスは、それを用いることによりn型ゲート素子、p型ゲート素子、または両タイプの素子を形成することができ、接合電圧または利用可能な最大膜厚酸化膜ブレークダウン電圧よりも低い電圧を使用して、ストレスを加えると実用的な時間内でSBDまたはHBDを生じるのに十分なゲート誘電体を実現することができるものであればどのようなプロセスでもよい。先端CMOSロジックプロセスが丁度適していて、文献に記載されており、例えば1997年12月23日発行のLeeらによる米国特許第5,700,729号を参照されたい。このようなプロセスを使用するプロセスは種々の製造業者を通して利用することができ、台湾新竹及びカリフォルニア州サンノゼのタイワン セミコンダクタ マニュファクチュリング カンパニー リミテッド(「TSMC」)、台湾新竹のユナイテッド マイクロエレクトロニクス コーポレイション(UMC)、及びシンガポール及びカリフォルニア州サンノゼのカータード セミコンダクタ リミテッドなどが挙げられる。しかしながら、異なるリソグラフィを用いる極めて多くの異なるMOSプロセスの内のいずれを使用してもよく、これらのリソグラフィには現在一般的に利用可能な0.25μm,0.18μm,0.15μm,0.13μmなどが限定されない形で含まれ、将来は0.10μm以下のリソグラフィが利用可能になると考えられる。
【0061】
この明細書の中で記載してきた種々のメモリセルに使用する種々のMOSトランジスタ、MOSハーフトランジスタ、及びMOSキャパシタの全ては、ほとんどの場合、通常の低電圧ロジックトランジスタであり、このトランジスタは、例えば0.25μmプロセスの場合には50オングストロームのオーダー、または0.13μmプロセスの場合には20オングストロームのオーダーの超薄膜ゲート酸化膜厚を有する。このような超薄膜ゲート酸化膜に掛かる電圧は書込み動作中においては一時的にVCCよりもずっと高くなるが、このVCCは通常、0.25μmプロセスを使用して形成した集積回路の場合には2.5Vであり、0.13μmプロセスを使用して形成した集積回路の場合には1.2Vである。このような超薄膜酸化膜は通常、4または5Vまでの電圧に耐えることが出来、トランジスタ性能に重大な劣化を生じさせない。セル選択トランジスタを約4V超の電圧に晒す、図9の表に示す電圧の場合に相当するメモリアレイに上記のような電圧を使用する場合には、セル選択トランジスタはより厚いゲート酸化膜を有するように形成し、ハーフトランジスタまたはキャパシタは超薄膜ゲート酸化膜を有するように形成することが好ましい。多くのCMOSロジックプロセスにより、超薄膜ゲート酸化膜及び入出力(I/O)用の厚い酸化膜の両方を形成することができ、この場合厚い酸化膜は、例えば3.3ボルトI/O用に形成する集積回路においては約70オングストローム、2.5ボルトI/O用に形成する集積回路においては約50オングストロームとなる。
【0062】
この明細書において示した本発明及びその応用の記載は例示であり、本発明の技術範囲を限定するために為されたものではない。この明細書において開示した実施形態の変更及び変形は可能であり、また実用上、実施形態の種々の構成要素の代替物及び等価物を実施することができることはこの技術分野の当業者には明らかである。例えば、正確な電圧ということに関してはそれは或る電圧範囲内である程度自由に選択することができるものであり、いずれにせよ電圧は素子特性に依存するので、種々の例の中で示した種々の電圧は単なる例示に過ぎない。行ライン、列ライン、及びソースラインという用語はメモリで一般的に使用するタイプのラインを記載するために使用してきたが、上記のメモリに替わる幾つかのメモリには適用されない。一般的に言って、行ラインは選択ラインの特殊なタイプと考えることができ、そして列ライン及びソースラインはアクセスラインの特殊なタイプと考えることができる。この明細書に開示した実施形態のこれらの、そして他の変更及び変形は本発明の技術範囲及び技術思想を逸脱しない範囲において行なうことができる。
【特許請求の範囲】
【請求項1】
選択ライン及びアクセスラインを有したメモリアレイに使用可能なプログラマブル読み取り専用メモリセルであって、
ゲート、該ゲートの下方にあるゲート誘電体、及び、該ゲート誘電体及び前記ゲートの両方の下方にあるとともに、互いに離間する関係に配置されてチャネル領域をそれらの間に画定する第1不純物半導体領域及び第2不純物半導体領域を有するMOS電界効果トランジスタと、
MOSデータ記憶素子と、該MOSデータ記憶素子は導電性構造物、該導電性構造物の下方に設けられるとともに50オングストローム未満の厚さを有する超薄膜ゲート酸化物誘電体、及び前記超薄膜ゲート酸化物誘電体及び前記導電性構造物の両方の下方にある第1不純物半導体領域を有することと、前記MOSデータ記憶素子の前記第1不純物半導体領域は前記MOS電界効果トランジスタの前記第1不純物半導体領域に接続されていることと、
前記MOS電界効果トランジスタの前記ゲートに接続される選択ラインセグメントと、
前記MOS電界効果トランジスタの前記第2不純物半導体領域に接続される第1アクセスラインセグメントと、
前記MOSデータ記憶素子の前記導電性構造物に接続される第2アクセスラインセグメントとを備え、
前記MOSデータ記憶素子は、前記超薄膜ゲート酸化物誘電体及び前記導電性構造物の両方の下方にあるとともに、前記MOSデータ記憶素子の前記第1不純物領域に隣接する反転可能領域を備え、及び、前記MOSデータ記憶素子の超薄膜ゲート酸化物誘電体は、前記MOSデータ記憶素子の前記導電性構造物と前記反転可能領域の間に設けられ、かつ前記導電性構造物及び前記反転可能領域に接続し、
前記メモリセルは、前記導電性構造物と前記第1不純物半導体領域の間に書込み電圧を加えて前記反転可能領域に反転層を形成することによって、前記MOSデータ記憶素子の超薄膜ゲート酸化物誘電体をブレークダウンさせる結果、書込みが行われるべく形成され、
前記メモリセルは、前記導電性構造物と前記第1不純物半導体領域の間に読み出し電圧を加えて前記反転可能領域に反転層を形成する間に、前記MOSデータ記憶素子の超薄膜ゲート酸化物誘電体に流れる電流を検知することによって読み出しを行うべく形成されている、メモリセル。
【請求項2】
前記MOS電界効果トランジスタの前記ゲート誘電体及び前記MOSデータ記憶素子の前記超薄膜誘電体は共通の超薄膜ゲート酸化膜層から形成され、前記メモリセルは、前記導電性構造物と前記第1不純物半導体領域の間に加えられる書込み電圧では前記MOS電界効果トランジスタのゲートの下方にある超薄膜ゲート酸化物誘電体が破壊されないように形成されている、請求項1記載のメモリセル。
【請求項3】
前記MOS電界効果トランジスタの前記ゲート誘電体は前記MOSデータ記憶素子の前記超薄膜ゲート酸化物誘電体よりも厚い請求項1記載のメモリセル。
【請求項1】
選択ライン及びアクセスラインを有したメモリアレイに使用可能なプログラマブル読み取り専用メモリセルであって、
ゲート、該ゲートの下方にあるゲート誘電体、及び、該ゲート誘電体及び前記ゲートの両方の下方にあるとともに、互いに離間する関係に配置されてチャネル領域をそれらの間に画定する第1不純物半導体領域及び第2不純物半導体領域を有するMOS電界効果トランジスタと、
MOSデータ記憶素子と、該MOSデータ記憶素子は導電性構造物、該導電性構造物の下方に設けられるとともに50オングストローム未満の厚さを有する超薄膜ゲート酸化物誘電体、及び前記超薄膜ゲート酸化物誘電体及び前記導電性構造物の両方の下方にある第1不純物半導体領域を有することと、前記MOSデータ記憶素子の前記第1不純物半導体領域は前記MOS電界効果トランジスタの前記第1不純物半導体領域に接続されていることと、
前記MOS電界効果トランジスタの前記ゲートに接続される選択ラインセグメントと、
前記MOS電界効果トランジスタの前記第2不純物半導体領域に接続される第1アクセスラインセグメントと、
前記MOSデータ記憶素子の前記導電性構造物に接続される第2アクセスラインセグメントとを備え、
前記MOSデータ記憶素子は、前記超薄膜ゲート酸化物誘電体及び前記導電性構造物の両方の下方にあるとともに、前記MOSデータ記憶素子の前記第1不純物領域に隣接する反転可能領域を備え、及び、前記MOSデータ記憶素子の超薄膜ゲート酸化物誘電体は、前記MOSデータ記憶素子の前記導電性構造物と前記反転可能領域の間に設けられ、かつ前記導電性構造物及び前記反転可能領域に接続し、
前記メモリセルは、前記導電性構造物と前記第1不純物半導体領域の間に書込み電圧を加えて前記反転可能領域に反転層を形成することによって、前記MOSデータ記憶素子の超薄膜ゲート酸化物誘電体をブレークダウンさせる結果、書込みが行われるべく形成され、
前記メモリセルは、前記導電性構造物と前記第1不純物半導体領域の間に読み出し電圧を加えて前記反転可能領域に反転層を形成する間に、前記MOSデータ記憶素子の超薄膜ゲート酸化物誘電体に流れる電流を検知することによって読み出しを行うべく形成されている、メモリセル。
【請求項2】
前記MOS電界効果トランジスタの前記ゲート誘電体及び前記MOSデータ記憶素子の前記超薄膜誘電体は共通の超薄膜ゲート酸化膜層から形成され、前記メモリセルは、前記導電性構造物と前記第1不純物半導体領域の間に加えられる書込み電圧では前記MOS電界効果トランジスタのゲートの下方にある超薄膜ゲート酸化物誘電体が破壊されないように形成されている、請求項1記載のメモリセル。
【請求項3】
前記MOS電界効果トランジスタの前記ゲート誘電体は前記MOSデータ記憶素子の前記超薄膜ゲート酸化物誘電体よりも厚い請求項1記載のメモリセル。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【公開番号】特開2010−103563(P2010−103563A)
【公開日】平成22年5月6日(2010.5.6)
【国際特許分類】
【出願番号】特願2010−18432(P2010−18432)
【出願日】平成22年1月29日(2010.1.29)
【分割の表示】特願2003−529475(P2003−529475)の分割
【原出願日】平成14年9月17日(2002.9.17)
【出願人】(504103467)キロパス テクノロジー インコーポレイテッド (3)
【氏名又は名称原語表記】KILOPASS TECHNOLOGY,INC.
【Fターム(参考)】
【公開日】平成22年5月6日(2010.5.6)
【国際特許分類】
【出願日】平成22年1月29日(2010.1.29)
【分割の表示】特願2003−529475(P2003−529475)の分割
【原出願日】平成14年9月17日(2002.9.17)
【出願人】(504103467)キロパス テクノロジー インコーポレイテッド (3)
【氏名又は名称原語表記】KILOPASS TECHNOLOGY,INC.
【Fターム(参考)】
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