【課題】高速スイッチング素子である電圧駆動型トランジスタ（ＭＯＳＦＥＴ）のターンオン・オフ時の電圧変化（ｄＶ／ｄｔ）と電流変化（ｄｉ／ｄｔ）を緩和して、ノイズとサージ電圧の発生を抑制する電源回路を提供する。
【解決手段】トランス２に流れる電流をスイッチングさせるためのＭＯＳＦＥＴ１のゲート抵抗値を、スイッチング期間内で、ＭＯＳＦＥＴ１のドレイン電圧Ｖｄｓの変化の検出と共に切り替える、ＭＯＳＦＥＴ１のゲート電圧Ｖｇは、ＭＯＳＦＥＴ１のゲート電圧の最大定格Ｖｇｍａｘ以下とする。 （もっと読む）

【課題】ハーフブリッジ回路のメインスイッチング素子が同時オンになることを確実に防止する。
【解決手段】ローサイド側の入力信号を遅延させてローサイド側遅延信号として出力する遅延回路２０と、ハイサイド側の入力信号からハイサイド側セット出力信号と予備リセット信号とを生成して出力するパルス発生回路１２と、ローサイド側の入力信号がアクティブになってからローサイド側遅延信号がアクティブになるまでの期間、又は予備リセット信号がアクティブである期間にハイサイド側リセット出力信号をアクティブにするリセット信号生成回路３０と、を備えるハーフブリッジドライバとする。 （もっと読む）

【課題】より簡単な構成で波形歪みのエネルギーを消費させ、リンギングを確実に抑制できるリンギング抑制回路を提供する。
【解決手段】一対の信号線３Ｐ，３Ｎ間に、ＮチャネルＭＯＳＦＥＴ７を接続し、制御回路１４は、伝送線路３を介して伝送される差動信号のレベルがハイからローに変化したことを検出すると、ＮチャネルＭＯＳＦＥＴ７を一定期間オンさせる。すなわち、差動信号のレベルが遷移する期間にＮチャネルＭＯＳＦＥＴ７が導通することで信号線３Ｐ，３Ｎ間のインピーダンスを大きく低下させ、差動信号波形の歪みエネルギーを吸収させてリンギングの発生を確実に抑制する。 （もっと読む）

【課題】大電流を制御可能なスイッチング回路において、部品点数を少なくしたコンパクトな構成にて、スイッチング損失を低減するとともにサージ電圧を抑制することができるスイッチング回路を提供する。
【解決手段】高電圧ラインＬ１と低電圧ラインＬ２との間においてＭＯＳＦＥＴ３０，３１，３２，３３が並列接続され、ゲート抵抗５０，５１，５２，５３の第１の端子がＭＯＳＦＥＴ３０〜３３のゲート電極に接続されている。ＭＯＳＦＥＴ３０，３１，３２，３３毎に設けられたゲート抵抗５０，５１，５２，５３の第２の端子がゲート電圧印加ラインＬ３を介してパルス発生回路６０と接続されている。パルス発生回路６０により、ゲート抵抗５０〜５３を介してＭＯＳＦＥＴ３０〜３３のゲート電極にパルス状のゲート電圧が印加される。ゲート電圧印加ラインＬ３と高電圧ラインＬ１との間の１箇所にコンデンサ７０が接続されている。 （もっと読む）

【課題】貫通電流を少なくできる半導体装置を提供する。
【解決手段】データを出力する出力部を各々備えた複数の半導体チップと、出力部の各々と接続された配線と、配線を介して複数の半導体チップの各々からデータを受け付ける受付部と、を含み、出力部が順番に駆動する半導体装置にて、出力部の各々は、オン状態時の抵抗値を変更可能であり、自己の駆動開始時から自己の次に駆動を開始する出力部の駆動開始時の前のタイミングまでの第１期間の間は、オン状態時の抵抗値を第１抵抗値にしてデータを配線に出力し、第１期間が経過した時点から自己の駆動終了時までの第２期間の間は、オン状態時の抵抗値を第１抵抗値よりも大きい第２抵抗値にしてデータを配線に出力する。 （もっと読む）

【課題】 簡便な回路構成で、高速に動作するゲート駆動回路を提供することである。
【解決手段】 パワー半導体素子のゲート端子に正電圧を印加するためのＮＰＮトランジスタと、パワー半導体素子のゲート端子に負電圧を印加するためのＰＮＰトランジスタと、ＮＰＮトランジスタと、ＰＮＰトランジスタとに直列に接続された遮断用抵抗器と、遮断用抵抗器に、正極がパワー半導体素子のゲート端子側となるように並列に接続された遮断用抵抗器切換え半導体スイッチとを備えたゲート駆動回路である。 （もっと読む）

【課題】電源電圧が変動しても半導体デバイスのオン動作及びオフ動作を安定して駆動できる半導体デバイス駆動回路を得る。
【解決手段】ドライブ回路１０は、入力回路１１より得られる制御信号Ｓ１１に基づき、インバータＧ４から電源電圧ＶＣＣにより決定される“Ｈ”（オンレベル）、あるいは接地電圧ＧＮＤにより決定される“Ｌ”（オフレベル）の出力電圧ＶＯＵＴ１を駆動信号として半導体デバイスＱ１のゲートに出力する。基準電源部１４は抵抗Ｒ１及びＲ２の直列接続により、電源電圧ＶＣＣ，接地電圧ＧＮＤ間の電位差を所定の分圧比率（抵抗Ｒ１及びＲ２による抵抗比）で分圧して得られる電圧が基準電圧ＶＲＥＦ１として得られる。バッファ回路８は基準電圧ＶＲＥＦ１により決定される基準信号となる出力電圧ＶＯＵＴ２を半導体デバイスＱ１のソースに付与する。 （もっと読む）

【課題】絶縁ゲート型半導体素子を駆動する半導体集積回路内において、貫通電流の発生を抑制することが可能な技術を提供することを目的とする。
【解決手段】半導体集積回路は、制御信号Ｖ_inを遅延させて得られる遅延信号を、ＰＭＯＳ１及びＮＭＯＳ２のゲート端子に出力する遅延回路１９を備える。ＮＭＯＳ４が、第２出力信号の変化に応じてオンからオフに切り替えられるタイミング（ｔ₂）は、ＰＭＯＳ１が、遅延信号の変化に応じてオフからオンに切り替えられるタイミング（ｔ₂）よりも遅くなく、かつ、ＰＭＯＳ３が、第１出力信号の変化に応じてオンからオフに切り替えられるタイミング（ｔ₇）は、ＮＭＯＳ２が、遅延信号の変化に応じてオフからオンに切り替えられるタイミング（ｔ₇）よりも遅くない。 （もっと読む）

【課題】動作モード切り換え時におけるノイズを抑制する。
【解決手段】差動入力バッファ１は、動作モードを通常状態又は省電力状態のいずれかに切り換える電源回路ＭＮ１，ＭＮ２と、ソースフォロア回路を構成する半導体素子ＭＰ１，ＭＰ３及びＭＰ２，ＭＰ４のそれぞれの寄生容量の合計である第１の寄生容量に対応する第２の寄生容量を有する半導体素子ＭＰ７，ＭＰ８により構成されるダミー回路とを有し、動作モードの切り換え時に第１の寄生容量に起因して発生する電流の流通方向と、動作モードの切り換え時に第２の寄生容量に起因して発生する電流の流通方向とが共通の配線において相反する構成を有する。 （もっと読む）

【課題】オフ保持用スイッチング素子４６をオフ状態とすべき期間において、この素子が誤ってオフ状態とされることに起因するスイッチング素子Ｓ＊＃の信頼性の低下を抑制することのできるスイッチング素子の駆動回路を提供する。
【解決手段】オフ保持回路４８は、信号生成部２６の操作信号ＩＮを入力としてゲートの充電処理の実行中であると判断された場合、オフ保持用スイッチング素子４６をオフし、操作信号ＩＮを入力としてゲートの放電処理の実行中であると判断されて且つゲート電圧検出部５０の出力信号ＧＰＲを入力としてゲート電圧Ｖｇｅが低いと判断された場合、オフ保持用スイッチング素子４６をオンする。ここで、上記駆動回路は、ゲート電圧Ｖｇｅが閾値電圧を跨いでから出力信号ＧＰＲの論理が反転するまでの時間を、操作信号ＩＮを入力としてオフ保持回路４８によって把握される充電処理指示時間の最小値以下とするように構成される。 （もっと読む）