半導体装置
【課題】ハーフブリッジ回路のメインスイッチング素子が同時オンになることを確実に防止する。
【解決手段】ローサイド側の入力信号を遅延させてローサイド側遅延信号として出力する遅延回路２０と、ハイサイド側の入力信号からハイサイド側セット出力信号と予備リセット信号とを生成して出力するパルス発生回路１２と、ローサイド側の入力信号がアクティブになってからローサイド側遅延信号がアクティブになるまでの期間、又は予備リセット信号がアクティブである期間にハイサイド側リセット出力信号をアクティブにするリセット信号生成回路３０と、を備えるハーフブリッジドライバとする。
【解決手段】ローサイド側の入力信号を遅延させてローサイド側遅延信号として出力する遅延回路２０と、ハイサイド側の入力信号からハイサイド側セット出力信号と予備リセット信号とを生成して出力するパルス発生回路１２と、ローサイド側の入力信号がアクティブになってからローサイド側遅延信号がアクティブになるまでの期間、又は予備リセット信号がアクティブである期間にハイサイド側リセット出力信号をアクティブにするリセット信号生成回路３０と、を備えるハーフブリッジドライバとする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ハーフブリッジドライバを含む半導体装置に関する。
【背景技術】
【０００２】
図４に従来のハーフブリッジドライバ１００の構成を示す。ハーフブリッジドライバ１００は、ハイサイド駆動入力端子Ｈｉｎから入力されるハイサイド駆動信号と、ローサイド駆動信号端子Ｌｉｎから入力されるローサイド駆動信号と、に応じて、ハイサイド出力端子Ｈｏｕｔ及びローサイド出力端子Ｌｏｕｔから出力される信号を生成する。
【０００３】
ハーフブリッジドライバ１００は、ハイサイド側およびローサイド側のデッドタイムコントロールを行うデッドタイムコントロール回路１０と、パルス発生回路１２と、レベルシフト回路１４，１６と、ＲＳフリップフロップ回路より成るラッチ回路１８と、遅延回路２０と、ハーフブリッジ回路のハイサイド側およびローサイド側のメインスイッチング素子を駆動するドライブ信号を供給する出力回路２２，２４より構成される。
【０００４】
デッドタイムコントロール回路１０は、ハイサイド駆動信号とローサイド駆動信号とを受けて、デッドタイムの制御を行う。すなわち、ハイサイド駆動信号とローサイド駆動信号とに応じてハーフブリッジ回路のメインスイッチング素子が同時にオンしないように共にローレベルとなるデッドタイムを生成する。
【０００５】
ハーフブリッジ回路のハイサイド側のメインスイッチング素子が約６００ボルトの電圧で駆動されるので、ハイサイド出力信号を高圧にシフトする必要がある。パルス発生回路１２にはデッドタイムコントロール回路１０の出力信号が入力され、セット出力信号（Ｓｅｔ）とリセット出力信号（Ｒｅｓｅｔ）を出力する。これらの信号は次のレベルシフト回路１４，１６に入力されて、高電圧のセット出力信号（Ｓｅｔ）とリセット出力信号（Ｒｅｓｅｔ）に変換される。これらの信号は、ラッチ回路１８のセットおよびリセットを行い、出力回路２２からハイサイド出力信号を出力する。このハイサイド出力信号がハーフブリッジ回路のハイサイド側のメインスイッチング素子を駆動する。
【０００６】
また、遅延回路２０は、ハーフブリッジ回路のローサイド側のメインスイッチング素子へ出力されるローサイド出力信号がハイサイド出力信号と同じタイミングで出力されるようにデッドタイムコントロール回路１０の出力信号を遅延させる。遅延回路２０から出力された信号によって出力回路２４からローサイド出力信号が出力される。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
かかるハーフブリッジドライバでは、メインスイッチング素子が同時にオンになることを防ぐために、ハイサイド出力信号とローサイド出力信号とが共にオフとなるデッドタイム期間を設けている。
【０００８】
しかしながら、パルス発生回路１２の入力信号や出力信号に突発的な外来ノイズが入力された場合や、供給電圧が低下した場合に誤動作が起こり、ハイサイド出力信号とローサイド出力信号とが同時にハイになり、ハーフブリッジ回路のメインスイッチング素子が同時にオンになるおそれがある。
【課題を解決するための手段】
【０００９】
本発明の１つの態様は、ハイサイド側のメインスイッチ素子と、ローサイド側のメインスイッチ素子と、を含むハーフブリッジ型のスイッチング回路を制御するハーフブリッジドライバを備えた半導体装置であって、前記ハーフブリッジドライバは、ローサイド側の入力信号を遅延させてローサイド側遅延信号として出力する遅延回路と、ハイサイド側の入力信号からハイサイド側セット出力信号と予備リセット信号とを生成して出力するパルス発生回路と、前記ローサイド側の入力信号がアクティブになってから前記ローサイド側遅延信号がアクティブになるまでの期間、又は前記予備リセット信号がアクティブである期間にハイサイド側リセット出力信号をアクティブにするリセット信号生成回路と、を備えることを特徴とする半導体装置である。
【発明の効果】
【００１０】
本発明によれば、ハーフブリッジ回路のメインスイッチング素子が同時オンになることを確実に防止することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態におけるハーフブリッジドライバの構成を示す図である。
【図２】本発明の実施の形態におけるハーフブリッジドライバの各部信号の変化を示すタイミングチャートである。
【図３】本発明の実施の形態におけるリセット信号生成回路の構成を示す図である。
【図４】従来のハーフブリッジドライバの構成を示す図である。
【発明を実施するための形態】
【００１２】
本発明の実施の形態におけるハーフブリッジドライバ２００は、図１に示すように、リセット信号生成回路３０、パルス発生回路１２、レベルシフト回路１４，１６、ラッチ回路１８、遅延回路２０及び出力回路２２，２４を含んで構成される。
【００１３】
ハーフブリッジドライバ２００は、ハイサイド駆動入力端子Ｈｉｎから入力されるハイサイド駆動信号と、ローサイド駆動信号端子Ｌｉｎから入力されるローサイド駆動信号と、に応じて、ハイサイド出力端子Ｈｏｕｔ及びローサイド出力端子Ｌｏｕｔから出力される信号を生成して出力する。ハーフブリッジドライバ２００から出力されるハイサイド出力信号及びローサイド出力信号によってハーフブリッジ回路のハイサイド側およびローサイド側のメインスイッチング素子が駆動される。以下、図２のタイミングチャートを参照し、ハーフブリッジドライバ２００の動作について説明する。
【００１４】
パルス発生回路１２は、ハイサイド駆動入力端子Ｈｉｎから入力されるハイサイド駆動信号に応じて、セット出力信号（Ｓｅｔ）と予備リセット出力信号（予備Ｒｅｓｅｔ）を出力する。パルス発生回路１２から出力されるセット出力信号（Ｓｅｔ）はレベルシフト回路１４へ入力される。パルス発生回路１２から出力される予備リセット出力信号（予備Ｒｅｓｅｔ）はリセット信号生成回路３０へ入力される。
【００１５】
遅延回路２０は、ハーフブリッジ回路のローサイド側のメインスイッチング素子へ出力されるローサイド出力信号がハイサイド出力信号と同じタイミングで出力されるようにローサイド駆動信号を遅延させてローサイド側遅延信号として出力する。具体的には、ローサイド駆動信号を遅延時間Ｔだけ遅延させ、さらに反転させてローサイド側遅延信号として出力する。遅延回路２０から出力されるローサイド側遅延信号は、リセット信号生成回路３０及びローサイド側の出力回路２４に入力される。
【００１６】
リセット信号生成回路３０は、予備リセット出力信号（予備Ｒｅｓｅｔ）、ローサイド駆動信号及びローサイド側遅延信号の入力を受けて、ラッチ回路１８をリセットするリセット出力信号（Ｒｅｓｅｔ）を生成して出力する。リセット信号生成回路３０は、ローサイド駆動信号がアクティブになってからローサイド側遅延信号がアクティブになるまでの期間、又は予備リセット信号がアクティブである期間にハイサイド側のラッチ回路１８をリセットするリセット出力信号（Ｒｅｓｅｔ）を出力する。
【００１７】
図３に、リセット信号生成回路３０の具体例を示す。リセット信号生成回路３０は、アンド素子３０ａ及びオア素子３０ｂを含んで構成される。アンド素子３０ａには、ローサイド駆動信号及びローサイド側遅延信号が入力され、ローサイド駆動信号及びローサイド側遅延信号がハイレベルのときにハイレベルの信号を出力し、そうでないときにローレベルの信号を出力する。オア素子３０ｂには、アンド素子３０ａからの出力信号及び予備リセット出力信号（予備Ｒｅｓｅｔ）が入力され、それらの少なくとも一方がハイレベルのときにハイレベルの信号を出力し、そうでないときにローレベルの信号を出力する。このオア素子３０ｂからの出力信号がリセット出力信号（Ｒｅｓｅｔ）となる。ただし、リセット信号生成回路３０の具体的な構成はこれに限定されるものではない。
【００１８】
レベルシフト回路１４は、パルス発生回路１２からのセット出力信号（Ｓｅｔ）に対して電圧シフトを行い、ハーフブリッジ回路のハイサイド側のメインスイッチング素子を駆動できる電圧まで上昇させる。レベルシフト回路１４でレベルシフトされたセット出力信号（Ｓｅｔ）はラッチ回路１８へ入力される。レベルシフト回路１６は、リセット信号生成回路３０からのリセット出力信号（Ｒｅｓｅｔ）に対して電圧シフトを行い、ハーフブリッジ回路のハイサイド側のメインスイッチング素子を駆動できる電圧まで上昇させる。レベルシフト回路１６でレベルシフトされたリセット出力信号（Ｒｅｓｅｔ）はラッチ回路１８へ入力される。
【００１９】
ラッチ回路１８は、セット出力信号（Ｓｅｔ）及びリセット出力信号（Ｒｅｓｅｔ）を受けて、セット出力信号（Ｓｅｔ）がハイレベルに変更されるタイミングに同期して出力をハイレベルとし、次にリセット出力信号（Ｒｅｓｅｔ）がハイレベルになるまで出力Ｑをハイレベルに維持する。リセット出力信号（Ｒｅｓｅｔ）がハイレベルになると、次にセット出力信号（Ｓｅｔ）がハイレベルになるまで出力Ｑをローレベルに維持する。ラッチ回路１８は、ＲＳフリップフロップ回路により構成することができる。
【００２０】
出力回路２２は、ハイサイド側の出力信号を生成して出力する。出力回路２２は、ラッチ回路１８の出力Ｑからの信号を受けて、ラッチ回路１８の出力Ｑがハイレベルであればハイサイド出力端子Ｈｏｕｔから出力されるハイサイド出力信号をハイレベルとし、ラッチ回路１８の出力Ｑがローレベルであればハイサイド出力端子Ｈｏｕｔから出力されるハイサイド出力信号をローレベルとする。出力回路２２は、例えば電流バッファ回路を含んで構成され、ラッチ回路１８の出力Ｑの出力電流を増強して出力する。出力回路２４は、ローサイド側の出力信号を生成して出力する。出力回路２４は、遅延回路２０からの信号を受けて、遅延回路２０からの信号がローレベルであればローサイド出力端子Ｌｏｕｔから出力されるローサイド出力信号をハイレベルとし、遅延回路２０からの信号がハイレベルであればローサイド出力端子Ｌｏｕｔから出力されるローサイド出力信号をローレベルとする。出力回路２４は、例えば電流バッファ回路を含んで構成され、遅延回路２０からの信号の出力電流を増強して出力する。
【００２１】
以上のように、本実施の形態におけるハーフブリッジドライバ２００は、リセット信号生成回路３０を有することによって、ハーフブリッジ回路のメインスイッチング素子が同時オンになることを確実に防止することができる。特に、パルス発生回路１２の入力信号や出力信号に突発的な外来ノイズが入力された場合や、供給電圧が低下した場合に誤動作した場合であっても、ローサイド駆動信号がハイレベルになったときには、ローサイド側遅延信号によりローサイド出力信号がハイレベルになる前に必ずハイサイド側の出力がローレベルとなるようにリセット処理が行われる。
【００２２】
また、リセット信号生成回路３０は、従来のハーフブリッジドライバが有する遅延回路２０を利用してリセット信号の生成を行うので、保護機能の追加による消費電力や製造コストの増加を最小限に留めることができる。
【符号の説明】
【００２３】
１０ デッドタイムコントロール回路、１２ パルス発生回路、１４，１６ レベルシフト回路、１８ ラッチ回路、２０ 遅延回路、２２，２４ 出力回路、３０ リセット信号生成回路、３０ａ アンド素子、３０ｂ オア素子、１００，２００ ハーフブリッジドライバ。
【技術分野】
【０００１】
本発明は、ハーフブリッジドライバを含む半導体装置に関する。
【背景技術】
【０００２】
図４に従来のハーフブリッジドライバ１００の構成を示す。ハーフブリッジドライバ１００は、ハイサイド駆動入力端子Ｈｉｎから入力されるハイサイド駆動信号と、ローサイド駆動信号端子Ｌｉｎから入力されるローサイド駆動信号と、に応じて、ハイサイド出力端子Ｈｏｕｔ及びローサイド出力端子Ｌｏｕｔから出力される信号を生成する。
【０００３】
ハーフブリッジドライバ１００は、ハイサイド側およびローサイド側のデッドタイムコントロールを行うデッドタイムコントロール回路１０と、パルス発生回路１２と、レベルシフト回路１４，１６と、ＲＳフリップフロップ回路より成るラッチ回路１８と、遅延回路２０と、ハーフブリッジ回路のハイサイド側およびローサイド側のメインスイッチング素子を駆動するドライブ信号を供給する出力回路２２，２４より構成される。
【０００４】
デッドタイムコントロール回路１０は、ハイサイド駆動信号とローサイド駆動信号とを受けて、デッドタイムの制御を行う。すなわち、ハイサイド駆動信号とローサイド駆動信号とに応じてハーフブリッジ回路のメインスイッチング素子が同時にオンしないように共にローレベルとなるデッドタイムを生成する。
【０００５】
ハーフブリッジ回路のハイサイド側のメインスイッチング素子が約６００ボルトの電圧で駆動されるので、ハイサイド出力信号を高圧にシフトする必要がある。パルス発生回路１２にはデッドタイムコントロール回路１０の出力信号が入力され、セット出力信号（Ｓｅｔ）とリセット出力信号（Ｒｅｓｅｔ）を出力する。これらの信号は次のレベルシフト回路１４，１６に入力されて、高電圧のセット出力信号（Ｓｅｔ）とリセット出力信号（Ｒｅｓｅｔ）に変換される。これらの信号は、ラッチ回路１８のセットおよびリセットを行い、出力回路２２からハイサイド出力信号を出力する。このハイサイド出力信号がハーフブリッジ回路のハイサイド側のメインスイッチング素子を駆動する。
【０００６】
また、遅延回路２０は、ハーフブリッジ回路のローサイド側のメインスイッチング素子へ出力されるローサイド出力信号がハイサイド出力信号と同じタイミングで出力されるようにデッドタイムコントロール回路１０の出力信号を遅延させる。遅延回路２０から出力された信号によって出力回路２４からローサイド出力信号が出力される。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
かかるハーフブリッジドライバでは、メインスイッチング素子が同時にオンになることを防ぐために、ハイサイド出力信号とローサイド出力信号とが共にオフとなるデッドタイム期間を設けている。
【０００８】
しかしながら、パルス発生回路１２の入力信号や出力信号に突発的な外来ノイズが入力された場合や、供給電圧が低下した場合に誤動作が起こり、ハイサイド出力信号とローサイド出力信号とが同時にハイになり、ハーフブリッジ回路のメインスイッチング素子が同時にオンになるおそれがある。
【課題を解決するための手段】
【０００９】
本発明の１つの態様は、ハイサイド側のメインスイッチ素子と、ローサイド側のメインスイッチ素子と、を含むハーフブリッジ型のスイッチング回路を制御するハーフブリッジドライバを備えた半導体装置であって、前記ハーフブリッジドライバは、ローサイド側の入力信号を遅延させてローサイド側遅延信号として出力する遅延回路と、ハイサイド側の入力信号からハイサイド側セット出力信号と予備リセット信号とを生成して出力するパルス発生回路と、前記ローサイド側の入力信号がアクティブになってから前記ローサイド側遅延信号がアクティブになるまでの期間、又は前記予備リセット信号がアクティブである期間にハイサイド側リセット出力信号をアクティブにするリセット信号生成回路と、を備えることを特徴とする半導体装置である。
【発明の効果】
【００１０】
本発明によれば、ハーフブリッジ回路のメインスイッチング素子が同時オンになることを確実に防止することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態におけるハーフブリッジドライバの構成を示す図である。
【図２】本発明の実施の形態におけるハーフブリッジドライバの各部信号の変化を示すタイミングチャートである。
【図３】本発明の実施の形態におけるリセット信号生成回路の構成を示す図である。
【図４】従来のハーフブリッジドライバの構成を示す図である。
【発明を実施するための形態】
【００１２】
本発明の実施の形態におけるハーフブリッジドライバ２００は、図１に示すように、リセット信号生成回路３０、パルス発生回路１２、レベルシフト回路１４，１６、ラッチ回路１８、遅延回路２０及び出力回路２２，２４を含んで構成される。
【００１３】
ハーフブリッジドライバ２００は、ハイサイド駆動入力端子Ｈｉｎから入力されるハイサイド駆動信号と、ローサイド駆動信号端子Ｌｉｎから入力されるローサイド駆動信号と、に応じて、ハイサイド出力端子Ｈｏｕｔ及びローサイド出力端子Ｌｏｕｔから出力される信号を生成して出力する。ハーフブリッジドライバ２００から出力されるハイサイド出力信号及びローサイド出力信号によってハーフブリッジ回路のハイサイド側およびローサイド側のメインスイッチング素子が駆動される。以下、図２のタイミングチャートを参照し、ハーフブリッジドライバ２００の動作について説明する。
【００１４】
パルス発生回路１２は、ハイサイド駆動入力端子Ｈｉｎから入力されるハイサイド駆動信号に応じて、セット出力信号（Ｓｅｔ）と予備リセット出力信号（予備Ｒｅｓｅｔ）を出力する。パルス発生回路１２から出力されるセット出力信号（Ｓｅｔ）はレベルシフト回路１４へ入力される。パルス発生回路１２から出力される予備リセット出力信号（予備Ｒｅｓｅｔ）はリセット信号生成回路３０へ入力される。
【００１５】
遅延回路２０は、ハーフブリッジ回路のローサイド側のメインスイッチング素子へ出力されるローサイド出力信号がハイサイド出力信号と同じタイミングで出力されるようにローサイド駆動信号を遅延させてローサイド側遅延信号として出力する。具体的には、ローサイド駆動信号を遅延時間Ｔだけ遅延させ、さらに反転させてローサイド側遅延信号として出力する。遅延回路２０から出力されるローサイド側遅延信号は、リセット信号生成回路３０及びローサイド側の出力回路２４に入力される。
【００１６】
リセット信号生成回路３０は、予備リセット出力信号（予備Ｒｅｓｅｔ）、ローサイド駆動信号及びローサイド側遅延信号の入力を受けて、ラッチ回路１８をリセットするリセット出力信号（Ｒｅｓｅｔ）を生成して出力する。リセット信号生成回路３０は、ローサイド駆動信号がアクティブになってからローサイド側遅延信号がアクティブになるまでの期間、又は予備リセット信号がアクティブである期間にハイサイド側のラッチ回路１８をリセットするリセット出力信号（Ｒｅｓｅｔ）を出力する。
【００１７】
図３に、リセット信号生成回路３０の具体例を示す。リセット信号生成回路３０は、アンド素子３０ａ及びオア素子３０ｂを含んで構成される。アンド素子３０ａには、ローサイド駆動信号及びローサイド側遅延信号が入力され、ローサイド駆動信号及びローサイド側遅延信号がハイレベルのときにハイレベルの信号を出力し、そうでないときにローレベルの信号を出力する。オア素子３０ｂには、アンド素子３０ａからの出力信号及び予備リセット出力信号（予備Ｒｅｓｅｔ）が入力され、それらの少なくとも一方がハイレベルのときにハイレベルの信号を出力し、そうでないときにローレベルの信号を出力する。このオア素子３０ｂからの出力信号がリセット出力信号（Ｒｅｓｅｔ）となる。ただし、リセット信号生成回路３０の具体的な構成はこれに限定されるものではない。
【００１８】
レベルシフト回路１４は、パルス発生回路１２からのセット出力信号（Ｓｅｔ）に対して電圧シフトを行い、ハーフブリッジ回路のハイサイド側のメインスイッチング素子を駆動できる電圧まで上昇させる。レベルシフト回路１４でレベルシフトされたセット出力信号（Ｓｅｔ）はラッチ回路１８へ入力される。レベルシフト回路１６は、リセット信号生成回路３０からのリセット出力信号（Ｒｅｓｅｔ）に対して電圧シフトを行い、ハーフブリッジ回路のハイサイド側のメインスイッチング素子を駆動できる電圧まで上昇させる。レベルシフト回路１６でレベルシフトされたリセット出力信号（Ｒｅｓｅｔ）はラッチ回路１８へ入力される。
【００１９】
ラッチ回路１８は、セット出力信号（Ｓｅｔ）及びリセット出力信号（Ｒｅｓｅｔ）を受けて、セット出力信号（Ｓｅｔ）がハイレベルに変更されるタイミングに同期して出力をハイレベルとし、次にリセット出力信号（Ｒｅｓｅｔ）がハイレベルになるまで出力Ｑをハイレベルに維持する。リセット出力信号（Ｒｅｓｅｔ）がハイレベルになると、次にセット出力信号（Ｓｅｔ）がハイレベルになるまで出力Ｑをローレベルに維持する。ラッチ回路１８は、ＲＳフリップフロップ回路により構成することができる。
【００２０】
出力回路２２は、ハイサイド側の出力信号を生成して出力する。出力回路２２は、ラッチ回路１８の出力Ｑからの信号を受けて、ラッチ回路１８の出力Ｑがハイレベルであればハイサイド出力端子Ｈｏｕｔから出力されるハイサイド出力信号をハイレベルとし、ラッチ回路１８の出力Ｑがローレベルであればハイサイド出力端子Ｈｏｕｔから出力されるハイサイド出力信号をローレベルとする。出力回路２２は、例えば電流バッファ回路を含んで構成され、ラッチ回路１８の出力Ｑの出力電流を増強して出力する。出力回路２４は、ローサイド側の出力信号を生成して出力する。出力回路２４は、遅延回路２０からの信号を受けて、遅延回路２０からの信号がローレベルであればローサイド出力端子Ｌｏｕｔから出力されるローサイド出力信号をハイレベルとし、遅延回路２０からの信号がハイレベルであればローサイド出力端子Ｌｏｕｔから出力されるローサイド出力信号をローレベルとする。出力回路２４は、例えば電流バッファ回路を含んで構成され、遅延回路２０からの信号の出力電流を増強して出力する。
【００２１】
以上のように、本実施の形態におけるハーフブリッジドライバ２００は、リセット信号生成回路３０を有することによって、ハーフブリッジ回路のメインスイッチング素子が同時オンになることを確実に防止することができる。特に、パルス発生回路１２の入力信号や出力信号に突発的な外来ノイズが入力された場合や、供給電圧が低下した場合に誤動作した場合であっても、ローサイド駆動信号がハイレベルになったときには、ローサイド側遅延信号によりローサイド出力信号がハイレベルになる前に必ずハイサイド側の出力がローレベルとなるようにリセット処理が行われる。
【００２２】
また、リセット信号生成回路３０は、従来のハーフブリッジドライバが有する遅延回路２０を利用してリセット信号の生成を行うので、保護機能の追加による消費電力や製造コストの増加を最小限に留めることができる。
【符号の説明】
【００２３】
１０ デッドタイムコントロール回路、１２ パルス発生回路、１４，１６ レベルシフト回路、１８ ラッチ回路、２０ 遅延回路、２２，２４ 出力回路、３０ リセット信号生成回路、３０ａ アンド素子、３０ｂ オア素子、１００，２００ ハーフブリッジドライバ。
【特許請求の範囲】
【請求項１】
ハイサイド側のメインスイッチ素子と、ローサイド側のメインスイッチ素子と、を含むハーフブリッジ型のスイッチング回路を制御するハーフブリッジドライバを備えた半導体装置であって、
前記ハーフブリッジドライバは、
ローサイド側の入力信号を遅延させてローサイド側遅延信号として出力する遅延回路と、
ハイサイド側の入力信号からハイサイド側セット出力信号と予備リセット信号とを生成して出力するパルス発生回路と、
前記ローサイド側の入力信号がアクティブになってから前記ローサイド側遅延信号がアクティブになるまでの期間、又は前記予備リセット信号がアクティブである期間にハイサイド側リセット出力信号をアクティブにするリセット信号生成回路と、
を備えることを特徴とする半導体装置。
【請求項１】
ハイサイド側のメインスイッチ素子と、ローサイド側のメインスイッチ素子と、を含むハーフブリッジ型のスイッチング回路を制御するハーフブリッジドライバを備えた半導体装置であって、
前記ハーフブリッジドライバは、
ローサイド側の入力信号を遅延させてローサイド側遅延信号として出力する遅延回路と、
ハイサイド側の入力信号からハイサイド側セット出力信号と予備リセット信号とを生成して出力するパルス発生回路と、
前記ローサイド側の入力信号がアクティブになってから前記ローサイド側遅延信号がアクティブになるまでの期間、又は前記予備リセット信号がアクティブである期間にハイサイド側リセット出力信号をアクティブにするリセット信号生成回路と、
を備えることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１３−５１８０（Ｐ２０１３−５１８０Ａ）
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願番号】特願２０１１−１３３５０６（Ｐ２０１１−１３３５０６）
【出願日】平成２３年６月１５日（２０１１．６．１５）
【出願人】（３０００５７２３０）セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー (119)
【Ｆターム（参考）】
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願日】平成２３年６月１５日（２０１１．６．１５）
【出願人】（３０００５７２３０）セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー (119)
【Ｆターム（参考）】
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