ゲート駆動回路
【課題】 簡便な回路構成で、高速に動作するゲート駆動回路を提供することである。
【解決手段】 パワー半導体素子のゲート端子に正電圧を印加するためのＮＰＮトランジスタと、パワー半導体素子のゲート端子に負電圧を印加するためのＰＮＰトランジスタと、ＮＰＮトランジスタと、ＰＮＰトランジスタとに直列に接続された遮断用抵抗器と、遮断用抵抗器に、正極がパワー半導体素子のゲート端子側となるように並列に接続された遮断用抵抗器切換え半導体スイッチとを備えたゲート駆動回路である。
【解決手段】 パワー半導体素子のゲート端子に正電圧を印加するためのＮＰＮトランジスタと、パワー半導体素子のゲート端子に負電圧を印加するためのＰＮＰトランジスタと、ＮＰＮトランジスタと、ＰＮＰトランジスタとに直列に接続された遮断用抵抗器と、遮断用抵抗器に、正極がパワー半導体素子のゲート端子側となるように並列に接続された遮断用抵抗器切換え半導体スイッチとを備えたゲート駆動回路である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー半導体素子のゲートを駆動するゲート駆動回路に関するものである。
【背景技術】
【０００２】
従来のパワー半導体素子駆動回路において、パワー半導体素子のゲート端子に挿入されるゲート抵抗器を切換える場合には、パワー半導体素子駆動回路の出力部に、パワー半導体素子のゲート端子に直列に接続されたゲート抵抗器を、２個のゲート抵抗器を並列に、または直列に接続して構成し、そのうち一方のゲート抵抗器への配線、またはそのうち一方のゲート抵抗器の両端をゲート抵抗器用スイッチ素子でオンオフすることで、パワー半導体素子のゲート抵抗器を切換えている（例えば、特許文献１）。
【０００３】
また、特許文献２、図８の例では、パワー半導体素子のゲート端子に正電圧を印加する半導体スイッチと、パワー半導体素子のゲート端子に負電圧を印加する半導体スイッチの双方にＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を用いると共に、それぞれ個別に別位相の反転した信号で駆動し、パワー半導体素子のゲート端子に負電圧を印加する半導体スイッチと直列にゲート抵抗器と、ゲート抵抗器用スイッチ素子からなる可変抵抗モジュールを用いて、ゲート抵抗器を切換えている。
【０００４】
このようなゲート駆動回路は、主に、パワー半導体素子の過電流遮断時に、緩やかに電流を遮断してサージ電圧を抑制する目的で用いられている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２７４６７２号公報（図１）
【特許文献２】特開２００８−２２０１１９号公報（図２、図８）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１のような回路方式では、ゲート抵抗器を切換えるゲート抵抗器用スイッチ素子にＭＯＳＦＥＴを用いる場合、高速なゲート抵抗器切換え動作が可能となるが、制御信号電圧、すなわちＭＯＳＦＥＴのゲート電圧を印加する際に、ゲート電圧がＭＯＳＦＥＴのゲート耐圧を超えないように駆動回路の電源電圧を低電圧で設計する必要があり、駆動回路の出力電圧が低下するとう問題があった。
【０００７】
駆動回路の出力電圧が低下しないように電源電圧を高く設計するためには、ゲート抵抗器用スイッチ素子の駆動用に、別途、絶縁型の電源回路を設ける必要があり、回路構成が複雑になるという問題があった。
【０００８】
ゲート抵抗器用スイッチ素子にバイポーラトランジスタとベース抵抗器を用いることで、ゲート抵抗器用スイッチ素子の制御端子の耐圧の課題を回避できるが、制御端子の耐圧保護のための部品を追加しなければならず、また、バイポーラトランジスタの蓄積時間によって、ゲート抵抗器の切換え時間に遅れが生じるという問題があった。
【０００９】
特許文献２のような回路方式では、パワー半導体素子のゲート端子に正電圧を印加するスイッチング素子にＭＯＳＦＥＴを使用しているため、パワー半導体素子駆動回路の出力電圧は、正の電源電圧よりもＭＯＳＦＥＴのゲートしきい値電圧分低い電圧しか出力できないという問題があった。
【００１０】
また、特許文献２のような回路方式では、パワー半導体素子のゲート端子に正電圧を印加するスイッチング素子と、パワー半導体素子のゲート端子に負電圧を印加するスイッチング素子とを反転した別の論理の信号で駆動する必要が有り、回路が複雑化するという問題があった。
【００１１】
また、特許文献２の図２，図８は回路動作を説明する模式図に過ぎず、スイッチで示された部品をどのように構成するのかが不明確で、具現化の際に多くの部品や絶縁電源が必要になるという問題があった。
【００１２】
本発明の目的は、上記のような問題点を解決するため、簡便な回路構成で、高速に動作するゲート駆動回路を提供することである。
【課題を解決するための手段】
【００１３】
この発明は、正電源と負電源とで動作するパワー半導体素子のゲート端子を駆動するゲート駆動回路であって、ゲート端子に正電圧を印加するＮＰＮトランジスタと、ＮＰＮトランジスタに直列に接続され、ベース端子がＮＰＮトランジスタのベース端子と同論理の信号で駆動され、ゲート端子に負電圧を印加するＰＮＰトランジスタと、ゲート端子に直列に接続されたゲート抵抗器と、ＰＮＰトランジスタに直列に接続された遮断用抵抗器と、正極がパワー半導体素子のゲート端子側となるように遮断用抵抗器に並列に接続された遮断用抵抗器切換え半導体スイッチと、パワー半導体素子の主回路に流れる電流を検出する電流検出手段と、電流検出手段によって検出された電流が予め設定された電流値を超える場合には、遮断用抵抗器切換え半導体スイッチをオフする制御回路とを備えたことを特徴としたゲート駆動回路である。
【発明の効果】
【００１４】
本発明によれば、簡便な回路構成で、高速に動作するゲート駆動回路を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１に係るゲート駆動回路を示す回路図である。
【図２】本発明の実施の形態１に係るゲート駆動回路の動作を説明する図である。
【図３】本発明の実施の形態１に係るゲート駆動回路の効果を説明するための図である。
【発明を実施するための形態】
【００１６】
実施の形態１．
図１は、実施の形態１に係るゲート駆動回路を示す回路図の一例であり、本発明に係るゲート駆動回路とゲート駆動されるＩＧＢＴ(Insulated Gate Bipolar Transistor)１２が接続された様子を示す回路図である。図において、Ｖｄｄ１はゲート駆動回路を動作させる正電源、Ｖｓｓ３は負電源、コモン電位２は正電源Ｖｄｄ１と負電源Ｖｓｓ３のコモン電位である。通常、ＩＧＢＴのゲート駆動回路の場合、正電源Ｖｄｄ１には１５Ｖ、負電源Ｖｓｓ３には１０〜１５Ｖの電圧が用いられる。
【００１７】
また、入力端子４は本ゲート駆動回路に信号を入力する入力端子Ｖｉｎで、アンド回路１６の一端を介してＮＰＮトランジスタ６のベースに接続される正側ベース抵抗器５、及び、ＰＮＰトランジスタ８のベースに接続される負側ベース抵抗器７にそれぞれ接続されている。
【００１８】
さらに、ゲート抵抗１１はＩＧＢＴ１２のゲートに直列に接続され、ＩＧＢＴ１２のオン時、オフ時のゲート電流を制限する。遮断用抵抗器９は、ＮＰＮトランジスタ６のエミッタ端子と、ＰＮＰトランジスタ８のエミッタ端子間に直列に接続され、ゲート駆動回路が駆動するＩＧＢＴ１２の異常遮断時のゲート電流を制限する。
【００１９】
また、遮断用抵抗器切換え半導体スイッチ１０は、遮断用抵抗器９と並列に接続され、ＩＧＢＴ１２の遮断時以外はオンすることによって、ゲート電流をバイパスする機能を持っている。
【００２０】
さらに、駆動回路１３は、遮断用抵抗器切換え半導体スイッチ１０のゲート電圧Ｖｇｓを出力し駆動するもので、駆動回路１３の電源ｖｃはコモン電位２へ、また、駆動回路１３のグランドＧは負電源Ｖｓｓ３へ接続されている。
【００２１】
また、電流検出器１４は、ＩＧＢＴ１２に流れるエミッタ電流Ｉｃｅを検出し、信号ｖｓとして制御回路１５へ出力する。
【００２２】
さらに、制御回路１５は、電流検出器１４からの信号ｖｓを受け、駆動回路１３にｖｏｃ２を出力し、アンド回路１６へｖｏｃ１を出力する。
【００２３】
次に、本実施の形態の回路動作について説明する。図２は、実施の形態１に係るゲート駆動回路の動作を説明する図であり、具体的には、ゲート駆動回路動作を説明するための各部の電圧を示したタイミングチャートである。
【００２４】
Ｖｉｎは本ゲート駆動回路の入力端子４に印加される入力電圧、ＩｃｅはＩＧＢＴ１２のエミッタ電流、ｖｏｃ２（＝ｖｇ）は制御回路１５が出力する、遮断用ゲート抵抗切換え半導体スイッチ１０の駆動信号、ｖｏｃ１は制御回路１５が出力する、本ゲート駆動回路の入力信号をオンオフするイネーブル信号、ＶｂはＮＰＮトランジスタ６、及びＰＮＰトランジスタ８を駆動するベース信号、Ｖｇｓは遮断用抵抗器切換え半導体スイッチ１０のゲート電圧、ＶｇｅはＩＧＢＴ１２を駆動するゲート電圧、ＶｃｅはＩＧＢＴ１２のコレクタエミッタ間電圧を示している。
【００２５】
図２のタイミングチャートをもとに、時刻を追って説明する。時刻ｔ１は通常動作時でＩＧＢＴ１２がオンするタイミングを示している。
【００２６】
通常動作時においては、制御回路１５の出力、ｖｏｃ１、ｖｏｃ２は共にハイレベルとなっており、アンド回路１６の一端にはハイレベルが入力され、Ｖｉｎの入力にともなってＶｂが伝達されるとともに、駆動回路１３にもハイレベルが入力され、遮断用抵抗器切換え半導体スイッチ１０のゲート電位Ｖｇは、ハイレベル、すなわち、コモン電位となっている。
【００２７】
したがって、時刻ｔ１では、ＮＰＮトランジスタ６はオン、ＰＮＰトランジスタ８はオフしており、ＩＧＢＴ１２のＶｇｅ＝Ｖｄｄ１となり、ＩＧＢＴ１２のゲート端子には、ＮＰＮトランジスタ６とゲート抵抗器１１を介して電荷が急速に充電され、ＩＧＢＴ１２は高速にオンする。
【００２８】
また、遮断用抵抗器切換え半導体スイッチ１０のＶｇｓは−Ｖｄｄ１となり、遮断用抵抗器切換え半導体スイッチ１０はオフしている。時刻ｔ２までこの状態が継続する。
【００２９】
時刻ｔ２は、通常動作時にＩＧＢＴ１２がオフするタイミングを示している。時刻ｔ２におけるＶｃｅの突起状の波形は、ＩＧＢＴ１２に流れるＩｃｅが遮断されたことによるサージ電圧の様子を表している。
【００３０】
時刻ｔ２では、Ｖｉｎがローレベルとなり入力されないため、Ｖｂもローレベルとなる。したがって、ＮＰＮトランジスタ６はオフ、ＰＮＰトランジスタ８はオンしており、ＩＧＢＴ１２のＶｇｅ＝−Ｖｓｓ３となり、遮断用抵抗器切換え半導体スイッチ１０のＶｇｓ＝Ｖｓｓ３となって、遮断用抵抗器切換え半導体スイッチ１０はオンしている。
【００３１】
ＩＧＢＴ１２のゲートの電荷はゲート抵抗器１１、遮断用抵抗器切換え半導体スイッチ１０とＰＮＰトランジスタ８を介して急速に放電され、ＩＧＢＴ１２は高速にオフする。時刻ｔ３までこの状態が継続する。
【００３２】
時刻ｔ３は、時刻ｔ１と同じく、通常動作時におけるＩＧＢＴ１２のオンタイミングであるので説明を省略する。
【００３３】
時刻ｔ４は、何らかの異常動作によって、ＩＧＢＴ１２のエミッタ電流Ｉｃｅが増加し始めた時刻を表している。この時刻ｔ４では、ＩＧＢＴ１２を制御するゲート駆動回路の動作には変化は無い。
【００３４】
時間と共にＩｃｅが増加し、電流検出器１４で検出されたＩｃｅが、あらかじめ、制御回路１５で設定された値、Ｉｃｅｓに到達する時刻ｔ５になると、制御回路１５は出力ｖｏｃ２にローレベルを出力する。なお、Ｉｃｅｓは、通常動作時のＩｃｅに対して１．５倍から２倍程度に設定されている。
【００３５】
この時刻ｔ５では、ＶｂがハイレベルでＮＰＮトランジスタ６はオンし、ＩＧＢＴ１２のＶｇｅには継続してオンの指令が伝達されており、Ｖｇｅ＝Ｖｄｄ１であるので、遮断用抵抗器切換え半導体スイッチ１０のゲート電位Ｖｇはコモン電位、ＶｇｓはＶｓｓ３となり、遮断用抵抗器切換え半導体スイッチ１０はオフする。
【００３６】
この時、Ｖｄｄ１が遮断用抵抗器切換え半導体スイッチ１０のドレイン端子に印加され、遮断用抵抗器切換え半導体スイッチ１０のゲート電位Ｖｇは−Ｖｓｓ３が印加されるが、遮断用抵抗器切換え半導体スイッチ１０のＶｇｓにはＶｓｓ３以上の電圧が印加されることは無く、Ｖｄｄ１とＶｓｓ３の直列電圧は、遮断用抵抗器切換え半導体スイッチ１０のＶｄｇに印加される。
【００３７】
時刻ｔ５から、制御回路１５であらかじめ設定された時間が経過し、時刻ｔ６になると制御回路１５は出力ｖｏｃ１にローレベルを出力する。これにより、アンド回路１６の一端がローレベルとなりＶｂの信号伝達が遮断され、ＮＰＮトランジスタ６はオフ、ＰＮＰトランジスタ８はオンする。
【００３８】
なお、前述したあらかじめ設定された時間、すなわち時刻ｔ５から時刻ｔ６までの時間とは、遮断用抵抗器切換え半導体スイッチ１０のオフが確定するまでの遅延時間をもとに設定された時間で、通常、５０ｎｓｅｃ〜５００ｎｓｅｃに設定する。
【００３９】
ＩＧＢＴ１２のゲート電荷は、ゲート抵抗１１と遮断用抵抗器９、ＰＮＰトランジスタ８を介して放電されるが、遮断用抵抗器９が直列に挿入されるためゲート電荷の放電は緩やかであり、ＩＧＢＴ１２のＶｇｅは時刻ｔ６から時刻ｔ７にかけて緩やかに低下する。この遮断時間、時刻ｔ７−時刻ｔ６は、時刻ｔ２における遮断時間よりも緩やかになり、すなわち、ＩＧＢＴ１２はソフト遮断する。
【００４０】
時刻ｔ５以降の回路動作遅延時間と、ＩＧＢＴ１２のソフト遮断の遅延時間によってＩｃｅはＩｃｅｓからＩｃｅｐまで増加するが、その後、ＩＧＢＴ１２の遮断にともなって減少する。通常動作時のＩｃｅに比べ大きな電流値のＩｃｅｐで遮断するため、Ｖｃｅのサージ電圧も大きくなるが、ソフト遮断により抑えられＶｃｅｐとなる。通常動作時と同じ速度でＩＧＢＴ１２を遮断した際のＶｃｅ電圧は図中、破線のＶｃｅｂｋのようになる。
【００４１】
このように、ＩＧＢＴ１２のゲート端子に正電圧を印加するためのＮＰＮトランジスタ６と、ＩＧＢＴ１２のゲート端子に負電圧を印加するためのＰＮＰトランジスタ８と、ＩＧＢＴ１２のゲート端子に直列に接続されたゲート抵抗器１１と、ＮＰＮトランジスタ６と、ＰＮＰトランジスタ８とに直列に接続された遮断用抵抗器９と、遮断用抵抗器９に、正極がパワー半導体素子のゲート端子側となるように並列に接続された遮断用抵抗器切換え半導体スイッチ１０を設けた構成とすることで、ＩＧＢＴ１２のゲート端子に正負電圧を印加するためのトランジスタの駆動に、特別な駆動回路を必要とせず、一つの信号で駆動できると共に過電流異常時のソフト遮断動作においては、ソフト遮断動作を高速で切換えることが可能となる。
【００４２】
図３は、実施の形態１に係るゲート駆動回路の効果を説明するための図であり、図１とは別の回路図であり、参考文献１の回路と同等の方法を具現化した例の図である。図において、ＩＧＢＴ１２ａのゲート端子に直列に接続されたゲート抵抗器を２本直列でゲート抵抗器１１ａとゲート抵抗器１１ｂで構成し、その一方のゲート抵抗器１１ａと並列に、ゲート抵抗器切換え半導体スイッチ１０ａを設けた例を示している。なお、参考文献１の回路ではゲート抵抗器が並列になっているが図３の例はより一般的な直列の例を示している。図３では、符号の番号にａ等の添え字を付けているが、添え字のａ等を除いた数字の番号の構成部材に相当するものである。
【００４３】
このような回路の場合、ゲート抵抗器切換え半導体スイッチ１０ａのソース端子の電圧Ｖｄｄ１ａからＶｓｓ３ａまで振れるため、ゲート抵抗器切換え半導体スイッチ１０ａのＶｇｓは、動作状態によっては−Ｖｄｄ１ａ−Ｖｓｓ３ａの電圧が印加される。
【００４４】
前述した様に、Ｖｄｄには１５Ｖ、Ｖｓｓには１０〜１５Ｖの電圧が用いられるため、ゲート抵抗器切換え半導体スイッチ１０ａのＶｇｓには−２５〜３０Ｖが印加されることになる。
【００４５】
ゲート抵抗器切換え半導体スイッチ１０ａにＭＯＳＦＥＴを用いる場合、一般的なＭＯＳＦＥＴのＶｇｓ耐圧は２０〜３０Ｖであり、ゲート抵抗器切換え半導体スイッチ１０ａのゲート端子電圧ｖｇの駆動回路はＶｓｓ３を基準に動作させることができず、駆動回路用の電源には絶縁電源が必要になり、回路構成が複雑になるという問題があった。回路構成が複雑になるため、コスト高にもなっていた。また、ＩＧＢＴ１２のオン時、ＩＧＢＴ１２のゲート電荷を充電する経路にＭＯＳＦＥＴのボディダイオードが直列に挿入され、ゲート駆動回路の性能を損なう恐れがあった。
【００４６】
ゲート抵抗器切換え半導体スイッチ１０ａにバイポーラトランジスタを用いる方法も考えられるが、逆導通ダイオードを並列に使用しなければならず、ＩＧＢＴ１２のゲート電荷を充電する経路にダイオードが直列に挿入されてゲート駆動回路の性能を損なう他、ベース電圧の逆耐圧保護等も必要になるといった問題があった。また、バイポーラトランジスタにはオフ時の蓄積時間が存在するためゲート抵抗器切換え半導体スイッチ１０ａのオフ速度が遅くなり時刻ｔ６−時刻ｔ５の遅れ時間が長くなり、ソフト遮断時のＩＧＢＴ１２のエミッタ電流のピーク値Ｉｃｅｐが大きくなるという問題があった。
【００４７】
本発明では、ソフト遮断動作に必要な遮断用抵抗器９を切換える遮断用抵抗器切換え半導体スイッチ１０のＶｇｓは、ゲート駆動回路の負電源であるＶｓｓ３以下となるため、一般的なＭＯＳＦＥＴを用いることができ、簡便な回路構成で、遅延時間が少ないソフト遮断機能を有するゲート駆動回路を得ることができる。また、ＩＧＢＴ１２のゲート電荷を充電する経路にダイオードが直列に挿入されることがないため、高速でＩＧＢＴ１２をオンさせることが可能である。
【００４８】
なお、本実施の形態では、ＰＮＰトランジスタ８のエミッタ端子に遮断用抵抗器９と遮断用抵抗器切換え半導体スイッチ１０を接続した例を説明したが、遮断用抵抗器９と遮断用抵抗器切換え半導体スイッチ１０はＰＮＰトランジスタ８のコレクタ端子側に挿入されても同様の効果を得ることができる。
【００４９】
また、本実施の形態では、ゲート抵抗器１１をＩＧＢＴ１２のゲート端子に直列に接続した例を説明したが、ゲート抵抗器１１をＮＰＮトランジスタ６に直列に挿入しても良い。
【００５０】
また、本実施の形態では、ＩＧＢＴ１２の主回路電流であるＩｃｅを検出するために、電流検出器１４をＩＧＢＴ１２のエミッタ端子に挿入した例を示したが、コレクタ端子に挿入する他、ＩＧＢＴ１２のＩｃｅに相当する電流を検出できるか所であれば、電流検出器１４の挿入場所は問わない。
【００５１】
さらに、ＮＰＮトランジスタ６には、ＮチャネルＭＯＳＦＥＴを用いても良い。また、ＰＮＰトランジスタ８には、ＰチャネルＭＯＳＦＥＴを用いても良い。但し、この場合は、ゲート駆動回路の出力電圧はＮＰＮトランジスタとＰＮＰトランジスタを用いる場合に比べて若干低くなる。
【００５２】
また、本実施の形態では遮断用抵抗器切換え半導体スイッチ１０にＭＯＳＦＥＴを用いた例を示したが、ＮＰＮトランジスタ等の半導体スイッチを用いてもよい。ただし、ＮＰＮトランジスタを用いる場合はベース端子の逆耐圧保護回路やベース電流制限抵抗などの併用が必要である。
【００５３】
さらに、本実施の形態では、Ｉｃｅｓ検出後、遮断用抵抗器切換え半導体スイッチ１０を確実にオフした後、Ｖｂをローレベルにしてゲート駆動回路の出力をローレベルにする例を示したが、駆動回路１３の動作遅延時間と、遮断用抵抗器切換え半導体スイッチ１０の動作遅延時間が、アンド回路１６からＮＰＮトランジスタ６，ＰＮＰトランジスタ８の間の動作遅延時間よりも短ければ、制御回路の出力ｖｏｃ２とｖｏｃ１は同一タイミングでも良い。
【００５４】
また、本実施の形態では、駆動対象がＩＧＢＴの場合について説明したが、ＭＯＳＦＥＴ等の絶縁ゲート型パワー半導体素子であっても同様の効果を得られる。
【００５５】
以上のように、正電源と負電源とで動作するパワー半導体素子のゲート端子を駆動するゲート駆動回路であって、ゲート端子に正電圧を印加するＮＰＮトランジスタと、ＮＰＮトランジスタに直列に接続され、ベース端子がＮＰＮトランジスタのベース端子と同論理の信号で駆動され、ゲート端子に負電圧を印加するＰＮＰトランジスタと、ゲート端子に直列に接続されたゲート抵抗器と、ＰＮＰトランジスタに直列に接続された遮断用抵抗器と、正極がパワー半導体素子のゲート端子側となるように遮断用抵抗器に並列に接続された遮断用抵抗器切換え半導体スイッチと、パワー半導体素子の主回路に流れる電流を検出する電流検出手段と、電流検出手段によって検出された電流が予め設定された電流値を超える場合には、遮断用抵抗器切換え半導体スイッチをオフする制御回路とを備えたゲート駆動回路なので、簡便な回路構成で、高速に動作するゲート駆動回路を提供することである。
【００５６】
また、正電源と負電源とで動作するパワー半導体素子のゲート端子を駆動するゲート駆動回路であって、ゲート端子に正電圧を印加するＮチャネルＭＯＳＦＥＴと、ＮチャネルＭＯＳＦＥＴに直列に接続され、ベース端子がＮチャネルＭＯＳＦＥＴのベース端子と同論理の信号で駆動され、ゲート端子に負電圧を印加するＰチャネルトランジスタと、ゲート端子に直列に接続されたゲート抵抗器と、Ｐチャネルトランジスタに直列に接続された遮断用抵抗器と、正極がパワー半導体素子のゲート端子側となるように遮断用抵抗器に並列に接続された遮断用抵抗器切換え半導体スイッチと、パワー半導体素子の主回路に流れる電流を検出する電流検出手段と、電流検出手段によって検出された電流が予め設定された電流値を超える場合には、遮断用抵抗器切換え半導体スイッチをオフする制御回路とを備えたゲート駆動回路なので、簡便な回路構成で、高速に動作するゲート駆動回路を提供することである。
【００５７】
さらに、パワー半導体素子のゲート端子に正電圧を印加するためのＮＰＮトランジスタと、パワー半導体素子のゲート端子に負電圧を印加するためのＰＮＰトランジスタと、ＮＰＮトランジスタと、ＰＮＰトランジスタとに直列に接続された遮断用抵抗器と、遮断用抵抗器に、正極がパワー半導体素子のゲート端子側となるように並列に接続された遮断用抵抗器切換え半導体スイッチとを設けたので、パワー半導体素子の遮断時にゲート抵抗、すなわち、遮断用抵抗器を切換える遮断用抵抗器切換え半導体スイッチ素子の制御端子の電圧は、ゲート駆動回路の正電源の電圧に依存することなく設定ができるため、ゲート駆動回路の正電源を、パワー半導体素子の制御端子に適した高い電圧で駆動するゲート駆動回路を実現できると共に、ゲート抵抗器用スイッチ素子の制御端子の耐圧よりも十分に低い電圧で、ゲート抵抗器用スイッチ素子を駆動できる。
【００５８】
また、ＮＰＮトランジスタとＰＮＰトランジスタを同一の電位、または同一の論理で駆動できるため、ＮＰＮトランジスタとＰＮＰトランジスタの駆動には特別のレベルシフト回路や、論理反転回路を必要とせず、簡便で、高信頼性のゲート駆動回路を構成できる。
【符号の説明】
【００５９】
１ 正電源Ｖｄｄ、 ２ コモン電位、 ３ 負電源Ｖｓｓ、 ４ 入力端子、 ５ 正側ベース抵抗器、 ６ ＮＰＮトランジスタ、 ７ 負側ベース抵抗器、 ８ ＰＮＰトランジスタ、９ 遮断用抵抗器、１０ 遮断用抵抗器切換え半導体スイッチ、１１ ゲート抵抗器、１２ ＩＧＢＴ、 １３ 駆動回路、１４ 電流検出器、１５ 制御回路、１６ アンド回路。
【技術分野】
【０００１】
本発明は、パワー半導体素子のゲートを駆動するゲート駆動回路に関するものである。
【背景技術】
【０００２】
従来のパワー半導体素子駆動回路において、パワー半導体素子のゲート端子に挿入されるゲート抵抗器を切換える場合には、パワー半導体素子駆動回路の出力部に、パワー半導体素子のゲート端子に直列に接続されたゲート抵抗器を、２個のゲート抵抗器を並列に、または直列に接続して構成し、そのうち一方のゲート抵抗器への配線、またはそのうち一方のゲート抵抗器の両端をゲート抵抗器用スイッチ素子でオンオフすることで、パワー半導体素子のゲート抵抗器を切換えている（例えば、特許文献１）。
【０００３】
また、特許文献２、図８の例では、パワー半導体素子のゲート端子に正電圧を印加する半導体スイッチと、パワー半導体素子のゲート端子に負電圧を印加する半導体スイッチの双方にＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を用いると共に、それぞれ個別に別位相の反転した信号で駆動し、パワー半導体素子のゲート端子に負電圧を印加する半導体スイッチと直列にゲート抵抗器と、ゲート抵抗器用スイッチ素子からなる可変抵抗モジュールを用いて、ゲート抵抗器を切換えている。
【０００４】
このようなゲート駆動回路は、主に、パワー半導体素子の過電流遮断時に、緩やかに電流を遮断してサージ電圧を抑制する目的で用いられている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２７４６７２号公報（図１）
【特許文献２】特開２００８−２２０１１９号公報（図２、図８）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１のような回路方式では、ゲート抵抗器を切換えるゲート抵抗器用スイッチ素子にＭＯＳＦＥＴを用いる場合、高速なゲート抵抗器切換え動作が可能となるが、制御信号電圧、すなわちＭＯＳＦＥＴのゲート電圧を印加する際に、ゲート電圧がＭＯＳＦＥＴのゲート耐圧を超えないように駆動回路の電源電圧を低電圧で設計する必要があり、駆動回路の出力電圧が低下するとう問題があった。
【０００７】
駆動回路の出力電圧が低下しないように電源電圧を高く設計するためには、ゲート抵抗器用スイッチ素子の駆動用に、別途、絶縁型の電源回路を設ける必要があり、回路構成が複雑になるという問題があった。
【０００８】
ゲート抵抗器用スイッチ素子にバイポーラトランジスタとベース抵抗器を用いることで、ゲート抵抗器用スイッチ素子の制御端子の耐圧の課題を回避できるが、制御端子の耐圧保護のための部品を追加しなければならず、また、バイポーラトランジスタの蓄積時間によって、ゲート抵抗器の切換え時間に遅れが生じるという問題があった。
【０００９】
特許文献２のような回路方式では、パワー半導体素子のゲート端子に正電圧を印加するスイッチング素子にＭＯＳＦＥＴを使用しているため、パワー半導体素子駆動回路の出力電圧は、正の電源電圧よりもＭＯＳＦＥＴのゲートしきい値電圧分低い電圧しか出力できないという問題があった。
【００１０】
また、特許文献２のような回路方式では、パワー半導体素子のゲート端子に正電圧を印加するスイッチング素子と、パワー半導体素子のゲート端子に負電圧を印加するスイッチング素子とを反転した別の論理の信号で駆動する必要が有り、回路が複雑化するという問題があった。
【００１１】
また、特許文献２の図２，図８は回路動作を説明する模式図に過ぎず、スイッチで示された部品をどのように構成するのかが不明確で、具現化の際に多くの部品や絶縁電源が必要になるという問題があった。
【００１２】
本発明の目的は、上記のような問題点を解決するため、簡便な回路構成で、高速に動作するゲート駆動回路を提供することである。
【課題を解決するための手段】
【００１３】
この発明は、正電源と負電源とで動作するパワー半導体素子のゲート端子を駆動するゲート駆動回路であって、ゲート端子に正電圧を印加するＮＰＮトランジスタと、ＮＰＮトランジスタに直列に接続され、ベース端子がＮＰＮトランジスタのベース端子と同論理の信号で駆動され、ゲート端子に負電圧を印加するＰＮＰトランジスタと、ゲート端子に直列に接続されたゲート抵抗器と、ＰＮＰトランジスタに直列に接続された遮断用抵抗器と、正極がパワー半導体素子のゲート端子側となるように遮断用抵抗器に並列に接続された遮断用抵抗器切換え半導体スイッチと、パワー半導体素子の主回路に流れる電流を検出する電流検出手段と、電流検出手段によって検出された電流が予め設定された電流値を超える場合には、遮断用抵抗器切換え半導体スイッチをオフする制御回路とを備えたことを特徴としたゲート駆動回路である。
【発明の効果】
【００１４】
本発明によれば、簡便な回路構成で、高速に動作するゲート駆動回路を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１に係るゲート駆動回路を示す回路図である。
【図２】本発明の実施の形態１に係るゲート駆動回路の動作を説明する図である。
【図３】本発明の実施の形態１に係るゲート駆動回路の効果を説明するための図である。
【発明を実施するための形態】
【００１６】
実施の形態１．
図１は、実施の形態１に係るゲート駆動回路を示す回路図の一例であり、本発明に係るゲート駆動回路とゲート駆動されるＩＧＢＴ(Insulated Gate Bipolar Transistor)１２が接続された様子を示す回路図である。図において、Ｖｄｄ１はゲート駆動回路を動作させる正電源、Ｖｓｓ３は負電源、コモン電位２は正電源Ｖｄｄ１と負電源Ｖｓｓ３のコモン電位である。通常、ＩＧＢＴのゲート駆動回路の場合、正電源Ｖｄｄ１には１５Ｖ、負電源Ｖｓｓ３には１０〜１５Ｖの電圧が用いられる。
【００１７】
また、入力端子４は本ゲート駆動回路に信号を入力する入力端子Ｖｉｎで、アンド回路１６の一端を介してＮＰＮトランジスタ６のベースに接続される正側ベース抵抗器５、及び、ＰＮＰトランジスタ８のベースに接続される負側ベース抵抗器７にそれぞれ接続されている。
【００１８】
さらに、ゲート抵抗１１はＩＧＢＴ１２のゲートに直列に接続され、ＩＧＢＴ１２のオン時、オフ時のゲート電流を制限する。遮断用抵抗器９は、ＮＰＮトランジスタ６のエミッタ端子と、ＰＮＰトランジスタ８のエミッタ端子間に直列に接続され、ゲート駆動回路が駆動するＩＧＢＴ１２の異常遮断時のゲート電流を制限する。
【００１９】
また、遮断用抵抗器切換え半導体スイッチ１０は、遮断用抵抗器９と並列に接続され、ＩＧＢＴ１２の遮断時以外はオンすることによって、ゲート電流をバイパスする機能を持っている。
【００２０】
さらに、駆動回路１３は、遮断用抵抗器切換え半導体スイッチ１０のゲート電圧Ｖｇｓを出力し駆動するもので、駆動回路１３の電源ｖｃはコモン電位２へ、また、駆動回路１３のグランドＧは負電源Ｖｓｓ３へ接続されている。
【００２１】
また、電流検出器１４は、ＩＧＢＴ１２に流れるエミッタ電流Ｉｃｅを検出し、信号ｖｓとして制御回路１５へ出力する。
【００２２】
さらに、制御回路１５は、電流検出器１４からの信号ｖｓを受け、駆動回路１３にｖｏｃ２を出力し、アンド回路１６へｖｏｃ１を出力する。
【００２３】
次に、本実施の形態の回路動作について説明する。図２は、実施の形態１に係るゲート駆動回路の動作を説明する図であり、具体的には、ゲート駆動回路動作を説明するための各部の電圧を示したタイミングチャートである。
【００２４】
Ｖｉｎは本ゲート駆動回路の入力端子４に印加される入力電圧、ＩｃｅはＩＧＢＴ１２のエミッタ電流、ｖｏｃ２（＝ｖｇ）は制御回路１５が出力する、遮断用ゲート抵抗切換え半導体スイッチ１０の駆動信号、ｖｏｃ１は制御回路１５が出力する、本ゲート駆動回路の入力信号をオンオフするイネーブル信号、ＶｂはＮＰＮトランジスタ６、及びＰＮＰトランジスタ８を駆動するベース信号、Ｖｇｓは遮断用抵抗器切換え半導体スイッチ１０のゲート電圧、ＶｇｅはＩＧＢＴ１２を駆動するゲート電圧、ＶｃｅはＩＧＢＴ１２のコレクタエミッタ間電圧を示している。
【００２５】
図２のタイミングチャートをもとに、時刻を追って説明する。時刻ｔ１は通常動作時でＩＧＢＴ１２がオンするタイミングを示している。
【００２６】
通常動作時においては、制御回路１５の出力、ｖｏｃ１、ｖｏｃ２は共にハイレベルとなっており、アンド回路１６の一端にはハイレベルが入力され、Ｖｉｎの入力にともなってＶｂが伝達されるとともに、駆動回路１３にもハイレベルが入力され、遮断用抵抗器切換え半導体スイッチ１０のゲート電位Ｖｇは、ハイレベル、すなわち、コモン電位となっている。
【００２７】
したがって、時刻ｔ１では、ＮＰＮトランジスタ６はオン、ＰＮＰトランジスタ８はオフしており、ＩＧＢＴ１２のＶｇｅ＝Ｖｄｄ１となり、ＩＧＢＴ１２のゲート端子には、ＮＰＮトランジスタ６とゲート抵抗器１１を介して電荷が急速に充電され、ＩＧＢＴ１２は高速にオンする。
【００２８】
また、遮断用抵抗器切換え半導体スイッチ１０のＶｇｓは−Ｖｄｄ１となり、遮断用抵抗器切換え半導体スイッチ１０はオフしている。時刻ｔ２までこの状態が継続する。
【００２９】
時刻ｔ２は、通常動作時にＩＧＢＴ１２がオフするタイミングを示している。時刻ｔ２におけるＶｃｅの突起状の波形は、ＩＧＢＴ１２に流れるＩｃｅが遮断されたことによるサージ電圧の様子を表している。
【００３０】
時刻ｔ２では、Ｖｉｎがローレベルとなり入力されないため、Ｖｂもローレベルとなる。したがって、ＮＰＮトランジスタ６はオフ、ＰＮＰトランジスタ８はオンしており、ＩＧＢＴ１２のＶｇｅ＝−Ｖｓｓ３となり、遮断用抵抗器切換え半導体スイッチ１０のＶｇｓ＝Ｖｓｓ３となって、遮断用抵抗器切換え半導体スイッチ１０はオンしている。
【００３１】
ＩＧＢＴ１２のゲートの電荷はゲート抵抗器１１、遮断用抵抗器切換え半導体スイッチ１０とＰＮＰトランジスタ８を介して急速に放電され、ＩＧＢＴ１２は高速にオフする。時刻ｔ３までこの状態が継続する。
【００３２】
時刻ｔ３は、時刻ｔ１と同じく、通常動作時におけるＩＧＢＴ１２のオンタイミングであるので説明を省略する。
【００３３】
時刻ｔ４は、何らかの異常動作によって、ＩＧＢＴ１２のエミッタ電流Ｉｃｅが増加し始めた時刻を表している。この時刻ｔ４では、ＩＧＢＴ１２を制御するゲート駆動回路の動作には変化は無い。
【００３４】
時間と共にＩｃｅが増加し、電流検出器１４で検出されたＩｃｅが、あらかじめ、制御回路１５で設定された値、Ｉｃｅｓに到達する時刻ｔ５になると、制御回路１５は出力ｖｏｃ２にローレベルを出力する。なお、Ｉｃｅｓは、通常動作時のＩｃｅに対して１．５倍から２倍程度に設定されている。
【００３５】
この時刻ｔ５では、ＶｂがハイレベルでＮＰＮトランジスタ６はオンし、ＩＧＢＴ１２のＶｇｅには継続してオンの指令が伝達されており、Ｖｇｅ＝Ｖｄｄ１であるので、遮断用抵抗器切換え半導体スイッチ１０のゲート電位Ｖｇはコモン電位、ＶｇｓはＶｓｓ３となり、遮断用抵抗器切換え半導体スイッチ１０はオフする。
【００３６】
この時、Ｖｄｄ１が遮断用抵抗器切換え半導体スイッチ１０のドレイン端子に印加され、遮断用抵抗器切換え半導体スイッチ１０のゲート電位Ｖｇは−Ｖｓｓ３が印加されるが、遮断用抵抗器切換え半導体スイッチ１０のＶｇｓにはＶｓｓ３以上の電圧が印加されることは無く、Ｖｄｄ１とＶｓｓ３の直列電圧は、遮断用抵抗器切換え半導体スイッチ１０のＶｄｇに印加される。
【００３７】
時刻ｔ５から、制御回路１５であらかじめ設定された時間が経過し、時刻ｔ６になると制御回路１５は出力ｖｏｃ１にローレベルを出力する。これにより、アンド回路１６の一端がローレベルとなりＶｂの信号伝達が遮断され、ＮＰＮトランジスタ６はオフ、ＰＮＰトランジスタ８はオンする。
【００３８】
なお、前述したあらかじめ設定された時間、すなわち時刻ｔ５から時刻ｔ６までの時間とは、遮断用抵抗器切換え半導体スイッチ１０のオフが確定するまでの遅延時間をもとに設定された時間で、通常、５０ｎｓｅｃ〜５００ｎｓｅｃに設定する。
【００３９】
ＩＧＢＴ１２のゲート電荷は、ゲート抵抗１１と遮断用抵抗器９、ＰＮＰトランジスタ８を介して放電されるが、遮断用抵抗器９が直列に挿入されるためゲート電荷の放電は緩やかであり、ＩＧＢＴ１２のＶｇｅは時刻ｔ６から時刻ｔ７にかけて緩やかに低下する。この遮断時間、時刻ｔ７−時刻ｔ６は、時刻ｔ２における遮断時間よりも緩やかになり、すなわち、ＩＧＢＴ１２はソフト遮断する。
【００４０】
時刻ｔ５以降の回路動作遅延時間と、ＩＧＢＴ１２のソフト遮断の遅延時間によってＩｃｅはＩｃｅｓからＩｃｅｐまで増加するが、その後、ＩＧＢＴ１２の遮断にともなって減少する。通常動作時のＩｃｅに比べ大きな電流値のＩｃｅｐで遮断するため、Ｖｃｅのサージ電圧も大きくなるが、ソフト遮断により抑えられＶｃｅｐとなる。通常動作時と同じ速度でＩＧＢＴ１２を遮断した際のＶｃｅ電圧は図中、破線のＶｃｅｂｋのようになる。
【００４１】
このように、ＩＧＢＴ１２のゲート端子に正電圧を印加するためのＮＰＮトランジスタ６と、ＩＧＢＴ１２のゲート端子に負電圧を印加するためのＰＮＰトランジスタ８と、ＩＧＢＴ１２のゲート端子に直列に接続されたゲート抵抗器１１と、ＮＰＮトランジスタ６と、ＰＮＰトランジスタ８とに直列に接続された遮断用抵抗器９と、遮断用抵抗器９に、正極がパワー半導体素子のゲート端子側となるように並列に接続された遮断用抵抗器切換え半導体スイッチ１０を設けた構成とすることで、ＩＧＢＴ１２のゲート端子に正負電圧を印加するためのトランジスタの駆動に、特別な駆動回路を必要とせず、一つの信号で駆動できると共に過電流異常時のソフト遮断動作においては、ソフト遮断動作を高速で切換えることが可能となる。
【００４２】
図３は、実施の形態１に係るゲート駆動回路の効果を説明するための図であり、図１とは別の回路図であり、参考文献１の回路と同等の方法を具現化した例の図である。図において、ＩＧＢＴ１２ａのゲート端子に直列に接続されたゲート抵抗器を２本直列でゲート抵抗器１１ａとゲート抵抗器１１ｂで構成し、その一方のゲート抵抗器１１ａと並列に、ゲート抵抗器切換え半導体スイッチ１０ａを設けた例を示している。なお、参考文献１の回路ではゲート抵抗器が並列になっているが図３の例はより一般的な直列の例を示している。図３では、符号の番号にａ等の添え字を付けているが、添え字のａ等を除いた数字の番号の構成部材に相当するものである。
【００４３】
このような回路の場合、ゲート抵抗器切換え半導体スイッチ１０ａのソース端子の電圧Ｖｄｄ１ａからＶｓｓ３ａまで振れるため、ゲート抵抗器切換え半導体スイッチ１０ａのＶｇｓは、動作状態によっては−Ｖｄｄ１ａ−Ｖｓｓ３ａの電圧が印加される。
【００４４】
前述した様に、Ｖｄｄには１５Ｖ、Ｖｓｓには１０〜１５Ｖの電圧が用いられるため、ゲート抵抗器切換え半導体スイッチ１０ａのＶｇｓには−２５〜３０Ｖが印加されることになる。
【００４５】
ゲート抵抗器切換え半導体スイッチ１０ａにＭＯＳＦＥＴを用いる場合、一般的なＭＯＳＦＥＴのＶｇｓ耐圧は２０〜３０Ｖであり、ゲート抵抗器切換え半導体スイッチ１０ａのゲート端子電圧ｖｇの駆動回路はＶｓｓ３を基準に動作させることができず、駆動回路用の電源には絶縁電源が必要になり、回路構成が複雑になるという問題があった。回路構成が複雑になるため、コスト高にもなっていた。また、ＩＧＢＴ１２のオン時、ＩＧＢＴ１２のゲート電荷を充電する経路にＭＯＳＦＥＴのボディダイオードが直列に挿入され、ゲート駆動回路の性能を損なう恐れがあった。
【００４６】
ゲート抵抗器切換え半導体スイッチ１０ａにバイポーラトランジスタを用いる方法も考えられるが、逆導通ダイオードを並列に使用しなければならず、ＩＧＢＴ１２のゲート電荷を充電する経路にダイオードが直列に挿入されてゲート駆動回路の性能を損なう他、ベース電圧の逆耐圧保護等も必要になるといった問題があった。また、バイポーラトランジスタにはオフ時の蓄積時間が存在するためゲート抵抗器切換え半導体スイッチ１０ａのオフ速度が遅くなり時刻ｔ６−時刻ｔ５の遅れ時間が長くなり、ソフト遮断時のＩＧＢＴ１２のエミッタ電流のピーク値Ｉｃｅｐが大きくなるという問題があった。
【００４７】
本発明では、ソフト遮断動作に必要な遮断用抵抗器９を切換える遮断用抵抗器切換え半導体スイッチ１０のＶｇｓは、ゲート駆動回路の負電源であるＶｓｓ３以下となるため、一般的なＭＯＳＦＥＴを用いることができ、簡便な回路構成で、遅延時間が少ないソフト遮断機能を有するゲート駆動回路を得ることができる。また、ＩＧＢＴ１２のゲート電荷を充電する経路にダイオードが直列に挿入されることがないため、高速でＩＧＢＴ１２をオンさせることが可能である。
【００４８】
なお、本実施の形態では、ＰＮＰトランジスタ８のエミッタ端子に遮断用抵抗器９と遮断用抵抗器切換え半導体スイッチ１０を接続した例を説明したが、遮断用抵抗器９と遮断用抵抗器切換え半導体スイッチ１０はＰＮＰトランジスタ８のコレクタ端子側に挿入されても同様の効果を得ることができる。
【００４９】
また、本実施の形態では、ゲート抵抗器１１をＩＧＢＴ１２のゲート端子に直列に接続した例を説明したが、ゲート抵抗器１１をＮＰＮトランジスタ６に直列に挿入しても良い。
【００５０】
また、本実施の形態では、ＩＧＢＴ１２の主回路電流であるＩｃｅを検出するために、電流検出器１４をＩＧＢＴ１２のエミッタ端子に挿入した例を示したが、コレクタ端子に挿入する他、ＩＧＢＴ１２のＩｃｅに相当する電流を検出できるか所であれば、電流検出器１４の挿入場所は問わない。
【００５１】
さらに、ＮＰＮトランジスタ６には、ＮチャネルＭＯＳＦＥＴを用いても良い。また、ＰＮＰトランジスタ８には、ＰチャネルＭＯＳＦＥＴを用いても良い。但し、この場合は、ゲート駆動回路の出力電圧はＮＰＮトランジスタとＰＮＰトランジスタを用いる場合に比べて若干低くなる。
【００５２】
また、本実施の形態では遮断用抵抗器切換え半導体スイッチ１０にＭＯＳＦＥＴを用いた例を示したが、ＮＰＮトランジスタ等の半導体スイッチを用いてもよい。ただし、ＮＰＮトランジスタを用いる場合はベース端子の逆耐圧保護回路やベース電流制限抵抗などの併用が必要である。
【００５３】
さらに、本実施の形態では、Ｉｃｅｓ検出後、遮断用抵抗器切換え半導体スイッチ１０を確実にオフした後、Ｖｂをローレベルにしてゲート駆動回路の出力をローレベルにする例を示したが、駆動回路１３の動作遅延時間と、遮断用抵抗器切換え半導体スイッチ１０の動作遅延時間が、アンド回路１６からＮＰＮトランジスタ６，ＰＮＰトランジスタ８の間の動作遅延時間よりも短ければ、制御回路の出力ｖｏｃ２とｖｏｃ１は同一タイミングでも良い。
【００５４】
また、本実施の形態では、駆動対象がＩＧＢＴの場合について説明したが、ＭＯＳＦＥＴ等の絶縁ゲート型パワー半導体素子であっても同様の効果を得られる。
【００５５】
以上のように、正電源と負電源とで動作するパワー半導体素子のゲート端子を駆動するゲート駆動回路であって、ゲート端子に正電圧を印加するＮＰＮトランジスタと、ＮＰＮトランジスタに直列に接続され、ベース端子がＮＰＮトランジスタのベース端子と同論理の信号で駆動され、ゲート端子に負電圧を印加するＰＮＰトランジスタと、ゲート端子に直列に接続されたゲート抵抗器と、ＰＮＰトランジスタに直列に接続された遮断用抵抗器と、正極がパワー半導体素子のゲート端子側となるように遮断用抵抗器に並列に接続された遮断用抵抗器切換え半導体スイッチと、パワー半導体素子の主回路に流れる電流を検出する電流検出手段と、電流検出手段によって検出された電流が予め設定された電流値を超える場合には、遮断用抵抗器切換え半導体スイッチをオフする制御回路とを備えたゲート駆動回路なので、簡便な回路構成で、高速に動作するゲート駆動回路を提供することである。
【００５６】
また、正電源と負電源とで動作するパワー半導体素子のゲート端子を駆動するゲート駆動回路であって、ゲート端子に正電圧を印加するＮチャネルＭＯＳＦＥＴと、ＮチャネルＭＯＳＦＥＴに直列に接続され、ベース端子がＮチャネルＭＯＳＦＥＴのベース端子と同論理の信号で駆動され、ゲート端子に負電圧を印加するＰチャネルトランジスタと、ゲート端子に直列に接続されたゲート抵抗器と、Ｐチャネルトランジスタに直列に接続された遮断用抵抗器と、正極がパワー半導体素子のゲート端子側となるように遮断用抵抗器に並列に接続された遮断用抵抗器切換え半導体スイッチと、パワー半導体素子の主回路に流れる電流を検出する電流検出手段と、電流検出手段によって検出された電流が予め設定された電流値を超える場合には、遮断用抵抗器切換え半導体スイッチをオフする制御回路とを備えたゲート駆動回路なので、簡便な回路構成で、高速に動作するゲート駆動回路を提供することである。
【００５７】
さらに、パワー半導体素子のゲート端子に正電圧を印加するためのＮＰＮトランジスタと、パワー半導体素子のゲート端子に負電圧を印加するためのＰＮＰトランジスタと、ＮＰＮトランジスタと、ＰＮＰトランジスタとに直列に接続された遮断用抵抗器と、遮断用抵抗器に、正極がパワー半導体素子のゲート端子側となるように並列に接続された遮断用抵抗器切換え半導体スイッチとを設けたので、パワー半導体素子の遮断時にゲート抵抗、すなわち、遮断用抵抗器を切換える遮断用抵抗器切換え半導体スイッチ素子の制御端子の電圧は、ゲート駆動回路の正電源の電圧に依存することなく設定ができるため、ゲート駆動回路の正電源を、パワー半導体素子の制御端子に適した高い電圧で駆動するゲート駆動回路を実現できると共に、ゲート抵抗器用スイッチ素子の制御端子の耐圧よりも十分に低い電圧で、ゲート抵抗器用スイッチ素子を駆動できる。
【００５８】
また、ＮＰＮトランジスタとＰＮＰトランジスタを同一の電位、または同一の論理で駆動できるため、ＮＰＮトランジスタとＰＮＰトランジスタの駆動には特別のレベルシフト回路や、論理反転回路を必要とせず、簡便で、高信頼性のゲート駆動回路を構成できる。
【符号の説明】
【００５９】
１ 正電源Ｖｄｄ、 ２ コモン電位、 ３ 負電源Ｖｓｓ、 ４ 入力端子、 ５ 正側ベース抵抗器、 ６ ＮＰＮトランジスタ、 ７ 負側ベース抵抗器、 ８ ＰＮＰトランジスタ、９ 遮断用抵抗器、１０ 遮断用抵抗器切換え半導体スイッチ、１１ ゲート抵抗器、１２ ＩＧＢＴ、 １３ 駆動回路、１４ 電流検出器、１５ 制御回路、１６ アンド回路。
【特許請求の範囲】
【請求項１】
正電源と負電源とで動作するパワー半導体素子のゲート端子を駆動するゲート駆動回路であって、
前記ゲート端子に正電圧を印加するＮＰＮトランジスタと、
前記ＮＰＮトランジスタに直列に接続され、ベース端子が前記ＮＰＮトランジスタのベース端子と同論理の信号で駆動され、前記ゲート端子に負電圧を印加するＰＮＰトランジスタと、
前記ゲート端子に直列に接続されたゲート抵抗器と、
前記ＰＮＰトランジスタに直列に接続された遮断用抵抗器と、
正極が前記パワー半導体素子のゲート端子側となるように前記遮断用抵抗器に並列に接続された遮断用抵抗器切換え半導体スイッチと、
前記パワー半導体素子の主回路に流れる電流を検出する電流検出手段と、
前記電流検出手段によって検出された電流が予め設定された電流値を超える場合には、前記遮断用抵抗器切換え半導体スイッチをオフする制御回路と
を備えたことを特徴とするゲート駆動回路。
【請求項２】
正電源と負電源とで動作するパワー半導体素子のゲート端子を駆動するゲート駆動回路であって、
前記ゲート端子に正電圧を印加するＮチャネルＭＯＳＦＥＴと、
前記ＮチャネルＭＯＳＦＥＴに直列に接続され、ベース端子が前記ＮチャネルＭＯＳＦＥＴのベース端子と同論理の信号で駆動され、前記ゲート端子に負電圧を印加するＰチャネルトランジスタと、
前記ゲート端子に直列に接続されたゲート抵抗器と、
前記Ｐチャネルトランジスタに直列に接続された遮断用抵抗器と、
正極が前記パワー半導体素子のゲート端子側となるように前記遮断用抵抗器に並列に接続された遮断用抵抗器切換え半導体スイッチと、
前記パワー半導体素子の主回路に流れる電流を検出する電流検出手段と、
前記電流検出手段によって検出された電流が予め設定された電流値を超える場合には、前記遮断用抵抗器切換え半導体スイッチをオフする制御回路と
を備えたことを特徴とするゲート駆動回路。
【請求項３】
遮断用抵抗器切換え半導体スイッチの駆動回路の正電源は、ゲート駆動回路の電源のグランド電位とし、
前記遮断用抵抗器切換え半導体スイッチの駆動回路の負電源は、前記ゲート駆動回路の電源の負電源としたことを特徴とする請求項１または２に記載のゲート駆動回路。
【請求項１】
正電源と負電源とで動作するパワー半導体素子のゲート端子を駆動するゲート駆動回路であって、
前記ゲート端子に正電圧を印加するＮＰＮトランジスタと、
前記ＮＰＮトランジスタに直列に接続され、ベース端子が前記ＮＰＮトランジスタのベース端子と同論理の信号で駆動され、前記ゲート端子に負電圧を印加するＰＮＰトランジスタと、
前記ゲート端子に直列に接続されたゲート抵抗器と、
前記ＰＮＰトランジスタに直列に接続された遮断用抵抗器と、
正極が前記パワー半導体素子のゲート端子側となるように前記遮断用抵抗器に並列に接続された遮断用抵抗器切換え半導体スイッチと、
前記パワー半導体素子の主回路に流れる電流を検出する電流検出手段と、
前記電流検出手段によって検出された電流が予め設定された電流値を超える場合には、前記遮断用抵抗器切換え半導体スイッチをオフする制御回路と
を備えたことを特徴とするゲート駆動回路。
【請求項２】
正電源と負電源とで動作するパワー半導体素子のゲート端子を駆動するゲート駆動回路であって、
前記ゲート端子に正電圧を印加するＮチャネルＭＯＳＦＥＴと、
前記ＮチャネルＭＯＳＦＥＴに直列に接続され、ベース端子が前記ＮチャネルＭＯＳＦＥＴのベース端子と同論理の信号で駆動され、前記ゲート端子に負電圧を印加するＰチャネルトランジスタと、
前記ゲート端子に直列に接続されたゲート抵抗器と、
前記Ｐチャネルトランジスタに直列に接続された遮断用抵抗器と、
正極が前記パワー半導体素子のゲート端子側となるように前記遮断用抵抗器に並列に接続された遮断用抵抗器切換え半導体スイッチと、
前記パワー半導体素子の主回路に流れる電流を検出する電流検出手段と、
前記電流検出手段によって検出された電流が予め設定された電流値を超える場合には、前記遮断用抵抗器切換え半導体スイッチをオフする制御回路と
を備えたことを特徴とするゲート駆動回路。
【請求項３】
遮断用抵抗器切換え半導体スイッチの駆動回路の正電源は、ゲート駆動回路の電源のグランド電位とし、
前記遮断用抵抗器切換え半導体スイッチの駆動回路の負電源は、前記ゲート駆動回路の電源の負電源としたことを特徴とする請求項１または２に記載のゲート駆動回路。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２０１２−２５３９７４（Ｐ２０１２−２５３９７４Ａ）
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願番号】特願２０１１−１２６４１２（Ｐ２０１１−１２６４１２）
【出願日】平成２３年６月６日（２０１１．６．６）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願日】平成２３年６月６日（２０１１．６．６）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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