電源回路
【課題】高速スイッチング素子である電圧駆動型トランジスタ(MOSFET)のターンオン・オフ時の電圧変化(dV/dt)と電流変化(di/dt)を緩和して、ノイズとサージ電圧の発生を抑制する電源回路を提供する。
【解決手段】トランス2に流れる電流をスイッチングさせるためのMOSFET1のゲート抵抗値を、スイッチング期間内で、MOSFET1のドレイン電圧Vdsの変化の検出と共に切り替える、MOSFET1のゲート電圧Vgは、MOSFET1のゲート電圧の最大定格Vgmax以下とする。
【解決手段】トランス2に流れる電流をスイッチングさせるためのMOSFET1のゲート抵抗値を、スイッチング期間内で、MOSFET1のドレイン電圧Vdsの変化の検出と共に切り替える、MOSFET1のゲート電圧Vgは、MOSFET1のゲート電圧の最大定格Vgmax以下とする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、サージ電圧とノイズの発生を抑制可能な電源回路に関する。
【背景技術】
【0002】
MOS(Metal-Oxide-Semiconductor)ゲート構造の電界効果トランジスタ(MOSFET: Metal-Oxide-Semiconductor Field-Effect Transistor)や絶縁ゲート型バイポーラトランジスタ(IGBT:Insulated Gate Bipolar Transistor)などの電圧駆動型トランジスタは、pn接合を利用したバイポーラトランジスタなどの電流駆動型のトランジスタと比べ、ターンオン、或いは、ターンオフ時のスイッチング速度が速いことから、高速スイッチング素子として高周波のインバータ装置やスイッチング電源に用いられている。
【0003】
電圧駆動型トランジスタは、この高速スイッチング特性により、サージ電圧とノイズが発生し、このサージ電圧による自素子の破壊の問題と、ノイズによる他の電子機器への妨害の問題が生じる。サージ電圧とノイズは、電圧駆動型トランジスタのゲート端子に流れるゲート電流値に応じて大きくなる。
【0004】
電圧駆動型トランジスタのサージ電圧とノイズを減少させるには、電圧駆動型トランジスタのスイッチング時に、制御端子(ゲート端子など)への電圧の印加(オン)および制御端子(ゲート端子など)への電圧の除去(オフ)を緩やかに行い、スイッチング速度を遅くすれば良い。しかし、スイッチング速度を遅くすると、スイッチング損失が増加する問題が生じる。
【0005】
従来は、電源回路に於ける電圧駆動型トランジスタのスイッチング損失を増加させず、ゲート端子へのオン期間またはオフ期間に於けるゲート抵抗値を電流値に応じて変える技術、または、ノイズが発生する電流値以上でのみ電流値の変化率(di/dt)を抑制するための技術が提案されている。
【0006】
ここで、本発明の電源回路に係るフライバックコンバータの制御方式について簡単に説明する。
【0007】
スイッチング電源回路とは、低圧の直流電源から、安定化された所定の出力電圧(直流電圧)を得る回路をいう。
スイッチング電源回路の制御方式には、所定周波数を有するPWM(Pulse Width Modulation)信号のオンデューティによって出力電圧を制御する他励式コンバータ方式と、入力電源電圧に応じてスイッチング周波数を変化させる自励式コンバータ方式とがある。自励式コンバータ方式は、RCC(Ring Choke Converter)方式とも呼ばれている。
【0008】
図7は、比較例1に於ける電源回路を示す図である。
【0009】
(電源回路の構成)
電源回路10は、スイッチング制御IC42と、出力バッファ6と、MOSFET1と、トランス2と、整流ダイオードD40と、平滑コンデンサC40と、負荷Z40と、分圧抵抗RinU,RinDと、フィードバック抵抗Rfbとを有している。スイッチング制御IC42は、基準電圧源43と、エラーアンプ44と、発振器46と、比較器47と、バッファ48とを具えている。
【0010】
スイッチング制御IC42の出力側は、出力バッファ6に接続されている。出力バッファ6の出力側は、MOSFET1のゲート端子Gに接続されている。MOSFET1のドレイン端子Dは、トランス2の一次側巻線を介してIG電源に接続されている。MOSFET1のソース端子Sは、グランドに接続されている。
トランス2の二次巻線は、順方向に接続された整流ダイオードD40を介して、平滑コンデンサC40と分圧抵抗RinU,RinDと負荷Z40とに並列接続されている。
分圧抵抗RinUと、分圧抵抗RinDとが接続されているノードは、スイッチング制御IC42の入力端子に接続されている。このノードには、フィードバック電圧Vfbが発生している。
【0011】
スイッチング制御IC42の入力端子は、エラーアンプ44の反転入力端子に接続されている。基準電圧源43の出力側は、エラーアンプ44の非反転入力端子に接続されている。エラーアンプ44の出力端子は、比較器47の非反転入力端子に接続されていると共に、このスイッチング制御IC42の外部に設けられたフィードバック抵抗Rfbを介して、エラーアンプ44の反転入力端子に接続されている。
発振器46の出力側は、比較器47の反転入力端子に接続されている。比較器47の出力端子は、バッファ48に接続されている。バッファ48の出力側は、このスイッチング制御IC42の出力端子に接続されている。
【0012】
この電源回路10は、基準電圧Vrefとフィードバック電圧Vfbの電圧差を演算し、この電圧差に応じたオンデューティのPWM信号を出力バッファ6に出力している。出力バッファ6は、MOSFET1のゲート端子GにPWM信号を入力してスイッチングしている。
PWM信号は、MOSFET1のドレイン端子Dとソース端子Sの間のオン/オフ制御を行う。MOSFET1のドレイン端子Dとソース端子Sとの間のオン/オフ(スイッチング)に伴い、トランス2の一次巻線には、IG電源からのスイッチング信号であるパルス電流が流れる。
【0013】
トランス2の一次巻線にスイッチング信号であるパルス電流が流れると共に、トランス2が駆動され、トランス2の二次巻線にもパルス電流が徐々に増大する。このパルス電流は、整流ダイオードD40と平滑コンデンサC40によって整流されて、二次側電圧を発生する。二次側電圧は、負荷Z40に流れると共に、分圧抵抗RinU,RinDによって分圧され、エラーアンプ44の反転入力端子に印加される。
【0014】
ここで、PWM信号のオンデューティが短い場合には、MOSFET1がスイッチングできなくなるという問題について、以下説明する。
【0015】
図8(a)〜(c)は、比較例1に於けるMOSFETの動作を示す図である。
図8(a)の縦軸は、駆動パルスを示している。図8(b)の縦軸は、ゲート電圧Vgを示している。図8(c)の縦軸は、ドレイン電圧Vdsを示している。図8(a)〜(c)の横軸は、共通する時間tを示している。更に、図8(b)にMOSFET1のゲート閾値電圧Vthを点線で示している。
駆動パルスは、出力バッファ6に入力されるPWM信号を示している。ゲート電圧Vgは、MOSFET1のゲート端子Gの電圧を示している。ドレイン電圧Vdsは、MOSFET1のドレイン端子Dの電圧を示している。
【0016】
初期状態に於いて、駆動パルスはLレベルであり、ゲート電圧Vgは0Vであり、ドレイン電圧VdsはHレベルである。
駆動パルスがHレベルに立上ると、ゲート電圧Vgは、所定の充電カーブで立上る。ゲート電圧Vgがゲート閾値電圧Vthに達すると、ドレイン電圧Vdsは急激に立ち下がる、この立下りが終了すると、ゲート電圧Vgは再び所定の充電カーブで立上る。図8の下部には、MOSFET1のミラーオン期間Monが示されている。
駆動パルスがLレベルに立下ると、ゲート電圧Vgは、所定の放電カーブで立下る。ゲート電圧Vgがゲート閾値電圧Vthに達したのち、ゲート電圧Vgが再び所定の放電カーブで立下がり始めると、ドレイン電圧Vdsは急激に立ち上がり、Hレベルに達する。図8の下部には、MOSFET1のミラーオフ期間Moffが示されている。
【0017】
原則としてMOSFET1のゲート電圧Vgは、ゲート抵抗値とゲート容量値で構成されるRC回路(Resistor-Capacitor circuit)による充電カーブまたは放電カーブとなる。ゲート抵抗値とは、ゲート端子Gに供給される電流またはゲート端子Gから流出する電流を決める抵抗値である。ゲート端子Gに供給される電流を決める抵抗値を、以下、ゲート充電抵抗値という。ゲート端子Gから流出する電流を決める抵抗値を、以下、ゲート放電抵抗値という。ゲート容量値とは、ゲート端子Gを構成するゲート電極(M)と、その下部に設けられている絶縁膜である酸化膜(O)、そして、その下層の半導体層(S)で形成されるMOS容量である。
MOSFET1のゲート電圧Vgには、ミラーオン期間Mon、ミラーオフ期間Moffが発生する。ミラーオン期間Monとは、ゲートに電流を流入させているにも関わらず、ゲート電圧Vgが一定になり、スイッチングが遅くなるミラー効果が発生している期間のことをいう。ミラーオフ期間Moffとは、ゲートから電流を流出させているにも関わらず、ゲート電圧Vgが一定になり、スイッチングが遅くなるミラー効果が発生している期間のことをいう。
したがって、MOSFET1を飽和動作領域で駆動させるためには、ゲート電圧Vgがゲート閾値電圧Vth以下である時間よりも駆動パルスを長く設定する必要がある。
【0018】
図9(a)〜(c)は、比較例1に於けるMOSFETの最小オンデューティの動作を示す図である。
図9(a)の縦軸は、駆動パルスを示している。図9(b)の縦軸は、ゲート電圧Vgを示している。図9(c)の縦軸は、ドレイン電圧Vdsを示している。図9(a)〜(c)の横軸は、共通する時間tを示している。更に、図9(b)にMOSFET1のゲート閾値電圧Vthを点線で示している。
図9(a)〜(c)は、MOSFET1を飽和動作領域で動作させられない場合を示している。ここで飽和動作領域とは、ゲート電圧Vgが、ゲート閾値電圧Vth以上となる領域をいう。
駆動パルスは、出力バッファ6に入力されるPWM信号を示している。ゲート電圧Vgは、MOSFET1のゲート端子Gの電圧を示している。ドレイン電圧Vdsは、MOSFET1のドレイン端子Dの電圧を示している。
初期状態に於いて、駆動パルスはLレベルである。ゲート電圧Vgは、0Vである。ドレイン電圧Vdsは、Hレベルである。
駆動パルスがHレベルに立上ると、ゲート電圧Vgは、所定の充電カーブで立上る。ゲート電圧Vgがゲート閾値電圧Vthに達すると、ドレイン電圧Vdsは急激に立ち下がる、この立下りが終了したとき、駆動パルスはLレベルに立ち下がっている。すなわち、MOSFET1のミラーオン期間Monが終了しないまま、ミラーオフ期間Moffとなる。
駆動パルスがLレベルに立下ると、ゲート電圧Vgは、所定時間だけゲート閾値電圧Vthとなったのち、所定の放電カーブで立下る。ゲート電圧Vgが再び所定の放電カーブで立下がり始めると、ドレイン電圧Vdsは急激に立ち上がり、Hレベルに達する。図9の下部には、MOSFET1のミラーオフ期間Moffが示されている。
このときMOSFET1は、ミラーオン期間Monが終了しないまま、ミラーオフ期間Moffとなる。MOSFET1は、ゲート電圧Vgがゲート閾値電圧Vth以下のままである不完全オン状態で動作する。不完全オン状態では、MOSFET1の発熱による電力損失も大きい。
【0019】
MOSFET1のゲート抵抗値を小さくすると、MOSFET1のスイッチング効率が向上する。しかし、単にMOSFET1のスイッチング速度を速くすると、サージ電圧とノイズが発生する虞がある。
【0020】
そこで、MOSFET1のオフ動作時にゲート抵抗値を小さくすることで、オフ時間を短縮する方法が考えられる。
【0021】
図10は、比較例2〜4に於ける電源回路の要部の構成を示す図である。
図10(a)は、比較例2の電源回路の要部の構成を示す図である。図10(b)は、比較例3の電源回路の要部の構成を示す図である。図10(c)は、比較例4の電源回路の要部の構成を示す図である。前述した図7に示す比較例1の電源回路と同一の要素には同一の符号を付与している。
【0022】
図10(a)に示す比較例2の電源回路10は、比較例1の電源回路10とは異なり、出力バッファ6の出力側は、順方向に接続されたダイオードD1と逆方向に接続されたダイオードD2とが接続されている。ダイオードD1のカソード端子は、抵抗Rg1を介してMOSFET1のゲート端子Gに接続されている。ダイオードD2のアノード端子は、抵抗Rg2を介してMOSFET1のゲート端子Gに接続されている。それ以外の構成は、図7に示す比較例1の電源回路10と同様である。
MOSFET1がオン動作の場合、ゲート充電抵抗値は抵抗Rg1の抵抗値である。MOSFET1がオフ動作の場合、ゲート放電抵抗値は抵抗Rg2の抵抗値である。抵抗Rg1の抵抗値は、抵抗Rg2の抵抗値よりも大きく設定されている。オン動作の時のゲート充電抵抗値よりも、オフ動作の時のゲート放電抵抗値の方が小さいので、ゲート電圧Vgの充電カーブよりも、放電カーブの方が急峻となる。
【0023】
図10(b)に示す比較例3の電源回路10は、比較例1の電源回路10とは異なり、出力バッファ6の出力側は、逆方向に接続されたダイオードD3と抵抗Rg1とが接続されている。ダイオードD3のアノード端子は、抵抗Rg3を介してMOSFET1のゲート端子Gに接続されている。抵抗Rg1はMOSFET1のゲート端子Gに接続されている。出力バッファ6は、プッシュプル方式で構成されている。それ以外の構成は、図7に示す比較例1の電源回路10と同様である。
MOSFET1がオン動作の場合、ゲート充電抵抗値は抵抗Rg1の抵抗値である。MOSFET1がオフ動作の場合、ゲート放電抵抗値は((Rg1×Rg3)÷(Rg1+Rg3))である。オン動作の時のゲート充電抵抗値よりも、オフ動作の時のゲート放電抵抗値の方が小さいので、ゲート電圧Vgの充電カーブよりも、放電カーブの方が急峻となる。
【0024】
図10(c)に示す比較例4の電源回路10は、比較例1の電源回路10とは異なり、出力バッファ6の出力側は、抵抗Rg1を介してMOSFET1のゲート端子Gに接続されている。出力バッファ6は、プッシュプル方式で構成されている。抵抗RCは、電源Vccと出力バッファ6との間に接続されている。それ以外の構成は、図7に示す比較例1の電源回路10と同様である。
【0025】
MOSFET1がオン動作の場合、ゲート充電抵抗値は抵抗(Rg1+RC)である。MOSFET1がオフ動作の場合、ゲート放電抵抗値は抵抗Rg1である。オン動作の時のゲート充電抵抗値よりも、オフ動作の時のゲート放電抵抗値の方が小さいので、ゲート電圧Vgの充電カーブよりも、放電カーブの方が急峻となる。
【0026】
図11(a)〜(c)は、比較例2〜4に於けるMOSFETのオフ時にゲート放電抵抗値を小さくした動作を示す図である。図11(a)の縦軸は、駆動パルスを示している。図11(b)の縦軸は、ゲート電圧Vgを示している。図11(c)の縦軸は、ドレイン電圧Vdsを示している。図11(a)〜(c)の横軸は、共通する時間tを示している。更に、図11(b)にMOSFET1のゲート閾値電圧Vthを点線で示している。
駆動パルスは、出力バッファ6に入力されるPWM信号を示している。ゲート電圧Vgは、MOSFET1のゲート端子Gの電圧を示している。ドレイン電圧Vdsは、MOSFET1のドレイン端子Dの電圧を示している。
MOSFET1のオフ動作時に、ゲート放電抵抗値を小さくすることで、MOSFET1のターンオフ動作時間を短くすると共に、ターンオン動作時間を長くすることが可能である。これにより、ゲート電圧Vgを飽和領域で確実に動作させることが可能である。
【0027】
図12(a)〜(c)は、比較例2〜4に於けるMOSFETのオフ時にゲート放電抵抗値を小さくしなかった動作を示す図である。図12(a)の縦軸は、駆動パルスを示している。図12(b)の縦軸は、ゲート電圧Vgを示している。図12(c)の縦軸は、ドレイン電圧Vdsを示している。図12(a)〜(c)の横軸は、共通する時間tを示している。更に、図12(b)にMOSFET1のゲート閾値電圧Vthを点線で示している。
駆動パルスは、出力バッファ6に入力されるPWM信号を示している。ゲート電圧Vgは、MOSFET1のゲート端子Gの電圧を示している。ドレイン電圧Vdsは、MOSFET1のドレイン端子Dの電圧を示している。
MOSFET1のゲート放電抵抗値を変化させない場合、駆動パルスがLレベルになったときに、MOSFET1のターンオフ動作時間は、図11を参照して説明したMOSFETのオフ時にゲート放電抵抗値を小さくした場合と比べて長くなる。これにより、駆動パルスがHレベルになる時間幅が所定期間よりも短くなると、ゲート電圧Vgが非飽和領域で動作する虞がある。
【0028】
特許文献1に開示された絶縁ゲート型半導体装置の駆動方法および装置は、ターンオン時に於いて、ゲート抵抗値を変化させるための遅延回路により時間t1の前後で、駆動回路が、より大きい抵抗値のゲート抵抗からより小さい抵抗値のゲート抵抗に切り替えることで、ターンオン時のIGBTに供給するゲート電流の時間変化率(di/dt)を低減させている。
以下、特許文献1に開示された技術を比較例5として、MOSFETの動作を示す。
【0029】
図13(a)〜(c)は、比較例5に於けるMOSFETの動作を示す図である。図13(a)の縦軸は、駆動パルスを示している。図13(b)の縦軸は、ゲート電圧Vgを示している。図13(c)の縦軸は、ドレイン電圧Vdsを示している。図13(a)〜(c)の横軸は、共通する時間tを示している。更に、図13(b)にMOSFET1のゲート閾値電圧Vthを点線で示している。
ミラーオン期間Monおよびミラーオフ期間Moffを考慮し、ターンオン時またはターンオフ時に、ゲート放電抵抗値を高い抵抗値に設定している。これにより、図13(b)に示すように、図12(b)と比べてゲート電圧Vgの飽和領域が大きくなっている。
【0030】
また、特許文献2に開示された電圧駆動型素子の駆動方法およびその回路は、電圧駆動型素子をターンオンまたはターンオフさせるときの駆動電圧を、抵抗器を介して検出し、この検出電圧値に応じて抵抗器の抵抗値を変化させ、電圧駆動型素子に印加するゲート電圧の増加速度または減少速度を遅くすることで、ターンオン時またはターンオフ時の電圧変化dV/dt、電流変化di/dtを緩和している。
以下、特許文献2に開示された技術を比較例6として、MOSFETの動作を示す。
【0031】
図14(a)〜(c)は、比較例6に於けるMOSFETの動作を示す図である。図14(a)の縦軸は、駆動パルスを示している。図14(b)の縦軸は、ゲート電圧Vgを示している。図14(c)の縦軸は、ドレイン電圧Vdsを示している。図14(a)〜(c)の横軸は、共通する時間tを示している。更に、図14(b)にMOSFET1のゲート閾値電圧Vthを点線で示している。
特許文献2に記載の技術により、図14(b)に示すように、図13(b)と比べてゲート電圧Vgが急峻に立ち上がり、かつ、ゲート電圧Vgの飽和領域が大きくなっている。
【先行技術文献】
【特許文献】
【0032】
【特許文献1】特開平9−046201号公報
【特許文献2】特開平6−291631号公報
【発明の概要】
【発明が解決しようとする課題】
【0033】
特許文献1に開示された技術は、タイマを使ってゲート抵抗を切替えているので、入力電圧の変化に追随できない虞がある。
【0034】
そこで本発明は、タイマを使わずに電圧駆動型トランジスタのサージ電圧とノイズの発生を抑止し、ゲート電圧を充分に飽和させて損失を少なくするように、電圧駆動型トランジスタのスイッチング動作に応じたゲート抵抗値の切り替えが可能な電源回路を提供することを課題とする。
【課題を解決するための手段】
【0035】
前記目的を達成するために、請求項1に記載の発明は、トランスと、前記トランスの一次巻線にドレイン端子が接続され、ゲート端子に印加されたスイッチング信号によって前記一次巻線に流れる電流をスイッチングするスイッチング素子と、前記スイッチング素子のドレイン端子の電圧が閾値以下のとき、前記スイッチング素子のゲート端子に供給される電流値を決定するゲート抵抗値を低い値に切り替えるゲート抵抗値切替部と、を備えたことを特徴とする電源回路とした。
【0036】
このようにすることで、本発明の電源回路によれば、ドレイン端子の電圧が閾値以下のときにゲート抵抗値を低い値に切り替えるように構成したので、タイマを使わずに高速スイッチング素子である電圧駆動型トランジスタサージ電圧とノイズの発生を抑止し、ゲート電圧を充分に飽和させて損失を少なくすることが可能となる。
【0037】
請求項2に記載の発明は、前記ゲート抵抗値切替部は更に、前記スイッチング素子のドレイン端子の電圧が閾値以下で、かつ、前記スイッチング信号がHレベルのとき、前記スイッチング素子のゲート端子に供給される電流値を決定するゲート抵抗値を低い値に切り替えることを特徴とする請求項1に記載の電源回路とした。
【0038】
このようにすることで、本発明の電源回路によれば、スイッチング信号がLレベルのときには、ゲート抵抗値を切替えないように構成したので、ドレイン電圧が共振(リンギング)しても、MOSFETのスイッチング動作に応じたゲート抵抗値の切り替えが可能である。
【0039】
本発明の請求項3に係る電源回路は、前記スイッチング信号のHレベルは、前記スイッチング素子のゲート耐圧以下となることを特徴とする請求項1または請求項2に記載の電源回路とした。
【0040】
このようにすることで、本発明の電源回路によれば、MOSFET1のゲート電圧Vgは、最大定格Vgmaxに制限されるので、MOSFET1の破壊を抑止することが可能である。
【0041】
本発明の請求項4に係る電源回路は、請求項1ないし請求項3のいずれか一項に記載の電源回路は更に、前記スイッチング信号をバッファリングして、そのまま前記スイッチング素子のゲート端子に出力する出力バッファを有し、前記出力バッファの入力端子には電圧制限素子が接続され、前記スイッチング素子のゲート耐圧以下となるように電圧が制限されていることを特徴とする電源回路とした。
【0042】
このようにすることで、本発明の電源回路によれば、出力バッファの出力信号は、スイッチング素子のゲート耐圧以下となるように構成されているので、MOSFET1のゲート電圧Vgは、最大定格Vgmaxに制限される。よって、MOSFET1の破壊を抑止することが可能である。
【0043】
本発明の請求項5に係る電源回路は、前記スイッチング素子は、MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)、MISFET(Metal-Insulator-Semiconductor Field-Effect Transistor)、IGBT(Insulated Gate Bipolar Transistor)のいずれかであることを特徴とする請求項1ないし請求項4のいずれか一項に記載の電源回路とした。
【0044】
このようにすることで、本発明の電源回路によれば、MOSFET、MISFET、IGBTのいずれかをスイッチング素子として使用可能である。
【0045】
本発明の請求項6に係る電源回路は、請求項1ないし請求項5のいずれか一項に記載の電源回路は、シングルエンディッドフォワード方式、プッシュプル方式、ハーフブリッジ方式、フルブリッジ方式、降圧チョッパ方式、マグアンプ方式、昇圧チョッパ方式、極性反転チョッパ方式のいずれか1つであることを特徴とする電源回路とした。
【0046】
このようにすることで、本発明の電源回路によれば、上記方式のいずれかを採用することが可能である。
【発明の効果】
【0047】
本発明に係る電源回路によれば、タイマを使わずに電圧駆動型トランジスタのサージ電圧とノイズの発生を抑止し、ゲート電圧を充分に飽和させて損失を少なくすることと、電圧駆動型トランジスタのコレクタ側に共振波形(リンギング)が発生しても、電圧駆動型トランジスタのスイッチング動作に応じたゲート抵抗値の切り替えが可能な電源回路を提供することができる。
【図面の簡単な説明】
【0048】
【図1】第1の実施形態に於ける電源回路の要部の構成を示す図である。
【図2】第1の実施形態に於けるMOSFETの動作を示す図である。
【図3】第1の実施形態に於けるMOSFETの電流連続モード時の動作を示す図である。
【図4】第1の実施形態に於けるMOSFETの電流不連続モード時の動作を示す図である。
【図5】第2の実施形態に於ける電源回路の要部の構成を示す図である。
【図6】第3の実施形態に於ける電源回路の要部の構成を示す図である。
【図7】比較例1に於ける電源回路を示す図である。
【図8】比較例1に於けるMOSFETの動作を示す図である。
【図9】比較例1に於けるMOSFETの最小オンデューティの動作を示す図である。
【図10】比較例2〜4に於ける電源回路の要部の構成を示す図である。
【図11】比較例2〜4に於けるMOSFETのオフ時にゲート抵抗値を小さくした動作を示す図である。
【図12】比較例2〜4に於けるMOSFETのオフ時にゲート抵抗値を小さくしなかった動作を示す図である。
【図13】比較例5に於けるMOSFETの動作を示す図である。
【図14】比較例6に於けるMOSFETの動作を示す図である。
【発明を実施するための形態】
【0049】
以降、本発明を実施するための形態を、図面を参照して詳細に説明する。
【0050】
(第1の実施形態の構成)
【0051】
図1は、第1の実施形態に於ける電源回路の要部の構成を示す図である。
電源回路10は、抵抗RBと、ゲート駆動バッファ回路6と、抵抗RC4と、スイッチ素子SW3と、抵抗RC5と、抵抗RDCと、高速スイッチング素子であるMOSFET1と、トランス2とを備えている。ゲート駆動バッファ回路6は、npnトランジスタQ1とpnpトランジスタQ2とを有している。
抵抗RBは、ゲート駆動バッファ回路6の入力側に接続されている。ゲート駆動バッファ回路6は、npnトランジスタQ1とpnpトランジスタQ2によって構成されたエミッタファロアプッシュプル回路である。ゲート駆動バッファ回路6は、入力信号をそのまま出力信号に変換して出力する。ゲート駆動バッファ回路6の入力端子は、npnトランジスタQ1とpnpトランジスタQ2のベース端子に接続されている。npnトランジスタQ1のエミッタ端子は、pnpトランジスタQ2のエミッタ端子に接続され、更に、このゲート駆動バッファ回路6の出力端子に接続されている。
npnトランジスタQ1のコレクタ端子は、抵抗RC4と抵抗RC5とに接続されている。抵抗RC4は、電源Vccに接続されている。抵抗RC5は、スイッチ素子SW3を介して電源Vccに接続されている。pnpトランジスタQ2のコレクタ端子は、抵抗RDCを介してグランドに接続されている。
ゲート駆動バッファ回路6の出力側は、MOSFET1のゲート端子Gに接続されている。MOSFET1のドレイン端子Dは、トランス2の一次側巻線を介してIG電源に接続されている。MOSFET1のソース端子Sはグランドに接続されている。
MOSFET1は、ゲート端子Gに信号が入力されると、ドレイン端子Dとソース端子Sとの間をオフする。
スイッチ素子SW3は、制御端子の電圧が閾値以下になると、スイッチを接続する。ここでは、制御端子はMOSFET1のドレイン端子Dに接続されているので、ドレイン電圧Vdsが閾値以下になると、スイッチを接続する。
スイッチ素子SW3が接続されていない場合、npnトランジスタQ1のコレクタ端子と電源Vccとの間の抵抗値は、抵抗RC4の抵抗値である。スイッチ素子SW3が接続されている場合、npnトランジスタQ1のコレクタ端子と電源Vccとの間の抵抗値は、抵抗RC4と抵抗RC5とが並列接続された抵抗値(1/((1/RC4)+(1/RC5)))となる。電源Vccからゲート駆動バッファ回路6のnpnトランジスタQ1を介してゲート端子Gに電流が供給される。よって、この電流を決定するのは、npnトランジスタQ1のコレクタ端子と電源Vccとの間の抵抗値であり、MOSFET1のゲート抵抗値となる。すなわち、ゲート抵抗値切替部であるスイッチ素子SW3は、ドレイン電圧Vdsが閾値以下になると、MOSFET1のゲート抵抗値を低い値に切替える。
【0052】
(第1の実施形態の動作)
図2(a)〜(c)は、第1の実施形態に於けるMOSFETの動作を示す図である。
図2(a)の縦軸は、駆動パルスを示している。図2(b)の縦軸は、ゲート電圧Vgを示している。図2(c)の縦軸は、ドレイン電圧Vdsを示している。図2(a)〜(c)の横軸は、共通する時間tを示している。更に、図2(b)にMOSFET1のゲート閾値電圧Vthを点線で示している。
【0053】
駆動パルスは、出力バッファ6に入力されるPWM信号を示している。ゲート電圧Vgは、MOSFET1のゲート端子Gの電圧を示している。ドレイン電圧Vdsは、MOSFET1のドレイン端子Dの電圧を示している。
初期状態では、駆動パルスはLレベルである。ゲート電圧Vgは0Vである。ドレイン電圧VdsはHレベルである。このとき、MOSFET1はスイッチオフしている。スイッチ素子SW3はスイッチを切り離しているので、MOSFET1のゲート抵抗値は、抵抗RC4の抵抗値である。
【0054】
駆動パルスがHレベルになると、MOSFET1のゲート電圧Vgが上昇し始める。ゲート電圧Vgがゲート閾値電圧Vthに達すると、ドレイン電圧VdsがHレベルからLレベルに変化する。この時点では、MOSFET1のゲート充電抵抗値は、抵抗RC4の抵抗値のままである。
そして、ドレイン電圧VdsがLレベルに低下した時点A(二重矢印)で、スイッチ素子SW3がスイッチを接続する。MOSFET1のゲート充電抵抗値は、抵抗RC4と抵抗RC5とが並列接続された抵抗値(1/((1/RC4)+(1/RC5)))となる。これにより、MOSFET1のゲート充電抵抗値は低下し、MOSFET1のゲート電圧Vgは、二重矢印Bに示すように、更に急峻に増加する。
【0055】
駆動パルスがLレベルになると、MOSFET1のゲート電圧Vgは、ゲート放電抵抗RDCを介してゲートに充電されていた電荷が放電されることにより、電圧が下降する。ゲート電圧Vgがゲート閾値電圧Vthに達すると、しばらくゲート閾値電圧Vthのままとなる。MOSFET1のゲート充電抵抗値は、抵抗値(1/((1/RC4)+(1/RC5))))である。すなわち、スイッチ素子SW3は、MOSFET1のドレイン端子Dの電圧が閾値以下のとき、MOSFET1のゲート充電抵抗値を低い値に切り替えている。
【0056】
ゲート電圧Vgがゲート閾値電圧Vth以下に下降し始めたとき、ドレイン電圧VdsがLレベルからHレベルに変化する。スイッチ素子SW3はスイッチを切り離すので、MOSFET1のゲート充電抵抗値は、抵抗RC4の抵抗値となる。
MOSFET1がオンするとき、サージ電圧とノイズが発生する。よって、本実施形態では、MOSFET1がオンしたのちに、ゲート抵抗値を切替えて、ゲート電圧Vgの上昇を速くしている。これにより、サージ電圧とノイズの発生を抑止し、ゲート電圧Vgの上昇を速め、かつゲート電圧Vgを充分に飽和させて損失を少なくしている。
【0057】
(第1の実施形態の効果)
以上説明した第1の実施形態では、次の(A)のような効果がある。
(A) タイマを使わずにMOSFETのサージ電圧とノイズの発生を抑止し、ゲート電圧Vgの上昇を速め、かつゲート電圧Vgを充分に飽和させて損失を少なくしている。
【0058】
(第2の実施形態が解決する課題)
第2の実施形態の構成を説明する前に、第2の実施形態の解決課題について、図3を参照して説明する。
図3(a)〜(c)は、第1の実施形態に於けるMOSFETの電流連続モード時の動作を示す図である。
図3(a)の縦軸は、駆動パルスを示している。図3(b)の縦軸は、ゲート電圧Vgを示している。図3(c)の縦軸は、ドレイン電圧Vdsを示している。図3(a)〜(c)の横軸は、共通する時間tを示している。更に、図3(b)にMOSFET1のゲート閾値電圧Vthを点線で示している。
駆動パルスは、出力バッファ6に入力されるPWM信号を示している。ゲート電圧Vgは、MOSFET1のゲート端子Gの電圧を示している。ドレイン電圧Vdsは、MOSFET1のドレイン端子Dの電圧を示している。
図3(c)に示すように、ドレイン電圧Vdsは、駆動パルスのHレベルとLレベルとに追従して切り替わっている。ドレイン電圧Vdsにはノイズが載っておらず、スイッチ素子SW3は、ドレイン電圧Vdsに基いてゲート抵抗値を切替えることができる。
【0059】
図4(a)〜(c)は、第1の実施形態に於けるMOSFETの電流不連続モード時の動作を示す図である。
図4(a)の縦軸は、駆動パルスを示している。図4(b)の縦軸は、ゲート電圧Vgを示している。図4(c)の縦軸は、ドレイン電圧Vdsを示している。図4(a)〜(c)の横軸は、共通する時間tを示している。更に、図4(b)にMOSFET1のゲート閾値電圧Vthを点線で示している。
駆動パルスは、出力バッファ6に入力されるPWM信号を示している。ゲート電圧Vgは、MOSFET1のゲート端子Gの電圧を示している。ドレイン電圧Vdsは、MOSFET1のドレイン端子Dの電圧を示している。
電源回路10において、負荷が軽い場合や、フライバックコンバータ以外の降圧モード(ステップダウン)の場合には、電流不連続モードの動作となる。図4(c)に示すように、ドレイン電圧Vdsの電圧波形に共振(リンギング)が発生する。このように負荷が軽い場合には、ドレイン電圧VdsとMOSFET1のスイッチ動作との関連性が失われるので、ゲート電圧Vgが0Vのときにスイッチ素子SW3を接続してしまう虞がある。
【0060】
同様に、フライバックコンバータ以外の降圧モード(ステップダウン)の場合には、MOSFET1がオンすると、フライバックの場合とは逆にドレイン電圧Vdsが上がり、ドレイン電圧Vdsが共振(リンギング)する現象が発生する。このときも同様に、ドレイン電圧VdsとMOSFET1のスイッチ動作との関連性が失われるので、ゲート電圧Vgが0Vのときにスイッチ素子SW3を接続してしまう虞がある。
以下、第2の実施形態によって、上記の課題を解決する。
【0061】
(第2の実施形態の構成)
本発明の第2の実施形態の電源回路10Aでは、負荷が軽い場合や、フライバックコンバータ以外の降圧モード(ステップダウン)の場合においても、MOSFET1に駆動パルスが入力され、かつ、ドレイン電圧Vdsが低下したことを検出してゲート抵抗値を切り替える構成とした。
【0062】
図5は、第2の実施形態に於ける電源回路の要部の構成を示す図である。図1に示す第1の実施形態の電源回路10と同一の要素には同一の符号を付与している。
本実施形態の電源回路10Aは、第1の実施形態の電源回路10と同様の構成に加えて更に、論理積回路7と反転回路8とを有している。
駆動パルスは、反転回路8に接続されている。反転回路8の出力側は、論理積回路7の第1の入力側に接続されている。MOSFET1のドレイン端子Dは、論理積回路7の第2の入力側に接続されている。論理積回路7の出力側は、スイッチ素子SW3の制御入力に接続されている。
論理積回路7は、第1の入力側の二値の信号と、第2の入力側の二値の信号との論理積を出力する。反転回路8は、入力側の二値の信号を反転して出力する。
その他の構成は、図1に示す第1の実施形態の電源回路10と同様である。
ゲート抵抗値切替部であるスイッチ素子SW3と論理積回路7と反転回路8とは、駆動パルスがHレベルで、かつ、ドレイン電圧Vdsが閾値以下になると、MOSFET1のゲート抵抗値を低い値に切替える。
【0063】
(第2の実施形態の動作)
第1の実施形態の電源回路10では、ドレイン電圧Vdsによってスイッチ素子SW3を切替えているので、ドレイン電圧Vdsが共振(リンギング)したときに、ゲート電圧Vgが0Vのときにスイッチ素子SW3を接続してしまう誤動作となる。
第2の実施形態の電源回路10Aは、駆動パルスの反転信号と、ドレイン電圧Vdsとの論理積によって、スイッチ素子SW3を切替えている。
【0064】
つまり、駆動パルスの反転信号によってドレイン電圧Vdsの共振(リンギング)がマスクされるため、低負荷時にドレイン電圧Vdsが共振(リンギング)しても、MOSFET1のスイッチング動作に応じたゲート抵抗値の切り替えが可能である。
【0065】
(第2の実施形態の効果)
以上説明した第2の実施形態では、次の(B)のような効果がある。
(B) ドレイン電圧Vdsが共振(リンギング)しても、MOSFET1のスイッチング動作に応じたゲート抵抗値の切り替えが可能である。
【0066】
(第3の実施形態が解決する課題)
この第2の実施形態の電源回路10Aにおいては、トランス2に入力されるIG電圧が高くなると、MOSFET1に印加されるゲート電圧VgがMOSFET1の最大定格Vgmaxを超える虞がある。
以下、第3の実施形態によって、上記の課題を解決する。
【0067】
(第3の実施形態の構成)
図6は、第3の実施形態に於ける電源回路の要部の構成を示す図である。図5に示す第2の実施形態の電源回路10Aと同一の要素には同一の符号を付与している。
第3の実施形態の電源回路10Bは、第2の実施形態の電源回路10Aの機能に加えて更に、MOSFET1に最大定格Vgmax以上のゲート電圧Vgが印加されることを防止している。
【0068】
本実施形態の電源回路10Bは、第2の実施形態の電源回路10Aと同様の構成に加えて更に、ゲート駆動バッファ回路6の入力側とグランドとの間に、MOSFET1の最大定格Vgmax以上のゲート電圧Vgの印加を防止する電圧制限素子として、ツェナーダイオードZD9を逆方向に接続している。
ツェナーダイオードZD9は、最大定格Vgmax以上の電圧が逆方向に印加されると、電流を流して電圧の上昇を抑止する。
【0069】
(第3の実施形態の動作)
本実施形態の電源回路10Bにおいて、ツェナーダイオードZD9を付加することで、ゲート駆動バッファ回路6への入力電圧を最大定格Vgmaxに制限する。ゲート駆動バッファ回路6の入力と出力とが等しいので、MOSFET1のゲート電圧Vgも同様に最大定格Vgmaxに制限される。
これにより、MOSFET1の破壊を抑止することが可能である。
【0070】
(第3の実施形態の効果)
以上説明した第3の実施形態では、次の(C)のような効果がある。
(C) MOSFET1のゲート電圧Vgは、最大定格Vgmaxに制限されるので、MOSFET1の破壊を抑止することが可能である。
【0071】
(変形例)
本発明は、上記実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲で、変更実施が可能である。この利用形態や変形例としては、例えば、次の(a)〜(e)のようなものがある。
【0072】
(a) 第1〜第3の実施形態の電源回路10,10A,10Bは、MOSFET1を高速スイッチング素子として用いている。しかし、これに限定されず、MISFET(Metal-Insulator-Semiconductor Field-Effect Transistor)、IGBTなどに代表される電圧駆動型トランジスタのいずれに適用しても良い。
【0073】
(b) 第1〜第3の実施形態の電源回路10,10A,10Bは、スイッチ素子SW3によって抵抗の接続/非接続を切替え、MOSFET1のゲート抵抗値を切替えている。しかし、これに限定されず、MOSFET1のゲート端子Gに流入/流出する電流値を切替えられれば良い。例えば、可変抵抗素子によって、MOSFET1のゲート抵抗値を切替えも良い。MOSFET1に電流を供給する電圧源の電圧値を切替えても良い。MOSFET1に電流を供給する電流源の電流値を切替えても良い。
【0074】
(c) 第1〜第3の実施形態の電源回路10,10A,10Bは、駆動パルスとしてPWM信号を用いている。しかし、これに限られず、PFM(Pulse Frequency Modulation)信号を用いても良い。
【0075】
(d) 第3の実施形態の電源回路10Bにおいて、ゲート駆動バッファ回路6への入力電圧を最大定格Vgmaxに制限している。しかし、これに限られず、MOSFET1のゲート端子Gに電圧制限素子を接続し、最大定格Vgmaxに制限しても良い。
【0076】
(e) 第1〜第3の実施形態の電源回路10,10A,10Bは、いずれもフライバック方式のスイッチング電源回路である。しかし、これに限られず、シングルエンディッドフォワード方式、プッシュプル方式、ハーフブリッジ方式、フルブリッジ方式、降圧チョッパ方式、マグアンプ方式、昇圧チョッパ方式、極性反転チョッパ方式など、いずれの方式の電源回路に本発明を適用しても良い。
【符号の説明】
【0077】
1 MOSFET(スイッチング素子)
2 トランス
SW3 スイッチ素子(ゲート抵抗値切替部)
RC4 抵抗
RC5 抵抗
6 ゲート駆動バッファ回路(出力バッファ)
7 論理積回路(ゲート抵抗値切替部)
8 反転回路(ゲート抵抗値切替部)
ZD9 ツェナーダイオード(電圧制限素子)
10、10A、10B 電源回路
Vds ドレイン電圧
Vg ゲート電圧
Vth ゲート閾値電圧
Vgmax ゲート電圧の最大定格
【技術分野】
【0001】
本発明は、サージ電圧とノイズの発生を抑制可能な電源回路に関する。
【背景技術】
【0002】
MOS(Metal-Oxide-Semiconductor)ゲート構造の電界効果トランジスタ(MOSFET: Metal-Oxide-Semiconductor Field-Effect Transistor)や絶縁ゲート型バイポーラトランジスタ(IGBT:Insulated Gate Bipolar Transistor)などの電圧駆動型トランジスタは、pn接合を利用したバイポーラトランジスタなどの電流駆動型のトランジスタと比べ、ターンオン、或いは、ターンオフ時のスイッチング速度が速いことから、高速スイッチング素子として高周波のインバータ装置やスイッチング電源に用いられている。
【0003】
電圧駆動型トランジスタは、この高速スイッチング特性により、サージ電圧とノイズが発生し、このサージ電圧による自素子の破壊の問題と、ノイズによる他の電子機器への妨害の問題が生じる。サージ電圧とノイズは、電圧駆動型トランジスタのゲート端子に流れるゲート電流値に応じて大きくなる。
【0004】
電圧駆動型トランジスタのサージ電圧とノイズを減少させるには、電圧駆動型トランジスタのスイッチング時に、制御端子(ゲート端子など)への電圧の印加(オン)および制御端子(ゲート端子など)への電圧の除去(オフ)を緩やかに行い、スイッチング速度を遅くすれば良い。しかし、スイッチング速度を遅くすると、スイッチング損失が増加する問題が生じる。
【0005】
従来は、電源回路に於ける電圧駆動型トランジスタのスイッチング損失を増加させず、ゲート端子へのオン期間またはオフ期間に於けるゲート抵抗値を電流値に応じて変える技術、または、ノイズが発生する電流値以上でのみ電流値の変化率(di/dt)を抑制するための技術が提案されている。
【0006】
ここで、本発明の電源回路に係るフライバックコンバータの制御方式について簡単に説明する。
【0007】
スイッチング電源回路とは、低圧の直流電源から、安定化された所定の出力電圧(直流電圧)を得る回路をいう。
スイッチング電源回路の制御方式には、所定周波数を有するPWM(Pulse Width Modulation)信号のオンデューティによって出力電圧を制御する他励式コンバータ方式と、入力電源電圧に応じてスイッチング周波数を変化させる自励式コンバータ方式とがある。自励式コンバータ方式は、RCC(Ring Choke Converter)方式とも呼ばれている。
【0008】
図7は、比較例1に於ける電源回路を示す図である。
【0009】
(電源回路の構成)
電源回路10は、スイッチング制御IC42と、出力バッファ6と、MOSFET1と、トランス2と、整流ダイオードD40と、平滑コンデンサC40と、負荷Z40と、分圧抵抗RinU,RinDと、フィードバック抵抗Rfbとを有している。スイッチング制御IC42は、基準電圧源43と、エラーアンプ44と、発振器46と、比較器47と、バッファ48とを具えている。
【0010】
スイッチング制御IC42の出力側は、出力バッファ6に接続されている。出力バッファ6の出力側は、MOSFET1のゲート端子Gに接続されている。MOSFET1のドレイン端子Dは、トランス2の一次側巻線を介してIG電源に接続されている。MOSFET1のソース端子Sは、グランドに接続されている。
トランス2の二次巻線は、順方向に接続された整流ダイオードD40を介して、平滑コンデンサC40と分圧抵抗RinU,RinDと負荷Z40とに並列接続されている。
分圧抵抗RinUと、分圧抵抗RinDとが接続されているノードは、スイッチング制御IC42の入力端子に接続されている。このノードには、フィードバック電圧Vfbが発生している。
【0011】
スイッチング制御IC42の入力端子は、エラーアンプ44の反転入力端子に接続されている。基準電圧源43の出力側は、エラーアンプ44の非反転入力端子に接続されている。エラーアンプ44の出力端子は、比較器47の非反転入力端子に接続されていると共に、このスイッチング制御IC42の外部に設けられたフィードバック抵抗Rfbを介して、エラーアンプ44の反転入力端子に接続されている。
発振器46の出力側は、比較器47の反転入力端子に接続されている。比較器47の出力端子は、バッファ48に接続されている。バッファ48の出力側は、このスイッチング制御IC42の出力端子に接続されている。
【0012】
この電源回路10は、基準電圧Vrefとフィードバック電圧Vfbの電圧差を演算し、この電圧差に応じたオンデューティのPWM信号を出力バッファ6に出力している。出力バッファ6は、MOSFET1のゲート端子GにPWM信号を入力してスイッチングしている。
PWM信号は、MOSFET1のドレイン端子Dとソース端子Sの間のオン/オフ制御を行う。MOSFET1のドレイン端子Dとソース端子Sとの間のオン/オフ(スイッチング)に伴い、トランス2の一次巻線には、IG電源からのスイッチング信号であるパルス電流が流れる。
【0013】
トランス2の一次巻線にスイッチング信号であるパルス電流が流れると共に、トランス2が駆動され、トランス2の二次巻線にもパルス電流が徐々に増大する。このパルス電流は、整流ダイオードD40と平滑コンデンサC40によって整流されて、二次側電圧を発生する。二次側電圧は、負荷Z40に流れると共に、分圧抵抗RinU,RinDによって分圧され、エラーアンプ44の反転入力端子に印加される。
【0014】
ここで、PWM信号のオンデューティが短い場合には、MOSFET1がスイッチングできなくなるという問題について、以下説明する。
【0015】
図8(a)〜(c)は、比較例1に於けるMOSFETの動作を示す図である。
図8(a)の縦軸は、駆動パルスを示している。図8(b)の縦軸は、ゲート電圧Vgを示している。図8(c)の縦軸は、ドレイン電圧Vdsを示している。図8(a)〜(c)の横軸は、共通する時間tを示している。更に、図8(b)にMOSFET1のゲート閾値電圧Vthを点線で示している。
駆動パルスは、出力バッファ6に入力されるPWM信号を示している。ゲート電圧Vgは、MOSFET1のゲート端子Gの電圧を示している。ドレイン電圧Vdsは、MOSFET1のドレイン端子Dの電圧を示している。
【0016】
初期状態に於いて、駆動パルスはLレベルであり、ゲート電圧Vgは0Vであり、ドレイン電圧VdsはHレベルである。
駆動パルスがHレベルに立上ると、ゲート電圧Vgは、所定の充電カーブで立上る。ゲート電圧Vgがゲート閾値電圧Vthに達すると、ドレイン電圧Vdsは急激に立ち下がる、この立下りが終了すると、ゲート電圧Vgは再び所定の充電カーブで立上る。図8の下部には、MOSFET1のミラーオン期間Monが示されている。
駆動パルスがLレベルに立下ると、ゲート電圧Vgは、所定の放電カーブで立下る。ゲート電圧Vgがゲート閾値電圧Vthに達したのち、ゲート電圧Vgが再び所定の放電カーブで立下がり始めると、ドレイン電圧Vdsは急激に立ち上がり、Hレベルに達する。図8の下部には、MOSFET1のミラーオフ期間Moffが示されている。
【0017】
原則としてMOSFET1のゲート電圧Vgは、ゲート抵抗値とゲート容量値で構成されるRC回路(Resistor-Capacitor circuit)による充電カーブまたは放電カーブとなる。ゲート抵抗値とは、ゲート端子Gに供給される電流またはゲート端子Gから流出する電流を決める抵抗値である。ゲート端子Gに供給される電流を決める抵抗値を、以下、ゲート充電抵抗値という。ゲート端子Gから流出する電流を決める抵抗値を、以下、ゲート放電抵抗値という。ゲート容量値とは、ゲート端子Gを構成するゲート電極(M)と、その下部に設けられている絶縁膜である酸化膜(O)、そして、その下層の半導体層(S)で形成されるMOS容量である。
MOSFET1のゲート電圧Vgには、ミラーオン期間Mon、ミラーオフ期間Moffが発生する。ミラーオン期間Monとは、ゲートに電流を流入させているにも関わらず、ゲート電圧Vgが一定になり、スイッチングが遅くなるミラー効果が発生している期間のことをいう。ミラーオフ期間Moffとは、ゲートから電流を流出させているにも関わらず、ゲート電圧Vgが一定になり、スイッチングが遅くなるミラー効果が発生している期間のことをいう。
したがって、MOSFET1を飽和動作領域で駆動させるためには、ゲート電圧Vgがゲート閾値電圧Vth以下である時間よりも駆動パルスを長く設定する必要がある。
【0018】
図9(a)〜(c)は、比較例1に於けるMOSFETの最小オンデューティの動作を示す図である。
図9(a)の縦軸は、駆動パルスを示している。図9(b)の縦軸は、ゲート電圧Vgを示している。図9(c)の縦軸は、ドレイン電圧Vdsを示している。図9(a)〜(c)の横軸は、共通する時間tを示している。更に、図9(b)にMOSFET1のゲート閾値電圧Vthを点線で示している。
図9(a)〜(c)は、MOSFET1を飽和動作領域で動作させられない場合を示している。ここで飽和動作領域とは、ゲート電圧Vgが、ゲート閾値電圧Vth以上となる領域をいう。
駆動パルスは、出力バッファ6に入力されるPWM信号を示している。ゲート電圧Vgは、MOSFET1のゲート端子Gの電圧を示している。ドレイン電圧Vdsは、MOSFET1のドレイン端子Dの電圧を示している。
初期状態に於いて、駆動パルスはLレベルである。ゲート電圧Vgは、0Vである。ドレイン電圧Vdsは、Hレベルである。
駆動パルスがHレベルに立上ると、ゲート電圧Vgは、所定の充電カーブで立上る。ゲート電圧Vgがゲート閾値電圧Vthに達すると、ドレイン電圧Vdsは急激に立ち下がる、この立下りが終了したとき、駆動パルスはLレベルに立ち下がっている。すなわち、MOSFET1のミラーオン期間Monが終了しないまま、ミラーオフ期間Moffとなる。
駆動パルスがLレベルに立下ると、ゲート電圧Vgは、所定時間だけゲート閾値電圧Vthとなったのち、所定の放電カーブで立下る。ゲート電圧Vgが再び所定の放電カーブで立下がり始めると、ドレイン電圧Vdsは急激に立ち上がり、Hレベルに達する。図9の下部には、MOSFET1のミラーオフ期間Moffが示されている。
このときMOSFET1は、ミラーオン期間Monが終了しないまま、ミラーオフ期間Moffとなる。MOSFET1は、ゲート電圧Vgがゲート閾値電圧Vth以下のままである不完全オン状態で動作する。不完全オン状態では、MOSFET1の発熱による電力損失も大きい。
【0019】
MOSFET1のゲート抵抗値を小さくすると、MOSFET1のスイッチング効率が向上する。しかし、単にMOSFET1のスイッチング速度を速くすると、サージ電圧とノイズが発生する虞がある。
【0020】
そこで、MOSFET1のオフ動作時にゲート抵抗値を小さくすることで、オフ時間を短縮する方法が考えられる。
【0021】
図10は、比較例2〜4に於ける電源回路の要部の構成を示す図である。
図10(a)は、比較例2の電源回路の要部の構成を示す図である。図10(b)は、比較例3の電源回路の要部の構成を示す図である。図10(c)は、比較例4の電源回路の要部の構成を示す図である。前述した図7に示す比較例1の電源回路と同一の要素には同一の符号を付与している。
【0022】
図10(a)に示す比較例2の電源回路10は、比較例1の電源回路10とは異なり、出力バッファ6の出力側は、順方向に接続されたダイオードD1と逆方向に接続されたダイオードD2とが接続されている。ダイオードD1のカソード端子は、抵抗Rg1を介してMOSFET1のゲート端子Gに接続されている。ダイオードD2のアノード端子は、抵抗Rg2を介してMOSFET1のゲート端子Gに接続されている。それ以外の構成は、図7に示す比較例1の電源回路10と同様である。
MOSFET1がオン動作の場合、ゲート充電抵抗値は抵抗Rg1の抵抗値である。MOSFET1がオフ動作の場合、ゲート放電抵抗値は抵抗Rg2の抵抗値である。抵抗Rg1の抵抗値は、抵抗Rg2の抵抗値よりも大きく設定されている。オン動作の時のゲート充電抵抗値よりも、オフ動作の時のゲート放電抵抗値の方が小さいので、ゲート電圧Vgの充電カーブよりも、放電カーブの方が急峻となる。
【0023】
図10(b)に示す比較例3の電源回路10は、比較例1の電源回路10とは異なり、出力バッファ6の出力側は、逆方向に接続されたダイオードD3と抵抗Rg1とが接続されている。ダイオードD3のアノード端子は、抵抗Rg3を介してMOSFET1のゲート端子Gに接続されている。抵抗Rg1はMOSFET1のゲート端子Gに接続されている。出力バッファ6は、プッシュプル方式で構成されている。それ以外の構成は、図7に示す比較例1の電源回路10と同様である。
MOSFET1がオン動作の場合、ゲート充電抵抗値は抵抗Rg1の抵抗値である。MOSFET1がオフ動作の場合、ゲート放電抵抗値は((Rg1×Rg3)÷(Rg1+Rg3))である。オン動作の時のゲート充電抵抗値よりも、オフ動作の時のゲート放電抵抗値の方が小さいので、ゲート電圧Vgの充電カーブよりも、放電カーブの方が急峻となる。
【0024】
図10(c)に示す比較例4の電源回路10は、比較例1の電源回路10とは異なり、出力バッファ6の出力側は、抵抗Rg1を介してMOSFET1のゲート端子Gに接続されている。出力バッファ6は、プッシュプル方式で構成されている。抵抗RCは、電源Vccと出力バッファ6との間に接続されている。それ以外の構成は、図7に示す比較例1の電源回路10と同様である。
【0025】
MOSFET1がオン動作の場合、ゲート充電抵抗値は抵抗(Rg1+RC)である。MOSFET1がオフ動作の場合、ゲート放電抵抗値は抵抗Rg1である。オン動作の時のゲート充電抵抗値よりも、オフ動作の時のゲート放電抵抗値の方が小さいので、ゲート電圧Vgの充電カーブよりも、放電カーブの方が急峻となる。
【0026】
図11(a)〜(c)は、比較例2〜4に於けるMOSFETのオフ時にゲート放電抵抗値を小さくした動作を示す図である。図11(a)の縦軸は、駆動パルスを示している。図11(b)の縦軸は、ゲート電圧Vgを示している。図11(c)の縦軸は、ドレイン電圧Vdsを示している。図11(a)〜(c)の横軸は、共通する時間tを示している。更に、図11(b)にMOSFET1のゲート閾値電圧Vthを点線で示している。
駆動パルスは、出力バッファ6に入力されるPWM信号を示している。ゲート電圧Vgは、MOSFET1のゲート端子Gの電圧を示している。ドレイン電圧Vdsは、MOSFET1のドレイン端子Dの電圧を示している。
MOSFET1のオフ動作時に、ゲート放電抵抗値を小さくすることで、MOSFET1のターンオフ動作時間を短くすると共に、ターンオン動作時間を長くすることが可能である。これにより、ゲート電圧Vgを飽和領域で確実に動作させることが可能である。
【0027】
図12(a)〜(c)は、比較例2〜4に於けるMOSFETのオフ時にゲート放電抵抗値を小さくしなかった動作を示す図である。図12(a)の縦軸は、駆動パルスを示している。図12(b)の縦軸は、ゲート電圧Vgを示している。図12(c)の縦軸は、ドレイン電圧Vdsを示している。図12(a)〜(c)の横軸は、共通する時間tを示している。更に、図12(b)にMOSFET1のゲート閾値電圧Vthを点線で示している。
駆動パルスは、出力バッファ6に入力されるPWM信号を示している。ゲート電圧Vgは、MOSFET1のゲート端子Gの電圧を示している。ドレイン電圧Vdsは、MOSFET1のドレイン端子Dの電圧を示している。
MOSFET1のゲート放電抵抗値を変化させない場合、駆動パルスがLレベルになったときに、MOSFET1のターンオフ動作時間は、図11を参照して説明したMOSFETのオフ時にゲート放電抵抗値を小さくした場合と比べて長くなる。これにより、駆動パルスがHレベルになる時間幅が所定期間よりも短くなると、ゲート電圧Vgが非飽和領域で動作する虞がある。
【0028】
特許文献1に開示された絶縁ゲート型半導体装置の駆動方法および装置は、ターンオン時に於いて、ゲート抵抗値を変化させるための遅延回路により時間t1の前後で、駆動回路が、より大きい抵抗値のゲート抵抗からより小さい抵抗値のゲート抵抗に切り替えることで、ターンオン時のIGBTに供給するゲート電流の時間変化率(di/dt)を低減させている。
以下、特許文献1に開示された技術を比較例5として、MOSFETの動作を示す。
【0029】
図13(a)〜(c)は、比較例5に於けるMOSFETの動作を示す図である。図13(a)の縦軸は、駆動パルスを示している。図13(b)の縦軸は、ゲート電圧Vgを示している。図13(c)の縦軸は、ドレイン電圧Vdsを示している。図13(a)〜(c)の横軸は、共通する時間tを示している。更に、図13(b)にMOSFET1のゲート閾値電圧Vthを点線で示している。
ミラーオン期間Monおよびミラーオフ期間Moffを考慮し、ターンオン時またはターンオフ時に、ゲート放電抵抗値を高い抵抗値に設定している。これにより、図13(b)に示すように、図12(b)と比べてゲート電圧Vgの飽和領域が大きくなっている。
【0030】
また、特許文献2に開示された電圧駆動型素子の駆動方法およびその回路は、電圧駆動型素子をターンオンまたはターンオフさせるときの駆動電圧を、抵抗器を介して検出し、この検出電圧値に応じて抵抗器の抵抗値を変化させ、電圧駆動型素子に印加するゲート電圧の増加速度または減少速度を遅くすることで、ターンオン時またはターンオフ時の電圧変化dV/dt、電流変化di/dtを緩和している。
以下、特許文献2に開示された技術を比較例6として、MOSFETの動作を示す。
【0031】
図14(a)〜(c)は、比較例6に於けるMOSFETの動作を示す図である。図14(a)の縦軸は、駆動パルスを示している。図14(b)の縦軸は、ゲート電圧Vgを示している。図14(c)の縦軸は、ドレイン電圧Vdsを示している。図14(a)〜(c)の横軸は、共通する時間tを示している。更に、図14(b)にMOSFET1のゲート閾値電圧Vthを点線で示している。
特許文献2に記載の技術により、図14(b)に示すように、図13(b)と比べてゲート電圧Vgが急峻に立ち上がり、かつ、ゲート電圧Vgの飽和領域が大きくなっている。
【先行技術文献】
【特許文献】
【0032】
【特許文献1】特開平9−046201号公報
【特許文献2】特開平6−291631号公報
【発明の概要】
【発明が解決しようとする課題】
【0033】
特許文献1に開示された技術は、タイマを使ってゲート抵抗を切替えているので、入力電圧の変化に追随できない虞がある。
【0034】
そこで本発明は、タイマを使わずに電圧駆動型トランジスタのサージ電圧とノイズの発生を抑止し、ゲート電圧を充分に飽和させて損失を少なくするように、電圧駆動型トランジスタのスイッチング動作に応じたゲート抵抗値の切り替えが可能な電源回路を提供することを課題とする。
【課題を解決するための手段】
【0035】
前記目的を達成するために、請求項1に記載の発明は、トランスと、前記トランスの一次巻線にドレイン端子が接続され、ゲート端子に印加されたスイッチング信号によって前記一次巻線に流れる電流をスイッチングするスイッチング素子と、前記スイッチング素子のドレイン端子の電圧が閾値以下のとき、前記スイッチング素子のゲート端子に供給される電流値を決定するゲート抵抗値を低い値に切り替えるゲート抵抗値切替部と、を備えたことを特徴とする電源回路とした。
【0036】
このようにすることで、本発明の電源回路によれば、ドレイン端子の電圧が閾値以下のときにゲート抵抗値を低い値に切り替えるように構成したので、タイマを使わずに高速スイッチング素子である電圧駆動型トランジスタサージ電圧とノイズの発生を抑止し、ゲート電圧を充分に飽和させて損失を少なくすることが可能となる。
【0037】
請求項2に記載の発明は、前記ゲート抵抗値切替部は更に、前記スイッチング素子のドレイン端子の電圧が閾値以下で、かつ、前記スイッチング信号がHレベルのとき、前記スイッチング素子のゲート端子に供給される電流値を決定するゲート抵抗値を低い値に切り替えることを特徴とする請求項1に記載の電源回路とした。
【0038】
このようにすることで、本発明の電源回路によれば、スイッチング信号がLレベルのときには、ゲート抵抗値を切替えないように構成したので、ドレイン電圧が共振(リンギング)しても、MOSFETのスイッチング動作に応じたゲート抵抗値の切り替えが可能である。
【0039】
本発明の請求項3に係る電源回路は、前記スイッチング信号のHレベルは、前記スイッチング素子のゲート耐圧以下となることを特徴とする請求項1または請求項2に記載の電源回路とした。
【0040】
このようにすることで、本発明の電源回路によれば、MOSFET1のゲート電圧Vgは、最大定格Vgmaxに制限されるので、MOSFET1の破壊を抑止することが可能である。
【0041】
本発明の請求項4に係る電源回路は、請求項1ないし請求項3のいずれか一項に記載の電源回路は更に、前記スイッチング信号をバッファリングして、そのまま前記スイッチング素子のゲート端子に出力する出力バッファを有し、前記出力バッファの入力端子には電圧制限素子が接続され、前記スイッチング素子のゲート耐圧以下となるように電圧が制限されていることを特徴とする電源回路とした。
【0042】
このようにすることで、本発明の電源回路によれば、出力バッファの出力信号は、スイッチング素子のゲート耐圧以下となるように構成されているので、MOSFET1のゲート電圧Vgは、最大定格Vgmaxに制限される。よって、MOSFET1の破壊を抑止することが可能である。
【0043】
本発明の請求項5に係る電源回路は、前記スイッチング素子は、MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)、MISFET(Metal-Insulator-Semiconductor Field-Effect Transistor)、IGBT(Insulated Gate Bipolar Transistor)のいずれかであることを特徴とする請求項1ないし請求項4のいずれか一項に記載の電源回路とした。
【0044】
このようにすることで、本発明の電源回路によれば、MOSFET、MISFET、IGBTのいずれかをスイッチング素子として使用可能である。
【0045】
本発明の請求項6に係る電源回路は、請求項1ないし請求項5のいずれか一項に記載の電源回路は、シングルエンディッドフォワード方式、プッシュプル方式、ハーフブリッジ方式、フルブリッジ方式、降圧チョッパ方式、マグアンプ方式、昇圧チョッパ方式、極性反転チョッパ方式のいずれか1つであることを特徴とする電源回路とした。
【0046】
このようにすることで、本発明の電源回路によれば、上記方式のいずれかを採用することが可能である。
【発明の効果】
【0047】
本発明に係る電源回路によれば、タイマを使わずに電圧駆動型トランジスタのサージ電圧とノイズの発生を抑止し、ゲート電圧を充分に飽和させて損失を少なくすることと、電圧駆動型トランジスタのコレクタ側に共振波形(リンギング)が発生しても、電圧駆動型トランジスタのスイッチング動作に応じたゲート抵抗値の切り替えが可能な電源回路を提供することができる。
【図面の簡単な説明】
【0048】
【図1】第1の実施形態に於ける電源回路の要部の構成を示す図である。
【図2】第1の実施形態に於けるMOSFETの動作を示す図である。
【図3】第1の実施形態に於けるMOSFETの電流連続モード時の動作を示す図である。
【図4】第1の実施形態に於けるMOSFETの電流不連続モード時の動作を示す図である。
【図5】第2の実施形態に於ける電源回路の要部の構成を示す図である。
【図6】第3の実施形態に於ける電源回路の要部の構成を示す図である。
【図7】比較例1に於ける電源回路を示す図である。
【図8】比較例1に於けるMOSFETの動作を示す図である。
【図9】比較例1に於けるMOSFETの最小オンデューティの動作を示す図である。
【図10】比較例2〜4に於ける電源回路の要部の構成を示す図である。
【図11】比較例2〜4に於けるMOSFETのオフ時にゲート抵抗値を小さくした動作を示す図である。
【図12】比較例2〜4に於けるMOSFETのオフ時にゲート抵抗値を小さくしなかった動作を示す図である。
【図13】比較例5に於けるMOSFETの動作を示す図である。
【図14】比較例6に於けるMOSFETの動作を示す図である。
【発明を実施するための形態】
【0049】
以降、本発明を実施するための形態を、図面を参照して詳細に説明する。
【0050】
(第1の実施形態の構成)
【0051】
図1は、第1の実施形態に於ける電源回路の要部の構成を示す図である。
電源回路10は、抵抗RBと、ゲート駆動バッファ回路6と、抵抗RC4と、スイッチ素子SW3と、抵抗RC5と、抵抗RDCと、高速スイッチング素子であるMOSFET1と、トランス2とを備えている。ゲート駆動バッファ回路6は、npnトランジスタQ1とpnpトランジスタQ2とを有している。
抵抗RBは、ゲート駆動バッファ回路6の入力側に接続されている。ゲート駆動バッファ回路6は、npnトランジスタQ1とpnpトランジスタQ2によって構成されたエミッタファロアプッシュプル回路である。ゲート駆動バッファ回路6は、入力信号をそのまま出力信号に変換して出力する。ゲート駆動バッファ回路6の入力端子は、npnトランジスタQ1とpnpトランジスタQ2のベース端子に接続されている。npnトランジスタQ1のエミッタ端子は、pnpトランジスタQ2のエミッタ端子に接続され、更に、このゲート駆動バッファ回路6の出力端子に接続されている。
npnトランジスタQ1のコレクタ端子は、抵抗RC4と抵抗RC5とに接続されている。抵抗RC4は、電源Vccに接続されている。抵抗RC5は、スイッチ素子SW3を介して電源Vccに接続されている。pnpトランジスタQ2のコレクタ端子は、抵抗RDCを介してグランドに接続されている。
ゲート駆動バッファ回路6の出力側は、MOSFET1のゲート端子Gに接続されている。MOSFET1のドレイン端子Dは、トランス2の一次側巻線を介してIG電源に接続されている。MOSFET1のソース端子Sはグランドに接続されている。
MOSFET1は、ゲート端子Gに信号が入力されると、ドレイン端子Dとソース端子Sとの間をオフする。
スイッチ素子SW3は、制御端子の電圧が閾値以下になると、スイッチを接続する。ここでは、制御端子はMOSFET1のドレイン端子Dに接続されているので、ドレイン電圧Vdsが閾値以下になると、スイッチを接続する。
スイッチ素子SW3が接続されていない場合、npnトランジスタQ1のコレクタ端子と電源Vccとの間の抵抗値は、抵抗RC4の抵抗値である。スイッチ素子SW3が接続されている場合、npnトランジスタQ1のコレクタ端子と電源Vccとの間の抵抗値は、抵抗RC4と抵抗RC5とが並列接続された抵抗値(1/((1/RC4)+(1/RC5)))となる。電源Vccからゲート駆動バッファ回路6のnpnトランジスタQ1を介してゲート端子Gに電流が供給される。よって、この電流を決定するのは、npnトランジスタQ1のコレクタ端子と電源Vccとの間の抵抗値であり、MOSFET1のゲート抵抗値となる。すなわち、ゲート抵抗値切替部であるスイッチ素子SW3は、ドレイン電圧Vdsが閾値以下になると、MOSFET1のゲート抵抗値を低い値に切替える。
【0052】
(第1の実施形態の動作)
図2(a)〜(c)は、第1の実施形態に於けるMOSFETの動作を示す図である。
図2(a)の縦軸は、駆動パルスを示している。図2(b)の縦軸は、ゲート電圧Vgを示している。図2(c)の縦軸は、ドレイン電圧Vdsを示している。図2(a)〜(c)の横軸は、共通する時間tを示している。更に、図2(b)にMOSFET1のゲート閾値電圧Vthを点線で示している。
【0053】
駆動パルスは、出力バッファ6に入力されるPWM信号を示している。ゲート電圧Vgは、MOSFET1のゲート端子Gの電圧を示している。ドレイン電圧Vdsは、MOSFET1のドレイン端子Dの電圧を示している。
初期状態では、駆動パルスはLレベルである。ゲート電圧Vgは0Vである。ドレイン電圧VdsはHレベルである。このとき、MOSFET1はスイッチオフしている。スイッチ素子SW3はスイッチを切り離しているので、MOSFET1のゲート抵抗値は、抵抗RC4の抵抗値である。
【0054】
駆動パルスがHレベルになると、MOSFET1のゲート電圧Vgが上昇し始める。ゲート電圧Vgがゲート閾値電圧Vthに達すると、ドレイン電圧VdsがHレベルからLレベルに変化する。この時点では、MOSFET1のゲート充電抵抗値は、抵抗RC4の抵抗値のままである。
そして、ドレイン電圧VdsがLレベルに低下した時点A(二重矢印)で、スイッチ素子SW3がスイッチを接続する。MOSFET1のゲート充電抵抗値は、抵抗RC4と抵抗RC5とが並列接続された抵抗値(1/((1/RC4)+(1/RC5)))となる。これにより、MOSFET1のゲート充電抵抗値は低下し、MOSFET1のゲート電圧Vgは、二重矢印Bに示すように、更に急峻に増加する。
【0055】
駆動パルスがLレベルになると、MOSFET1のゲート電圧Vgは、ゲート放電抵抗RDCを介してゲートに充電されていた電荷が放電されることにより、電圧が下降する。ゲート電圧Vgがゲート閾値電圧Vthに達すると、しばらくゲート閾値電圧Vthのままとなる。MOSFET1のゲート充電抵抗値は、抵抗値(1/((1/RC4)+(1/RC5))))である。すなわち、スイッチ素子SW3は、MOSFET1のドレイン端子Dの電圧が閾値以下のとき、MOSFET1のゲート充電抵抗値を低い値に切り替えている。
【0056】
ゲート電圧Vgがゲート閾値電圧Vth以下に下降し始めたとき、ドレイン電圧VdsがLレベルからHレベルに変化する。スイッチ素子SW3はスイッチを切り離すので、MOSFET1のゲート充電抵抗値は、抵抗RC4の抵抗値となる。
MOSFET1がオンするとき、サージ電圧とノイズが発生する。よって、本実施形態では、MOSFET1がオンしたのちに、ゲート抵抗値を切替えて、ゲート電圧Vgの上昇を速くしている。これにより、サージ電圧とノイズの発生を抑止し、ゲート電圧Vgの上昇を速め、かつゲート電圧Vgを充分に飽和させて損失を少なくしている。
【0057】
(第1の実施形態の効果)
以上説明した第1の実施形態では、次の(A)のような効果がある。
(A) タイマを使わずにMOSFETのサージ電圧とノイズの発生を抑止し、ゲート電圧Vgの上昇を速め、かつゲート電圧Vgを充分に飽和させて損失を少なくしている。
【0058】
(第2の実施形態が解決する課題)
第2の実施形態の構成を説明する前に、第2の実施形態の解決課題について、図3を参照して説明する。
図3(a)〜(c)は、第1の実施形態に於けるMOSFETの電流連続モード時の動作を示す図である。
図3(a)の縦軸は、駆動パルスを示している。図3(b)の縦軸は、ゲート電圧Vgを示している。図3(c)の縦軸は、ドレイン電圧Vdsを示している。図3(a)〜(c)の横軸は、共通する時間tを示している。更に、図3(b)にMOSFET1のゲート閾値電圧Vthを点線で示している。
駆動パルスは、出力バッファ6に入力されるPWM信号を示している。ゲート電圧Vgは、MOSFET1のゲート端子Gの電圧を示している。ドレイン電圧Vdsは、MOSFET1のドレイン端子Dの電圧を示している。
図3(c)に示すように、ドレイン電圧Vdsは、駆動パルスのHレベルとLレベルとに追従して切り替わっている。ドレイン電圧Vdsにはノイズが載っておらず、スイッチ素子SW3は、ドレイン電圧Vdsに基いてゲート抵抗値を切替えることができる。
【0059】
図4(a)〜(c)は、第1の実施形態に於けるMOSFETの電流不連続モード時の動作を示す図である。
図4(a)の縦軸は、駆動パルスを示している。図4(b)の縦軸は、ゲート電圧Vgを示している。図4(c)の縦軸は、ドレイン電圧Vdsを示している。図4(a)〜(c)の横軸は、共通する時間tを示している。更に、図4(b)にMOSFET1のゲート閾値電圧Vthを点線で示している。
駆動パルスは、出力バッファ6に入力されるPWM信号を示している。ゲート電圧Vgは、MOSFET1のゲート端子Gの電圧を示している。ドレイン電圧Vdsは、MOSFET1のドレイン端子Dの電圧を示している。
電源回路10において、負荷が軽い場合や、フライバックコンバータ以外の降圧モード(ステップダウン)の場合には、電流不連続モードの動作となる。図4(c)に示すように、ドレイン電圧Vdsの電圧波形に共振(リンギング)が発生する。このように負荷が軽い場合には、ドレイン電圧VdsとMOSFET1のスイッチ動作との関連性が失われるので、ゲート電圧Vgが0Vのときにスイッチ素子SW3を接続してしまう虞がある。
【0060】
同様に、フライバックコンバータ以外の降圧モード(ステップダウン)の場合には、MOSFET1がオンすると、フライバックの場合とは逆にドレイン電圧Vdsが上がり、ドレイン電圧Vdsが共振(リンギング)する現象が発生する。このときも同様に、ドレイン電圧VdsとMOSFET1のスイッチ動作との関連性が失われるので、ゲート電圧Vgが0Vのときにスイッチ素子SW3を接続してしまう虞がある。
以下、第2の実施形態によって、上記の課題を解決する。
【0061】
(第2の実施形態の構成)
本発明の第2の実施形態の電源回路10Aでは、負荷が軽い場合や、フライバックコンバータ以外の降圧モード(ステップダウン)の場合においても、MOSFET1に駆動パルスが入力され、かつ、ドレイン電圧Vdsが低下したことを検出してゲート抵抗値を切り替える構成とした。
【0062】
図5は、第2の実施形態に於ける電源回路の要部の構成を示す図である。図1に示す第1の実施形態の電源回路10と同一の要素には同一の符号を付与している。
本実施形態の電源回路10Aは、第1の実施形態の電源回路10と同様の構成に加えて更に、論理積回路7と反転回路8とを有している。
駆動パルスは、反転回路8に接続されている。反転回路8の出力側は、論理積回路7の第1の入力側に接続されている。MOSFET1のドレイン端子Dは、論理積回路7の第2の入力側に接続されている。論理積回路7の出力側は、スイッチ素子SW3の制御入力に接続されている。
論理積回路7は、第1の入力側の二値の信号と、第2の入力側の二値の信号との論理積を出力する。反転回路8は、入力側の二値の信号を反転して出力する。
その他の構成は、図1に示す第1の実施形態の電源回路10と同様である。
ゲート抵抗値切替部であるスイッチ素子SW3と論理積回路7と反転回路8とは、駆動パルスがHレベルで、かつ、ドレイン電圧Vdsが閾値以下になると、MOSFET1のゲート抵抗値を低い値に切替える。
【0063】
(第2の実施形態の動作)
第1の実施形態の電源回路10では、ドレイン電圧Vdsによってスイッチ素子SW3を切替えているので、ドレイン電圧Vdsが共振(リンギング)したときに、ゲート電圧Vgが0Vのときにスイッチ素子SW3を接続してしまう誤動作となる。
第2の実施形態の電源回路10Aは、駆動パルスの反転信号と、ドレイン電圧Vdsとの論理積によって、スイッチ素子SW3を切替えている。
【0064】
つまり、駆動パルスの反転信号によってドレイン電圧Vdsの共振(リンギング)がマスクされるため、低負荷時にドレイン電圧Vdsが共振(リンギング)しても、MOSFET1のスイッチング動作に応じたゲート抵抗値の切り替えが可能である。
【0065】
(第2の実施形態の効果)
以上説明した第2の実施形態では、次の(B)のような効果がある。
(B) ドレイン電圧Vdsが共振(リンギング)しても、MOSFET1のスイッチング動作に応じたゲート抵抗値の切り替えが可能である。
【0066】
(第3の実施形態が解決する課題)
この第2の実施形態の電源回路10Aにおいては、トランス2に入力されるIG電圧が高くなると、MOSFET1に印加されるゲート電圧VgがMOSFET1の最大定格Vgmaxを超える虞がある。
以下、第3の実施形態によって、上記の課題を解決する。
【0067】
(第3の実施形態の構成)
図6は、第3の実施形態に於ける電源回路の要部の構成を示す図である。図5に示す第2の実施形態の電源回路10Aと同一の要素には同一の符号を付与している。
第3の実施形態の電源回路10Bは、第2の実施形態の電源回路10Aの機能に加えて更に、MOSFET1に最大定格Vgmax以上のゲート電圧Vgが印加されることを防止している。
【0068】
本実施形態の電源回路10Bは、第2の実施形態の電源回路10Aと同様の構成に加えて更に、ゲート駆動バッファ回路6の入力側とグランドとの間に、MOSFET1の最大定格Vgmax以上のゲート電圧Vgの印加を防止する電圧制限素子として、ツェナーダイオードZD9を逆方向に接続している。
ツェナーダイオードZD9は、最大定格Vgmax以上の電圧が逆方向に印加されると、電流を流して電圧の上昇を抑止する。
【0069】
(第3の実施形態の動作)
本実施形態の電源回路10Bにおいて、ツェナーダイオードZD9を付加することで、ゲート駆動バッファ回路6への入力電圧を最大定格Vgmaxに制限する。ゲート駆動バッファ回路6の入力と出力とが等しいので、MOSFET1のゲート電圧Vgも同様に最大定格Vgmaxに制限される。
これにより、MOSFET1の破壊を抑止することが可能である。
【0070】
(第3の実施形態の効果)
以上説明した第3の実施形態では、次の(C)のような効果がある。
(C) MOSFET1のゲート電圧Vgは、最大定格Vgmaxに制限されるので、MOSFET1の破壊を抑止することが可能である。
【0071】
(変形例)
本発明は、上記実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲で、変更実施が可能である。この利用形態や変形例としては、例えば、次の(a)〜(e)のようなものがある。
【0072】
(a) 第1〜第3の実施形態の電源回路10,10A,10Bは、MOSFET1を高速スイッチング素子として用いている。しかし、これに限定されず、MISFET(Metal-Insulator-Semiconductor Field-Effect Transistor)、IGBTなどに代表される電圧駆動型トランジスタのいずれに適用しても良い。
【0073】
(b) 第1〜第3の実施形態の電源回路10,10A,10Bは、スイッチ素子SW3によって抵抗の接続/非接続を切替え、MOSFET1のゲート抵抗値を切替えている。しかし、これに限定されず、MOSFET1のゲート端子Gに流入/流出する電流値を切替えられれば良い。例えば、可変抵抗素子によって、MOSFET1のゲート抵抗値を切替えも良い。MOSFET1に電流を供給する電圧源の電圧値を切替えても良い。MOSFET1に電流を供給する電流源の電流値を切替えても良い。
【0074】
(c) 第1〜第3の実施形態の電源回路10,10A,10Bは、駆動パルスとしてPWM信号を用いている。しかし、これに限られず、PFM(Pulse Frequency Modulation)信号を用いても良い。
【0075】
(d) 第3の実施形態の電源回路10Bにおいて、ゲート駆動バッファ回路6への入力電圧を最大定格Vgmaxに制限している。しかし、これに限られず、MOSFET1のゲート端子Gに電圧制限素子を接続し、最大定格Vgmaxに制限しても良い。
【0076】
(e) 第1〜第3の実施形態の電源回路10,10A,10Bは、いずれもフライバック方式のスイッチング電源回路である。しかし、これに限られず、シングルエンディッドフォワード方式、プッシュプル方式、ハーフブリッジ方式、フルブリッジ方式、降圧チョッパ方式、マグアンプ方式、昇圧チョッパ方式、極性反転チョッパ方式など、いずれの方式の電源回路に本発明を適用しても良い。
【符号の説明】
【0077】
1 MOSFET(スイッチング素子)
2 トランス
SW3 スイッチ素子(ゲート抵抗値切替部)
RC4 抵抗
RC5 抵抗
6 ゲート駆動バッファ回路(出力バッファ)
7 論理積回路(ゲート抵抗値切替部)
8 反転回路(ゲート抵抗値切替部)
ZD9 ツェナーダイオード(電圧制限素子)
10、10A、10B 電源回路
Vds ドレイン電圧
Vg ゲート電圧
Vth ゲート閾値電圧
Vgmax ゲート電圧の最大定格
【特許請求の範囲】
【請求項1】
トランスと、
前記トランスの一次巻線にドレイン端子が接続され、ゲート端子に印加されたスイッチング信号によって前記一次巻線に流れる電流をスイッチングするスイッチング素子と、
前記スイッチング素子のドレイン端子の電圧が閾値以下のとき、前記スイッチング素子のゲート端子に供給される電流値を決定するゲート抵抗値を低い値に切り替えるゲート抵抗値切替部と、
を備えたことを特徴とする電源回路。
【請求項2】
前記ゲート抵抗値切替部は更に、
前記スイッチング素子のドレイン端子の電圧が閾値以下で、かつ、前記スイッチング信号がHレベルのとき、前記スイッチング素子のゲート端子に供給される電流値を決定するゲート抵抗値を低い値に切り替える
ことを特徴とする請求項1に記載の電源回路。
【請求項3】
前記スイッチング信号のHレベルは、前記スイッチング素子のゲート耐圧以下となる
ことを特徴とする請求項1または請求項2に記載の電源回路。
【請求項4】
請求項1ないし請求項3のいずれか一項に記載の電源回路は更に、
前記スイッチング信号をバッファリングして、そのまま前記スイッチング素子のゲート端子に出力する出力バッファを有し、
前記出力バッファの入力端子には電圧制限素子が接続され、前記スイッチング素子のゲート耐圧以下となるように電圧が制限されている
ことを特徴とする電源回路。
【請求項5】
前記スイッチング素子は、MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)、MISFET(Metal-Insulator-Semiconductor Field-Effect Transistor)、IGBT(Insulated Gate Bipolar Transistor)のいずれかである
ことを特徴とする請求項1ないし請求項4のいずれか一項に記載の電源回路。
【請求項6】
請求項1ないし請求項5のいずれか一項に記載の電源回路は、シングルエンディッドフォワード方式、プッシュプル方式、ハーフブリッジ方式、フルブリッジ方式、降圧チョッパ方式、マグアンプ方式、昇圧チョッパ方式、極性反転チョッパ方式のいずれか1つであることを特徴とする電源回路。
【請求項1】
トランスと、
前記トランスの一次巻線にドレイン端子が接続され、ゲート端子に印加されたスイッチング信号によって前記一次巻線に流れる電流をスイッチングするスイッチング素子と、
前記スイッチング素子のドレイン端子の電圧が閾値以下のとき、前記スイッチング素子のゲート端子に供給される電流値を決定するゲート抵抗値を低い値に切り替えるゲート抵抗値切替部と、
を備えたことを特徴とする電源回路。
【請求項2】
前記ゲート抵抗値切替部は更に、
前記スイッチング素子のドレイン端子の電圧が閾値以下で、かつ、前記スイッチング信号がHレベルのとき、前記スイッチング素子のゲート端子に供給される電流値を決定するゲート抵抗値を低い値に切り替える
ことを特徴とする請求項1に記載の電源回路。
【請求項3】
前記スイッチング信号のHレベルは、前記スイッチング素子のゲート耐圧以下となる
ことを特徴とする請求項1または請求項2に記載の電源回路。
【請求項4】
請求項1ないし請求項3のいずれか一項に記載の電源回路は更に、
前記スイッチング信号をバッファリングして、そのまま前記スイッチング素子のゲート端子に出力する出力バッファを有し、
前記出力バッファの入力端子には電圧制限素子が接続され、前記スイッチング素子のゲート耐圧以下となるように電圧が制限されている
ことを特徴とする電源回路。
【請求項5】
前記スイッチング素子は、MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)、MISFET(Metal-Insulator-Semiconductor Field-Effect Transistor)、IGBT(Insulated Gate Bipolar Transistor)のいずれかである
ことを特徴とする請求項1ないし請求項4のいずれか一項に記載の電源回路。
【請求項6】
請求項1ないし請求項5のいずれか一項に記載の電源回路は、シングルエンディッドフォワード方式、プッシュプル方式、ハーフブリッジ方式、フルブリッジ方式、降圧チョッパ方式、マグアンプ方式、昇圧チョッパ方式、極性反転チョッパ方式のいずれか1つであることを特徴とする電源回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2013−5474(P2013−5474A)
【公開日】平成25年1月7日(2013.1.7)
【国際特許分類】
【出願番号】特願2011−130800(P2011−130800)
【出願日】平成23年6月13日(2011.6.13)
【出願人】(000005326)本田技研工業株式会社 (23,863)
【Fターム(参考)】
【公開日】平成25年1月7日(2013.1.7)
【国際特許分類】
【出願日】平成23年6月13日(2011.6.13)
【出願人】(000005326)本田技研工業株式会社 (23,863)
【Fターム(参考)】
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