アナログデジタル変換器
【課題】書面に垂直方向に対して傾斜した光路で受光することで、書面の走査位置またはその直前（直後）を常に目視可能とする。
【解決手段】レンズ系を介して書面２からの反射散乱光を１次元イメージセンサに受光することで主走査を行い、書面２を被覆したハウジング１を手送り移動することで副走査を行う図面イメージの入力手段において、該ハウジング１内の上部に装着され、その受光面が図面と平行になるように設定された１次元イメージセンサと、書面２に垂直でセンサ列方向軸を含む平面に対して傾斜し、かつ該センサ列方向軸と直交した光路面を構成するレンズ系とを備え、該ハウジング１の被覆側端部で主走査する。
【解決手段】レンズ系を介して書面２からの反射散乱光を１次元イメージセンサに受光することで主走査を行い、書面２を被覆したハウジング１を手送り移動することで副走査を行う図面イメージの入力手段において、該ハウジング１内の上部に装着され、その受光面が図面と平行になるように設定された１次元イメージセンサと、書面２に垂直でセンサ列方向軸を含む平面に対して傾斜し、かつ該センサ列方向軸と直交した光路面を構成するレンズ系とを備え、該ハウジング１の被覆側端部で主走査する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号をデジタル信号に変換するＡＤ（アナログ・デジタル）変換器に関連し、特に差動逐次比較型ＡＤ変換器に関する。
【背景技術】
【０００２】
現在、比較的簡単な回路構成で実現され、比較的安価に製造できるＣＭＯＳプロセスとの整合性が高く、かつ中庸の変換時間と中庸の変換精度を実現できる、製品用途の広いＡＤ変換器として、逐次比較型ＡＤ変換器が知られている。これら逐次比較型ＡＤ変換器の従来回路として、例えば、特許文献１−５および非特許文献１、２に示される回路が知られている。
【０００３】
《電荷再分配型ＡＤ変換器の例１》
図１９は、これらの中で代表的な、電荷再分配型ＡＤ変換器の差動容量ＤＡＣ（デジタルアナログコンバータ）を示している。なお、非特許文献１に同様の回路が示されている。
【０００４】
図１９のＳＷ１からＳＷ１８はスイッチを、Ｃ１からＣ１２は容量（容量のみ組合わせを容量アレイともいう）を、ＶＩＮＰは＋側（正、正相ともいう）のアナログ入力を、ＶＩＮＮは−側（負、逆相ともいう）のアナログ入力を、ＣＯＭＰ１はコンパレータを、ＴＯＰ＋は容量アレイの＋側トッププレートを、ＴＯＰ−は容量アレイの−側トッププレートを、Ｖｒｅｆｐは＋側の基準電位（５Ｖ）を、Ｖｒｅｆｎは−側の基準電位（０Ｖ）を、Ｒ１、Ｒ２は抵抗を、ＢＵＦ１はバッファアンプを、ＣＩＮＰ、ＣＩＮＮはコンパレータ入力を、ＶＣＭはサンプリング時のコンパレータ入力のバイアス電位を、ＣＯＵＴ１はコンパレータの出力を、ＶＩＣ、ＶＩＣＢは説明のために与えた内部のノード名を、（＋）側容量ＤＡＣはＣ１からＣ６の容量アレイで構成されるＤＡＣを、（−）側容量ＤＡＣはＣ７からＣ１２の容量アレイで構成されるＤＡＣを、示す。
【０００５】
Ｃ１からＣ１２に併記されたｎＣ（ｎは整数）の値はそれぞれの容量の大きさの相対関係を示し、１Ｃ、２Ｃ、４Ｃ、８Ｃ、１６Ｃ、に示されるように２進に重み付けがされている。図１９のＣ１からＣ１２が４ビットＤＡＣを構成している。
【０００６】
図１９に図示されるスイッチの状態は、サンプリング時の状態を示しており、サンプリング時には、容量Ｃ１からＣ６に＋側アナログ入力ＶＩＮＰの電位が充電され、容量Ｃ７からＣ１２に−側アナログ入力ＶＩＮＮの電位が充電される。
【０００７】
サンプリング時には、電圧ホロワであるバッファアンプＢＵＦ１の出力は、ＳＷ１７およびＳＷ１８を通じてトッププレートＴＯＰ＋およびＴＯＰ−に接続される。すなわち、ＳＷ１７、ＳＷ１８は閉じている。また、Ｒ１、Ｒ２により、ノードＶＩＣの電位は、ＶＩＮＰの電位とＶＩＮＮの電位の中間の電位となる。ノードＶＩＣＢの電位も電圧ホロワ（ＢＵＦ１）によりＶＩＣの電位と等しくなる。ＶＩＮＰの電位とＶＩＮＮの電位を、それぞれ、ＶＩＮＰ、ＶＩＮＮで表わすと、ＶＩＣＢの電位は（ＶＩＮＰ＋ＶＩＮＮ）／２となる。
【０００８】
サンプリング時に、スイッチＳＷ１７、ＳＷ１８が閉じているので、＋側トッププレートＴＯＰ＋と−側トッププレートＴＯＰ−の電位は、ともに（ＶＩＮＰ＋ＶＩＮＮ）／２となる。
【０００９】
このとき、コンパレータＣＯＭＰ１の差動入力端子は、スイッチＳＷ１３、ＳＷ１４によりともにバイアス電位ＶＣＭを供給される。すなわち、サンプリング時には、ＳＷ１３、ＳＷ１４はクローズ（導通）されている。また、トッププレートＴＯＰ＋およびＴＯＰ−は、コンパレータＣＯＭＰ１の差動入力端子とは、スイッチＳＷ１５およびＳＷ１６により遮断されている。すなわち、サンプリング時には、ＳＷ１５、ＳＷ１６はオープン（開放）されている。
【００１０】
Ｃ１からＣ６で構成される（＋）側容量ＤＡＣのトッププレートＴＯＰ＋に蓄えられる電荷ＱＳＡＭＰＰは、式（１）で表わされる（Ｃ１からＣ６の合計容量を３２Ｃで、表わす）。
【００１１】
ＱＳＡＭＰＰ＝−３２Ｃ（ＶＩＮＰ−（ＶＩＮＰ＋ＶＩＮＮ）／２）；
ＱＳＡＭＰＰ＝−３２Ｃ（ＶＩＮＰ−ＶＩＮＮ）／２； 式（１）
Ｃ７からＣ１２で構成される（−）側容量ＤＡＣのトッププレートＴＯＰ−に蓄えられる電荷ＱＳＡＭＰＮは、式（２）で表わされる。
【００１２】
ＱＳＡＭＰＮ＝−３２Ｃ（−ＶＩＮＰ＋ＶＩＮＮ）／２； 式（２）
つまり、サンプリング時のトッププレートＴＯＰ＋、ＴＯＰ−の電位を入力コモン電位（ＶＩＮＰ＋ＶＩＮＮ）／２としておくことで、（＋）側容量ＤＡＣ、（−）側容量ＤＡＣにサンプリングされる電荷は、その絶対値は等しく、極性は逆となる。
【００１３】
サンプリング終了後、ＳＷ１３、ＳＷ１４、ＳＷ１７、ＳＷ１８を開放し、ＳＷ１５、ＳＷ１６を閉じる。ＳＷ１からＳＷ１２を切り替えることで、Ｃ１からＣ１２のボトムプレート（ＳＷ１からＳＷ１２につながる電極側）の電位を、Ｖｒｅｆｐ、Ｖｒｅｆｎ、のいずれかに変化させて、サンプリングしたアナログ電位差（ＶＩＮＰマイナスＶＩＮＮ）に対応したデジタルコードを、ＣＯＵＴ１を利用しながら比較、検索する。以下、検索の手順の例について簡単に説明する。
【００１４】
＜符号ビットの決定＞
まず、ＳＷ６をＶｒｅｆｐに、ＳＷ１からＳＷ５をＶｒｅｆｎにつなぐ。Ｃ１からＣ５の合計容量１６Ｃのボトムプレート電位がＶｒｅｆｎとなり、Ｃ６の容量１６Ｃのボトムプレート電位がＶｒｅｆｐとなる。式（１）の（＋）側トッププレート（ＴＯＰ＋）に蓄えられる電荷ＱＳＡＭＰＰが保存されるので、このときの（＋）側トッププレート（ＴＯＰ＋）電位Ｖｔｐは、式（３）、式（４）で与えられる。
【００１５】
−１６Ｃ（Ｖｒｅｆｐ−Ｖｔｐ）＋１６Ｃ（Ｖｔｐ−Ｖｒｅｆｎ）
＝−３２Ｃ（ＶＩＮＰ−ＶＩＮＮ）／２； 式（３）
Ｖｔｐ＝−（ＶＩＮＰ−ＶＩＮＮ）／２＋（Ｖｒｅｆｐ＋Ｖｒｅｆｎ）／２； 式（４）
【００１６】
（−）側容量ＤＡＣのスイッチは、（＋）側容量ＤＡＣのスイッチと対称に操作する。ＳＷ１２をＶｒｅｆｎに、ＳＷ７からＳＷ１１をＶｒｅｆｐにつなぐ。Ｃ７からＣ１１の合計容量１６Ｃのボトムプレート電位がＶｒｅｆｐとなり、Ｃ１２の容量１６Ｃのボトムプレート電位がＶｒｅｆｎとなる。式（２）の（−）側トッププレート（ＴＯＰ−）に蓄えられる電荷ＱＳＡＭＰＮが保存されるので、このときの（−）側トッププレート（ＴＯＰ−）電位Ｖｔｎは、式（５）、式（６）で与えられる。
【００１７】
−１６Ｃ（Ｖｒｅｆｐ−Ｖｔｐ）＋１６Ｃ（Ｖｔｐ−Ｖｒｅｆｎ）＝３２Ｃ（ＶＩＮＰ−ＶＩＮＮ）／２； 式（５）
Ｖｔｎ＝（ＶＩＮＰ−ＶＩＮＮ）／２＋（Ｖｒｅｆｐ＋Ｖｒｅｆｎ）／２； 式（６
）
【００１８】
つまり、ＶＩＮＰ−ＶＩＮＮ＞０の場合、Ｖｔｐ＜Ｖｔｎとなり、ＶＩＮＰとＶＩＮＮのどちらが高い電位かを判定することができる。図１９の回路は、符号を含めた差動信号を扱える回路なので、この最初の比較で符号ビットを決定することができる。
【００１９】
また、このとき、（＋）側トッププレートＴＯＰ＋の電位Ｖｔｐと、（−）側トッププレートＴＯＰ−の電位Ｖｔｎのコモン電位は、（Ｖｒｅｆｐ＋Ｖｒｅｆｎ）／２となり、リファレンス電位の中心の電位とでき、コンパレータにとって最も動作余裕を大きく設定できる。ここで、コモン電位とは、差動入力の中心電位という意味である。
【００２０】
＜ＭＳＢ（最上位ビット）の決定＞
以下、説明を簡単にするために、ＶＩＮＰ−ＶＩＮＮ＞０の場合（符号が＋の場合）を考える。
【００２１】
ＶＩＮＰ−ＶＩＮＮ＞０の場合、ＳＷ６をＶｒｅｆｐに、ＳＷ１２をＶｒｅｆｎにつなぐ。（＋）側容量ＤＡＣのスイッチＳＷ１からＳＷ５は、対応するデジタルコードが１ならＶｒｅｆｐに、対応するデジタルコードが０ならＶｒｅｆｎにつながれる。（−）側容量ＤＡＣのスイッチＳＷ７からＳＷ１１は、対応するデジタルコードが１ならＶｒｅｆｎに、対応するデジタルコードが０ならＶｒｅｆｐにつながれる（ＶＩＮＰ−ＶＩＮＮ＞０の場合、ＳＷ１はＶｒｅｆｎにつながれ、ＳＷ７はＶｒｅｆｐにつながれる）。したがって、（＋）側容量ＤＡＣと、（−）側容量ＤＡＣとは、同一のデジタルコードに対して対称に＋側基準電位Ｖｒｅｆｐまたは−側基準電位Ｖｒｅｆｎにそれぞれ接続されることになる。
【００２２】
以下、（符号ビットを除く）最上位ビットの決定について説明する。ＳＷ６をＶｒｅｆｐに、ＳＷ１からＳＷ４をＶｒｅｆｎに、ＳＷ５をＶｒｅｆｐにつなぐ。Ｃ１からＣ４の合計容量８Ｃのボトムプレート電位がＶｒｅｆｎとなり、Ｃ５、Ｃ６の合計容量２４Ｃのボトムプレート電位がＶｒｅｆｐとなる。式（１）の（＋）側トッププレートＴＯＰ＋に蓄えられる電荷ＱＳＡＭＰＰが保存されるので、このときの（＋）側トッププレートＴＯＰ＋の電位Ｖｔｐは、式（７）、式（８）で与えられる。
【００２３】
−２４Ｃ（Ｖｒｅｆｐ−Ｖｔｐ）＋８Ｃ（Ｖｔｐ−Ｖｒｅｆｎ）＝−３２Ｃ（ＶＩＮＰ−ＶＩＮＮ）／２； 式（７）
Ｖｔｐ＝−（ＶＩＮＰ−ＶＩＮＮ）／２＋（Ｖｒｅｆｐ＋Ｖｒｅｆｎ）／２＋（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／（２×２）； 式（８）
【００２４】
ＳＷ１２をＶｒｅｆｎに、ＳＷ７からＳＷ１０をＶｒｅｆｐに、ＳＷ１１をＶｒｅｆｎにつなぐ（なお、ＳＷ７は、２の補数を生成する場合に、−側基準電位Ｖｒｅｆｎに接続される）。Ｃ７からＣ１０の合計容量８Ｃのボトムプレート電位がＶｒｅｆｐとなり、Ｃ１１、Ｃ１２の合計容量２４Ｃのボトムプレート電位がＶｒｅｆｎとなる。式（２）の（−）側トッププレートＴＯＰ−に蓄えられる電荷ＱＳＡＭＰＮが保存されるので、このときの（−）側トッププレートＴＯＰ−の電位Ｖｔｎは、式（９）、式（１０）で与えられる。
【００２５】
−８Ｃ（Ｖｒｅｆｐ−Ｖｔｐ）＋２４Ｃ（Ｖｔｐ−Ｖｒｅｆｎ）＝３２Ｃ（ＶＩＮＰ−ＶＩＮＮ）／２； 式（９）
Ｖｔｎ＝（ＶＩＮＰ−ＶＩＮＮ）／２＋（Ｖｒｅｆｐ＋Ｖｒｅｆｎ）／２−（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／（２×２）； 式（１０）
【００２６】
このトッププレートの電位がコンパレータの差動入力ＣＩＮＰ、ＣＩＮＮになる。その差電位Ｖｔｐ−Ｖｔｎを考えると、式（１１）が得られる。
【００２７】
Ｖｔｐ−Ｖｔｎ＝−（ＶＩＮＰ−ＶＩＮＮ）＋（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／２；
式（１１）
つまり、入力電位差ＶＩＮＰ−ＶＩＮＮと、リファレンス電位差（Ｖｒｅｆｐ−Ｖｒｅｆｎ）を１／２倍した値との大小関係をコンパレータＣＯＭＰ１により判定することができる。
【００２８】
＜ＭＳＢの次のビット以降の処理＞
以上により、ＭＳＢ（Most Significant Bit）に相当するＳＷ５、ＳＷ１１に対応するデジタルコードが決定できる。次に、スイッチＳＷ４、ＳＷ１０に対応するコード（符号ビットを除いて、２番目の上位ビット）の決定について説明する。
【００２９】
仮にＳＷ５、ＳＷ１１に対応するデジタルコードが０に決定し、（ＶＩＮＰ−ＶＩＮＮ）は（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／２より小さかったとする。この場合、（ＶＩＮＰ−ＶＩＮＮ）と（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／４とを比較し、その大小関係を調べて、（ＶＩＮＰ−ＶＩＮＮ）の値の範囲を狭めていく。
【００３０】
具体的には、（＋）側容量ＤＡＣにおいて符号ビットに対応するＳＷ６をＶｒｅｆｐに、ＳＷ１からＳＷ３、およびＭＳＢに対応するＳＷ５をＶｒｅｆｎに、ＳＷ４をＶｒｅｆｐにつなぐ。Ｃ１からＣ３、Ｃ５の合計容量１２Ｃのボトムプレート電位がＶｒｅｆｎとなり、Ｃ４、Ｃ６の合計容量２０Ｃのボトムプレート電位がＶｒｅｆｐとなる。このときの（＋）側トッププレート（ＴＯＰ＋）電位Ｖｔｐは、式（１２）、式（１３）で与えられる。
【００３１】
−２０Ｃ（Ｖｒｅｆｐ−Ｖｔｐ）＋１２Ｃ（Ｖｔｐ−Ｖｒｅｆｎ）＝−３２Ｃ（ＶＩＮＰ−ＶＩＮＮ）／２ 式（１２）
【００３２】
Ｖｔｐ＝−（ＶＩＮＰ−ＶＩＮＮ）／２＋（Ｖｒｅｆｐ＋Ｖｒｅｆｎ）／２＋（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／（２×４） 式（１３）
【００３３】
また、（−）側容量ＤＡＣにおいては、（＋）側容量ＤＡＣと対称な接続をする。すなわち、符号ビットに対応するＳＷ１２をＶｒｅｆｎに、ＳＷ７からＳＷ９、ＳＷ１１をＶｒｅｆｐに、ＭＳＢに相当するＳＷ１０をＶｒｅｆｎにつなぐ。Ｃ７からＣ９、およびＣ１１の合計容量１２Ｃのボトムプレート電位がＶｒｅｆｐとなり、Ｃ１０、Ｃ１２の合計容量２０Ｃのボトムプレート電位がＶｒｅｆｎとなる。このときの（−）側トッププレート（ＴＯＰ−）電位Ｖｔｎは、式（１４）、式（１５）で与えられる。
【００３４】
−１２Ｃ（Ｖｒｅｆｐ−Ｖｔｐ）＋２０Ｃ（Ｖｔｐ−Ｖｒｅｆｎ）＝３２Ｃ（ＶＩＮＰ−ＶＩＮＮ）／２； 式（１４）
【００３５】
Ｖｔｎ＝（ＶＩＮＰ−ＶＩＮＮ）／２＋（Ｖｒｅｆｐ＋Ｖｒｅｆｎ）／２−（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／（２×４）； 式（１５）
【００３６】
このトッププレートの電位がコンパレータの差動入力ＣＩＮＰ、ＣＩＮＮになる。その差電位Ｖｔｐ−Ｖｔｎを考えると、式（１６）が得られる。
【００３７】
Ｖｔｐ−Ｖｔｎ＝−（ＶＩＮＰ−ＶＩＮＮ）＋（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／４；
式（１６）
【００３８】
このような接続により、ＭＳＢ（ＳＷ５，ＳＷ１１）をそれぞれデジタルコード０、ＭＳＢの次のビット（ＳＷ４，ＳＷ１０）をそれぞれデジタルコード１、ＭＳＢの次のビットより下位のビットをそれぞれデジタルコード０、に対応するアナログデータを（＋）側容量ＤＡＣ、（−）側容量ＤＡＣで生成する。これにより、入力電位差ＶＩＮＰ−ＶＩＮＮと、リファレンス電位（Ｖｒｅｆｐ−Ｖｒｅｆｎ）を１／４倍した値との大小関係をコンパレータＣＯＭＰ１により判定することができる。このように、ＳＷ１からＳＷ１２を操作し、Ｃ１からＣ１２のボトムプレート電位をＶｒｅｆｐあるいは、Ｖｒｅｆｎとする。これにより、ＶＩＮＰ−ＶＩＮＮの電位差と、Ｖｒｅｆｐ−Ｖｒｅｆｎを分割した電位の大小関係を判定することができ、それにより、サンプリングしたＶＩＮＰ−ＶＩＮＮの電位差の値の範囲を順次狭めていき、最終的なデジタル値を決定することができる。
【００３９】
サンプリング時のトッププレートＴＯＰ＋、ＴＯＰ−の電位を入力コモン電位（ＶＩＮＰ＋ＶＩＮＮ）／２としておくことで、（＋）側容量ＤＡＣ、（−）側容量ＤＡＣにサンプリングされる電荷は、その絶対値は等しく、極性は逆となる。したがって、（＋）側容量ＤＡＣと（−）側容量ＤＡＣのスイッチを対称に操作することで、それぞれの容量ＤＡＣ出力を対称に動作させることができる。また、（＋）側トッププレート（ＴＯＰ＋）電位Ｖｔｐと、（−）側トッププレート（ＴＯＰ−）電位Ｖｔｎのコモン電位は、（Ｖｒｅｆｐ＋Ｖｒｅｆｎ）／２となる（式（４）＋式（６）、式（８）＋式（１０）、式（１３）＋式（１５）参照）。すなわち、このコモン電位をリファレンス電位の中心の電位とできるので、動作余裕を最大にできる。このような回路と、その制御方法により、差動アナログ入力信号をデジタル値に変換する動作が実現されていた。
【００４０】
《他の逐次比較型ＡＤ変換器の例２》
図２０Ａは、他の逐次比較型ＡＤ変換器の回路の概略を示している。なお、非特許文献２に同様の回路が示されている）。
【００４１】
図２０のＳＷ１３からＳＷ１６、Ｓ１、Ｓ２Ｐ、Ｓ２Ｎ、Ｓ３Ｐ、Ｓ３Ｎはスイッチを、ＶＩＮＰは（＋）のアナログ入力を、ＶＩＮＮは（−）のアナログ入力を、ＣＯＭＰ１はコンパレータを、ＴＯＰ＋は容量アレイの＋側トッププレートを、ＴＯＰ−は容量アレイの−側トッププレートを、Ｖｒｅｆｐは＋側の基準電位（例えば、５Ｖ）を、Ｖｒｅｆｎは−側の基準電位（例えば、０Ｖ）を、ＣＤＡＣＰは（＋）側の容量ＤＡＣを、ＣＤＡＣＮは（−）側の容量ＤＡＣを、ＣＩＮＰ、ＣＩＮＮはコンパレータ入力を、ＶＣＭはサンプリング時のコンパレータ入力のバイアス電位を、ＣＯＵＴ１はコンパレータの出力を、ＮＯＤＥ１、ＮＯＤＥ２は内部のノードを、示す。
【００４２】
図１９の従来回路では、バッファアンプＢＵＦ１と、抵抗Ｒ１、Ｒ２により、サンプリング時のトッププレート電位ＴＯＰ＋、ＴＯＰ−の電位を、入力コモン電位（（ＶＩＮＰ＋ＶＩＮＮ）／２）としていた。
【００４３】
図２０の従来回路では、スイッチＳ１、Ｓ２Ｐ、Ｓ２Ｎ、Ｓ３Ｐ、Ｓ３Ｎの操作により、サンプリング時のトッププレートＴＯＰ＋、ＴＯＰ−の電位を、入力コモン電位（（ＶＩＮＰ＋ＶＩＮＮ）／２）とする。
【００４４】
ここで、図２０の従来回路で、サンプリング時のトッププレート電位ＴＯＰ＋、ＴＯＰ−の電位を、入力コモン電位（（ＶＩＮＰ＋ＶＩＮＮ）／２）とする仕組みについて説明する。
【００４５】
まず、アナログ入力信号ＶＩＮＰ、ＶＩＮＮのサンプリングに先立って、スイッチＳ３Ｐ、Ｓ３ＮをＯＮする（図２０Ｂ参照）。このときスイッチＳ２Ｐ、Ｓ２Ｎはオープンと
する。Ｓ３Ｐ、Ｓ３ＮをＯＮすることで、ＣＤＡＣＰ、ＣＤＡＣＮの容量の電荷が０となる。この後、Ｓ３Ｐ、Ｓ３ＮをＯＦＦし、Ｓ１、Ｓ２Ｐ、Ｓ２ＮをＯＮする（図２０Ｂ参照）。Ｓ２Ｐ、Ｓ２ＮをＯＮすることで、ＮＯＤＥ１の電位はＶＩＮＰに、ＮＯＤＥ２の電位はＶＩＮＮになる。ＣＤＡＣＰの電荷が０、ＣＤＡＣＮの電荷が０なので、ＣＤＡＣＰのサンプリング容量とＣＤＡＣＮのサンプリング容量の値を等しくしておくと、Ｓ１をＯＮしておくことで、ＴＯＰ＋、ＴＯＰ−の電位は、入力コモン電位（（ＶＩＮＰ＋ＶＩＮＮ）／２）となる。
【００４６】
これにより、図１９の従来回路同様、（＋）側容量ＤＡＣ、（−）側容量ＤＡＣにサンプリングされる電荷は、その絶対値は等しく、極性は逆となる。したがって、（＋）側容量ＤＡＣと（−）側容量ＤＡＣのスイッチを対称に操作することで、それぞれの容量ＤＡＣ出力を対称に動作させることができる。また、図１９の場合と同様、容量ＤＡＣを操作することで（＋）側トッププレートＴＯＰ＋の電位Ｖｔｐと、（−）側トッププレートＴＯＰ−の電位Ｖｔｎのコモン電位は、（Ｖｒｅｆｐ＋Ｖｒｅｆｎ）／２となる。したがって、このコモン電位をリファレンス電位の中心の電位とできるので、動作余裕を最大にできる。このような回路と、その制御方法により、差動アナログ入力信号をデジタル値に変換する動作が実現されていた。
【先行技術文献】
【特許文献】
【００４７】
【特許文献１】特開平６-１６４３９９号公報
【特許文献２】米国特許第５５８１２５２号明細書
【特許文献３】米国特許第４９８９００２号明細書
【特許文献４】米国特許第４８３１３８１号明細書
【特許文献５】米国特許第４８０３４６２号明細書
【特許文献６】特開２０００−２０１０７７号公報
【特許文献７】特開平１１−１７５４３号公報
【非特許文献】
【００４８】
【非特許文献１】アール ケイ ヘスター他（R. K. Hester et al.）著," Fully Differential ADC with Rail-to-Rail Common-Mode Range and Nonlinear Capacitor Compensation", IEEE Journal of Solid-State Circuits,（米国）, Feb. 1990、Vol. 25, No. 1, p.173-183
【非特許文献２】ジー プロミッツアー（G. Promitzer）著," 12-bit Low-Power Fully Differential Switched Capacitor Noncalibrating Successive Approximation ADC with 1 MS/s", IEEE Journal of Solid-State Circuits, （米国）, July 2001，Vol. 36, No. 7, p.1138-1143
【発明の概要】
【発明が解決しようとする課題】
【００４９】
従来から、システムＬＳＩあるいはMixed-Signal LSIと称されるＬＳＩに代表されるように、微細化の進展とともに、ＣＭＯＳデジタル回路とＣＭＯＳアナログ回路の同一チップ上への集積化の要求は増している。微細ＣＭＯＳデジタル回路の高速性に見合った性能を確保したＣＭＯＳアナログ回路をできるだけ低コスト、低消費電力で集積することが求められている。
【００５０】
このため、上述のように、従来技術により、小面積かつ中庸の変換時間と中庸の変換精度を実現する差動逐次比較型ＡＤ変換器が実現されているが、差動逐次比較型ＡＤ変換器の一層の低コスト化、低消費電力化、高速化が求められている。
【００５１】
しかし、図１９に示される従来技術（例えば、非特許文献１）では、サンプリング時のトッププレート電位ＴＯＰ＋、ＴＯＰ−の電位を入力コモン電位（ＶＩＮＰ＋ＶＩＮＮ）／２とするために、ＶＩＮＰとＶＩＮＮのコモン電位を発生する抵抗Ｒ１、Ｒ２とＲ１、Ｒ２で発生したコモン電位をトッププレートに供給するためのバッファアンプＢＵＦ１が必要となっていた。Ｒ１、Ｒ２の値を大きくして入力回路中の電流を小さくする（感度を高くする）一方、トッププレートに供給する電流を大きくする必要があるからである。
【００５２】
このため、バッファアンプＢＵＦ１での消費電力が必要となり、低電力化が困難となる問題があった。
【００５３】
一方、図２０に示される従来技術（非特許文献２）では、図１９のようにバッファアンプを使用しないので、消費電力の増大の問題はない。しかしながら、電源電圧範囲の限界十分に近い範囲でのアナログ入力信号を変換する性能（入力範囲特性）は達成されていなかった。
【００５４】
本発明の目的は、小面積低電力で動作し、かつ、電源電圧範囲（rail-to-rail範囲）の限界に十分に近いアナログ入力信号を変換できるＡＤ変換器を提供することにある。
【課題を解決するための手段】
【００５５】
本発明は前記課題を解決するために、以下の手段を採用した。すなわち、本発明は、
第１アナログ信号が入力される第１アナログ端子と、第１アナログ端子に第１アナログ信号を入力する第１入力スイッチと、第２アナログ信号が入力される第２アナログ端子と、第２アナログ端子に第２アナログ信号を入力する第２入力スイッチと、第１基準電圧の供給を受ける第１基準電圧接続端子と、第２基準電圧の供給を受ける第２基準電圧接続端子と、第１アナログ端子から第１アナログ信号のサンプルデータを取り込んで保持するとともに第１アナログ信号の比較の対象となる第１比較信号を生成する第１デジタルアナログ変換器と、第２アナログ端子から第２アナログ信号のサンプルデータを取り込んで保持するとともに第２アナログ信号の比較の対象となる第２比較信号を生成する第２デジタルアナログ変換器と、第１デジタルアナログ変換器の出力側と第２デジタルアナログ変換器の出力側を開放または導通する第１スイッチと、第１アナログ信号および第２アナログ信号の差分値と第１デジタルアナログ変換器の出力信号および第２デジタルアナログ変換器の出力信号の差分値とを比較する比較器と、を備えるアナログデジタル変換回路である。
【００５６】
さらに、第１デジタルアナログ変換器は、第１の複数の容量素子と第１の複数の容量素子のそれぞれの入力側端子を第１アナログ端子、第１基準電圧端子、および第２基準電圧端子のいずれかに接続する複数の第１スイッチ群と第１の複数の容量素子のそれぞれの入力側端子に対向する出力側端子を接続する第１共通端子と、を有する。
【００５７】
また、第２デジタルアナログ変換器は、第２の複数の容量素子と第２の複数の容量素子のそれぞれの入力側端子を第２アナログ端子、第１基準電圧端子、および第２基準電圧端子のいずれかに接続する複数の第２スイッチ群と第２の複数の容量素子のそれぞれの入力側端子に対向する出力側端子を接続する第２共通端子と、を有する。
【００５８】
そして、第１の複数の容量素子は、第１の複数の容量素子全体の容量の１／２に相当する容量の第１容量素子を含み、第１アナログ信号のサンプルデータの取り込みが完了した後には、第１容量素子以外の容量素子の入力側端子には比較器の比較の結果に基づいて第１基準電圧端子、および第２基準電圧端子のいずれかが接続され、第１容量素子の入力側端子には比較器の比較の結果に拘わらず第１基準電圧端子が接続され、
第２の複数の容量素子は、第２の複数の容量素子全体の容量の１／２に相当する容量の第２容量素子を含み、第２アナログ信号のサンプルデータの取り込みが完了した後には、
第２容量素子以外の容量素子の入力側端子には比較器の比較の結果に基づいて第１基準電圧端子、および第２基準電圧端子のいずれかが接続され、第２容量素子の入力側端子には比較器の比較の結果に拘わらず第２基準電圧端子が接続される。
【発明の効果】
【００５９】
本発明によれば、小面積低電力で動作し、かつ、電源電圧範囲の限界に十分に近いアナログ入力信号を変換できるアナログデジタル変換器を提供できる。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１実施形態に係るＡＤ変換器を示す回路図である。
【図２】図１のＡＤ変換器の制御タイミングを示す図である。
【図３】スイッチの構成を例示する図である。
【図４】本発明の第２実施形態に係るＡＤ変換器を示す回路図である。
【図５】本発明の第３実施形態に係るＡＤ変換器を示す回路図である。
【図６】ＡＤ変換器に含まれる抵抗ＤＡＣの構成を示す図である。
【図７】本発明の第４実施形態に係るＡＤ変換器を示す回路図である。
【図８】ＡＤ変換器に含まれる抵抗ＤＡＣの構成を示す図である。
【図９】本発明の各実施形態に係るＡＤ変換器に適用可能なコンパレータを示す図である。
【図１０】本発明の第５実施形態に係る逐次比較型ＡＤ変換回路のブロック図である。
【図１１】動作タイミング例を示す図である。
【図１２Ａ】回路シミュレーション結果例（その１）である。
【図１２Ｂ】回路シミュレーション結果例（その１）である。
【図１２Ｃ】回路シミュレーション結果例（その１）である。
【図１２Ｄ】図１２Ａにおいてサンプリングからコンペアに移行する時点の時間を拡大した拡大図である。
【図１３Ａ】回路シミュレーション結果例（その２）である。
【図１３Ｂ】回路シミュレーション結果例（その２）である。
【図１３Ｃ】回路シミュレーション結果例（その２）である。
【図１４Ａ】回路シミュレーション結果例（その３）である。
【図１４Ｂ】回路シミュレーション結果例（その３）である。
【図１４Ｃ】回路シミュレーション結果例（その３）である。
【図１５】本発明の第６実施形態に係るＡＤ変換器を示す回路図である。
【図１６】本発明の第７実施形態に係るＡＤ変換器を示す回路図である。
【図１７】本発明の第８実施形態に係るＡＤ変換器を示す回路図である。
【図１８】本発明の第８実施形態に係るＡＤ変換器を示す回路図である。
【図１９】従来の電荷再分配型ＡＤ変換器を示す図である。
【図２０Ａ】従来の逐次比較型ＡＤ変換器の回路を示す図である。
【図２０Ｂ】従来の逐次比較型ＡＤ変換器の制御タイミング示す図である。
【図２１】ＡＤ変換器の問題点を説明するための図である。
【発明を実施するための形態】
【００６１】
以下、図面を参照して、一実施の形態（以下、実施形態という）に係るＡＤ（アナログデジタル）変換器について説明する。以下の実施形態の構成は例示であり、本発明は実施形態の構成に限定されない。
【００６２】
図２１は、図２０のＡＤ変換器の問題点を説明するための図である。図２１のＳＷ１３からＳＷ１６、Ｓ１はスイッチを、ＶＩＮＰは（＋）のアナログ入力を、ＶＩＮＮは（−）のアナログ入力を、ＣＯＭＰ１はコンパレータを、ＴＯＰ＋は容量アレイの＋側トップ
プレートを、ＴＯＰ−は容量アレイの−側トッププレートを、Ｖｒｅｆｐは＋側の基準電位（例えば、５Ｖ）を、Ｖｒｅｆｎは−側の基準電位（例えば、０Ｖ）を、ＣＤＡＣＰは（＋）側の容量ＤＡＣを、ＣＤＡＣＮは（−）側の容量ＤＡＣを、ＣＩＮＰ、ＣＩＮＮはコンパレータ入力を、ＶＣＭはサンプリング時のコンパレータ入力のバイアス電位を、ＣＯＵＴ１はコンパレータの出力を、ＰＭ１からＰＭ４はＰＭＯＳトランジスタを、ＮＭ１からＮＭ４はＮＭＯＳトランジスタを、ＣＳ２Ｐ、ＣＳ３ＰはＰＭＯＳトランジスタの制御信号を、ＣＳ２Ｎ、ＣＳ３ＮはＮＭＯＳトランジスタの制御信号を、ＮＯＤＥ１、ＮＯＤＥ２は内部のノードを、示す。
【００６３】
図２１は、図２０の回路の問題を説明しやすいように、図２０のスイッチ、Ｓ２Ｐ、Ｓ２Ｎ、Ｓ３Ｐ、Ｓ３Ｎをトランジスタレベルの回路図として示している。
【００６４】
まず、アナログ入力信号ＶＩＮＰ、ＶＩＮＮのサンプリングに先立って、ＰＭ２、ＮＭ２、ＰＭ３、ＮＭ３をＯＮする（例えば、ＣＳ３Ｐを０Ｖ、ＣＳ３Ｎを５Ｖとする）。このとき、ＰＭ１、ＮＭ１、ＰＭ４、ＮＭ４はＯＦＦとする（ＣＳ２Ｐは５Ｖ、ＣＳ２Ｎは０Ｖとする。）。この後、ＰＭ２、ＮＭ２、ＰＭ３、ＮＭ３をＯＦＦする（例えば、ＣＳ３Ｐを５Ｖ、ＣＳ３Ｎを０とする）。また、ＰＭ１、ＮＭ１、ＰＭ４、ＮＭ４、Ｓ１をＯＮする（例えば、ＣＳ２Ｐは０Ｖ、ＣＳ２Ｎは５Ｖとする）。これにより、ＴＯＰ＋、ＴＯＰ−の電位は、入力コモン電位（（ＶＩＮＰ＋ＶＩＮＮ）／２）となり、（＋）側容量ＤＡＣのボトムプレートＮＯＤＥ１の電位はＶＩＮＰに、（−）側容量ＤＡＣのボトムプレートＮＯＤＥ２の電位はＶＩＮＮとなり、図１９の従来回路と同じ電荷が、（＋）側容量ＤＡＣのサンプリング容量、（−）側容量ＤＡＣのサンプリング容量に蓄えられる。
【００６５】
このサンプリングの終了後、スイッチＳ１をＯＦＦし、また、ＰＭ１、ＮＭ１、ＰＭ４、ＮＭ４をＯＦＦして、（＋）側容量ＤＡＣのそれぞれのボトムプレートの電位、（−）側容量ＤＡＣのそれぞれのボトムプレートの電位を操作して、コンパレータによる比較動作に移る。
【００６６】
ＰＭ１、ＮＭ１、ＰＭ４、ＮＭ４をＯＦＦするために、制御信号、ＣＳ２ＰはＬからＨに（０Ｖから５Ｖに）変化する。また、制御信号ＣＳ２ＮはＨからＬに（５Ｖから０Ｖに）変化する。
【００６７】
このとき、例えば、電源電圧、リファレンス電圧がともに５Ｖであったと仮定し、ＶＩＮＰの電位が５Ｖ、ＶＩＮＮの電位が０Ｖの場合を考える。つまり、電源電圧、リファレンス電圧と、変換しようとしているアナログ入力信号が略等しい場合を考える。
【００６８】
ＶＩＮＰの電位が５Ｖ、ＮＯＤＥ１の電位が５Ｖ、ＣＳ２Ｐの電位が０Ｖ、ＣＳ２Ｎの電位が５Ｖのとき、ＮＭ１は反転していないので、そのゲートとドレイン、ソース間の容量はオーバーラップ容量程度の小さな値となっている。ＮＭＯＳトランジスタＮＭ１の場合、ゲート電位は５Ｖとなるが、同時にソース、ドレインの電位も５Ｖとなる。ＭＯＳトランジスタが反転するためには、ゲート、ソース間電圧がしきい電圧Ｖｔｈ（例えば０．７Ｖ）を超える必要があるので、ソース、ドレインの電位が５ＶとなっているＮＭ１では、反転層は形成されない。このため、ゲート酸化膜容量は、ゲートとソース（あるいはドレイン）との間には実効的に接続されないことになる。
【００６９】
一方、ＰＭ１は反転層が形成されているので、ゲートと、ドレイン、ソースの間には、ゲート酸化膜の容量が存在する。すなわち、ＰＭＯＳトランジスタＰＭ１の場合には、ゲート電位が０Ｖとなり、また、ソースおよびドレインはともに５Ｖであるため、ゲート、ソース間電圧はしきい電圧Ｖｔｈより大きく、チャネルが形成される。したがって、ゲート酸化膜による容量がゲートとソース（あるいはドレイン）の間に接続されることになる
。
【００７０】
この状態で、ＣＳ２Ｐの電位が０Ｖから５Ｖに、ＣＳ２Ｎの電位が５Ｖから０Ｖに変化すると、ＰＭ１のゲート容量を介して、ＮＯＤＥ１の電位が上昇する（図２１の波形図にその様子を示した）。このとき、ＰＭ１およびＮＭ１がともにオフになるので、上昇したＮＯＤＥ１の電位は維持されることになる。
【００７１】
同様に、ＶＩＮＮの電位が０Ｖ、ＮＯＤＥ２の電位が０Ｖ、ＣＳ２Ｐの電位が０Ｖ、ＣＳ２Ｎの電位が５Ｖのとき、ＰＭ４は反転していないので、そのゲートとドレイン、ソース間の容量はオーバーラップ容量程度の小さな値となっている。一方、ＮＭ４は反転層が形成されているので、ゲートと、ドレイン、ソースの間には、ゲート酸化膜の容量が存在する。
【００７２】
ＣＳ２Ｐの電位が０Ｖから５Ｖに、ＣＳ２Ｎの電位が５Ｖから０Ｖに変化すると、ＮＭ４のゲート容量を介して、ＮＯＤＥ２の電位は低くなる（図２１の波形図にその様子を示した）。このとき、ＰＭ４およびＮＭ４がともにオフになるので、低下したＮＯＤＥ２の電位は維持されることになる。
【００７３】
つまり、サンプリングの終了時に、ＰＭ１、ＮＭ４のゲート容量を介して、ＮＯＤＥ１の電位は電源電圧５Ｖを超えて上昇し、ＮＯＤＥ２の電位は、電源電圧０Ｖより低い電位となって維持される場合がある。
【００７４】
サンプリングの終了後、スイッチＳ１をＯＦＦし、（＋）側容量ＤＡＣのそれぞれのボトムプレートの電位、（−）側容量ＤＡＣのそれぞれのボトムプレートの電位を操作して、コンパレータによる比較動作に移る。このとき、ＮＯＤＥ１の電位が電源電圧５Ｖより高い電位となっていると、ＰＭ２のゲート電位を５Ｖとして、ＰＭ２をＯＦＦさせようとしても、ＰＭ２のソース電位はすなわちＮＯＤＥ１の電位なので、ＮＯＤＥ１の電位が電源電圧５Ｖを超えて上昇した電位分、ＰＭ２のゲート、ソース間に電圧が加わる。このため、ＰＭ２を介して、ＮＯＤＥ１から、ＴＯＰ＋にわずかに電流が流れる。これは、ＴＯＰ＋に蓄えた電荷を変化させることになり、正しい変換結果を得られない原因となる。
【００７５】
同様に、ＮＯＤＥ２の電位が電源電圧０Ｖより低い電位となっていると、ＮＭ３のゲート電位を０ＶとしてＮＭ３をＯＦＦさせようとしても、ＮＭ３のソース電位はＮＯＤＥ２の電位なので、ＮＯＤＥ２の電位が０Ｖより低い電位となった分、ＮＭ３のゲート、ソース間に電圧が加わり、ＮＭ３を介して、ＴＯＰ−からＮＯＤＥ２にわずかに電流が流れる。これはＴＯＰ−に蓄えた電荷を変化させることになり、正しい変換結果が得られなくなる。
【００７６】
図２１の回路ではこの問題を回避するためには、アナログ入力電位ＶＩＮＰの最大値を電源電圧より低い電位とし、ＶＩＮＮの最低の電位を０Ｖより高い電位とし、ＮＯＤＥ１、ＮＯＤＥ２の電位が、カップリングにより変化しても、電源電圧範囲を超えないようにする必要があった。このため、図２１の回路構成では、電源電圧範囲（rail-to-rail範囲）のアナログ入力信号を変換する性能を実現できなかった。
【００７７】
本実施形態では、第１の特徴として、図１９の従来回路で必要となるバッファアンプを必要としない低消費電力化が可能な差動逐次比較ＡＤ変換器を例示する。また、図２１の回路では、達成されていない電源電圧範囲（rail-to-rail範囲）のアナログ入力信号を変換できる差動逐次比較型ＡＤ変換器を例示する。つまり、バッファアンプを必要としない低消費電力特性と、電源電圧範囲（rail-to-rail範囲）のアナログ入力信を変換する特性を両立する回路を例示する。
【００７８】
また、図１９の従来回路では、アナログ入力信号を変換したデジタル値は、２の補数表現となるが、符号判定のサイクル分変換時間が大きくなる問題がある。本実施形態では、第２の特徴として、（＋）側のアナログ入力信号と（−）側のアナログ入力信号の大小関係が予測できるような場合に、あらかじめ、符号を仮定して、アナログ信号をデジタル値に変換する回路を例示する。
【００７９】
さらに本実施形態では、上記、第２の特徴を達成する、符号を仮定しアナログ信号をデジタル値に変換する回路を使用するため、必要な場合には、符号も含めてアナログ信号をデジタル値に変換する回路を例示する。
【００８０】
上記の第１の特徴を達成するために、本実施形態（図１）では、差動容量ＤＡＣの（＋）側容量ＤＡＣのトッププレートＴＯＰ＋とボトムプレート（Ｃ１からＣ６のスイッチにつながる端子）の電位を等しくし、（＋）側容量ＤＡＣのサンプリング容量を放電するスイッチ（図１、Ｓ３Ｐ）を設ける。また、（−）側容量ＤＡＣのトッププレートＴＯＰ−とボトムプレート（Ｃ７からＣ１２のスイッチにつながる端子）の電位を等しくし、（−）側容量ＤＡＣのサンプリング容量を放電するスイッチ（図１、Ｓ３Ｎ）を設ける。
【００８１】
さらに、本実施形態では、サンプリング容量の放電用のスイッチＳ３Ｐ、Ｓ３ＮがＯＮしているときに、（＋）側アナログ入力信号ＶＩＮＰ、（−）側アナログ入力信号ＶＩＮＮと容量ＤＡＣのボトムプレートを切り離すスイッチＳ２Ｐ、Ｓ２Ｎを設ける。さらに、アナログ入力信号のサンプリング時に（＋）側トッププレートＴＯＰ＋の電位と、（−）側トッププレートＴＯＰ−の電位を等しくするためのスイッチＳ１を設ける。
【００８２】
そして、サンプリング終了時に、ボトムプレートに、アナログ入力信号ＶＩＮＰ、ＶＩＮＮを供給するスイッチＳ２Ｐ、Ｓ２ＮをＯＦＦする。このとき、内部のノードＮＯＤＥ１、ＮＯＤＥ２の電位が電源電圧範囲を超えないように、ＮＯＤＥ１、ＮＯＤＥ２の電位をイコライズするスイッチＳ４を設ける。
【００８３】
また、上記の第２の特徴を達成するために、本実施形態（図１）では、（＋）側容量ＤＡＣの合計のサンプリング容量の１／２の大きさを持つ容量Ｃ６のボトムプレートの電位を、コンパレータでの比較開始と同時に、＋の基準電圧Ｖｒｅｆｐとする。残りの２進に重み付けされた容量のボトムプレートは、対応するＤＡＣ入力が１なら＋の基準電圧Ｖｒｅｆｐに、対応するＤＡＣ入力が０なら−の基準電圧Ｖｒｅｆｎにつなぐ。また、比較期間にわたって、コンパレータＣＯＭＰ１での比較結果によらず、符号ビットに相当する容量Ｃ６のボトムプレートの電位は、＋の基準電圧Ｖｒｅｆｐとする。
【００８４】
さらに、（−）側容量ＤＡＣの合計のサンプリング容量の１／２の大きさを持つ容量Ｃ１２（符号ビットに対応）のボトムプレートの電位を、コンパレータでの比較開始と同時に、−の基準電圧Ｖｒｅｆｎとする。残りの２進に重み付けされた容量のボトムプレートは、対応するＤＡＣ入力が１なら−の基準電圧Ｖｒｅｆｎに、対応するＤＡＣ入力が０なら＋の基準電圧Ｖｒｅｆｐにつなぐ。また、比較期間にわたって、コンパレータＣＯＭＰ１での比較結果によらず、符号ビットに相当する容量Ｃ１２のボトムプレートの電位は、−の基準電圧Ｖｒｅｆｎとする。
【００８５】
アナログ入力信号のサンプリング終了時に、ボトムプレートに、アナログ入力信号ＶＩＮＰ、ＶＩＮＮを供給するスイッチＳ２Ｐ、Ｓ２ＮをＯＦＦしても、スイッチＳ４（図１）によりノードＮＯＤＥ１、ＮＯＤＥ２の電位をイコライズするので、Ｓ２Ｐ、Ｓ２ＮがボトムプレートにつながるノードＮＯＤＥ１、ＮＯＤＥ２の電位は電源電圧範囲を超えない。ノードＮＯＤＥ１、ＮＯＤＥ２の電位を電源電圧範囲に収めることで、スイッチＳ３
Ｐ、Ｓ３Ｎを通して、トッププレートＴＯＰ＋、ＴＯＰ−に電流が流れないようにすることができる。これにより、トッププレートＴＯＰ＋、ＴＯＰ−の電荷が失われることが防げ、正しい変換結果が得られる。
【００８６】
また、上記操作により、（＋）側容量ＤＡＣのボトムプレートに供給されるアナログ入力ＶＩＮＰが、（−）側容量ＤＡＣのボトムプレートに供給されるアナログ入力ＶＩＮＮより、大きいか、あるいは等しいことを仮定して、アナログ入力電位差（ＶＩＮＰ−ＶＩＮＮ）をデジタル値に変換することができる。
【００８７】
つまり、あらかじめ、ＶＩＮＰ−ＶＩＮＮ＞＝０が予想される場合には、従来回路（図１９）では、必要だった符号決定のためのサイクルを省略して、ＡＤ変換を行なうことができる。これにより、符号決定に要する時間分、変換時間を短縮することができる。
【００８８】
《第１実施形態》
以下、本発明の第１実施形態を詳細に説明する。図１は、本発明の第１実施形態に係るＡＤ変換器を示す回路図である。図２は、図１のスイッチＳ１、Ｓ２Ｐ、Ｓ２Ｎ、Ｓ３Ｐ、Ｓ３Ｎ、およびＳ４の制御タイミングを示す図である。
【００８９】
図１のＳＷ２からＳＷ５、ＳＷ８からＳＷ１１、ＳＷ１３からＳＷ１６、ＳＷ１９からＳＷ２２、Ｓ１、Ｓ２Ｐ、Ｓ２Ｎ、Ｓ３Ｐ、Ｓ３Ｎ、Ｓ４はスイッチを、Ｃ１からＣ１２は容量を、ＶＩＮＰは（＋）のアナログ入力を、ＶＩＮＮは（−）のアナログ入力を、ＴＯＰ＋は容量アレイの＋側トッププレートを、ＴＯＰ−は容量アレイの−側トッププレートを、Ｖｒｅｆｐは＋側の基準電位（例えば、５Ｖ）を、Ｖｒｅｆｎは−側の基準電位（例えば、０Ｖ）を、ＣＯＭＰ１はコンパレータを、ＣＩＮＰ、ＣＩＮＮはコンパレータの入力を、ＣＯＵＴ１はコンパレータ出力を、ＶＣＭはサンプリング時のコンパレータ入力のバイアス電位（例えば２．５Ｖ）を、ＮＯＤＥ１、ＮＯＤＥ２は内部のノードを、（＋）側容量ＤＡＣはＣ１からＣ６の容量アレイで構成されるＤＡＣを、（−）側容量ＤＡＣはＣ７からＣ１２の容量アレイで構成されるＤＡＣを、示す。図１９、図２０の従来回路の回路要素に対応する部分、同じ働きをする素子には同じ素子名、端子名を与えて示している。
【００９０】
コンパレータＣＯＭＰ１が本発明の比較器に相当し、（＋）側容量ＤＡＣが第１デジタルアナログ変換器に相当し、（−）側容量ＤＡＣが第２デジタルアナログ変換器に相当し、＋側の基準電位Ｖｒｅｆｐの接続される端子が第１基準電圧接続端子に相当し、−側の基準電位Ｖｒｅｆｎの接続される端子が第２基準電圧接続端子に相当する。
【００９１】
ここで、トッププレートＴＯＰ＋とは、容量ＤＡＣのうち、＋側のアナログ信号が入力するＮＯＤＥ１にスイッチＳＷ１９、ＳＷ２−ＳＷ５、ＳＷ２１を介して接続される端子（ボトムプレート）に対向する端子をいう。また、トッププレートＴＯＰ−とは、容量ＤＡＣのうち、−側のアナログ信号が入力するＮＯＤＥ２にスイッチＳＷ２０、ＳＷ８−ＳＷ１１、ＳＷ２２を介して接続される端子（ボトムプレート）に対向する端子をいう。
【００９２】
容量Ｃａ（ａは整数）に併記されたｂＣ（ｂは整数）の値はそれぞれの容量の大きさの相対関係を示し、１Ｃ、２Ｃ、４Ｃ、８Ｃ、１６Ｃ（等）、に示されるように重み付けがされている。図１のＣ１からＣ１２が４ビットＤＡＣを構成している。
【００９３】
図１に図示されるスイッチの状態は、容量ＤＡＣのサンプリング状態を示している。サンプリング時には、Ｃ１からＣ６にＶＩＮＰの電位が充電され、Ｃ７からＣ１２にＶＩＮＮの電位が充電される。
【００９４】
まず、アナログ入力信号ＶＩＮＰ、ＶＩＮＮのサンプリングに先立って、ディスチャージ用のスイッチＳ３Ｐ、Ｓ３ＮをＯＮする（図２参照）。このときアナログ信号入力用のスイッチＳ２Ｐ、Ｓ２Ｎはオープンとする（より正確には、両方ＯＦＦにすることは必須ではなく、いずれか一方、例えばＳ２ＮはＯＮとしておいてもよい）。
【００９５】
また、例えば、Ｓ１をＯＮ、ＳＷ２からＳＷ５、ＳＷ１９、ＳＷ２１をＮＯＤＥ１につないでおく。また、例えば、ＳＷ８からＳＷ１１、ＳＷ２０、ＳＷ２２をＮＯＤＥ２につないでおく。Ｓ３Ｐ、Ｓ３ＮをＯＮすることで、Ｃ１からＣ１２のトッププレート（ＴＯＰ＋、ＴＯＰ−）の電位とＣ１からＣ１２のボトムプレートの電位が等しくなり、（＋）側容量ＤＡＣ、（−）側容量ＤＡＣのサンプリング容量Ｃ１からＣ１２に蓄えられる電荷が０となる。
【００９６】
この後、Ｓ３Ｐ、Ｓ３ＮをＯＦＦし、Ｓ１、Ｓ２Ｐ、Ｓ２ＮをＯＮする（図２参照）。このとき、ＮＯＤＥ１（本発明の第１アナログ端子に相当）には、スイッチＳ２Ｐ（本発明の第１入力スイッチに相当）を通じて、＋側のアナログ信号（第１アナログ信号に相当）が入力される。また、ＮＯＤＥ２（本発明の第２アナログ端子に相当）には、スイッチＳ２Ｎ（本発明の第２入力スイッチに相当）を通じて、−側のアナログ信号（第２アナログ信号に相当）が入力される。
【００９７】
ただし、Ｓ１については、Ｓ３Ｐ、Ｓ３ＮをＯＮの状態で、Ｓ１をＯＮとしておいて、ＯＮの状態を保っていてもよい）。Ｓ２Ｐ、Ｓ２ＮをＯＮすることで、ＮＯＤＥ１の電位はＶＩＮＰに、ＮＯＤＥ２の電位はＶＩＮＮになる。ＳＷ２からＳＷ５、ＳＷ１９、ＳＷ２１をＮＯＤＥ１につないでおき、また、ＳＷ８からＳＷ１１、ＳＷ２０、ＳＷ２２をＮＯＤＥ２につないでおくものとする。（＋）側容量ＤＡＣの合計のサンプリング容量（Ｃ１からＣ６の合計容量３２Ｃ）と、（−）側容量ＤＡＣの合計のサンプリング容量（Ｃ７からＣ１２の合計容量３２Ｃ）を等しくしているので、また、Ｓ１がＯＮとなっており、トッププレートＴＯＰ＋と、ＴＯＰ−の電位が等しいので、トッププレートＴＯＰ＋と、ＴＯＰ−の電位は、入力コモン電位（（ＶＩＮＰ＋ＶＩＮＮ）／２）となる。（ＶＩＮＰ、ＶＩＮＮは、それぞれ、（＋）のアナログ入力ＶＩＮＰの電位、（−）のアナログ入力ＶＩＮＮの電位を表わすものとする。）
Ｃ１からＣ６で構成される（＋）側容量ＤＡＣのトッププレート（ＴＯＰ＋）に蓄えられる電荷ＱＳＡＭＰＰは、式（１７）で表わされる。（Ｃ１からＣ６の合計容量を３２Ｃで、表わす。）
【００９８】
ＱＳＡＭＰＰ＝−３２Ｃ（ＶＩＮＰ−（ＶＩＮＰ＋ＶＩＮＮ）／２）；
ＱＳＡＭＰＰ＝−３２Ｃ（ＶＩＮＰ−ＶＩＮＮ）／２； 式（１７）
Ｃ７からＣ１２で構成される（−）側容量ＤＡＣのトッププレート（ＴＯＰ−）に蓄えられる電荷ＱＳＡＭＰＮは、式（１８）で表わされる。
【００９９】
ＱＳＡＭＰＮ＝−３２Ｃ（−ＶＩＮＰ＋ＶＩＮＮ）／２； 式（１８）
つまり、サンプリング時のトッププレートＴＯＰ＋、ＴＯＰ−の電位を入力コモン電位（ＶＩＮＰ＋ＶＩＮＮ）／２としておくことで、（＋）側容量ＤＡＣ、（−）側容量ＤＡＣにサンプリングされる電荷は、その絶対値は等しく、極性は逆となる。
【０１００】
サンプリング終了後、Ｓ１をオープン（開放）とする。また、Ｓ２Ｐ、Ｓ２Ｎも、オープン（開放）とする。Ｓ１を最初に開放とすることで、トッププレートＴＯＰ＋、ＴＯＰ−がフローティングとなるので、Ｃ１からＣ１２のトッププレートの電荷が保存される。
【０１０１】
後の説明に都合がいいので、ここで、ＳＷ２からＳＷ５、ＳＷ８からＳＷ１１、ＳＷ１９からＳＷ２２のトランジスタレベルの回路例を、ＳＷ２を例として、図３に示しておく
。
【０１０２】
図３のＰＭ５、ＰＭ６はＰＭＯＳトランジスタを、ＮＭ５、ＮＭ６はＮＭＯＳトランジスタを、Ｃ２は容量を、ＮＯＤＥ１、ＴＯＰ＋はノード名を、Ｖｒｅｆｐは＋側の基準電位（例えば、５Ｖ）を、Ｖｒｅｆｎは−側の基準電位（例えば、０Ｖ）を、示す。図３において図１に対応するノード等は、図１と同じ名称を与えて示した。図３のように、トランジスタを接続することで、例えば、図１のＳＷ２の機能を実現できる。
【０１０３】
図１の説明にもどる。Ｓ１をオープン（開放）とした後、ＳＷ２からＳＷ５、ＳＷ８からＳＷ１１、ＳＷ１９からＳＷ２２を操作して、容量Ｃ１からＣ１２のボトムプレートの電位を、Ｖｒｅｆｐ、あるいは、Ｖｒｅｆｎとする。このとき、図３のような回路でスイッチ（例えばＳＷ２）を構成すると、Ｃ２のボトムプレートの電位を、Ｖｒｅｆｐ、あるいは、Ｖｒｅｆｎとする前に、ＰＭ５、ＮＭ５をＯＦＦし、その後Ｃ２のボトムプレートの電位を、Ｖｒｅｆｐ、あるいは、Ｖｒｅｆｎとする。
【０１０４】
このようなスイッチのタイミングで、スイッチＳＷ２からＳＷ５、ＳＷ８からＳＷ１１、ＳＷ１９からＳＷ２２を操作すると、Ｓ２ＰがＯＦＦした前後に、ＳＷ２からＳＷ５、ＳＷ１９、ＳＷ２１も、ＮＯＤＥ１から見て、フローティングとなる。このため、図２１の説明で述べたように、ＶＩＮＰの電位が正の電源電圧に近い電位の場合、ＮＯＤＥ１の電位は、スイッチＳ２Ｐのオフに伴いＳ２Ｐを構成するＰＭＯＳトランジスタのゲート容量により、正の電源電圧を超えて上昇する可能性がある。
【０１０５】
同様に、Ｓ２ＮがＯＦＦした前後に、ＳＷ８からＳＷ１１、ＳＷ２０、ＳＷ２２も、ＮＯＤＥ２から見て、フローティングとなる。このため、ＶＩＮＮの電位が負の電源電圧に近い電位の場合、ＮＯＤＥ２の電位は、スイッチＳ２Ｎのオフに伴いＳ２Ｎを構成するＮＭＯＳトランジスタのゲート容量により、負の電源電圧を超えて低下する可能性がある。
【０１０６】
これを防ぐために、Ｓ２Ｐ、Ｓ２ＮをＯＦＦした後、ＮＯＤＥ１とＮＯＤＥ２の電位を等しくするスイッチＳ４（本発明の電位制御回路、および第２スイッチに相当）をＯＮする（図２参照）。これにより、ＮＯＤＥ１とＮＯＤＥ２の電位が等しくなり、中間の電位となる。このため、Ｓ２Ｐ、Ｓ２ＮをＯＦＦする直前のＮＯＤＥ１、ＮＯＤＥ２のどちらか一方が、正の電源電圧に近い電位、あるいは、負の電源電圧に近い電位となっていても、ＮＯＤＥ１、ＮＯＤＥ２の電位差がある程度大きければ、Ｓ２ＰのオフまたはＳ２Ｎのオフの際に、ＮＯＤＥ１、ＮＯＤＥ２の電位は電源電圧範囲を超えることがないようにできる。
【０１０７】
仮に、ＮＯＤＥ１、ＮＯＤＥ２の電位が、電源電圧範囲を超えると、たとえ、Ｓ３Ｐ、Ｓ３ＮをＯＦＦしても、それらを構成するＭＯＳトランジスタのゲート、ソース間に（順方向の、電流が流れやすくなる方向の）電位差が発生するので、Ｓ３Ｐ、Ｓ３Ｎを通して、ＮＯＤＥ１からＴＯＰ＋へ、あるいは、ＴＯＰ−からＮＯＤＥ２へ、わずかな電流が流れ、トッププレートＴＯＰ＋、ＴＯＰ−に蓄えた電荷を変化させてしまう問題がある（このことは、図２１の回路の問題の説明で述べた通りである。）。
【０１０８】
そこで、図１の回路のように、Ｓ４を設けて、サンプリング終了後、Ｓ４によりＮＯＤＥ１、ＮＯＤＥ２の電位が、電源電圧範囲を超えないようにすることで、電源電圧範囲のアナログ入力信号をサンプリングしても、内部ノード、ＮＯＤＥ１、ＮＯＤＥ２の電位が電源電圧範囲を超えないようにできる。そのため、サンプリングした電荷の破壊を防ぐことができ、正しい変換結果を得られるようになる。
【０１０９】
サンプリングの終了時に、Ｓ１をＯＦＦし、また、Ｓ２Ｐ、Ｓ２ＮをＯＦＦし、ＳＷ２
からＳＷ５、ＳＷ８からＳＷ１１、ＳＷ１９からＳＷ２２をフローティングとし（Ｓ３Ｐ、Ｓ３Ｎ、はサンプリングの開始時からＯＦＦしている）、Ｓ４をＯＮする。さらに、ＳＷ１３、ＳＷ１４をＯＦＦし、ＳＷ１５、ＳＷ１６をＯＮする。これにより、コンパレータによる逐次比較の準備が整う。
【０１１０】
ＳＷ１３、ＳＷ１４はサンプリング中にコンパレータＣＯＭＰ１の入力ＣＩＮＰ、ＣＩＮＮにバイアスＶＣＭを与えるためのスイッチとして働く。例えば、ＶＣＭを、コンパレータによる比較の最終的なコモン電位（（Ｖｒｅｆｐ＋Ｖｒｅｆｎ）／２）と等しくしておけば、サンプリング期間中に、コンパレータＣＯＭＰ１のオフセット電圧を、例えば容量に記憶しておき、ａｕｔｏ−ｚｅｒｏによりオフセットの影響を小さくできる。
【０１１１】
また、ＳＷ１５、ＳＷ１６は、ＴＯＰ＋、ＴＯＰ−の電位をアナログ入力コモン電位とするために、ＴＯＰ＋、ＴＯＰ−と、コンパレータ入力端子（ＣＩＮＰ、ＣＩＮＮ）とを切り離しておくためのスイッチとして働く。
【０１１２】
サンプリング後は、ＳＷ２からＳＷ５、ＳＷ８からＳＷ１１、ＳＷ１９からＳＷ２２を操作して、容量Ｃ１からＣ１２のボトムプレートの電位を、Ｖｒｅｆｐ、あるいは、Ｖｒｅｆｎとすることで、基準電圧を分圧した電圧と、サンプリングした電位差の大小関係を（ＣＯＵＴ１を利用して）判定し、アナログ入力電位差に対応するデジタル値を検索する。
【０１１３】
本実施形態では、ＶＩＮＰ−ＶＩＮＮ＞＝０を仮定しているので、ＳＷ２１はＶｒｅｆｐに、ＳＷ２２はＶｒｅｆｎに接続される。（＋）側容量ＤＡＣのスイッチＳＷ２からＳＷ５は、対応するデジタルコードが１なら、Ｖｒｅｆｐに、対応するデジタルコードが０ならＶｒｅｆｎにつながれる。２の補数を生成するために１ビット加算値を生成するＳＷ１９はＶｒｅｆｎ（デジタルコード０に対応）につながれる。２の補数データを生成する必要がないからである。
【０１１４】
（−）側容量ＤＡＣのスイッチＳＷ８からＳＷ１１は、対応するデジタルコードが１なら、Ｖｒｅｆｎに、対応するデジタルコードが０ならＶｒｅｆｐにつながれる。本実施形態では、ＶＩＮＰ−ＶＩＮＮ＞＝０を仮定しているので、ＳＷ２０はＶｒｅｆｐ（デジタルコード０に対応）につながれる。常時、２の補数データを生成するためである。
【０１１５】
ＳＷ１９に対応するＳＷ１は、図１９では、ＶＩＮＰ＜ＶＩＮＮの場合には、Ｖｒｅｆｐにつなぐ必要があった。これは、ＶＩＮＰ＜ＶＩＮＮの場合に、２の補数で表されるデジタル値を変換結果として得る目的のためである。一方図１の発明の回路では、ＶＩＮＰ＞ＶＩＮＮだけを想定しているので、＋側電位として常時正数を想定すればよい。したがって、ＳＷ１９はＶｒｅｆｎにつなぐだけでよい。同様に、−側電位として常時負数を想定すればよく、ＳＷ２０はＶｒｅｆｐにつなげばよい。
【０１１６】
＜検索手順＞
図１９の従来回路では、ＳＷ６をＶｒｅｆｐに、ＳＷ１からＳＷ５をＶｒｅｆｎに、ＳＷ１２をＶｒｅｆｎに、ＳＷ７からＳＷ１１をＶｒｅｆｐにつなぐことで、ＶＩＮＰとＶＩＮＮの大小関係を判定し、符号を決定していた。しかしながら、実際の応用では、ＶＩＮＰとＶＩＮＮの大小関係をあらかじめ予想できるような場合もある。符号が予想できる場合には、符号決定のための比較サイクルは冗長であるといえる。
【０１１７】
そこで、本実施形態のＡＤ変換回路では、ＶＩＮＰがＶＩＮＮより大きいことを前提に（符号を仮定して）、デジタル値を決定する検索方法、回路を提供する。ＶＩＮＰ＞ＶＩＮＮを前提にするので、符号決定が必要ない分だけより高速な変換が可能となる（ＶＩＮ
Ｐ＞ＶＩＮＮが満たされない場合の回路については、第７実施形態で述べる）
本実施形態の回路、図１でＳＷ２１は、従来の回路である図１９のＳＷ６に対応し、図１のＳＷ２２は図１９のＳＷ１２に対応する。
【０１１８】
ＶＩＮＰ＞ＶＩＮＮを前提としているので、コンパレータでの比較は、例えば、ＶＩＮＰ＞ＶＩＮＮかつ、基準電圧／２との比較から始め、基準電圧／２より（ＶＩＮＰ−ＶＩＮＮ）が大きければ、基準電圧×３／４と（ＶＩＮＰ−ＶＩＮＮ）を比較する。基準電圧／２より（ＶＩＮＰ−ＶＩＮＮ）が小さければ、基準電圧×１／４と（ＶＩＮＰ−ＶＩＮＮ）を比較する。さらに、仮に、基準電圧×１／４より（ＶＩＮＰ−ＶＩＮＮ）が大きければ、基準電圧×３／８と（ＶＩＮＰ−ＶＩＮＮ）を比較する。あるいは、基準電圧×１／４より（ＶＩＮＰ−ＶＩＮＮ）が小さければ、基準電圧×１／８と（ＶＩＮＰ−ＶＩＮＮ）を比較する。つまり、（ＶＩＮＰ−ＶＩＮＮ）の電位差と、基準電圧（Ｖｒｅｆｐ−Ｖｒｅｆｎ）を分割した電位の大小関係を判定し、サンプリングした（ＶＩＮＰ−ＶＩＮＮ）の電位差の値の範囲を順次狭めていき、最終的なデジタル値を決定する。
【０１１９】
＜ＭＳＢ（最上位ビット）の決定＞
ＳＷ２１をＶｒｅｆｐに、ＳＷ２からＳＷ４、ＳＷ１９をＶｒｅｆｎに、ＳＷ５をＶｒｅｆｐにつなぐ。Ｃ１からＣ４、の合計容量８Ｃのボトムプレート電位がＶｒｅｆｎとなり、Ｃ５、Ｃ６の合計容量２４Ｃのボトムプレート電位がＶｒｅｆｐとなる。式（１７）の（＋）側トッププレート（ＴＯＰ＋）に蓄えられる電荷ＱＳＡＭＰＰが保存されるので、このときの（＋）側トッププレート（ＴＯＰ＋）電位Ｖｔｐは、式（１９）、式（２０）で与えられる。
【０１２０】
−２４Ｃ（Ｖｒｅｆｐ−Ｖｔｐ）＋８Ｃ（Ｖｔｐ−Ｖｒｅｆｎ）＝−３２Ｃ（ＶＩＮＰ−ＶＩＮＮ）／２； 式（１９）
Ｖｔｐ＝−（ＶＩＮＰ−ＶＩＮＮ）／２＋（Ｖｒｅｆｐ＋Ｖｒｅｆｎ）／２＋（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／（２×２）； 式（２０）
ＳＷ２２をＶｒｅｆｎに、ＳＷ８からＳＷ１０、ＳＷ２０をＶｒｅｆｐに、ＳＷ１１をＶｒｅｆｎにつなぐ。Ｃ７からＣ１０の合計容量８Ｃのボトムプレート電位がＶｒｅｆｐとなり、Ｃ１１、Ｃ１２の合計容量２４Ｃのボトムプレート電位がＶｒｅｆｎとなる。式（１８）の（−）側トッププレート（ＴＯＰ−）に蓄えられる電荷ＱＳＡＭＰＰが保存されるので、このときの（−）側トッププレート（ＴＯＰ−）電位Ｖｔｎは、式（２１）、式（２２）で与えられる。
【０１２１】
−８Ｃ（Ｖｒｅｆｐ−Ｖｔｐ）＋２４Ｃ（Ｖｔｐ−Ｖｒｅｆｎ）＝３２Ｃ（ＶＩＮＰ−ＶＩＮＮ）／２； 式（２１）
Ｖｔｎ＝（ＶＩＮＰ−ＶＩＮＮ）／２＋（Ｖｒｅｆｐ＋Ｖｒｅｆｎ）／２−（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／（２×２）； 式（２２）
このトッププレートの電位がコンパレータの差動入力ＣＩＮＰ、ＣＩＮＮになる。その差電位Ｖｔｐ−Ｖｔｎを考えると、式（２３）が得られる。
【０１２２】
Ｖｔｐ−Ｖｔｎ＝−（ＶＩＮＰ−ＶＩＮＮ）＋（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／２；
式（２３）
つまり、入力電位差ＶＩＮＰ−ＶＩＮＮと、リファレンス電位（Ｖｒｅｆｐ−Ｖｒｅｆｎ）を１／２倍した値との大小関係をコンパレータＣＯＭＰ１により判定することができる。
【０１２３】
＜ＭＳＢの次のビット以降の決定＞
これにより、ＳＷ５、ＳＷ１１に対応するデジタルコードが決定できるので、ＳＷ４、ＳＷ１０に対応するコード（２番目の上位ビット）の決定について説明する。
【０１２４】
仮にＳＷ５、ＳＷ１１に対応するデジタルコードが１に決定し、（ＶＩＮＰ−ＶＩＮＮ）は（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／２より大きかったとする。この場合、（ＶＩＮＰ−ＶＩＮＮ）と（Ｖｒｅｆｐ−Ｖｒｅｆｎ）×３／４を比較し、その大小関係を調べて、（ＶＩＮＰ−ＶＩＮＮ）の値の範囲を狭めていく。
【０１２５】
具体的には、ＳＷ２１をＶｒｅｆｐに、ＳＷ１９、ＳＷ２、ＳＷ３をＶｒｅｆｎに、ＳＷ４、ＳＷ５をＶｒｅｆｐにつなぐ。Ｃ１からＣ３の合計容量４Ｃのボトムプレート電位がＶｒｅｆｎとなり、Ｃ４、Ｃ５、Ｃ６の合計容量２８Ｃのボトムプレート電位がＶｒｅｆｐとなる。このときの（＋）側トッププレート（ＴＯＰ＋）電位Ｖｔｐは、式（２４）、式（２５）で与えられる。
【０１２６】
−２８Ｃ（Ｖｒｅｆｐ−Ｖｔｐ）＋４Ｃ（Ｖｔｐ−Ｖｒｅｆｎ）＝−３２Ｃ（ＶＩＮＰ−ＶＩＮＮ）／２； 式（２４）
Ｖｔｐ＝−（ＶＩＮＰ−ＶＩＮＮ）／２＋（Ｖｒｅｆｐ＋Ｖｒｅｆｎ）／２＋３×（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／（２×４）； 式（２５）
【０１２７】
ＳＷ２２をＶｒｅｆｎに、ＳＷ２０、ＳＷ８、ＳＷ９をＶｒｅｆｐに、ＳＷ１０、ＳＷ１１をＶｒｅｆｎにつなぐ。Ｃ７からＣ９の合計容量４Ｃのボトムプレート電位がＶｒｅｆｐとなり、Ｃ１０、Ｃ１１、Ｃ１２の合計容量２８Ｃのボトムプレート電位がＶｒｅｆｎとなる。このときの（−）側トッププレート（ＴＯＰ−）電位Ｖｔｎは、式（２６）、式（２７）で与えられる。
【０１２８】
−４Ｃ（Ｖｒｅｆｐ−Ｖｔｐ）＋２８Ｃ（Ｖｔｐ−Ｖｒｅｆｎ）＝３２Ｃ（ＶＩＮＰ−ＶＩＮＮ）／２； 式（２６）
Ｖｔｎ＝（ＶＩＮＰ−ＶＩＮＮ）／２＋（Ｖｒｅｆｐ＋Ｖｒｅｆｎ）／２−３×（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／（２×４） 式（２７）
【０１２９】
このトッププレートの電位がコンパレータの差動入力ＣＩＮＰ、ＣＩＮＮになる。その差電位Ｖｔｐ−Ｖｔｎを考えると、式（２８）が得られる。
【０１３０】
Ｖｔｐ−Ｖｔｎ＝−（ＶＩＮＰ−ＶＩＮＮ）＋３×（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／４；
式（２８）
つまり、入力電位差ＶＩＮＰ−ＶＩＮＮと、リファレンス電位（Ｖｒｅｆｐ−Ｖｒｅｆｎ）を３／４倍した値との大小関係をコンパレータＣＯＭＰ１により判定することができる。このように、ＳＷ２からＳＷ５、ＳＷ８からＳＷ１１、ＳＷ１９からＳＷ２２を操作し、Ｃ１からＣ１２のボトムプレート電位をＶｒｅｆｐあるいは、Ｖｒｅｆｎとすることで、ＶＩＮＰ−ＶＩＮＮの電位差と、Ｖｒｅｆｐ−Ｖｒｅｆｎを分割した電位の大小関係を判定することができ、それにより、サンプリングしたＶＩＮＰ−ＶＩＮＮの電位差の値の範囲を順次狭めていき、最終的なデジタル値を決定することができる。
【０１３１】
＜効果＞
以上述べたように、サンプリング時のトッププレート電位ＴＯＰ＋、ＴＯＰ−の電位を入力コモン電位（ＶＩＮＰ＋ＶＩＮＮ）／２としておくことで、（＋）側容量ＤＡＣ、（−）側容量ＤＡＣにサンプリングされる電荷は、その絶対値は等しく、極性は逆となる。このため、（＋）側容量ＤＡＣと（−）側容量ＤＡＣのスイッチを対称に操作することで、それぞれの容量ＤＡＣ出力を対称に動作させることができる。また、（＋）側トッププレート（ＴＯＰ＋）電位Ｖｔｐと、（−）側トッププレート（ＴＯＰ−）電位Ｖｔｎのコモン電位は、（Ｖｒｅｆｐ＋Ｖｒｅｆｎ）／２となり、リファレンス電位の中心の電位とできるので（式（２０）＋式（２２）、式（２５）＋式（２７）参照）、動作余裕を最大
にできる。
【０１３２】
以上説明したように、図１の回路構成により、差動アナログ入力信号を、符号を仮定して（ＶＩＮＰ＞ＶＩＮＮを前提として）、デジタル値に変換する動作が実現できる。
【０１３３】
また、Ｓ４を設けて、サンプリング終了後Ｓ４をＯＮすることで、ＮＯＤＥ１、ＮＯＤＥ２の電位が電源電圧範囲を超えることを防げるので、Ｓ３Ｐ、Ｓ３Ｎを通した、トッププレートＴＯＰ＋、ＴＯＰ−の電荷の破壊を避けることができ、電源電圧範囲におよぶ大振幅のアナログ入力信号を変換する場合でも、正しい変換結果が得られるようになる。
【０１３４】
さらに、符号を仮定して（ＶＩＮＰ＞ＶＩＮＮを前提として）、アナログ入力電位差をデジタル値に変換するので、符号判定のための比較サイクルを省略することができ、その分、変換時間を高速化できる。
【０１３５】
図１では、一例として４ビットの容量ＤＡＣで、逐次比較ＡＤ変換器を構成し、それに、本発明の考え方を適用した例を示したが、ＤＡＣのビット数は一般の場合（３ビット以下、または、５ビット以上）で構わないことはいうまでもない。
【０１３６】
《第２実施形態》
図４を参照して本発明の第２実施形態に係るＡＤ変換器を説明する。上記第１実施形態では、（＋）側のアナログ入力をＮＯＤＥ１に接続するスイッチＳ２Ｐ、および（−）側のアナログ入力ＶＩＮＮをＮＯＤＥ２に接続するスイッチＳ２ＮをＯＦＦした後、ＮＯＤＥ１とＮＯＤＥ２の電位を等しくするスイッチＳ４をＯＮすることにより、ＮＯＤＥ１とＮＯＤＥ２の電位変動を抑制した。
【０１３７】
本実施形態では、このスイッチＳ４の作用に加えて、さらに、ＮＯＤＥ１とＮＯＤＥ２の電位変動を抑制する電位変動抑制手段を例示する。あるいは、このスイッチＳ４の作用に代わる本実施形態の電位変動抑制手段を例示する。本実施形態でも、サンプリング終了時に、ボトムプレートに、アナログ入力信号ＶＩＮＰ、ＶＩＮＮを供給するスイッチＳ２Ｐ、Ｓ２ＮをＯＦＦする。本実施形態では、そのとき、内部のノードＮＯＤＥ１、ＮＯＤＥ２の電位が電源電圧範囲を超えないように、スイッチＳ２Ｐ、Ｓ２Ｎのゲート容量から注入される電荷と逆の電荷をＮＯＤＥ１、ＮＯＤＥ２に供給するカップリング容量ＮＭ７、ＰＭ７、ＮＭ８、ＰＭ８を設ける。
【０１３８】
本実施形態の他の構成および作用は、第１実施形態の場合と同様である。すなわち、図４でも、差動容量ＤＡＣのうち（＋）側容量ＤＡＣのトッププレートＴＯＰ＋とボトムプレート（Ｃ１からＣ６のスイッチにつながる端子）の電位を等しくし、（＋）側容量ＤＡＣのサンプリング容量を放電するスイッチ（図１、Ｓ３Ｐ）と、（−）側容量ＤＡＣのトッププレートＴＯＰ−とボトムプレート（Ｃ７からＣ１２のスイッチにつながる端子）の電位を等しくし、（−）側容量ＤＡＣのサンプリング容量を放電するスイッチ（図１、Ｓ３Ｎ）を設ける。サンプリング容量の放電用のスイッチＳ３Ｐ、Ｓ３ＮがＯＮしているときに、（＋）側アナログ入力信号ＶＩＮＰ、（−）側アナログ入力信号ＶＩＮＮと容量ＤＡＣのボトムプレートを切り離すスイッチＳ２Ｐ、Ｓ２Ｎを設ける。アナログ入力信号のサンプリング時に（＋）側トッププレートＴＯＰ＋の電位と、（−）側側トッププレートＴＯＰ−の電位を等しくするためのスイッチＳ１を設ける。
【０１３９】
そして、本実施形態では、スイッチＳ２Ｐ、Ｓ２Ｎのゲート容量から注入される電荷と逆の電荷をＮＯＤＥ１、ＮＯＤＥ２に供給するカップリング容量ＮＭ７、ＰＭ７、ＮＭ８、ＰＭ８（図４）を設け、スイッチＳ２Ｐ、Ｓ２Ｎの制御信号と逆相の信号（ＮＧ７、ＰＧ７、ＮＧ８、ＰＧ８）で、容量ＮＭ７、ＰＭ７、ＮＭ８、ＰＭ８を駆動することで、ス
イッチＳ２Ｐ、Ｓ２Ｎから注入される電荷を打ち消して、内部のノードＮＯＤＥ１、ＮＯＤＥ２の電位が電源電圧範囲を超えないように制御できる。これにより、スイッチＳ３Ｐ、Ｓ３Ｎを通して、トッププレートＴＯＰ＋、ＴＯＰ−に電流が流れないようにすることができ、トッププレートＴＯＰ＋、ＴＯＰ−の電荷が失われることがないので、正しい変換結果が得られる。
【０１４０】
＜構成＞
図４のＳＷ２からＳＷ５、ＳＷ８からＳＷ１１、ＳＷ１５、ＳＷ１６、ＳＷ１９からＳＷ２２、Ｓ１、Ｓ２Ｐ、Ｓ２Ｎ、Ｓ３Ｐ、Ｓ３Ｎ、Ｓ４はスイッチを、Ｃ１からＣ１２は容量を、ＶＩＮＰは（＋）のアナログ入力を、ＶＩＮＮは（−）のアナログ入力を、ＴＯＰ＋は容量アレイの＋側トッププレートを、ＴＯＰ−は容量アレイの−側トッププレートを、Ｖｒｅｆｐは＋側の基準電位（例えば、５Ｖ）を、Ｖｒｅｆｎは−側の基準電位（例えば、０Ｖ）を、ＣＩＮＰ、ＣＩＮＮはコンパレータの入力を、ＮＯＤＥ１、ＮＯＤＥ２は内部のノードを、（＋）側容量ＤＡＣはＣ１からＣ６の容量アレイで構成されるＤＡＣを、（−）側容量ＤＡＣはＣ７からＣ１２の容量アレイで構成されるＤＡＣを、ＮＭ７、ＮＭ８はＮＭＯＳトランジスタを、ＰＭ７、ＰＭ８はＰＭＯＳトランジスタを、ＮＧ７、ＰＧ７、ＮＧ８、ＰＧ８はそれぞれＮＭ７、ＰＭ７、ＮＭ８、ＰＭ８の制御のためのゲート信号を、示す。図４でも、図１９、図２０、図１の回路要素に対応する部分、同じ働きをする素子には同じ素子名等を与えて示している。
【０１４１】
容量Ｃａ（ａは整数）に併記されたｂＣ（ｂは整数）の値はそれぞれの容量の大きさの相対関係を示し、１Ｃ、２Ｃ、４Ｃ、８Ｃ、１６Ｃ（等）、に示されるように重み付けがされている。図４のＣ１からＣ１２が４ビットＤＡＣを構成している。
【０１４２】
図４に図示されるスイッチの状態は、容量ＤＡＣのサンプリング状態を示している。サンプリング時には、Ｃ１からＣ６にＶＩＮＰの電位が充電され、Ｃ７からＣ１２にＶＩＮＮの電位が充電される。
【０１４３】
図４の回路は、主要な部分は図１の回路と同じで、図４の回路が図１の回路と異なる点は、ＮＭＯＳトランジスタＮＭ７、ＮＭ８、ＰＭＯＳトランジスタＰＭ７、ＰＭ８が付加されている点にある。そこで、本実施形態では、ＮＭＯＳトランジスタＮＭ７、ＮＭ８、ＰＭＯＳトランジスタＰＭ７、ＰＭ８の働きを中心に説明する。特に説明しない部分は、図１の回路と同様に動作するものとする。
【０１４４】
ＮＭ７、ＰＭ７、ＮＭ８、ＰＭ８は、サンプリング終了後に、スイッチＳ２Ｐ、Ｓ２ＮをＯＦＦする際、ＮＯＤＥ１、ＮＯＤＥ２の電位が電源電圧範囲を超えないように制御するための容量として働く。図４の回路例では、ＮＭ７、ＰＭ７、ＮＭ８、ＰＭ８とスイッチＳ４を併用する回路例を示したが、ＮＭ７、ＰＭ７、ＮＭ８、およびＰＭ８だけを適用してもよい。また、第１実施形態で説明したように、Ｓ４単独で用いてもよい。
【０１４５】
サンプリングの終了時点で、スイッチＳ１をオープン（開放）とし、スイッチＳＷ２からＳＷ５、ＳＷ１９、ＳＷ２１を、ＮＯＤＥ１から見て、フローティングとする。また、スイッチＳＷ８からＳＷ１１、ＳＷ２０、ＳＷ２２も、ＮＯＤＥ２から見て、フローティングとする。さらに、スイッチＳ２Ｐ、Ｓ２ＮをＯＦＦする。
【０１４６】
図１の説明で述べたように、＋側のアナログ入力ＶＩＮＰの電位が正の電源電圧に近い電位の場合、ＮＯＤＥ１の電位は、スイッチＳ２Ｐを構成するＰＭＯＳトランジスタのゲート容量により、正の電源電圧を超えて上昇する可能性がある。ＶＩＮＰおよびＮＯＤＥ１が正の電源電圧（５Ｖ）に近く、かつ、スイッチＳ２Ｐがクローズ（導通、ゲートが負の電源電圧０Ｖ）の場合に、ＰＭＯＳトランジスタのゲート直下に反転層が形成され、ゲ
ート酸化膜による容量がゲートとドレイン（およびソース）間に挿入されるからである。
【０１４７】
また、−側のアナログ入力ＶＩＮＮの電位が負の電源電圧に近い電位の場合、ＮＯＤＥ２の電位は、Ｓ２Ｎを構成するＮＭＯＳトランジスタのゲート容量により、負の電源電圧を超えて低下する可能性がある。ＶＩＮＮおよびＮＯＤＥ２が負の電源電圧（０Ｖ）に近く、かつ、スイッチＳ２Ｎがクローズ（導通、ゲートが正の電源電圧５Ｖ）の場合に、ＮＭＯＳトランジスタのゲート直下に反転層が形成され、ゲート酸化膜による容量がゲートとドレイン（およびソース）間に挿入されるからである。
【０１４８】
これを防ぐために、図１の回路では、Ｓ２Ｐ、Ｓ２ＮをＯＦＦした後、ＮＯＤＥ１とＮＯＤＥ２の電位を等しくするスイッチＳ４をＯＮした。図４の回路では、スイッチＳ４に加えて、ＮＭＯＳトランジスタＮＭ７、ＮＭ８、ＰＭＯＳトランジスタＰＭ７、ＰＭ８を設けている。そして、スイッチＳ２Ｐ、Ｓ２ＮをＯＦＦする際、ＮＭ７のゲート電位ＮＧ７をＬからＨ（オン）とする。また、ＰＭ７のゲート電位ＰＧ７をＨからＬ（オン）とする。同様に、ＮＭ８のゲート電位ＮＧ８をＬからＨ（オン）とする。また、ＰＭ８のゲート電位ＰＧ８をＨからＬ（オン）とする。
【０１４９】
ＰＭ７、ＮＭ７が本発明の第１調整ＭＯＳトランジスタに相当する。また、ＰＭ８、ＮＭ８が本発明の第２調整ＭＯＳトランジスタに相当する。また、ＰＭ７、ＰＭ８が本発明の第３ＭＯＳトランジスタに相当する。また、ＮＭ７、ＮＭ８が本発明の第４ＭＯＳトランジスタに相当する。
【０１５０】
スイッチＳ２Ｐを構成するＰＭＯＳのゲート容量と、ＰＭ７の容量をほぼ等しくしておけば、Ｓ２Ｐを構成するＰＭＯＳをＯＦＦする際に、ＮＯＤＥ１の電位を上昇させようとする電荷を、ＰＧ７をＨからＬとすることで相殺できる。同様に、スイッチＳ２Ｐを構成するＮＭＯＳのゲート容量と、ＮＭ７の容量をほぼ等しくしておけば、スイッチＳ２Ｐを構成するＮＭＯＳをＯＦＦする際にＮＯＤＥ１に、Ｓ２Ｐから注入される電荷を、ＮＧ７をＬからＨとすることで相殺できる。
【０１５１】
スイッチＳ２Ｎを構成するＰＭＯＳのゲート容量と、ＰＭ８の容量をほぼ等しくしておけば、Ｓ２Ｎを構成するＰＭＯＳをＯＦＦする際に、ＮＯＤＥ２の電位を下降させようとする電荷を、ＰＧ８をＨからＬとすることで相殺できる。同様に、スイッチＳ２Ｎを構成するＮＭＯＳのゲート容量と、ＮＭ８の容量をほぼ等しくしておけば、Ｓ２Ｎを構成するＮＭＯＳをＯＦＦする際にＮＯＤＥ２に、Ｓ２Ｎから注入される電荷を、ＮＧ８をＬからＨとすることで相殺できる。
【０１５２】
このように、図４のＮＭ７、ＰＭ７、ＮＭ８、ＰＭ８によっても、ＮＯＤＥ１、ＮＯＤＥ２の電位が電源電圧範囲を超えることがないようにできる。
【０１５３】
図１の説明では、一例として、Ｓ２Ｐ、Ｓ２Ｎを同時にＯＦＦするものとして説明したが、Ｓ１をＯＦＦし、ＳＷ２からＳＷ５、ＳＷ１９、ＳＷ２１を、フローティングとし、ＳＷ８からＳＷ１１、ＳＷ２０、ＳＷ２２をフローティングとすることで、トッププレートＴＯＰ＋、ＴＯＰ−の電荷は保存される。したがって、Ｓ２Ｐ、Ｓ２Ｎの両方を必ずしもＯＦＦとしなくても変換は可能である。また、Ｓ２Ｐ、Ｓ２ＮをＯＦＦするタイミングは、サンプリングの終了時点以降であれば必要に応じて、遅い時刻とすることが可能である。さらに、Ｓ２Ｐ、Ｓ２ＮをＯＦＦするタイミングは同時であることも必須ではない。
【０１５４】
Ｓ２Ｐ、Ｓ２ＮがＯＦＦする時刻が異なる時刻の場合には、Ｓ２ＰがＯＦＦする時刻に、ＮＭ７のゲート電位ＮＧ７をＬからＨとする。また、そのとき、ＰＭ７のゲート電位ＰＧ７をＨからＬとする。Ｓ２ＮがＯＦＦする時刻に、ＮＭ８のゲート電位ＮＧ８をＬから
Ｈとする。また、そのとき、ＰＭ８のゲート電位ＰＧ８をＨからＬとする。
【０１５５】
図１のＳ４をＯＮすることで、Ｓ２Ｐ、Ｓ２ＮをＯＦＦする直前のＮＯＤＥ１、ＮＯＤＥ２の電位（すなわちアナログ入力電位ＶＩＮＰ、ＶＩＮＮ）のどちらか一方が、正の電源電圧に近い電位、あるいは、負の電源電圧に近い電位となっていても、ＮＯＤＥ１、ＮＯＤＥ２の電位差がある程度大きければ、ＮＯＤＥ１、ＮＯＤＥ２の電位は電源電圧範囲を超えないようにできる。
【０１５６】
しかし、例えば、ＶＩＮＰ、ＶＩＮＮの電位がともに、負の電源電圧に近い電位で、かつ、その電位差が小さい場合には、Ｓ４の効果は小さい。図６の回路のように、Ｓ２Ｐ、Ｓ２Ｎから注入される電荷を相殺する容量ＮＭ７、ＰＭ７、ＮＭ８、ＰＭ８を用いることで、ＶＩＮＰ、ＶＩＮＮがともに、例えば、０Ｖの場合でも、ＮＯＤＥ１、ＮＯＤＥ２の電位を電源電圧範囲内に制御することができるようになる。ＮＭ７、ＰＭ７、ＮＭ８、ＰＭ８とＳ４を併用すれば、より設計がしやすくなることはいうまでもない。
【０１５７】
同様に、例えば、ＶＩＮＰ、ＶＩＮＮの電位がともに、正の電源電圧に近い電位で、かつ、その電位差が小さい場合に、Ｓ２Ｐ、Ｓ２Ｎから注入される電荷を相殺する容量ＮＭ７、ＰＭ７、ＮＭ８、ＰＭ８を用いることで、ＮＯＤＥ１、ＮＯＤＥ２の電位を電源電圧範囲内に制御することができる。
【０１５８】
以上説明したように、図４の回路構成によっても、図１の回路同様、Ｓ４、ＮＭ７、ＰＭ７、ＮＭ８、ＰＭ８により、ＮＯＤＥ１、ＮＯＤＥ２の電位が電源電圧範囲を超えることが抑制される。そのため、Ｓ３Ｐ、Ｓ３Ｎを通した、トッププレートＴＯＰ＋、ＴＯＰ−の電荷の破壊を避けることができ、電源電圧範囲のアナログ入力信号を変換する場合でも、正しい変換結果が得られるようになる。
【０１５９】
ＮＭ７、ＰＭ７、ＮＭ８、ＰＭ８以外は図１の回路と同じ回路なので、図１の回路同様、差動アナログ入力信号を、符号を仮定して（ＶＩＮＰ＞ＶＩＮＮを前提として）、デジタル値に変換する動作が実現でき、符号判定のための比較サイクルを省略することができ、その分、変換時間を高速化できる。
【０１６０】
《第３実施形態》
図５および図６は、本発明の第３実施形態に係るＡＤ変換器を示す回路図である。図５のＳＷ２からＳＷ５、ＳＷ８からＳＷ１１、ＳＷ１３からＳＷ１６、ＳＷ１９からＳＷ２２、Ｓ１、Ｓ２Ｐ、Ｓ２Ｎ、Ｓ３Ｐ、Ｓ３Ｎ、Ｓ４はスイッチを、Ｃ１からＣ１２は容量を、ＶＩＮＰは（＋）のアナログ入力を、ＶＩＮＮは（−）のアナログ入力を、ＴＯＰ＋は容量アレイの＋側トッププレートを、ＴＯＰ−は容量アレイの−側トッププレートを、Ｖｒｅｆｐは＋側の基準電位（例えば、５Ｖ）を、Ｖｒｅｆｎは−側の基準電位（例えば、０Ｖ）を、ＣＯＭＰ１はコンパレータを、ＣＩＮＰ、ＣＩＮＮはコンパレータの入力を、ＣＯＵＴ１はコンパレータ出力を、ＶＣＭはサンプリング時のコンパレータ入力のバイアス電位を、ＮＯＤＥ１、ＮＯＤＥ２は内部のノードを、（＋）側容量ＤＡＣはＣ１からＣ６の容量アレイで構成されるＤＡＣを、（−）側容量ＤＡＣはＣ７からＣ１２の容量アレイで構成されるＤＡＣを、示す。また、図６のＲＤＡＣＰ、ＲＤＡＣＮは抵抗ＤＡＣ出力を、ＲＤＡＣ１は抵抗ＤＡＣを、ＲＤ０からＲＤ７は抵抗を、ＮＲＤ１からＮＲＤ７は抵抗ＤＡＣの内部のノードを、ＳＥＬ１、ＳＥＬ２はセレクタを、示す。図５において、図１、図４等の回路要素に対応する部分、同じ働きをする素子には同じ素子名等を与えて示している。
【０１６１】
抵抗ＤＡＣとは、デジタルデータに対応する抵抗で分圧された電圧を取り出すことによりアナログデータを生成する回路をいう。
【０１６２】
容量Ｃａ（ａは整数）に併記されたｂＣ（ｂは整数）の値はそれぞれの容量の大きさの相対関係を示し、１Ｃ、２Ｃ、４Ｃ、８Ｃ、１６Ｃ（等）、に示されるように重み付けがされている。図５のＣ１からＣ１２が４ビットＤＡＣを構成している。また、図５の回路では、図１の回路と同様スイッチＳ４だけを図示しているが、第２実施形態（図４）で説明したＮＭＯＳトランジスタＮＭ７、ＮＭ８、および、ＰＭＯＳトランジスタＰＭ７、ＰＭ８を用いることもできる。ＮＭ７、ＰＭ７、ＮＭ８、ＰＭ８を、図５から省略しているのは、図を簡単にする目的のためである。したがって、図５も含め以下の図においてもスイッチＳ４を使用する部分には、Ｓ４の代わりに、ＮＭＯＳトランジスタＮＭ７、ＮＭ８、および、ＰＭＯＳトランジスタＰＭ７、ＰＭ８を用いてもよい。また、Ｓ４とＮＭ７、ＰＭ７、ＮＭ８、ＰＭ８とを併用してもよい。
【０１６３】
本実施形態（図５および図６）の回路が、図１、図４の回路と異なる点は、図１、図４の回路では、（例として４ビット）容量ＤＡＣのみでＡＤ変換回路が構成されていたのに対して、本実施形態の回路では、上位ビットを容量ＤＡＣで決定し、下位ビットを抵抗ＤＡＣで決定するＣＲダブルステージＤＡＣでＡＤ変換を行なうよう回路が構成されている点である。図５および図６に示すように、容量と抵抗の複合ＤＡＣに対しても、本発明の考え方を適用できる。
【０１６４】
図５および図６の回路の動作で、図１の回路、図４の回路の動作と同じ部分は説明を省略し、構成の異なる部分を中心に説明する。図１の回路では、アナログ入力に相当するデジタルコードを検索する場合に、Ｃ１のボトムプレートはＶｒｅｆｎに、Ｃ６のボトムプレートはＶｒｅｆｐに固定して、Ｃ２からＣ５のボトムプレートを、対応するデジタル値が１ならＶｒｅｆｐに、対応するデジタル値が０ならＶｒｅｆｎに接続していた（−側の容量ＤＡＣは＋側容量ＤＡＣと対称に、対応するデジタル値が１ならＶｒｅｆｎに、対応するデジタル値が０ならＶｒｅｆｐに接続し、Ｃ７についても、Ｃ１と対称にボトムプレートをＶｒｅｆｐに固定し、Ｃ１２についてもＣ６と対称にボトムプレートをＶｒｅｆｎに固定していた）。
【０１６５】
図１の回路のように１段の容量ＤＡＣだけで、ＡＤ変換回路を構成しようとすると、例えば１０ビットの分解能が必要な場合には、片側だけで２０４８個の単位容量が必要となり、占有面積が大きくなる問題があった。この占有面積の問題はＤＡＣをダブルステージＤＡＣとすることで解決できる。ダブルステージＤＡＣと、本発明の考え方を組み合わせる例を、図５に示す。
【０１６６】
図５のように、Ｃ１のボトムプレートに抵抗ＤＡＣ出力ＲＤＡＣＰを接続することで、ＣＲダブルステージＤＡＣを構成することができる。また、−側容量ＤＡＣのＣ７のボトムプレートに抵抗ＤＡＣ出力ＲＤＡＣＮを接続することで、−側容量ＤＡＣについても、ＣＲダブルステージＤＡＣを構成することができる。
【０１６７】
図６のＲＤＡＣ１は下位３ビットを変換するための抵抗ＤＡＣの一例を示し、単位抵抗ＲＤ０からＲＤ７により基準電圧（ＶｒｅｆｐとＶｒｅｆｎの電位差）を８等分する（低い電位から順番にＮＲＤ１からＮＲＤ７まで符号を与えた）。ＳＥＬ１はＶｒｅｆｎと、抵抗ＤＡＣの内部ノードＮＲＤ１からＮＲＤ７のうちの１つの電位を入力デジタル値により選択し、ＲＤＡＣＰに出力する（最も素直に構成すると、入力デジタル値が０００のときに、Ｖｒｅｆｎを出力し、デジタル値が大きくなるにしたがって、ＮＲＤ７までの値を出力する）。
【０１６８】
ＳＥＬ２はＶｒｅｆｐとＮＲＤ７からＮＲＤ１までの電位のうちの１つの電位を入力デジタル値により選択し、ＲＤＡＣＮに出力する（ＲＤＡＣＰと対称に、入力デジタル値が
０００のときに、Ｖｒｅｆｐを出力し、デジタル値が大きくなるにしたがって、しだいに低い電位、ＮＲＤ１までの値を出力する）。
【０１６９】
Ｃ１のボトムプレートに抵抗ＤＡＣ出力ＲＤＡＣＰを接続し、−側容量ＤＡＣのＣ７のボトムプレートに抵抗ＤＡＣ出力ＲＤＡＣＮを接続することで、抵抗ＤＡＣ出力ＲＤＡＣＰ、ＲＤＡＣＮが、トッププレート電位に与える影響を、容量ＤＡＣのビット数相当分、小さくでき、図５、図６の場合は４ビット容量ＤＡＣと３ビット抵抗ＤＡＣで、合計７ビットのＤＡＣとして動作させることができる。これは、例えば、（＋）側容量ＤＡＣの合計サンプリング容量に対して、１／３２の大きさを持つ単位容量１Ｃを介して、抵抗ＤＡＣ出力をトッププレート電位ＴＯＰ＋に加算するためである。
【０１７０】
ところで、図１の説明で用いた式（１９）から式（２３）から分かるように、入力したアナログ電位は、片側のＤＡＣだけを考えたときには、１／２になっている。すなわち、片側の容量ＤＡＣに着目すれば、入力電位差ＶＩＮＰ−ＶＩＮＮの１／２の振幅の信号と、基準電位差Ｖｒｅｆｐ−Ｖｒｅｆｎの１／２の振幅の信号とを比較する式となっている。これを両側の容量ＤＡＣの出力信号の差（＋側ＴＯＰ＋と、−側ＴＯＰ−の電位差）を考慮すると、入力電位差ＶＩＮＰ−ＶＩＮＮの信号と、基準電位差Ｖｒｅｆｐ−Ｖｒｅｆｎの信号とを比較する式となっている。
【０１７１】
したがって、１／３２の大きさに減衰させられた、抵抗ＤＡＣ出力（ＲＤＡＣＰ、ＲＤＡＣＮ）は、ＴＯＰ＋、ＴＯＰ−にとって１／１６に減衰していることに相当し、４ビット容量ＤＡＣのビット数分重みが小さくなっている。これにより、図５のＤＡＣは合計７ビットのＤＡＣとして働くことになる。
【０１７２】
図５および図６のように、ＤＡＣを容量と抵抗で構成されるダブルステージＤＡＣとしても、図１の回路で示した、スイッチＳ２Ｐ、Ｓ２Ｎ、Ｓ１、Ｓ３Ｐ、Ｓ３Ｎ、Ｓ４で構成される回路部分とその動作に変更は必要ないので、図１、図４の回路と同様の効果が図５の回路においても得られる。
【０１７３】
以上説明したように、ＣＲダブルステージＤＡＣを用いた場合でも、本発明が適用できる。すなわち、スイッチＳ４（あるいはＮＭＯＳトランジスタＮＭ７、ＮＭ８、およびＰＭＯＳトランジスタＰＭ７、ＰＭ８）とスイッチＳ１、Ｓ２Ｐ、Ｓ２Ｎ、Ｓ３Ｐ、Ｓ３Ｎの組み合わせによるＮＯＤＥ１およびＮＯＤＥ２の電位変動抑制技術がそのまま適用できる。したがって、占有面積を小さく抑えられるダブルステージＤＡＣの利点と、電源電圧範囲のアナログ入力信号を変換する場合でも、正しい変換結果が得られる特性と、符号判定のための比較サイクルを省略することによる変換時間の高速化とを両立できる。
【０１７４】
《第４実施形態》
図７および図８は、本発明の第４実施形態に係るＡＤ変換器を示す回路図である。図７のＳＷ２からＳＷ５、ＳＷ８からＳＷ１１、ＳＷ１５、ＳＷ１６、ＳＷ１９からＳＷ２４、Ｓ１、Ｓ２Ｐ、Ｓ２Ｎ、Ｓ３Ｐ、Ｓ３Ｎ、Ｓ４はスイッチを、Ｃ１からＣ１４は容量を、ＴＯＰ＋は容量アレイの＋側トッププレートを、ＴＯＰ−は容量アレイの−側トッププレートを、Ｖｒｅｆｐは＋側の基準電位（例えば、５Ｖ）を、Ｖｒｅｆｎは−側の基準電位（例えば、０Ｖ）を、ＣＩＮＰ、ＣＩＮＮはコンパレータの入力を、ＮＯＤＥ１、ＮＯＤＥ２は内部のノードを、（＋）側容量ＤＡＣはＣ１からＣ６、Ｃ１３の容量アレイで構成されるＤＡＣを、（−）側容量ＤＡＣはＣ７からＣ１２、Ｃ１４の容量アレイで構成されるＤＡＣを、示す。また、図８のＲＤＡＣＬＰ、ＲＤＡＣＵＰ、ＲＤＡＣＬＮ、ＲＤＡＣＵＮは抵抗ＤＡＣ出力を、ＶＯＦＦＰ、ＶＯＦＦＮは変換結果にオフセットを与えるためのバイアス電位を、ＲＤＡＣ２は抵抗ＤＡＣを、ＲＵ１からＲＵ１４、ＲＨ１からＲＨ８は抵抗を、ＮＲＵ１からＮＲＵ４、ＮＲＵ８、ＮＲＵ１２からＮＲＵ１５は抵抗ＤＡＣ
の内部のノードを、ＳＥＬ３、ＳＥＬ４、ＳＥＬ５、ＳＥＬ６はセレクタを、示す。
【０１７５】
図１、図４、図５等の回路要素に対応する部分、同じ働きをする素子には同じ名称を与えて示している。また、図を簡単にするために、ＶＩＮＰ、ＶＩＮＮ、Ｓ２Ｐ、Ｓ２Ｎ、コンパレートＣＯＭＰ１等、一部図から省略している部分があるが、省略した部分は、特に断らない場合は、図１、図４、図６等と同じ構成になっているものとする。
【０１７６】
容量Ｃａ（ａは整数）に併記されたｂＣ（ｂは整数）の値はそれぞれの容量の大きさの相対関係を示し、１Ｃ、２Ｃ、４Ｃ、８Ｃ、１６Ｃ（等）、に示されるように重み付けがされている。
【０１７７】
図５および図６の回路では、Ｃ１、Ｃ７のボトムプレートに抵抗ＤＡＣ出力を供給する回路例を示したが、図７および図８の回路では、Ｃ１、Ｃ７に加えて、Ｃ１３、Ｃ１４を設けて、Ｃ１、Ｃ１３、Ｃ７、Ｃ１４のボトムプレートに抵抗ＤＡＣ出力を供給し、Ｃ１、Ｃ７あるいは、Ｃ１３、Ｃ１４によりそれぞれの抵抗ＤＡＣ出力を容量により加算する回路例を示した。本実施形態では、図７および図８のような回路構成においても、スイッチＳ１、Ｓ２Ｐ、Ｓ２Ｎ、Ｓ３Ｐ、Ｓ３Ｎ、Ｓ４（およびＮＭ７、ＰＭ７、ＮＭ８、ＰＭ８）の構成に変更を加えることなく、本発明を同様に適用できることを示す。
【０１７８】
図７の回路が、図５等の回路と異なる点は、図５等の回路では、上位ビットを容量ＤＡＣで決定し、下位ビットを単独の抵抗ＤＡＣで決定する構成だったのに対して、図７では、さらに別の抵抗ＤＡＣ出力を加算するための容量Ｃ１３、Ｃ１４が設けられている点である。
【０１７９】
図７および図８の回路の動作で、図５および図６の回路の動作と同じ部分は説明を省略し、構成の異なる部分を中心に説明する。
【０１８０】
まず、図８により、抵抗ＤＡＣの構成について説明する。図８のＲＤＡＣ２は下位４ビットを変換するための抵抗ＤＡＣとして働く。ＲＵ１からＲＵ１４、ＲＨ１からＲＨ８は同じ抵抗値を持つ単位抵抗を表わしている。ＲＨ１からＲＨ４は単位抵抗を２つ並列接続したものを直列接続しているので、結局４つの抵抗で１つの単位抵抗と等価となる。ＲＨ５からＲＨ８についても同様に４つの抵抗で合成抵抗は、単位抵抗と等価となる。したがって、ＲＵ１からＲＵ１４とＲＨ１からＲＨ８で、基準電圧（ＶｒｅｆｐとＶｒｅｆｎの電位差）は１６等分される。抵抗ＤＡＣの内部ノードには、電位の低い順にＮＲＵｅ（ｅは整数）という符号を与えた。ここで、ＮＲＵｅのｅは、１６等分した基準電位のｅ／１６の電位に対応している。
【０１８１】
ＲＨ５からＲＨ８でＮＲＵ１５とＶｒｅｆｐの電位差をさらに２分割したＶＯＦＦＮは、Ｖｒｅｆｐから、（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／３２低い電位となる。同様に、ＲＨ１からＲＨ４で、ＮＲＵ１とＶｒｅｆｎの電位差をさらに２分割したＶＯＦＦＰは、Ｖｒｅｆｎから、（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／３２高い電位となる。
【０１８２】
ＲＤＡＣ２は４ビットのデジタル信号を入力して、上位２ビットに相当する電位をＲＤＡＣＵＮとＲＤＡＣＵＰに出力し、また下位２ビットに相当する電位をＲＤＡＣＬＮと、ＲＤＡＣＬＰに出力する４ビット入力４出力ＤＡＣ回路として動作する。
【０１８３】
Ｖｒｅｆｎ、ＮＲＵ１、ＮＲＵ２、ＮＲＵ３の電位から１つがＳＥＬ５により選択されて、ＲＤＡＣＬＰに出力される。ＲＤＡＣ２の入力下位２ビットが００のときには、Ｖｒｅｆｎが出力され、０１、１０、１１に対応してそれぞれ、より高い電位ＮＲＵ１、ＮＲＵ２、ＮＲＵ３が選択される。
【０１８４】
ＲＤＡＣＬＮはＲＤＡＣＬＰと対称な電位を出力する。Ｖｒｅｆｐ、ＮＲＵ１５、ＮＲＵ１４、ＮＲＵ１３の電位から１つがＳＥＬ４により選択されて、ＲＤＡＣＬＮに出力される。ＲＤＡＣ２の入力下位２ビットが００のときには、Ｖｒｅｆｐが出力され、０１、１０、１１に対応してそれぞれ、より低い電位ＮＲＵ１５、ＮＲＵ１４、ＮＲＵ１３が選択される。
【０１８５】
次に、ＲＤＡＣＵＰの電位について説明する。Ｖｒｅｆｎ、ＮＲＵ４、ＮＲＵ８、ＮＲＵ１２の電位から１つがＳＥＬ６により選択されて、ＲＤＡＣＵＰに出力される。ＲＤＡＣ２の入力上位２ビットが００のときには、Ｖｒｅｆｎが出力され、０１、１０、１１に対応してそれぞれ、より高い電位ＮＲＵ４、ＮＲＵ８、ＮＲＵ１２が選択される。
【０１８６】
次に、ＲＤＡＣＵＮの電位について説明する。ＲＤＡＣＵＮはＲＤＡＣＵＰと対称な電位を出力する。Ｖｒｅｆｐ、ＮＲＵ１２、ＮＲＵ８、ＮＲＵ４の電位から１つがＳＥＬ３により選択されて、ＲＤＡＣＵＮに出力される。ＲＤＡＣ２の入力上位２ビットが００のときには、Ｖｒｅｆｐが出力され、０１、１０、１１に対応してそれぞれ、より低い電位ＮＲＵ１２、ＮＲＵ８、ＮＲＵ４が選択される。
【０１８７】
このような特性を持った、ＲＤＡＣＵＰ、ＲＤＡＣＬＰ、ＲＤＡＣＵＮ、ＲＤＡＣＬＮを図７のように容量ＤＡＣの最小の容量Ｃ１、Ｃ１３、Ｃ７、Ｃ１４のボトムプレートに供給することで、抵抗ＤＡＣ出力を容量加算するＣＲダブルステージＤＡＣを構成することができる。
【０１８８】
図７のＣ１、Ｃ７は、図５の回路のＣ１、図１の回路のＣ１、Ｃ７同様、サンプリング容量としても働く。これと並列にＣ１３、Ｃ１４を設ける。このＣ１３、Ｃ１４はＶＩＮＰ、ＶＩＮＮをサンプリングする容量ではないので、容量ＤＡＣの動作自体は、Ｃ１からＣ１２を考えると図５の回路と等価となる。
【０１８９】
図７の回路は、これらの回路部分にＣ１３、Ｃ１４が付加されて、トッププレート電位ＴＯＰ＋とＴＯＰ−の電位にＣ１３、Ｃ１４でＲＤＡＣＬＰの電位とＲＤＡＣＬＮの電位を加算していると考えることができる。
【０１９０】
図１あるいは、図５において、トッププレートと所定の電位との間に寄生容量があったとしても、ＴＯＰ＋とＴＯＰ−で、その寄生容量が等しければ、結果に影響を与えない。つまり、容量ＤＡＣの動作は、図７において、Ｃ１３、Ｃ１４がある場合とない場合で、大筋で一致する。これらのことから、Ｃ１３、Ｃ１４を別途設けて、そのボトムプレートに抵抗ＤＡＣ出力を加えて、トッププレートＴＯＰ＋とＴＯＰ−に、ＲＤＡＣＬＰの電位とＲＤＡＣＬＮの電位を（全体の容量と１Ｃの容量とで決まる重みで）加算することの妥当性が理解されよう。
【０１９１】
ここで、ＶＯＦＦＰとＶＯＦＦＮの目的を説明しておく。ＡＤ変換回路においては、アナログ入力電位とデジタル変換結果の入出力特性において、デジタルコード（変換結果）の遷移点を、図１、図５などの回路で実現される特性から１／２×ＬＳＢずらすことが望まれる場合がある。図７のＣ１３、Ｃ１４、とサンプリング時にこれらのボトムプレートに供給されるＶＯＦＦＰとＶＯＦＦＮは、そのためのものである。
【０１９２】
既に述べたように、ＶＯＦＦＮの電位は、Ｖｒｅｆｐから、（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／３２低い電位となる。ＶＯＦＦＰは、Ｖｒｅｆｎから、（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／３２高い電位となる。ＲＤＡＣ２で１６分割されたそれぞれの電圧ＮＲＵｅ（ｅは整数）が、図８のＡＤ変換回路のＬＳＢに相当するので、ＶＯＦＦＰ、ＶＯＦＦＮは正負の基
準電圧から１／２×ＬＳＢ相当の電圧を、サンプリング時に、Ｃ１３、Ｃ１４のボトムプレートに供給している。
【０１９３】
＋側の信号で考えた場合、サンプリング時には、＋側容量ＤＡＣの全体の１／３２の容量を持つＣ１３に１／２×ＬＳＢ相当の電圧が供給される。そして、検索時には、Ｃ１３には、０Ｖを基準にして、０／１６、１／１６、２／１６、または３／１６の電圧（０〜３ＬＳＢ相当の電圧）が抵抗ＤＡＣ出力ＶＯＦＦＰとして、入力されることになる。−側容量ＤＡＣおよび抵抗ＤＡＣ出力ＶＯＦＦＮについても、同様である。
【０１９４】
これにより、サンプリング結果を、変換開始とともに、１／２×ＬＳＢ相当の電位ずらす働きをする。
【０１９５】
図７および図８では容量ＤＡＣの分解能が４ビット、抵抗ＤＡＣの分解能が４ビット（２ビット＋２ビット）の場合を例として示したが、図７および図８の場合に限らず、図１、図５の回路も含めて、（容量ＤＡＣ、抵抗ＤＡＣともに）一般の分解能の場合に容易に、本発明の考え方を適用できる。
【０１９６】
図７および図８のような構成をとることで、本実施形態の効果に加えて、面積の削減の効果を得られる。
【０１９７】
図７および図８のように容量ＤＡＣを、複雑なＣＲダブルステージＤＡＣに変更しても、図１あるいは、図４で説明した、Ｓ１、Ｓ２Ｐ、Ｓ２Ｎ、Ｓ３Ｐ、Ｓ３Ｎ、Ｓ４に必要な制御とその働きに影響はない。このように、図７および図８のような構成のＣＲダブルステージＤＡＣ（サンプリング結果を１／２×ＬＳＢ相当だけシフトしてデジタルデータを生成する回路）により構成される逐次比較型ＡＤ変換回路にも、本発明の考え方を適用できる。
【０１９８】
《コンパレータの構成》
ここで、図９を参照して、本発明の各実施形態に係るＡＤ変換器に適用可能なコンパレータを説明する。図１、図４−図８では、主に容量ＤＡＣまでの回路の構成例と、スイッチＳ４などの操作の考え方を説明してきた。図９では、容量ＤＡＣ出力、ＴＯＰ＋とＴＯＰ−の電位差を検出するコンパレータの回路例を示す。
【０１９９】
図９のＳＷ１３からＳＷ１６、ＳＷ２５からＳＷ２９、Ｓ１はスイッチを、ＣＣ１からＣＣ５は結合容量を、ＴＯＰ＋は容量アレイの＋側トッププレートを、ＴＯＰ−は容量アレイの−側トッププレートを、ＣＩＮＰ、ＣＩＮＮはコンパレータ入力を、ＶＣＭはサンプリング時のコンパレータのバイアス電位（２．５Ｖ）を、ｅａｒｌｙ、ｌａｔｅ、ｃｏｎｖは図中に示すタイミング信号を、ＡＭＰ１からＡＭＰ４は増幅回路を、ＮＣ１からＮＣ１０は内部のノードを、ＣＯＵＴ２はコンパレータの比較結果を、示す。図１、図５−図８等と対応するノード名等には同じ素子名、ノード名等を与えて示している。
【０２００】
スイッチに併記されたタイミング信号名は、スイッチが閉じられているタイミングを示す。図９のスイッチの状態は、ＶＩＮＰ、ＶＩＮＮの電位を容量ＤＡＣにサンプリングする状態のスイッチの制御を示している。
【０２０１】
まず、図９のＶＩＮＰ、ＶＩＮＮの電位を容量ＤＡＣにサンプリングする状態について、説明する。
【０２０２】
既に説明したように、容量ＤＡＣのトッププレートＴＯＰ＋と、ＴＯＰ−はＳ１によって同電位、ほぼ入力アナログ電位のコモン電位になるように制御される。
【０２０３】
容量ＤＡＣのスイッチを操作し、コンパレータでビットを決定していく比較期間の最終時点では、ＴＯＰ＋と、ＴＯＰ−、および、コンパレータ入力ＣＩＮＰ、ＣＩＮＮの最終的な電位はほぼＶＣＭ（基準電位の１／２）になる。なぜなら、第１実施形態〜第４実施形態で説明したコンパレータＣＯＭＰ１は、（＋）側容量ＤＡＣの出力信号（＋側トッププレートＴＯＰ＋の電位）および−側容量ＤＡＣの出力信号（−側トッププレートＴＯＰ−の電位）を比較し、その電位差がなくなるように（＋）側容量ＤＡＣおよび（＋）側容量ＤＡＣが制御されるからである。すなわち、比較期間の最終時点では、ＴＯＰ＋と、ＴＯＰ−、および、コンパレータ入力ＣＩＮＰ、ＣＩＮＮの最終的な電位は、コンパレータＣＯＭＰ１のオフセットを無視すれば、基準電位の１／２になる。
【０２０４】
この場合、基準電位の１／２のコモン電位を加えた状態でコンパレータのオフセット電圧をなんらかの手段で記憶し、オートゼロを実行することが望ましい。
【０２０５】
ところが、サンプリング中のＴＯＰ＋と、ＴＯＰ−の電位はアナログ入力ＶＩＮＰとＶＩＮＮのコモン電位となる。一般には、このアナログ入力ＶＩＮＰとＶＩＮＮのコモン電位と、基準電位の１／２（（Ｖｒｅｆｐ＋Ｖｒｅｆｎ）／２）が一致することは期待できない。そこで、サンプリング中は、ＳＷ１５とＳＷ１６によりＣＩＮＰとＣＩＮＮを、ＴＯＰ＋と、ＴＯＰ−から切り離しておき、別途、ＣＩＮＰとＣＩＮＮに、基準電位の１／２（（Ｖｒｅｆｐ＋Ｖｒｅｆｎ）／２）つまりＶＣＭを与えて、オフセット電圧を記憶し、オートゼロを実行する。
【０２０６】
例えば、図９のＡＭＰ１にオフセットがあると、ＣＩＮＰ、ＣＩＮＮに同じＶＣＭ（（Ｖｒｅｆｐ＋Ｖｒｅｆｎ）／２）の電位を与えても、その出力ＮＣ１、ＮＣ２は同電位とはならない。これをＣＣ１、ＣＣ２に記憶しておくことで、オフセット電圧を相殺することができる。
【０２０７】
ＣＩＮＰ、ＣＩＮＮに、例えば、等しい電位ＶＣＭを与える。このとき、ＮＣ１とＮＣ２の電位は、ＡＭＰ１のオフセット電圧により、等しい電位とはならない。仮に、ＮＣ１の電位が電源電圧の１／２＋１００ｍＶ、ＮＣ２の電位が電源電圧の１／２−１００ｍＶとなったとする。ＳＷ２５、ＳＷ２６は閉じておく。ＮＣ３、ＮＣ４の電位は、ＡＭＰ２のオフセット電圧相当の電位となっている。
【０２０８】
仮にＡＭＰ２のオフセット電圧が１０ｍＶ（ＮＣ４がＮＣ３より１０ｍＶ大きいときに、ＡＭＰ２の出力電位が電源電圧の１／２程度の電圧となるとする）とすると、ＮＣ４の電位は電源電圧の１／２＋５ｍＶ、ＮＣ３の電位は、電源電圧の１／２−５ｍＶとなる。ＮＣ１の電位は、電源電圧の１／２＋１００ｍＶ、ＮＣ２の電位は電源電圧の１／２−１００ｍＶとなる。つまり、ＣＣ１の両端の電位は、電源電圧の１／２＋１００ｍＶと電源電圧の１／２−５ｍＶとなり、ＣＣ２の両端の電位は、電源電圧の１／２−１００ｍＶと電源電圧の１／２＋５ｍＶとなる。
【０２０９】
ＡＭＰ１、ＡＭＰ２にオフセット電圧があっても、サンプリング中に、ＣＣ１、ＣＣ２に電荷を蓄えることで、ＮＣ５、ＮＣ６の電位をほぼ等しい電位とできる。これにより、ＣＩＮＰ、ＣＩＮＮの電位差が生じると、ＮＣ５、ＮＣ６の電位がそれぞれ変化し、ＣＩＮＰ、ＣＩＮＮの大小関係を、オフセット電圧に影響されずに判定することができるようになる。
【０２１０】
既に説明したように、ＶＩＮＰ、ＶＩＮＮを容量ＤＡＣにサンプリングする期間には、ＳＷ２５、ＳＷ２６、ＳＷ２７、ＳＷ２８、ＳＷ２９を閉じておく。ＳＷ２５、ＳＷ２６を閉じておくことで、ＮＣ３とＮＣ４の電位差は、ＡＭＰ２のオフセット電圧程度の値と
なる。
【０２１１】
ＡＭＰ３についても、同様に結合容量ＣＣ３、ＣＣ４にオフセット電圧が記憶される。ＮＣ７とＮＣ９の電位が等しくなるので、増幅率が非常に大きい場合、ＮＣ８とＮＣ７の電位差はオフセット電圧に等しくなる。なぜなら、ＮＣ８とＮＣ７の電位差がオフセット電圧に等しくない場合、出力電圧は＋あるいは−の電源電圧程度の値となるからである。（増幅率が非常に大きい極限を考えれば、理解が容易となる。）ＣＣ３、ＣＣ４に、このＮＣ７、ＮＣ８の電位差がＡＭＰ３のオフセット電圧に等しいという情報が記憶されているので、ＮＣ５、ＮＣ６の電位が、サンプリング時の状態から変化し、どちらかが高くあるいは低く変化すると、ＡＭＰ３のオフセット電圧に影響されずに、その大小関係をＡＭＰ３により判定することができる。
【０２１２】
さらに、ＡＭＰ４についても、結合容量ＣＣ５にオフセット電圧が記憶される。
例えば、ＮＣ９が、理想的な値電源電圧の１／２にあったとする。ＡＭＰ４の論理しきい値が電源電圧の１／２であれば、ＡＭＰ４のオフセットは０となるが、実際には、ＡＭＰ４の論理しきい値は製造条件により、電源電圧の１／２からずれる。このような場合でも、ＳＷ２９によりＮＣ１０とＣＯＵＴ２の電位を等しくすることで、サンプリング中のＮＣ１０の電位をＡＭＰ４の論理しきい値とできる。これにより、ＮＣ９の電位がサンプリング中の電位より上昇したか、あるいは低くなったかを、ＡＭＰ４とＣＣ５により検出することができる。
【０２１３】
ＶＩＮＰ、ＶＩＮＮを容量ＤＡＣにサンプリングした後、ｅａｒｌｙが併記されたスイッチが開放される。次に、ｌａｔｅが併記されたスイッチが開放され、ｃｏｎｖが併記されたスイッチが閉じられる。
【０２１４】
図９に例として、示すような回路で、容量ＤＡＣの出力ＴＯＰ＋と、ＴＯＰ−の電位差を検出し、その大小関係を判定することができる。
【０２１５】
《第５実施形態》
図１０は、本発明の第５実施形態に係る逐次比較型ＡＤ変換回路のブロック図の一例を、また図１１はその動作タイミング例を、示している。ここでは、容量ＤＡＣとして、図４に示したスイッチＳ１およびＰＭＯＳトランジスタＰＭ７、ＰＭ８、ＭＮＯＳトランジスタＮＭ７、ＮＭ８を含む回路を使用する。
【０２１６】
図１０のＶＩＮＰは（＋）のアナログ入力を、ＶＩＮＮは（−）のアナログ入力を、ＴＯＰ＋は容量アレイの＋側トッププレートを、ＴＯＰ−は容量アレイの−側トッププレートを、ＣＯＵＴはコンパレータ回路出力を、ＲＤＯは抵抗ＤＡＣ出力を、ＣＮＴＲは抵抗ＤＡＣの制御信号を、ＣＮＴＣは容量ＤＡＣの制御信号を、ＣＬＫはＡＤ変換回路のタイミング全般を規定するクロック入力を、ＳＰＣはサンプリング期間、Ｓ３Ｐ、Ｓ３ＮをＯＮするディスチャージ期間（サンプリング容量の電荷を０に初期設定する期間）を規定する信号を、Ｄ［１１：０］は（例えば）１２ビットのＡＤ変換結果を、ＣＤＡＣ１は容量ＤＡＣを、ＣＯＭＰはコンパレータを、ＲＤＡＣ３は抵抗ＤＡＣを、ＣＮＴは逐次比較を制御する制御回路を、示す。図１０において、図１−図９の回路と対応する部分には、同じ素子名、端子名を与えて示した。
【０２１７】
図１０の回路の動作を、図１１を用いながら説明する。図１１に示すようにクロック信号ＣＬＫが入力されているものとする。制御信号ＳＰＣがＨに変化した後、例えば、２．５クロック（ＣＬＫのサイクル時間の）期間、Ｓ３Ｐ、Ｓ３ＮがＯＮして、容量ＤＡＣのサンプリング容量の電荷を０に初期化する。次に、ＳＰＣがＨからＬに変化してから１クロック期間後まで、ＶＩＮＰ、ＶＩＮＮがサンプリングされる（Ｓ３Ｐ、Ｓ３ＮがＯＮし
ている期間を図１１では“ｄｉｓｃｈａｒｇｅ期間“、その後のアナログ入力信号をサンプリングするサンプリング期間を“ｓａｍｐｌｉｎｇ期間”として示した）。
【０２１８】
サンプリング期間終了後に、容量ＤＡＣ（ＣＤＡＣ１）、抵抗ＤＡＣ（ＲＤＡＣ３）の入力信号を制御してＭＳＢから順番にＬＳＢまで決定していく（図１１にはｃｏｍｐａｒｅ期間として示した）。ＬＳＢの決定が終了した後、変換結果Ｄ［１１：０］が有効となる。
【０２１９】
図１０の発明の回路を、図１１のタイミングで動作させるように設計し、各部の波形を回路シミュレーションにより求めた例を図１２Ａ−図１２Ｄ、図１３Ａ−図１３Ｃ、図１４Ａ−図１４Ｃに示す。ここで、図１０に示す容量ＤＡＣであるＣＤＡＣ１の回路としては、図４に示した回路を使用した。スイッチＳ１、Ｓ２Ｐ、Ｓ２Ｎ、Ｓ３Ｎ、Ｓ３Ｐ、Ｓ４は、それぞれ、図３のＰＭ５とＮＭ５のように、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを組み合わせて構成した。
【０２２０】
これらのＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ、および図４に示すＰＭ７、ＮＭ７、ＰＭ８、ＮＭ８等、各トランジスタはチャネル長約０．７ｕｍの５Ｖ耐圧のＭＯＳトランジスタを仮定したＭＯＳモデルを使用し、ＳＰＩＣＥシミュレータにより動作波形を求めた。
【０２２１】
図１２Ａ−図１２Ｄは、電源電圧５Ｖ、Ｖｒｅｆｐ＝５Ｖ、Ｖｒｅｆｎ＝０Ｖ、ＶＩＮＰ＝１．２ｍＶ、ＶＩＮＮ＝０Ｖの場合の各部の波形を（ＶＩＮＰに５Ｖを４０９６分割した１／４０９６を入力した場合を）示す。ただし、図１２Ｄは、図１２Ａの波形で、サンプリングからコンパレータでの比較に移行する時点を拡大した結果である。
【０２２２】
また、図１３Ａ−図１３Ｃは、電源電圧５Ｖ、Ｖｒｅｆｐ＝５Ｖ、Ｖｒｅｆｎ＝０Ｖ、ＶＩＮＰ＝４．９９８Ｖ、ＶＩＮＮ＝０Ｖの場合の各部の波形を（ＶＩＮＰに５Ｖを４０９６分割した４０９４／４０９６を入力した場合を）示す。
【０２２３】
また、図１４Ａ−図１４Ｃは、電源電圧５Ｖ、Ｖｒｅｆｐ＝５Ｖ、Ｖｒｅｆｎ＝０Ｖ、ＶＩＮＰ＝１．６６６Ｖ、ＶＩＮＮ＝０Ｖの場合の各部の波形を（ＶＩＮＰに５Ｖを４０９６分割した１３６５／４０９６を入力した場合を）、示す。
【０２２４】
１２ビットのＡＤ変換の例なので、期待される変換結果は、図１２Ａ−図１２Ｃの場合が０００００００００００１、図１３Ａ−図１３Ｃの場合が１１１１１１１１１１１０、図１４Ａ−図１４Ｃの場合が０１０１０１０１０１０１、となる。
【０２２５】
図１２Ａの波形は、図１、図４あるいは図７のＮＯＤＥ１、ＮＯＤＥ２に相当する部分の波形を示している。図１２Ａ−図１２Ｃを求めたシミュレーション回路では、ディスチャージ期間（サンプリング容量の電荷を０に初期設定する期間）にＮＯＤＥ２の電位を、ＶＩＮＮ、トッププレートＴＯＰ＋、ＴＯＰ−の電位、ＮＯＤＥ１の電位もＶＩＮＮの電位に等しくなるように、スイッチを制御している。入力は、ＶＩＮＰ＝１．２ｍＶ、ＶＩＮＮ＝０Ｖと非常に小さいので、図１２Ａでは、ＮＯＤＥ１とＮＯＤＥ２の電位は、ほとんど０Ｖに見える。
【０２２６】
また、図１２Ａのグラフでは、コンパレータでの比較期間に、ＮＯＤＥ１、ＮＯＤＥ２の電位は、電源電圧範囲を超えていないように見える。しかし、図１２Ｄのように、サンプリングからコンパレータでの比較に移行する時点を拡大すると、さらに細かい現象が明示される。図１２Ｄによれば、サンプリングからコンパレータでの比較に移行する時点で、ＮＯＤＥ２の電位が−０．０８Ｖ程度に低下していることが分かる。これは、すでに述
べたように、図４において、ＶＩＮＮの電位がほぼ０Ｖ、かつ、ＮＯＤＥ２の電位がほぼ０ＶでスイッチＳ２Ｎを遮断する場合に、Ｓ２Ｎを構成するＮＭＯＳトランジスタに反転層が形成されているので、その反転層を通じてゲート容量がゲートと、ドレイン、ソースの間に接続され、Ｓ２Ｎを構成するＮＭＯＳトランジスタのゲート電位が５Ｖから０Ｖに変化することにより、ゲート容量を介してＮＯＤＥ２の電位が低くなるためである。
【０２２７】
しかし、図１２Ｄのシミュレーション結果では、図４で説明したように、Ｓ２ＰおよびＳ２Ｎ遮断時、Ｓ４によってＮＯＤＥ１とＮＯＤＥ２がイコライズされる。さらに、Ｓ２ＰおよびＳ２Ｎを構成するトランジスタのゲート電位と逆方向に、ＮＯＤＥ１とＮＯＤＥ２に接続されたトランジスタＮＭ７、ＮＭ８、ＰＭ７、ＰＭ８のゲート電位を変化させる（これらのトランジスタをオンにする）。その結果、一旦、−０．０８Ｖ程度に低下したＮＯＤＥ２の電位が上昇し、電源電圧範囲内に収まっていることが分かる。さらに、イコライズにより、ＮＯＤＥ１とＮＯＤＥ２の電位は等しい電位となっていることも分かる。
【０２２８】
このように、可能な限りノードＮＯＤＥ１、ＮＯＤＥ２の電位を電源電圧範囲に収めるように制御することで、スイッチＳ３Ｐ、Ｓ３Ｎを通して、トッププレートＴＯＰ＋、ＴＯＰ−に流れる電流を低減することができる。これにより、トッププレートＴＯＰ＋、ＴＯＰ−の電荷が失われることが抑制され、より正確な変換結果が得られる。
【０２２９】
サンプリング終了後、コンパレータでの比較を始める（１２Ａ図では、コンパレータでの比較、として示した）。コンパレータ出力が０００００００００００１と変化していることが分かる（図１２Ｃの波形図）。これは、上で述べた期待値に一致する。
【０２３０】
図１２Ｂ（容量ＤＡＣ出力の波形として示される図）は、ＴＯＰ＋、ＴＯＰ−の波形を示している。サンプリング期間中、ＴＯＰ＋、ＴＯＰ−の電位は入力コモン電位となるので、ほぼ０Ｖとなっている。比較が始まると、コモン電位は、約２．５Ｖとなり、電位差が大きい状態からしだいに電位差が小さい状態に変化していき、最終的には、ＴＯＰ＋、ＴＯＰ−の電位がほぼ一致する。
【０２３１】
図１３Ａ−図１３Ｃでは、ＮＯＤＥ１とＮＯＤＥ２の電位は、ディスチャージ期間には、ＶＩＮＮによって与えられる０Ｖとなっている。図１３Ａよりサンプリング期間には、ＶＩＮＰとＶＩＮＮの電位がそれぞれ約５Ｖと０Ｖなので、ＮＯＤＥ１とＮＯＤＥ２の電位はそれぞれ約５Ｖと０Ｖとなることが分かる。図１３ＢのＴＯＰ＋、ＴＯＰ−の波形より、サンプリング期間中に、ＴＯＰ＋、ＴＯＰ−の電位が入力コモン電位約２．５Ｖとなっていることが分かる。また、コンパレータでの比較期間に、ＮＯＤＥ１、ＮＯＤＥ２の電位は、電源電圧範囲を超えていないことも分かる。
【０２３２】
図１３Ｃより、コンパレータ出力は、期待値１１１１１１１１１１１０に一致していることも分かる。ＴＯＰ＋、ＴＯＰ−は電位差が大きい状態からしだいに電位差が小さい状態に変化していき、最終的には、やはり、ＴＯＰ＋、ＴＯＰ−の電位がほぼ一致する。符号は図１２の場合と逆となる。
【０２３３】
図１４Ａ−図１４Ｃでは、ＮＯＤＥ１とＮＯＤＥ２の電位は、ディスチャージ期間には、ＶＩＮＮによって与えられる０Ｖとなっている。図１４Ａより、サンプリング期間には、ＶＩＮＰ、ＶＩＮＮの電位が約１．６Ｖと０Ｖなので、ＮＯＤＥ１とＮＯＤＥ２の電位はそれぞれ、約１．６Ｖと０Ｖとなることが分かる。図１４ＢのＴＯＰ＋、ＴＯＰ−の波形より、サンプリング期間中に、ＴＯＰ＋、ＴＯＰ−の電位が入力コモン電位約０．８Ｖとなっていることが分かる。また、コンパレータでの比較期間に、ＮＯＤＥ１、ＮＯＤＥ２の電位は、電源電圧範囲を超えていないことも分かる。
【０２３４】
図１４Ｃより、コンパレータ出力は０１０１０１０１０１０１と変化し、コンパレータ出力が０１０１０１０１０１０１変化するのに対応して、その電位差の符号が交互に変化する。図１４Ｂより、比較の終了時点では、ＴＯＰ＋、ＴＯＰ−の電位がほぼ一致する。
【０２３５】
以上、図１０、図１１他に示される回路がそれぞれの図の説明で述べたように動作することが、波形図によっても理解されよう。
【０２３６】
《第６実施形態》
＜概要＞
図１５を参照して、本発明の第６実施形態に係るＡＤ変換器を説明する。本実施形態では、符号を仮定して差動アナログ入力をデジタル値に変換するＡＤ変換器の入力部分にスイッチ（ＳＷ３０、ＳＷ３１、ＳＷ３２、ＳＷ３３）を設ける。また、（＋）側アナログ入力信号ＶＩＮＰと（−）側アナログ入力信号ＶＩＮＮの大小関係を判定するコンパレータＣＯＭＰ２を設ける。符号を仮定して差動アナログ入力をデジタル値に変換するＡＤ変換器は、その入力ＩＣＤＡＣＰがＩＣＤＡＣＮより大きいか等しいことを仮定してアナログ差電位（ＩＣＤＡＣＰ−ＩＣＤＡＣＮ）をデジタル値に変換する場合、ＶＩＮＰがＶＩＮＮより大きい場合には、ＶＩＮＰをＩＣＤＡＣＰに、ＶＩＮＮをＩＣＤＡＣＮに供給する。逆にＶＩＮＰがＶＩＮＮより小さい場合には、ＶＩＮＰをＩＣＤＡＣＮに、ＶＩＮＮをＩＣＤＡＣＰに供給するようスイッチ（ＳＷ３０、ＳＷ３１、ＳＷ３２、ＳＷ３３）を操作すればよい。
【０２３７】
これらの工夫により、符号を仮定しアナログ信号をデジタル値に変換するＡＤ回路を使用して、必要な場合には、符号も含めてアナログ信号をデジタル値に変換する回路を実現できる。
【０２３８】
＜実施例＞
図１５は本実施形態の逐次比較型ＡＤ変換回路のブロック図の一例を、示している。図１５のＶＩＮＰは（＋）のアナログ入力を、ＶＩＮＮは（−）のアナログ入力を、ＴＯＰ＋は容量アレイの＋側トッププレートを、ＴＯＰ−は容量アレイの−側トッププレートを、ＣＯＵＴはコンパレータ回路出力を、ＲＤＯは抵抗ＤＡＣ出力を、ＣＮＴＲは抵抗ＤＡＣの制御信号を、ＣＮＴＣは容量ＤＡＣの制御信号を、ＣＬＫはＡＤ変換回路のタイミング全般を規定するクロック入力を、ＳＰＣはサンプリング期間、Ｓ３Ｐ、Ｓ３ＮをＯＮするディスチャージ期間（サンプリング容量の電荷を０に初期設定する期間）を規定する信号を、Ｄ［１１：０］は（例えば）１２ビットのＡＤ変換結果を、ＣＤＡＣ１は容量ＤＡＣを、ＣＯＭＰはコンパレータを、ＲＤＡＣ３は抵抗ＤＡＣを、ＩＣＤＡＣＰ、ＩＣＤＡＣＮは容量ＤＡＣの入力を、ＣＮＴは逐次比較を制御する制御回路を、ＳＷ３０からＳＷ３３はスイッチを、ＣＯＭＰ２は、入力の符号を判定するコンパレータを、ＳＩＧＮはコンパレータにより判定された符号を、示す。図１５の回路で、図１０の回路に対応する部分には、同じ素子名、端子名を与えて示した。
【０２３９】
図１、図４−図１０の回路では、ＶＩＮＰがＶＩＮＮより大きい（ＶＩＮＰ＞ＶＩＮＮ）ことを前提に、符号を仮定して、ＡＤ変換を行なうことで、変換サイクルを節約でき、高速化できることを説明した。応用上、ＶＩＮＰがＶＩＮＮより大きいことが保証される場合には、図１、図４−図１０の回路をそのまま適用すればよい。
【０２４０】
常に、ＶＩＮＰがＶＩＮＮより大きいことが、保証されない場合には、例えば、図１５に示す回路構成とすることで、本実施形態の利点を損なわずに、符号も含めてアナログ信号電位差をデジタル変換する回路を実現できる。
【０２４１】
図１５の回路は、図１０の回路とほとんど同じ構成となっており、その違いは、ＣＯＭ
Ｐ２、ＳＷ３０からＳＷ３３なので、重複する部分の説明は省略し、図１０の回路と異なる部分を中心に説明をすすめる。
【０２４２】
図１０の回路の入力部分に、ＳＷ３０からＳＷ３３を設けて、コンパレータＣＯＭＰ２により、ＶＩＮＰとＶＩＮＮの大小関係を調べる。ＶＩＮＰ＞ＶＩＮＮの場合には、ＳＷ３１、ＳＷ３２をＯＮし、ＶＩＮＰをＣＤＡＣ１の＋側入力に、ＶＩＮＮをＣＤＡＣ１の−側入力に供給する（ＣＯＭＰ２出力ＳＩＧＮによりＳＷ３０からＳＷ３３を制御する）。逆にＶＩＮＰ＜ＶＩＮＮの場合には、ＳＷ３０、ＳＷ３３をＯＮし、ＶＩＮＰをＣＤＡＣ１の−側入力に、ＶＩＮＮをＣＤＡＣ１の＋側入力に供給する。
【０２４３】
このように制御することにより、ＣＤＡＣ以降のＡＤ変換器にとっては、常に、＋側入力が−側入力より大きくなるようにできるので、図１、図６、図７、図８、図１０で説明した回路で常に正しい結果が得られる。このように回路を構成しておけば、応用上、信号の符号が、あまり変化せず、その符号が予測しやすい場合には、符号判定サイクルを省略でき、高速化できる。
【０２４４】
《第７実施形態》
図１６は、本発明の第７実施形態に係るＡＤ変換器を示す回路図である。図１６のＳＷ２からＳＷ５、ＳＷ８からＳＷ１１、ＳＷ１５、ＳＷ１６、ＳＷ１９からＳＷ２２、Ｓ１、Ｓ２ＰＡ、Ｓ２ＰＢ、Ｓ２ＮＡ、Ｓ２ＮＢ、Ｓ３Ｐ、Ｓ３Ｎ、Ｓ４はスイッチを、Ｃ１からＣ１２は容量を、ＶＩＮＰは（＋）のアナログ入力を、ＶＩＮＮは（−）のアナログ入力を、ＴＯＰ＋は容量アレイの＋側トッププレートを、ＴＯＰ−は容量アレイの−側トッププレートを、Ｖｒｅｆｐは＋側の基準電位（例えば、５Ｖ）を、Ｖｒｅｆｎは−側の基準電位（例えば、０Ｖ）を、ＣＯＭＰ１はコンパレータを、ＣＩＮＰ、ＣＩＮＮはコンパレータの入力を、ＮＯＤＥ１、ＮＯＤＥ２は内部のノードを、（＋）側容量ＤＡＣはＣ１からＣ６で構成されるＤＡＣを、（−）側容量ＤＡＣはＣ７からＣ１２で構成されるＤＡＣを、示す。図１、図４の回路等の回路要素に対応する部分、同じ働きをする素子には同じ素子名、ノード名等を与えて示している。
【０２４５】
図１６の回路は、図１の回路とほとんど同じ構成となっており、その違いは、Ｓ２ＰＡ、Ｓ２ＰＢ、Ｓ２ＮＡ、Ｓ２ＮＢなので、重複する部分の説明は省略し、図１の回路と異なる部分を中心に説明をすすめる。
【０２４６】
図１５で、ＶＩＮＰ＜ＶＩＮＮの場合に、本発明の考え方を適用する回路例を示した。図１５では、例えば図１の回路の容量ＤＡＣの入力部分に新たにスイッチを設ける回路例を示したが、図１６のような方法も可能である。
【０２４７】
図１６では、図１のＳ２Ｐ、Ｓ２Ｎの代わりに、Ｓ２ＰＡ、Ｓ２ＰＢ、Ｓ２ＮＡ、Ｓ２ＮＢを設ける。ＶＩＮＰ＞ＶＩＮＮの場合には、Ｓ２ＰＡ、Ｓ２ＮＡをＯＮし、ＶＩＮＰをＮＯＤＥ１に、ＶＩＮＮをＮＯＤＥ２に供給する（例えば、ＣＯＭＰ２出力ＳＩＧＮによりスイッチを制御する）。逆にＶＩＮＰ＜ＶＩＮＮの場合には、Ｓ２ＰＢ、Ｓ２ＮＢをＯＮし、ＶＩＮＰをＮＯＤＥ２に、ＶＩＮＮをＮＯＤＥ１に供給する。
【０２４８】
図１６のような構成とすることで、図１５のような構成で、スイッチの増加が問題となる場合には、スイッチの数を削減できる効果が得られる。
【０２４９】
図１６のように回路を、構成することで、図１６の回路は図１５の回路と同様に動作させることができる。
【０２５０】
《第８実施形態》
図１７、図１８は、本発明の第８実施形態を示す回路図である。図１７のＳＷ２からＳＷ５、ＳＷ８からＳＷ１１、ＳＷ１５、ＳＷ１６、ＳＷ１９からＳＷ２４、Ｓ１、Ｓ２Ｐ、Ｓ２Ｎ、Ｓ３Ｐ、Ｓ３Ｎ、Ｓ４はスイッチを、Ｃ１からＣ１４は容量を、ＴＯＰ＋は容量アレイの＋側トッププレートを、ＴＯＰ−は容量アレイの−側トッププレートを、Ｖｒｅｆｐは＋側の基準電位（例えば、５Ｖ）を、Ｖｒｅｆｎは−側の基準電位（例えば、０Ｖ）を、ＣＩＮＰ、ＣＩＮＮはコンパレータの入力を、ＮＯＤＥ１、ＮＯＤＥ２は内部のノードを、（＋）側容量ＤＡＣはＣ１からＣ６、Ｃ１３で構成されるＤＡＣを、（−）側容量ＤＡＣはＣ７からＣ１２、Ｃ１４で構成されるＤＡＣを、ＲＤＡＣＬＰ、ＲＤＡＣＵＰ、ＲＤＡＣＬＮ、ＲＤＡＣＵＮは抵抗ＤＡＣ出力を、ＶＯＦＦＰ、ＶＯＦＦＮは変換結果にオフセットを与えるためのバイアス電位を、示す。
【０２５１】
図１８の素子、ノード等は図９と同じなので、説明は省略する。図１７、図１８で、図８、図９等の回路要素に対応する部分、同じ働きをする素子には同じ名称を与えて示している。また、図を簡単にするために、ＶＩＮＰ、ＶＩＮＮ、Ｓ２Ｐ、Ｓ２Ｎ、ＲＤＡＣ２、等、一部図から省略している部分があるが、省略した部分は、特に断らない場合は、図１、図６、図７、図８、図９等と同じ構成になっているものとする。
【０２５２】
図１７の回路は、図８の回路とほぼ同じ回路構成となっており、違いは、Ｃ１３とＣ１４の接続にある。図１８の回路は図９と同じ回路となっており、Ｃ１３、Ｃ１４の接続先が記入されている点だけが異なる。説明が図８、図９と重複する部分については、省略し、図１７に特有の部分について、図１８を用いながら、説明する。
【０２５３】
図８の回路では、Ｃ１３とＣ１４のトッププレートはＴＯＰ＋、ＴＯＰ−としていた。Ｃ１３、Ｃ１４はアナログ入力信号ＶＩＮＰ、ＶＩＮＮをサンプリングするサンプリング容量ではないので、ＴＯＰ＋とＴＯＰ−にとっては寄生容量と同じ働きをする。つまり、コンパレータでの比較時の最終的なコモン電位を、理想値から多少ずらす原因となる。図８の回路構成でも実際上問題がない場合が多いが、このコモン電位のずれをできるだけすくなくしたい場合には、図１７のような構成が可能である。
【０２５４】
図１７では、Ｃ１３、Ｃ１４のトッププレートは、容量ＤＡＣのトッププレートＴＯＰ＋、ＴＯＰ−とは別のノードとする。Ｃ１からＣ６、Ｃ７からＣ１２がそれぞれＴＯＰ＋、ＴＯＰ−につながれるので、その容量ＤＡＣの動作は図７の回路と、同様となる。
【０２５５】
Ｃ１３、Ｃ１４はサンプリング容量ではないので、そのトッププレートの電位は、コンパレータ入力のコモン電位ＶＣＭとなっていれば都合がよい。このため、Ｃ１３、Ｃ１４のトッププレートは図１８のコンパレータ入力ＣＩＮＰ、ＣＩＮＮに接続される。
【０２５６】
サンプリング中は、ＣＩＮＰ、ＣＩＮＮはＶＣＭの電位になるので、Ｃ１３、Ｃ１４のトッププレートの電位もＶＣＭとなる。サンプリング期間中に、ＴＯＰ＋、ＴＯＰ−の電位は、入力アナログ電位のコモン電位となるが、ＳＷ１５、ＳＷ１６により、ＴＯＰ＋、ＴＯＰ−とＣＩＮＰ、ＣＩＮＮは切り離されているので、問題はない。コンパレータでの比較が始まると、ＳＷ１５、ＳＷ１６がＯＮし、ＣＩＮＰ、ＣＩＮＮとＴＯＰ＋、ＴＯＰ−は同電位となり、そのコモン電位は基準電圧／２となる。ＣＩＮＰ、ＣＩＮＮとＴＯＰ＋、ＴＯＰ−が同じ電位となるので、図１７のように、Ｃ１３、Ｃ１４のトッププレートをＴＯＰ＋、ＴＯＰ−と別ノードとしていても、比較動作が始まると、図８の回路と同様に動作させることができる。
【０２５７】
この図１７、図１８のような構成とすることで、図８と同様の動作を実現しながら、サンプリングに寄与しないＣ１３、Ｃ１４をＴＯＰ＋、ＴＯＰ−から切り離すことができ、これにより、ＴＯＰ＋、ＴＯＰ−の最終的なコモン電位の理想値からのずれを低減できる
効果が得られる。
【０２５８】
図１７、図１８の構成においても、図８の構成同様、複雑なＣＲダブルステージＤＡＣを使用しながら、本発明の考え方を適用できる。
【０２５９】
《実施形態の効果》
以上説明したように、第１実施形態〜第８実施形態に係るＡＤ変換器では、スイッチＳ４、あるいはＮＭＯＳトランジスタＮＭ７、ＮＭ８、ＰＭＯＳトランジスタＰＭ７、ＰＭ８を設けることにより、内部ノードＮＯＤＥ１、ＮＯＤＥ２の電位が電源電圧範囲を超えた状態で維持されることがないよう制御できる。これにより、Ｓ３Ｐ、Ｓ３Ｎを通してトッププレートの電荷が失われることを低減できるので、電源電圧範囲のアナログ入力信号をデジタル値に変換する場合でも、より正確な変換結果が得られるようになる。
【０２６０】
また、第１実施形態〜第８実施形態に係るＡＤ変換器によれば、（＋）側容量ＤＡＣのボトムプレートに供給されるアナログ入力ＶＩＮＰが、（−）側容量ＤＡＣのボトムプレートに供給されるアナログ入力ＶＩＮＮより、大きいか、あるいは等しいことを仮定して、アナログ入力電位差（ＶＩＮＰ−ＶＩＮＮ）をデジタル値に変換することで、あらかじめ、ＶＩＮＰ−ＶＩＮＮ＞＝０が予想される場合には、従来回路（図２）では、必要だった符号決定のためのサイクルを省略して、ＡＤ変換を行なうことができる。これにより、符号決定に要する時間分、変換時間を短縮することができる。
【０２６１】
符号を仮定して差動アナログ入力をデジタル値に変換するＡＤ変換器の入力部分にスイッチを設け、ＶＩＮＰがＶＩＮＮより低い電位の場合には、スイッチにより入力信号を入れ替えることにより、符号を仮定しアナログ信号をデジタル値に変換するＡＤ回路を使用して、必要な場合には、符号も含めてアナログ信号をデジタル値に変換する回路を実現できる。
【０２６２】
《その他》
（付記１）
第１アナログ信号が入力される第１アナログ端子と、
前記第１アナログ端子に第１アナログ信号を入力する第１入力スイッチと、
第２アナログ信号が入力される第２アナログ端子と、
前記第２アナログ端子に第２アナログ信号を入力する第２入力スイッチと、
第１基準電圧の供給を受ける第１基準電圧接続端子と、
第２基準電圧の供給を受ける第２基準電圧接続端子と、
前記第１アナログ端子から前記第１アナログ信号のサンプルデータを取り込んで保持するとともに前記第１アナログ信号の比較の対象となる比較信号を生成する第１デジタルアナログ変換器と、
前記第２アナログ端子から前記第２アナログ信号のサンプルデータを取り込んで保持するとともに前記第２アナログ信号の比較の対象となる比較信号を生成する第２デジタルアナログ変換器と、
前記第１デジタルアナログ変換器と第２デジタル変換器の出力側を相互に開閉可能に接続する第１スイッチと、
前記第１スイッチが開放されたときに、前記第１アナログ信号および第２アナログ信号の差分値と前記第１デジタルアナログ変換器の出力信号および第２デジタルアナログ変換器の出力信号の差分値とを比較する比較器と、
前記第１アナログ端子および第２アナログ端子の電位変動を制御する電位制御回路と、を備え、
前記第１デジタルアナログ変換器は、複数の容量素子と前記複数の容量素子のそれぞれの入力側端子を前記第１アナログ端子、第１基準電圧端子、および第２基準電圧端子のいず
れかに接続する複数の第１スイッチ群と前記複数の容量素子のそれぞれの入力側端子に対向する複数の出力側端子を共通に接続する第１共通端子と、を有し、
前記第２デジタルアナログ変換器は、複数の容量素子と前記複数の容量素子のそれぞれの入力側端子を前記第２アナログ端子、第１基準電圧端子、および第２基準電圧端子のいずれかに接続する複数の第２スイッチ群と前記複数の容量素子のそれぞれの入力側端子に対向する複数の出力側端子を共通に接続する第２共通端子とを有し、
第１入力スイッチおよび第２入力スイッチが前記第１アナログ信号および第２アナログ信号を前記第１アナログ端子および第２アナログ端子に入力することにより前記第１デジタルアナログ変換器および前記第２デジタルアナログ変換器が第１アナログ信号および第２アナログ信号のサンプルデータを取り込む時点では、第１スイッチにより前記第１共通端子と第２共通端子とが相互に接続され、前記取り込みが完了したときには前記第１共通端子と第２共通端子との接続が開放され、
前記電位制御回路は、前記第１アナログ信号および第２アナログ信号のサンプルデータの取り込みが完了した後第１入力スイッチおよび第２入力スイッチが開放されるときに、前記第１アナログ端子の電位および第２アナログ端子の電位の変動を抑制する、アナログデジタル変換回路。
【０２６３】
（付記２）
前記電位制御回路は、前記第１アナログ端子と第２アナログ端子を相互に開閉可能に接続する第２スイッチを有し、
前記第１デジタル信号および第２デジタル信号のサンプルデータの取り込みが完了した後第１入力スイッチおよび第２入力スイッチが開放されるときに、第１スイッチによる接続が開放され、第２スイッチにより前記第１アナログ端子と第２アナログ端子とが相互に接続される、付記１に記載のアナログデジタル変換器。
【０２６４】
（付記３）
前記第１入力スイッチおよび第２入力スイッチのそれぞれは、ゲート電圧が前記第１基準電圧から第２基準電圧の間で制御されることにより開閉動作するＭＯＳトランジスタをそれぞれ有し、
前記電位制御回路は、
ソースおよびドレインが前記第１アナログ端子に接続されるとともにゲートが前記第１基準電圧から第２基準電圧の間で制御される第１調整ＭＯＳトランジスタと、
ソースおよびドレインが前記第２アナログ端子に接続されるとともにゲートが前記第１基準電圧から第２基準電圧の間で制御される第２調整ＭＯＳトランジスタと、
前記第１デジタル信号および第２デジタル信号のサンプルデータの取り込みが完了した後、前記第１入力スイッチのＭＯＳトランジスタのゲート電圧を第１基準電圧と第２基準電圧との間で制御することにより第１入力スイッチが開放されるときに、前記第１調整ＭＯＳトランジスタのゲート電圧を前記第１入力スイッチのＭＯＳトランジスタのゲート電圧とは逆方向に制御し、前記第２入力スイッチのＭＯＳトランジスタのゲート電圧を第１基準電圧と第２基準電圧との間で制御することにより第２入力スイッチが開放されるときに、前記第２調整ＭＯＳトランジスタのゲート電圧を前記第２入力スイッチのＭＯＳトランジスタのゲート電圧とは逆方向に制御するゲート制御回路と、を有する付記１に記載のアナログデジタル変換器。
【０２６５】
（付記４）
前記第１スイッチおよび第２スイッチは、それぞれ、第１導電型の第１ＭＯＳトランジスタと第２導電型の第２ＭＯＳトランジスタを有し、第１ＭＯＳトランジスタのゲート電圧を第１基準電圧とするとともに第２ＭＯＳトランジスタのゲート電圧を第２基準電圧とすることにより導通され、第１ＭＯＳトランジスタのゲート電圧を第２基準電圧とするとともに第２ＭＯＳトランジスタのゲート電圧を第１基準電圧とすることにより遮断され、
前記第１調整ＭＯＳトランジスタおよび第２調整ＭＯＳトランジスタは、それぞれ、第１導電型の第３ＭＯＳトランジスタと第２導電型の第４ＭＯＳトランジスタとを有し、前記第１ＭＯＳトランジスタのゲート電圧が第２基準電圧とされるとともに第２ＭＯＳトランジスタのゲート電圧が第１基準電圧とされるときに、前記第３ＭＯＳトランジスタのゲート電圧が第１基準電圧とされ、前記第４ＭＯＳトランジスタのゲート電圧が第２基準電圧とされる付記３に記載のアナログデジタル変換器。
【０２６６】
（付記５）
第１アナログ信号が入力される第１アナログ端子と、
第１アナログ端子に第１アナログ信号を入力する第１入力スイッチと、
第２アナログ信号が入力される第２アナログ端子と、
第２アナログ端子に第２アナログ信号を入力する第２入力スイッチと、
第１基準電圧の供給を受ける第１基準電圧接続端子と、
第２基準電圧の供給を受ける第２基準電圧接続端子と、
前記第１アナログ端子から前記第１アナログ信号のサンプルデータを取り込んで保持するとともに前記第１アナログ信号の比較の対象となる比較信号を生成する第１デジタルアナログ変換器と、
前記第２アナログ端子から前記第２アナログ信号のサンプルデータを取り込んで保持するとともに前記第２アナログ信号の比較の対象となる比較信号を生成する第２デジタルアナログ変換器と、
前記第１デジタルアナログ変換器と第２デジタル変換器の出力側を相互に開閉可能に接続する第１スイッチと、
前記第１アナログ信号および第２アナログ信号の差分値と前記第１デジタルアナログ変換器の出力信号および第２デジタルアナログ変換器の出力信号の差分値とを比較する比較器と、を備え、
前記第１デジタルアナログ変換器は、複数の容量素子と前記複数の容量素子のそれぞれの入力側端子を前記第１アナログ端子、第１基準電圧端子、および第２基準電圧端子のいずれかに接続する複数の第１スイッチ群と前記複数の容量素子のそれぞれの入力側端子に対向する出力側端子を接続する第１共通端子と、を有し、
前記第２デジタルアナログ変換器は、複数の容量素子と前記複数の容量素子のそれぞれの入力側端子を前記第２アナログ端子、第１基準電圧端子、および第２基準電圧端子のい
ずれかに接続する複数の第２スイッチ群と前記複数の容量素子のそれぞれの入力側端子に対向する出力側端子を接続する第２共通端子と、を有し、
前記第１デジタルアナログ変換器の前記複数の容量素子は、その複数の容量素子全体の容量の１／２に相当する容量の第１容量素子を含み、前記第１デジタル信号のサンプルデータの取り込みが完了した後には、その第１容量素子以外の容量素子の入力側端子には前記比較器の比較の結果に基づいて前記第１基準電圧端子、および第２基準電圧端子のいずれかが接続され、前記第１容量素子の入力側端子には前記比較器の比較の結果に拘わらず前記第１基準電圧端子が接続され、
前記第２デジタルアナログ変換器の前記複数の容量素子は、その複数の容量素子全体の容量の１／２に相当する容量の第２容量素子を含み、前記第２デジタル信号のサンプルデータの取り込みが完了した後には、その第２容量素子以外の容量素子の入力側端子には前記比較器の比較の結果に基づいて前記第１基準電圧端子、および第２基準電圧端子のいずれかが接続され、前記第２容量素子の入力側端子には前記比較器の比較の結果に拘わらず前記第２基準電圧端子が接続されるアナログデジタル変換回路。
【０２６７】
（付記６）
前記第１アナログ信号の信号レベルと第２アナログ信号の信号レベルを比較する比較器と、
前記比較の結果により、第１アナログ信号と第２アナログ信号と入れ替え、第１アナログ
端子に入力される信号レベルが第２アナログ端子に入力される信号レベルよりも高くなるようにするスイッチとさらに備える付記５に記載のアナログデジタル変換器。
【符号の説明】
【０２６８】
ＣＯＭＰ１ コンパレータ
ＮＯＤＥ１
ＮＯＤＥ２
Ｓ１、Ｓ２Ｐ、Ｓ２Ｎ、Ｓ３Ｐ、Ｓ３Ｎ、Ｓ４、ＳＷ２−ＳＷ５、ＳＷ８−ＳＷ１１、ＳＷ１３、ＳＷ１４、ＳＷ１５、ＳＷ１６、ＳＷ１９、ＳＷ２０、ＳＷ２１、ＳＷ２２
スイッチ
Ｖｒｅｆｐ ＋側基準電位
Ｖｒｅｆｎ −側基準電位
ＴＯＰ＋ ＋側トッププレート
ＴＯＰ− −側トッププレート
ＮＭ７、ＮＭ８ ＮＭＯＳトランジスタ
ＰＭ７、ＰＭ８ ＰＭＯＳトランジスタ
【技術分野】
【０００１】
本発明は、アナログ信号をデジタル信号に変換するＡＤ（アナログ・デジタル）変換器に関連し、特に差動逐次比較型ＡＤ変換器に関する。
【背景技術】
【０００２】
現在、比較的簡単な回路構成で実現され、比較的安価に製造できるＣＭＯＳプロセスとの整合性が高く、かつ中庸の変換時間と中庸の変換精度を実現できる、製品用途の広いＡＤ変換器として、逐次比較型ＡＤ変換器が知られている。これら逐次比較型ＡＤ変換器の従来回路として、例えば、特許文献１−５および非特許文献１、２に示される回路が知られている。
【０００３】
《電荷再分配型ＡＤ変換器の例１》
図１９は、これらの中で代表的な、電荷再分配型ＡＤ変換器の差動容量ＤＡＣ（デジタルアナログコンバータ）を示している。なお、非特許文献１に同様の回路が示されている。
【０００４】
図１９のＳＷ１からＳＷ１８はスイッチを、Ｃ１からＣ１２は容量（容量のみ組合わせを容量アレイともいう）を、ＶＩＮＰは＋側（正、正相ともいう）のアナログ入力を、ＶＩＮＮは−側（負、逆相ともいう）のアナログ入力を、ＣＯＭＰ１はコンパレータを、ＴＯＰ＋は容量アレイの＋側トッププレートを、ＴＯＰ−は容量アレイの−側トッププレートを、Ｖｒｅｆｐは＋側の基準電位（５Ｖ）を、Ｖｒｅｆｎは−側の基準電位（０Ｖ）を、Ｒ１、Ｒ２は抵抗を、ＢＵＦ１はバッファアンプを、ＣＩＮＰ、ＣＩＮＮはコンパレータ入力を、ＶＣＭはサンプリング時のコンパレータ入力のバイアス電位を、ＣＯＵＴ１はコンパレータの出力を、ＶＩＣ、ＶＩＣＢは説明のために与えた内部のノード名を、（＋）側容量ＤＡＣはＣ１からＣ６の容量アレイで構成されるＤＡＣを、（−）側容量ＤＡＣはＣ７からＣ１２の容量アレイで構成されるＤＡＣを、示す。
【０００５】
Ｃ１からＣ１２に併記されたｎＣ（ｎは整数）の値はそれぞれの容量の大きさの相対関係を示し、１Ｃ、２Ｃ、４Ｃ、８Ｃ、１６Ｃ、に示されるように２進に重み付けがされている。図１９のＣ１からＣ１２が４ビットＤＡＣを構成している。
【０００６】
図１９に図示されるスイッチの状態は、サンプリング時の状態を示しており、サンプリング時には、容量Ｃ１からＣ６に＋側アナログ入力ＶＩＮＰの電位が充電され、容量Ｃ７からＣ１２に−側アナログ入力ＶＩＮＮの電位が充電される。
【０００７】
サンプリング時には、電圧ホロワであるバッファアンプＢＵＦ１の出力は、ＳＷ１７およびＳＷ１８を通じてトッププレートＴＯＰ＋およびＴＯＰ−に接続される。すなわち、ＳＷ１７、ＳＷ１８は閉じている。また、Ｒ１、Ｒ２により、ノードＶＩＣの電位は、ＶＩＮＰの電位とＶＩＮＮの電位の中間の電位となる。ノードＶＩＣＢの電位も電圧ホロワ（ＢＵＦ１）によりＶＩＣの電位と等しくなる。ＶＩＮＰの電位とＶＩＮＮの電位を、それぞれ、ＶＩＮＰ、ＶＩＮＮで表わすと、ＶＩＣＢの電位は（ＶＩＮＰ＋ＶＩＮＮ）／２となる。
【０００８】
サンプリング時に、スイッチＳＷ１７、ＳＷ１８が閉じているので、＋側トッププレートＴＯＰ＋と−側トッププレートＴＯＰ−の電位は、ともに（ＶＩＮＰ＋ＶＩＮＮ）／２となる。
【０００９】
このとき、コンパレータＣＯＭＰ１の差動入力端子は、スイッチＳＷ１３、ＳＷ１４によりともにバイアス電位ＶＣＭを供給される。すなわち、サンプリング時には、ＳＷ１３、ＳＷ１４はクローズ（導通）されている。また、トッププレートＴＯＰ＋およびＴＯＰ−は、コンパレータＣＯＭＰ１の差動入力端子とは、スイッチＳＷ１５およびＳＷ１６により遮断されている。すなわち、サンプリング時には、ＳＷ１５、ＳＷ１６はオープン（開放）されている。
【００１０】
Ｃ１からＣ６で構成される（＋）側容量ＤＡＣのトッププレートＴＯＰ＋に蓄えられる電荷ＱＳＡＭＰＰは、式（１）で表わされる（Ｃ１からＣ６の合計容量を３２Ｃで、表わす）。
【００１１】
ＱＳＡＭＰＰ＝−３２Ｃ（ＶＩＮＰ−（ＶＩＮＰ＋ＶＩＮＮ）／２）；
ＱＳＡＭＰＰ＝−３２Ｃ（ＶＩＮＰ−ＶＩＮＮ）／２； 式（１）
Ｃ７からＣ１２で構成される（−）側容量ＤＡＣのトッププレートＴＯＰ−に蓄えられる電荷ＱＳＡＭＰＮは、式（２）で表わされる。
【００１２】
ＱＳＡＭＰＮ＝−３２Ｃ（−ＶＩＮＰ＋ＶＩＮＮ）／２； 式（２）
つまり、サンプリング時のトッププレートＴＯＰ＋、ＴＯＰ−の電位を入力コモン電位（ＶＩＮＰ＋ＶＩＮＮ）／２としておくことで、（＋）側容量ＤＡＣ、（−）側容量ＤＡＣにサンプリングされる電荷は、その絶対値は等しく、極性は逆となる。
【００１３】
サンプリング終了後、ＳＷ１３、ＳＷ１４、ＳＷ１７、ＳＷ１８を開放し、ＳＷ１５、ＳＷ１６を閉じる。ＳＷ１からＳＷ１２を切り替えることで、Ｃ１からＣ１２のボトムプレート（ＳＷ１からＳＷ１２につながる電極側）の電位を、Ｖｒｅｆｐ、Ｖｒｅｆｎ、のいずれかに変化させて、サンプリングしたアナログ電位差（ＶＩＮＰマイナスＶＩＮＮ）に対応したデジタルコードを、ＣＯＵＴ１を利用しながら比較、検索する。以下、検索の手順の例について簡単に説明する。
【００１４】
＜符号ビットの決定＞
まず、ＳＷ６をＶｒｅｆｐに、ＳＷ１からＳＷ５をＶｒｅｆｎにつなぐ。Ｃ１からＣ５の合計容量１６Ｃのボトムプレート電位がＶｒｅｆｎとなり、Ｃ６の容量１６Ｃのボトムプレート電位がＶｒｅｆｐとなる。式（１）の（＋）側トッププレート（ＴＯＰ＋）に蓄えられる電荷ＱＳＡＭＰＰが保存されるので、このときの（＋）側トッププレート（ＴＯＰ＋）電位Ｖｔｐは、式（３）、式（４）で与えられる。
【００１５】
−１６Ｃ（Ｖｒｅｆｐ−Ｖｔｐ）＋１６Ｃ（Ｖｔｐ−Ｖｒｅｆｎ）
＝−３２Ｃ（ＶＩＮＰ−ＶＩＮＮ）／２； 式（３）
Ｖｔｐ＝−（ＶＩＮＰ−ＶＩＮＮ）／２＋（Ｖｒｅｆｐ＋Ｖｒｅｆｎ）／２； 式（４）
【００１６】
（−）側容量ＤＡＣのスイッチは、（＋）側容量ＤＡＣのスイッチと対称に操作する。ＳＷ１２をＶｒｅｆｎに、ＳＷ７からＳＷ１１をＶｒｅｆｐにつなぐ。Ｃ７からＣ１１の合計容量１６Ｃのボトムプレート電位がＶｒｅｆｐとなり、Ｃ１２の容量１６Ｃのボトムプレート電位がＶｒｅｆｎとなる。式（２）の（−）側トッププレート（ＴＯＰ−）に蓄えられる電荷ＱＳＡＭＰＮが保存されるので、このときの（−）側トッププレート（ＴＯＰ−）電位Ｖｔｎは、式（５）、式（６）で与えられる。
【００１７】
−１６Ｃ（Ｖｒｅｆｐ−Ｖｔｐ）＋１６Ｃ（Ｖｔｐ−Ｖｒｅｆｎ）＝３２Ｃ（ＶＩＮＰ−ＶＩＮＮ）／２； 式（５）
Ｖｔｎ＝（ＶＩＮＰ−ＶＩＮＮ）／２＋（Ｖｒｅｆｐ＋Ｖｒｅｆｎ）／２； 式（６
）
【００１８】
つまり、ＶＩＮＰ−ＶＩＮＮ＞０の場合、Ｖｔｐ＜Ｖｔｎとなり、ＶＩＮＰとＶＩＮＮのどちらが高い電位かを判定することができる。図１９の回路は、符号を含めた差動信号を扱える回路なので、この最初の比較で符号ビットを決定することができる。
【００１９】
また、このとき、（＋）側トッププレートＴＯＰ＋の電位Ｖｔｐと、（−）側トッププレートＴＯＰ−の電位Ｖｔｎのコモン電位は、（Ｖｒｅｆｐ＋Ｖｒｅｆｎ）／２となり、リファレンス電位の中心の電位とでき、コンパレータにとって最も動作余裕を大きく設定できる。ここで、コモン電位とは、差動入力の中心電位という意味である。
【００２０】
＜ＭＳＢ（最上位ビット）の決定＞
以下、説明を簡単にするために、ＶＩＮＰ−ＶＩＮＮ＞０の場合（符号が＋の場合）を考える。
【００２１】
ＶＩＮＰ−ＶＩＮＮ＞０の場合、ＳＷ６をＶｒｅｆｐに、ＳＷ１２をＶｒｅｆｎにつなぐ。（＋）側容量ＤＡＣのスイッチＳＷ１からＳＷ５は、対応するデジタルコードが１ならＶｒｅｆｐに、対応するデジタルコードが０ならＶｒｅｆｎにつながれる。（−）側容量ＤＡＣのスイッチＳＷ７からＳＷ１１は、対応するデジタルコードが１ならＶｒｅｆｎに、対応するデジタルコードが０ならＶｒｅｆｐにつながれる（ＶＩＮＰ−ＶＩＮＮ＞０の場合、ＳＷ１はＶｒｅｆｎにつながれ、ＳＷ７はＶｒｅｆｐにつながれる）。したがって、（＋）側容量ＤＡＣと、（−）側容量ＤＡＣとは、同一のデジタルコードに対して対称に＋側基準電位Ｖｒｅｆｐまたは−側基準電位Ｖｒｅｆｎにそれぞれ接続されることになる。
【００２２】
以下、（符号ビットを除く）最上位ビットの決定について説明する。ＳＷ６をＶｒｅｆｐに、ＳＷ１からＳＷ４をＶｒｅｆｎに、ＳＷ５をＶｒｅｆｐにつなぐ。Ｃ１からＣ４の合計容量８Ｃのボトムプレート電位がＶｒｅｆｎとなり、Ｃ５、Ｃ６の合計容量２４Ｃのボトムプレート電位がＶｒｅｆｐとなる。式（１）の（＋）側トッププレートＴＯＰ＋に蓄えられる電荷ＱＳＡＭＰＰが保存されるので、このときの（＋）側トッププレートＴＯＰ＋の電位Ｖｔｐは、式（７）、式（８）で与えられる。
【００２３】
−２４Ｃ（Ｖｒｅｆｐ−Ｖｔｐ）＋８Ｃ（Ｖｔｐ−Ｖｒｅｆｎ）＝−３２Ｃ（ＶＩＮＰ−ＶＩＮＮ）／２； 式（７）
Ｖｔｐ＝−（ＶＩＮＰ−ＶＩＮＮ）／２＋（Ｖｒｅｆｐ＋Ｖｒｅｆｎ）／２＋（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／（２×２）； 式（８）
【００２４】
ＳＷ１２をＶｒｅｆｎに、ＳＷ７からＳＷ１０をＶｒｅｆｐに、ＳＷ１１をＶｒｅｆｎにつなぐ（なお、ＳＷ７は、２の補数を生成する場合に、−側基準電位Ｖｒｅｆｎに接続される）。Ｃ７からＣ１０の合計容量８Ｃのボトムプレート電位がＶｒｅｆｐとなり、Ｃ１１、Ｃ１２の合計容量２４Ｃのボトムプレート電位がＶｒｅｆｎとなる。式（２）の（−）側トッププレートＴＯＰ−に蓄えられる電荷ＱＳＡＭＰＮが保存されるので、このときの（−）側トッププレートＴＯＰ−の電位Ｖｔｎは、式（９）、式（１０）で与えられる。
【００２５】
−８Ｃ（Ｖｒｅｆｐ−Ｖｔｐ）＋２４Ｃ（Ｖｔｐ−Ｖｒｅｆｎ）＝３２Ｃ（ＶＩＮＰ−ＶＩＮＮ）／２； 式（９）
Ｖｔｎ＝（ＶＩＮＰ−ＶＩＮＮ）／２＋（Ｖｒｅｆｐ＋Ｖｒｅｆｎ）／２−（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／（２×２）； 式（１０）
【００２６】
このトッププレートの電位がコンパレータの差動入力ＣＩＮＰ、ＣＩＮＮになる。その差電位Ｖｔｐ−Ｖｔｎを考えると、式（１１）が得られる。
【００２７】
Ｖｔｐ−Ｖｔｎ＝−（ＶＩＮＰ−ＶＩＮＮ）＋（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／２；
式（１１）
つまり、入力電位差ＶＩＮＰ−ＶＩＮＮと、リファレンス電位差（Ｖｒｅｆｐ−Ｖｒｅｆｎ）を１／２倍した値との大小関係をコンパレータＣＯＭＰ１により判定することができる。
【００２８】
＜ＭＳＢの次のビット以降の処理＞
以上により、ＭＳＢ（Most Significant Bit）に相当するＳＷ５、ＳＷ１１に対応するデジタルコードが決定できる。次に、スイッチＳＷ４、ＳＷ１０に対応するコード（符号ビットを除いて、２番目の上位ビット）の決定について説明する。
【００２９】
仮にＳＷ５、ＳＷ１１に対応するデジタルコードが０に決定し、（ＶＩＮＰ−ＶＩＮＮ）は（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／２より小さかったとする。この場合、（ＶＩＮＰ−ＶＩＮＮ）と（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／４とを比較し、その大小関係を調べて、（ＶＩＮＰ−ＶＩＮＮ）の値の範囲を狭めていく。
【００３０】
具体的には、（＋）側容量ＤＡＣにおいて符号ビットに対応するＳＷ６をＶｒｅｆｐに、ＳＷ１からＳＷ３、およびＭＳＢに対応するＳＷ５をＶｒｅｆｎに、ＳＷ４をＶｒｅｆｐにつなぐ。Ｃ１からＣ３、Ｃ５の合計容量１２Ｃのボトムプレート電位がＶｒｅｆｎとなり、Ｃ４、Ｃ６の合計容量２０Ｃのボトムプレート電位がＶｒｅｆｐとなる。このときの（＋）側トッププレート（ＴＯＰ＋）電位Ｖｔｐは、式（１２）、式（１３）で与えられる。
【００３１】
−２０Ｃ（Ｖｒｅｆｐ−Ｖｔｐ）＋１２Ｃ（Ｖｔｐ−Ｖｒｅｆｎ）＝−３２Ｃ（ＶＩＮＰ−ＶＩＮＮ）／２ 式（１２）
【００３２】
Ｖｔｐ＝−（ＶＩＮＰ−ＶＩＮＮ）／２＋（Ｖｒｅｆｐ＋Ｖｒｅｆｎ）／２＋（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／（２×４） 式（１３）
【００３３】
また、（−）側容量ＤＡＣにおいては、（＋）側容量ＤＡＣと対称な接続をする。すなわち、符号ビットに対応するＳＷ１２をＶｒｅｆｎに、ＳＷ７からＳＷ９、ＳＷ１１をＶｒｅｆｐに、ＭＳＢに相当するＳＷ１０をＶｒｅｆｎにつなぐ。Ｃ７からＣ９、およびＣ１１の合計容量１２Ｃのボトムプレート電位がＶｒｅｆｐとなり、Ｃ１０、Ｃ１２の合計容量２０Ｃのボトムプレート電位がＶｒｅｆｎとなる。このときの（−）側トッププレート（ＴＯＰ−）電位Ｖｔｎは、式（１４）、式（１５）で与えられる。
【００３４】
−１２Ｃ（Ｖｒｅｆｐ−Ｖｔｐ）＋２０Ｃ（Ｖｔｐ−Ｖｒｅｆｎ）＝３２Ｃ（ＶＩＮＰ−ＶＩＮＮ）／２； 式（１４）
【００３５】
Ｖｔｎ＝（ＶＩＮＰ−ＶＩＮＮ）／２＋（Ｖｒｅｆｐ＋Ｖｒｅｆｎ）／２−（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／（２×４）； 式（１５）
【００３６】
このトッププレートの電位がコンパレータの差動入力ＣＩＮＰ、ＣＩＮＮになる。その差電位Ｖｔｐ−Ｖｔｎを考えると、式（１６）が得られる。
【００３７】
Ｖｔｐ−Ｖｔｎ＝−（ＶＩＮＰ−ＶＩＮＮ）＋（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／４；
式（１６）
【００３８】
このような接続により、ＭＳＢ（ＳＷ５，ＳＷ１１）をそれぞれデジタルコード０、ＭＳＢの次のビット（ＳＷ４，ＳＷ１０）をそれぞれデジタルコード１、ＭＳＢの次のビットより下位のビットをそれぞれデジタルコード０、に対応するアナログデータを（＋）側容量ＤＡＣ、（−）側容量ＤＡＣで生成する。これにより、入力電位差ＶＩＮＰ−ＶＩＮＮと、リファレンス電位（Ｖｒｅｆｐ−Ｖｒｅｆｎ）を１／４倍した値との大小関係をコンパレータＣＯＭＰ１により判定することができる。このように、ＳＷ１からＳＷ１２を操作し、Ｃ１からＣ１２のボトムプレート電位をＶｒｅｆｐあるいは、Ｖｒｅｆｎとする。これにより、ＶＩＮＰ−ＶＩＮＮの電位差と、Ｖｒｅｆｐ−Ｖｒｅｆｎを分割した電位の大小関係を判定することができ、それにより、サンプリングしたＶＩＮＰ−ＶＩＮＮの電位差の値の範囲を順次狭めていき、最終的なデジタル値を決定することができる。
【００３９】
サンプリング時のトッププレートＴＯＰ＋、ＴＯＰ−の電位を入力コモン電位（ＶＩＮＰ＋ＶＩＮＮ）／２としておくことで、（＋）側容量ＤＡＣ、（−）側容量ＤＡＣにサンプリングされる電荷は、その絶対値は等しく、極性は逆となる。したがって、（＋）側容量ＤＡＣと（−）側容量ＤＡＣのスイッチを対称に操作することで、それぞれの容量ＤＡＣ出力を対称に動作させることができる。また、（＋）側トッププレート（ＴＯＰ＋）電位Ｖｔｐと、（−）側トッププレート（ＴＯＰ−）電位Ｖｔｎのコモン電位は、（Ｖｒｅｆｐ＋Ｖｒｅｆｎ）／２となる（式（４）＋式（６）、式（８）＋式（１０）、式（１３）＋式（１５）参照）。すなわち、このコモン電位をリファレンス電位の中心の電位とできるので、動作余裕を最大にできる。このような回路と、その制御方法により、差動アナログ入力信号をデジタル値に変換する動作が実現されていた。
【００４０】
《他の逐次比較型ＡＤ変換器の例２》
図２０Ａは、他の逐次比較型ＡＤ変換器の回路の概略を示している。なお、非特許文献２に同様の回路が示されている）。
【００４１】
図２０のＳＷ１３からＳＷ１６、Ｓ１、Ｓ２Ｐ、Ｓ２Ｎ、Ｓ３Ｐ、Ｓ３Ｎはスイッチを、ＶＩＮＰは（＋）のアナログ入力を、ＶＩＮＮは（−）のアナログ入力を、ＣＯＭＰ１はコンパレータを、ＴＯＰ＋は容量アレイの＋側トッププレートを、ＴＯＰ−は容量アレイの−側トッププレートを、Ｖｒｅｆｐは＋側の基準電位（例えば、５Ｖ）を、Ｖｒｅｆｎは−側の基準電位（例えば、０Ｖ）を、ＣＤＡＣＰは（＋）側の容量ＤＡＣを、ＣＤＡＣＮは（−）側の容量ＤＡＣを、ＣＩＮＰ、ＣＩＮＮはコンパレータ入力を、ＶＣＭはサンプリング時のコンパレータ入力のバイアス電位を、ＣＯＵＴ１はコンパレータの出力を、ＮＯＤＥ１、ＮＯＤＥ２は内部のノードを、示す。
【００４２】
図１９の従来回路では、バッファアンプＢＵＦ１と、抵抗Ｒ１、Ｒ２により、サンプリング時のトッププレート電位ＴＯＰ＋、ＴＯＰ−の電位を、入力コモン電位（（ＶＩＮＰ＋ＶＩＮＮ）／２）としていた。
【００４３】
図２０の従来回路では、スイッチＳ１、Ｓ２Ｐ、Ｓ２Ｎ、Ｓ３Ｐ、Ｓ３Ｎの操作により、サンプリング時のトッププレートＴＯＰ＋、ＴＯＰ−の電位を、入力コモン電位（（ＶＩＮＰ＋ＶＩＮＮ）／２）とする。
【００４４】
ここで、図２０の従来回路で、サンプリング時のトッププレート電位ＴＯＰ＋、ＴＯＰ−の電位を、入力コモン電位（（ＶＩＮＰ＋ＶＩＮＮ）／２）とする仕組みについて説明する。
【００４５】
まず、アナログ入力信号ＶＩＮＰ、ＶＩＮＮのサンプリングに先立って、スイッチＳ３Ｐ、Ｓ３ＮをＯＮする（図２０Ｂ参照）。このときスイッチＳ２Ｐ、Ｓ２Ｎはオープンと
する。Ｓ３Ｐ、Ｓ３ＮをＯＮすることで、ＣＤＡＣＰ、ＣＤＡＣＮの容量の電荷が０となる。この後、Ｓ３Ｐ、Ｓ３ＮをＯＦＦし、Ｓ１、Ｓ２Ｐ、Ｓ２ＮをＯＮする（図２０Ｂ参照）。Ｓ２Ｐ、Ｓ２ＮをＯＮすることで、ＮＯＤＥ１の電位はＶＩＮＰに、ＮＯＤＥ２の電位はＶＩＮＮになる。ＣＤＡＣＰの電荷が０、ＣＤＡＣＮの電荷が０なので、ＣＤＡＣＰのサンプリング容量とＣＤＡＣＮのサンプリング容量の値を等しくしておくと、Ｓ１をＯＮしておくことで、ＴＯＰ＋、ＴＯＰ−の電位は、入力コモン電位（（ＶＩＮＰ＋ＶＩＮＮ）／２）となる。
【００４６】
これにより、図１９の従来回路同様、（＋）側容量ＤＡＣ、（−）側容量ＤＡＣにサンプリングされる電荷は、その絶対値は等しく、極性は逆となる。したがって、（＋）側容量ＤＡＣと（−）側容量ＤＡＣのスイッチを対称に操作することで、それぞれの容量ＤＡＣ出力を対称に動作させることができる。また、図１９の場合と同様、容量ＤＡＣを操作することで（＋）側トッププレートＴＯＰ＋の電位Ｖｔｐと、（−）側トッププレートＴＯＰ−の電位Ｖｔｎのコモン電位は、（Ｖｒｅｆｐ＋Ｖｒｅｆｎ）／２となる。したがって、このコモン電位をリファレンス電位の中心の電位とできるので、動作余裕を最大にできる。このような回路と、その制御方法により、差動アナログ入力信号をデジタル値に変換する動作が実現されていた。
【先行技術文献】
【特許文献】
【００４７】
【特許文献１】特開平６-１６４３９９号公報
【特許文献２】米国特許第５５８１２５２号明細書
【特許文献３】米国特許第４９８９００２号明細書
【特許文献４】米国特許第４８３１３８１号明細書
【特許文献５】米国特許第４８０３４６２号明細書
【特許文献６】特開２０００−２０１０７７号公報
【特許文献７】特開平１１−１７５４３号公報
【非特許文献】
【００４８】
【非特許文献１】アール ケイ ヘスター他（R. K. Hester et al.）著," Fully Differential ADC with Rail-to-Rail Common-Mode Range and Nonlinear Capacitor Compensation", IEEE Journal of Solid-State Circuits,（米国）, Feb. 1990、Vol. 25, No. 1, p.173-183
【非特許文献２】ジー プロミッツアー（G. Promitzer）著," 12-bit Low-Power Fully Differential Switched Capacitor Noncalibrating Successive Approximation ADC with 1 MS/s", IEEE Journal of Solid-State Circuits, （米国）, July 2001，Vol. 36, No. 7, p.1138-1143
【発明の概要】
【発明が解決しようとする課題】
【００４９】
従来から、システムＬＳＩあるいはMixed-Signal LSIと称されるＬＳＩに代表されるように、微細化の進展とともに、ＣＭＯＳデジタル回路とＣＭＯＳアナログ回路の同一チップ上への集積化の要求は増している。微細ＣＭＯＳデジタル回路の高速性に見合った性能を確保したＣＭＯＳアナログ回路をできるだけ低コスト、低消費電力で集積することが求められている。
【００５０】
このため、上述のように、従来技術により、小面積かつ中庸の変換時間と中庸の変換精度を実現する差動逐次比較型ＡＤ変換器が実現されているが、差動逐次比較型ＡＤ変換器の一層の低コスト化、低消費電力化、高速化が求められている。
【００５１】
しかし、図１９に示される従来技術（例えば、非特許文献１）では、サンプリング時のトッププレート電位ＴＯＰ＋、ＴＯＰ−の電位を入力コモン電位（ＶＩＮＰ＋ＶＩＮＮ）／２とするために、ＶＩＮＰとＶＩＮＮのコモン電位を発生する抵抗Ｒ１、Ｒ２とＲ１、Ｒ２で発生したコモン電位をトッププレートに供給するためのバッファアンプＢＵＦ１が必要となっていた。Ｒ１、Ｒ２の値を大きくして入力回路中の電流を小さくする（感度を高くする）一方、トッププレートに供給する電流を大きくする必要があるからである。
【００５２】
このため、バッファアンプＢＵＦ１での消費電力が必要となり、低電力化が困難となる問題があった。
【００５３】
一方、図２０に示される従来技術（非特許文献２）では、図１９のようにバッファアンプを使用しないので、消費電力の増大の問題はない。しかしながら、電源電圧範囲の限界十分に近い範囲でのアナログ入力信号を変換する性能（入力範囲特性）は達成されていなかった。
【００５４】
本発明の目的は、小面積低電力で動作し、かつ、電源電圧範囲（rail-to-rail範囲）の限界に十分に近いアナログ入力信号を変換できるＡＤ変換器を提供することにある。
【課題を解決するための手段】
【００５５】
本発明は前記課題を解決するために、以下の手段を採用した。すなわち、本発明は、
第１アナログ信号が入力される第１アナログ端子と、第１アナログ端子に第１アナログ信号を入力する第１入力スイッチと、第２アナログ信号が入力される第２アナログ端子と、第２アナログ端子に第２アナログ信号を入力する第２入力スイッチと、第１基準電圧の供給を受ける第１基準電圧接続端子と、第２基準電圧の供給を受ける第２基準電圧接続端子と、第１アナログ端子から第１アナログ信号のサンプルデータを取り込んで保持するとともに第１アナログ信号の比較の対象となる第１比較信号を生成する第１デジタルアナログ変換器と、第２アナログ端子から第２アナログ信号のサンプルデータを取り込んで保持するとともに第２アナログ信号の比較の対象となる第２比較信号を生成する第２デジタルアナログ変換器と、第１デジタルアナログ変換器の出力側と第２デジタルアナログ変換器の出力側を開放または導通する第１スイッチと、第１アナログ信号および第２アナログ信号の差分値と第１デジタルアナログ変換器の出力信号および第２デジタルアナログ変換器の出力信号の差分値とを比較する比較器と、を備えるアナログデジタル変換回路である。
【００５６】
さらに、第１デジタルアナログ変換器は、第１の複数の容量素子と第１の複数の容量素子のそれぞれの入力側端子を第１アナログ端子、第１基準電圧端子、および第２基準電圧端子のいずれかに接続する複数の第１スイッチ群と第１の複数の容量素子のそれぞれの入力側端子に対向する出力側端子を接続する第１共通端子と、を有する。
【００５７】
また、第２デジタルアナログ変換器は、第２の複数の容量素子と第２の複数の容量素子のそれぞれの入力側端子を第２アナログ端子、第１基準電圧端子、および第２基準電圧端子のいずれかに接続する複数の第２スイッチ群と第２の複数の容量素子のそれぞれの入力側端子に対向する出力側端子を接続する第２共通端子と、を有する。
【００５８】
そして、第１の複数の容量素子は、第１の複数の容量素子全体の容量の１／２に相当する容量の第１容量素子を含み、第１アナログ信号のサンプルデータの取り込みが完了した後には、第１容量素子以外の容量素子の入力側端子には比較器の比較の結果に基づいて第１基準電圧端子、および第２基準電圧端子のいずれかが接続され、第１容量素子の入力側端子には比較器の比較の結果に拘わらず第１基準電圧端子が接続され、
第２の複数の容量素子は、第２の複数の容量素子全体の容量の１／２に相当する容量の第２容量素子を含み、第２アナログ信号のサンプルデータの取り込みが完了した後には、
第２容量素子以外の容量素子の入力側端子には比較器の比較の結果に基づいて第１基準電圧端子、および第２基準電圧端子のいずれかが接続され、第２容量素子の入力側端子には比較器の比較の結果に拘わらず第２基準電圧端子が接続される。
【発明の効果】
【００５９】
本発明によれば、小面積低電力で動作し、かつ、電源電圧範囲の限界に十分に近いアナログ入力信号を変換できるアナログデジタル変換器を提供できる。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１実施形態に係るＡＤ変換器を示す回路図である。
【図２】図１のＡＤ変換器の制御タイミングを示す図である。
【図３】スイッチの構成を例示する図である。
【図４】本発明の第２実施形態に係るＡＤ変換器を示す回路図である。
【図５】本発明の第３実施形態に係るＡＤ変換器を示す回路図である。
【図６】ＡＤ変換器に含まれる抵抗ＤＡＣの構成を示す図である。
【図７】本発明の第４実施形態に係るＡＤ変換器を示す回路図である。
【図８】ＡＤ変換器に含まれる抵抗ＤＡＣの構成を示す図である。
【図９】本発明の各実施形態に係るＡＤ変換器に適用可能なコンパレータを示す図である。
【図１０】本発明の第５実施形態に係る逐次比較型ＡＤ変換回路のブロック図である。
【図１１】動作タイミング例を示す図である。
【図１２Ａ】回路シミュレーション結果例（その１）である。
【図１２Ｂ】回路シミュレーション結果例（その１）である。
【図１２Ｃ】回路シミュレーション結果例（その１）である。
【図１２Ｄ】図１２Ａにおいてサンプリングからコンペアに移行する時点の時間を拡大した拡大図である。
【図１３Ａ】回路シミュレーション結果例（その２）である。
【図１３Ｂ】回路シミュレーション結果例（その２）である。
【図１３Ｃ】回路シミュレーション結果例（その２）である。
【図１４Ａ】回路シミュレーション結果例（その３）である。
【図１４Ｂ】回路シミュレーション結果例（その３）である。
【図１４Ｃ】回路シミュレーション結果例（その３）である。
【図１５】本発明の第６実施形態に係るＡＤ変換器を示す回路図である。
【図１６】本発明の第７実施形態に係るＡＤ変換器を示す回路図である。
【図１７】本発明の第８実施形態に係るＡＤ変換器を示す回路図である。
【図１８】本発明の第８実施形態に係るＡＤ変換器を示す回路図である。
【図１９】従来の電荷再分配型ＡＤ変換器を示す図である。
【図２０Ａ】従来の逐次比較型ＡＤ変換器の回路を示す図である。
【図２０Ｂ】従来の逐次比較型ＡＤ変換器の制御タイミング示す図である。
【図２１】ＡＤ変換器の問題点を説明するための図である。
【発明を実施するための形態】
【００６１】
以下、図面を参照して、一実施の形態（以下、実施形態という）に係るＡＤ（アナログデジタル）変換器について説明する。以下の実施形態の構成は例示であり、本発明は実施形態の構成に限定されない。
【００６２】
図２１は、図２０のＡＤ変換器の問題点を説明するための図である。図２１のＳＷ１３からＳＷ１６、Ｓ１はスイッチを、ＶＩＮＰは（＋）のアナログ入力を、ＶＩＮＮは（−）のアナログ入力を、ＣＯＭＰ１はコンパレータを、ＴＯＰ＋は容量アレイの＋側トップ
プレートを、ＴＯＰ−は容量アレイの−側トッププレートを、Ｖｒｅｆｐは＋側の基準電位（例えば、５Ｖ）を、Ｖｒｅｆｎは−側の基準電位（例えば、０Ｖ）を、ＣＤＡＣＰは（＋）側の容量ＤＡＣを、ＣＤＡＣＮは（−）側の容量ＤＡＣを、ＣＩＮＰ、ＣＩＮＮはコンパレータ入力を、ＶＣＭはサンプリング時のコンパレータ入力のバイアス電位を、ＣＯＵＴ１はコンパレータの出力を、ＰＭ１からＰＭ４はＰＭＯＳトランジスタを、ＮＭ１からＮＭ４はＮＭＯＳトランジスタを、ＣＳ２Ｐ、ＣＳ３ＰはＰＭＯＳトランジスタの制御信号を、ＣＳ２Ｎ、ＣＳ３ＮはＮＭＯＳトランジスタの制御信号を、ＮＯＤＥ１、ＮＯＤＥ２は内部のノードを、示す。
【００６３】
図２１は、図２０の回路の問題を説明しやすいように、図２０のスイッチ、Ｓ２Ｐ、Ｓ２Ｎ、Ｓ３Ｐ、Ｓ３Ｎをトランジスタレベルの回路図として示している。
【００６４】
まず、アナログ入力信号ＶＩＮＰ、ＶＩＮＮのサンプリングに先立って、ＰＭ２、ＮＭ２、ＰＭ３、ＮＭ３をＯＮする（例えば、ＣＳ３Ｐを０Ｖ、ＣＳ３Ｎを５Ｖとする）。このとき、ＰＭ１、ＮＭ１、ＰＭ４、ＮＭ４はＯＦＦとする（ＣＳ２Ｐは５Ｖ、ＣＳ２Ｎは０Ｖとする。）。この後、ＰＭ２、ＮＭ２、ＰＭ３、ＮＭ３をＯＦＦする（例えば、ＣＳ３Ｐを５Ｖ、ＣＳ３Ｎを０とする）。また、ＰＭ１、ＮＭ１、ＰＭ４、ＮＭ４、Ｓ１をＯＮする（例えば、ＣＳ２Ｐは０Ｖ、ＣＳ２Ｎは５Ｖとする）。これにより、ＴＯＰ＋、ＴＯＰ−の電位は、入力コモン電位（（ＶＩＮＰ＋ＶＩＮＮ）／２）となり、（＋）側容量ＤＡＣのボトムプレートＮＯＤＥ１の電位はＶＩＮＰに、（−）側容量ＤＡＣのボトムプレートＮＯＤＥ２の電位はＶＩＮＮとなり、図１９の従来回路と同じ電荷が、（＋）側容量ＤＡＣのサンプリング容量、（−）側容量ＤＡＣのサンプリング容量に蓄えられる。
【００６５】
このサンプリングの終了後、スイッチＳ１をＯＦＦし、また、ＰＭ１、ＮＭ１、ＰＭ４、ＮＭ４をＯＦＦして、（＋）側容量ＤＡＣのそれぞれのボトムプレートの電位、（−）側容量ＤＡＣのそれぞれのボトムプレートの電位を操作して、コンパレータによる比較動作に移る。
【００６６】
ＰＭ１、ＮＭ１、ＰＭ４、ＮＭ４をＯＦＦするために、制御信号、ＣＳ２ＰはＬからＨに（０Ｖから５Ｖに）変化する。また、制御信号ＣＳ２ＮはＨからＬに（５Ｖから０Ｖに）変化する。
【００６７】
このとき、例えば、電源電圧、リファレンス電圧がともに５Ｖであったと仮定し、ＶＩＮＰの電位が５Ｖ、ＶＩＮＮの電位が０Ｖの場合を考える。つまり、電源電圧、リファレンス電圧と、変換しようとしているアナログ入力信号が略等しい場合を考える。
【００６８】
ＶＩＮＰの電位が５Ｖ、ＮＯＤＥ１の電位が５Ｖ、ＣＳ２Ｐの電位が０Ｖ、ＣＳ２Ｎの電位が５Ｖのとき、ＮＭ１は反転していないので、そのゲートとドレイン、ソース間の容量はオーバーラップ容量程度の小さな値となっている。ＮＭＯＳトランジスタＮＭ１の場合、ゲート電位は５Ｖとなるが、同時にソース、ドレインの電位も５Ｖとなる。ＭＯＳトランジスタが反転するためには、ゲート、ソース間電圧がしきい電圧Ｖｔｈ（例えば０．７Ｖ）を超える必要があるので、ソース、ドレインの電位が５ＶとなっているＮＭ１では、反転層は形成されない。このため、ゲート酸化膜容量は、ゲートとソース（あるいはドレイン）との間には実効的に接続されないことになる。
【００６９】
一方、ＰＭ１は反転層が形成されているので、ゲートと、ドレイン、ソースの間には、ゲート酸化膜の容量が存在する。すなわち、ＰＭＯＳトランジスタＰＭ１の場合には、ゲート電位が０Ｖとなり、また、ソースおよびドレインはともに５Ｖであるため、ゲート、ソース間電圧はしきい電圧Ｖｔｈより大きく、チャネルが形成される。したがって、ゲート酸化膜による容量がゲートとソース（あるいはドレイン）の間に接続されることになる
。
【００７０】
この状態で、ＣＳ２Ｐの電位が０Ｖから５Ｖに、ＣＳ２Ｎの電位が５Ｖから０Ｖに変化すると、ＰＭ１のゲート容量を介して、ＮＯＤＥ１の電位が上昇する（図２１の波形図にその様子を示した）。このとき、ＰＭ１およびＮＭ１がともにオフになるので、上昇したＮＯＤＥ１の電位は維持されることになる。
【００７１】
同様に、ＶＩＮＮの電位が０Ｖ、ＮＯＤＥ２の電位が０Ｖ、ＣＳ２Ｐの電位が０Ｖ、ＣＳ２Ｎの電位が５Ｖのとき、ＰＭ４は反転していないので、そのゲートとドレイン、ソース間の容量はオーバーラップ容量程度の小さな値となっている。一方、ＮＭ４は反転層が形成されているので、ゲートと、ドレイン、ソースの間には、ゲート酸化膜の容量が存在する。
【００７２】
ＣＳ２Ｐの電位が０Ｖから５Ｖに、ＣＳ２Ｎの電位が５Ｖから０Ｖに変化すると、ＮＭ４のゲート容量を介して、ＮＯＤＥ２の電位は低くなる（図２１の波形図にその様子を示した）。このとき、ＰＭ４およびＮＭ４がともにオフになるので、低下したＮＯＤＥ２の電位は維持されることになる。
【００７３】
つまり、サンプリングの終了時に、ＰＭ１、ＮＭ４のゲート容量を介して、ＮＯＤＥ１の電位は電源電圧５Ｖを超えて上昇し、ＮＯＤＥ２の電位は、電源電圧０Ｖより低い電位となって維持される場合がある。
【００７４】
サンプリングの終了後、スイッチＳ１をＯＦＦし、（＋）側容量ＤＡＣのそれぞれのボトムプレートの電位、（−）側容量ＤＡＣのそれぞれのボトムプレートの電位を操作して、コンパレータによる比較動作に移る。このとき、ＮＯＤＥ１の電位が電源電圧５Ｖより高い電位となっていると、ＰＭ２のゲート電位を５Ｖとして、ＰＭ２をＯＦＦさせようとしても、ＰＭ２のソース電位はすなわちＮＯＤＥ１の電位なので、ＮＯＤＥ１の電位が電源電圧５Ｖを超えて上昇した電位分、ＰＭ２のゲート、ソース間に電圧が加わる。このため、ＰＭ２を介して、ＮＯＤＥ１から、ＴＯＰ＋にわずかに電流が流れる。これは、ＴＯＰ＋に蓄えた電荷を変化させることになり、正しい変換結果を得られない原因となる。
【００７５】
同様に、ＮＯＤＥ２の電位が電源電圧０Ｖより低い電位となっていると、ＮＭ３のゲート電位を０ＶとしてＮＭ３をＯＦＦさせようとしても、ＮＭ３のソース電位はＮＯＤＥ２の電位なので、ＮＯＤＥ２の電位が０Ｖより低い電位となった分、ＮＭ３のゲート、ソース間に電圧が加わり、ＮＭ３を介して、ＴＯＰ−からＮＯＤＥ２にわずかに電流が流れる。これはＴＯＰ−に蓄えた電荷を変化させることになり、正しい変換結果が得られなくなる。
【００７６】
図２１の回路ではこの問題を回避するためには、アナログ入力電位ＶＩＮＰの最大値を電源電圧より低い電位とし、ＶＩＮＮの最低の電位を０Ｖより高い電位とし、ＮＯＤＥ１、ＮＯＤＥ２の電位が、カップリングにより変化しても、電源電圧範囲を超えないようにする必要があった。このため、図２１の回路構成では、電源電圧範囲（rail-to-rail範囲）のアナログ入力信号を変換する性能を実現できなかった。
【００７７】
本実施形態では、第１の特徴として、図１９の従来回路で必要となるバッファアンプを必要としない低消費電力化が可能な差動逐次比較ＡＤ変換器を例示する。また、図２１の回路では、達成されていない電源電圧範囲（rail-to-rail範囲）のアナログ入力信号を変換できる差動逐次比較型ＡＤ変換器を例示する。つまり、バッファアンプを必要としない低消費電力特性と、電源電圧範囲（rail-to-rail範囲）のアナログ入力信を変換する特性を両立する回路を例示する。
【００７８】
また、図１９の従来回路では、アナログ入力信号を変換したデジタル値は、２の補数表現となるが、符号判定のサイクル分変換時間が大きくなる問題がある。本実施形態では、第２の特徴として、（＋）側のアナログ入力信号と（−）側のアナログ入力信号の大小関係が予測できるような場合に、あらかじめ、符号を仮定して、アナログ信号をデジタル値に変換する回路を例示する。
【００７９】
さらに本実施形態では、上記、第２の特徴を達成する、符号を仮定しアナログ信号をデジタル値に変換する回路を使用するため、必要な場合には、符号も含めてアナログ信号をデジタル値に変換する回路を例示する。
【００８０】
上記の第１の特徴を達成するために、本実施形態（図１）では、差動容量ＤＡＣの（＋）側容量ＤＡＣのトッププレートＴＯＰ＋とボトムプレート（Ｃ１からＣ６のスイッチにつながる端子）の電位を等しくし、（＋）側容量ＤＡＣのサンプリング容量を放電するスイッチ（図１、Ｓ３Ｐ）を設ける。また、（−）側容量ＤＡＣのトッププレートＴＯＰ−とボトムプレート（Ｃ７からＣ１２のスイッチにつながる端子）の電位を等しくし、（−）側容量ＤＡＣのサンプリング容量を放電するスイッチ（図１、Ｓ３Ｎ）を設ける。
【００８１】
さらに、本実施形態では、サンプリング容量の放電用のスイッチＳ３Ｐ、Ｓ３ＮがＯＮしているときに、（＋）側アナログ入力信号ＶＩＮＰ、（−）側アナログ入力信号ＶＩＮＮと容量ＤＡＣのボトムプレートを切り離すスイッチＳ２Ｐ、Ｓ２Ｎを設ける。さらに、アナログ入力信号のサンプリング時に（＋）側トッププレートＴＯＰ＋の電位と、（−）側トッププレートＴＯＰ−の電位を等しくするためのスイッチＳ１を設ける。
【００８２】
そして、サンプリング終了時に、ボトムプレートに、アナログ入力信号ＶＩＮＰ、ＶＩＮＮを供給するスイッチＳ２Ｐ、Ｓ２ＮをＯＦＦする。このとき、内部のノードＮＯＤＥ１、ＮＯＤＥ２の電位が電源電圧範囲を超えないように、ＮＯＤＥ１、ＮＯＤＥ２の電位をイコライズするスイッチＳ４を設ける。
【００８３】
また、上記の第２の特徴を達成するために、本実施形態（図１）では、（＋）側容量ＤＡＣの合計のサンプリング容量の１／２の大きさを持つ容量Ｃ６のボトムプレートの電位を、コンパレータでの比較開始と同時に、＋の基準電圧Ｖｒｅｆｐとする。残りの２進に重み付けされた容量のボトムプレートは、対応するＤＡＣ入力が１なら＋の基準電圧Ｖｒｅｆｐに、対応するＤＡＣ入力が０なら−の基準電圧Ｖｒｅｆｎにつなぐ。また、比較期間にわたって、コンパレータＣＯＭＰ１での比較結果によらず、符号ビットに相当する容量Ｃ６のボトムプレートの電位は、＋の基準電圧Ｖｒｅｆｐとする。
【００８４】
さらに、（−）側容量ＤＡＣの合計のサンプリング容量の１／２の大きさを持つ容量Ｃ１２（符号ビットに対応）のボトムプレートの電位を、コンパレータでの比較開始と同時に、−の基準電圧Ｖｒｅｆｎとする。残りの２進に重み付けされた容量のボトムプレートは、対応するＤＡＣ入力が１なら−の基準電圧Ｖｒｅｆｎに、対応するＤＡＣ入力が０なら＋の基準電圧Ｖｒｅｆｐにつなぐ。また、比較期間にわたって、コンパレータＣＯＭＰ１での比較結果によらず、符号ビットに相当する容量Ｃ１２のボトムプレートの電位は、−の基準電圧Ｖｒｅｆｎとする。
【００８５】
アナログ入力信号のサンプリング終了時に、ボトムプレートに、アナログ入力信号ＶＩＮＰ、ＶＩＮＮを供給するスイッチＳ２Ｐ、Ｓ２ＮをＯＦＦしても、スイッチＳ４（図１）によりノードＮＯＤＥ１、ＮＯＤＥ２の電位をイコライズするので、Ｓ２Ｐ、Ｓ２ＮがボトムプレートにつながるノードＮＯＤＥ１、ＮＯＤＥ２の電位は電源電圧範囲を超えない。ノードＮＯＤＥ１、ＮＯＤＥ２の電位を電源電圧範囲に収めることで、スイッチＳ３
Ｐ、Ｓ３Ｎを通して、トッププレートＴＯＰ＋、ＴＯＰ−に電流が流れないようにすることができる。これにより、トッププレートＴＯＰ＋、ＴＯＰ−の電荷が失われることが防げ、正しい変換結果が得られる。
【００８６】
また、上記操作により、（＋）側容量ＤＡＣのボトムプレートに供給されるアナログ入力ＶＩＮＰが、（−）側容量ＤＡＣのボトムプレートに供給されるアナログ入力ＶＩＮＮより、大きいか、あるいは等しいことを仮定して、アナログ入力電位差（ＶＩＮＰ−ＶＩＮＮ）をデジタル値に変換することができる。
【００８７】
つまり、あらかじめ、ＶＩＮＰ−ＶＩＮＮ＞＝０が予想される場合には、従来回路（図１９）では、必要だった符号決定のためのサイクルを省略して、ＡＤ変換を行なうことができる。これにより、符号決定に要する時間分、変換時間を短縮することができる。
【００８８】
《第１実施形態》
以下、本発明の第１実施形態を詳細に説明する。図１は、本発明の第１実施形態に係るＡＤ変換器を示す回路図である。図２は、図１のスイッチＳ１、Ｓ２Ｐ、Ｓ２Ｎ、Ｓ３Ｐ、Ｓ３Ｎ、およびＳ４の制御タイミングを示す図である。
【００８９】
図１のＳＷ２からＳＷ５、ＳＷ８からＳＷ１１、ＳＷ１３からＳＷ１６、ＳＷ１９からＳＷ２２、Ｓ１、Ｓ２Ｐ、Ｓ２Ｎ、Ｓ３Ｐ、Ｓ３Ｎ、Ｓ４はスイッチを、Ｃ１からＣ１２は容量を、ＶＩＮＰは（＋）のアナログ入力を、ＶＩＮＮは（−）のアナログ入力を、ＴＯＰ＋は容量アレイの＋側トッププレートを、ＴＯＰ−は容量アレイの−側トッププレートを、Ｖｒｅｆｐは＋側の基準電位（例えば、５Ｖ）を、Ｖｒｅｆｎは−側の基準電位（例えば、０Ｖ）を、ＣＯＭＰ１はコンパレータを、ＣＩＮＰ、ＣＩＮＮはコンパレータの入力を、ＣＯＵＴ１はコンパレータ出力を、ＶＣＭはサンプリング時のコンパレータ入力のバイアス電位（例えば２．５Ｖ）を、ＮＯＤＥ１、ＮＯＤＥ２は内部のノードを、（＋）側容量ＤＡＣはＣ１からＣ６の容量アレイで構成されるＤＡＣを、（−）側容量ＤＡＣはＣ７からＣ１２の容量アレイで構成されるＤＡＣを、示す。図１９、図２０の従来回路の回路要素に対応する部分、同じ働きをする素子には同じ素子名、端子名を与えて示している。
【００９０】
コンパレータＣＯＭＰ１が本発明の比較器に相当し、（＋）側容量ＤＡＣが第１デジタルアナログ変換器に相当し、（−）側容量ＤＡＣが第２デジタルアナログ変換器に相当し、＋側の基準電位Ｖｒｅｆｐの接続される端子が第１基準電圧接続端子に相当し、−側の基準電位Ｖｒｅｆｎの接続される端子が第２基準電圧接続端子に相当する。
【００９１】
ここで、トッププレートＴＯＰ＋とは、容量ＤＡＣのうち、＋側のアナログ信号が入力するＮＯＤＥ１にスイッチＳＷ１９、ＳＷ２−ＳＷ５、ＳＷ２１を介して接続される端子（ボトムプレート）に対向する端子をいう。また、トッププレートＴＯＰ−とは、容量ＤＡＣのうち、−側のアナログ信号が入力するＮＯＤＥ２にスイッチＳＷ２０、ＳＷ８−ＳＷ１１、ＳＷ２２を介して接続される端子（ボトムプレート）に対向する端子をいう。
【００９２】
容量Ｃａ（ａは整数）に併記されたｂＣ（ｂは整数）の値はそれぞれの容量の大きさの相対関係を示し、１Ｃ、２Ｃ、４Ｃ、８Ｃ、１６Ｃ（等）、に示されるように重み付けがされている。図１のＣ１からＣ１２が４ビットＤＡＣを構成している。
【００９３】
図１に図示されるスイッチの状態は、容量ＤＡＣのサンプリング状態を示している。サンプリング時には、Ｃ１からＣ６にＶＩＮＰの電位が充電され、Ｃ７からＣ１２にＶＩＮＮの電位が充電される。
【００９４】
まず、アナログ入力信号ＶＩＮＰ、ＶＩＮＮのサンプリングに先立って、ディスチャージ用のスイッチＳ３Ｐ、Ｓ３ＮをＯＮする（図２参照）。このときアナログ信号入力用のスイッチＳ２Ｐ、Ｓ２Ｎはオープンとする（より正確には、両方ＯＦＦにすることは必須ではなく、いずれか一方、例えばＳ２ＮはＯＮとしておいてもよい）。
【００９５】
また、例えば、Ｓ１をＯＮ、ＳＷ２からＳＷ５、ＳＷ１９、ＳＷ２１をＮＯＤＥ１につないでおく。また、例えば、ＳＷ８からＳＷ１１、ＳＷ２０、ＳＷ２２をＮＯＤＥ２につないでおく。Ｓ３Ｐ、Ｓ３ＮをＯＮすることで、Ｃ１からＣ１２のトッププレート（ＴＯＰ＋、ＴＯＰ−）の電位とＣ１からＣ１２のボトムプレートの電位が等しくなり、（＋）側容量ＤＡＣ、（−）側容量ＤＡＣのサンプリング容量Ｃ１からＣ１２に蓄えられる電荷が０となる。
【００９６】
この後、Ｓ３Ｐ、Ｓ３ＮをＯＦＦし、Ｓ１、Ｓ２Ｐ、Ｓ２ＮをＯＮする（図２参照）。このとき、ＮＯＤＥ１（本発明の第１アナログ端子に相当）には、スイッチＳ２Ｐ（本発明の第１入力スイッチに相当）を通じて、＋側のアナログ信号（第１アナログ信号に相当）が入力される。また、ＮＯＤＥ２（本発明の第２アナログ端子に相当）には、スイッチＳ２Ｎ（本発明の第２入力スイッチに相当）を通じて、−側のアナログ信号（第２アナログ信号に相当）が入力される。
【００９７】
ただし、Ｓ１については、Ｓ３Ｐ、Ｓ３ＮをＯＮの状態で、Ｓ１をＯＮとしておいて、ＯＮの状態を保っていてもよい）。Ｓ２Ｐ、Ｓ２ＮをＯＮすることで、ＮＯＤＥ１の電位はＶＩＮＰに、ＮＯＤＥ２の電位はＶＩＮＮになる。ＳＷ２からＳＷ５、ＳＷ１９、ＳＷ２１をＮＯＤＥ１につないでおき、また、ＳＷ８からＳＷ１１、ＳＷ２０、ＳＷ２２をＮＯＤＥ２につないでおくものとする。（＋）側容量ＤＡＣの合計のサンプリング容量（Ｃ１からＣ６の合計容量３２Ｃ）と、（−）側容量ＤＡＣの合計のサンプリング容量（Ｃ７からＣ１２の合計容量３２Ｃ）を等しくしているので、また、Ｓ１がＯＮとなっており、トッププレートＴＯＰ＋と、ＴＯＰ−の電位が等しいので、トッププレートＴＯＰ＋と、ＴＯＰ−の電位は、入力コモン電位（（ＶＩＮＰ＋ＶＩＮＮ）／２）となる。（ＶＩＮＰ、ＶＩＮＮは、それぞれ、（＋）のアナログ入力ＶＩＮＰの電位、（−）のアナログ入力ＶＩＮＮの電位を表わすものとする。）
Ｃ１からＣ６で構成される（＋）側容量ＤＡＣのトッププレート（ＴＯＰ＋）に蓄えられる電荷ＱＳＡＭＰＰは、式（１７）で表わされる。（Ｃ１からＣ６の合計容量を３２Ｃで、表わす。）
【００９８】
ＱＳＡＭＰＰ＝−３２Ｃ（ＶＩＮＰ−（ＶＩＮＰ＋ＶＩＮＮ）／２）；
ＱＳＡＭＰＰ＝−３２Ｃ（ＶＩＮＰ−ＶＩＮＮ）／２； 式（１７）
Ｃ７からＣ１２で構成される（−）側容量ＤＡＣのトッププレート（ＴＯＰ−）に蓄えられる電荷ＱＳＡＭＰＮは、式（１８）で表わされる。
【００９９】
ＱＳＡＭＰＮ＝−３２Ｃ（−ＶＩＮＰ＋ＶＩＮＮ）／２； 式（１８）
つまり、サンプリング時のトッププレートＴＯＰ＋、ＴＯＰ−の電位を入力コモン電位（ＶＩＮＰ＋ＶＩＮＮ）／２としておくことで、（＋）側容量ＤＡＣ、（−）側容量ＤＡＣにサンプリングされる電荷は、その絶対値は等しく、極性は逆となる。
【０１００】
サンプリング終了後、Ｓ１をオープン（開放）とする。また、Ｓ２Ｐ、Ｓ２Ｎも、オープン（開放）とする。Ｓ１を最初に開放とすることで、トッププレートＴＯＰ＋、ＴＯＰ−がフローティングとなるので、Ｃ１からＣ１２のトッププレートの電荷が保存される。
【０１０１】
後の説明に都合がいいので、ここで、ＳＷ２からＳＷ５、ＳＷ８からＳＷ１１、ＳＷ１９からＳＷ２２のトランジスタレベルの回路例を、ＳＷ２を例として、図３に示しておく
。
【０１０２】
図３のＰＭ５、ＰＭ６はＰＭＯＳトランジスタを、ＮＭ５、ＮＭ６はＮＭＯＳトランジスタを、Ｃ２は容量を、ＮＯＤＥ１、ＴＯＰ＋はノード名を、Ｖｒｅｆｐは＋側の基準電位（例えば、５Ｖ）を、Ｖｒｅｆｎは−側の基準電位（例えば、０Ｖ）を、示す。図３において図１に対応するノード等は、図１と同じ名称を与えて示した。図３のように、トランジスタを接続することで、例えば、図１のＳＷ２の機能を実現できる。
【０１０３】
図１の説明にもどる。Ｓ１をオープン（開放）とした後、ＳＷ２からＳＷ５、ＳＷ８からＳＷ１１、ＳＷ１９からＳＷ２２を操作して、容量Ｃ１からＣ１２のボトムプレートの電位を、Ｖｒｅｆｐ、あるいは、Ｖｒｅｆｎとする。このとき、図３のような回路でスイッチ（例えばＳＷ２）を構成すると、Ｃ２のボトムプレートの電位を、Ｖｒｅｆｐ、あるいは、Ｖｒｅｆｎとする前に、ＰＭ５、ＮＭ５をＯＦＦし、その後Ｃ２のボトムプレートの電位を、Ｖｒｅｆｐ、あるいは、Ｖｒｅｆｎとする。
【０１０４】
このようなスイッチのタイミングで、スイッチＳＷ２からＳＷ５、ＳＷ８からＳＷ１１、ＳＷ１９からＳＷ２２を操作すると、Ｓ２ＰがＯＦＦした前後に、ＳＷ２からＳＷ５、ＳＷ１９、ＳＷ２１も、ＮＯＤＥ１から見て、フローティングとなる。このため、図２１の説明で述べたように、ＶＩＮＰの電位が正の電源電圧に近い電位の場合、ＮＯＤＥ１の電位は、スイッチＳ２Ｐのオフに伴いＳ２Ｐを構成するＰＭＯＳトランジスタのゲート容量により、正の電源電圧を超えて上昇する可能性がある。
【０１０５】
同様に、Ｓ２ＮがＯＦＦした前後に、ＳＷ８からＳＷ１１、ＳＷ２０、ＳＷ２２も、ＮＯＤＥ２から見て、フローティングとなる。このため、ＶＩＮＮの電位が負の電源電圧に近い電位の場合、ＮＯＤＥ２の電位は、スイッチＳ２Ｎのオフに伴いＳ２Ｎを構成するＮＭＯＳトランジスタのゲート容量により、負の電源電圧を超えて低下する可能性がある。
【０１０６】
これを防ぐために、Ｓ２Ｐ、Ｓ２ＮをＯＦＦした後、ＮＯＤＥ１とＮＯＤＥ２の電位を等しくするスイッチＳ４（本発明の電位制御回路、および第２スイッチに相当）をＯＮする（図２参照）。これにより、ＮＯＤＥ１とＮＯＤＥ２の電位が等しくなり、中間の電位となる。このため、Ｓ２Ｐ、Ｓ２ＮをＯＦＦする直前のＮＯＤＥ１、ＮＯＤＥ２のどちらか一方が、正の電源電圧に近い電位、あるいは、負の電源電圧に近い電位となっていても、ＮＯＤＥ１、ＮＯＤＥ２の電位差がある程度大きければ、Ｓ２ＰのオフまたはＳ２Ｎのオフの際に、ＮＯＤＥ１、ＮＯＤＥ２の電位は電源電圧範囲を超えることがないようにできる。
【０１０７】
仮に、ＮＯＤＥ１、ＮＯＤＥ２の電位が、電源電圧範囲を超えると、たとえ、Ｓ３Ｐ、Ｓ３ＮをＯＦＦしても、それらを構成するＭＯＳトランジスタのゲート、ソース間に（順方向の、電流が流れやすくなる方向の）電位差が発生するので、Ｓ３Ｐ、Ｓ３Ｎを通して、ＮＯＤＥ１からＴＯＰ＋へ、あるいは、ＴＯＰ−からＮＯＤＥ２へ、わずかな電流が流れ、トッププレートＴＯＰ＋、ＴＯＰ−に蓄えた電荷を変化させてしまう問題がある（このことは、図２１の回路の問題の説明で述べた通りである。）。
【０１０８】
そこで、図１の回路のように、Ｓ４を設けて、サンプリング終了後、Ｓ４によりＮＯＤＥ１、ＮＯＤＥ２の電位が、電源電圧範囲を超えないようにすることで、電源電圧範囲のアナログ入力信号をサンプリングしても、内部ノード、ＮＯＤＥ１、ＮＯＤＥ２の電位が電源電圧範囲を超えないようにできる。そのため、サンプリングした電荷の破壊を防ぐことができ、正しい変換結果を得られるようになる。
【０１０９】
サンプリングの終了時に、Ｓ１をＯＦＦし、また、Ｓ２Ｐ、Ｓ２ＮをＯＦＦし、ＳＷ２
からＳＷ５、ＳＷ８からＳＷ１１、ＳＷ１９からＳＷ２２をフローティングとし（Ｓ３Ｐ、Ｓ３Ｎ、はサンプリングの開始時からＯＦＦしている）、Ｓ４をＯＮする。さらに、ＳＷ１３、ＳＷ１４をＯＦＦし、ＳＷ１５、ＳＷ１６をＯＮする。これにより、コンパレータによる逐次比較の準備が整う。
【０１１０】
ＳＷ１３、ＳＷ１４はサンプリング中にコンパレータＣＯＭＰ１の入力ＣＩＮＰ、ＣＩＮＮにバイアスＶＣＭを与えるためのスイッチとして働く。例えば、ＶＣＭを、コンパレータによる比較の最終的なコモン電位（（Ｖｒｅｆｐ＋Ｖｒｅｆｎ）／２）と等しくしておけば、サンプリング期間中に、コンパレータＣＯＭＰ１のオフセット電圧を、例えば容量に記憶しておき、ａｕｔｏ−ｚｅｒｏによりオフセットの影響を小さくできる。
【０１１１】
また、ＳＷ１５、ＳＷ１６は、ＴＯＰ＋、ＴＯＰ−の電位をアナログ入力コモン電位とするために、ＴＯＰ＋、ＴＯＰ−と、コンパレータ入力端子（ＣＩＮＰ、ＣＩＮＮ）とを切り離しておくためのスイッチとして働く。
【０１１２】
サンプリング後は、ＳＷ２からＳＷ５、ＳＷ８からＳＷ１１、ＳＷ１９からＳＷ２２を操作して、容量Ｃ１からＣ１２のボトムプレートの電位を、Ｖｒｅｆｐ、あるいは、Ｖｒｅｆｎとすることで、基準電圧を分圧した電圧と、サンプリングした電位差の大小関係を（ＣＯＵＴ１を利用して）判定し、アナログ入力電位差に対応するデジタル値を検索する。
【０１１３】
本実施形態では、ＶＩＮＰ−ＶＩＮＮ＞＝０を仮定しているので、ＳＷ２１はＶｒｅｆｐに、ＳＷ２２はＶｒｅｆｎに接続される。（＋）側容量ＤＡＣのスイッチＳＷ２からＳＷ５は、対応するデジタルコードが１なら、Ｖｒｅｆｐに、対応するデジタルコードが０ならＶｒｅｆｎにつながれる。２の補数を生成するために１ビット加算値を生成するＳＷ１９はＶｒｅｆｎ（デジタルコード０に対応）につながれる。２の補数データを生成する必要がないからである。
【０１１４】
（−）側容量ＤＡＣのスイッチＳＷ８からＳＷ１１は、対応するデジタルコードが１なら、Ｖｒｅｆｎに、対応するデジタルコードが０ならＶｒｅｆｐにつながれる。本実施形態では、ＶＩＮＰ−ＶＩＮＮ＞＝０を仮定しているので、ＳＷ２０はＶｒｅｆｐ（デジタルコード０に対応）につながれる。常時、２の補数データを生成するためである。
【０１１５】
ＳＷ１９に対応するＳＷ１は、図１９では、ＶＩＮＰ＜ＶＩＮＮの場合には、Ｖｒｅｆｐにつなぐ必要があった。これは、ＶＩＮＰ＜ＶＩＮＮの場合に、２の補数で表されるデジタル値を変換結果として得る目的のためである。一方図１の発明の回路では、ＶＩＮＰ＞ＶＩＮＮだけを想定しているので、＋側電位として常時正数を想定すればよい。したがって、ＳＷ１９はＶｒｅｆｎにつなぐだけでよい。同様に、−側電位として常時負数を想定すればよく、ＳＷ２０はＶｒｅｆｐにつなげばよい。
【０１１６】
＜検索手順＞
図１９の従来回路では、ＳＷ６をＶｒｅｆｐに、ＳＷ１からＳＷ５をＶｒｅｆｎに、ＳＷ１２をＶｒｅｆｎに、ＳＷ７からＳＷ１１をＶｒｅｆｐにつなぐことで、ＶＩＮＰとＶＩＮＮの大小関係を判定し、符号を決定していた。しかしながら、実際の応用では、ＶＩＮＰとＶＩＮＮの大小関係をあらかじめ予想できるような場合もある。符号が予想できる場合には、符号決定のための比較サイクルは冗長であるといえる。
【０１１７】
そこで、本実施形態のＡＤ変換回路では、ＶＩＮＰがＶＩＮＮより大きいことを前提に（符号を仮定して）、デジタル値を決定する検索方法、回路を提供する。ＶＩＮＰ＞ＶＩＮＮを前提にするので、符号決定が必要ない分だけより高速な変換が可能となる（ＶＩＮ
Ｐ＞ＶＩＮＮが満たされない場合の回路については、第７実施形態で述べる）
本実施形態の回路、図１でＳＷ２１は、従来の回路である図１９のＳＷ６に対応し、図１のＳＷ２２は図１９のＳＷ１２に対応する。
【０１１８】
ＶＩＮＰ＞ＶＩＮＮを前提としているので、コンパレータでの比較は、例えば、ＶＩＮＰ＞ＶＩＮＮかつ、基準電圧／２との比較から始め、基準電圧／２より（ＶＩＮＰ−ＶＩＮＮ）が大きければ、基準電圧×３／４と（ＶＩＮＰ−ＶＩＮＮ）を比較する。基準電圧／２より（ＶＩＮＰ−ＶＩＮＮ）が小さければ、基準電圧×１／４と（ＶＩＮＰ−ＶＩＮＮ）を比較する。さらに、仮に、基準電圧×１／４より（ＶＩＮＰ−ＶＩＮＮ）が大きければ、基準電圧×３／８と（ＶＩＮＰ−ＶＩＮＮ）を比較する。あるいは、基準電圧×１／４より（ＶＩＮＰ−ＶＩＮＮ）が小さければ、基準電圧×１／８と（ＶＩＮＰ−ＶＩＮＮ）を比較する。つまり、（ＶＩＮＰ−ＶＩＮＮ）の電位差と、基準電圧（Ｖｒｅｆｐ−Ｖｒｅｆｎ）を分割した電位の大小関係を判定し、サンプリングした（ＶＩＮＰ−ＶＩＮＮ）の電位差の値の範囲を順次狭めていき、最終的なデジタル値を決定する。
【０１１９】
＜ＭＳＢ（最上位ビット）の決定＞
ＳＷ２１をＶｒｅｆｐに、ＳＷ２からＳＷ４、ＳＷ１９をＶｒｅｆｎに、ＳＷ５をＶｒｅｆｐにつなぐ。Ｃ１からＣ４、の合計容量８Ｃのボトムプレート電位がＶｒｅｆｎとなり、Ｃ５、Ｃ６の合計容量２４Ｃのボトムプレート電位がＶｒｅｆｐとなる。式（１７）の（＋）側トッププレート（ＴＯＰ＋）に蓄えられる電荷ＱＳＡＭＰＰが保存されるので、このときの（＋）側トッププレート（ＴＯＰ＋）電位Ｖｔｐは、式（１９）、式（２０）で与えられる。
【０１２０】
−２４Ｃ（Ｖｒｅｆｐ−Ｖｔｐ）＋８Ｃ（Ｖｔｐ−Ｖｒｅｆｎ）＝−３２Ｃ（ＶＩＮＰ−ＶＩＮＮ）／２； 式（１９）
Ｖｔｐ＝−（ＶＩＮＰ−ＶＩＮＮ）／２＋（Ｖｒｅｆｐ＋Ｖｒｅｆｎ）／２＋（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／（２×２）； 式（２０）
ＳＷ２２をＶｒｅｆｎに、ＳＷ８からＳＷ１０、ＳＷ２０をＶｒｅｆｐに、ＳＷ１１をＶｒｅｆｎにつなぐ。Ｃ７からＣ１０の合計容量８Ｃのボトムプレート電位がＶｒｅｆｐとなり、Ｃ１１、Ｃ１２の合計容量２４Ｃのボトムプレート電位がＶｒｅｆｎとなる。式（１８）の（−）側トッププレート（ＴＯＰ−）に蓄えられる電荷ＱＳＡＭＰＰが保存されるので、このときの（−）側トッププレート（ＴＯＰ−）電位Ｖｔｎは、式（２１）、式（２２）で与えられる。
【０１２１】
−８Ｃ（Ｖｒｅｆｐ−Ｖｔｐ）＋２４Ｃ（Ｖｔｐ−Ｖｒｅｆｎ）＝３２Ｃ（ＶＩＮＰ−ＶＩＮＮ）／２； 式（２１）
Ｖｔｎ＝（ＶＩＮＰ−ＶＩＮＮ）／２＋（Ｖｒｅｆｐ＋Ｖｒｅｆｎ）／２−（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／（２×２）； 式（２２）
このトッププレートの電位がコンパレータの差動入力ＣＩＮＰ、ＣＩＮＮになる。その差電位Ｖｔｐ−Ｖｔｎを考えると、式（２３）が得られる。
【０１２２】
Ｖｔｐ−Ｖｔｎ＝−（ＶＩＮＰ−ＶＩＮＮ）＋（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／２；
式（２３）
つまり、入力電位差ＶＩＮＰ−ＶＩＮＮと、リファレンス電位（Ｖｒｅｆｐ−Ｖｒｅｆｎ）を１／２倍した値との大小関係をコンパレータＣＯＭＰ１により判定することができる。
【０１２３】
＜ＭＳＢの次のビット以降の決定＞
これにより、ＳＷ５、ＳＷ１１に対応するデジタルコードが決定できるので、ＳＷ４、ＳＷ１０に対応するコード（２番目の上位ビット）の決定について説明する。
【０１２４】
仮にＳＷ５、ＳＷ１１に対応するデジタルコードが１に決定し、（ＶＩＮＰ−ＶＩＮＮ）は（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／２より大きかったとする。この場合、（ＶＩＮＰ−ＶＩＮＮ）と（Ｖｒｅｆｐ−Ｖｒｅｆｎ）×３／４を比較し、その大小関係を調べて、（ＶＩＮＰ−ＶＩＮＮ）の値の範囲を狭めていく。
【０１２５】
具体的には、ＳＷ２１をＶｒｅｆｐに、ＳＷ１９、ＳＷ２、ＳＷ３をＶｒｅｆｎに、ＳＷ４、ＳＷ５をＶｒｅｆｐにつなぐ。Ｃ１からＣ３の合計容量４Ｃのボトムプレート電位がＶｒｅｆｎとなり、Ｃ４、Ｃ５、Ｃ６の合計容量２８Ｃのボトムプレート電位がＶｒｅｆｐとなる。このときの（＋）側トッププレート（ＴＯＰ＋）電位Ｖｔｐは、式（２４）、式（２５）で与えられる。
【０１２６】
−２８Ｃ（Ｖｒｅｆｐ−Ｖｔｐ）＋４Ｃ（Ｖｔｐ−Ｖｒｅｆｎ）＝−３２Ｃ（ＶＩＮＰ−ＶＩＮＮ）／２； 式（２４）
Ｖｔｐ＝−（ＶＩＮＰ−ＶＩＮＮ）／２＋（Ｖｒｅｆｐ＋Ｖｒｅｆｎ）／２＋３×（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／（２×４）； 式（２５）
【０１２７】
ＳＷ２２をＶｒｅｆｎに、ＳＷ２０、ＳＷ８、ＳＷ９をＶｒｅｆｐに、ＳＷ１０、ＳＷ１１をＶｒｅｆｎにつなぐ。Ｃ７からＣ９の合計容量４Ｃのボトムプレート電位がＶｒｅｆｐとなり、Ｃ１０、Ｃ１１、Ｃ１２の合計容量２８Ｃのボトムプレート電位がＶｒｅｆｎとなる。このときの（−）側トッププレート（ＴＯＰ−）電位Ｖｔｎは、式（２６）、式（２７）で与えられる。
【０１２８】
−４Ｃ（Ｖｒｅｆｐ−Ｖｔｐ）＋２８Ｃ（Ｖｔｐ−Ｖｒｅｆｎ）＝３２Ｃ（ＶＩＮＰ−ＶＩＮＮ）／２； 式（２６）
Ｖｔｎ＝（ＶＩＮＰ−ＶＩＮＮ）／２＋（Ｖｒｅｆｐ＋Ｖｒｅｆｎ）／２−３×（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／（２×４） 式（２７）
【０１２９】
このトッププレートの電位がコンパレータの差動入力ＣＩＮＰ、ＣＩＮＮになる。その差電位Ｖｔｐ−Ｖｔｎを考えると、式（２８）が得られる。
【０１３０】
Ｖｔｐ−Ｖｔｎ＝−（ＶＩＮＰ−ＶＩＮＮ）＋３×（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／４；
式（２８）
つまり、入力電位差ＶＩＮＰ−ＶＩＮＮと、リファレンス電位（Ｖｒｅｆｐ−Ｖｒｅｆｎ）を３／４倍した値との大小関係をコンパレータＣＯＭＰ１により判定することができる。このように、ＳＷ２からＳＷ５、ＳＷ８からＳＷ１１、ＳＷ１９からＳＷ２２を操作し、Ｃ１からＣ１２のボトムプレート電位をＶｒｅｆｐあるいは、Ｖｒｅｆｎとすることで、ＶＩＮＰ−ＶＩＮＮの電位差と、Ｖｒｅｆｐ−Ｖｒｅｆｎを分割した電位の大小関係を判定することができ、それにより、サンプリングしたＶＩＮＰ−ＶＩＮＮの電位差の値の範囲を順次狭めていき、最終的なデジタル値を決定することができる。
【０１３１】
＜効果＞
以上述べたように、サンプリング時のトッププレート電位ＴＯＰ＋、ＴＯＰ−の電位を入力コモン電位（ＶＩＮＰ＋ＶＩＮＮ）／２としておくことで、（＋）側容量ＤＡＣ、（−）側容量ＤＡＣにサンプリングされる電荷は、その絶対値は等しく、極性は逆となる。このため、（＋）側容量ＤＡＣと（−）側容量ＤＡＣのスイッチを対称に操作することで、それぞれの容量ＤＡＣ出力を対称に動作させることができる。また、（＋）側トッププレート（ＴＯＰ＋）電位Ｖｔｐと、（−）側トッププレート（ＴＯＰ−）電位Ｖｔｎのコモン電位は、（Ｖｒｅｆｐ＋Ｖｒｅｆｎ）／２となり、リファレンス電位の中心の電位とできるので（式（２０）＋式（２２）、式（２５）＋式（２７）参照）、動作余裕を最大
にできる。
【０１３２】
以上説明したように、図１の回路構成により、差動アナログ入力信号を、符号を仮定して（ＶＩＮＰ＞ＶＩＮＮを前提として）、デジタル値に変換する動作が実現できる。
【０１３３】
また、Ｓ４を設けて、サンプリング終了後Ｓ４をＯＮすることで、ＮＯＤＥ１、ＮＯＤＥ２の電位が電源電圧範囲を超えることを防げるので、Ｓ３Ｐ、Ｓ３Ｎを通した、トッププレートＴＯＰ＋、ＴＯＰ−の電荷の破壊を避けることができ、電源電圧範囲におよぶ大振幅のアナログ入力信号を変換する場合でも、正しい変換結果が得られるようになる。
【０１３４】
さらに、符号を仮定して（ＶＩＮＰ＞ＶＩＮＮを前提として）、アナログ入力電位差をデジタル値に変換するので、符号判定のための比較サイクルを省略することができ、その分、変換時間を高速化できる。
【０１３５】
図１では、一例として４ビットの容量ＤＡＣで、逐次比較ＡＤ変換器を構成し、それに、本発明の考え方を適用した例を示したが、ＤＡＣのビット数は一般の場合（３ビット以下、または、５ビット以上）で構わないことはいうまでもない。
【０１３６】
《第２実施形態》
図４を参照して本発明の第２実施形態に係るＡＤ変換器を説明する。上記第１実施形態では、（＋）側のアナログ入力をＮＯＤＥ１に接続するスイッチＳ２Ｐ、および（−）側のアナログ入力ＶＩＮＮをＮＯＤＥ２に接続するスイッチＳ２ＮをＯＦＦした後、ＮＯＤＥ１とＮＯＤＥ２の電位を等しくするスイッチＳ４をＯＮすることにより、ＮＯＤＥ１とＮＯＤＥ２の電位変動を抑制した。
【０１３７】
本実施形態では、このスイッチＳ４の作用に加えて、さらに、ＮＯＤＥ１とＮＯＤＥ２の電位変動を抑制する電位変動抑制手段を例示する。あるいは、このスイッチＳ４の作用に代わる本実施形態の電位変動抑制手段を例示する。本実施形態でも、サンプリング終了時に、ボトムプレートに、アナログ入力信号ＶＩＮＰ、ＶＩＮＮを供給するスイッチＳ２Ｐ、Ｓ２ＮをＯＦＦする。本実施形態では、そのとき、内部のノードＮＯＤＥ１、ＮＯＤＥ２の電位が電源電圧範囲を超えないように、スイッチＳ２Ｐ、Ｓ２Ｎのゲート容量から注入される電荷と逆の電荷をＮＯＤＥ１、ＮＯＤＥ２に供給するカップリング容量ＮＭ７、ＰＭ７、ＮＭ８、ＰＭ８を設ける。
【０１３８】
本実施形態の他の構成および作用は、第１実施形態の場合と同様である。すなわち、図４でも、差動容量ＤＡＣのうち（＋）側容量ＤＡＣのトッププレートＴＯＰ＋とボトムプレート（Ｃ１からＣ６のスイッチにつながる端子）の電位を等しくし、（＋）側容量ＤＡＣのサンプリング容量を放電するスイッチ（図１、Ｓ３Ｐ）と、（−）側容量ＤＡＣのトッププレートＴＯＰ−とボトムプレート（Ｃ７からＣ１２のスイッチにつながる端子）の電位を等しくし、（−）側容量ＤＡＣのサンプリング容量を放電するスイッチ（図１、Ｓ３Ｎ）を設ける。サンプリング容量の放電用のスイッチＳ３Ｐ、Ｓ３ＮがＯＮしているときに、（＋）側アナログ入力信号ＶＩＮＰ、（−）側アナログ入力信号ＶＩＮＮと容量ＤＡＣのボトムプレートを切り離すスイッチＳ２Ｐ、Ｓ２Ｎを設ける。アナログ入力信号のサンプリング時に（＋）側トッププレートＴＯＰ＋の電位と、（−）側側トッププレートＴＯＰ−の電位を等しくするためのスイッチＳ１を設ける。
【０１３９】
そして、本実施形態では、スイッチＳ２Ｐ、Ｓ２Ｎのゲート容量から注入される電荷と逆の電荷をＮＯＤＥ１、ＮＯＤＥ２に供給するカップリング容量ＮＭ７、ＰＭ７、ＮＭ８、ＰＭ８（図４）を設け、スイッチＳ２Ｐ、Ｓ２Ｎの制御信号と逆相の信号（ＮＧ７、ＰＧ７、ＮＧ８、ＰＧ８）で、容量ＮＭ７、ＰＭ７、ＮＭ８、ＰＭ８を駆動することで、ス
イッチＳ２Ｐ、Ｓ２Ｎから注入される電荷を打ち消して、内部のノードＮＯＤＥ１、ＮＯＤＥ２の電位が電源電圧範囲を超えないように制御できる。これにより、スイッチＳ３Ｐ、Ｓ３Ｎを通して、トッププレートＴＯＰ＋、ＴＯＰ−に電流が流れないようにすることができ、トッププレートＴＯＰ＋、ＴＯＰ−の電荷が失われることがないので、正しい変換結果が得られる。
【０１４０】
＜構成＞
図４のＳＷ２からＳＷ５、ＳＷ８からＳＷ１１、ＳＷ１５、ＳＷ１６、ＳＷ１９からＳＷ２２、Ｓ１、Ｓ２Ｐ、Ｓ２Ｎ、Ｓ３Ｐ、Ｓ３Ｎ、Ｓ４はスイッチを、Ｃ１からＣ１２は容量を、ＶＩＮＰは（＋）のアナログ入力を、ＶＩＮＮは（−）のアナログ入力を、ＴＯＰ＋は容量アレイの＋側トッププレートを、ＴＯＰ−は容量アレイの−側トッププレートを、Ｖｒｅｆｐは＋側の基準電位（例えば、５Ｖ）を、Ｖｒｅｆｎは−側の基準電位（例えば、０Ｖ）を、ＣＩＮＰ、ＣＩＮＮはコンパレータの入力を、ＮＯＤＥ１、ＮＯＤＥ２は内部のノードを、（＋）側容量ＤＡＣはＣ１からＣ６の容量アレイで構成されるＤＡＣを、（−）側容量ＤＡＣはＣ７からＣ１２の容量アレイで構成されるＤＡＣを、ＮＭ７、ＮＭ８はＮＭＯＳトランジスタを、ＰＭ７、ＰＭ８はＰＭＯＳトランジスタを、ＮＧ７、ＰＧ７、ＮＧ８、ＰＧ８はそれぞれＮＭ７、ＰＭ７、ＮＭ８、ＰＭ８の制御のためのゲート信号を、示す。図４でも、図１９、図２０、図１の回路要素に対応する部分、同じ働きをする素子には同じ素子名等を与えて示している。
【０１４１】
容量Ｃａ（ａは整数）に併記されたｂＣ（ｂは整数）の値はそれぞれの容量の大きさの相対関係を示し、１Ｃ、２Ｃ、４Ｃ、８Ｃ、１６Ｃ（等）、に示されるように重み付けがされている。図４のＣ１からＣ１２が４ビットＤＡＣを構成している。
【０１４２】
図４に図示されるスイッチの状態は、容量ＤＡＣのサンプリング状態を示している。サンプリング時には、Ｃ１からＣ６にＶＩＮＰの電位が充電され、Ｃ７からＣ１２にＶＩＮＮの電位が充電される。
【０１４３】
図４の回路は、主要な部分は図１の回路と同じで、図４の回路が図１の回路と異なる点は、ＮＭＯＳトランジスタＮＭ７、ＮＭ８、ＰＭＯＳトランジスタＰＭ７、ＰＭ８が付加されている点にある。そこで、本実施形態では、ＮＭＯＳトランジスタＮＭ７、ＮＭ８、ＰＭＯＳトランジスタＰＭ７、ＰＭ８の働きを中心に説明する。特に説明しない部分は、図１の回路と同様に動作するものとする。
【０１４４】
ＮＭ７、ＰＭ７、ＮＭ８、ＰＭ８は、サンプリング終了後に、スイッチＳ２Ｐ、Ｓ２ＮをＯＦＦする際、ＮＯＤＥ１、ＮＯＤＥ２の電位が電源電圧範囲を超えないように制御するための容量として働く。図４の回路例では、ＮＭ７、ＰＭ７、ＮＭ８、ＰＭ８とスイッチＳ４を併用する回路例を示したが、ＮＭ７、ＰＭ７、ＮＭ８、およびＰＭ８だけを適用してもよい。また、第１実施形態で説明したように、Ｓ４単独で用いてもよい。
【０１４５】
サンプリングの終了時点で、スイッチＳ１をオープン（開放）とし、スイッチＳＷ２からＳＷ５、ＳＷ１９、ＳＷ２１を、ＮＯＤＥ１から見て、フローティングとする。また、スイッチＳＷ８からＳＷ１１、ＳＷ２０、ＳＷ２２も、ＮＯＤＥ２から見て、フローティングとする。さらに、スイッチＳ２Ｐ、Ｓ２ＮをＯＦＦする。
【０１４６】
図１の説明で述べたように、＋側のアナログ入力ＶＩＮＰの電位が正の電源電圧に近い電位の場合、ＮＯＤＥ１の電位は、スイッチＳ２Ｐを構成するＰＭＯＳトランジスタのゲート容量により、正の電源電圧を超えて上昇する可能性がある。ＶＩＮＰおよびＮＯＤＥ１が正の電源電圧（５Ｖ）に近く、かつ、スイッチＳ２Ｐがクローズ（導通、ゲートが負の電源電圧０Ｖ）の場合に、ＰＭＯＳトランジスタのゲート直下に反転層が形成され、ゲ
ート酸化膜による容量がゲートとドレイン（およびソース）間に挿入されるからである。
【０１４７】
また、−側のアナログ入力ＶＩＮＮの電位が負の電源電圧に近い電位の場合、ＮＯＤＥ２の電位は、Ｓ２Ｎを構成するＮＭＯＳトランジスタのゲート容量により、負の電源電圧を超えて低下する可能性がある。ＶＩＮＮおよびＮＯＤＥ２が負の電源電圧（０Ｖ）に近く、かつ、スイッチＳ２Ｎがクローズ（導通、ゲートが正の電源電圧５Ｖ）の場合に、ＮＭＯＳトランジスタのゲート直下に反転層が形成され、ゲート酸化膜による容量がゲートとドレイン（およびソース）間に挿入されるからである。
【０１４８】
これを防ぐために、図１の回路では、Ｓ２Ｐ、Ｓ２ＮをＯＦＦした後、ＮＯＤＥ１とＮＯＤＥ２の電位を等しくするスイッチＳ４をＯＮした。図４の回路では、スイッチＳ４に加えて、ＮＭＯＳトランジスタＮＭ７、ＮＭ８、ＰＭＯＳトランジスタＰＭ７、ＰＭ８を設けている。そして、スイッチＳ２Ｐ、Ｓ２ＮをＯＦＦする際、ＮＭ７のゲート電位ＮＧ７をＬからＨ（オン）とする。また、ＰＭ７のゲート電位ＰＧ７をＨからＬ（オン）とする。同様に、ＮＭ８のゲート電位ＮＧ８をＬからＨ（オン）とする。また、ＰＭ８のゲート電位ＰＧ８をＨからＬ（オン）とする。
【０１４９】
ＰＭ７、ＮＭ７が本発明の第１調整ＭＯＳトランジスタに相当する。また、ＰＭ８、ＮＭ８が本発明の第２調整ＭＯＳトランジスタに相当する。また、ＰＭ７、ＰＭ８が本発明の第３ＭＯＳトランジスタに相当する。また、ＮＭ７、ＮＭ８が本発明の第４ＭＯＳトランジスタに相当する。
【０１５０】
スイッチＳ２Ｐを構成するＰＭＯＳのゲート容量と、ＰＭ７の容量をほぼ等しくしておけば、Ｓ２Ｐを構成するＰＭＯＳをＯＦＦする際に、ＮＯＤＥ１の電位を上昇させようとする電荷を、ＰＧ７をＨからＬとすることで相殺できる。同様に、スイッチＳ２Ｐを構成するＮＭＯＳのゲート容量と、ＮＭ７の容量をほぼ等しくしておけば、スイッチＳ２Ｐを構成するＮＭＯＳをＯＦＦする際にＮＯＤＥ１に、Ｓ２Ｐから注入される電荷を、ＮＧ７をＬからＨとすることで相殺できる。
【０１５１】
スイッチＳ２Ｎを構成するＰＭＯＳのゲート容量と、ＰＭ８の容量をほぼ等しくしておけば、Ｓ２Ｎを構成するＰＭＯＳをＯＦＦする際に、ＮＯＤＥ２の電位を下降させようとする電荷を、ＰＧ８をＨからＬとすることで相殺できる。同様に、スイッチＳ２Ｎを構成するＮＭＯＳのゲート容量と、ＮＭ８の容量をほぼ等しくしておけば、Ｓ２Ｎを構成するＮＭＯＳをＯＦＦする際にＮＯＤＥ２に、Ｓ２Ｎから注入される電荷を、ＮＧ８をＬからＨとすることで相殺できる。
【０１５２】
このように、図４のＮＭ７、ＰＭ７、ＮＭ８、ＰＭ８によっても、ＮＯＤＥ１、ＮＯＤＥ２の電位が電源電圧範囲を超えることがないようにできる。
【０１５３】
図１の説明では、一例として、Ｓ２Ｐ、Ｓ２Ｎを同時にＯＦＦするものとして説明したが、Ｓ１をＯＦＦし、ＳＷ２からＳＷ５、ＳＷ１９、ＳＷ２１を、フローティングとし、ＳＷ８からＳＷ１１、ＳＷ２０、ＳＷ２２をフローティングとすることで、トッププレートＴＯＰ＋、ＴＯＰ−の電荷は保存される。したがって、Ｓ２Ｐ、Ｓ２Ｎの両方を必ずしもＯＦＦとしなくても変換は可能である。また、Ｓ２Ｐ、Ｓ２ＮをＯＦＦするタイミングは、サンプリングの終了時点以降であれば必要に応じて、遅い時刻とすることが可能である。さらに、Ｓ２Ｐ、Ｓ２ＮをＯＦＦするタイミングは同時であることも必須ではない。
【０１５４】
Ｓ２Ｐ、Ｓ２ＮがＯＦＦする時刻が異なる時刻の場合には、Ｓ２ＰがＯＦＦする時刻に、ＮＭ７のゲート電位ＮＧ７をＬからＨとする。また、そのとき、ＰＭ７のゲート電位ＰＧ７をＨからＬとする。Ｓ２ＮがＯＦＦする時刻に、ＮＭ８のゲート電位ＮＧ８をＬから
Ｈとする。また、そのとき、ＰＭ８のゲート電位ＰＧ８をＨからＬとする。
【０１５５】
図１のＳ４をＯＮすることで、Ｓ２Ｐ、Ｓ２ＮをＯＦＦする直前のＮＯＤＥ１、ＮＯＤＥ２の電位（すなわちアナログ入力電位ＶＩＮＰ、ＶＩＮＮ）のどちらか一方が、正の電源電圧に近い電位、あるいは、負の電源電圧に近い電位となっていても、ＮＯＤＥ１、ＮＯＤＥ２の電位差がある程度大きければ、ＮＯＤＥ１、ＮＯＤＥ２の電位は電源電圧範囲を超えないようにできる。
【０１５６】
しかし、例えば、ＶＩＮＰ、ＶＩＮＮの電位がともに、負の電源電圧に近い電位で、かつ、その電位差が小さい場合には、Ｓ４の効果は小さい。図６の回路のように、Ｓ２Ｐ、Ｓ２Ｎから注入される電荷を相殺する容量ＮＭ７、ＰＭ７、ＮＭ８、ＰＭ８を用いることで、ＶＩＮＰ、ＶＩＮＮがともに、例えば、０Ｖの場合でも、ＮＯＤＥ１、ＮＯＤＥ２の電位を電源電圧範囲内に制御することができるようになる。ＮＭ７、ＰＭ７、ＮＭ８、ＰＭ８とＳ４を併用すれば、より設計がしやすくなることはいうまでもない。
【０１５７】
同様に、例えば、ＶＩＮＰ、ＶＩＮＮの電位がともに、正の電源電圧に近い電位で、かつ、その電位差が小さい場合に、Ｓ２Ｐ、Ｓ２Ｎから注入される電荷を相殺する容量ＮＭ７、ＰＭ７、ＮＭ８、ＰＭ８を用いることで、ＮＯＤＥ１、ＮＯＤＥ２の電位を電源電圧範囲内に制御することができる。
【０１５８】
以上説明したように、図４の回路構成によっても、図１の回路同様、Ｓ４、ＮＭ７、ＰＭ７、ＮＭ８、ＰＭ８により、ＮＯＤＥ１、ＮＯＤＥ２の電位が電源電圧範囲を超えることが抑制される。そのため、Ｓ３Ｐ、Ｓ３Ｎを通した、トッププレートＴＯＰ＋、ＴＯＰ−の電荷の破壊を避けることができ、電源電圧範囲のアナログ入力信号を変換する場合でも、正しい変換結果が得られるようになる。
【０１５９】
ＮＭ７、ＰＭ７、ＮＭ８、ＰＭ８以外は図１の回路と同じ回路なので、図１の回路同様、差動アナログ入力信号を、符号を仮定して（ＶＩＮＰ＞ＶＩＮＮを前提として）、デジタル値に変換する動作が実現でき、符号判定のための比較サイクルを省略することができ、その分、変換時間を高速化できる。
【０１６０】
《第３実施形態》
図５および図６は、本発明の第３実施形態に係るＡＤ変換器を示す回路図である。図５のＳＷ２からＳＷ５、ＳＷ８からＳＷ１１、ＳＷ１３からＳＷ１６、ＳＷ１９からＳＷ２２、Ｓ１、Ｓ２Ｐ、Ｓ２Ｎ、Ｓ３Ｐ、Ｓ３Ｎ、Ｓ４はスイッチを、Ｃ１からＣ１２は容量を、ＶＩＮＰは（＋）のアナログ入力を、ＶＩＮＮは（−）のアナログ入力を、ＴＯＰ＋は容量アレイの＋側トッププレートを、ＴＯＰ−は容量アレイの−側トッププレートを、Ｖｒｅｆｐは＋側の基準電位（例えば、５Ｖ）を、Ｖｒｅｆｎは−側の基準電位（例えば、０Ｖ）を、ＣＯＭＰ１はコンパレータを、ＣＩＮＰ、ＣＩＮＮはコンパレータの入力を、ＣＯＵＴ１はコンパレータ出力を、ＶＣＭはサンプリング時のコンパレータ入力のバイアス電位を、ＮＯＤＥ１、ＮＯＤＥ２は内部のノードを、（＋）側容量ＤＡＣはＣ１からＣ６の容量アレイで構成されるＤＡＣを、（−）側容量ＤＡＣはＣ７からＣ１２の容量アレイで構成されるＤＡＣを、示す。また、図６のＲＤＡＣＰ、ＲＤＡＣＮは抵抗ＤＡＣ出力を、ＲＤＡＣ１は抵抗ＤＡＣを、ＲＤ０からＲＤ７は抵抗を、ＮＲＤ１からＮＲＤ７は抵抗ＤＡＣの内部のノードを、ＳＥＬ１、ＳＥＬ２はセレクタを、示す。図５において、図１、図４等の回路要素に対応する部分、同じ働きをする素子には同じ素子名等を与えて示している。
【０１６１】
抵抗ＤＡＣとは、デジタルデータに対応する抵抗で分圧された電圧を取り出すことによりアナログデータを生成する回路をいう。
【０１６２】
容量Ｃａ（ａは整数）に併記されたｂＣ（ｂは整数）の値はそれぞれの容量の大きさの相対関係を示し、１Ｃ、２Ｃ、４Ｃ、８Ｃ、１６Ｃ（等）、に示されるように重み付けがされている。図５のＣ１からＣ１２が４ビットＤＡＣを構成している。また、図５の回路では、図１の回路と同様スイッチＳ４だけを図示しているが、第２実施形態（図４）で説明したＮＭＯＳトランジスタＮＭ７、ＮＭ８、および、ＰＭＯＳトランジスタＰＭ７、ＰＭ８を用いることもできる。ＮＭ７、ＰＭ７、ＮＭ８、ＰＭ８を、図５から省略しているのは、図を簡単にする目的のためである。したがって、図５も含め以下の図においてもスイッチＳ４を使用する部分には、Ｓ４の代わりに、ＮＭＯＳトランジスタＮＭ７、ＮＭ８、および、ＰＭＯＳトランジスタＰＭ７、ＰＭ８を用いてもよい。また、Ｓ４とＮＭ７、ＰＭ７、ＮＭ８、ＰＭ８とを併用してもよい。
【０１６３】
本実施形態（図５および図６）の回路が、図１、図４の回路と異なる点は、図１、図４の回路では、（例として４ビット）容量ＤＡＣのみでＡＤ変換回路が構成されていたのに対して、本実施形態の回路では、上位ビットを容量ＤＡＣで決定し、下位ビットを抵抗ＤＡＣで決定するＣＲダブルステージＤＡＣでＡＤ変換を行なうよう回路が構成されている点である。図５および図６に示すように、容量と抵抗の複合ＤＡＣに対しても、本発明の考え方を適用できる。
【０１６４】
図５および図６の回路の動作で、図１の回路、図４の回路の動作と同じ部分は説明を省略し、構成の異なる部分を中心に説明する。図１の回路では、アナログ入力に相当するデジタルコードを検索する場合に、Ｃ１のボトムプレートはＶｒｅｆｎに、Ｃ６のボトムプレートはＶｒｅｆｐに固定して、Ｃ２からＣ５のボトムプレートを、対応するデジタル値が１ならＶｒｅｆｐに、対応するデジタル値が０ならＶｒｅｆｎに接続していた（−側の容量ＤＡＣは＋側容量ＤＡＣと対称に、対応するデジタル値が１ならＶｒｅｆｎに、対応するデジタル値が０ならＶｒｅｆｐに接続し、Ｃ７についても、Ｃ１と対称にボトムプレートをＶｒｅｆｐに固定し、Ｃ１２についてもＣ６と対称にボトムプレートをＶｒｅｆｎに固定していた）。
【０１６５】
図１の回路のように１段の容量ＤＡＣだけで、ＡＤ変換回路を構成しようとすると、例えば１０ビットの分解能が必要な場合には、片側だけで２０４８個の単位容量が必要となり、占有面積が大きくなる問題があった。この占有面積の問題はＤＡＣをダブルステージＤＡＣとすることで解決できる。ダブルステージＤＡＣと、本発明の考え方を組み合わせる例を、図５に示す。
【０１６６】
図５のように、Ｃ１のボトムプレートに抵抗ＤＡＣ出力ＲＤＡＣＰを接続することで、ＣＲダブルステージＤＡＣを構成することができる。また、−側容量ＤＡＣのＣ７のボトムプレートに抵抗ＤＡＣ出力ＲＤＡＣＮを接続することで、−側容量ＤＡＣについても、ＣＲダブルステージＤＡＣを構成することができる。
【０１６７】
図６のＲＤＡＣ１は下位３ビットを変換するための抵抗ＤＡＣの一例を示し、単位抵抗ＲＤ０からＲＤ７により基準電圧（ＶｒｅｆｐとＶｒｅｆｎの電位差）を８等分する（低い電位から順番にＮＲＤ１からＮＲＤ７まで符号を与えた）。ＳＥＬ１はＶｒｅｆｎと、抵抗ＤＡＣの内部ノードＮＲＤ１からＮＲＤ７のうちの１つの電位を入力デジタル値により選択し、ＲＤＡＣＰに出力する（最も素直に構成すると、入力デジタル値が０００のときに、Ｖｒｅｆｎを出力し、デジタル値が大きくなるにしたがって、ＮＲＤ７までの値を出力する）。
【０１６８】
ＳＥＬ２はＶｒｅｆｐとＮＲＤ７からＮＲＤ１までの電位のうちの１つの電位を入力デジタル値により選択し、ＲＤＡＣＮに出力する（ＲＤＡＣＰと対称に、入力デジタル値が
０００のときに、Ｖｒｅｆｐを出力し、デジタル値が大きくなるにしたがって、しだいに低い電位、ＮＲＤ１までの値を出力する）。
【０１６９】
Ｃ１のボトムプレートに抵抗ＤＡＣ出力ＲＤＡＣＰを接続し、−側容量ＤＡＣのＣ７のボトムプレートに抵抗ＤＡＣ出力ＲＤＡＣＮを接続することで、抵抗ＤＡＣ出力ＲＤＡＣＰ、ＲＤＡＣＮが、トッププレート電位に与える影響を、容量ＤＡＣのビット数相当分、小さくでき、図５、図６の場合は４ビット容量ＤＡＣと３ビット抵抗ＤＡＣで、合計７ビットのＤＡＣとして動作させることができる。これは、例えば、（＋）側容量ＤＡＣの合計サンプリング容量に対して、１／３２の大きさを持つ単位容量１Ｃを介して、抵抗ＤＡＣ出力をトッププレート電位ＴＯＰ＋に加算するためである。
【０１７０】
ところで、図１の説明で用いた式（１９）から式（２３）から分かるように、入力したアナログ電位は、片側のＤＡＣだけを考えたときには、１／２になっている。すなわち、片側の容量ＤＡＣに着目すれば、入力電位差ＶＩＮＰ−ＶＩＮＮの１／２の振幅の信号と、基準電位差Ｖｒｅｆｐ−Ｖｒｅｆｎの１／２の振幅の信号とを比較する式となっている。これを両側の容量ＤＡＣの出力信号の差（＋側ＴＯＰ＋と、−側ＴＯＰ−の電位差）を考慮すると、入力電位差ＶＩＮＰ−ＶＩＮＮの信号と、基準電位差Ｖｒｅｆｐ−Ｖｒｅｆｎの信号とを比較する式となっている。
【０１７１】
したがって、１／３２の大きさに減衰させられた、抵抗ＤＡＣ出力（ＲＤＡＣＰ、ＲＤＡＣＮ）は、ＴＯＰ＋、ＴＯＰ−にとって１／１６に減衰していることに相当し、４ビット容量ＤＡＣのビット数分重みが小さくなっている。これにより、図５のＤＡＣは合計７ビットのＤＡＣとして働くことになる。
【０１７２】
図５および図６のように、ＤＡＣを容量と抵抗で構成されるダブルステージＤＡＣとしても、図１の回路で示した、スイッチＳ２Ｐ、Ｓ２Ｎ、Ｓ１、Ｓ３Ｐ、Ｓ３Ｎ、Ｓ４で構成される回路部分とその動作に変更は必要ないので、図１、図４の回路と同様の効果が図５の回路においても得られる。
【０１７３】
以上説明したように、ＣＲダブルステージＤＡＣを用いた場合でも、本発明が適用できる。すなわち、スイッチＳ４（あるいはＮＭＯＳトランジスタＮＭ７、ＮＭ８、およびＰＭＯＳトランジスタＰＭ７、ＰＭ８）とスイッチＳ１、Ｓ２Ｐ、Ｓ２Ｎ、Ｓ３Ｐ、Ｓ３Ｎの組み合わせによるＮＯＤＥ１およびＮＯＤＥ２の電位変動抑制技術がそのまま適用できる。したがって、占有面積を小さく抑えられるダブルステージＤＡＣの利点と、電源電圧範囲のアナログ入力信号を変換する場合でも、正しい変換結果が得られる特性と、符号判定のための比較サイクルを省略することによる変換時間の高速化とを両立できる。
【０１７４】
《第４実施形態》
図７および図８は、本発明の第４実施形態に係るＡＤ変換器を示す回路図である。図７のＳＷ２からＳＷ５、ＳＷ８からＳＷ１１、ＳＷ１５、ＳＷ１６、ＳＷ１９からＳＷ２４、Ｓ１、Ｓ２Ｐ、Ｓ２Ｎ、Ｓ３Ｐ、Ｓ３Ｎ、Ｓ４はスイッチを、Ｃ１からＣ１４は容量を、ＴＯＰ＋は容量アレイの＋側トッププレートを、ＴＯＰ−は容量アレイの−側トッププレートを、Ｖｒｅｆｐは＋側の基準電位（例えば、５Ｖ）を、Ｖｒｅｆｎは−側の基準電位（例えば、０Ｖ）を、ＣＩＮＰ、ＣＩＮＮはコンパレータの入力を、ＮＯＤＥ１、ＮＯＤＥ２は内部のノードを、（＋）側容量ＤＡＣはＣ１からＣ６、Ｃ１３の容量アレイで構成されるＤＡＣを、（−）側容量ＤＡＣはＣ７からＣ１２、Ｃ１４の容量アレイで構成されるＤＡＣを、示す。また、図８のＲＤＡＣＬＰ、ＲＤＡＣＵＰ、ＲＤＡＣＬＮ、ＲＤＡＣＵＮは抵抗ＤＡＣ出力を、ＶＯＦＦＰ、ＶＯＦＦＮは変換結果にオフセットを与えるためのバイアス電位を、ＲＤＡＣ２は抵抗ＤＡＣを、ＲＵ１からＲＵ１４、ＲＨ１からＲＨ８は抵抗を、ＮＲＵ１からＮＲＵ４、ＮＲＵ８、ＮＲＵ１２からＮＲＵ１５は抵抗ＤＡＣ
の内部のノードを、ＳＥＬ３、ＳＥＬ４、ＳＥＬ５、ＳＥＬ６はセレクタを、示す。
【０１７５】
図１、図４、図５等の回路要素に対応する部分、同じ働きをする素子には同じ名称を与えて示している。また、図を簡単にするために、ＶＩＮＰ、ＶＩＮＮ、Ｓ２Ｐ、Ｓ２Ｎ、コンパレートＣＯＭＰ１等、一部図から省略している部分があるが、省略した部分は、特に断らない場合は、図１、図４、図６等と同じ構成になっているものとする。
【０１７６】
容量Ｃａ（ａは整数）に併記されたｂＣ（ｂは整数）の値はそれぞれの容量の大きさの相対関係を示し、１Ｃ、２Ｃ、４Ｃ、８Ｃ、１６Ｃ（等）、に示されるように重み付けがされている。
【０１７７】
図５および図６の回路では、Ｃ１、Ｃ７のボトムプレートに抵抗ＤＡＣ出力を供給する回路例を示したが、図７および図８の回路では、Ｃ１、Ｃ７に加えて、Ｃ１３、Ｃ１４を設けて、Ｃ１、Ｃ１３、Ｃ７、Ｃ１４のボトムプレートに抵抗ＤＡＣ出力を供給し、Ｃ１、Ｃ７あるいは、Ｃ１３、Ｃ１４によりそれぞれの抵抗ＤＡＣ出力を容量により加算する回路例を示した。本実施形態では、図７および図８のような回路構成においても、スイッチＳ１、Ｓ２Ｐ、Ｓ２Ｎ、Ｓ３Ｐ、Ｓ３Ｎ、Ｓ４（およびＮＭ７、ＰＭ７、ＮＭ８、ＰＭ８）の構成に変更を加えることなく、本発明を同様に適用できることを示す。
【０１７８】
図７の回路が、図５等の回路と異なる点は、図５等の回路では、上位ビットを容量ＤＡＣで決定し、下位ビットを単独の抵抗ＤＡＣで決定する構成だったのに対して、図７では、さらに別の抵抗ＤＡＣ出力を加算するための容量Ｃ１３、Ｃ１４が設けられている点である。
【０１７９】
図７および図８の回路の動作で、図５および図６の回路の動作と同じ部分は説明を省略し、構成の異なる部分を中心に説明する。
【０１８０】
まず、図８により、抵抗ＤＡＣの構成について説明する。図８のＲＤＡＣ２は下位４ビットを変換するための抵抗ＤＡＣとして働く。ＲＵ１からＲＵ１４、ＲＨ１からＲＨ８は同じ抵抗値を持つ単位抵抗を表わしている。ＲＨ１からＲＨ４は単位抵抗を２つ並列接続したものを直列接続しているので、結局４つの抵抗で１つの単位抵抗と等価となる。ＲＨ５からＲＨ８についても同様に４つの抵抗で合成抵抗は、単位抵抗と等価となる。したがって、ＲＵ１からＲＵ１４とＲＨ１からＲＨ８で、基準電圧（ＶｒｅｆｐとＶｒｅｆｎの電位差）は１６等分される。抵抗ＤＡＣの内部ノードには、電位の低い順にＮＲＵｅ（ｅは整数）という符号を与えた。ここで、ＮＲＵｅのｅは、１６等分した基準電位のｅ／１６の電位に対応している。
【０１８１】
ＲＨ５からＲＨ８でＮＲＵ１５とＶｒｅｆｐの電位差をさらに２分割したＶＯＦＦＮは、Ｖｒｅｆｐから、（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／３２低い電位となる。同様に、ＲＨ１からＲＨ４で、ＮＲＵ１とＶｒｅｆｎの電位差をさらに２分割したＶＯＦＦＰは、Ｖｒｅｆｎから、（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／３２高い電位となる。
【０１８２】
ＲＤＡＣ２は４ビットのデジタル信号を入力して、上位２ビットに相当する電位をＲＤＡＣＵＮとＲＤＡＣＵＰに出力し、また下位２ビットに相当する電位をＲＤＡＣＬＮと、ＲＤＡＣＬＰに出力する４ビット入力４出力ＤＡＣ回路として動作する。
【０１８３】
Ｖｒｅｆｎ、ＮＲＵ１、ＮＲＵ２、ＮＲＵ３の電位から１つがＳＥＬ５により選択されて、ＲＤＡＣＬＰに出力される。ＲＤＡＣ２の入力下位２ビットが００のときには、Ｖｒｅｆｎが出力され、０１、１０、１１に対応してそれぞれ、より高い電位ＮＲＵ１、ＮＲＵ２、ＮＲＵ３が選択される。
【０１８４】
ＲＤＡＣＬＮはＲＤＡＣＬＰと対称な電位を出力する。Ｖｒｅｆｐ、ＮＲＵ１５、ＮＲＵ１４、ＮＲＵ１３の電位から１つがＳＥＬ４により選択されて、ＲＤＡＣＬＮに出力される。ＲＤＡＣ２の入力下位２ビットが００のときには、Ｖｒｅｆｐが出力され、０１、１０、１１に対応してそれぞれ、より低い電位ＮＲＵ１５、ＮＲＵ１４、ＮＲＵ１３が選択される。
【０１８５】
次に、ＲＤＡＣＵＰの電位について説明する。Ｖｒｅｆｎ、ＮＲＵ４、ＮＲＵ８、ＮＲＵ１２の電位から１つがＳＥＬ６により選択されて、ＲＤＡＣＵＰに出力される。ＲＤＡＣ２の入力上位２ビットが００のときには、Ｖｒｅｆｎが出力され、０１、１０、１１に対応してそれぞれ、より高い電位ＮＲＵ４、ＮＲＵ８、ＮＲＵ１２が選択される。
【０１８６】
次に、ＲＤＡＣＵＮの電位について説明する。ＲＤＡＣＵＮはＲＤＡＣＵＰと対称な電位を出力する。Ｖｒｅｆｐ、ＮＲＵ１２、ＮＲＵ８、ＮＲＵ４の電位から１つがＳＥＬ３により選択されて、ＲＤＡＣＵＮに出力される。ＲＤＡＣ２の入力上位２ビットが００のときには、Ｖｒｅｆｐが出力され、０１、１０、１１に対応してそれぞれ、より低い電位ＮＲＵ１２、ＮＲＵ８、ＮＲＵ４が選択される。
【０１８７】
このような特性を持った、ＲＤＡＣＵＰ、ＲＤＡＣＬＰ、ＲＤＡＣＵＮ、ＲＤＡＣＬＮを図７のように容量ＤＡＣの最小の容量Ｃ１、Ｃ１３、Ｃ７、Ｃ１４のボトムプレートに供給することで、抵抗ＤＡＣ出力を容量加算するＣＲダブルステージＤＡＣを構成することができる。
【０１８８】
図７のＣ１、Ｃ７は、図５の回路のＣ１、図１の回路のＣ１、Ｃ７同様、サンプリング容量としても働く。これと並列にＣ１３、Ｃ１４を設ける。このＣ１３、Ｃ１４はＶＩＮＰ、ＶＩＮＮをサンプリングする容量ではないので、容量ＤＡＣの動作自体は、Ｃ１からＣ１２を考えると図５の回路と等価となる。
【０１８９】
図７の回路は、これらの回路部分にＣ１３、Ｃ１４が付加されて、トッププレート電位ＴＯＰ＋とＴＯＰ−の電位にＣ１３、Ｃ１４でＲＤＡＣＬＰの電位とＲＤＡＣＬＮの電位を加算していると考えることができる。
【０１９０】
図１あるいは、図５において、トッププレートと所定の電位との間に寄生容量があったとしても、ＴＯＰ＋とＴＯＰ−で、その寄生容量が等しければ、結果に影響を与えない。つまり、容量ＤＡＣの動作は、図７において、Ｃ１３、Ｃ１４がある場合とない場合で、大筋で一致する。これらのことから、Ｃ１３、Ｃ１４を別途設けて、そのボトムプレートに抵抗ＤＡＣ出力を加えて、トッププレートＴＯＰ＋とＴＯＰ−に、ＲＤＡＣＬＰの電位とＲＤＡＣＬＮの電位を（全体の容量と１Ｃの容量とで決まる重みで）加算することの妥当性が理解されよう。
【０１９１】
ここで、ＶＯＦＦＰとＶＯＦＦＮの目的を説明しておく。ＡＤ変換回路においては、アナログ入力電位とデジタル変換結果の入出力特性において、デジタルコード（変換結果）の遷移点を、図１、図５などの回路で実現される特性から１／２×ＬＳＢずらすことが望まれる場合がある。図７のＣ１３、Ｃ１４、とサンプリング時にこれらのボトムプレートに供給されるＶＯＦＦＰとＶＯＦＦＮは、そのためのものである。
【０１９２】
既に述べたように、ＶＯＦＦＮの電位は、Ｖｒｅｆｐから、（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／３２低い電位となる。ＶＯＦＦＰは、Ｖｒｅｆｎから、（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／３２高い電位となる。ＲＤＡＣ２で１６分割されたそれぞれの電圧ＮＲＵｅ（ｅは整数）が、図８のＡＤ変換回路のＬＳＢに相当するので、ＶＯＦＦＰ、ＶＯＦＦＮは正負の基
準電圧から１／２×ＬＳＢ相当の電圧を、サンプリング時に、Ｃ１３、Ｃ１４のボトムプレートに供給している。
【０１９３】
＋側の信号で考えた場合、サンプリング時には、＋側容量ＤＡＣの全体の１／３２の容量を持つＣ１３に１／２×ＬＳＢ相当の電圧が供給される。そして、検索時には、Ｃ１３には、０Ｖを基準にして、０／１６、１／１６、２／１６、または３／１６の電圧（０〜３ＬＳＢ相当の電圧）が抵抗ＤＡＣ出力ＶＯＦＦＰとして、入力されることになる。−側容量ＤＡＣおよび抵抗ＤＡＣ出力ＶＯＦＦＮについても、同様である。
【０１９４】
これにより、サンプリング結果を、変換開始とともに、１／２×ＬＳＢ相当の電位ずらす働きをする。
【０１９５】
図７および図８では容量ＤＡＣの分解能が４ビット、抵抗ＤＡＣの分解能が４ビット（２ビット＋２ビット）の場合を例として示したが、図７および図８の場合に限らず、図１、図５の回路も含めて、（容量ＤＡＣ、抵抗ＤＡＣともに）一般の分解能の場合に容易に、本発明の考え方を適用できる。
【０１９６】
図７および図８のような構成をとることで、本実施形態の効果に加えて、面積の削減の効果を得られる。
【０１９７】
図７および図８のように容量ＤＡＣを、複雑なＣＲダブルステージＤＡＣに変更しても、図１あるいは、図４で説明した、Ｓ１、Ｓ２Ｐ、Ｓ２Ｎ、Ｓ３Ｐ、Ｓ３Ｎ、Ｓ４に必要な制御とその働きに影響はない。このように、図７および図８のような構成のＣＲダブルステージＤＡＣ（サンプリング結果を１／２×ＬＳＢ相当だけシフトしてデジタルデータを生成する回路）により構成される逐次比較型ＡＤ変換回路にも、本発明の考え方を適用できる。
【０１９８】
《コンパレータの構成》
ここで、図９を参照して、本発明の各実施形態に係るＡＤ変換器に適用可能なコンパレータを説明する。図１、図４−図８では、主に容量ＤＡＣまでの回路の構成例と、スイッチＳ４などの操作の考え方を説明してきた。図９では、容量ＤＡＣ出力、ＴＯＰ＋とＴＯＰ−の電位差を検出するコンパレータの回路例を示す。
【０１９９】
図９のＳＷ１３からＳＷ１６、ＳＷ２５からＳＷ２９、Ｓ１はスイッチを、ＣＣ１からＣＣ５は結合容量を、ＴＯＰ＋は容量アレイの＋側トッププレートを、ＴＯＰ−は容量アレイの−側トッププレートを、ＣＩＮＰ、ＣＩＮＮはコンパレータ入力を、ＶＣＭはサンプリング時のコンパレータのバイアス電位（２．５Ｖ）を、ｅａｒｌｙ、ｌａｔｅ、ｃｏｎｖは図中に示すタイミング信号を、ＡＭＰ１からＡＭＰ４は増幅回路を、ＮＣ１からＮＣ１０は内部のノードを、ＣＯＵＴ２はコンパレータの比較結果を、示す。図１、図５−図８等と対応するノード名等には同じ素子名、ノード名等を与えて示している。
【０２００】
スイッチに併記されたタイミング信号名は、スイッチが閉じられているタイミングを示す。図９のスイッチの状態は、ＶＩＮＰ、ＶＩＮＮの電位を容量ＤＡＣにサンプリングする状態のスイッチの制御を示している。
【０２０１】
まず、図９のＶＩＮＰ、ＶＩＮＮの電位を容量ＤＡＣにサンプリングする状態について、説明する。
【０２０２】
既に説明したように、容量ＤＡＣのトッププレートＴＯＰ＋と、ＴＯＰ−はＳ１によって同電位、ほぼ入力アナログ電位のコモン電位になるように制御される。
【０２０３】
容量ＤＡＣのスイッチを操作し、コンパレータでビットを決定していく比較期間の最終時点では、ＴＯＰ＋と、ＴＯＰ−、および、コンパレータ入力ＣＩＮＰ、ＣＩＮＮの最終的な電位はほぼＶＣＭ（基準電位の１／２）になる。なぜなら、第１実施形態〜第４実施形態で説明したコンパレータＣＯＭＰ１は、（＋）側容量ＤＡＣの出力信号（＋側トッププレートＴＯＰ＋の電位）および−側容量ＤＡＣの出力信号（−側トッププレートＴＯＰ−の電位）を比較し、その電位差がなくなるように（＋）側容量ＤＡＣおよび（＋）側容量ＤＡＣが制御されるからである。すなわち、比較期間の最終時点では、ＴＯＰ＋と、ＴＯＰ−、および、コンパレータ入力ＣＩＮＰ、ＣＩＮＮの最終的な電位は、コンパレータＣＯＭＰ１のオフセットを無視すれば、基準電位の１／２になる。
【０２０４】
この場合、基準電位の１／２のコモン電位を加えた状態でコンパレータのオフセット電圧をなんらかの手段で記憶し、オートゼロを実行することが望ましい。
【０２０５】
ところが、サンプリング中のＴＯＰ＋と、ＴＯＰ−の電位はアナログ入力ＶＩＮＰとＶＩＮＮのコモン電位となる。一般には、このアナログ入力ＶＩＮＰとＶＩＮＮのコモン電位と、基準電位の１／２（（Ｖｒｅｆｐ＋Ｖｒｅｆｎ）／２）が一致することは期待できない。そこで、サンプリング中は、ＳＷ１５とＳＷ１６によりＣＩＮＰとＣＩＮＮを、ＴＯＰ＋と、ＴＯＰ−から切り離しておき、別途、ＣＩＮＰとＣＩＮＮに、基準電位の１／２（（Ｖｒｅｆｐ＋Ｖｒｅｆｎ）／２）つまりＶＣＭを与えて、オフセット電圧を記憶し、オートゼロを実行する。
【０２０６】
例えば、図９のＡＭＰ１にオフセットがあると、ＣＩＮＰ、ＣＩＮＮに同じＶＣＭ（（Ｖｒｅｆｐ＋Ｖｒｅｆｎ）／２）の電位を与えても、その出力ＮＣ１、ＮＣ２は同電位とはならない。これをＣＣ１、ＣＣ２に記憶しておくことで、オフセット電圧を相殺することができる。
【０２０７】
ＣＩＮＰ、ＣＩＮＮに、例えば、等しい電位ＶＣＭを与える。このとき、ＮＣ１とＮＣ２の電位は、ＡＭＰ１のオフセット電圧により、等しい電位とはならない。仮に、ＮＣ１の電位が電源電圧の１／２＋１００ｍＶ、ＮＣ２の電位が電源電圧の１／２−１００ｍＶとなったとする。ＳＷ２５、ＳＷ２６は閉じておく。ＮＣ３、ＮＣ４の電位は、ＡＭＰ２のオフセット電圧相当の電位となっている。
【０２０８】
仮にＡＭＰ２のオフセット電圧が１０ｍＶ（ＮＣ４がＮＣ３より１０ｍＶ大きいときに、ＡＭＰ２の出力電位が電源電圧の１／２程度の電圧となるとする）とすると、ＮＣ４の電位は電源電圧の１／２＋５ｍＶ、ＮＣ３の電位は、電源電圧の１／２−５ｍＶとなる。ＮＣ１の電位は、電源電圧の１／２＋１００ｍＶ、ＮＣ２の電位は電源電圧の１／２−１００ｍＶとなる。つまり、ＣＣ１の両端の電位は、電源電圧の１／２＋１００ｍＶと電源電圧の１／２−５ｍＶとなり、ＣＣ２の両端の電位は、電源電圧の１／２−１００ｍＶと電源電圧の１／２＋５ｍＶとなる。
【０２０９】
ＡＭＰ１、ＡＭＰ２にオフセット電圧があっても、サンプリング中に、ＣＣ１、ＣＣ２に電荷を蓄えることで、ＮＣ５、ＮＣ６の電位をほぼ等しい電位とできる。これにより、ＣＩＮＰ、ＣＩＮＮの電位差が生じると、ＮＣ５、ＮＣ６の電位がそれぞれ変化し、ＣＩＮＰ、ＣＩＮＮの大小関係を、オフセット電圧に影響されずに判定することができるようになる。
【０２１０】
既に説明したように、ＶＩＮＰ、ＶＩＮＮを容量ＤＡＣにサンプリングする期間には、ＳＷ２５、ＳＷ２６、ＳＷ２７、ＳＷ２８、ＳＷ２９を閉じておく。ＳＷ２５、ＳＷ２６を閉じておくことで、ＮＣ３とＮＣ４の電位差は、ＡＭＰ２のオフセット電圧程度の値と
なる。
【０２１１】
ＡＭＰ３についても、同様に結合容量ＣＣ３、ＣＣ４にオフセット電圧が記憶される。ＮＣ７とＮＣ９の電位が等しくなるので、増幅率が非常に大きい場合、ＮＣ８とＮＣ７の電位差はオフセット電圧に等しくなる。なぜなら、ＮＣ８とＮＣ７の電位差がオフセット電圧に等しくない場合、出力電圧は＋あるいは−の電源電圧程度の値となるからである。（増幅率が非常に大きい極限を考えれば、理解が容易となる。）ＣＣ３、ＣＣ４に、このＮＣ７、ＮＣ８の電位差がＡＭＰ３のオフセット電圧に等しいという情報が記憶されているので、ＮＣ５、ＮＣ６の電位が、サンプリング時の状態から変化し、どちらかが高くあるいは低く変化すると、ＡＭＰ３のオフセット電圧に影響されずに、その大小関係をＡＭＰ３により判定することができる。
【０２１２】
さらに、ＡＭＰ４についても、結合容量ＣＣ５にオフセット電圧が記憶される。
例えば、ＮＣ９が、理想的な値電源電圧の１／２にあったとする。ＡＭＰ４の論理しきい値が電源電圧の１／２であれば、ＡＭＰ４のオフセットは０となるが、実際には、ＡＭＰ４の論理しきい値は製造条件により、電源電圧の１／２からずれる。このような場合でも、ＳＷ２９によりＮＣ１０とＣＯＵＴ２の電位を等しくすることで、サンプリング中のＮＣ１０の電位をＡＭＰ４の論理しきい値とできる。これにより、ＮＣ９の電位がサンプリング中の電位より上昇したか、あるいは低くなったかを、ＡＭＰ４とＣＣ５により検出することができる。
【０２１３】
ＶＩＮＰ、ＶＩＮＮを容量ＤＡＣにサンプリングした後、ｅａｒｌｙが併記されたスイッチが開放される。次に、ｌａｔｅが併記されたスイッチが開放され、ｃｏｎｖが併記されたスイッチが閉じられる。
【０２１４】
図９に例として、示すような回路で、容量ＤＡＣの出力ＴＯＰ＋と、ＴＯＰ−の電位差を検出し、その大小関係を判定することができる。
【０２１５】
《第５実施形態》
図１０は、本発明の第５実施形態に係る逐次比較型ＡＤ変換回路のブロック図の一例を、また図１１はその動作タイミング例を、示している。ここでは、容量ＤＡＣとして、図４に示したスイッチＳ１およびＰＭＯＳトランジスタＰＭ７、ＰＭ８、ＭＮＯＳトランジスタＮＭ７、ＮＭ８を含む回路を使用する。
【０２１６】
図１０のＶＩＮＰは（＋）のアナログ入力を、ＶＩＮＮは（−）のアナログ入力を、ＴＯＰ＋は容量アレイの＋側トッププレートを、ＴＯＰ−は容量アレイの−側トッププレートを、ＣＯＵＴはコンパレータ回路出力を、ＲＤＯは抵抗ＤＡＣ出力を、ＣＮＴＲは抵抗ＤＡＣの制御信号を、ＣＮＴＣは容量ＤＡＣの制御信号を、ＣＬＫはＡＤ変換回路のタイミング全般を規定するクロック入力を、ＳＰＣはサンプリング期間、Ｓ３Ｐ、Ｓ３ＮをＯＮするディスチャージ期間（サンプリング容量の電荷を０に初期設定する期間）を規定する信号を、Ｄ［１１：０］は（例えば）１２ビットのＡＤ変換結果を、ＣＤＡＣ１は容量ＤＡＣを、ＣＯＭＰはコンパレータを、ＲＤＡＣ３は抵抗ＤＡＣを、ＣＮＴは逐次比較を制御する制御回路を、示す。図１０において、図１−図９の回路と対応する部分には、同じ素子名、端子名を与えて示した。
【０２１７】
図１０の回路の動作を、図１１を用いながら説明する。図１１に示すようにクロック信号ＣＬＫが入力されているものとする。制御信号ＳＰＣがＨに変化した後、例えば、２．５クロック（ＣＬＫのサイクル時間の）期間、Ｓ３Ｐ、Ｓ３ＮがＯＮして、容量ＤＡＣのサンプリング容量の電荷を０に初期化する。次に、ＳＰＣがＨからＬに変化してから１クロック期間後まで、ＶＩＮＰ、ＶＩＮＮがサンプリングされる（Ｓ３Ｐ、Ｓ３ＮがＯＮし
ている期間を図１１では“ｄｉｓｃｈａｒｇｅ期間“、その後のアナログ入力信号をサンプリングするサンプリング期間を“ｓａｍｐｌｉｎｇ期間”として示した）。
【０２１８】
サンプリング期間終了後に、容量ＤＡＣ（ＣＤＡＣ１）、抵抗ＤＡＣ（ＲＤＡＣ３）の入力信号を制御してＭＳＢから順番にＬＳＢまで決定していく（図１１にはｃｏｍｐａｒｅ期間として示した）。ＬＳＢの決定が終了した後、変換結果Ｄ［１１：０］が有効となる。
【０２１９】
図１０の発明の回路を、図１１のタイミングで動作させるように設計し、各部の波形を回路シミュレーションにより求めた例を図１２Ａ−図１２Ｄ、図１３Ａ−図１３Ｃ、図１４Ａ−図１４Ｃに示す。ここで、図１０に示す容量ＤＡＣであるＣＤＡＣ１の回路としては、図４に示した回路を使用した。スイッチＳ１、Ｓ２Ｐ、Ｓ２Ｎ、Ｓ３Ｎ、Ｓ３Ｐ、Ｓ４は、それぞれ、図３のＰＭ５とＮＭ５のように、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを組み合わせて構成した。
【０２２０】
これらのＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ、および図４に示すＰＭ７、ＮＭ７、ＰＭ８、ＮＭ８等、各トランジスタはチャネル長約０．７ｕｍの５Ｖ耐圧のＭＯＳトランジスタを仮定したＭＯＳモデルを使用し、ＳＰＩＣＥシミュレータにより動作波形を求めた。
【０２２１】
図１２Ａ−図１２Ｄは、電源電圧５Ｖ、Ｖｒｅｆｐ＝５Ｖ、Ｖｒｅｆｎ＝０Ｖ、ＶＩＮＰ＝１．２ｍＶ、ＶＩＮＮ＝０Ｖの場合の各部の波形を（ＶＩＮＰに５Ｖを４０９６分割した１／４０９６を入力した場合を）示す。ただし、図１２Ｄは、図１２Ａの波形で、サンプリングからコンパレータでの比較に移行する時点を拡大した結果である。
【０２２２】
また、図１３Ａ−図１３Ｃは、電源電圧５Ｖ、Ｖｒｅｆｐ＝５Ｖ、Ｖｒｅｆｎ＝０Ｖ、ＶＩＮＰ＝４．９９８Ｖ、ＶＩＮＮ＝０Ｖの場合の各部の波形を（ＶＩＮＰに５Ｖを４０９６分割した４０９４／４０９６を入力した場合を）示す。
【０２２３】
また、図１４Ａ−図１４Ｃは、電源電圧５Ｖ、Ｖｒｅｆｐ＝５Ｖ、Ｖｒｅｆｎ＝０Ｖ、ＶＩＮＰ＝１．６６６Ｖ、ＶＩＮＮ＝０Ｖの場合の各部の波形を（ＶＩＮＰに５Ｖを４０９６分割した１３６５／４０９６を入力した場合を）、示す。
【０２２４】
１２ビットのＡＤ変換の例なので、期待される変換結果は、図１２Ａ−図１２Ｃの場合が０００００００００００１、図１３Ａ−図１３Ｃの場合が１１１１１１１１１１１０、図１４Ａ−図１４Ｃの場合が０１０１０１０１０１０１、となる。
【０２２５】
図１２Ａの波形は、図１、図４あるいは図７のＮＯＤＥ１、ＮＯＤＥ２に相当する部分の波形を示している。図１２Ａ−図１２Ｃを求めたシミュレーション回路では、ディスチャージ期間（サンプリング容量の電荷を０に初期設定する期間）にＮＯＤＥ２の電位を、ＶＩＮＮ、トッププレートＴＯＰ＋、ＴＯＰ−の電位、ＮＯＤＥ１の電位もＶＩＮＮの電位に等しくなるように、スイッチを制御している。入力は、ＶＩＮＰ＝１．２ｍＶ、ＶＩＮＮ＝０Ｖと非常に小さいので、図１２Ａでは、ＮＯＤＥ１とＮＯＤＥ２の電位は、ほとんど０Ｖに見える。
【０２２６】
また、図１２Ａのグラフでは、コンパレータでの比較期間に、ＮＯＤＥ１、ＮＯＤＥ２の電位は、電源電圧範囲を超えていないように見える。しかし、図１２Ｄのように、サンプリングからコンパレータでの比較に移行する時点を拡大すると、さらに細かい現象が明示される。図１２Ｄによれば、サンプリングからコンパレータでの比較に移行する時点で、ＮＯＤＥ２の電位が−０．０８Ｖ程度に低下していることが分かる。これは、すでに述
べたように、図４において、ＶＩＮＮの電位がほぼ０Ｖ、かつ、ＮＯＤＥ２の電位がほぼ０ＶでスイッチＳ２Ｎを遮断する場合に、Ｓ２Ｎを構成するＮＭＯＳトランジスタに反転層が形成されているので、その反転層を通じてゲート容量がゲートと、ドレイン、ソースの間に接続され、Ｓ２Ｎを構成するＮＭＯＳトランジスタのゲート電位が５Ｖから０Ｖに変化することにより、ゲート容量を介してＮＯＤＥ２の電位が低くなるためである。
【０２２７】
しかし、図１２Ｄのシミュレーション結果では、図４で説明したように、Ｓ２ＰおよびＳ２Ｎ遮断時、Ｓ４によってＮＯＤＥ１とＮＯＤＥ２がイコライズされる。さらに、Ｓ２ＰおよびＳ２Ｎを構成するトランジスタのゲート電位と逆方向に、ＮＯＤＥ１とＮＯＤＥ２に接続されたトランジスタＮＭ７、ＮＭ８、ＰＭ７、ＰＭ８のゲート電位を変化させる（これらのトランジスタをオンにする）。その結果、一旦、−０．０８Ｖ程度に低下したＮＯＤＥ２の電位が上昇し、電源電圧範囲内に収まっていることが分かる。さらに、イコライズにより、ＮＯＤＥ１とＮＯＤＥ２の電位は等しい電位となっていることも分かる。
【０２２８】
このように、可能な限りノードＮＯＤＥ１、ＮＯＤＥ２の電位を電源電圧範囲に収めるように制御することで、スイッチＳ３Ｐ、Ｓ３Ｎを通して、トッププレートＴＯＰ＋、ＴＯＰ−に流れる電流を低減することができる。これにより、トッププレートＴＯＰ＋、ＴＯＰ−の電荷が失われることが抑制され、より正確な変換結果が得られる。
【０２２９】
サンプリング終了後、コンパレータでの比較を始める（１２Ａ図では、コンパレータでの比較、として示した）。コンパレータ出力が０００００００００００１と変化していることが分かる（図１２Ｃの波形図）。これは、上で述べた期待値に一致する。
【０２３０】
図１２Ｂ（容量ＤＡＣ出力の波形として示される図）は、ＴＯＰ＋、ＴＯＰ−の波形を示している。サンプリング期間中、ＴＯＰ＋、ＴＯＰ−の電位は入力コモン電位となるので、ほぼ０Ｖとなっている。比較が始まると、コモン電位は、約２．５Ｖとなり、電位差が大きい状態からしだいに電位差が小さい状態に変化していき、最終的には、ＴＯＰ＋、ＴＯＰ−の電位がほぼ一致する。
【０２３１】
図１３Ａ−図１３Ｃでは、ＮＯＤＥ１とＮＯＤＥ２の電位は、ディスチャージ期間には、ＶＩＮＮによって与えられる０Ｖとなっている。図１３Ａよりサンプリング期間には、ＶＩＮＰとＶＩＮＮの電位がそれぞれ約５Ｖと０Ｖなので、ＮＯＤＥ１とＮＯＤＥ２の電位はそれぞれ約５Ｖと０Ｖとなることが分かる。図１３ＢのＴＯＰ＋、ＴＯＰ−の波形より、サンプリング期間中に、ＴＯＰ＋、ＴＯＰ−の電位が入力コモン電位約２．５Ｖとなっていることが分かる。また、コンパレータでの比較期間に、ＮＯＤＥ１、ＮＯＤＥ２の電位は、電源電圧範囲を超えていないことも分かる。
【０２３２】
図１３Ｃより、コンパレータ出力は、期待値１１１１１１１１１１１０に一致していることも分かる。ＴＯＰ＋、ＴＯＰ−は電位差が大きい状態からしだいに電位差が小さい状態に変化していき、最終的には、やはり、ＴＯＰ＋、ＴＯＰ−の電位がほぼ一致する。符号は図１２の場合と逆となる。
【０２３３】
図１４Ａ−図１４Ｃでは、ＮＯＤＥ１とＮＯＤＥ２の電位は、ディスチャージ期間には、ＶＩＮＮによって与えられる０Ｖとなっている。図１４Ａより、サンプリング期間には、ＶＩＮＰ、ＶＩＮＮの電位が約１．６Ｖと０Ｖなので、ＮＯＤＥ１とＮＯＤＥ２の電位はそれぞれ、約１．６Ｖと０Ｖとなることが分かる。図１４ＢのＴＯＰ＋、ＴＯＰ−の波形より、サンプリング期間中に、ＴＯＰ＋、ＴＯＰ−の電位が入力コモン電位約０．８Ｖとなっていることが分かる。また、コンパレータでの比較期間に、ＮＯＤＥ１、ＮＯＤＥ２の電位は、電源電圧範囲を超えていないことも分かる。
【０２３４】
図１４Ｃより、コンパレータ出力は０１０１０１０１０１０１と変化し、コンパレータ出力が０１０１０１０１０１０１変化するのに対応して、その電位差の符号が交互に変化する。図１４Ｂより、比較の終了時点では、ＴＯＰ＋、ＴＯＰ−の電位がほぼ一致する。
【０２３５】
以上、図１０、図１１他に示される回路がそれぞれの図の説明で述べたように動作することが、波形図によっても理解されよう。
【０２３６】
《第６実施形態》
＜概要＞
図１５を参照して、本発明の第６実施形態に係るＡＤ変換器を説明する。本実施形態では、符号を仮定して差動アナログ入力をデジタル値に変換するＡＤ変換器の入力部分にスイッチ（ＳＷ３０、ＳＷ３１、ＳＷ３２、ＳＷ３３）を設ける。また、（＋）側アナログ入力信号ＶＩＮＰと（−）側アナログ入力信号ＶＩＮＮの大小関係を判定するコンパレータＣＯＭＰ２を設ける。符号を仮定して差動アナログ入力をデジタル値に変換するＡＤ変換器は、その入力ＩＣＤＡＣＰがＩＣＤＡＣＮより大きいか等しいことを仮定してアナログ差電位（ＩＣＤＡＣＰ−ＩＣＤＡＣＮ）をデジタル値に変換する場合、ＶＩＮＰがＶＩＮＮより大きい場合には、ＶＩＮＰをＩＣＤＡＣＰに、ＶＩＮＮをＩＣＤＡＣＮに供給する。逆にＶＩＮＰがＶＩＮＮより小さい場合には、ＶＩＮＰをＩＣＤＡＣＮに、ＶＩＮＮをＩＣＤＡＣＰに供給するようスイッチ（ＳＷ３０、ＳＷ３１、ＳＷ３２、ＳＷ３３）を操作すればよい。
【０２３７】
これらの工夫により、符号を仮定しアナログ信号をデジタル値に変換するＡＤ回路を使用して、必要な場合には、符号も含めてアナログ信号をデジタル値に変換する回路を実現できる。
【０２３８】
＜実施例＞
図１５は本実施形態の逐次比較型ＡＤ変換回路のブロック図の一例を、示している。図１５のＶＩＮＰは（＋）のアナログ入力を、ＶＩＮＮは（−）のアナログ入力を、ＴＯＰ＋は容量アレイの＋側トッププレートを、ＴＯＰ−は容量アレイの−側トッププレートを、ＣＯＵＴはコンパレータ回路出力を、ＲＤＯは抵抗ＤＡＣ出力を、ＣＮＴＲは抵抗ＤＡＣの制御信号を、ＣＮＴＣは容量ＤＡＣの制御信号を、ＣＬＫはＡＤ変換回路のタイミング全般を規定するクロック入力を、ＳＰＣはサンプリング期間、Ｓ３Ｐ、Ｓ３ＮをＯＮするディスチャージ期間（サンプリング容量の電荷を０に初期設定する期間）を規定する信号を、Ｄ［１１：０］は（例えば）１２ビットのＡＤ変換結果を、ＣＤＡＣ１は容量ＤＡＣを、ＣＯＭＰはコンパレータを、ＲＤＡＣ３は抵抗ＤＡＣを、ＩＣＤＡＣＰ、ＩＣＤＡＣＮは容量ＤＡＣの入力を、ＣＮＴは逐次比較を制御する制御回路を、ＳＷ３０からＳＷ３３はスイッチを、ＣＯＭＰ２は、入力の符号を判定するコンパレータを、ＳＩＧＮはコンパレータにより判定された符号を、示す。図１５の回路で、図１０の回路に対応する部分には、同じ素子名、端子名を与えて示した。
【０２３９】
図１、図４−図１０の回路では、ＶＩＮＰがＶＩＮＮより大きい（ＶＩＮＰ＞ＶＩＮＮ）ことを前提に、符号を仮定して、ＡＤ変換を行なうことで、変換サイクルを節約でき、高速化できることを説明した。応用上、ＶＩＮＰがＶＩＮＮより大きいことが保証される場合には、図１、図４−図１０の回路をそのまま適用すればよい。
【０２４０】
常に、ＶＩＮＰがＶＩＮＮより大きいことが、保証されない場合には、例えば、図１５に示す回路構成とすることで、本実施形態の利点を損なわずに、符号も含めてアナログ信号電位差をデジタル変換する回路を実現できる。
【０２４１】
図１５の回路は、図１０の回路とほとんど同じ構成となっており、その違いは、ＣＯＭ
Ｐ２、ＳＷ３０からＳＷ３３なので、重複する部分の説明は省略し、図１０の回路と異なる部分を中心に説明をすすめる。
【０２４２】
図１０の回路の入力部分に、ＳＷ３０からＳＷ３３を設けて、コンパレータＣＯＭＰ２により、ＶＩＮＰとＶＩＮＮの大小関係を調べる。ＶＩＮＰ＞ＶＩＮＮの場合には、ＳＷ３１、ＳＷ３２をＯＮし、ＶＩＮＰをＣＤＡＣ１の＋側入力に、ＶＩＮＮをＣＤＡＣ１の−側入力に供給する（ＣＯＭＰ２出力ＳＩＧＮによりＳＷ３０からＳＷ３３を制御する）。逆にＶＩＮＰ＜ＶＩＮＮの場合には、ＳＷ３０、ＳＷ３３をＯＮし、ＶＩＮＰをＣＤＡＣ１の−側入力に、ＶＩＮＮをＣＤＡＣ１の＋側入力に供給する。
【０２４３】
このように制御することにより、ＣＤＡＣ以降のＡＤ変換器にとっては、常に、＋側入力が−側入力より大きくなるようにできるので、図１、図６、図７、図８、図１０で説明した回路で常に正しい結果が得られる。このように回路を構成しておけば、応用上、信号の符号が、あまり変化せず、その符号が予測しやすい場合には、符号判定サイクルを省略でき、高速化できる。
【０２４４】
《第７実施形態》
図１６は、本発明の第７実施形態に係るＡＤ変換器を示す回路図である。図１６のＳＷ２からＳＷ５、ＳＷ８からＳＷ１１、ＳＷ１５、ＳＷ１６、ＳＷ１９からＳＷ２２、Ｓ１、Ｓ２ＰＡ、Ｓ２ＰＢ、Ｓ２ＮＡ、Ｓ２ＮＢ、Ｓ３Ｐ、Ｓ３Ｎ、Ｓ４はスイッチを、Ｃ１からＣ１２は容量を、ＶＩＮＰは（＋）のアナログ入力を、ＶＩＮＮは（−）のアナログ入力を、ＴＯＰ＋は容量アレイの＋側トッププレートを、ＴＯＰ−は容量アレイの−側トッププレートを、Ｖｒｅｆｐは＋側の基準電位（例えば、５Ｖ）を、Ｖｒｅｆｎは−側の基準電位（例えば、０Ｖ）を、ＣＯＭＰ１はコンパレータを、ＣＩＮＰ、ＣＩＮＮはコンパレータの入力を、ＮＯＤＥ１、ＮＯＤＥ２は内部のノードを、（＋）側容量ＤＡＣはＣ１からＣ６で構成されるＤＡＣを、（−）側容量ＤＡＣはＣ７からＣ１２で構成されるＤＡＣを、示す。図１、図４の回路等の回路要素に対応する部分、同じ働きをする素子には同じ素子名、ノード名等を与えて示している。
【０２４５】
図１６の回路は、図１の回路とほとんど同じ構成となっており、その違いは、Ｓ２ＰＡ、Ｓ２ＰＢ、Ｓ２ＮＡ、Ｓ２ＮＢなので、重複する部分の説明は省略し、図１の回路と異なる部分を中心に説明をすすめる。
【０２４６】
図１５で、ＶＩＮＰ＜ＶＩＮＮの場合に、本発明の考え方を適用する回路例を示した。図１５では、例えば図１の回路の容量ＤＡＣの入力部分に新たにスイッチを設ける回路例を示したが、図１６のような方法も可能である。
【０２４７】
図１６では、図１のＳ２Ｐ、Ｓ２Ｎの代わりに、Ｓ２ＰＡ、Ｓ２ＰＢ、Ｓ２ＮＡ、Ｓ２ＮＢを設ける。ＶＩＮＰ＞ＶＩＮＮの場合には、Ｓ２ＰＡ、Ｓ２ＮＡをＯＮし、ＶＩＮＰをＮＯＤＥ１に、ＶＩＮＮをＮＯＤＥ２に供給する（例えば、ＣＯＭＰ２出力ＳＩＧＮによりスイッチを制御する）。逆にＶＩＮＰ＜ＶＩＮＮの場合には、Ｓ２ＰＢ、Ｓ２ＮＢをＯＮし、ＶＩＮＰをＮＯＤＥ２に、ＶＩＮＮをＮＯＤＥ１に供給する。
【０２４８】
図１６のような構成とすることで、図１５のような構成で、スイッチの増加が問題となる場合には、スイッチの数を削減できる効果が得られる。
【０２４９】
図１６のように回路を、構成することで、図１６の回路は図１５の回路と同様に動作させることができる。
【０２５０】
《第８実施形態》
図１７、図１８は、本発明の第８実施形態を示す回路図である。図１７のＳＷ２からＳＷ５、ＳＷ８からＳＷ１１、ＳＷ１５、ＳＷ１６、ＳＷ１９からＳＷ２４、Ｓ１、Ｓ２Ｐ、Ｓ２Ｎ、Ｓ３Ｐ、Ｓ３Ｎ、Ｓ４はスイッチを、Ｃ１からＣ１４は容量を、ＴＯＰ＋は容量アレイの＋側トッププレートを、ＴＯＰ−は容量アレイの−側トッププレートを、Ｖｒｅｆｐは＋側の基準電位（例えば、５Ｖ）を、Ｖｒｅｆｎは−側の基準電位（例えば、０Ｖ）を、ＣＩＮＰ、ＣＩＮＮはコンパレータの入力を、ＮＯＤＥ１、ＮＯＤＥ２は内部のノードを、（＋）側容量ＤＡＣはＣ１からＣ６、Ｃ１３で構成されるＤＡＣを、（−）側容量ＤＡＣはＣ７からＣ１２、Ｃ１４で構成されるＤＡＣを、ＲＤＡＣＬＰ、ＲＤＡＣＵＰ、ＲＤＡＣＬＮ、ＲＤＡＣＵＮは抵抗ＤＡＣ出力を、ＶＯＦＦＰ、ＶＯＦＦＮは変換結果にオフセットを与えるためのバイアス電位を、示す。
【０２５１】
図１８の素子、ノード等は図９と同じなので、説明は省略する。図１７、図１８で、図８、図９等の回路要素に対応する部分、同じ働きをする素子には同じ名称を与えて示している。また、図を簡単にするために、ＶＩＮＰ、ＶＩＮＮ、Ｓ２Ｐ、Ｓ２Ｎ、ＲＤＡＣ２、等、一部図から省略している部分があるが、省略した部分は、特に断らない場合は、図１、図６、図７、図８、図９等と同じ構成になっているものとする。
【０２５２】
図１７の回路は、図８の回路とほぼ同じ回路構成となっており、違いは、Ｃ１３とＣ１４の接続にある。図１８の回路は図９と同じ回路となっており、Ｃ１３、Ｃ１４の接続先が記入されている点だけが異なる。説明が図８、図９と重複する部分については、省略し、図１７に特有の部分について、図１８を用いながら、説明する。
【０２５３】
図８の回路では、Ｃ１３とＣ１４のトッププレートはＴＯＰ＋、ＴＯＰ−としていた。Ｃ１３、Ｃ１４はアナログ入力信号ＶＩＮＰ、ＶＩＮＮをサンプリングするサンプリング容量ではないので、ＴＯＰ＋とＴＯＰ−にとっては寄生容量と同じ働きをする。つまり、コンパレータでの比較時の最終的なコモン電位を、理想値から多少ずらす原因となる。図８の回路構成でも実際上問題がない場合が多いが、このコモン電位のずれをできるだけすくなくしたい場合には、図１７のような構成が可能である。
【０２５４】
図１７では、Ｃ１３、Ｃ１４のトッププレートは、容量ＤＡＣのトッププレートＴＯＰ＋、ＴＯＰ−とは別のノードとする。Ｃ１からＣ６、Ｃ７からＣ１２がそれぞれＴＯＰ＋、ＴＯＰ−につながれるので、その容量ＤＡＣの動作は図７の回路と、同様となる。
【０２５５】
Ｃ１３、Ｃ１４はサンプリング容量ではないので、そのトッププレートの電位は、コンパレータ入力のコモン電位ＶＣＭとなっていれば都合がよい。このため、Ｃ１３、Ｃ１４のトッププレートは図１８のコンパレータ入力ＣＩＮＰ、ＣＩＮＮに接続される。
【０２５６】
サンプリング中は、ＣＩＮＰ、ＣＩＮＮはＶＣＭの電位になるので、Ｃ１３、Ｃ１４のトッププレートの電位もＶＣＭとなる。サンプリング期間中に、ＴＯＰ＋、ＴＯＰ−の電位は、入力アナログ電位のコモン電位となるが、ＳＷ１５、ＳＷ１６により、ＴＯＰ＋、ＴＯＰ−とＣＩＮＰ、ＣＩＮＮは切り離されているので、問題はない。コンパレータでの比較が始まると、ＳＷ１５、ＳＷ１６がＯＮし、ＣＩＮＰ、ＣＩＮＮとＴＯＰ＋、ＴＯＰ−は同電位となり、そのコモン電位は基準電圧／２となる。ＣＩＮＰ、ＣＩＮＮとＴＯＰ＋、ＴＯＰ−が同じ電位となるので、図１７のように、Ｃ１３、Ｃ１４のトッププレートをＴＯＰ＋、ＴＯＰ−と別ノードとしていても、比較動作が始まると、図８の回路と同様に動作させることができる。
【０２５７】
この図１７、図１８のような構成とすることで、図８と同様の動作を実現しながら、サンプリングに寄与しないＣ１３、Ｃ１４をＴＯＰ＋、ＴＯＰ−から切り離すことができ、これにより、ＴＯＰ＋、ＴＯＰ−の最終的なコモン電位の理想値からのずれを低減できる
効果が得られる。
【０２５８】
図１７、図１８の構成においても、図８の構成同様、複雑なＣＲダブルステージＤＡＣを使用しながら、本発明の考え方を適用できる。
【０２５９】
《実施形態の効果》
以上説明したように、第１実施形態〜第８実施形態に係るＡＤ変換器では、スイッチＳ４、あるいはＮＭＯＳトランジスタＮＭ７、ＮＭ８、ＰＭＯＳトランジスタＰＭ７、ＰＭ８を設けることにより、内部ノードＮＯＤＥ１、ＮＯＤＥ２の電位が電源電圧範囲を超えた状態で維持されることがないよう制御できる。これにより、Ｓ３Ｐ、Ｓ３Ｎを通してトッププレートの電荷が失われることを低減できるので、電源電圧範囲のアナログ入力信号をデジタル値に変換する場合でも、より正確な変換結果が得られるようになる。
【０２６０】
また、第１実施形態〜第８実施形態に係るＡＤ変換器によれば、（＋）側容量ＤＡＣのボトムプレートに供給されるアナログ入力ＶＩＮＰが、（−）側容量ＤＡＣのボトムプレートに供給されるアナログ入力ＶＩＮＮより、大きいか、あるいは等しいことを仮定して、アナログ入力電位差（ＶＩＮＰ−ＶＩＮＮ）をデジタル値に変換することで、あらかじめ、ＶＩＮＰ−ＶＩＮＮ＞＝０が予想される場合には、従来回路（図２）では、必要だった符号決定のためのサイクルを省略して、ＡＤ変換を行なうことができる。これにより、符号決定に要する時間分、変換時間を短縮することができる。
【０２６１】
符号を仮定して差動アナログ入力をデジタル値に変換するＡＤ変換器の入力部分にスイッチを設け、ＶＩＮＰがＶＩＮＮより低い電位の場合には、スイッチにより入力信号を入れ替えることにより、符号を仮定しアナログ信号をデジタル値に変換するＡＤ回路を使用して、必要な場合には、符号も含めてアナログ信号をデジタル値に変換する回路を実現できる。
【０２６２】
《その他》
（付記１）
第１アナログ信号が入力される第１アナログ端子と、
前記第１アナログ端子に第１アナログ信号を入力する第１入力スイッチと、
第２アナログ信号が入力される第２アナログ端子と、
前記第２アナログ端子に第２アナログ信号を入力する第２入力スイッチと、
第１基準電圧の供給を受ける第１基準電圧接続端子と、
第２基準電圧の供給を受ける第２基準電圧接続端子と、
前記第１アナログ端子から前記第１アナログ信号のサンプルデータを取り込んで保持するとともに前記第１アナログ信号の比較の対象となる比較信号を生成する第１デジタルアナログ変換器と、
前記第２アナログ端子から前記第２アナログ信号のサンプルデータを取り込んで保持するとともに前記第２アナログ信号の比較の対象となる比較信号を生成する第２デジタルアナログ変換器と、
前記第１デジタルアナログ変換器と第２デジタル変換器の出力側を相互に開閉可能に接続する第１スイッチと、
前記第１スイッチが開放されたときに、前記第１アナログ信号および第２アナログ信号の差分値と前記第１デジタルアナログ変換器の出力信号および第２デジタルアナログ変換器の出力信号の差分値とを比較する比較器と、
前記第１アナログ端子および第２アナログ端子の電位変動を制御する電位制御回路と、を備え、
前記第１デジタルアナログ変換器は、複数の容量素子と前記複数の容量素子のそれぞれの入力側端子を前記第１アナログ端子、第１基準電圧端子、および第２基準電圧端子のいず
れかに接続する複数の第１スイッチ群と前記複数の容量素子のそれぞれの入力側端子に対向する複数の出力側端子を共通に接続する第１共通端子と、を有し、
前記第２デジタルアナログ変換器は、複数の容量素子と前記複数の容量素子のそれぞれの入力側端子を前記第２アナログ端子、第１基準電圧端子、および第２基準電圧端子のいずれかに接続する複数の第２スイッチ群と前記複数の容量素子のそれぞれの入力側端子に対向する複数の出力側端子を共通に接続する第２共通端子とを有し、
第１入力スイッチおよび第２入力スイッチが前記第１アナログ信号および第２アナログ信号を前記第１アナログ端子および第２アナログ端子に入力することにより前記第１デジタルアナログ変換器および前記第２デジタルアナログ変換器が第１アナログ信号および第２アナログ信号のサンプルデータを取り込む時点では、第１スイッチにより前記第１共通端子と第２共通端子とが相互に接続され、前記取り込みが完了したときには前記第１共通端子と第２共通端子との接続が開放され、
前記電位制御回路は、前記第１アナログ信号および第２アナログ信号のサンプルデータの取り込みが完了した後第１入力スイッチおよび第２入力スイッチが開放されるときに、前記第１アナログ端子の電位および第２アナログ端子の電位の変動を抑制する、アナログデジタル変換回路。
【０２６３】
（付記２）
前記電位制御回路は、前記第１アナログ端子と第２アナログ端子を相互に開閉可能に接続する第２スイッチを有し、
前記第１デジタル信号および第２デジタル信号のサンプルデータの取り込みが完了した後第１入力スイッチおよび第２入力スイッチが開放されるときに、第１スイッチによる接続が開放され、第２スイッチにより前記第１アナログ端子と第２アナログ端子とが相互に接続される、付記１に記載のアナログデジタル変換器。
【０２６４】
（付記３）
前記第１入力スイッチおよび第２入力スイッチのそれぞれは、ゲート電圧が前記第１基準電圧から第２基準電圧の間で制御されることにより開閉動作するＭＯＳトランジスタをそれぞれ有し、
前記電位制御回路は、
ソースおよびドレインが前記第１アナログ端子に接続されるとともにゲートが前記第１基準電圧から第２基準電圧の間で制御される第１調整ＭＯＳトランジスタと、
ソースおよびドレインが前記第２アナログ端子に接続されるとともにゲートが前記第１基準電圧から第２基準電圧の間で制御される第２調整ＭＯＳトランジスタと、
前記第１デジタル信号および第２デジタル信号のサンプルデータの取り込みが完了した後、前記第１入力スイッチのＭＯＳトランジスタのゲート電圧を第１基準電圧と第２基準電圧との間で制御することにより第１入力スイッチが開放されるときに、前記第１調整ＭＯＳトランジスタのゲート電圧を前記第１入力スイッチのＭＯＳトランジスタのゲート電圧とは逆方向に制御し、前記第２入力スイッチのＭＯＳトランジスタのゲート電圧を第１基準電圧と第２基準電圧との間で制御することにより第２入力スイッチが開放されるときに、前記第２調整ＭＯＳトランジスタのゲート電圧を前記第２入力スイッチのＭＯＳトランジスタのゲート電圧とは逆方向に制御するゲート制御回路と、を有する付記１に記載のアナログデジタル変換器。
【０２６５】
（付記４）
前記第１スイッチおよび第２スイッチは、それぞれ、第１導電型の第１ＭＯＳトランジスタと第２導電型の第２ＭＯＳトランジスタを有し、第１ＭＯＳトランジスタのゲート電圧を第１基準電圧とするとともに第２ＭＯＳトランジスタのゲート電圧を第２基準電圧とすることにより導通され、第１ＭＯＳトランジスタのゲート電圧を第２基準電圧とするとともに第２ＭＯＳトランジスタのゲート電圧を第１基準電圧とすることにより遮断され、
前記第１調整ＭＯＳトランジスタおよび第２調整ＭＯＳトランジスタは、それぞれ、第１導電型の第３ＭＯＳトランジスタと第２導電型の第４ＭＯＳトランジスタとを有し、前記第１ＭＯＳトランジスタのゲート電圧が第２基準電圧とされるとともに第２ＭＯＳトランジスタのゲート電圧が第１基準電圧とされるときに、前記第３ＭＯＳトランジスタのゲート電圧が第１基準電圧とされ、前記第４ＭＯＳトランジスタのゲート電圧が第２基準電圧とされる付記３に記載のアナログデジタル変換器。
【０２６６】
（付記５）
第１アナログ信号が入力される第１アナログ端子と、
第１アナログ端子に第１アナログ信号を入力する第１入力スイッチと、
第２アナログ信号が入力される第２アナログ端子と、
第２アナログ端子に第２アナログ信号を入力する第２入力スイッチと、
第１基準電圧の供給を受ける第１基準電圧接続端子と、
第２基準電圧の供給を受ける第２基準電圧接続端子と、
前記第１アナログ端子から前記第１アナログ信号のサンプルデータを取り込んで保持するとともに前記第１アナログ信号の比較の対象となる比較信号を生成する第１デジタルアナログ変換器と、
前記第２アナログ端子から前記第２アナログ信号のサンプルデータを取り込んで保持するとともに前記第２アナログ信号の比較の対象となる比較信号を生成する第２デジタルアナログ変換器と、
前記第１デジタルアナログ変換器と第２デジタル変換器の出力側を相互に開閉可能に接続する第１スイッチと、
前記第１アナログ信号および第２アナログ信号の差分値と前記第１デジタルアナログ変換器の出力信号および第２デジタルアナログ変換器の出力信号の差分値とを比較する比較器と、を備え、
前記第１デジタルアナログ変換器は、複数の容量素子と前記複数の容量素子のそれぞれの入力側端子を前記第１アナログ端子、第１基準電圧端子、および第２基準電圧端子のいずれかに接続する複数の第１スイッチ群と前記複数の容量素子のそれぞれの入力側端子に対向する出力側端子を接続する第１共通端子と、を有し、
前記第２デジタルアナログ変換器は、複数の容量素子と前記複数の容量素子のそれぞれの入力側端子を前記第２アナログ端子、第１基準電圧端子、および第２基準電圧端子のい
ずれかに接続する複数の第２スイッチ群と前記複数の容量素子のそれぞれの入力側端子に対向する出力側端子を接続する第２共通端子と、を有し、
前記第１デジタルアナログ変換器の前記複数の容量素子は、その複数の容量素子全体の容量の１／２に相当する容量の第１容量素子を含み、前記第１デジタル信号のサンプルデータの取り込みが完了した後には、その第１容量素子以外の容量素子の入力側端子には前記比較器の比較の結果に基づいて前記第１基準電圧端子、および第２基準電圧端子のいずれかが接続され、前記第１容量素子の入力側端子には前記比較器の比較の結果に拘わらず前記第１基準電圧端子が接続され、
前記第２デジタルアナログ変換器の前記複数の容量素子は、その複数の容量素子全体の容量の１／２に相当する容量の第２容量素子を含み、前記第２デジタル信号のサンプルデータの取り込みが完了した後には、その第２容量素子以外の容量素子の入力側端子には前記比較器の比較の結果に基づいて前記第１基準電圧端子、および第２基準電圧端子のいずれかが接続され、前記第２容量素子の入力側端子には前記比較器の比較の結果に拘わらず前記第２基準電圧端子が接続されるアナログデジタル変換回路。
【０２６７】
（付記６）
前記第１アナログ信号の信号レベルと第２アナログ信号の信号レベルを比較する比較器と、
前記比較の結果により、第１アナログ信号と第２アナログ信号と入れ替え、第１アナログ
端子に入力される信号レベルが第２アナログ端子に入力される信号レベルよりも高くなるようにするスイッチとさらに備える付記５に記載のアナログデジタル変換器。
【符号の説明】
【０２６８】
ＣＯＭＰ１ コンパレータ
ＮＯＤＥ１
ＮＯＤＥ２
Ｓ１、Ｓ２Ｐ、Ｓ２Ｎ、Ｓ３Ｐ、Ｓ３Ｎ、Ｓ４、ＳＷ２−ＳＷ５、ＳＷ８−ＳＷ１１、ＳＷ１３、ＳＷ１４、ＳＷ１５、ＳＷ１６、ＳＷ１９、ＳＷ２０、ＳＷ２１、ＳＷ２２
スイッチ
Ｖｒｅｆｐ ＋側基準電位
Ｖｒｅｆｎ −側基準電位
ＴＯＰ＋ ＋側トッププレート
ＴＯＰ− −側トッププレート
ＮＭ７、ＮＭ８ ＮＭＯＳトランジスタ
ＰＭ７、ＰＭ８ ＰＭＯＳトランジスタ
【特許請求の範囲】
【請求項１】
第１アナログ信号が入力される第１アナログ端子と、
前記第１アナログ端子に前記第１アナログ信号を入力する第１入力スイッチと、
第２アナログ信号が入力される第２アナログ端子と、
前記第２アナログ端子に前記第２アナログ信号を入力する第２入力スイッチと、
第１基準電圧の供給を受ける第１基準電圧接続端子と、
第２基準電圧の供給を受ける第２基準電圧接続端子と、
前記第１アナログ端子から前記第１アナログ信号のサンプルデータを取り込んで保持するとともに前記第１アナログ信号の比較の対象となる第１比較信号を生成する第１デジタルアナログ変換器と、
前記第２アナログ端子から前記第２アナログ信号のサンプルデータを取り込んで保持するとともに前記第２アナログ信号の比較の対象となる第２比較信号を生成する第２デジタルアナログ変換器と、
前記第１デジタルアナログ変換器の出力側と前記第２デジタルアナログ変換器の出力側を開放または導通する第１スイッチと、
前記第１アナログ信号および前記第２アナログ信号の差分値と前記第１デジタルアナログ変換器の出力信号および前記第２デジタルアナログ変換器の出力信号の差分値とを比較する比較器と、を備え、
前記第１デジタルアナログ変換器は、第１の複数の容量素子と前記第１の複数の容量素子のそれぞれの入力側端子を前記第１アナログ端子、前記第１基準電圧端子、および前記第２基準電圧端子のいずれかに接続する複数の第１スイッチ群と前記第１の複数の容量素子のそれぞれの入力側端子に対向する出力側端子を接続する第１共通端子と、を有し、
前記第２デジタルアナログ変換器は、第２の複数の容量素子と前記第２の複数の容量素子のそれぞれの入力側端子を前記第２アナログ端子、前記第１基準電圧端子、および前記第２基準電圧端子のいずれかに接続する複数の第２スイッチ群と前記第２の複数の容量素子のそれぞれの入力側端子に対向する出力側端子を接続する第２共通端子と、を有し、
前記第１の複数の容量素子は、前記第１の複数の容量素子全体の容量の１／２に相当する容量の第１容量素子を含み、前記第１アナログ信号のサンプルデータの取り込みが完了した後には、前記第１容量素子以外の容量素子の入力側端子には前記比較器の比較の結果に基づいて前記第１基準電圧端子、および前記第２基準電圧端子のいずれかが接続され、前記第１容量素子の入力側端子には前記比較器の比較の結果に拘わらず前記第１基準電圧端子が接続され、
前記第２の複数の容量素子は、前記第２の複数の容量素子全体の容量の１／２に相当する容量の第２容量素子を含み、前記第２アナログ信号のサンプルデータの取り込みが完了した後には、前記第２容量素子以外の容量素子の入力側端子には前記比較器の比較の結果に基づいて前記第１基準電圧端子、および前記第２基準電圧端子のいずれかが接続され、前記第２容量素子の入力側端子には前記比較器の比較の結果に拘わらず前記第２基準電圧端子が接続されるアナログデジタル変換器。
【請求項２】
前記第１アナログ信号の信号レベルと前記第２アナログ信号の信号レベルを比較する比較器と、
前記比較器の結果により、前記第１アナログ信号と前記第２アナログ信号と入れ替え、前記第１アナログ端子に入力される信号レベルが第２アナログ端子に入力される信号レベルよりも高くなるようにする第２スイッチとさらに備える請求項１に記載のアナログデジタル変換器。
【請求項１】
第１アナログ信号が入力される第１アナログ端子と、
前記第１アナログ端子に前記第１アナログ信号を入力する第１入力スイッチと、
第２アナログ信号が入力される第２アナログ端子と、
前記第２アナログ端子に前記第２アナログ信号を入力する第２入力スイッチと、
第１基準電圧の供給を受ける第１基準電圧接続端子と、
第２基準電圧の供給を受ける第２基準電圧接続端子と、
前記第１アナログ端子から前記第１アナログ信号のサンプルデータを取り込んで保持するとともに前記第１アナログ信号の比較の対象となる第１比較信号を生成する第１デジタルアナログ変換器と、
前記第２アナログ端子から前記第２アナログ信号のサンプルデータを取り込んで保持するとともに前記第２アナログ信号の比較の対象となる第２比較信号を生成する第２デジタルアナログ変換器と、
前記第１デジタルアナログ変換器の出力側と前記第２デジタルアナログ変換器の出力側を開放または導通する第１スイッチと、
前記第１アナログ信号および前記第２アナログ信号の差分値と前記第１デジタルアナログ変換器の出力信号および前記第２デジタルアナログ変換器の出力信号の差分値とを比較する比較器と、を備え、
前記第１デジタルアナログ変換器は、第１の複数の容量素子と前記第１の複数の容量素子のそれぞれの入力側端子を前記第１アナログ端子、前記第１基準電圧端子、および前記第２基準電圧端子のいずれかに接続する複数の第１スイッチ群と前記第１の複数の容量素子のそれぞれの入力側端子に対向する出力側端子を接続する第１共通端子と、を有し、
前記第２デジタルアナログ変換器は、第２の複数の容量素子と前記第２の複数の容量素子のそれぞれの入力側端子を前記第２アナログ端子、前記第１基準電圧端子、および前記第２基準電圧端子のいずれかに接続する複数の第２スイッチ群と前記第２の複数の容量素子のそれぞれの入力側端子に対向する出力側端子を接続する第２共通端子と、を有し、
前記第１の複数の容量素子は、前記第１の複数の容量素子全体の容量の１／２に相当する容量の第１容量素子を含み、前記第１アナログ信号のサンプルデータの取り込みが完了した後には、前記第１容量素子以外の容量素子の入力側端子には前記比較器の比較の結果に基づいて前記第１基準電圧端子、および前記第２基準電圧端子のいずれかが接続され、前記第１容量素子の入力側端子には前記比較器の比較の結果に拘わらず前記第１基準電圧端子が接続され、
前記第２の複数の容量素子は、前記第２の複数の容量素子全体の容量の１／２に相当する容量の第２容量素子を含み、前記第２アナログ信号のサンプルデータの取り込みが完了した後には、前記第２容量素子以外の容量素子の入力側端子には前記比較器の比較の結果に基づいて前記第１基準電圧端子、および前記第２基準電圧端子のいずれかが接続され、前記第２容量素子の入力側端子には前記比較器の比較の結果に拘わらず前記第２基準電圧端子が接続されるアナログデジタル変換器。
【請求項２】
前記第１アナログ信号の信号レベルと前記第２アナログ信号の信号レベルを比較する比較器と、
前記比較器の結果により、前記第１アナログ信号と前記第２アナログ信号と入れ替え、前記第１アナログ端子に入力される信号レベルが第２アナログ端子に入力される信号レベルよりも高くなるようにする第２スイッチとさらに備える請求項１に記載のアナログデジタル変換器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１２Ｄ】
【図１３Ａ】
【図１３Ｂ】
【図１３Ｃ】
【図１４Ａ】
【図１４Ｂ】
【図１４Ｃ】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０Ａ】
【図２０Ｂ】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１２Ｄ】
【図１３Ａ】
【図１３Ｂ】
【図１３Ｃ】
【図１４Ａ】
【図１４Ｂ】
【図１４Ｃ】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０Ａ】
【図２０Ｂ】
【図２１】
【公開番号】特開２０１１−３５９４４（Ｐ２０１１−３５９４４Ａ）
【公開日】平成２３年２月１７日（２０１１．２．１７）
【国際特許分類】
【出願番号】特願２０１０−２５５４１８（Ｐ２０１０−２５５４１８）
【出願日】平成２２年１１月１５日（２０１０．１１．１５）
【分割の表示】特願２００５−３３４５６３（Ｐ２００５−３３４５６３）の分割
【原出願日】平成１７年１１月１８日（２００５．１１．１８）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２３年２月１７日（２０１１．２．１７）
【国際特許分類】
【出願日】平成２２年１１月１５日（２０１０．１１．１５）
【分割の表示】特願２００５−３３４５６３（Ｐ２００５−３３４５６３）の分割
【原出願日】平成１７年１１月１８日（２００５．１１．１８）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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