イメージセンサおよび読取装置
【課題】読取速度の高速化したイメージセンサを提供する。
【解決手段】本発明のイメージセンサ１は、ｍ（ｍは２以上の整数）個のスイッチング素子２と、スイッチング素子２の入力端子１０に接続されたｍ個の受光素子３と、スイッチング素子２をｎ（ｎは２以上の整数）個のスイッチング素子群４ごとに分割するとき、スイッチング素子２の切替端子１１に、スイッチング素子群４ごとに接続されたｎ個のシフトレジスタ５と、スイッチング素子２の出力端子１２に、スイッチング素子群４ごとに接続された加算部６と、外部から入力されたクロック信号を１／ｎクロック信号に分周し、分周した１／ｎクロック信号を、所定時間ずつ遅延させながらシフトレジスタ５にそれぞれ出力する分周遅延部７とを備えるものであって、ｍ個のスイッチング素子２の切替端子１１は、スイッチング素子２の配列順に、ｎ個のシフトレジスタ５に、シフトレジスタ５の配列順に接続されている。
【解決手段】本発明のイメージセンサ１は、ｍ（ｍは２以上の整数）個のスイッチング素子２と、スイッチング素子２の入力端子１０に接続されたｍ個の受光素子３と、スイッチング素子２をｎ（ｎは２以上の整数）個のスイッチング素子群４ごとに分割するとき、スイッチング素子２の切替端子１１に、スイッチング素子群４ごとに接続されたｎ個のシフトレジスタ５と、スイッチング素子２の出力端子１２に、スイッチング素子群４ごとに接続された加算部６と、外部から入力されたクロック信号を１／ｎクロック信号に分周し、分周した１／ｎクロック信号を、所定時間ずつ遅延させながらシフトレジスタ５にそれぞれ出力する分周遅延部７とを備えるものであって、ｍ個のスイッチング素子２の切替端子１１は、スイッチング素子２の配列順に、ｎ個のシフトレジスタ５に、シフトレジスタ５の配列順に接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサおよび読取装置に関する。
【背景技術】
【０００２】
近年、ファクシミリあるいはスキャナのように複数の受光素子により画像、文字または映像を読み取るイメージセンサが知られている（例えば、特許文献１参照）。
【０００３】
イメージセンサとしては、一般に、複数の受光素子と、複数の受光素子のそれぞれに接続された複数のスイッチング素子と、複数のスイッチング素子に接続されたシフトレジスタとを有している。このイメージセンサは、シフトレジスタがスイッチング素子に順次オン信号を出力して、複数の受光素子に蓄積された電荷を１つずつ順に読み取ることにより、画像等を読み取っている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平６−５３４７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来のイメージセンサでは、複数の受光素子に蓄積された電荷を順に読みだしていくため、受光素子に蓄積された電荷の読み取りは、１つ前の受光素子の電荷の蓄積と放電を待つ必要があり、画像等の読み取りに時間がかかるという問題があった。
【課題を解決するための手段】
【０００６】
本発明のイメージセンサは、ｍ（ｍは２以上の整数）個のスイッチング素子と、スイッチング素子の入力端子に接続されたｍ個の受光素子と、スイッチング素子をｎ（ｎは２以上の整数）個のスイッチング素子群ごとに分割するとき、スイッチング素子の切替端子に、スイッチング素子群ごとに接続され、ｎ個のシフトレジスタと、スイッチング素子の出力端子に、スイッチング素子群ごとに接続された加算部と、外部から入力されたクロック信号を１／ｎクロック信号に分周し、分周した１／ｎクロック信号を、所定時間ずつ遅延させながらシフトレジスタにそれぞれ出力する分周遅延部とを備えるものであって、スイッチング素子の配列順に、ｍ個のスイッチング素子の切替端子が、ｎ個のシフトレジスタと、シフトレジスタの配列順に接続されている。
【０００７】
本発明の読取装置は、上記に記載したイメージセンサと、イメージセンサを駆動させる駆動部とを備える。
【発明の効果】
【０００８】
本発明によれば、１つ前の受光素子の電荷の蓄積と放電を待つ必要がなく、イメージセンサの読取速度を速くすることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態であるイメージセンサを示すブロック図である。
【図２】図１に示すイメージセンサを構成する受光素子およびスイッチング素子の一部を拡大して示す回路図である。
【図３】（ａ）は図１に示す分周遅延部の一部を示す回路図であり、（ｂ）は、図１に示す分周遅延部の一部を示す回路図である。
【図４】本発明の一実施形態であるイメージセンサの一部を示す図で、主走査方向から見た断面図である。
【図５】図３（ａ）および（ｂ）に示す回路のタイミングチャートである。
【図６】図１に示すイメージセンサの出力を示すタイミングチャートである。
【図７】図１に示す加算部の一部を抜粋して示す回路図である。
【図８】本発明の一実施形態であるイメージセンサを備える読取装置の概略斜視図である。
【発明を実施するための形態】
【００１０】
本発明の第１の実施形態であるイメージセンサ１について図１〜７を用いて説明する。
【００１１】
イメージセンサ１は、ｍ（ｍは２以上の整数）個（図１では１６個）のスイッチング素子２と、スイッチング素子２の入力端子１０に接続されたｍ個の受光素子３と、を有する。また、スイッチング素子２をｎ（ｎは２以上の整数）個（図１では４個）のスイッチング素子群４ごとに分割している。スイッチング素子２の切替端子１１に、スイッチング素子群４ごとに接続されたｎ個（図１では４個）のシフトレジスタ５を有する。そして、スイッチング素子２の出力端子１２に、加算部６が接続されている。
【００１２】
受光素子３は、主走査方向である１直線上にｍ個配置されており、スイッチング素子２の入力端子１０に接続されている。受光素子３としては、光が照射されると電流を流す機能を有しており、例えば、薄膜のフォトダイオード８あるいは光伝導薄膜により構成される光電変換素子を用いることができる。ここで、本実施形態では、フォトダイオード８を用いている。また、本実施形態では、フォトダイオード８により生じた電荷を一時的に蓄えるためのコンデンサ９を備えており、このコンデンサ９とフォトダイオード８とは、並列に接続されている。
【００１３】
スイッチング素子２は、図２に示すように、入力端子１０と、切替端子１１と、出力端子１２とを有している。スイッチング素子２の入力端子１０は、受光素子３と接続されている。また、スイッチング素子２の切替端子１１は、シフトレジスタ５と接続されている。また、スイッチング素子２の出力端子１２は、加算部６と接続されている。
【００１４】
スイッチング素子２としては、ＰＮＰ型あるいはＮＰＮ型のトランジスタを例示することができる。スイッチング素子２は、切替端子１１にオン信号が入力されると、入力端子１０と出力端子１２との間で導通する機能を有している。
【００１５】
本実施形態に係るイメージセンサ１においては、ｍ個のスイッチング素子２をｎ個に分割してスイッチング素子群４を構成している。具体的には、スイッチング素子群４ａは、受光素子３ａ、３ｅ、３ｉ、３ｍおよびその受光素子３ａ、３ｅ、３ｉ、３ｍに接続されたスイッチング素子２により構成されている。また、スイッチング素子群４ｂは、受光素子３ｂ、３ｆ、３ｊ、３ｎおよびその受光素子３ｂ、３ｆ、３ｊ、３ｎに接続されたスイッチング素子２により構成されている。また、スイッチング素子群４ｃは、受光素子３ｃ、３ｇ、３ｋ、３ｏおよびその受光素子３ｃ、３ｇ、３ｋ、３ｏに接続されたスイッチング素子２により構成されている。また、スイッチング素子群４ｄは、受光素子３ｄ、３ｈ、３ｌ、３ｐおよびその受光素子３ｄ、３ｈ、３ｌ、３ｐに接続されたスイッチング素子２により構成されている。
【００１６】
なお、本明細書では、上記のように、受光素子３を説明する場合、各受光素子のそれぞれを区別して説明する場合には受光素子３ａ〜３ｐと英小文字を付して説明し、各受光素子を総称する場合あるいは各受光素子のそれぞれを区別して説明する必要がない場合には
受光素子３と英小文字を付さずに説明するものとする。
【００１７】
そして、スイッチング素子群４ａを構成するスイッチング素子２ａ、２ｅ、２ｉ、２ｍの切替端子１１はそれぞれシフトレジスタ５ａと接続されている。また、スイッチング素子２ａ、２ｅ、２ｉ、２ｍの出力端子１２はそれぞれ加算部６の出力端子Ｄ０と接続されている。また、スイッチング素子群４ｂを構成するスイッチング素子２ｂ、２ｆ、２ｊ、２ｎの切替端子１１はそれぞれシフトレジスタ５ｂと接続されている。また、スイッチング素子２ｂ、２ｆ、２ｊ、２ｎの出力端子１２はそれぞれ加算部６の出力端子Ｄ１と接続されている。また、スイッチング素子群４ｃを構成するスイッチング素子２ｃ、２ｇ、２ｋ、２ｏの切替端子１１はそれぞれシフトレジスタ５ｃと接続されている。また、スイッチング素子２ｃ、２ｇ、２ｋ、２ｏの出力端子１２はそれぞれ加算部６の出力端子Ｄ２と接続されている。また、スイッチング素子群４ｄを構成するスイッチング素子２ｄ、２ｈ、２ｌ、２ｐの切替端子１１はそれぞれシフトレジスタ５ｄと接続されている。また、スイッチング素子２ｄ、２ｈ、２ｌ、２ｐの出力端子１２はそれぞれ加算部６の出力端子Ｄ３と接続されている。
【００１８】
シフトレジスタ５は、分周遅延部７と接続されており、かつ、スイッチング素子２の切替端子１１と接続されている。シフトレジスタ５は、データを一時的に記憶し、記憶しているデータの桁をシフトさせる機能を有している。シフトレジスタ５として、例えば、Ｄフリップフロップが挙げられる。
【００１９】
加算部６は、スイッチング素子群４ａと接続された出力端子Ｄ０と、スイッチング素子群４ｂと接続された出力端子Ｄ１と、スイッチング素子群４ｃと接続された出力端子Ｄ２と、スイッチング素子群４ｄと接続された出力端子Ｄ３とを有している。そして、出力端子Ｄ０〜Ｄ３に入力されたデータを加算する機能を有する。加算部６としては、例えば、マルチプレクサが挙げられる。
【００２０】
分周遅延部７は、シフトレジスタ５と接続されており、例えば、図３（ａ）、（ｂ）に示す回路により構成することができる。分周遅延部７は、クロック信号分周遅延回路７ａとスタート信号分周遅延回路７ｂを有している。クロック信号分周遅延回路７ａは、図３（ａ）に示すように、４つのラッチ１３ａ、１３ｂ、１３ｃ、１３ｄを有しており、クロック信号（図３ではＣＬＫ）をｎ分周（図３では４分周）してＣＬＫ０を生成している。また、クロック信号をｎ分周して（図３では４分周）して、遅延させてＣＬＫ１、ＣＬＫ２、ＣＬＫ３を生成している。スタート信号分周遅延回路７ｂは、図３（ｂ）に示すように、４つのラッチ１３ｅ、１３ｆ、１３ｇ、１３ｈを有しており、スタート信号（図３ではＳＰ）をｎ分周（図３では４分周）してＳＰ０を生成している。また、スタート信号（図３ではＳＰ）をｎ分周（図３では４分周）して、遅延させてＳＰ１、ＳＰ２、ＳＰ３を生成している。なお、クロック信号分周遅延回路７ａおよびスタート信号分周遅延回路７ｂは、図３に示した回路に限定されるものではない。
【００２１】
図４は、イメージセンサ１をイメージセンサ１の主走査方向から見た断面図である。
【００２２】
イメージセンサ１は、図４に示すように、受光素子３、プラテンガラス１５、セルフォックレンズ１６および光源１４を備えており、走査方向にｍ個の受光素子３、ｍ個のセルフォックレンズ１３およびｍ個の光源１４が同ピッチ幅で配置されている。
【００２３】
そして、読み取り対象の位置１７に存在する画像等に対して光源１４から光を照射し、読み取り対象である画像等からの反射光をセルフォックレンズ１６によって受光素子３に結像し、受光素子３で画像等を読み取るように構成されている。光源１４は、例えば、発光ダイオードあるいはＥＬランプを用いることができ、受光素子３に対応してｍ個設けて
もよく、複数の発光ダイオードにより生じた光を導く導光体を、主走査方向に連なるように設けることにより光源１４を形成してもよい。
【００２４】
イメージセンサ１は、一列に配列された受光素子３により画像等を読み取る。画像等の読取方法としては、読取対象の位置１７に存在する画像等を読み取ることで、画像等の１画素分のラインを読み取ることができる。そして、図示しない駆動機構により、主走査方向と垂直な方向に駆動させることにより、読み取った画像等の１ラインを受光素子３により読み取る。この動作を繰り返すことで、画像等の全体を読み取ることができる。また、読み取る画像等が原稿あるいは写真のように移動させやすい媒体の場合、イメージセンサ１を固定しておき、原稿あるいは写真をローラーにより送ることで、原稿あるいは写真の読み取りを行なうことができる。
【００２５】
次に図５および図６を用いてイメージセンサ１の読取動作について説明する。
【００２６】
イメージセンサ１は、光源１４を動作させ、反射光をｍ個（図１においては１６個）の受光素子３により画像を読み取る。受光素子３により生成された電荷は並列に接続されているコンデンサ９に蓄電される。
【００２７】
分周遅延部７は、図５においては、外部から供給されたクロック信号を、クロック信号分周遅延回路７ａによって、１／ｎクロック信号にｎ分周してシフトレジスタ５ａに１／ｎクロック信号を供給している。また、ｎ分周した１／ｎクロック信号を、所定時間遅延させてシフトレジスタ５ｂ、５ｃ、５ｄに供給している。図１では４個のシフトレジスタ５ａ、５ｂ、５ｃ、５ｄに１／４クロック信号を供給している。クロック信号をｎ分周させることにより、クロック信号の周波数を１／ｎとすることができる。
【００２８】
そして、外部から供給されたスタート信号を、スタート信号分周遅延回路７ｂによって、１／ｎスタート信号にｎ分周してシフトレジスタ５ａに１／ｎスタート信号を供給している。また、ｎ分周した１／ｎスタート信号を、所定時間遅延させて、シフトレジスタ５ｂ、５ｃ、５ｄに供給している。図１では４個のシフトレジスタ５ａ、５ｂ、５ｃ、５ｄに１／４スタート信号を供給する。スタート信号をｎ分周させることにより、スタート信号の周波数を１／ｎとすることができる。
【００２９】
具体的には、クロック分周遅延回路７ａは、外部から供給されたクロック信号（以下、ＣＬＫと略す）を４分周して、ＣＬＫの４周期を１周期とするＣＬＫ０を生成する。また、クロック分周遅延回路７ａは、ＣＬＫを４分周して、ＣＬＫの４周期を１周期とし、ＣＬＫの１周期分遅延させたＣＬＫ１を生成する。また、クロック分周遅延回路７ａは、ＣＬＫを４分周して、ＣＬＫの４周期を１周期とし、ＣＬＫの２周期分遅延させたＣＬＫ２を生成する。また、クロック分周遅延回路７ａは、ＣＬＫを４分周して、ＣＬＫの４周期を１周期とし、ＣＬＫの３周期分遅延させたＣＬＫ３を生成する。
【００３０】
スタート信号分周遅延回路７ｂは、外部から供給されたスタート信号（以下、ＳＰと略す）に基づいて、図５に示すＳＰ０、ＳＰ１、ＳＰ２、ＳＰ３を生成する。
【００３１】
そして、図１に示すように、分周遅延部７にて生成されたＣＬＫ０およびＳＰ０は、シフトレジスタ５ａに供給される。また、分周遅延部７にて生成されたＣＬＫ１およびＳＰ１は、シフトレジスタ５ｂに供給される。また、分周遅延部７にて生成されたＣＬＫ２およびＳＰ２は、シフトレジスタ５ｃに供給される。また、分周遅延部７にて生成されたＣＬＫ３およびＳＰ３は、シフトレジスタ５ｄに供給される。
【００３２】
具体的には、ＣＬＫ０の第１周期をシフトレジスタ５ａに供給する。次に、ＣＬＫ１の
第１周期をシフトレジスタ５ｂに供給する。次に、ＣＬＫ２の第１周期をシフトレジスタ５ｃに供給する。次に、ＣＬＫ３の第１周期をシフトレジスタ５ｄに供給する。そして、ＣＬＫ３の第１周期をシフトレジスタ５ｄに供給した後に、ＣＬＫ０の第２周期をシフトレジスタ５ｂに供給する。つまり、ＣＬＫ０の第１周期〜ＣＬＫ３の第１周期を順にシフトレジスタ５ａ〜５ｄに供給した後、ＣＬＫ０の第２周期〜ＣＬＫ３の第２周期を順にシフトレジスタ５ａ〜５ｄに供給する。
【００３３】
シフトレジスタ５ａは、ＣＬＫ０をスイッチング素子２の切替端子１１に供給する。また、シフトレジスタ５ｂは、ＣＬＫ１をスイッチング素子２の切替端子１１に供給する。また、シフトレジスタ５ｃは、ＣＬＫ２をスイッチング素子２の切替端子１１に供給する。また、シフトレジスタ５ｄは、ＣＬＫ３をスイッチング素子２の切替端子１１に供給する。
【００３４】
スイッチング素子２は、入力端子１０がそれぞれオフ状態で接続されており、分周遅延部７により生成されたＣＬＫ０〜３がシフトレジスタ５に入力され、スイッチング素子２にクロック信号が入力される。そして、スイッチング素子２にクロック信号が入力され、入力端子１０と出力端子１２との電流が導通状態となり、受光素子３に蓄積された電荷を読み取り、出力させる。
【００３５】
受光素子３は、電荷の蓄電と放電を行なうことにより、加算部６へ電荷を送るため、この電荷の蓄電と放電を行なう時間が受光素子３の電荷の読取速度となる。受光素子３の電荷の読取速度は、受光素子３によって異なり、例えば、クロック周波数が５ＭＨｚのものを用いることができる。この場合、イメージセンサ１に供給するクロック周波数（分周する前の周波数）は２０ＭＨｚのものを用いることができる。
【００３６】
図６に示すように、スイッチング素子群４ａは、ＣＬＫ０の入力に伴いＯＵＴＰＵＴ０を出力する。詳細に説明すると、スイッチング素子２ａは、ＣＬＫ０の第１周期の入力に伴い、ＣＬＫの４周期分の読取時間をかけて、受光素子３ａに蓄積された電荷を読み取り、ＯＵＴＰＵＴ０を出力する。次に、スイッチング素子２ｅは、ＣＬＫ０の第２周期の入力に伴い、ＣＬＫの４周期分の読取時間をかけて、ＯＵＴＰＵＴ０を出力する。この読取作動を繰り返してＯＵＴＰＵＴ０を出力している。
【００３７】
スイッチング素子群４ｂ〜４ｄにおいても同様の読取作動を行ない、ＯＵＴＰＵＴ１〜３をそれぞれ出力している。スイッチング素子群４ｂを例示して説明すると、スイッチング素子２ｂは、ＣＬＫ１の第１周期の入力に伴い、クロック信号の４周期分の読取時間をかけて、受光素子３ｂに蓄積された電荷を読み取り、ＯＵＴＰＵＴ１を出力している。
【００３８】
つまり、スイッチング素子群４ａを構成する受光素子３ａ、３ｅ、３ｉ、３ｍの電荷を読み取る間に、並行してスイッチング素子群４ｂを構成する受光素子３ｂ、３ｆ、３ｊ、３ｎの電荷を読み取る構成となっている。また、スイッチング素子群４ａを構成する受光素子３ａ、３ｅ、３ｉ、３ｍの電荷を読み取る間に、スイッチング素子群４ｃを構成する受光素子３ｃ、３ｇ、３ｋ、３ｏの電荷を読み取る構成となっている。また、スイッチング素子群４ａを構成する受光素子３ａ、３ｅ、３ｉ、３ｍの電荷を読み取る間に、スイッチング素子群４ｄを構成する受光素子３ｄ、３ｈ、３ｌ、３ｐの電荷を読み取る構成となっている。
【００３９】
加算部６は、図７に示すような回路により構成されている。加算部６の出力端子Ｄ０〜Ｄ３に入力されたＯＵＴＰＵＴ０〜３を加算部６にて加算して、ＭＡＳＴＥＲ−ＯＵＴＰＵＴとして外部へ出力している。加算部６には、外部より２つの信号Ａ、Ｂが入力されており、クロック信号の周期に従うように順次信号Ａ、ＢのＯＮ−ＯＦＦを切り替えて、Ｏ
ＵＴＰＵＴ０〜３を加算している。
【００４０】
加算部６にて加算されたＭＡＳＴＥＲ−ＯＵＴＰＵＴは図６に示すようになる。ＭＡＳＴＥＲ−ＯＵＴＰＵＴは、受光素子３ａ〜３ｐに蓄積された電荷を読み取った出力のピークが判別できる状態で出力している。
【００４１】
なお、図６において、ＣＬＫおよびＣＬＫ０〜３に付されている番号は、ＣＬＫの周期およびＣＬＫ０〜３の周期を示している。また、ＭＡＳＴＥＲ−ＯＵＴＰＵＴおよびＯＵＴＰＵＴ０〜３に付されている番号は、ＣＬＫの周期に対応するＭＡＳＴＥＲ−ＯＵＴＰＵＴの出力およびＣＬＫ０〜３の周期に対応するＯＵＴＰＵＴ０〜３の出力を示している。
【００４２】
本発明によれば、外部から入力されたクロック信号を１／ｎクロック信号に分周し、分周した１／ｎクロック信号を、所定時間ずつ遅延させながらシフトレジスタ５にそれぞれ出力する分周遅延部７を有し、ｍ個のスイッチング素子２の切替端子１１が、スイッチング素子２の配列順に、ｎ個のシフトレジスタ５に、シフトレジスタ５の配列順に接続されていることから、各スイッチング素子群４における受光素子３の読み取りを並行して行なうことができ、受光素子３の電荷の読み取り中に次の受光素子３を読み取ることができる。そのため、前の受光素子３の蓄電および放電を待つ必要がなく、前の受光素子３の読み取りが完了する前に、次の受光素子３を読み取ることができ、イメージセンサ１全体としての読取速度を早くすることができる。
【００４３】
分周遅延部７が外部から入力されたクロック信号の１周期ずつ遅延させて各シフトレジスタ５に供給することが好ましい。それにより、すべての受光素子３において、前の受光素子３の読み取り待ちが生じることがなく、効率的にイメージセンサ１が読み取りを行なうことができる。
【００４４】
つまり、各シフトレジスタ５ａ、５ｂ、５ｃ、５ｄに１／ｎクロック信号を順に供給しており、１／ｎクロック信号の１周期が、受光素子３の読取時間と等しくなっている。そのため、シフトレジスタ５は、受光素子３が電荷を読み取った後、次の受光素子３にクロック信号が供給され、前の受光素子３の蓄電や放電を待つことなく、シフトレジスタ５に接続された受光素子３を読み取ることができる。
【００４５】
また、分周遅延部７により、クロック信号を分周して遅延させて、各シフトレジスタ５に供給して、読み取った電荷を加算部６にて加算して外部へ出力するため、外部へ出力する出力数が増えることはない。そのため、出力を受けとるためのアナログフロントエンドを多く設ける必要がなくなる。それにより、イメージセンサ１のコストが増大することを抑えることができる。
【００４６】
さらに、それぞれの受光素子３の読取速度を早くすることなく、イメージセンサ１の読取速度を早くすることができ、イメージセンサ１を構成する半導体の製造プロセスを変更することなく、簡易な設計変更でイメージセンサ１の読取速度を早くすることができる。
【００４７】
また、任意の数のスイッチング素子２および受光素子３により、スイッチング素子群４を構成するか適宜選択することができ、受光素子３のクロック周波数およびイメージセンサ１に供給されるクロック周波数に合わせて、変更することが容易であり、イメージセンサ１の設計変更を容易に行なうことができる。
【００４８】
次に、第１の実施形態であるイメージセンサ１を備える読取装置について図８を用いて説明する。
【００４９】
読取装置１８は、後述する各部材を備える本体１９と、蓋２０とにより構成されている。本体１８は、内部に、第１の実施形態に係るイメージセンサ１を備えるキャリッジ２１と、キャリッジ２１を固定するためのガイドレール２２とを備えている。また、本体１９は、内部に、ガイドレール２２上を駆動させるためのステッピングモーター２３と、ステッピングモーター２３に接続された駆動ベルト２４と、駆動制御を行なう制御部２５とを備えている。そして、本体１９の上面には原稿を載置するための原稿台２６が設けられている。
【００５０】
イメージセンサ１は、画像等を読み取る際に、まず１画素分の幅の１ラインの画像等を線状に読み取る。次に、制御部２５は、読み取った１ラインの隣の画素を読み取るために、ステッピングモーター２３を動作させて、キャリッジ２１がガイドレール２２上を１画素分隣に移動するように駆動ベルト２４を動作させる。そして、イメージセンサ１は、読み取り対象の位置１７（図４参照）にある原稿等を読み取る。この作動を複数回繰り返すことにより、原稿等全体を読み取る。つまり、主走査方向に垂直な方向にイメージセンサ１（キャリッジ２１）を移動させることにより、画像等を１画素分の幅ずつ１ラインごとに読み取る。なお、駆動部としては、上述したガイドレール２２、ステッピングモーター２３、駆動ベルト２４および制御部２５をあげることができ、イメージセンサ１（キャリッジ２１）を駆動させるための部位を駆動部と称することができる。
【００５１】
読取装置１８としては、ファックス、スキャナまたはこれらの複合機をあげることができ、ファックスまたはスキャナ等、読み取り対象が紙の場合には、イメージセンサ１に原稿を搬送するローラー等を設けてもよい。
【００５２】
また、電子黒板のような読取装置の場合には、電子黒板の枠にガイドレールを設けて、イメージセンサの主走査方向と垂直な方向にイメージセンサ１を駆動させるように、駆動ベルトやステッピングモーターを設けてもよい。
【００５３】
このように、読取装置１８は、読取速度の向上したイメージセンサ１を備えることから、読取速度の向上した読取装置１８とすることができる。
【００５４】
以上、本発明の実施の形態について詳細に説明したが、本発明は上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において、種々の変更、改良等が可能である。
【００５５】
イメージセンサ１では、入力されたクロック信号をｎ分周して１／ｎクロック信号を、クロック信号の１周期分ずつずらしてシフトレジスタ５に供給する例を示したが、これに限定されるものではない。例えば、所定時間として、イメージセンサ１に入力されたクロック信号の２周期分ずつずらしてもいいし、半周期分ずつずらしてもよい。分周して生成された１／ｎクロック信号の１周期の間に他のシフトレジスタ５に１／ｎクロック信号を供給することにより、前の受光素子３の読み取りが完了するまでに、次の受光素子３の読み取りを開始することができる。それにより、イメージセンサ１の読取速度を早くすることができる。
【００５６】
また、加算部６および分周遅延部７の一例としてそれぞれの回路を例示したが、これに限定されるものではなく、加算部６は、入力された出力を加算する機能を有する回路であればよく、分周遅延部７は、入力されたクロック信号を分周して、所定時間遅延させる機能を有する回路であればよい。
【符号の説明】
【００５７】
１：イメージセンサ
２：スイッチング素子
３：受光素子
４：スイッチング素子群
５：シフトレジスタ
６：加算部
７：分周遅延部
８：フォトダイオード
９：コンデンサ
１０：入力端子
１１：切替端子
１２：出力端子
１３：ラッチ
【技術分野】
【０００１】
本発明は、イメージセンサおよび読取装置に関する。
【背景技術】
【０００２】
近年、ファクシミリあるいはスキャナのように複数の受光素子により画像、文字または映像を読み取るイメージセンサが知られている（例えば、特許文献１参照）。
【０００３】
イメージセンサとしては、一般に、複数の受光素子と、複数の受光素子のそれぞれに接続された複数のスイッチング素子と、複数のスイッチング素子に接続されたシフトレジスタとを有している。このイメージセンサは、シフトレジスタがスイッチング素子に順次オン信号を出力して、複数の受光素子に蓄積された電荷を１つずつ順に読み取ることにより、画像等を読み取っている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平６−５３４７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来のイメージセンサでは、複数の受光素子に蓄積された電荷を順に読みだしていくため、受光素子に蓄積された電荷の読み取りは、１つ前の受光素子の電荷の蓄積と放電を待つ必要があり、画像等の読み取りに時間がかかるという問題があった。
【課題を解決するための手段】
【０００６】
本発明のイメージセンサは、ｍ（ｍは２以上の整数）個のスイッチング素子と、スイッチング素子の入力端子に接続されたｍ個の受光素子と、スイッチング素子をｎ（ｎは２以上の整数）個のスイッチング素子群ごとに分割するとき、スイッチング素子の切替端子に、スイッチング素子群ごとに接続され、ｎ個のシフトレジスタと、スイッチング素子の出力端子に、スイッチング素子群ごとに接続された加算部と、外部から入力されたクロック信号を１／ｎクロック信号に分周し、分周した１／ｎクロック信号を、所定時間ずつ遅延させながらシフトレジスタにそれぞれ出力する分周遅延部とを備えるものであって、スイッチング素子の配列順に、ｍ個のスイッチング素子の切替端子が、ｎ個のシフトレジスタと、シフトレジスタの配列順に接続されている。
【０００７】
本発明の読取装置は、上記に記載したイメージセンサと、イメージセンサを駆動させる駆動部とを備える。
【発明の効果】
【０００８】
本発明によれば、１つ前の受光素子の電荷の蓄積と放電を待つ必要がなく、イメージセンサの読取速度を速くすることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態であるイメージセンサを示すブロック図である。
【図２】図１に示すイメージセンサを構成する受光素子およびスイッチング素子の一部を拡大して示す回路図である。
【図３】（ａ）は図１に示す分周遅延部の一部を示す回路図であり、（ｂ）は、図１に示す分周遅延部の一部を示す回路図である。
【図４】本発明の一実施形態であるイメージセンサの一部を示す図で、主走査方向から見た断面図である。
【図５】図３（ａ）および（ｂ）に示す回路のタイミングチャートである。
【図６】図１に示すイメージセンサの出力を示すタイミングチャートである。
【図７】図１に示す加算部の一部を抜粋して示す回路図である。
【図８】本発明の一実施形態であるイメージセンサを備える読取装置の概略斜視図である。
【発明を実施するための形態】
【００１０】
本発明の第１の実施形態であるイメージセンサ１について図１〜７を用いて説明する。
【００１１】
イメージセンサ１は、ｍ（ｍは２以上の整数）個（図１では１６個）のスイッチング素子２と、スイッチング素子２の入力端子１０に接続されたｍ個の受光素子３と、を有する。また、スイッチング素子２をｎ（ｎは２以上の整数）個（図１では４個）のスイッチング素子群４ごとに分割している。スイッチング素子２の切替端子１１に、スイッチング素子群４ごとに接続されたｎ個（図１では４個）のシフトレジスタ５を有する。そして、スイッチング素子２の出力端子１２に、加算部６が接続されている。
【００１２】
受光素子３は、主走査方向である１直線上にｍ個配置されており、スイッチング素子２の入力端子１０に接続されている。受光素子３としては、光が照射されると電流を流す機能を有しており、例えば、薄膜のフォトダイオード８あるいは光伝導薄膜により構成される光電変換素子を用いることができる。ここで、本実施形態では、フォトダイオード８を用いている。また、本実施形態では、フォトダイオード８により生じた電荷を一時的に蓄えるためのコンデンサ９を備えており、このコンデンサ９とフォトダイオード８とは、並列に接続されている。
【００１３】
スイッチング素子２は、図２に示すように、入力端子１０と、切替端子１１と、出力端子１２とを有している。スイッチング素子２の入力端子１０は、受光素子３と接続されている。また、スイッチング素子２の切替端子１１は、シフトレジスタ５と接続されている。また、スイッチング素子２の出力端子１２は、加算部６と接続されている。
【００１４】
スイッチング素子２としては、ＰＮＰ型あるいはＮＰＮ型のトランジスタを例示することができる。スイッチング素子２は、切替端子１１にオン信号が入力されると、入力端子１０と出力端子１２との間で導通する機能を有している。
【００１５】
本実施形態に係るイメージセンサ１においては、ｍ個のスイッチング素子２をｎ個に分割してスイッチング素子群４を構成している。具体的には、スイッチング素子群４ａは、受光素子３ａ、３ｅ、３ｉ、３ｍおよびその受光素子３ａ、３ｅ、３ｉ、３ｍに接続されたスイッチング素子２により構成されている。また、スイッチング素子群４ｂは、受光素子３ｂ、３ｆ、３ｊ、３ｎおよびその受光素子３ｂ、３ｆ、３ｊ、３ｎに接続されたスイッチング素子２により構成されている。また、スイッチング素子群４ｃは、受光素子３ｃ、３ｇ、３ｋ、３ｏおよびその受光素子３ｃ、３ｇ、３ｋ、３ｏに接続されたスイッチング素子２により構成されている。また、スイッチング素子群４ｄは、受光素子３ｄ、３ｈ、３ｌ、３ｐおよびその受光素子３ｄ、３ｈ、３ｌ、３ｐに接続されたスイッチング素子２により構成されている。
【００１６】
なお、本明細書では、上記のように、受光素子３を説明する場合、各受光素子のそれぞれを区別して説明する場合には受光素子３ａ〜３ｐと英小文字を付して説明し、各受光素子を総称する場合あるいは各受光素子のそれぞれを区別して説明する必要がない場合には
受光素子３と英小文字を付さずに説明するものとする。
【００１７】
そして、スイッチング素子群４ａを構成するスイッチング素子２ａ、２ｅ、２ｉ、２ｍの切替端子１１はそれぞれシフトレジスタ５ａと接続されている。また、スイッチング素子２ａ、２ｅ、２ｉ、２ｍの出力端子１２はそれぞれ加算部６の出力端子Ｄ０と接続されている。また、スイッチング素子群４ｂを構成するスイッチング素子２ｂ、２ｆ、２ｊ、２ｎの切替端子１１はそれぞれシフトレジスタ５ｂと接続されている。また、スイッチング素子２ｂ、２ｆ、２ｊ、２ｎの出力端子１２はそれぞれ加算部６の出力端子Ｄ１と接続されている。また、スイッチング素子群４ｃを構成するスイッチング素子２ｃ、２ｇ、２ｋ、２ｏの切替端子１１はそれぞれシフトレジスタ５ｃと接続されている。また、スイッチング素子２ｃ、２ｇ、２ｋ、２ｏの出力端子１２はそれぞれ加算部６の出力端子Ｄ２と接続されている。また、スイッチング素子群４ｄを構成するスイッチング素子２ｄ、２ｈ、２ｌ、２ｐの切替端子１１はそれぞれシフトレジスタ５ｄと接続されている。また、スイッチング素子２ｄ、２ｈ、２ｌ、２ｐの出力端子１２はそれぞれ加算部６の出力端子Ｄ３と接続されている。
【００１８】
シフトレジスタ５は、分周遅延部７と接続されており、かつ、スイッチング素子２の切替端子１１と接続されている。シフトレジスタ５は、データを一時的に記憶し、記憶しているデータの桁をシフトさせる機能を有している。シフトレジスタ５として、例えば、Ｄフリップフロップが挙げられる。
【００１９】
加算部６は、スイッチング素子群４ａと接続された出力端子Ｄ０と、スイッチング素子群４ｂと接続された出力端子Ｄ１と、スイッチング素子群４ｃと接続された出力端子Ｄ２と、スイッチング素子群４ｄと接続された出力端子Ｄ３とを有している。そして、出力端子Ｄ０〜Ｄ３に入力されたデータを加算する機能を有する。加算部６としては、例えば、マルチプレクサが挙げられる。
【００２０】
分周遅延部７は、シフトレジスタ５と接続されており、例えば、図３（ａ）、（ｂ）に示す回路により構成することができる。分周遅延部７は、クロック信号分周遅延回路７ａとスタート信号分周遅延回路７ｂを有している。クロック信号分周遅延回路７ａは、図３（ａ）に示すように、４つのラッチ１３ａ、１３ｂ、１３ｃ、１３ｄを有しており、クロック信号（図３ではＣＬＫ）をｎ分周（図３では４分周）してＣＬＫ０を生成している。また、クロック信号をｎ分周して（図３では４分周）して、遅延させてＣＬＫ１、ＣＬＫ２、ＣＬＫ３を生成している。スタート信号分周遅延回路７ｂは、図３（ｂ）に示すように、４つのラッチ１３ｅ、１３ｆ、１３ｇ、１３ｈを有しており、スタート信号（図３ではＳＰ）をｎ分周（図３では４分周）してＳＰ０を生成している。また、スタート信号（図３ではＳＰ）をｎ分周（図３では４分周）して、遅延させてＳＰ１、ＳＰ２、ＳＰ３を生成している。なお、クロック信号分周遅延回路７ａおよびスタート信号分周遅延回路７ｂは、図３に示した回路に限定されるものではない。
【００２１】
図４は、イメージセンサ１をイメージセンサ１の主走査方向から見た断面図である。
【００２２】
イメージセンサ１は、図４に示すように、受光素子３、プラテンガラス１５、セルフォックレンズ１６および光源１４を備えており、走査方向にｍ個の受光素子３、ｍ個のセルフォックレンズ１３およびｍ個の光源１４が同ピッチ幅で配置されている。
【００２３】
そして、読み取り対象の位置１７に存在する画像等に対して光源１４から光を照射し、読み取り対象である画像等からの反射光をセルフォックレンズ１６によって受光素子３に結像し、受光素子３で画像等を読み取るように構成されている。光源１４は、例えば、発光ダイオードあるいはＥＬランプを用いることができ、受光素子３に対応してｍ個設けて
もよく、複数の発光ダイオードにより生じた光を導く導光体を、主走査方向に連なるように設けることにより光源１４を形成してもよい。
【００２４】
イメージセンサ１は、一列に配列された受光素子３により画像等を読み取る。画像等の読取方法としては、読取対象の位置１７に存在する画像等を読み取ることで、画像等の１画素分のラインを読み取ることができる。そして、図示しない駆動機構により、主走査方向と垂直な方向に駆動させることにより、読み取った画像等の１ラインを受光素子３により読み取る。この動作を繰り返すことで、画像等の全体を読み取ることができる。また、読み取る画像等が原稿あるいは写真のように移動させやすい媒体の場合、イメージセンサ１を固定しておき、原稿あるいは写真をローラーにより送ることで、原稿あるいは写真の読み取りを行なうことができる。
【００２５】
次に図５および図６を用いてイメージセンサ１の読取動作について説明する。
【００２６】
イメージセンサ１は、光源１４を動作させ、反射光をｍ個（図１においては１６個）の受光素子３により画像を読み取る。受光素子３により生成された電荷は並列に接続されているコンデンサ９に蓄電される。
【００２７】
分周遅延部７は、図５においては、外部から供給されたクロック信号を、クロック信号分周遅延回路７ａによって、１／ｎクロック信号にｎ分周してシフトレジスタ５ａに１／ｎクロック信号を供給している。また、ｎ分周した１／ｎクロック信号を、所定時間遅延させてシフトレジスタ５ｂ、５ｃ、５ｄに供給している。図１では４個のシフトレジスタ５ａ、５ｂ、５ｃ、５ｄに１／４クロック信号を供給している。クロック信号をｎ分周させることにより、クロック信号の周波数を１／ｎとすることができる。
【００２８】
そして、外部から供給されたスタート信号を、スタート信号分周遅延回路７ｂによって、１／ｎスタート信号にｎ分周してシフトレジスタ５ａに１／ｎスタート信号を供給している。また、ｎ分周した１／ｎスタート信号を、所定時間遅延させて、シフトレジスタ５ｂ、５ｃ、５ｄに供給している。図１では４個のシフトレジスタ５ａ、５ｂ、５ｃ、５ｄに１／４スタート信号を供給する。スタート信号をｎ分周させることにより、スタート信号の周波数を１／ｎとすることができる。
【００２９】
具体的には、クロック分周遅延回路７ａは、外部から供給されたクロック信号（以下、ＣＬＫと略す）を４分周して、ＣＬＫの４周期を１周期とするＣＬＫ０を生成する。また、クロック分周遅延回路７ａは、ＣＬＫを４分周して、ＣＬＫの４周期を１周期とし、ＣＬＫの１周期分遅延させたＣＬＫ１を生成する。また、クロック分周遅延回路７ａは、ＣＬＫを４分周して、ＣＬＫの４周期を１周期とし、ＣＬＫの２周期分遅延させたＣＬＫ２を生成する。また、クロック分周遅延回路７ａは、ＣＬＫを４分周して、ＣＬＫの４周期を１周期とし、ＣＬＫの３周期分遅延させたＣＬＫ３を生成する。
【００３０】
スタート信号分周遅延回路７ｂは、外部から供給されたスタート信号（以下、ＳＰと略す）に基づいて、図５に示すＳＰ０、ＳＰ１、ＳＰ２、ＳＰ３を生成する。
【００３１】
そして、図１に示すように、分周遅延部７にて生成されたＣＬＫ０およびＳＰ０は、シフトレジスタ５ａに供給される。また、分周遅延部７にて生成されたＣＬＫ１およびＳＰ１は、シフトレジスタ５ｂに供給される。また、分周遅延部７にて生成されたＣＬＫ２およびＳＰ２は、シフトレジスタ５ｃに供給される。また、分周遅延部７にて生成されたＣＬＫ３およびＳＰ３は、シフトレジスタ５ｄに供給される。
【００３２】
具体的には、ＣＬＫ０の第１周期をシフトレジスタ５ａに供給する。次に、ＣＬＫ１の
第１周期をシフトレジスタ５ｂに供給する。次に、ＣＬＫ２の第１周期をシフトレジスタ５ｃに供給する。次に、ＣＬＫ３の第１周期をシフトレジスタ５ｄに供給する。そして、ＣＬＫ３の第１周期をシフトレジスタ５ｄに供給した後に、ＣＬＫ０の第２周期をシフトレジスタ５ｂに供給する。つまり、ＣＬＫ０の第１周期〜ＣＬＫ３の第１周期を順にシフトレジスタ５ａ〜５ｄに供給した後、ＣＬＫ０の第２周期〜ＣＬＫ３の第２周期を順にシフトレジスタ５ａ〜５ｄに供給する。
【００３３】
シフトレジスタ５ａは、ＣＬＫ０をスイッチング素子２の切替端子１１に供給する。また、シフトレジスタ５ｂは、ＣＬＫ１をスイッチング素子２の切替端子１１に供給する。また、シフトレジスタ５ｃは、ＣＬＫ２をスイッチング素子２の切替端子１１に供給する。また、シフトレジスタ５ｄは、ＣＬＫ３をスイッチング素子２の切替端子１１に供給する。
【００３４】
スイッチング素子２は、入力端子１０がそれぞれオフ状態で接続されており、分周遅延部７により生成されたＣＬＫ０〜３がシフトレジスタ５に入力され、スイッチング素子２にクロック信号が入力される。そして、スイッチング素子２にクロック信号が入力され、入力端子１０と出力端子１２との電流が導通状態となり、受光素子３に蓄積された電荷を読み取り、出力させる。
【００３５】
受光素子３は、電荷の蓄電と放電を行なうことにより、加算部６へ電荷を送るため、この電荷の蓄電と放電を行なう時間が受光素子３の電荷の読取速度となる。受光素子３の電荷の読取速度は、受光素子３によって異なり、例えば、クロック周波数が５ＭＨｚのものを用いることができる。この場合、イメージセンサ１に供給するクロック周波数（分周する前の周波数）は２０ＭＨｚのものを用いることができる。
【００３６】
図６に示すように、スイッチング素子群４ａは、ＣＬＫ０の入力に伴いＯＵＴＰＵＴ０を出力する。詳細に説明すると、スイッチング素子２ａは、ＣＬＫ０の第１周期の入力に伴い、ＣＬＫの４周期分の読取時間をかけて、受光素子３ａに蓄積された電荷を読み取り、ＯＵＴＰＵＴ０を出力する。次に、スイッチング素子２ｅは、ＣＬＫ０の第２周期の入力に伴い、ＣＬＫの４周期分の読取時間をかけて、ＯＵＴＰＵＴ０を出力する。この読取作動を繰り返してＯＵＴＰＵＴ０を出力している。
【００３７】
スイッチング素子群４ｂ〜４ｄにおいても同様の読取作動を行ない、ＯＵＴＰＵＴ１〜３をそれぞれ出力している。スイッチング素子群４ｂを例示して説明すると、スイッチング素子２ｂは、ＣＬＫ１の第１周期の入力に伴い、クロック信号の４周期分の読取時間をかけて、受光素子３ｂに蓄積された電荷を読み取り、ＯＵＴＰＵＴ１を出力している。
【００３８】
つまり、スイッチング素子群４ａを構成する受光素子３ａ、３ｅ、３ｉ、３ｍの電荷を読み取る間に、並行してスイッチング素子群４ｂを構成する受光素子３ｂ、３ｆ、３ｊ、３ｎの電荷を読み取る構成となっている。また、スイッチング素子群４ａを構成する受光素子３ａ、３ｅ、３ｉ、３ｍの電荷を読み取る間に、スイッチング素子群４ｃを構成する受光素子３ｃ、３ｇ、３ｋ、３ｏの電荷を読み取る構成となっている。また、スイッチング素子群４ａを構成する受光素子３ａ、３ｅ、３ｉ、３ｍの電荷を読み取る間に、スイッチング素子群４ｄを構成する受光素子３ｄ、３ｈ、３ｌ、３ｐの電荷を読み取る構成となっている。
【００３９】
加算部６は、図７に示すような回路により構成されている。加算部６の出力端子Ｄ０〜Ｄ３に入力されたＯＵＴＰＵＴ０〜３を加算部６にて加算して、ＭＡＳＴＥＲ−ＯＵＴＰＵＴとして外部へ出力している。加算部６には、外部より２つの信号Ａ、Ｂが入力されており、クロック信号の周期に従うように順次信号Ａ、ＢのＯＮ−ＯＦＦを切り替えて、Ｏ
ＵＴＰＵＴ０〜３を加算している。
【００４０】
加算部６にて加算されたＭＡＳＴＥＲ−ＯＵＴＰＵＴは図６に示すようになる。ＭＡＳＴＥＲ−ＯＵＴＰＵＴは、受光素子３ａ〜３ｐに蓄積された電荷を読み取った出力のピークが判別できる状態で出力している。
【００４１】
なお、図６において、ＣＬＫおよびＣＬＫ０〜３に付されている番号は、ＣＬＫの周期およびＣＬＫ０〜３の周期を示している。また、ＭＡＳＴＥＲ−ＯＵＴＰＵＴおよびＯＵＴＰＵＴ０〜３に付されている番号は、ＣＬＫの周期に対応するＭＡＳＴＥＲ−ＯＵＴＰＵＴの出力およびＣＬＫ０〜３の周期に対応するＯＵＴＰＵＴ０〜３の出力を示している。
【００４２】
本発明によれば、外部から入力されたクロック信号を１／ｎクロック信号に分周し、分周した１／ｎクロック信号を、所定時間ずつ遅延させながらシフトレジスタ５にそれぞれ出力する分周遅延部７を有し、ｍ個のスイッチング素子２の切替端子１１が、スイッチング素子２の配列順に、ｎ個のシフトレジスタ５に、シフトレジスタ５の配列順に接続されていることから、各スイッチング素子群４における受光素子３の読み取りを並行して行なうことができ、受光素子３の電荷の読み取り中に次の受光素子３を読み取ることができる。そのため、前の受光素子３の蓄電および放電を待つ必要がなく、前の受光素子３の読み取りが完了する前に、次の受光素子３を読み取ることができ、イメージセンサ１全体としての読取速度を早くすることができる。
【００４３】
分周遅延部７が外部から入力されたクロック信号の１周期ずつ遅延させて各シフトレジスタ５に供給することが好ましい。それにより、すべての受光素子３において、前の受光素子３の読み取り待ちが生じることがなく、効率的にイメージセンサ１が読み取りを行なうことができる。
【００４４】
つまり、各シフトレジスタ５ａ、５ｂ、５ｃ、５ｄに１／ｎクロック信号を順に供給しており、１／ｎクロック信号の１周期が、受光素子３の読取時間と等しくなっている。そのため、シフトレジスタ５は、受光素子３が電荷を読み取った後、次の受光素子３にクロック信号が供給され、前の受光素子３の蓄電や放電を待つことなく、シフトレジスタ５に接続された受光素子３を読み取ることができる。
【００４５】
また、分周遅延部７により、クロック信号を分周して遅延させて、各シフトレジスタ５に供給して、読み取った電荷を加算部６にて加算して外部へ出力するため、外部へ出力する出力数が増えることはない。そのため、出力を受けとるためのアナログフロントエンドを多く設ける必要がなくなる。それにより、イメージセンサ１のコストが増大することを抑えることができる。
【００４６】
さらに、それぞれの受光素子３の読取速度を早くすることなく、イメージセンサ１の読取速度を早くすることができ、イメージセンサ１を構成する半導体の製造プロセスを変更することなく、簡易な設計変更でイメージセンサ１の読取速度を早くすることができる。
【００４７】
また、任意の数のスイッチング素子２および受光素子３により、スイッチング素子群４を構成するか適宜選択することができ、受光素子３のクロック周波数およびイメージセンサ１に供給されるクロック周波数に合わせて、変更することが容易であり、イメージセンサ１の設計変更を容易に行なうことができる。
【００４８】
次に、第１の実施形態であるイメージセンサ１を備える読取装置について図８を用いて説明する。
【００４９】
読取装置１８は、後述する各部材を備える本体１９と、蓋２０とにより構成されている。本体１８は、内部に、第１の実施形態に係るイメージセンサ１を備えるキャリッジ２１と、キャリッジ２１を固定するためのガイドレール２２とを備えている。また、本体１９は、内部に、ガイドレール２２上を駆動させるためのステッピングモーター２３と、ステッピングモーター２３に接続された駆動ベルト２４と、駆動制御を行なう制御部２５とを備えている。そして、本体１９の上面には原稿を載置するための原稿台２６が設けられている。
【００５０】
イメージセンサ１は、画像等を読み取る際に、まず１画素分の幅の１ラインの画像等を線状に読み取る。次に、制御部２５は、読み取った１ラインの隣の画素を読み取るために、ステッピングモーター２３を動作させて、キャリッジ２１がガイドレール２２上を１画素分隣に移動するように駆動ベルト２４を動作させる。そして、イメージセンサ１は、読み取り対象の位置１７（図４参照）にある原稿等を読み取る。この作動を複数回繰り返すことにより、原稿等全体を読み取る。つまり、主走査方向に垂直な方向にイメージセンサ１（キャリッジ２１）を移動させることにより、画像等を１画素分の幅ずつ１ラインごとに読み取る。なお、駆動部としては、上述したガイドレール２２、ステッピングモーター２３、駆動ベルト２４および制御部２５をあげることができ、イメージセンサ１（キャリッジ２１）を駆動させるための部位を駆動部と称することができる。
【００５１】
読取装置１８としては、ファックス、スキャナまたはこれらの複合機をあげることができ、ファックスまたはスキャナ等、読み取り対象が紙の場合には、イメージセンサ１に原稿を搬送するローラー等を設けてもよい。
【００５２】
また、電子黒板のような読取装置の場合には、電子黒板の枠にガイドレールを設けて、イメージセンサの主走査方向と垂直な方向にイメージセンサ１を駆動させるように、駆動ベルトやステッピングモーターを設けてもよい。
【００５３】
このように、読取装置１８は、読取速度の向上したイメージセンサ１を備えることから、読取速度の向上した読取装置１８とすることができる。
【００５４】
以上、本発明の実施の形態について詳細に説明したが、本発明は上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において、種々の変更、改良等が可能である。
【００５５】
イメージセンサ１では、入力されたクロック信号をｎ分周して１／ｎクロック信号を、クロック信号の１周期分ずつずらしてシフトレジスタ５に供給する例を示したが、これに限定されるものではない。例えば、所定時間として、イメージセンサ１に入力されたクロック信号の２周期分ずつずらしてもいいし、半周期分ずつずらしてもよい。分周して生成された１／ｎクロック信号の１周期の間に他のシフトレジスタ５に１／ｎクロック信号を供給することにより、前の受光素子３の読み取りが完了するまでに、次の受光素子３の読み取りを開始することができる。それにより、イメージセンサ１の読取速度を早くすることができる。
【００５６】
また、加算部６および分周遅延部７の一例としてそれぞれの回路を例示したが、これに限定されるものではなく、加算部６は、入力された出力を加算する機能を有する回路であればよく、分周遅延部７は、入力されたクロック信号を分周して、所定時間遅延させる機能を有する回路であればよい。
【符号の説明】
【００５７】
１：イメージセンサ
２：スイッチング素子
３：受光素子
４：スイッチング素子群
５：シフトレジスタ
６：加算部
７：分周遅延部
８：フォトダイオード
９：コンデンサ
１０：入力端子
１１：切替端子
１２：出力端子
１３：ラッチ
【特許請求の範囲】
【請求項１】
ｍ（ｍは２以上の整数）個のスイッチング素子と、
前記スイッチング素子の入力端子に接続されたｍ個の受光素子と、
前記スイッチング素子をｎ（ｎは２以上の整数）個のスイッチング素子群ごとに分割するとき、前記スイッチング素子の切替端子に、前記スイッチング素子群ごとに接続されたｎ個のシフトレジスタと、
前記スイッチング素子の出力端子に、前記スイッチング素子群ごとに接続された加算部と、
外部から入力されたクロック信号を１／ｎクロック信号に分周し、分周した１／ｎクロック信号を、所定時間ずつ遅延させながら前記シフトレジスタにそれぞれ出力する分周遅延部と、を備えるイメージセンサであって、
ｍ個の前記スイッチング素子の前記切替端子は、前記スイッチング素子の配列順に、ｎ個の前記シフトレジスタに、前記シフトレジスタの配列順に接続されていることを特徴とするイメージセンサ。
【請求項２】
前記分周遅延部が、前記クロック信号を１周期ずつ遅延させて前記シフトレジスタに供給する請求項１に記載のイメージセンサ。
【請求項３】
請求項１または２に記載のイメージセンサと、該イメージセンサを駆動させる駆動部と、を備えた読取装置。
【請求項１】
ｍ（ｍは２以上の整数）個のスイッチング素子と、
前記スイッチング素子の入力端子に接続されたｍ個の受光素子と、
前記スイッチング素子をｎ（ｎは２以上の整数）個のスイッチング素子群ごとに分割するとき、前記スイッチング素子の切替端子に、前記スイッチング素子群ごとに接続されたｎ個のシフトレジスタと、
前記スイッチング素子の出力端子に、前記スイッチング素子群ごとに接続された加算部と、
外部から入力されたクロック信号を１／ｎクロック信号に分周し、分周した１／ｎクロック信号を、所定時間ずつ遅延させながら前記シフトレジスタにそれぞれ出力する分周遅延部と、を備えるイメージセンサであって、
ｍ個の前記スイッチング素子の前記切替端子は、前記スイッチング素子の配列順に、ｎ個の前記シフトレジスタに、前記シフトレジスタの配列順に接続されていることを特徴とするイメージセンサ。
【請求項２】
前記分周遅延部が、前記クロック信号を１周期ずつ遅延させて前記シフトレジスタに供給する請求項１に記載のイメージセンサ。
【請求項３】
請求項１または２に記載のイメージセンサと、該イメージセンサを駆動させる駆動部と、を備えた読取装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−２３１３９３（Ｐ２０１２−２３１３９３Ａ）
【公開日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願番号】特願２０１１−９９６００（Ｐ２０１１−９９６００）
【出願日】平成２３年４月２７日（２０１１．４．２７）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．セルフォック
【出願人】（０００００６６３３）京セラ株式会社 (13,660)
【Ｆターム（参考）】
【公開日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願日】平成２３年４月２７日（２０１１．４．２７）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．セルフォック
【出願人】（０００００６６３３）京セラ株式会社 (13,660)
【Ｆターム（参考）】
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