イメージセンサ
【課題】回路面積が小さなイメージセンサを提供する。
【解決手段】このイメージセンサでは、転送信号ＴＸ＜３：０＞を生成するＴＸ用デコード部３１はラッチ回路を含む。ラッチ回路は、対応の行グループが選択され、かつセット信号ＴＸＡＤＤ＿ＳＥＴが「Ｈ」レベルにされた場合にセットされ、リセット信号ＴＸＡＤＤ＿ＲＥＳＥＴ＿Ｇ＿ｎが「Ｌ」レベルにされた場合にリセットされる。このラッチ回路は、信号の「Ｈ」レベルを電源電圧ＶＤＤから電源電圧ＶＴＸＨに変換する電圧レベルシフト回路を兼ねている。したがって、複数のラッチ回路をセットすることにより、複数の行グループを選択できる。また、電圧レベルシフト回路を別途設ける必要がない。
【解決手段】このイメージセンサでは、転送信号ＴＸ＜３：０＞を生成するＴＸ用デコード部３１はラッチ回路を含む。ラッチ回路は、対応の行グループが選択され、かつセット信号ＴＸＡＤＤ＿ＳＥＴが「Ｈ」レベルにされた場合にセットされ、リセット信号ＴＸＡＤＤ＿ＲＥＳＥＴ＿Ｇ＿ｎが「Ｌ」レベルにされた場合にリセットされる。このラッチ回路は、信号の「Ｈ」レベルを電源電圧ＶＤＤから電源電圧ＶＴＸＨに変換する電圧レベルシフト回路を兼ねている。したがって、複数のラッチ回路をセットすることにより、複数の行グループを選択できる。また、電圧レベルシフト回路を別途設ける必要がない。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はイメージセンサに関し、特に、複数行複数列に配置された複数の画素回路を備えたイメージセンサに関する。
【背景技術】
【０００２】
従来は一般にカメラといえばフィルム型のものが主流であったが、現在はデジタル型のカメラがそれに取って代わっている。また、デジタルカメラにおける画質の向上は著しく、最新型のデジタルカメラでは、フィルムカメラをしのぐ性能になっている。デジタルカメラには、ＣＣＤ方式やＣＭＯＳ方式のイメージセンサが搭載されている。
【０００３】
一般に、イメージセンサは、画素アレイ部、垂直走査回路、電圧レベルシフト回路、カラム回路、水平走査回路、出力回路、タイミングジェネレータを備える（たとえば、特許文献１参照）。画素アレイ部は、マトリックス状に配置された複数の画素を含む。各画素は、入射光を電気信号に変換する。タイミングジェネレータからの制御信号に従って走査回路が各画素を選択し、各画素で生成された電気信号はカラム回路を介して読み出され、出力回路によって外部へ出力される。
【０００４】
垂直走査回路は、アドレスデコーダなどによって構成され、タイミングジェネレータから与えられるアドレス信号に基づいて、画素アレイ部の画素を行単位で選択走査し、その選択行に対して論理回路レベルの複数の制御信号（転送信号、リセット信号、および選択信号）を出力する。電圧レベルシフト回路は、垂直走査回路から出力される論理回路レベルの各制御信号を画素駆動レベルの電圧にシフトした後、制御信号線を介して選択行の複数の画素に供給する。
【０００５】
このＣＭＯＳ方式のイメージセンサでは、動画撮影時にローリング電子シャッタ方式が採用されている。ローリング電子シャッタ方式では、互いに異なる読出行とシャッタ行（画素リセット行）を同じ１水平期間で選択する必要がある（図８参照）。また、画素に貯まった電荷(電子)を十分に吐き出すために画素リセットを複数回行なうことがあり、複数のアドレスを選択しなけれなならないことがある。このため、垂直走査回路は、読出アドレスデコーダと複数のリセットアドレスデコーダを含む。
【０００６】
各アドレスデコーダは、行選択デコーダおよび成形回路を含む。行選択デコーダは、タイミングジェネレータから与えられるアドレスに対応する行を選択する。成形回路は、選択された行を示す行選択信号と、アクティブにするタイミングを設定する成形信号とに基づいて制御信号を発生する。
【０００７】
また特許文献２では、撮像センサにおいて、画素配列における複数の行の制御を並行して行なうための駆動部の回路規模を抑制している。具体的には、記憶部に記憶されたデコード信号における複数のアクティブレベルのビットに応じて複数の行制御信号を生成し、複数の行制御信号を画素配列における複数の行へ並行して出力する。これにより、１系統の駆動部（垂直走査回路）を用いて、複数の行の制御を並行して行なうことができ、駆動部の回路規模を抑制している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−１３２４５号公報
【特許文献２】特開２０１０−１８３４５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
従来のイメージセンサでは回路面積削減について検討されているものの、イメージセンサでは低面積化の要求は高く、さらなる回路面積の削減が必要である。
【００１０】
それゆえに、この発明の主たる目的は、回路面積が小さなイメージセンサを提供することである。
【課題を解決するための手段】
【００１１】
この発明に係るイメージセンサは、複数行複数列に配置され、各々が、複数の制御信号によって制御され、入射光を電気信号に変換する複数の画素回路と、各行に対応して設けられ、それぞれ複数の制御信号を伝達するための複数の水平信号線と、それぞれ複数列に対応して設けられた複数の垂直信号線とを含む画素アレイと、複数行のうちのいずれかの行を選択する選択回路と、各制御信号に対応して設けられ、選択回路によって選択された行の対応の水平信号線を介して、その行の複数の画素回路の各々に対応の制御信号を与える制御信号発生回路と、選択回路によって選択された行の複数の画素回路から複数の垂直信号線に出力された複数の電気信号を読み出す読出回路とを備えたものである。制御信号発生回路は、各行に対応して設けられ、選択回路によって対応の行が選択されている場合は第１の信号を選択レベルにし、選択回路によって対応の行が選択されていない場合は第１の信号を非選択レベルにする論理回路と、各行に対応して設けられ、対応の第１の信号が選択レベルにされた場合にセットされて第２の信号を活性化レベルにし、リセット信号によってリセットされて第２の信号を非活性化レベルにするラッチ回路と、選択回路に同期して成形信号を発生する成形信号発生回路と、各行に対応して設けられ、対応の第２の信号が活性化レベルにされている場合に成形信号を対応の制御信号として対応の行の水平信号線に与えるゲート回路とを含む。第１の信号の選択レベルは第１の電源電圧であり、第２の信号の活性化レベルは第１の電源電圧よりも高い第２の電源電圧である。ラッチ回路は、第１の信号の電圧レベルを第１の電源電圧から第２の電源電圧に変換して第２の信号として出力する電圧レベルシフト回路を兼ねている。
【発明の効果】
【００１２】
この発明に係るイメージセンサでは、各行に対応してラッチ回路を設けたので、複数のラッチ回路をセットすることにより、複数行を選択することができる。その結果、ローリング電子シャッタを実現する場合でも、複数の行選択デコーダが不要となる。しかも、ラッチ回路が電圧レベルシフト回路を兼ねるので、素子数を減らすことができ、回路面積の縮小化を図ることができる。
【図面の簡単な説明】
【００１３】
【図１】この発明の実施の形態１によるイメージセンサの構成を示すブロック図である。
【図２】図１に示した画素アレイの構成を示すブロック図である。
【図３】図２に示した画素回路の構成を示す回路図である。
【図４】図１に示した垂直走査部の構成を示すブロック図である。
【図５】図４に示した制御回路の構成を示す回路ブロック図である。
【図６】図４に示したＴＸ用デコード部の構成を示す回路図である。
【図７】図５および図６に示した制御回路およびＴＸ用デコード部の読出動作を示すタイムチャートである。
【図８】ローリング電子シャッタ方式を説明するためのタイムチャートである。
【図９】図１〜図７で示したイメージセンサにおけるローリング電子シャッタ動作を示すタイムチャートである。
【図１０】ハイブリッド電子シャッタ方式を説明するためのタイムチャートである。
【図１１】図１〜図７で示したイメージセンサにおけるハイブリッド電子シャッタ動作を示すタイムチャートである。
【図１２】実施の形態１の変更例を示す図である。
【図１３】図１２に示した画素アレイにおけるアドレスと信号の対応関係を示す表である。
【図１４】図１２および図１３で示したイメージセンサの読出動作を示すタイムチャートである。
【図１５】この発明の実施の形態２によるイメージセンサの制御回路の構成を示す回路ブロック図である。
【図１６】図１５で説明したイメージセンサのＴＸ用デコード部の構成を示す回路図である。
【図１７】図１５および図１６に示した制御回路およびＴＸ用デコード部の読出動作を示すタイムチャートである。
【図１８】ハイブリッド電子シャッタの画素リセット終了時の転送信号を示すタイムチャートである。
【図１９】図１５〜図１８で示したイメージセンサにおけるハイブリッド電子シャッタ動作を示すタイムチャートである。
【図２０】この発明の実施の形態３によるイメージセンサの制御回路の構成を示す回路ブロック図である。
【図２１】図２０で説明したイメージセンサのＴＸ用デコード部の構成を示す回路図である。
【図２２】図２１に示した個別ラッチ回路の構成を示す回路図である。
【図２３】図２０〜図２２に示した制御回路およびＴＸ用デコード部の読出動作を示すタイムチャートである。
【図２４】ハイブリッド電子シャッタの画素リセット終了時の転送信号を示すタイムチャートである。
【図２５】図２０〜図２４で示したイメージセンサにおけるハイブリッド電子シャッタ動作を示すタイムチャートである。
【図２６】図２０〜図２４で示したイメージセンサにおける可変アドレス縮退機能を示す表である。
【図２７】図２６で示した可変アドレス縮退機能を用いたハイブリッド電子シャッタ動作を示すタイムチャートである。
【図２８】図２０〜図２４で示したイメージセンサの効果を説明するためのタイムチャートである。
【図２９】図２０〜図２４で示したイメージセンサの信号オーバーラップ機能を説明するためのタイムチャートである。
【発明を実施するための形態】
【００１４】
［実施の形態１］
この発明の本実施の形態１によるイメージセンサは、図１に示すように、画素アレイ１、垂直走査部２、水平走査部３、タイミングジェネレータ４、および出力回路５を備える。画素アレイ１は、図２に示すように、複数行複数列に配置された複数の画素回路１０と、各行に対応して設けられた３本の水平信号線ＬＲ，ＬＴ，ＬＳと、それぞれ複数列に対応して設けられた複数の垂直信号線ＬＶとを含む。
【００１５】
３本の水平信号線ＬＲ，ＬＴ，ＬＳは、それぞれ垂直走査部２からのリセット信号ＲＳＴ、転送信号ＴＸ、および選択信号ＳＥＬを伝達するために設けられている。垂直信号線ＬＶは、対応の列の画素回路１０から出力された電気信号を水平走査部３に伝達するために設けられている。
【００１６】
各画素回路１０は、図３に示すように、フォトダイオード１１、転送トランジスタ１２、リセットトランジスタ１３、増幅トランジスタ１４、および選択トランジスタ１５を含む。フォトダイオード１１は、入射光の強度に応じた量の負電荷を蓄える。フォトダイオード１１のアノードは接地電圧ＧＮＤを受け、そのカソードは転送トランジスタ１２を介して増幅トランジスタ１４のゲート（ノードＮ１２）に接続される。転送トランジスタ１２のゲートは、対応の水平信号線ＬＴに接続され、転送信号ＴＸを受ける。
【００１７】
増幅トランジスタ１４および選択トランジスタ１５は、電源電圧ＶＣＣのラインと対応の垂直信号線ＬＶとの間に直列接続される。選択トランジスタ１５のゲートは、対応の水平信号線ＬＳに接続され、選択信号ＳＥＬを受ける。リセットトランジスタ１３は、電源電圧ＶＣＣのラインと増幅トランジスタ１４のゲートとの間に接続される。リセットトランジスタ１３のゲートは、対応の水平信号線ＬＲに接続され、リセット信号ＲＳＴを受ける。
【００１８】
シャッタ（リセット）動作時は、転送信号ＴＸおよびリセット信号ＲＳＴを「Ｈ」レベルにしてトランジスタ１２，１３をオンさせ、フォトダイオード１１に蓄えられた負電荷をリセットする。転送信号ＴＸおよびリセット信号ＲＳＴを「Ｌ」レベルにしてトランジスタ１２，１３をオフさせると、入射光の強度に応じた量の電荷がフォトダイオード１１に蓄えられる。
【００１９】
読出動作時は、選択信号ＳＥＬを「Ｈ」レベルにして選択トランジスタ１５をオンさせる。次に、リセット信号ＲＳＴを所定時間だけ「Ｈ」レベルにしてリセットトランジスタ１３をオンさせ、ノードＮ１２を、電源電圧ＶＣＣよりもリセットトランジスタ１３のしきい値電圧だけ低い電圧にリセットする。このときトランジスタ１４，１５に流れる電流に基づいて、暗信号（基準信号）が生成される。次いで、転送信号ＴＸを所定時間だけ「Ｈ」レベルにして転送トランジスタ１２をオンさせ、フォトダイオード１１のカソードをノードＮ１２に接続する。このときトランジスタ１４，１５に流れる電流に基づいて、光信号が生成される。光信号は、暗信号によって補正される。
【００２０】
図１に戻って、タイミングジェネレータ４は、垂直走査部２に行選択アドレス信号および制御信号を与えるとともに、水平走査部３に列選択アドレス信号および制御信号を与える。垂直走査部２は、垂直走査回路および電圧レベルシフト回路の機能を有し、行選択アドレス信号および制御信号に従って、画素アレイ１の複数行を順次選択し、選択した行の水平信号線ＬＲ，ＬＴ，ＬＳを介して、その行の各画素回路１０にリセット信号ＲＳＴ、転送信号ＴＸ、および選択信号ＳＥＬを与える。
【００２１】
水平走査部３は、カラム回路および水平走査回路の機能を有し、垂直走査部２によって選択された行の複数の画素回路１０から複数の垂直信号線ＬＶに出力された電流を複数の光信号（または複数の暗信号）に変換する。出力回路５は、水平走査部３で生成された複数の光信号および複数の暗信号を外部に出力する。
【００２２】
図４は、垂直走査部２の構成を示すブロック図である。図４において、垂直走査部２にはタイミングジェネレータ４から、行選択アドレス信号ＡｄＮ〜Ａｄ０、アドレスによるラッチのセット信号ＴＸＡＤＤ＿ＳＥＴ，ＲＳＴＡＤＤ＿ＳＥＴ，ＳＥＬＡＤＤ＿ＳＥＴ、全ラッチのリセット信号ＴＸＡＤＤ＿ＲＥＳＥＴ＿ｎ，ＲＳＴＡＤＤ＿ＲＥＳＥＴ＿ｎ，ＳＥＬＡＤＤ＿ＲＥＳＥＴ＿ｎおよび成形信号ＴＸ＿ＤＲＶ，ＲＳＴ＿ＤＲＶ，ＳＥＬ＿ＤＲＶが供給される。画素アレイ１の複数行は、４行ずつ予め複数の行グループに分割されている。
【００２３】
垂直走査部２は、制御回路２０および信号発生回路３０を備える。制御回路２０は、プリデコーダ２１、成形信号生成回路２２、および電圧レベルシフト回路２３〜２５を含む。信号発生回路３０は、各行グループに対応して設けられたＴＸ用デコード部３１、ＲＳＴデコード部３２、およびＳＥＬ用デコード部３３を含む。
【００２４】
ここで、画素アレイ１とタイミングジェネレータ４を含む周辺回路では電源電圧を異なる値としている。画素アレイ１では性能に関係した飽和電子量を確保するため高い電源電圧が必要であり、周辺回路では電源電圧を低くすることで微細プロセスを使うことができる。これによって、消費電力と面積の削減が可能となる。そのため、垂直走査部２では電圧レベルシフタ回路が必要となる。
【００２５】
プリデコーダ２１は、行選択アドレス信号ＡｄＮ〜Ａｄ２をプリデコードして、プリデコード信号ＡｄＢ＜３：０＞〜ＡｄＦ＜３：０＞，…を生成する。たとえば、４つのプリデコード信号ＡｄＦ＜３：０＞のうちの１つの信号（たとえばＡｄＦ＜３＞）のみが「Ｈ」レベルになり、残りの３つの信号ＡｄＦ＜２：０＞はともに「Ｌ」レベルになる。
【００２６】
各行グループには、信号ＡｄＢ＜３：０＞のうちの１つの信号ＡｄＢ、信号ＡｄＣ＜３：０＞のうちの１つの信号ＡｄＣ、信号ＡｄＤ＜３：０＞のうちの１つの信号ＡｄＤなど（以下同様である）が予め割り当てられている。つまり、各行グループには、固有の行選択アドレス信号ＡｄＮ〜Ａｄ２が予め割り当てられている。ある行選択アドレス信号ＡｄＮ〜Ａｄ２が入力されると、その行選択アドレス信号ＡｄＮ〜Ａｄ２が割り当てられた行グループのプリデコード信号ＡｄＢ〜ＡｄＦ，…が全て「Ｈ」レベルになり、その行グループが選択される。
【００２７】
成形信号生成回路２２は、成形信号ＴＸ＿ＤＲＶ，ＲＳＴ＿ＤＲＶ，ＳＥＬ＿ＤＲＶとアドレス信号のうちの下位２ビットの信号Ａｄ１，Ａｄ０をプリデコードした４信号との論理積信号をアドレス成形信号ＴＸ＿ＤＲＶ＿ＡｄＡ＜３：０＞，ＲＳＴ＿ＤＲＶ＿ＡｄＡ＜３：０＞，ＳＥＬ＿ＤＲＶ＿ＡｄＡ＜３：０＞としてそれぞれデコード部３１〜３３に供給する。信号Ａｄ１，Ａｄ０をプリデコードした４信号のうちの１信号のみが「Ｈ」レベルとなるので、アドレス成形信号ＴＸ＿ＤＲＶ＿ＡｄＡ＜３：０＞のうちの１信号のみが駆動され、アドレス成形信号ＲＳＴ＿ＤＲＶ＿ＡｄＡ＜３：０＞のうちの１信号のみが駆動され、アドレス成形信号ＳＥＬ＿ＤＲＶ＿ＡｄＡ＜３：０＞のうちの１信号のみが駆動される。
【００２８】
電圧レベルシフト回路２３は、全ラッチのリセット信号ＴＸＡＤＤ＿ＲＥＳＥＴ＿ｎの電圧をレベルシフトしてＴＸ用デコード部３１に与える。電圧レベルシフト回路２４は、全ラッチのリセット信号ＲＳＴＡＤＤ＿ＲＥＳＥＴ＿ｎの電圧をレベルシフトしてＲＳＴ用デコード部３２に与える。電圧レベルシフト回路２５は、全ラッチのリセット信号ＳＥＬＡＤＤ＿ＲＥＳＥＴ＿ｎの電圧をレベルシフトしてＳＥＬ用デコード部３３に与える。
【００２９】
ＴＸ用デコード部３１は、プリデコード信号ＡｄＢ＜３：０＞〜ＡｄＦ＜３：０＞，…によって対応の行グループが選択され、かつセット信号ＴＸＡＤＤ＿ＳＥＴが活性化レベルの「Ｈ」レベルにされたことに応じてセットされ、アドレス成形信号ＴＸ＿ＤＲＶ＿ＡｄＡ＜３：０＞をレベルシフトして４行分の転送信号ＴＸ＜３：０＞を生成する。ＴＸ用デコード部３１は、リセット信号ＴＸＡＤＤ＿ＲＥＳＥＴ＿ｎが活性化レベルの「Ｌ」レベルにされたことに応じてリセットされる。
【００３０】
ＲＳＴ用デコード部３２は、プリデコード信号ＡｄＢ＜３：０＞〜ＡｄＦ＜３：０＞，…によって対応の行グループが選択され、かつセット信号ＲＳＴＡＤＤ＿ＳＥＴが活性化レベルの「Ｈ」レベルにされたことに応じてセットされ、アドレス成形信号ＲＳＴ＿ＤＲＶ＿ＡｄＡ＜３：０＞をレベルシフトして４行分のリセット信号ＲＳＴ＜３：０＞を生成する。ＲＳＴ用デコード部３２は、リセット信号ＲＳＴＡＤＤ＿ＲＥＳＥＴ＿ｎが活性化レベルの「Ｌ」レベルにされたことに応じてリセットされる。
【００３１】
ＳＥＬ用デコード部３３は、プリデコード信号ＡｄＢ＜３：０＞〜ＡｄＦ＜３：０＞，…によって対応の行グループが選択され、かつセット信号ＳＥＬＡＤＤ＿ＳＥＴが活性化レベルの「Ｈ」レベルにされたことに応じてセットされ、アドレス成形信号ＳＥＬ＿ＤＲＶ＿ＡｄＡ＜３：０＞をレベルシフトして４行分の選択信号ＳＥＬ＜３：０＞を生成する。ＳＥＬ用デコード部３３は、リセット信号ＳＥＬＡＤＤ＿ＲＥＳＥＴ＿ｎが活性化レベルの「Ｌ」レベルにされたことに応じてリセットされる。
【００３２】
図５は、制御回路２０のうちの転送信号ＴＸの生成に関連する部分を示す回路ブロック図である。図５において、制御回路２０は、プリデコーダ２１、成形信号生成回路２２、および電圧レベルシフト回路２３を備える。成形信号生成回路２２は、記憶素子ＦＦ０＜１：０＞、プリデコーダ２６、論理積回路ＡＮＤ１＜３：０＞、および電圧レベルシフト回路２７を含む。
【００３３】
また、制御回路２０には、タイミングジェネレータ４より、行選択アドレス信号ＡｄＮ〜Ａｄ０（ただし、Ｎは正の整数である）、アドレスによるラッチのセット信号ＴＸＡＤＤ＿ＳＥＴ、全ラッチのリセット信号ＴＸＡＤＤ＿ＲＥＳＥＴ＿ｎ、および成形信号ＴＸ＿ＤＲＶが供給される。
【００３４】
このイメージセンサでは、アドレス信号のビット数が多いため、ブロック分割方式とアドレス信号のプリデコード方式が使用される。プリデコーダ２１は、行選択アドレス信号ＡｄＮ〜Ａｄ０のうちの下位２ビットの信号Ａｄ１，Ａｄ０を除く上位のアドレス信号ＡｄＮ〜Ａｄ２を２ビットずつプリデコードして、プリデコード信号ＡｄＢ＜３：０＞，ＡｄＣ＜３：０＞，ＡｄＤ＜３：０＞，…を生成する。
【００３５】
成形信号生成回路２２の記憶素子ＦＦ０＜１：０＞は、アドレス信号の下位２ビットの信号Ａｄ１，Ａｄ０をアドレスによるラッチのセット信号ＴＸＡＤＤ＿ＳＥＴの立ち上り時に記憶する。アドレス信号の下位２ビットの信号Ａｄ１，Ａｄ０が供給される時間（アドレスによるラッチのセット信号ＴＸＡＤＤ＿ＳＥＴのイネーブル時）と必要な時間（成形信号ＴＸ＿ＤＲＶのイネーブル時）が異なるため、記憶素子ＦＦ０＜１：０＞が必要となる。
【００３６】
プリデコーダ２６は、記憶素子ＦＦ０＜１：０＞に取り込まれたアドレス信号の下位２ビットの信号Ａｄ１，Ａｄ０をプリデコードして４つのプリデコード信号ＡｄＡ＜３：０＞を生成する。論理積回路ＡＮＤ１＜３：０＞は、それぞれプリデコード信号ＡｄＡ＜３：０＞と成形信号ＴＸ＿ＤＲＶとの論理積信号を生成する。電圧レベルシフト回路２７は、論理積回路ＡＮＤ１＜３：０＞の出力信号を電圧変換して、４つのアドレス成形信号ＴＸ＿ＤＲＶ＿ＡｄＡ＜３：０＞を生成する。プリデコード信号ＡｄＡ＜３：０＞のうちの１信号のみが「Ｈ」レベルになるので、４つアドレス成形信号ＴＸ＿ＤＲＶ＿ＡｄＡ＜３：０＞のうちの１信号のみが駆動される。
【００３７】
また、タイミングジェネレータ４から供給される行選択アドレス信号ＡｄＮ〜Ａｄ０、アドレスによるラッチのセット信号ＴＸＡＤＤ＿ＳＥＴ、全ラッチのリセット信号ＴＸＡＤＤ＿ＲＥＳＥＴ＿ｎ、および成形信号ＴＸ＿ＤＲＶの各々の「Ｈ」レベルは電源電圧ＶＤＤがあり、各々の「Ｌ」レベルは接地電圧ＧＮＤである。電圧レベルシフト回路２３は、全ラッチのリセット信号ＴＸＡＤＤ＿ＲＥＳＥＴ＿ｎの「Ｈ」レベルを電源電圧ＶＤＤから、電源電圧ＶＤＤよりも高い電源電圧ＶＴＸＨに変換して、全ラッチのリセット信号ＴＸＡＤＤ＿ＲＥＳＥＴ＿Ｇ＿ｎを生成する。
【００３８】
電圧レベルシフト回路２７は、論理積回路ＡＮＤ１＜３：０＞の出力信号の「Ｈ」レベルを電源電圧ＶＤＤから電源電圧ＶＴＸＨに変換するとともに、論理積回路ＡＮＤ１＜３：０＞の出力信号の「Ｌ」レベルを接地電圧ＧＮＤから、接地電圧ＧＮＤよりも低い負電圧ＶＴＸＬに変換して、４つのアドレス成形信号ＴＸ＿ＤＲＶ＿ＡｄＡ＜３：０＞を生成する。
【００３９】
図６は、ＴＸ用デコード部３１の構成を示す回路図である。図５において、ＴＸ用デコード部３１は、行選択デコード回路３５、レベルシフタ３６、成形回路３７、および出力バッファ３８を含む。行選択デコード回路３５は、論理積回路ＡＮＤ２〜ＡＮＤ４、ＮチャネルＭＯＳトランジスタＱ０，Ｑ１、ＰチャネルＭＯＳトランジスタＰ０、およびインバータＩＮＶ０，ＩＮＶ１を含む。
【００４０】
各行グループには、信号ＡｄＦ＜３：０＞のうちの１つの信号ＡｄＦと、信号ＡｄＥ＜３：０＞のうちの１つの信号ＡｄＥと、信号ＡｄＤ＜３：０＞のうちの１つの信号ＡｄＤと、信号ＡｄＣ＜３：０＞のうちの１つの信号ＡｄＣと、信号ＡｄＢ＜３：０＞のうちの１つの信号ＡｄＢとが予め割り当てられている。
【００４１】
各行グループには、信号ＡｄＢ＜３：０＞のうちの１つの信号ＡｄＢ、信号ＡｄＣ＜３：０＞のうちの１つの信号ＡｄＣ、信号ＡｄＤ＜３：０＞のうちの１つの信号ＡｄＤなど（以下同様である）が予め割り当てられている。つまり、各行グループには、固有の行選択アドレス信号ＡｄＮ〜Ａｄ２が予め割り当てられている。ある行選択アドレス信号ＡｄＮ〜Ａｄ２が入力されると、その行選択アドレス信号ＡｄＮ〜Ａｄ２が割り当てられた行グループのプリデコード信号ＡｄＢ〜ＡｄＦ，…が全て「Ｈ」レベルになり、その行グループが選択される。
【００４２】
論理積回路ＡＮＤ２は、予め割り当てられた信号ＡｄＤ，ＡｄＥ，ＡｄＦ，…の全てが「Ｈ」レベルにされた場合に、ブロック選択信号ＢＳを選択レベルの「Ｈ」レベルにする。論理積回路ＡＮＤ３は、ブロック選択信号ＢＳと、予め割り当てられた信号ＡｄＢと、アドレスによるラッチのセット信号ＴＸＡＤＤ＿ＳＥＴとの論理積信号を出力する。論理積回路ＡＮＤ４は、ブロック選択信号ＢＳと、予め割り当てられた信号ＡｄＣとの論理積信号を出力する。
【００４３】
ＮチャネルＭＯＳトランジスタＱ０，Ｑ１は、ノードＮ１と接地電圧ＧＮＤのラインとの間に直列接続され、それらのゲートはそれぞれ論理積回路ＡＮＤ３，ＡＮＤ４の出力信号を受ける。ＰチャネルＭＯＳトランジスタＰ０は、電源電圧ＶＴＸＨのラインとノードＮ１との間に接続され、そのゲートは電圧レベルシフト回路２３の出力信号ＴＸＡＤＤ＿ＲＥＳＥＴ＿Ｇ＿ｎを受ける。
【００４４】
インバータＩＮＶ０は、ノードＮ１とＮ２の間に接続され、ノードＮ１に現れる信号の反転信号をノードＮ２に出力する。インバータＩＮＶ１は、ノードＮ２とＮ１の間に接続され、ノードＮ２に現れる信号の反転信号をノードＮ１に出力する。インバータＩＮＶ０，ＩＮＶ１の各々は、電源電圧ＶＴＸＨおよび接地電圧ＧＮＤによって駆動される。トランジスタＱ０，Ｑ１，Ｐ０およびインバータＩＮＶ０，ＩＮＶ１は、セットおよびリセットが可能なラッチ回路を構成する。
【００４５】
論理積回路ＡＮＤ３，ＡＮＤ４の出力信号がともに「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジスタＱ０，Ｑ１が導通してノードＮ１が「Ｌ」レベル（接地電圧ＧＮＤ）にされる。これにより、ラッチ回路がセットされ、ノードＮ２が「Ｈ」レベル（電源電圧ＶＴＸＨ）にされる。
【００４６】
ＮチャネルＭＯＳトランジスタＱ０，Ｑ１が非導通にされている場合にリセット信号ＴＸＡＤＤ＿ＲＥＳＥＴ＿Ｇ＿ｎが「Ｌ」レベルにされると、ＰチャネルＭＯＳトランジスタＰ０が導通してノードＮ１が「Ｈ」レベルにされる。これにより、ラッチ回路がリセットされ、ノードＮ２が「Ｌ」レベル（接地電圧ＧＮＤ）にされる。したがって、ラッチ回路は、信号の「Ｈ」レベルを電源電圧ＶＤＤから電源電圧ＶＴＸＨに変換する電圧レベルシフト回路を兼ねている。
【００４７】
レベルシフタ３６は、インバータＩＮＶ２、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２、およびＮチャネルＭＯＳトランジスタＱ２〜Ｑ５を含む。トランジスタＰ１，Ｑ２，Ｑ３は、電源電圧ＶＴＸＨのラインと負電圧ＶＴＸＬのラインとの間に直列接続される。トランジスタＰ２，Ｑ４，Ｑ５は、電源電圧ＶＴＸＨのラインと負電圧ＶＴＸＬのラインとの間に直列接続される。ノードＮ２に現れる信号は、トランジスタＰ１，Ｑ２のゲートに直接与えられるとともに、インバータＩＮＶ２によって反転されてトランジスタＰ２，Ｑ４のゲートに与えられる。インバータＩＮＶ２は、電源電圧ＶＴＸＨおよび接地電圧ＧＮＤによって駆動される。トランジスタＰ１，Ｑ２間のノードは、トランジスタＱ５のゲートに接続される。トランジスタＰ２，Ｑ４の間のノードＮ３は、トランジスタＱ３のゲートに接続される。ノードＮ３は、レベルシフタ３６の出力ノードとなる。
【００４８】
ノードＮ２が「Ｌ」レベルである場合は、トランジスタＰ１，Ｑ４，Ｑ５が導通するとともに、トランジスタＰ２，Ｑ２，Ｑ３が非導通となり、ノードＮ３は「Ｌ」レベル（負電圧ＶＴＸＬ）となる。ノードＮ２が「Ｈ」レベルである場合は、トランジスタＰ２，Ｑ２，Ｑ３が導通するとともに、トランジスタＰ１，Ｑ４，Ｑ５が非導通となり、ノードＮ３は「Ｈ」レベル（電源電圧ＶＴＸＨ）となる。
【００４９】
レベルシフタ３６を設けたのは、転送信号ＴＸではフォトダイオード１１の暗電流を減少させるために、転送トランジスタ１２のゲートに負電圧を与えて転送トランジスタ１２を非導通状態にしてゲート下よりの暗電流の発生を抑える必要があるからである。リセット信号ＲＳＴおよび選択信号ＳＥＬの各々については負電圧にする必要がないので、ＲＳＴ用デコード部３２およびＳＥＬ用デコード部３３ではレベルシフタ３６は不要である。
【００５０】
成形回路３７は、４つの論理積回路ＡＮＤ５＜３：０＞を含む。論理積回路ＡＮＤ５＜３：０＞の各々は、電源電圧ＶＴＸＨおよび負電圧ＶＴＸＬによって駆動される。論理積回路ＡＮＤ５＜３：０＞は、レベルシフタ３６の出力信号（ノードＮ３に現れる信号）と成形信号生成回路２２で生成された成形信号ＴＸ＿ＤＲＶ＿ＡｄＡ＜３：０＞との論理積信号を生成する。
【００５１】
出力バッファ３８は、４つのバッファＢＵＦ１＜３：０＞を含む。バッファＢＵＦ１＜３：０＞の各々は、電源電圧ＶＴＸＨおよび負電圧ＶＴＸＬによって駆動される。論理積回路ＡＮＤ２＜３：０＞の出力信号は、バッファＢＵＦ１＜３：０＞によって増強されて転送信号ＴＸ＜３：０＞となる。転送信号ＴＸ＜３：０＞は、対応の行グループの４本の水平信号線ＬＴに与えられる。
【００５２】
なお、図６の点線の四角形で囲まれている領域Ａ，Ｂ，Ｃの各々は、電源電圧が同一の領域である。領域Ａの回路は、電源電圧ＶＤＤおよび接地電圧ＧＮＤによって駆動される。領域Ｂの回路は、電源電圧ＶＴＸＨおよび接地電圧ＧＮＤによって駆動される。領域Ｃの回路は、電源電圧ＶＴＸＨおよび負電圧ＶＴＸＬによって駆動される。
【００５３】
図７は、読出動作時における転送信号ＴＸ＜３：０＞を示すタイムチャートである。図７において、読出動作は、インバータＩＮＶ０，ＩＮＶ１を含むラッチ回路をセットするステップＳ１と、信号ＴＸを成形するステップＳ２と、そのラッチ回路をリセットするステップＳ３とを含む。
【００５４】
ステップＳ１では、アドレスによるラッチのセット信号ＴＸＡＤＤ＿ＳＥＴをイネーブルにして、下位２ビットを除くアドレス信号ＡｄＮ〜Ａｄ２によって選択している行グループのラッチ回路をセットする（ラッチ回路を選択状態にする）。同時に、成形信号生成回路２２の記憶素子ＦＦ０＜１：０＞では、下位２ビットのアドレス信号Ａｄ１，Ａｄ０を記憶する。ラッチ回路をセットすると、成形回路３７の４つの論理積回路ＡＮＤ５＜３：０＞の一方の入力ノードＮ３が「Ｈ」レベルとなる。
【００５５】
ステップＳ２では、成形信号ＴＸ＿ＤＲＶをアサート／ネゲートすることでアドレスで選択された転送信号の１信号（０行目の読出しではＴＸ＜０＞）が駆動される。成形信号生成回路２２の記憶素子ＦＦ０＜１：０＞で記憶した下位２ビットのアドレス信号Ａｄ１，Ａｄ０が選択している成形信号ＴＸ＿ＤＲＶ＿ＡｄＡ＜３：０＞の１信号が成形信号ＴＸ＿ＤＲＶと同相で動作し、成形回路３７および出力バッファ３８を介して対応の水平信号線ＬＴに出力される。
【００５６】
ステップＳ３では、全ラッチのリセット信号ＴＸＡＤＤ＿ＲＥＳＥＴ＿ｎをイネーブルにして、選択している行グループのラッチ回路をリセットする（ラッチ回路を非選択状態にする）。そして、次の行の動作に備える。以上の３つのステップＳ１〜Ｓ３を、行選択アドレス信号ＡｄＮ〜Ａｄ０をインクリメント（＋１）して、行ごとに繰り返す。
【００５７】
ＲＳＴ用デコード部３２およびＳＥＬ用デコード部３３の各々も、ＴＸ用デコード部３１と同様の構成である。ただし、ＲＳＴ用デコード部３２およびＳＥＬ用デコード部３３では、レベルシフタ３６は不要であり、ノードＮ２に現れる信号がそのまま成形回路３７に与えられる。また、成形回路３７および出力バッファ３８の各々は、電源電圧ＶＴＸＨおよび接地電圧ＧＮＤによって駆動される。
【００５８】
（ローリング電子シャッタ方式）
図８は、このイメージセンサにおけるローリング電子シャッタ方式を示すタイムチャートである。図８において、ローリングシャッタ方式では、たとえば時刻ｔ０から全画素行が１行ずつ順次リセットされる。全画素行がリセットされる前の時刻ｔ１から全画素行の電気信号を１行分ずつ順次読み出す。時刻ｔ０から時刻ｔ１までの時間が露光時間となる。
【００５９】
ローリング電子シャッタ方式では、読出し行とシャッタ行（画素リセット行）すなわち異なる２つの行を同じ１水平期間で選択する必要がある。図８では、時刻ｔ４に当たる１水平期間において、読出し行１とシャッタ（画素リセット）行２を選択する必要がある。また、画素に貯まった電荷(電子)を十分吐き出すために画素リセットを複数回行なうことがある。この場合、複数のシャッタ行を選択する必要がある。
【００６０】
図９は、図１〜図７で示したイメージセンサにおけるローリング電子シャッタ方式を示すタイムチャートである。図９において、１水平期間内において、読出し行とシャッタ行（画素リセット行）が同じ１水平期間で選択される。１水平期間におけるローリング電子シャッタ方式は、５つのステップＳ１１〜Ｓ１５に分けられる。
【００６１】
ステップＳ１１では、読出アドレスＸＲに対応する行のラッチ回路をセットする。すなわち図９（ａ）〜（ｄ）に示すように、読出アドレスＸＲを示す行選択アドレス信号ＡｄＮ〜Ａｄ０を与えるとともに、セット信号ＴＸＡＤＤ＿ＳＥＴ，ＲＳＴＡＤＤ＿ＳＥＴ，ＳＥＬＡＤＤ＿ＳＥＴを所定時間だけ「Ｈ」レベルにして、読出アドレスＸＲに対応する行のラッチ回路をセットする（時刻ｔ１）。
【００６２】
ステップＳ１２では、読出しに対応する各信号を成形する。すなわち図９（ｈ）〜（ｍ）に示すように、読出用の成形信号ＴＸ＿ＤＲＶ，ＲＳＴ＿ＤＲＶ，ＳＥＬ＿ＤＲＶを生成して、転送信号ＴＸ＜ＸＲ＞、リセット信号ＲＳＴ＜ＸＲ＞、選択信号ＳＥＬ＜ＸＲ＞を出力する。選択信号ＳＥＬ＜ＸＲ＞は、時刻ｔ２〜ｔ７で「Ｈ」レベルにされる。リセット信号ＲＳＴ＜ＸＲ＞は、時刻ｔ３〜ｔ４で「Ｈ」レベルにされる。転送信号ＴＸ＜ＸＲ＞は、時刻ｔ５〜ｔ６で「Ｈ」レベルにされる。
【００６３】
選択信号ＳＥＬ＜ＸＲ＞が「Ｈ」レベルにされると（時刻ｔ２）、図３で示した画素回路１０の選択トランジスタ１５が導通する。リセット信号ＲＳＴ＜ＸＲ＞が「Ｈ」レベルにされと（時刻ｔ３）、画素回路１０のリセットトランジスタ１３が導通してノードＮ１２が電源電圧ＶＣＣにリセットされる。リセット信号ＲＳＴ＜ＸＲ＞が「Ｌ」レベルにされると（時刻ｔ４）、リセットトランジスタ１３が非導通になり、電源電圧ＶＣＣのラインからトランジスタ１４，１５を介して垂直信号線ＬＶに暗電流が流れ、暗信号が読み出される。
【００６４】
転送信号ＴＸ＜ＸＲ＞が「Ｈ」レベルにされると（時刻ｔ５）、転送トランジスタ１２が導通し、フォトダイオード１１に発生した電荷に応じた電圧がノードＮ１２に現れる。転送信号ＴＸ＜ＸＲ＞が「Ｌ」レベルにされると（時刻ｔ６）、転送トランジスタ１２が非導通になり、ノードＮ１２の電圧に応じた値の光電流が電源電圧ＶＣＣのラインからトランジスタ１４，１５を介して垂直信号線ＬＶに流れ、光信号が読み出される。選択信号ＳＥＬ＜ＸＲ＞が「Ｌ」レベルにされると（時刻ｔ７）、選択トランジスタ１５が非導通になり、読出動作が終了する。
【００６５】
ステップＳ１３では、シャッタアドレスＸＳに対応する転送信号ＴＸおよびリセット信号ＲＳＴ用のラッチ回路をセットする。すなわち図９（ａ）〜（ｃ）に示すように、シャッタアドレスＸＳを示す行選択アドレス信号ＡｄＮ〜Ａｄ０を与えるとともに、セット信号ＴＸＡＤＤ＿ＳＥＴ，ＲＳＴＡＤＤ＿ＳＥＴを所定時間だけ「Ｈ」レベルにして、シャッタアドレスＸＳに対応する行のラッチ回路をセットする（時刻ｔ８）。
【００６６】
ステップＳ１４では、転送信号ＴＸとリセット信号ＲＳＴを成形する。すなわち図９（ｈ）（ｉ）（ｎ）（ｏ）に示すように、シャッタ動作用の成形信号ＴＸ＿ＤＲＶ，ＲＳＴ＿ＤＲＶを生成して、転送信号ＴＸ＜ＸＳ＞およびリセット信号ＲＳＴ＜ＸＳ＞を出力する。リセット信号ＲＳＴ＜ＸＳ＞は、時刻ｔ９〜ｔ１２で「Ｈ」レベルにされる。転送信号ＴＸ＜ＸＳ＞は、時刻ｔ１０〜ｔ１１で「Ｈ」レベルにされる。
【００６７】
リセット信号ＲＳＴ＜ＸＳ＞および転送信号ＴＸ＜ＸＳ＞が「Ｈ」レベルにされと（時刻ｔ９，ｔ１０）、画素回路１０のトランジスタ１２，１３が導通してフォトダイオード１１に発生した負電荷が除去されてフォトダイオード１１がリセットされる。リセット信号ＲＳＴ＜ＸＳ＞および転送信号ＴＸ＜ＸＳ＞が「Ｌ」レベルにされと（時刻ｔ１１，ｔ１２）、画素回路１０のトランジスタ１２，１３が非導通になり、フォトダイオード１１において負電荷の蓄積が再開される。
【００６８】
ステップＳ１５では、各信号のラッチ回路をリセットする。すなわち図９（ｅ）〜（ｇ）に示すように、リセット信号ＴＸＡＤＤ＿ＲＥＳＥＴ＿ｎ，ＲＳＴＡＤＤ＿ＲＥＳＥＴ＿ｎ，ＳＥＬＡＤＤ＿ＲＥＳＥＴ＿ｎを「Ｌ」レベルにして、全ラッチ回路をリセットする（時刻ｔ１４）。
【００６９】
なお、図９（ｋ）（ｌ）に示すように、ステップＳ１４において転送信号ＴＸとリセット信号ＲＳＴの各々を読出し行においても駆動しているが、既に読出動作を終了しているので問題ない。
【００７０】
（ハイブリッド電子シャッタ方式）
ＣＭＯＳ方式のイメージセンサでは、露光期間を決める方式として、メカシャッタ方式、ローリング電子シャッタ方式、両方式を組み合わせたハイブリッド電子シャッタ方式が存在する。ハイブリッド電子シャッタ方式は、露光開始を電子シャッタで実施し、露光終了をメカシャッタで実施する方式である。一般に、メカシャッタ方式は静止画の撮影に使用され、ローリング電子シャッタ方式は動画の撮影に使用されるが、ローリング電子シャッタ方式でも静止画の撮影は可能である。静止画の撮影において、ハイブリッド電子シャッタ方式は、メカシャッタ方式およびローリング電子シャッタ方式にない利点がある。
【００７１】
図１０（ａ）〜（ｃ）は、それぞれハイブリッド電子シャッタ、通常メカシャッタ、およびローリング電子シャッタによる静止画の撮影方法を示すタイムチャートである。ハイブリッド電子シャッタでは、露光の開始を電子シャッタで実施するので、露光開始前にメカシャッタを開けておく。各行の露光時間を一定にするため、電子シャッタによる露光開始である画素リセットの終了をメカシャッタを閉める動作に合わせる。ハイブリッド電子シャッタは、ライブビューモードから静止画を撮影する場合に使用することができる。
【００７２】
ファインダーではなく背面の液晶画面で構図を確認しながら撮影する場合に、液晶画面に動作を写すことをライブビューという。一般に、ライブビューでは、ローリング電子シャッタ機能を用いた動画の撮影を繰返し行なう。ライブビューモードから静止画を撮影する場合、通常のメカシャッタによる静止画撮影と比較して、ハイブリッド電子シャッタによる静止画撮影では、メカシャッタの開閉動作を省略することができるので高速に撮影できる。また、ローリング電子シャッタによる静止画撮影と比較して、ハイブリッド電子シャッタによる静止画撮影では、メカシャッタを閉じるので光を当て続けることによるブルーミングの発生を防ぐことができ、画質が向上する。なお、ブルーミングとは、あるフォトダイオード１１に強い光が照射された場合、そのフォトダイオード１１から電荷が溢れて周辺の他のフォトダイオード１１に供給されることを言う。
【００７３】
図１１（ａ）〜（ｄ）は、図１〜図７で示したイメージセンサにおけるハイブリッド電子シャッタ方式を示すタイムチャートである。ハイブリッド電子シャッタ方式を実施する場合は、下位２ビットのアドレス信号Ａｄ１，Ａｄ０をプリデコードした信号ＡｄＡ＜３：０＞はともに「Ｈ」レベルに維持される。
【００７４】
図１１（ａ）〜（ｄ）において、時刻ｔ０〜ｔ１において行選択アドレス信号ＡｄＮ〜Ａｄ２を順次インクリメントして全ＲＳＴ用デコード部３２のラッチ回路を順次セットする。これにより、全行のリセット信号ＲＳＴが「Ｈ」レベルに活性化（アサート）される。転送信号ＴＸの活性化および非活性化（ネゲート）は、３つのステップＳ２１〜Ｓ２３に分けて行なわれる。
【００７５】
ステップＳ２１では、行選択アドレス信号ＡｄＮ〜Ａｄ２を順次インクリメント（＋１）して全ＴＸ用デコード部３１のラッチ回路を順次セットする（時刻ｔ２〜ｔ３）。これにより、全行の転送信号ＴＸが「Ｈ」レベルに活性化される。
【００７６】
ステップＳ２２では、全ラッチのリセット信号ＴＸＡＤＤ＿ＲＥＳＥＴ＿ｎを「Ｌ」レベルにして、全ＴＸ用デコード部３１のラッチ回路をリセットする。これにより、全行の転送信号ＴＸが一旦、「Ｌ」レベルに非活性化される。
【００７７】
ステップＳ２３では、行選択アドレス信号ＡｄＮ〜Ａｄ２を所定の周期で順次デクリメント（−１）するとともに、所定の周期で全ラッチのリセット信号ＴＸＡＤＤ＿ＲＥＳＥＴ＿ｎを「Ｌ」レベルにする（時刻ｔ４〜ｔ５）。これにより、全行の転送信号ＴＸが所定時間ずつ「Ｈ」レベルにされ、メカシャッタと同様のタイミングで電子シャッタが駆動される。
【００７８】
時刻ｔ６において、全ラッチのリセット信号ＲＳＴＡＤＤ＿ＲＥＳＥＴ＿ｎが「Ｌ」レベルにされて、全行のリセット信号ＲＳＴが「Ｌ」レベルに非活性化される。時刻ｔ７〜ｔ８において、メカシャッタが閉じられてハイブリッド電子シャッタによる静止画の撮影が終了する。
【００７９】
以上のように、この実施の形態１では、行選択デコード回路３５に「Ｈ」レベル側の電圧レベルシフト機能を持たせたので、「Ｈ」レベル側の電圧レベルシフト回路を別途設ける場合に比べ、素子数の低減化、回路面積の縮小化を図ることができる。
【００８０】
また、複数（本実施の形態１では４つ）の行で１つの電圧レベルシフト機能付き行選択デコード回路３５を共用するので、回路面積の縮小化を図ることができる。特に、ＴＸ用デコード部３１では、画素性能に関係した暗電流を小さくするために転送信号ＴＸの「Ｌ」レベルを負電圧にする場合、接地電圧ＧＮＤを負電圧にレベルシフトするレベルシフタ３６が必要であり、そのレベルシフタ３６も複数の行で共用できるので、さらに、回路面積の縮小化を図ることができる。
【００８１】
また、行選択デコード回路３５にラッチ回路を設けたので、アドレスによるラッチ回路のセットを読出し行とリセット行で繰り返すことで、２つの行を容易に選択することができる。その結果、読出動作とリセット動作に対する１つの行選択デコード回路３５の共用が可能となり、回路面積の縮小化を図ることができる。
【００８２】
なお、本実施の形態１では、４つの行で行選択デコード回路３５を共用したが、２のＫ乗個（ただし、Ｋは正の整数である）のうちの所望の数の行で行選択デコード回路３５を共用することが可能である。また、１つの行に行選択デコード回路３５を設けることも可能である。
【００８３】
また、本実施の形態１では、１つのフォトダイオード１１に対して４つのトランジスタ１２〜１５を設けた４Ｔｒ型の画素回路１０を備えたイメージセンサについて説明したが、画素の開口率を拡大するために、画素共用型の構造（２．５Ｔｒ型画素、１．７５Ｔｒ型画素）を持つ画素が存在する。転送トランジスタ１２を除く他の３つのトランジスタ１３〜１５を２つの画素で共用したのが２．５Ｔｒ型画素であり、４つの画素で共用したのが１．７５Ｔｒ型画素である。Ｔｒの数字は１画素に対応するトランジスタ数を示している。２．５Ｔｒ型画素では、転送信号ＴＸの本数に対するリセット信号ＲＳＴと選択信号ＳＥＬの本数が４Ｔｒ型画素の１／２になる。１．７５Ｔｒ型画素では、転送信号ＴＸの本数に対するリセット信号ＲＳＴと選択信号ＳＥＬの本数が４Ｔｒ型画素の１／４になる。
【００８４】
本実施の形態１では、全種類の信号ＴＸ，ＲＳＴ，ＳＥＬに対して、電圧レベルシフト機能付き行選択デコード回路の共用化を行なっているが、２．５Ｔｒ型画素や１．７５Ｔｒ型画素の場合、転送信号ＴＸのみに対して電圧レベルシフト機能付き行選択デコード回路３５の共用化を図ることで、アドレス系統の簡略化を行なうことができる。２．５Ｔｒ型画素の場合はアドレスの下位１ビット、１．７５Ｔｒ型画素の場合はアドレスの下位２ビット分を多く共用化することで、共用化部分の上位のアドレスをリセット信号ＲＳＴおよび選択信号ＳＥＬと同じにすることができる。
【００８５】
次に、１．７５Ｔｒ型画素回路を用いたイメージセンサにおいて行選択デコード回路３５にラッチを持たせていることで、回路を単純化できる例を示す。図１２は、複数組の１．７５Ｔｒ型画素回路４０〜４３を含む画素アレイを示す図である。図１２において、この画素アレイでは、同じ組の４つの画素回路４０〜４３でトランジスタが共用される。各組の画素回路４０〜４３は、列方向に一列に配列されている。
【００８６】
この１．７５Ｔｒ型画素回路では、素子を効率よく詰め込むために、偶数列と奇数列で、画素回路４０〜４３が２画素分だけ列方向にずれている。このため、偶数列と奇数列で異なる選択信号ＳＥＬおよびリセット信号ＲＳＴを用いる必要がある。偶数列では選択信号ＳＥＬＲおよびリセット信号ＲＳＴＲが使用され、奇数列では選択信号ＳＥＬＢおよびリセット信号ＲＳＴＢが使用される。図１２では、偶数列では選択信号ＳＥＬＲ＜０＞およびリセット信号ＲＳＴＲ＜０＞が使用され、奇数列では選択信号ＳＥＬＢ＜０＞およびリセット信号ＲＳＴＢ＜０＞が使用される。
【００８７】
このような場合に、ラッチ回路を設けずに論理回路で対応する場合、行をまたがったＯＲ回路のような複雑な回路構成が必要である。しかし、本実施の形態１では、ラッチ回路を設けたので、複雑な回路構成は不要である。
【００８８】
図１３は、図１２に示した画素アレイにおけるアドレスＡｄと信号ＴＸ，ＳＥＬＲ，ＲＳＴＲ，ＳＥＬＢ，ＲＳＴＢの対応関係を示す表である。図１３から分かるように、転送信号ＴＸの番号は、アドレス”Ａｄ”がインクリメントされる毎に増大し、選択信号ＳＥＬＢおよびリセット信号ＲＳＴＢの各々の番号は、アドレス”Ａｄ”が０から４だけ増加する毎に１だけ増加する。これに対して選択信号ＳＥＬＲおよびリセット信号ＲＳＴＲの各々の番号は、アドレス”Ａｄ”が２から４だけ増加する毎に１だけ増加する。したがって、アドレス”Ａｄ”をデコードして信号ＴＸ，ＳＥＬＢ，ＲＳＴＢを選択し、アドレス”Ａｄ−２”をデコードして信号ＳＥＬＲ，ＲＳＴＲを選択すればよい。
【００８９】
図１４（ａ）〜（ｕ）は、図１２および図１３で示したイメージセンサにおける読出動作を示すタイムチャートである。図１４（ａ）〜（ｕ）において、１水平期間における読出動作は、３つのステップＳ３１〜Ｓ３３に分けられる。
【００９０】
ステップＳ３１では、読出アドレスＸＲに対応する行のラッチ回路をセットする。すなわち図１４（ａ）〜（ｄ）に示すように、読出アドレスＸＲを示す行選択アドレス信号ＡｄＮ〜Ａｄ０を与えるとともに、セット信号ＴＸＡＤＤ＿ＳＥＴ，ＲＳＴＢＡＤＤ＿ＳＥＴ，ＳＥＬＢＡＤＤ＿ＳＥＴを所定時間だけ「Ｈ」レベルにして、読出アドレスＸＲに対応する行のラッチ回路をセットする（時刻ｔ１）。
【００９１】
また、読出アドレスＸＲ−２を示す行選択アドレス信号ＡｄＮ〜Ａｄ０を与えるとともに、セット信号ＲＳＴＲＡＤＤ＿ＳＥＴ，ＳＥＬＲＡＤＤ＿ＳＥＴを所定時間だけ「Ｈ」レベルにして、読出アドレスＸＲ−２に対応する行のラッチ回路をセットする（時刻ｔ２）。
【００９２】
ステップＳ３２では、読出しに対応する各信号を成形する。すなわち図１４（ｌ）〜（ｐ）に示すように、読出用の成形信号ＴＸ＿ＤＲＶ，ＲＳＴＲ＿ＤＲＶ，ＲＳＴＢ＿ＤＲＶ，ＳＥＬＲ＿ＤＲＶ，ＳＥＬＢ＿ＤＲＶを生成して、転送信号ＴＸ＜ＸＲ＞、リセット信号ＲＳＴＲ＜ＸＲ＞，ＲＳＴＢ＜ＸＲ＞、選択信号ＳＥＬＲ＜ＸＲ＞，ＳＥＬＢ＜ＸＲ＞を出力する。選択信号ＳＥＬＲ＜ＸＲ＞，ＳＥＬＢ＜ＸＲ＞は、時刻ｔ３〜ｔ８で「Ｈ」レベルにされる。リセット信号ＲＳＴＲ＜ＸＲ＞，ＲＳＴＢ＜ＸＲ＞は、時刻ｔ４〜ｔ５で「Ｈ」レベルにされる。転送信号ＴＸ＜ＸＲ＞は、時刻ｔ６〜ｔ７で「Ｈ」レベルにされる。
【００９３】
たとえば偶数列において、選択信号ＳＥＬＲ＜ＸＲ＞が「Ｈ」レベルにされると（時刻ｔ３）、画素回路４０〜４３の選択トランジスタ１５が導通する。リセット信号ＲＳＴＲ＜ＸＲ＞が「Ｈ」レベルにされと（時刻ｔ４）、画素回路４０〜４３のリセットトランジスタ１３が導通してノードＮ１２が電源電圧ＶＣＣにリセットされる。リセット信号ＲＳＴＲ＜ＸＲ＞が「Ｌ」レベルにされると（時刻ｔ５）、リセットトランジスタ１３が非導通になり、電源電圧ＶＣＣのラインからトランジスタ１４，１５を介して垂直信号線ＬＶに暗電流が流れ、暗信号が読み出される。
【００９４】
転送信号ＴＸ＜ＸＲ＞が「Ｈ」レベルにされると（時刻ｔ６）、選択された画素回路（たとえば４０）の転送トランジスタ１２が導通し、フォトダイオード１１に発生した電荷に応じた電圧がノードＮ１２に現れる。転送信号ＴＸ＜ＸＲ＞が「Ｌ」レベルにされると（時刻ｔ７）、転送トランジスタ１２が非導通になり、ノードＮ１２の電圧に応じた値の光電流が電源電圧ＶＣＣのラインからトランジスタ１４，１５を介して垂直信号線ＬＶに流れ、光信号が読み出される。選択信号ＳＥＬＲ＜ＸＲ＞が「Ｌ」レベルにされると（時刻ｔ８）、選択トランジスタ１５が非導通になる。
【００９５】
ステップＳ３３では、各信号のラッチ回路をリセットする。すなわち図１４（ｇ）〜（ｋ）に示すように、リセット信号ＴＸＡＤＤ＿ＲＥＳＥＴ＿ｎ，ＲＳＴＲＡＤＤ＿ＲＥＳＥＴ＿ｎ，ＲＳＴＢＡＤＤ＿ＲＥＳＥＴ＿ｎ，ＳＥＬＲＡＤＤ＿ＲＥＳＥＴ＿ｎ，ＳＥＬＢＡＤＤ＿ＲＥＳＥＴ＿ｎを「Ｌ」レベルにして、全ラッチ回路をリセットする（時刻ｔ９）。このように、行選択デコード回路にラッチ回路を持たせていることで、アドレスによるラッチのセットを１回多く実施するだけで、１．７５Ｔｒ型画素回路を用いたイメージセンサにおける読出動作を容易に行なうことができる。
【００９６】
［実施の形態２］
図１５は、この発明の実施の形態２によるイメージセンサの制御回路５０の構成を示す回路ブロック図であって、図５と対比される図である。図１５において、制御回路５０が制御回路２０と異なる点は、電圧レベルシフト回路２３が除去され、成形信号生成回路２２が成形信号生成回路５１で置換されている点である。成形信号生成回路５１は、成形信号生成回路２２に論理和回路ＯＲ１＜３：０＞を追加したものである。
【００９７】
論理和回路ＯＲ１＜３：０＞は、プリデコーダ２６の出力信号ＡｄＡ＜３：０＞と成形信号ＴＸＡＬＬ＿ＤＲＶとの論理和信号を生成し、生成した４つの論理和信号を論理積回路ＡＮＤ１＜３：０＞に与える。成形信号ＴＸＡＬＬ＿ＤＲＶが「Ｈ」レベルにされると、論理和回路ＯＲ１＜３：０＞の４つの出力信号がともに「Ｈ」レベルになり、成形信号ＴＸ＿ＤＲＶ＿ＡｄＡ＜３：０＞がともに「Ｈ」レベルになる。
【００９８】
図１６は、このイメージセンサの制御回路５０およびＴＸ用デコード部５２の構成を示す回路ブロック図であって、図６と対比される図である。図１６において、ＴＸ用デコード部５２がＴＸ用デコード部３１と異なる点は、行選択デコード回路３５が行選択デコード回路５３で置換されている点である。行選択デコード回路５３は、行選択デコード回路３５のＰチャネルＭＯＳトランジスタＰ０を論理積回路ＡＮＤ６およびＮチャネルＭＯＳトランジスタＱ６，Ｑ７で置換したものである。
【００９９】
ＮチャネルＭＯＳトランジスタＱ６，Ｑ７は、ノードＮ２と接地電圧ＧＮＤのラインとの間に直列接続される。論理積回路ＡＮＤ６は、ブロック選択信号ＢＳと、プリデコード信号ＡｄＢ＜３：０＞のうちの、対応の行グループに予め割り当てられたプリデコード信号（たとえばＡｄＡ３）と、アドレスによるラッチのリセット信号ＴＸＡＤＤ＿ＲＥＳＥＴとの論理積信号を生成し、その論理積信号をトランジスタＱ６のゲートに与える。トランジスタＱ７のゲートは、論理積回路ＡＮＤ４の出力信号を受ける。
【０１００】
行選択アドレス信号ＡｄＮ〜Ａｄ０によって対応の行グループが選択され、かつアドレスによるラッチのリセット信号ＴＸＡＤＤ＿ＲＥＳＥＴが「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジスタＱ６，Ｑ７が導通し、ノードＮ２が「Ｌ」レベルになり、インバータＩＮＶ０，ＩＮＶ１を含むラッチ回路がリセットされる。
【０１０１】
ＲＳＴ用デコード部およびＳＥＬ用デコード部の各々も、ＴＸ用デコード部５２と同様の構成である。ただし、ＲＳＴ用デコード部およびＳＥＬ用デコード部の各々では、負電圧は不要であり、レベルシフタ３６は設けられない。また、成形回路３７および出力バッファ３８の各々は、電源電圧ＶＴＸＨおよび接地電圧ＧＮＤによって駆動される。
【０１０２】
図１７（ａ）〜（ｏ）は、読出動作時における転送信号ＴＸ＜３：０＞を示すタイムチャートであって、図７（ａ）〜（ｏ）と対比される図である。図７（ａ）〜（ｏ）のステップＳ３では、全ラッチのリセット信号ＴＸＡＤＤ＿ＲＥＳＥＴ＿ｎをイネーブルにして、選択している行グループのラッチ回路をリセットした。これに対して図１７（ａ）〜（ｏ）のステップＳ３では、アドレスによるラッチのリセット信号ＴＸＡＤＤ＿ＲＥＳＥＴをイネーブルにして、選択している行グループのラッチ回路をリセットする。したがって、本実施の形態２では、行グループ単位でラッチ回路をリセットできる。
【０１０３】
図１８（ａ）〜（ｋ）は、ハイブリッド電子シャッタの画素リセット終了時の転送信号ＴＸを示すタイムチャートである。本実施の形態２では、行選択デコード回路５３にアドレスによるラッチのセット機能（トランジスタＱ０，Ｑ１）とリセット機能（トランジスタＱ６，Ｑ７）を設けたので、全行グループのラッチ回路をセットした状態から、全ラッチ回路を１つずつ順次リセットすることができる。
【０１０４】
ラッチ回路をセット状態に保持するとともに、成形信号ＴＸ＿ＤＲＶおよび信号ＴＸＡＬＬ＿ＤＲＶを「Ｈ」レベルに固定する。これにより、アドレス成形信号ＴＸ＿ＤＲＶ＿ＡｄＡ＜３：０＞も全て「Ｈ」レベルに固定され、ラッチ回路の状態（セットまたはリセット）で転送信号ＴＸのレベルが決まる。
【０１０５】
アドレスによるラッチのリセット信号ＴＸＡＤＤ＿ＲＥＳＥＴをイネーブルにして下位２ビットを除くアドレス信号ＡｄＮ〜Ａｄ２を順次デクレメント（−１）することによって、順番に４信号ごとに転送信号ＴＸのレベルを「Ｈ」レベルから「Ｌ」レベルに変える。
【０１０６】
図１８（ａ）〜（ｋ）において、ハイブリッド電子シャッタの画素リセット終了時では、アドレスによるラッチのセット信号ＴＸＡＤＤ＿ＳＥＴは「Ｌ」レベルに固定され、ラッチ回路のセットが禁止される。また、成形信号ＴＸ＿ＤＲＶおよび信号ＴＸＡＬＬ＿ＤＲＶが「Ｈ」レベルに固定され、アドレス成形信号ＴＸ＿ＤＲＶ＿ＡｄＡ＜３：０＞も全て「Ｈ」レベルに固定される。
【０１０７】
図１８（ａ）〜（ｋ）では、時刻ｔ０において転送信号ＴＸ＜７：４＞，ＴＸ＜３：０＞が「Ｈ」レベルである状態が示されている。時刻ｔ０〜ｔ２において４〜７行を示す行選択アドレス信号ＡｄＮ〜Ａｄ２が与えられ、時刻ｔ１においてアドレスによるラッチのリセット信号ＴＸＡＤＤ＿ＲＥＳＥＴが所定時間だけ「Ｈ」レベルにされる。これにより、４〜７行に対応する行選択デコード回路５３のトランジスタＱ６，Ｑ７が導通し、ラッチ回路がリセットされてノードＮ１，Ｎ３がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになり、転送信号ＴＸ＜７：４＞が「Ｌ」レベルになる。
【０１０８】
時刻ｔ２〜ｔ４において０〜３行を示す行選択アドレス信号ＡｄＮ〜Ａｄ２が与えられ、時刻ｔ３においてアドレスによるラッチのリセット信号ＴＸＡＤＤ＿ＲＥＳＥＴが所定時間だけ「Ｈ」レベルにされる。これにより、０〜３行に対応する行選択デコード回路５３のトランジスタＱ６，Ｑ７が導通し、ラッチ回路がリセットされてノードＮ１，Ｎ３がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになり、転送信号ＴＸ＜３：０＞が「Ｌ」レベルになる。
【０１０９】
図１９（ａ）〜（ｄ）は、本実施の形態２のイメージセンサにおけるハイブリッド電子シャッタ方式を示すタイムチャートであって、図１１（ａ）〜（ｄ）と対比される図である。図１９（ａ）〜（ｄ）において、時刻ｔ０〜ｔ１において行選択アドレス信号ＡｄＮ〜Ａｄ２を順次インクリメントして全ＲＳＴ用デコード部のラッチ回路を順次セットする。これにより、全行のリセット信号ＲＳＴが「Ｈ」レベルに活性化（アサート）される。転送信号ＴＸの活性化および非活性化（ネゲート）は、３つのステップＳ４１〜Ｓ４３に分けて行なわれる。
【０１１０】
ステップＳ４１では、行選択アドレス信号ＡｄＮ〜Ａｄ２を順次インクリメント（＋１）して全ＴＸ用デコード部５２のラッチ回路を順次セットする（時刻ｔ２〜ｔ３）。これにより、全行の転送信号ＴＸが「Ｈ」レベルに活性化される。ステップＳ４２では、全ラッチ回路をセット状態に維持する。
【０１１１】
ステップＳ４３では、行選択アドレス信号ＡｄＮ〜Ａｄ２を所定の周期で順次デクリメント（−１）するとともに、所定の周期でアドレスによるラッチのリセット信号ＴＸＡＤＤ＿ＲＥＳＥＴが所定時間だけ「Ｈ」レベルにする（時刻ｔ４〜ｔ５）。これにより、転送信号ＴＸが４行分ずつ「Ｌ」レベルにされ、メカシャッタと同様のタイミングで電子シャッタが駆動される。
【０１１２】
時刻ｔ６において、全行のリセット信号ＲＳＴが「Ｌ」レベルに非活性化される。時刻ｔ７〜ｔ８において、メカシャッタが閉じられてハイブリッド電子シャッタによる静止画の撮影が終了する。
【０１１３】
以上のように、本実施の形態２では、実施の形態１と同じ効果が得られる。
また、本実施の形態２では、実施の形態１と異なり、全行（信号）の同時ネゲート動作を実施していない。すなわち、各行選択デコード回路５３にラッチ回路のセット機能とリセット機能を設けたので、ハイブリッド電子シャッタ方式において全行の同時動作を実施する必要がない。このため、実施の形態１よりも動作電流が減少して電源電圧および接地電圧ＧＮＤのＩＲドロップ量も小さくなり、ＩＲドロップ量の増加による不具合が発生しない。
【０１１４】
また、ハイブリッド電子シャッタ方式を行なう際に、各ラッチ回路のセット／リセット動作は１回しか発生しない。したがって、実施の形態１と比較して、制御の簡単化、制御回路の面積および動作電流の低減化を図ることができる。
【０１１５】
［実施の形態３］
図２０は、この発明の実施の形態３によるイメージセンサの制御回路６０の構成を示す回路ブロック図であって、図５と対比される図である。図２０において、制御回路６０は、可変アドレス縮退機能付きプリデコーダ６１、プリデコーダ６２、論理積回路ＡＮＤ７＜３：０＞，ＡＮＤ８＜３：０＞、論理和回路ＯＲ２および電圧レベルシフト回路６３〜６６を含む。
【０１１６】
プリデコーダ６１は、行選択アドレス信号ＡｄＮ〜Ａｄ０のうちの下位２ビットの信号Ａｄ１，Ａｄ０を除く上位のアドレス信号ＡｄＮ〜Ａｄ２を２ビットずつプリデコードして、プリデコード信号ＡｄＢ＜３：０＞，ＡｄＣ＜３：０＞，ＡｄＤ＜３：０＞，…を生成する。可変アドレス縮退機能については、後述する。
【０１１７】
プリデコーダ６２は、アドレス信号の下位２ビットの信号Ａｄ１，Ａｄ０をプリデコードして４つのプリデコード信号ＡｄＡ＜３：０＞を生成する。論理積回路ＡＮＤ７＜３：０＞は、それぞれプリデコード信号ＡｄＡ＜３：０＞とセット信号ＴＸＡＤＤ＿ＳＥＴとの論理積信号を生成する。電圧レベルシフト回路６３は、論理積回路ＡＮＤ７＜３：０＞の出力信号を電圧変換して、４つのセット信号ＴＸ＿ＳＥＴ＿ＡｄＡ＜３：０＞を生成する。プリデコード信号ＡｄＡ＜３：０＞のうちの１信号のみが「Ｈ」レベルになるので、４つセット信号ＴＸ＿ＳＥＴ＿ＡｄＡ＜３：０＞のうちの１信号のみが駆動される。
【０１１８】
論理積回路ＡＮＤ８＜３：０＞は、それぞれプリデコード信号ＡｄＡ＜３：０＞とリセット信号ＴＸＡＤＤ＿ＲＥＳＥＴとの論理積信号を生成する。電圧レベルシフト回路６４は、論理積回路ＡＮＤ８＜３：０＞の出力信号を電圧変換して、４つのリセット信号ＴＸ＿ＲＥＳＥＴ＿ＡｄＡ＜３：０＞を生成する。
【０１１９】
プリデコード信号ＡｄＡ＜３：０＞のうちの１信号のみが「Ｈ」レベルになるので、４つリセット信号ＴＸ＿ＲＥＳＥＴ＿ＡｄＡ＜３：０＞のうちの１信号のみが駆動される。論理和回路ＯＲ２は、セット信号ＴＸＡＤＤ＿ＳＥＴとリセット信号ＴＸＡＤＤ＿ＲＥＳＥＴの論理和信号ＴＸＡＤＤ＿ＢＯＴＨ＿Ｇを出力する。
【０１２０】
また、タイミングジェネレータ４から供給される行選択アドレス信号ＡｄＮ〜Ａｄ０、セット信号ＴＸＡＤＤ＿ＳＥＴ、リセット信号ＴＸＡＤＤ＿ＲＥＳＥＴ、成形信号ＴＸ＿ＤＲＶ、およびリセット信号ＴＸＡＬＬ＿ＲＥＳＥＴ１の各々の「Ｈ」レベルは電源電圧ＶＤＤがあり、各々の「Ｌ」レベルは接地電圧ＧＮＤである。
【０１２１】
電圧レベルシフト回路６３は、論理積回路ＡＮＤ７＜３：０＞の出力信号の「Ｈ」レベルを電源電圧ＶＤＤから電源電圧ＶＴＸＨに変換するとともに、論理積回路ＡＮＤ７＜３：０＞の出力信号の「Ｌ」レベルを接地電圧ＧＮＤから負電圧ＶＴＸＬに変換して、４つのセット信号ＴＸ＿ＳＥＴ＿ＡｄＡ＜３：０＞を生成する。
【０１２２】
電圧レベルシフト回路６４は、論理積回路ＡＮＤ８＜３：０＞の出力信号の「Ｈ」レベルを電源電圧ＶＤＤから電源電圧ＶＴＸＨに変換するとともに、論理積回路ＡＮＤ８＜３：０＞の出力信号の「Ｌ」レベルを接地電圧ＧＮＤから負電圧ＶＴＸＬに変換して、４つのリセット信号ＴＸ＿ＲＥＳＥＴ＿ＡｄＡ＜３：０＞を生成する。
【０１２３】
電圧レベルシフト回路６５は、成形信号ＴＸ＿ＤＲＶの「Ｈ」レベルを電源電圧ＶＤＤから電源電圧ＶＴＸＨに変換するとともに、成形信号ＴＸ＿ＤＲＶの「Ｌ」レベルを接地電圧ＧＮＤから負電圧ＶＴＸＬに変換して、成形信号ＴＸ＿ＤＲＶ＿Ｇを生成する。電圧レベルシフト回路６６は、リセット信号ＴＸＡＬＬ＿ＲＥＳＥＴ１の「Ｈ」レベルを電源電圧ＶＤＤから電源電圧ＶＴＸＨに変換して、リセット信号ＴＸＡＬＬ＿ＲＥＳＥＴ１＿Ｇを生成する。
【０１２４】
図２１は、このイメージセンサの制御回路６０およびＴＸ用デコード部７０の構成を示す回路ブロック図であって、図６と対比される図である。図２１において、ＴＸ用デコード部７０がＴＸ用デコード部３１と異なる点は、行選択デコード回路３５が行選択デコード回路７１で置換され、個別ラッチ回路Ｌ＜３：１＞が追加されている点である。
【０１２５】
行選択デコード回路７１は、行選択デコード回路３５のＰチャネルＭＯＳトランジスタＰ０をＮチャネルＭＯＳトランジスタＱ８で置換したものである。ＮチャネルＭＯＳトランジスタＱ８は、ノードＮ２と接地電圧ＧＮＤのラインとの間に接続され、そのゲートはリセット信号ＴＸＡＬＬ＿ＲＥＳＥＴ１＿Ｇを受ける。リセット信号ＴＸＡＬＬ＿ＲＥＳＥＴ１＿Ｇが「Ｈ」レベルにされると、全行選択デコード回路７１のトランジスタＱ８が導通してノードＮ２が「Ｌ」レベルになり、全行選択デコード回路７１のラッチ回路がリセットされる。
【０１２６】
また、セット信号ＴＸＡＤＤ＿ＳＥＴの代わりにセット信号ＴＸＡＤＤ＿ＢＯＴＨ＿Ｇが論理積信号ＡＮＤ３に与えられる。これにより、行選択アドレス信号ＡｄＮ〜Ａｄ０によって対応の行グループが選択され、かつセット信号ＴＸＡＤＤ＿ＢＯＴＨ＿Ｇが「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジスタＱ０，Ｑ１が導通し、ノードＮ１が「Ｌ」レベルになり、インバータＩＮＶ０，ＩＮＶ１を含むラッチ回路がセットされる。
【０１２７】
レベルシフタ３６の出力ノードＮ３は、個別ラッチ回路Ｌ＜３：０＞の第１入力ノードＸ１＜３：０＞に接続される。セット信号ＴＸ＿ＳＥＴ＿ＡｄＡ＜３：０＞は、個別ラッチ回路Ｌ＜３：０＞の第２入力ノードＸ２＜３：０＞にそれぞれ入力される。リセット信号ＴＸ＿ＲＥＳＥＴ＿ＡｄＡ＜３：０＞は、個別ラッチ回路Ｌ＜３：０＞の第３入力ノードＸ３＜３：０＞にそれぞれ入力される。
【０１２８】
個別ラッチ回路Ｌ＜３：０＞の出力ノードＹ２＜３：０＞は、それぞれ論理積回路ＡＮＤ５＜３：０＞の一方入力ノードに接続される。論理積回路ＡＮＤ＜３：０＞の他方入力ノードは、ともに成形信号ＴＸ＿ＤＲＶ＿Ｇを受ける。
【０１２９】
個別ラッチ回路Ｌ＜ｎ＞（ただし、ｎは０，１，２，または３である）は、図２２に示すように、インバータＩＮＶ３，ＩＮＶ４およびＮチャネルＭＯＳトランジスタＱ１１〜Ｑ１４を含む。インバータＩＮＶ３は、ノードＹ１とＹ２＜ｎ＞の間に接続され、ノードＹ１に現れる信号の反転信号をノードＹ２＜ｎ＞に出力する。インバータＩＮＶ４は、ノードＹ２＜ｎ＞とＹ１の間に接続され、ノードＹ２＜ｎ＞に現れる信号の反転信号をノードＹ１に出力する。インバータＩＮＶ３，ＩＮＶ４の各々は、電源電圧ＶＴＸＨおよび負電圧ＶＴＸＬによって駆動される。
【０１３０】
ＮチャネルＭＯＳトランジスタＱ１１，Ｑ１２は、ノードＹ１と負電圧ＶＴＸＬのラインとの間に接続され、それらのゲートはそれぞれ入力ノードＸ１＜ｎ＞，Ｘ２＜ｎ＞に接続される。ＮチャネルＭＯＳトランジスタＱ１３，Ｑ１４は、ノードＹ２＜ｎ＞と負電圧ＶＴＸＬのラインとの間に接続され、それらのゲートはそれぞれ入力ノードＸ１＜ｎ＞，Ｘ３＜ｎ＞に接続される。
【０１３１】
行選択デコード回路７１のラッチ回路がセットされてノードＮ１が「Ｌ」レベルになり、ノードＮ３が「Ｈ」レベルになると、個別ラッチ回路Ｌ＜ｎ＞のトランジスタＱ１１，Ｑ１３のゲートが「Ｈ」レベルになる。これにより、個別ラッチ回路Ｌ＜ｎ＞のセットおよびリセットが可能になる。
【０１３２】
セット信号ＴＸ＿ＳＥＴ＿ＡｄＡ＜ｎ＞が「Ｈ」レベルにされると、トランジスタＱ１１，Ｑ１２が導通してノードＹ１が「Ｌ」レベルになり、個別ラッチ回路Ｌ＜ｎ＞がセットされてノードＹ２＜ｎ＞が「Ｈ」レベルになる。これにより、転送信号ＴＸ＜ｎ＞の駆動が可能となる。
【０１３３】
また、リセット信号ＴＸ＿ＲＥＳＥＴ＿ＡｄＡ＜ｎ＞が「Ｈ」レベルにされると、トランジスタＱ１３，Ｑ１４が導通してノードＹ２＜ｎ＞が「Ｌ」レベルになり、個別ラッチ回路Ｌ＜ｎ＞がリセットされる。この場合は、転送信号ＴＸ＜ｎ＞は「Ｌ」レベルに固定される。
【０１３４】
行選択デコード回路７１のラッチ回路がリセットされてノードＮ２が「Ｌ」レベルになり、ノードＮ３が「Ｌ」レベルになると、個別ラッチ回路Ｌ＜ｎ＞のトランジスタＱ１１，Ｑ１３のゲートが「Ｌ」レベルになり、トランジスタＱ１１，Ｑ１３が非導通状態に固定される。これにより、個別ラッチ回路Ｌ＜ｎ＞のセットまたはリセット状態が維持される。
【０１３５】
ＲＳＴ用デコード部およびＳＥＬ用デコード部の各々も、ＴＸ用デコード部５２と同様の構成である。ただし、ＲＳＴ用デコード部およびＳＥＬ用デコード部の各々では、負電圧は不要であり、レベルシフタ３６は設けられない。また、成形回路３７および出力バッファ３８の各々は、電源電圧ＶＴＸＨおよび接地電圧ＧＮＤによって駆動される。
【０１３６】
図２３（ａ）〜（ｘ）は、読出動作時における転送信号ＴＸ＜３：０＞を示すタイムチャートである。図２３（ａ）〜（ｘ）において、読出動作は、共用ラッチ回路（行選択デコード回路７１のラッチ回路）のリセットを解除するステップＳ５１と、共用ラッチ回路および個別ラッチ回路Ｌ＜ｎ＞をセットするステップＳ５２と、信号ＴＸを成形するステップＳ５３と、個別ラッチ回路Ｌ＜ｎ＞をリセットするステップＳ５４と、共用ラッチ回路をリセットするステップＳＳ５５とを含む。
【０１３７】
ステップＳ５１では、リセット信号ＴＸＡＬＬ＿ＲＥＳＥＴ１を「Ｌ」レベルにして全行選択デコード回路７１のトランジスタＱ８を非導通にする。これにより、共用ラッチ回路のリセットが解除される。
【０１３８】
ステップＳ５２では、アドレスによるラッチのセット信号ＴＸＡＤＤ＿ＳＥＴをイネーブルにして、下位２ビットを除くアドレス信号ＡｄＮ〜Ａｄ２によって選択している行の共用ラッチ回路および個別ラッチ回路Ｌ＜ｎ＞をセットする。個別ラッチ回路Ｌ＜ｎ＞をセットすると、成形回路３７の論理積回路ＡＮＤ５＜ｎ＞の一方入力ノードが「Ｈ」レベルとなる。
【０１３９】
ステップＳ５３では、成形信号ＴＸ＿ＤＲＶをアサート／ネゲートすることでアドレスで選択された転送信号の１信号（ｎ行目の読出しではＴＸ＜ｎ＞）が駆動される。
【０１４０】
ステップＳ５４では、リセット信号ＴＸＡＤＤ＿ＲＥＳＥＴをイネーブルにして、選択している行の個別ラッチ回路Ｌ＜ｎ＞をリセットする。個別ラッチ回路Ｌ＜ｎ＞をリセットすると、成形回路３７の論理積回路ＡＮＤ５＜ｎ＞の一方入力ノードが「Ｌ」レベルとなる。
【０１４１】
ステップＳ５５では、リセット信号ＴＸＡＬＬ＿ＲＥＳＥＴ１を「Ｈ」レベルにして全行選択デコード回路７１のトランジスタＱ８を導通させる。これにより、共用ラッチ回路がリセットされる。そして、次の行の動作に備える。以上の５つのステップＳ５１〜Ｓ５５を、行選択アドレス信号ＡｄＮ〜Ａｄ０をインクリメント（＋１）して、行ごとに繰り返す。
【０１４２】
（ハイブリッド電子シャッタ方式）
図２４（ａ）〜（ｘ）は、ハイブリッド電子シャッタの画素リセット終了時（転送信号ＴＸの非活性化（ネゲート）時）の転送信号ＴＸを示すタイムチャートである。本実施の形態３では、各行に個別ラッチ回路Ｌ＜ｎ＞を設けたので、全行の個別ラッチ回路Ｌ＜ｎ＞をセットした状態から、全個別ラッチ回路Ｌ＜ｎ＞を１つずつ順次リセットすることができる。
【０１４３】
図２４（ａ）〜（ｘ）において、ハイブリッド電子シャッタの画素リセット終了時では、成形信号ＴＸ＿ＤＲＶは「Ｈ」レベルに固定される。また、セット信号ＴＸ＿ＳＥＴ＿ＡｄＡ＜３：０＞は「Ｌ」レベルに固定され、全個別ラッチ回路Ｌ＜ｎ＞のセットが解除される。
【０１４４】
図２４（ａ）〜（ｋ）では、時刻ｔ０において転送信号ＴＸ＜１＞，ＴＸ＜０＞が「Ｈ」レベルである状態が示されている。時刻ｔ０〜ｔ１において第１行を示す行選択アドレス信号ＡｄＮ〜Ａｄ０が与えられ、時刻ｔ１〜ｔ２において第０行を示す行選択アドレス信号ＡｄＮ〜Ａｄ０が与えられる。
【０１４５】
たとえば時刻ｔ０〜ｔ１のステップＳ６１では、リセット信号ＴＸＡＬＬ＿ＲＥＳＥＴ１を「Ｌ」レベルにして全行選択デコード回路７１のトランジスタＱ８を非導通にする。これにより、共用ラッチ回路のリセットが解除される。
【０１４６】
ステップＳ６２では、アドレスによるラッチのリセット信号ＴＸＡＤＤ＿ＲＳＥＴをイネーブルにして、下位２ビットを除くアドレス信号ＡｄＮ〜Ａｄ２によって選択している行の個別ラッチ回路Ｌ＜１＞をリセットする。個別ラッチ回路Ｌ＜１＞をリセットすると、成形回路３７の論理積回路ＡＮＤ５＜１＞の一方入力ノードが「Ｌ」レベルとなり、転送信号ＴＸ＜１＞が「Ｈ」レベルから「Ｌ」レベルに立ち下げられる。
【０１４７】
ステップＳ６３では、リセット信号ＴＸＡＬＬ＿ＲＥＳＥＴ１を「Ｈ」レベルにして全行選択デコード回路７１のトランジスタＱ８を導通させる。これにより、共用ラッチ回路がリセットされる。そして、次の行の動作に備える。以上の３つのステップＳ６１〜Ｓ６３を、行選択アドレス信号ＡｄＮ〜Ａｄ０をデクリメント（−１）して、行ごとに繰り返す。
【０１４８】
図２５（ａ）〜（ｄ）は、本実施の形態３のイメージセンサにおけるハイブリッド電子シャッタ方式を示すタイムチャートであって、図１９（ａ）〜（ｄ）と対比される図である。図２５（ａ）〜（ｄ）において、時刻ｔ０〜ｔ１において行選択アドレス信号ＡｄＮ〜Ａｄ０を順次インクリメントして全ＲＳＴ用デコード部の個別ラッチ回路を順次セットする。これにより、全行のリセット信号ＲＳＴが「Ｈ」レベルに活性化（アサート）される。転送信号ＴＸの活性化および非活性化（ネゲート）は、３つのステップＳ７１〜Ｓ７３に分けて行なわれる。
【０１４９】
ステップＳ７１では、行選択アドレス信号ＡｄＮ〜Ａｄ０を順次インクリメント（＋１）して全個別ラッチ回路Ｌ＜ｎ＞を順次セットする（時刻ｔ２〜ｔ３）。これにより、全行の転送信号ＴＸが「Ｈ」レベルに活性化される。ステップＳ７２では、全個別ラッチ回路Ｌ＜ｎ＞をセット状態に維持する。
【０１５０】
ステップＳ７３では、行選択アドレス信号ＡｄＮ〜Ａｄ０を所定の周期で順次デクリメント（−１）するとともに、所定の周期でアドレスによるラッチのリセット信号ＴＸＡＤＤ＿ＲＥＳＥＴが所定時間だけ「Ｈ」レベルにする（時刻ｔ４〜ｔ５）。これにより、転送信号ＴＸが１行分ずつ「Ｌ」レベルにされ、メカシャッタと同様のタイミングで電子シャッタが駆動される。
【０１５１】
時刻ｔ６〜ｔ７において行選択アドレス信号ＡｄＮ〜Ａｄ０を順次デクリメントして全ＲＳＴ用デコード部の個別ラッチ回路を順次リセットする。これにより、全行のリセット信号ＲＳＴが「Ｌ」レベルに非活性化される。時刻ｔ８〜ｔ９において、メカシャッタが閉じられてハイブリッド電子シャッタによる静止画の撮影（露光）が終了する。
【０１５２】
本実施の形態３では、１行単位で動作が可能となる。その結果、メカシャッタの閉動作に対して各行のシャッタ動作のタイミングを正確に合わせることができ、画質の向上を図ることができる。
【０１５３】
（可変アドレス縮退機能）
また、本実施の形態３では、制御回路６０のプリデコーダ６１に可変アドレス縮退機能を持たせたことを特徴としている。図２０に示したように、可変アドレス縮退機能付きプリデコーダ６１には、下位２ビットを除くアドレスＡｄＮ〜Ａｄ２と縮退数制御信号ＵＮＩ＿ＲＥＧ＜ｋ：０＞が入力され、縮退されたプリデコード信号ＡｄＢ＜３：０＞，ＡｄＣ＜３：０＞，…が出力される。
【０１５４】
図２６（ａ）（ｂ）は、プリデコーダ６１の動作を説明するための表である。図２６（ａ）に示すように、アドレス信号Ａｄ３，Ａｄ２がそれぞれ０，０である場合、プリデコード信号ＡｄＢ＜３：０＞のうちのプリデコード信号ＡｄＢ＜０＞のみが１になる。アドレス信号Ａｄ３，Ａｄ２がそれぞれ０，１である場合、プリデコード信号ＡｄＢ＜３：０＞のうちのプリデコード信号ＡｄＢ＜１＞のみが１になる。アドレス信号Ａｄ３，Ａｄ２がそれぞれ１，０である場合、プリデコード信号ＡｄＢ＜３：０＞のうちのプリデコード信号ＡｄＢ＜２＞のみが１になる。アドレス信号Ａｄ３，Ａｄ２がそれぞれ１，１である場合、プリデコード信号ＡｄＢ＜３：０＞のうちのプリデコード信号ＡｄＢ＜３＞のみが１になる。
【０１５５】
また図２６（ｂ）に示すように、縮退数制御信号ＵＮＩ＿ＲＥＧ＜４：０＞がそれぞれ０，０，０，０である場合は、上位縮退数は１であり、縮退アドレスはない。この場合は、全行が１行ずつ順次選択される。
【０１５６】
縮退数制御信号ＵＮＩ＿ＲＥＧ＜４：０＞がそれぞれ０，０，０，１である場合は、上位縮退数は２であり、縮退アドレスは最上位のアドレス信号Ａｄ１１である。この場合、プリデコード信号ＸＦ＜３＞，ＸＦ＜１＞はアドレス信号Ａｄ１０に一致し、プリデコード信号ＸＦ＜２＞，ＸＦ＜０＞はアドレス信号Ａｄ１０の反転信号に一致する。この場合は、全行が２つのブロックに分割され、各ブロックにおいて１行ずつ順次選択される。したがって、２つの行が同時に選択される。
【０１５７】
縮退数制御信号ＵＮＩ＿ＲＥＧ＜４：０＞がそれぞれ０，０，１，０である場合は、上位縮退数は４であり、縮退アドレスは最上位のアドレス信号Ａｄ１１，Ａｄ１０である。この場合、プリデコード信号ＸＦ＜３：０＞はそれぞれ１，１，１，１に固定される。この場合は、全行が４つのブロックに分割され、各ブロックにおいて１行ずつ順次選択される。したがって、４つの行が同時に選択される。同様にして、縮退数制御信号ＵＮＩ＿ＲＥＧ＜４：０＞を変えることにより、同時に選択する行の数を増やすことができる。
【０１５８】
図２７（ａ）〜（ｇ）は、可変アドレス縮退機能を用いたハイブリッド電子シャッタ方式を示すタイムチャートであって、図２５（ａ）〜（ｄ）と対比される図である。図２７（ａ）〜（ｇ）において、時刻ｔ０〜ｔ３，ｔ６〜ｔ７では、縮退数制御信号ＵＮＩ＿ＲＥＧ＜４：０＞をそれぞれ０，０，０，１として上位縮退数を２とし、全行を２つのブロックに分割する。また、時刻ｔ４〜ｔ５では、縮退数制御信号ＵＮＩ＿ＲＥＧ＜４：０＞をそれぞれ０，０，０，０として上位縮退数を１とし、ブロック分割を行なわない。
【０１５９】
時刻ｔ０〜ｔ１において行選択アドレス信号ＡｄＮ〜Ａｄ０を順次インクリメントし、２つのブロックの各々においてＲＳＴ用デコード部の個別ラッチ回路を１つずつ順次セットする。これにより、図２５（ａ）〜（ｄ）の場合の２分の１の時間で全行のリセット信号ＲＳＴが「Ｈ」レベルに活性化（アサート）される。転送信号ＴＸの活性化および非活性化（ネゲート）は、３つのステップＳ８１〜Ｓ８３に分けて行なわれる。
【０１６０】
ステップＳ８１では、行選択アドレス信号ＡｄＮ〜Ａｄ０を順次インクリメント（＋１）して、２つのブロックの各々において全個別ラッチ回路Ｌ＜ｎ＞を順次セットする（時刻ｔ２〜ｔ３）。これにより、図２５（ａ）〜（ｄ）の場合の２分の１の時間で全行の転送信号ＴＸが「Ｈ」レベルに活性化される。ステップＳ８２では、全個別ラッチ回路Ｌ＜ｎ＞をセット状態に維持する。
【０１６１】
ステップＳ８３では、行選択アドレス信号ＡｄＮ〜Ａｄ０を所定の周期で順次デクリメント（−１）するとともに、所定の周期でアドレスによるラッチのリセット信号ＴＸＡＤＤ＿ＲＥＳＥＴが所定時間だけ「Ｈ」レベルにする（時刻ｔ４〜ｔ５）。これにより、転送信号ＴＸが１行分ずつ「Ｌ」レベルにされ、メカシャッタと同様のタイミングで電子シャッタが駆動される。
【０１６２】
時刻ｔ６〜ｔ７において行選択アドレス信号ＡｄＮ〜Ａｄ０を順次デクリメントし、２つのブロックの各々において全ＲＳＴ用デコード部の個別ラッチ回路を順次リセットする。これにより、図２５（ａ）〜（ｄ）の場合の２分の１の時間で全行のリセット信号ＲＳＴが「Ｌ」レベルに非活性化される。時刻ｔ８〜ｔ９において、メカシャッタが閉じられてハイブリッド電子シャッタによる静止画の撮影（露光）が終了する。
【０１６３】
本実施の形態３では、アドレス縮退を行なわない場合と比較して、信号ＴＸをアサートさせるのに必要な動作時間を２分の１に短縮することができる。
【０１６４】
また、本実施の形態３では、アドレス縮退数を調整することにより、電源電圧のＩＲドロップ量の増大による不具合が発生しない範囲内で、信号ＴＸをアサートさせるのに必要な動作時間を最短時間に設定することができる。
【０１６５】
（ローリング電子シャッタ方式）
図２８（ａ）〜（ｈ）は、実施の形態１，３におけるローリング電子シャッタを模式的に示すタイムチャートである。実施の形態１では、図２８（ｂ）（ｃ）に示すように、同じ行グループの複数行の画素回路１０をリセットする場合、各行ごとにアクセスする必要がある。また、１水平期間ごとに１信号ずつ「アドレスによるラッチのセット」（図２８（ｂ）（ｃ）における上向きの矢印）と「全ラッチのリセット信号による全ラッチのリセット」（図２８（ｂ）（ｃ）における上向きの矢印）を繰り返す必要があるため、動作時間と動作電流が大きくなる。
【０１６６】
これに対して本実施の形態３では、図２８（ｄ）（e）に示すように、ラッチ回路のセットを保持できるため、「アドレスによるラッチのセット」（図２８（ｄ）（ｅ）における上向きの矢印）と「アドレスによるラッチのリセット」（図２８（ｄ）（ｅ）における下向きの矢印）は１回ずつで済むので、無駄な動作時間と動作電流が発生しない。
【０１６７】
（信号のオーバーラップ動作）
図２９（ａ）〜（ｘ）は、転送信号ＴＸのオーバーラップ動作を示すタイムチャートである。図２９（ａ）〜（ｘ）において、オーバーラップ動作時には、成形信号ＴＸ＿ＤＲＶは「Ｈ」レベルに固定される。図２９（ａ）〜（ｋ）では、時刻ｔ１において転送信号ＴＸ＜０＞が「Ｈ」レベルである状態が示されている。
【０１６８】
たとえば時刻ｔ１〜ｔ２のステップＳ９１では、リセット信号ＴＸＡＬＬ＿ＲＥＳＥＴ１を「Ｌ」レベルにして全行選択デコード回路７１のトランジスタＱ８を非導通にする。これにより、共用ラッチ回路のリセットが解除される。
【０１６９】
ステップＳ９２では、第１行を示す行選択アドレス信号ＡｄＮ〜Ａｄ０を与えるとともに、アドレスによるラッチのセット信号ＴＸＡＤＤ＿ＳＥＴをイネーブルにする。これにより、下位２ビットを除くアドレス信号ＡｄＮ〜Ａｄ２によって選択されている行グループの共用ラッチ回路がセットされてノードＮ３が「Ｈ」レベルにされる。また、下位２ビットのアドレス信号Ａｄ１，Ａｄ０によって選択されている行の個別ラッチ回路Ｌ＜１＞がセットされる。個別ラッチ回路Ｌ＜１＞がリセットされると、成形回路３７の論理積回路ＡＮＤ５＜１＞の一方入力ノードが「Ｈ」レベルとなり、転送信号ＴＸ＜１＞が「Ｌ」レベルから「Ｈ」レベルに立ち上げられる。
【０１７０】
ステップＳ９３では、第０行を示す行選択アドレス信号ＡｄＮ〜Ａｄ０を与えるとともに、アドレスによるラッチのリセット信号ＴＸＡＤＤ＿ＲＥＳＥＴをイネーブルにする。これにより、下位２ビットのアドレス信号Ａｄ１，Ａｄ０によって選択されている行の個別ラッチ回路Ｌ＜０＞がリセットされる。個別ラッチ回路Ｌ＜０＞がセットされると、成形回路３７の論理積回路ＡＮＤ５＜０＞の一方入力ノードが「Ｌ」レベルとなり、転送信号ＴＸ＜０＞が「Ｈ」レベルから「Ｌ」レベルに立ち下げられる。したがって、図２９（ｘ）のオーバーラップ期間Ｔ１では、転送信号ＴＸ＜０＞，ＴＸ＜１＞がともに「Ｈ」レベルになる。
【０１７１】
ステップＳ９４では、リセット信号ＴＸＡＬＬ＿ＲＥＳＥＴ１を「Ｈ」レベルにして全行選択デコード回路７１のトランジスタＱ８を導通させる。これにより、共用ラッチ回路がリセットされる。そして、次の行の動作に備える。以上の４つのステップＳ９１〜Ｓ９４を、行選択アドレス信号ＡｄＮ〜Ａｄ０をインクリメント（−１）して、行ごとに繰り返す。
【０１７２】
具体例としては、選択信号ＳＥＬのオーバーラップ動作が挙げられる。図３で示したように、選択信号ＳＥＬを活性化レベルの「Ｈ」レベルにすると、ノードＮ１２の電圧に応じたレベルの電流が垂直信号線ＬＶに流れる。全行の選択信号ＳＥＬが非活性化レベルの「Ｌ」レベルにされると、垂直信号線ＬＶに電流が流れず、垂直信号線ＬＶの電圧が接地電圧ＧＮＤまで低下してしまい、次の動作に悪影響が発生する。しかし、本実施の形態３では、選択信号ＳＥＬのオーバーラップが可能となり、全行の選択信号ＳＥＬのうちのいずれか１つの選択信号ＳＥＬを必ず活性化レベルにすることができる。したがって、垂直信号線ＬＶの電圧が接地電圧ＧＮＤまで低下してしまうことを防止することができる。
【０１７３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１７４】
１ 画素アレイ、２ 垂直走査部、３ 水平走査部、４ タイミングジェネレータ、５ 出力回路、１０，４０〜４３ 画素回路、１１ フォトダイオード、１２ 転送トランジスタ、１３ リセットトランジスタ、１４ 増幅トランジスタ、１５ 選択トランジスタ、２０，５０，６０ 制御回路、２１，２６，６１，６２ プリデコーダ、２２，５１ 成形信号生成回路、２３〜２５，２７，６３〜６６ 電圧レベルシフト回路、３０ 信号発生回路、３１，５２，７０ ＴＸデコード部、３２ ＲＳＴ用デコード部、３３ ＳＥＬ用デコード部、３５，５３，７１ 行選択デコード回路、３６ レベルシフタ、３７ 成形回路、３８ 出力バッファ、Ａ，Ｂ，Ｃ 領域、ＡＮＤ 論理積回路、ＢＵＦ バッファ、ＦＦ 記憶素子、ＩＮＶ インバータ、Ｌ 個別ラッチ回路、ＬＲ，ＬＴ，ＬＳ 水平信号線、ＬＶ 垂直信号線、ＯＲ 論理和回路、Ｐ ＰチャネルＭＯＳトランジスタ、Ｑ ＮチャネルＭＯＳトランジスタ。
【技術分野】
【０００１】
この発明はイメージセンサに関し、特に、複数行複数列に配置された複数の画素回路を備えたイメージセンサに関する。
【背景技術】
【０００２】
従来は一般にカメラといえばフィルム型のものが主流であったが、現在はデジタル型のカメラがそれに取って代わっている。また、デジタルカメラにおける画質の向上は著しく、最新型のデジタルカメラでは、フィルムカメラをしのぐ性能になっている。デジタルカメラには、ＣＣＤ方式やＣＭＯＳ方式のイメージセンサが搭載されている。
【０００３】
一般に、イメージセンサは、画素アレイ部、垂直走査回路、電圧レベルシフト回路、カラム回路、水平走査回路、出力回路、タイミングジェネレータを備える（たとえば、特許文献１参照）。画素アレイ部は、マトリックス状に配置された複数の画素を含む。各画素は、入射光を電気信号に変換する。タイミングジェネレータからの制御信号に従って走査回路が各画素を選択し、各画素で生成された電気信号はカラム回路を介して読み出され、出力回路によって外部へ出力される。
【０００４】
垂直走査回路は、アドレスデコーダなどによって構成され、タイミングジェネレータから与えられるアドレス信号に基づいて、画素アレイ部の画素を行単位で選択走査し、その選択行に対して論理回路レベルの複数の制御信号（転送信号、リセット信号、および選択信号）を出力する。電圧レベルシフト回路は、垂直走査回路から出力される論理回路レベルの各制御信号を画素駆動レベルの電圧にシフトした後、制御信号線を介して選択行の複数の画素に供給する。
【０００５】
このＣＭＯＳ方式のイメージセンサでは、動画撮影時にローリング電子シャッタ方式が採用されている。ローリング電子シャッタ方式では、互いに異なる読出行とシャッタ行（画素リセット行）を同じ１水平期間で選択する必要がある（図８参照）。また、画素に貯まった電荷(電子)を十分に吐き出すために画素リセットを複数回行なうことがあり、複数のアドレスを選択しなけれなならないことがある。このため、垂直走査回路は、読出アドレスデコーダと複数のリセットアドレスデコーダを含む。
【０００６】
各アドレスデコーダは、行選択デコーダおよび成形回路を含む。行選択デコーダは、タイミングジェネレータから与えられるアドレスに対応する行を選択する。成形回路は、選択された行を示す行選択信号と、アクティブにするタイミングを設定する成形信号とに基づいて制御信号を発生する。
【０００７】
また特許文献２では、撮像センサにおいて、画素配列における複数の行の制御を並行して行なうための駆動部の回路規模を抑制している。具体的には、記憶部に記憶されたデコード信号における複数のアクティブレベルのビットに応じて複数の行制御信号を生成し、複数の行制御信号を画素配列における複数の行へ並行して出力する。これにより、１系統の駆動部（垂直走査回路）を用いて、複数の行の制御を並行して行なうことができ、駆動部の回路規模を抑制している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−１３２４５号公報
【特許文献２】特開２０１０−１８３４５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
従来のイメージセンサでは回路面積削減について検討されているものの、イメージセンサでは低面積化の要求は高く、さらなる回路面積の削減が必要である。
【００１０】
それゆえに、この発明の主たる目的は、回路面積が小さなイメージセンサを提供することである。
【課題を解決するための手段】
【００１１】
この発明に係るイメージセンサは、複数行複数列に配置され、各々が、複数の制御信号によって制御され、入射光を電気信号に変換する複数の画素回路と、各行に対応して設けられ、それぞれ複数の制御信号を伝達するための複数の水平信号線と、それぞれ複数列に対応して設けられた複数の垂直信号線とを含む画素アレイと、複数行のうちのいずれかの行を選択する選択回路と、各制御信号に対応して設けられ、選択回路によって選択された行の対応の水平信号線を介して、その行の複数の画素回路の各々に対応の制御信号を与える制御信号発生回路と、選択回路によって選択された行の複数の画素回路から複数の垂直信号線に出力された複数の電気信号を読み出す読出回路とを備えたものである。制御信号発生回路は、各行に対応して設けられ、選択回路によって対応の行が選択されている場合は第１の信号を選択レベルにし、選択回路によって対応の行が選択されていない場合は第１の信号を非選択レベルにする論理回路と、各行に対応して設けられ、対応の第１の信号が選択レベルにされた場合にセットされて第２の信号を活性化レベルにし、リセット信号によってリセットされて第２の信号を非活性化レベルにするラッチ回路と、選択回路に同期して成形信号を発生する成形信号発生回路と、各行に対応して設けられ、対応の第２の信号が活性化レベルにされている場合に成形信号を対応の制御信号として対応の行の水平信号線に与えるゲート回路とを含む。第１の信号の選択レベルは第１の電源電圧であり、第２の信号の活性化レベルは第１の電源電圧よりも高い第２の電源電圧である。ラッチ回路は、第１の信号の電圧レベルを第１の電源電圧から第２の電源電圧に変換して第２の信号として出力する電圧レベルシフト回路を兼ねている。
【発明の効果】
【００１２】
この発明に係るイメージセンサでは、各行に対応してラッチ回路を設けたので、複数のラッチ回路をセットすることにより、複数行を選択することができる。その結果、ローリング電子シャッタを実現する場合でも、複数の行選択デコーダが不要となる。しかも、ラッチ回路が電圧レベルシフト回路を兼ねるので、素子数を減らすことができ、回路面積の縮小化を図ることができる。
【図面の簡単な説明】
【００１３】
【図１】この発明の実施の形態１によるイメージセンサの構成を示すブロック図である。
【図２】図１に示した画素アレイの構成を示すブロック図である。
【図３】図２に示した画素回路の構成を示す回路図である。
【図４】図１に示した垂直走査部の構成を示すブロック図である。
【図５】図４に示した制御回路の構成を示す回路ブロック図である。
【図６】図４に示したＴＸ用デコード部の構成を示す回路図である。
【図７】図５および図６に示した制御回路およびＴＸ用デコード部の読出動作を示すタイムチャートである。
【図８】ローリング電子シャッタ方式を説明するためのタイムチャートである。
【図９】図１〜図７で示したイメージセンサにおけるローリング電子シャッタ動作を示すタイムチャートである。
【図１０】ハイブリッド電子シャッタ方式を説明するためのタイムチャートである。
【図１１】図１〜図７で示したイメージセンサにおけるハイブリッド電子シャッタ動作を示すタイムチャートである。
【図１２】実施の形態１の変更例を示す図である。
【図１３】図１２に示した画素アレイにおけるアドレスと信号の対応関係を示す表である。
【図１４】図１２および図１３で示したイメージセンサの読出動作を示すタイムチャートである。
【図１５】この発明の実施の形態２によるイメージセンサの制御回路の構成を示す回路ブロック図である。
【図１６】図１５で説明したイメージセンサのＴＸ用デコード部の構成を示す回路図である。
【図１７】図１５および図１６に示した制御回路およびＴＸ用デコード部の読出動作を示すタイムチャートである。
【図１８】ハイブリッド電子シャッタの画素リセット終了時の転送信号を示すタイムチャートである。
【図１９】図１５〜図１８で示したイメージセンサにおけるハイブリッド電子シャッタ動作を示すタイムチャートである。
【図２０】この発明の実施の形態３によるイメージセンサの制御回路の構成を示す回路ブロック図である。
【図２１】図２０で説明したイメージセンサのＴＸ用デコード部の構成を示す回路図である。
【図２２】図２１に示した個別ラッチ回路の構成を示す回路図である。
【図２３】図２０〜図２２に示した制御回路およびＴＸ用デコード部の読出動作を示すタイムチャートである。
【図２４】ハイブリッド電子シャッタの画素リセット終了時の転送信号を示すタイムチャートである。
【図２５】図２０〜図２４で示したイメージセンサにおけるハイブリッド電子シャッタ動作を示すタイムチャートである。
【図２６】図２０〜図２４で示したイメージセンサにおける可変アドレス縮退機能を示す表である。
【図２７】図２６で示した可変アドレス縮退機能を用いたハイブリッド電子シャッタ動作を示すタイムチャートである。
【図２８】図２０〜図２４で示したイメージセンサの効果を説明するためのタイムチャートである。
【図２９】図２０〜図２４で示したイメージセンサの信号オーバーラップ機能を説明するためのタイムチャートである。
【発明を実施するための形態】
【００１４】
［実施の形態１］
この発明の本実施の形態１によるイメージセンサは、図１に示すように、画素アレイ１、垂直走査部２、水平走査部３、タイミングジェネレータ４、および出力回路５を備える。画素アレイ１は、図２に示すように、複数行複数列に配置された複数の画素回路１０と、各行に対応して設けられた３本の水平信号線ＬＲ，ＬＴ，ＬＳと、それぞれ複数列に対応して設けられた複数の垂直信号線ＬＶとを含む。
【００１５】
３本の水平信号線ＬＲ，ＬＴ，ＬＳは、それぞれ垂直走査部２からのリセット信号ＲＳＴ、転送信号ＴＸ、および選択信号ＳＥＬを伝達するために設けられている。垂直信号線ＬＶは、対応の列の画素回路１０から出力された電気信号を水平走査部３に伝達するために設けられている。
【００１６】
各画素回路１０は、図３に示すように、フォトダイオード１１、転送トランジスタ１２、リセットトランジスタ１３、増幅トランジスタ１４、および選択トランジスタ１５を含む。フォトダイオード１１は、入射光の強度に応じた量の負電荷を蓄える。フォトダイオード１１のアノードは接地電圧ＧＮＤを受け、そのカソードは転送トランジスタ１２を介して増幅トランジスタ１４のゲート（ノードＮ１２）に接続される。転送トランジスタ１２のゲートは、対応の水平信号線ＬＴに接続され、転送信号ＴＸを受ける。
【００１７】
増幅トランジスタ１４および選択トランジスタ１５は、電源電圧ＶＣＣのラインと対応の垂直信号線ＬＶとの間に直列接続される。選択トランジスタ１５のゲートは、対応の水平信号線ＬＳに接続され、選択信号ＳＥＬを受ける。リセットトランジスタ１３は、電源電圧ＶＣＣのラインと増幅トランジスタ１４のゲートとの間に接続される。リセットトランジスタ１３のゲートは、対応の水平信号線ＬＲに接続され、リセット信号ＲＳＴを受ける。
【００１８】
シャッタ（リセット）動作時は、転送信号ＴＸおよびリセット信号ＲＳＴを「Ｈ」レベルにしてトランジスタ１２，１３をオンさせ、フォトダイオード１１に蓄えられた負電荷をリセットする。転送信号ＴＸおよびリセット信号ＲＳＴを「Ｌ」レベルにしてトランジスタ１２，１３をオフさせると、入射光の強度に応じた量の電荷がフォトダイオード１１に蓄えられる。
【００１９】
読出動作時は、選択信号ＳＥＬを「Ｈ」レベルにして選択トランジスタ１５をオンさせる。次に、リセット信号ＲＳＴを所定時間だけ「Ｈ」レベルにしてリセットトランジスタ１３をオンさせ、ノードＮ１２を、電源電圧ＶＣＣよりもリセットトランジスタ１３のしきい値電圧だけ低い電圧にリセットする。このときトランジスタ１４，１５に流れる電流に基づいて、暗信号（基準信号）が生成される。次いで、転送信号ＴＸを所定時間だけ「Ｈ」レベルにして転送トランジスタ１２をオンさせ、フォトダイオード１１のカソードをノードＮ１２に接続する。このときトランジスタ１４，１５に流れる電流に基づいて、光信号が生成される。光信号は、暗信号によって補正される。
【００２０】
図１に戻って、タイミングジェネレータ４は、垂直走査部２に行選択アドレス信号および制御信号を与えるとともに、水平走査部３に列選択アドレス信号および制御信号を与える。垂直走査部２は、垂直走査回路および電圧レベルシフト回路の機能を有し、行選択アドレス信号および制御信号に従って、画素アレイ１の複数行を順次選択し、選択した行の水平信号線ＬＲ，ＬＴ，ＬＳを介して、その行の各画素回路１０にリセット信号ＲＳＴ、転送信号ＴＸ、および選択信号ＳＥＬを与える。
【００２１】
水平走査部３は、カラム回路および水平走査回路の機能を有し、垂直走査部２によって選択された行の複数の画素回路１０から複数の垂直信号線ＬＶに出力された電流を複数の光信号（または複数の暗信号）に変換する。出力回路５は、水平走査部３で生成された複数の光信号および複数の暗信号を外部に出力する。
【００２２】
図４は、垂直走査部２の構成を示すブロック図である。図４において、垂直走査部２にはタイミングジェネレータ４から、行選択アドレス信号ＡｄＮ〜Ａｄ０、アドレスによるラッチのセット信号ＴＸＡＤＤ＿ＳＥＴ，ＲＳＴＡＤＤ＿ＳＥＴ，ＳＥＬＡＤＤ＿ＳＥＴ、全ラッチのリセット信号ＴＸＡＤＤ＿ＲＥＳＥＴ＿ｎ，ＲＳＴＡＤＤ＿ＲＥＳＥＴ＿ｎ，ＳＥＬＡＤＤ＿ＲＥＳＥＴ＿ｎおよび成形信号ＴＸ＿ＤＲＶ，ＲＳＴ＿ＤＲＶ，ＳＥＬ＿ＤＲＶが供給される。画素アレイ１の複数行は、４行ずつ予め複数の行グループに分割されている。
【００２３】
垂直走査部２は、制御回路２０および信号発生回路３０を備える。制御回路２０は、プリデコーダ２１、成形信号生成回路２２、および電圧レベルシフト回路２３〜２５を含む。信号発生回路３０は、各行グループに対応して設けられたＴＸ用デコード部３１、ＲＳＴデコード部３２、およびＳＥＬ用デコード部３３を含む。
【００２４】
ここで、画素アレイ１とタイミングジェネレータ４を含む周辺回路では電源電圧を異なる値としている。画素アレイ１では性能に関係した飽和電子量を確保するため高い電源電圧が必要であり、周辺回路では電源電圧を低くすることで微細プロセスを使うことができる。これによって、消費電力と面積の削減が可能となる。そのため、垂直走査部２では電圧レベルシフタ回路が必要となる。
【００２５】
プリデコーダ２１は、行選択アドレス信号ＡｄＮ〜Ａｄ２をプリデコードして、プリデコード信号ＡｄＢ＜３：０＞〜ＡｄＦ＜３：０＞，…を生成する。たとえば、４つのプリデコード信号ＡｄＦ＜３：０＞のうちの１つの信号（たとえばＡｄＦ＜３＞）のみが「Ｈ」レベルになり、残りの３つの信号ＡｄＦ＜２：０＞はともに「Ｌ」レベルになる。
【００２６】
各行グループには、信号ＡｄＢ＜３：０＞のうちの１つの信号ＡｄＢ、信号ＡｄＣ＜３：０＞のうちの１つの信号ＡｄＣ、信号ＡｄＤ＜３：０＞のうちの１つの信号ＡｄＤなど（以下同様である）が予め割り当てられている。つまり、各行グループには、固有の行選択アドレス信号ＡｄＮ〜Ａｄ２が予め割り当てられている。ある行選択アドレス信号ＡｄＮ〜Ａｄ２が入力されると、その行選択アドレス信号ＡｄＮ〜Ａｄ２が割り当てられた行グループのプリデコード信号ＡｄＢ〜ＡｄＦ，…が全て「Ｈ」レベルになり、その行グループが選択される。
【００２７】
成形信号生成回路２２は、成形信号ＴＸ＿ＤＲＶ，ＲＳＴ＿ＤＲＶ，ＳＥＬ＿ＤＲＶとアドレス信号のうちの下位２ビットの信号Ａｄ１，Ａｄ０をプリデコードした４信号との論理積信号をアドレス成形信号ＴＸ＿ＤＲＶ＿ＡｄＡ＜３：０＞，ＲＳＴ＿ＤＲＶ＿ＡｄＡ＜３：０＞，ＳＥＬ＿ＤＲＶ＿ＡｄＡ＜３：０＞としてそれぞれデコード部３１〜３３に供給する。信号Ａｄ１，Ａｄ０をプリデコードした４信号のうちの１信号のみが「Ｈ」レベルとなるので、アドレス成形信号ＴＸ＿ＤＲＶ＿ＡｄＡ＜３：０＞のうちの１信号のみが駆動され、アドレス成形信号ＲＳＴ＿ＤＲＶ＿ＡｄＡ＜３：０＞のうちの１信号のみが駆動され、アドレス成形信号ＳＥＬ＿ＤＲＶ＿ＡｄＡ＜３：０＞のうちの１信号のみが駆動される。
【００２８】
電圧レベルシフト回路２３は、全ラッチのリセット信号ＴＸＡＤＤ＿ＲＥＳＥＴ＿ｎの電圧をレベルシフトしてＴＸ用デコード部３１に与える。電圧レベルシフト回路２４は、全ラッチのリセット信号ＲＳＴＡＤＤ＿ＲＥＳＥＴ＿ｎの電圧をレベルシフトしてＲＳＴ用デコード部３２に与える。電圧レベルシフト回路２５は、全ラッチのリセット信号ＳＥＬＡＤＤ＿ＲＥＳＥＴ＿ｎの電圧をレベルシフトしてＳＥＬ用デコード部３３に与える。
【００２９】
ＴＸ用デコード部３１は、プリデコード信号ＡｄＢ＜３：０＞〜ＡｄＦ＜３：０＞，…によって対応の行グループが選択され、かつセット信号ＴＸＡＤＤ＿ＳＥＴが活性化レベルの「Ｈ」レベルにされたことに応じてセットされ、アドレス成形信号ＴＸ＿ＤＲＶ＿ＡｄＡ＜３：０＞をレベルシフトして４行分の転送信号ＴＸ＜３：０＞を生成する。ＴＸ用デコード部３１は、リセット信号ＴＸＡＤＤ＿ＲＥＳＥＴ＿ｎが活性化レベルの「Ｌ」レベルにされたことに応じてリセットされる。
【００３０】
ＲＳＴ用デコード部３２は、プリデコード信号ＡｄＢ＜３：０＞〜ＡｄＦ＜３：０＞，…によって対応の行グループが選択され、かつセット信号ＲＳＴＡＤＤ＿ＳＥＴが活性化レベルの「Ｈ」レベルにされたことに応じてセットされ、アドレス成形信号ＲＳＴ＿ＤＲＶ＿ＡｄＡ＜３：０＞をレベルシフトして４行分のリセット信号ＲＳＴ＜３：０＞を生成する。ＲＳＴ用デコード部３２は、リセット信号ＲＳＴＡＤＤ＿ＲＥＳＥＴ＿ｎが活性化レベルの「Ｌ」レベルにされたことに応じてリセットされる。
【００３１】
ＳＥＬ用デコード部３３は、プリデコード信号ＡｄＢ＜３：０＞〜ＡｄＦ＜３：０＞，…によって対応の行グループが選択され、かつセット信号ＳＥＬＡＤＤ＿ＳＥＴが活性化レベルの「Ｈ」レベルにされたことに応じてセットされ、アドレス成形信号ＳＥＬ＿ＤＲＶ＿ＡｄＡ＜３：０＞をレベルシフトして４行分の選択信号ＳＥＬ＜３：０＞を生成する。ＳＥＬ用デコード部３３は、リセット信号ＳＥＬＡＤＤ＿ＲＥＳＥＴ＿ｎが活性化レベルの「Ｌ」レベルにされたことに応じてリセットされる。
【００３２】
図５は、制御回路２０のうちの転送信号ＴＸの生成に関連する部分を示す回路ブロック図である。図５において、制御回路２０は、プリデコーダ２１、成形信号生成回路２２、および電圧レベルシフト回路２３を備える。成形信号生成回路２２は、記憶素子ＦＦ０＜１：０＞、プリデコーダ２６、論理積回路ＡＮＤ１＜３：０＞、および電圧レベルシフト回路２７を含む。
【００３３】
また、制御回路２０には、タイミングジェネレータ４より、行選択アドレス信号ＡｄＮ〜Ａｄ０（ただし、Ｎは正の整数である）、アドレスによるラッチのセット信号ＴＸＡＤＤ＿ＳＥＴ、全ラッチのリセット信号ＴＸＡＤＤ＿ＲＥＳＥＴ＿ｎ、および成形信号ＴＸ＿ＤＲＶが供給される。
【００３４】
このイメージセンサでは、アドレス信号のビット数が多いため、ブロック分割方式とアドレス信号のプリデコード方式が使用される。プリデコーダ２１は、行選択アドレス信号ＡｄＮ〜Ａｄ０のうちの下位２ビットの信号Ａｄ１，Ａｄ０を除く上位のアドレス信号ＡｄＮ〜Ａｄ２を２ビットずつプリデコードして、プリデコード信号ＡｄＢ＜３：０＞，ＡｄＣ＜３：０＞，ＡｄＤ＜３：０＞，…を生成する。
【００３５】
成形信号生成回路２２の記憶素子ＦＦ０＜１：０＞は、アドレス信号の下位２ビットの信号Ａｄ１，Ａｄ０をアドレスによるラッチのセット信号ＴＸＡＤＤ＿ＳＥＴの立ち上り時に記憶する。アドレス信号の下位２ビットの信号Ａｄ１，Ａｄ０が供給される時間（アドレスによるラッチのセット信号ＴＸＡＤＤ＿ＳＥＴのイネーブル時）と必要な時間（成形信号ＴＸ＿ＤＲＶのイネーブル時）が異なるため、記憶素子ＦＦ０＜１：０＞が必要となる。
【００３６】
プリデコーダ２６は、記憶素子ＦＦ０＜１：０＞に取り込まれたアドレス信号の下位２ビットの信号Ａｄ１，Ａｄ０をプリデコードして４つのプリデコード信号ＡｄＡ＜３：０＞を生成する。論理積回路ＡＮＤ１＜３：０＞は、それぞれプリデコード信号ＡｄＡ＜３：０＞と成形信号ＴＸ＿ＤＲＶとの論理積信号を生成する。電圧レベルシフト回路２７は、論理積回路ＡＮＤ１＜３：０＞の出力信号を電圧変換して、４つのアドレス成形信号ＴＸ＿ＤＲＶ＿ＡｄＡ＜３：０＞を生成する。プリデコード信号ＡｄＡ＜３：０＞のうちの１信号のみが「Ｈ」レベルになるので、４つアドレス成形信号ＴＸ＿ＤＲＶ＿ＡｄＡ＜３：０＞のうちの１信号のみが駆動される。
【００３７】
また、タイミングジェネレータ４から供給される行選択アドレス信号ＡｄＮ〜Ａｄ０、アドレスによるラッチのセット信号ＴＸＡＤＤ＿ＳＥＴ、全ラッチのリセット信号ＴＸＡＤＤ＿ＲＥＳＥＴ＿ｎ、および成形信号ＴＸ＿ＤＲＶの各々の「Ｈ」レベルは電源電圧ＶＤＤがあり、各々の「Ｌ」レベルは接地電圧ＧＮＤである。電圧レベルシフト回路２３は、全ラッチのリセット信号ＴＸＡＤＤ＿ＲＥＳＥＴ＿ｎの「Ｈ」レベルを電源電圧ＶＤＤから、電源電圧ＶＤＤよりも高い電源電圧ＶＴＸＨに変換して、全ラッチのリセット信号ＴＸＡＤＤ＿ＲＥＳＥＴ＿Ｇ＿ｎを生成する。
【００３８】
電圧レベルシフト回路２７は、論理積回路ＡＮＤ１＜３：０＞の出力信号の「Ｈ」レベルを電源電圧ＶＤＤから電源電圧ＶＴＸＨに変換するとともに、論理積回路ＡＮＤ１＜３：０＞の出力信号の「Ｌ」レベルを接地電圧ＧＮＤから、接地電圧ＧＮＤよりも低い負電圧ＶＴＸＬに変換して、４つのアドレス成形信号ＴＸ＿ＤＲＶ＿ＡｄＡ＜３：０＞を生成する。
【００３９】
図６は、ＴＸ用デコード部３１の構成を示す回路図である。図５において、ＴＸ用デコード部３１は、行選択デコード回路３５、レベルシフタ３６、成形回路３７、および出力バッファ３８を含む。行選択デコード回路３５は、論理積回路ＡＮＤ２〜ＡＮＤ４、ＮチャネルＭＯＳトランジスタＱ０，Ｑ１、ＰチャネルＭＯＳトランジスタＰ０、およびインバータＩＮＶ０，ＩＮＶ１を含む。
【００４０】
各行グループには、信号ＡｄＦ＜３：０＞のうちの１つの信号ＡｄＦと、信号ＡｄＥ＜３：０＞のうちの１つの信号ＡｄＥと、信号ＡｄＤ＜３：０＞のうちの１つの信号ＡｄＤと、信号ＡｄＣ＜３：０＞のうちの１つの信号ＡｄＣと、信号ＡｄＢ＜３：０＞のうちの１つの信号ＡｄＢとが予め割り当てられている。
【００４１】
各行グループには、信号ＡｄＢ＜３：０＞のうちの１つの信号ＡｄＢ、信号ＡｄＣ＜３：０＞のうちの１つの信号ＡｄＣ、信号ＡｄＤ＜３：０＞のうちの１つの信号ＡｄＤなど（以下同様である）が予め割り当てられている。つまり、各行グループには、固有の行選択アドレス信号ＡｄＮ〜Ａｄ２が予め割り当てられている。ある行選択アドレス信号ＡｄＮ〜Ａｄ２が入力されると、その行選択アドレス信号ＡｄＮ〜Ａｄ２が割り当てられた行グループのプリデコード信号ＡｄＢ〜ＡｄＦ，…が全て「Ｈ」レベルになり、その行グループが選択される。
【００４２】
論理積回路ＡＮＤ２は、予め割り当てられた信号ＡｄＤ，ＡｄＥ，ＡｄＦ，…の全てが「Ｈ」レベルにされた場合に、ブロック選択信号ＢＳを選択レベルの「Ｈ」レベルにする。論理積回路ＡＮＤ３は、ブロック選択信号ＢＳと、予め割り当てられた信号ＡｄＢと、アドレスによるラッチのセット信号ＴＸＡＤＤ＿ＳＥＴとの論理積信号を出力する。論理積回路ＡＮＤ４は、ブロック選択信号ＢＳと、予め割り当てられた信号ＡｄＣとの論理積信号を出力する。
【００４３】
ＮチャネルＭＯＳトランジスタＱ０，Ｑ１は、ノードＮ１と接地電圧ＧＮＤのラインとの間に直列接続され、それらのゲートはそれぞれ論理積回路ＡＮＤ３，ＡＮＤ４の出力信号を受ける。ＰチャネルＭＯＳトランジスタＰ０は、電源電圧ＶＴＸＨのラインとノードＮ１との間に接続され、そのゲートは電圧レベルシフト回路２３の出力信号ＴＸＡＤＤ＿ＲＥＳＥＴ＿Ｇ＿ｎを受ける。
【００４４】
インバータＩＮＶ０は、ノードＮ１とＮ２の間に接続され、ノードＮ１に現れる信号の反転信号をノードＮ２に出力する。インバータＩＮＶ１は、ノードＮ２とＮ１の間に接続され、ノードＮ２に現れる信号の反転信号をノードＮ１に出力する。インバータＩＮＶ０，ＩＮＶ１の各々は、電源電圧ＶＴＸＨおよび接地電圧ＧＮＤによって駆動される。トランジスタＱ０，Ｑ１，Ｐ０およびインバータＩＮＶ０，ＩＮＶ１は、セットおよびリセットが可能なラッチ回路を構成する。
【００４５】
論理積回路ＡＮＤ３，ＡＮＤ４の出力信号がともに「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジスタＱ０，Ｑ１が導通してノードＮ１が「Ｌ」レベル（接地電圧ＧＮＤ）にされる。これにより、ラッチ回路がセットされ、ノードＮ２が「Ｈ」レベル（電源電圧ＶＴＸＨ）にされる。
【００４６】
ＮチャネルＭＯＳトランジスタＱ０，Ｑ１が非導通にされている場合にリセット信号ＴＸＡＤＤ＿ＲＥＳＥＴ＿Ｇ＿ｎが「Ｌ」レベルにされると、ＰチャネルＭＯＳトランジスタＰ０が導通してノードＮ１が「Ｈ」レベルにされる。これにより、ラッチ回路がリセットされ、ノードＮ２が「Ｌ」レベル（接地電圧ＧＮＤ）にされる。したがって、ラッチ回路は、信号の「Ｈ」レベルを電源電圧ＶＤＤから電源電圧ＶＴＸＨに変換する電圧レベルシフト回路を兼ねている。
【００４７】
レベルシフタ３６は、インバータＩＮＶ２、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２、およびＮチャネルＭＯＳトランジスタＱ２〜Ｑ５を含む。トランジスタＰ１，Ｑ２，Ｑ３は、電源電圧ＶＴＸＨのラインと負電圧ＶＴＸＬのラインとの間に直列接続される。トランジスタＰ２，Ｑ４，Ｑ５は、電源電圧ＶＴＸＨのラインと負電圧ＶＴＸＬのラインとの間に直列接続される。ノードＮ２に現れる信号は、トランジスタＰ１，Ｑ２のゲートに直接与えられるとともに、インバータＩＮＶ２によって反転されてトランジスタＰ２，Ｑ４のゲートに与えられる。インバータＩＮＶ２は、電源電圧ＶＴＸＨおよび接地電圧ＧＮＤによって駆動される。トランジスタＰ１，Ｑ２間のノードは、トランジスタＱ５のゲートに接続される。トランジスタＰ２，Ｑ４の間のノードＮ３は、トランジスタＱ３のゲートに接続される。ノードＮ３は、レベルシフタ３６の出力ノードとなる。
【００４８】
ノードＮ２が「Ｌ」レベルである場合は、トランジスタＰ１，Ｑ４，Ｑ５が導通するとともに、トランジスタＰ２，Ｑ２，Ｑ３が非導通となり、ノードＮ３は「Ｌ」レベル（負電圧ＶＴＸＬ）となる。ノードＮ２が「Ｈ」レベルである場合は、トランジスタＰ２，Ｑ２，Ｑ３が導通するとともに、トランジスタＰ１，Ｑ４，Ｑ５が非導通となり、ノードＮ３は「Ｈ」レベル（電源電圧ＶＴＸＨ）となる。
【００４９】
レベルシフタ３６を設けたのは、転送信号ＴＸではフォトダイオード１１の暗電流を減少させるために、転送トランジスタ１２のゲートに負電圧を与えて転送トランジスタ１２を非導通状態にしてゲート下よりの暗電流の発生を抑える必要があるからである。リセット信号ＲＳＴおよび選択信号ＳＥＬの各々については負電圧にする必要がないので、ＲＳＴ用デコード部３２およびＳＥＬ用デコード部３３ではレベルシフタ３６は不要である。
【００５０】
成形回路３７は、４つの論理積回路ＡＮＤ５＜３：０＞を含む。論理積回路ＡＮＤ５＜３：０＞の各々は、電源電圧ＶＴＸＨおよび負電圧ＶＴＸＬによって駆動される。論理積回路ＡＮＤ５＜３：０＞は、レベルシフタ３６の出力信号（ノードＮ３に現れる信号）と成形信号生成回路２２で生成された成形信号ＴＸ＿ＤＲＶ＿ＡｄＡ＜３：０＞との論理積信号を生成する。
【００５１】
出力バッファ３８は、４つのバッファＢＵＦ１＜３：０＞を含む。バッファＢＵＦ１＜３：０＞の各々は、電源電圧ＶＴＸＨおよび負電圧ＶＴＸＬによって駆動される。論理積回路ＡＮＤ２＜３：０＞の出力信号は、バッファＢＵＦ１＜３：０＞によって増強されて転送信号ＴＸ＜３：０＞となる。転送信号ＴＸ＜３：０＞は、対応の行グループの４本の水平信号線ＬＴに与えられる。
【００５２】
なお、図６の点線の四角形で囲まれている領域Ａ，Ｂ，Ｃの各々は、電源電圧が同一の領域である。領域Ａの回路は、電源電圧ＶＤＤおよび接地電圧ＧＮＤによって駆動される。領域Ｂの回路は、電源電圧ＶＴＸＨおよび接地電圧ＧＮＤによって駆動される。領域Ｃの回路は、電源電圧ＶＴＸＨおよび負電圧ＶＴＸＬによって駆動される。
【００５３】
図７は、読出動作時における転送信号ＴＸ＜３：０＞を示すタイムチャートである。図７において、読出動作は、インバータＩＮＶ０，ＩＮＶ１を含むラッチ回路をセットするステップＳ１と、信号ＴＸを成形するステップＳ２と、そのラッチ回路をリセットするステップＳ３とを含む。
【００５４】
ステップＳ１では、アドレスによるラッチのセット信号ＴＸＡＤＤ＿ＳＥＴをイネーブルにして、下位２ビットを除くアドレス信号ＡｄＮ〜Ａｄ２によって選択している行グループのラッチ回路をセットする（ラッチ回路を選択状態にする）。同時に、成形信号生成回路２２の記憶素子ＦＦ０＜１：０＞では、下位２ビットのアドレス信号Ａｄ１，Ａｄ０を記憶する。ラッチ回路をセットすると、成形回路３７の４つの論理積回路ＡＮＤ５＜３：０＞の一方の入力ノードＮ３が「Ｈ」レベルとなる。
【００５５】
ステップＳ２では、成形信号ＴＸ＿ＤＲＶをアサート／ネゲートすることでアドレスで選択された転送信号の１信号（０行目の読出しではＴＸ＜０＞）が駆動される。成形信号生成回路２２の記憶素子ＦＦ０＜１：０＞で記憶した下位２ビットのアドレス信号Ａｄ１，Ａｄ０が選択している成形信号ＴＸ＿ＤＲＶ＿ＡｄＡ＜３：０＞の１信号が成形信号ＴＸ＿ＤＲＶと同相で動作し、成形回路３７および出力バッファ３８を介して対応の水平信号線ＬＴに出力される。
【００５６】
ステップＳ３では、全ラッチのリセット信号ＴＸＡＤＤ＿ＲＥＳＥＴ＿ｎをイネーブルにして、選択している行グループのラッチ回路をリセットする（ラッチ回路を非選択状態にする）。そして、次の行の動作に備える。以上の３つのステップＳ１〜Ｓ３を、行選択アドレス信号ＡｄＮ〜Ａｄ０をインクリメント（＋１）して、行ごとに繰り返す。
【００５７】
ＲＳＴ用デコード部３２およびＳＥＬ用デコード部３３の各々も、ＴＸ用デコード部３１と同様の構成である。ただし、ＲＳＴ用デコード部３２およびＳＥＬ用デコード部３３では、レベルシフタ３６は不要であり、ノードＮ２に現れる信号がそのまま成形回路３７に与えられる。また、成形回路３７および出力バッファ３８の各々は、電源電圧ＶＴＸＨおよび接地電圧ＧＮＤによって駆動される。
【００５８】
（ローリング電子シャッタ方式）
図８は、このイメージセンサにおけるローリング電子シャッタ方式を示すタイムチャートである。図８において、ローリングシャッタ方式では、たとえば時刻ｔ０から全画素行が１行ずつ順次リセットされる。全画素行がリセットされる前の時刻ｔ１から全画素行の電気信号を１行分ずつ順次読み出す。時刻ｔ０から時刻ｔ１までの時間が露光時間となる。
【００５９】
ローリング電子シャッタ方式では、読出し行とシャッタ行（画素リセット行）すなわち異なる２つの行を同じ１水平期間で選択する必要がある。図８では、時刻ｔ４に当たる１水平期間において、読出し行１とシャッタ（画素リセット）行２を選択する必要がある。また、画素に貯まった電荷(電子)を十分吐き出すために画素リセットを複数回行なうことがある。この場合、複数のシャッタ行を選択する必要がある。
【００６０】
図９は、図１〜図７で示したイメージセンサにおけるローリング電子シャッタ方式を示すタイムチャートである。図９において、１水平期間内において、読出し行とシャッタ行（画素リセット行）が同じ１水平期間で選択される。１水平期間におけるローリング電子シャッタ方式は、５つのステップＳ１１〜Ｓ１５に分けられる。
【００６１】
ステップＳ１１では、読出アドレスＸＲに対応する行のラッチ回路をセットする。すなわち図９（ａ）〜（ｄ）に示すように、読出アドレスＸＲを示す行選択アドレス信号ＡｄＮ〜Ａｄ０を与えるとともに、セット信号ＴＸＡＤＤ＿ＳＥＴ，ＲＳＴＡＤＤ＿ＳＥＴ，ＳＥＬＡＤＤ＿ＳＥＴを所定時間だけ「Ｈ」レベルにして、読出アドレスＸＲに対応する行のラッチ回路をセットする（時刻ｔ１）。
【００６２】
ステップＳ１２では、読出しに対応する各信号を成形する。すなわち図９（ｈ）〜（ｍ）に示すように、読出用の成形信号ＴＸ＿ＤＲＶ，ＲＳＴ＿ＤＲＶ，ＳＥＬ＿ＤＲＶを生成して、転送信号ＴＸ＜ＸＲ＞、リセット信号ＲＳＴ＜ＸＲ＞、選択信号ＳＥＬ＜ＸＲ＞を出力する。選択信号ＳＥＬ＜ＸＲ＞は、時刻ｔ２〜ｔ７で「Ｈ」レベルにされる。リセット信号ＲＳＴ＜ＸＲ＞は、時刻ｔ３〜ｔ４で「Ｈ」レベルにされる。転送信号ＴＸ＜ＸＲ＞は、時刻ｔ５〜ｔ６で「Ｈ」レベルにされる。
【００６３】
選択信号ＳＥＬ＜ＸＲ＞が「Ｈ」レベルにされると（時刻ｔ２）、図３で示した画素回路１０の選択トランジスタ１５が導通する。リセット信号ＲＳＴ＜ＸＲ＞が「Ｈ」レベルにされと（時刻ｔ３）、画素回路１０のリセットトランジスタ１３が導通してノードＮ１２が電源電圧ＶＣＣにリセットされる。リセット信号ＲＳＴ＜ＸＲ＞が「Ｌ」レベルにされると（時刻ｔ４）、リセットトランジスタ１３が非導通になり、電源電圧ＶＣＣのラインからトランジスタ１４，１５を介して垂直信号線ＬＶに暗電流が流れ、暗信号が読み出される。
【００６４】
転送信号ＴＸ＜ＸＲ＞が「Ｈ」レベルにされると（時刻ｔ５）、転送トランジスタ１２が導通し、フォトダイオード１１に発生した電荷に応じた電圧がノードＮ１２に現れる。転送信号ＴＸ＜ＸＲ＞が「Ｌ」レベルにされると（時刻ｔ６）、転送トランジスタ１２が非導通になり、ノードＮ１２の電圧に応じた値の光電流が電源電圧ＶＣＣのラインからトランジスタ１４，１５を介して垂直信号線ＬＶに流れ、光信号が読み出される。選択信号ＳＥＬ＜ＸＲ＞が「Ｌ」レベルにされると（時刻ｔ７）、選択トランジスタ１５が非導通になり、読出動作が終了する。
【００６５】
ステップＳ１３では、シャッタアドレスＸＳに対応する転送信号ＴＸおよびリセット信号ＲＳＴ用のラッチ回路をセットする。すなわち図９（ａ）〜（ｃ）に示すように、シャッタアドレスＸＳを示す行選択アドレス信号ＡｄＮ〜Ａｄ０を与えるとともに、セット信号ＴＸＡＤＤ＿ＳＥＴ，ＲＳＴＡＤＤ＿ＳＥＴを所定時間だけ「Ｈ」レベルにして、シャッタアドレスＸＳに対応する行のラッチ回路をセットする（時刻ｔ８）。
【００６６】
ステップＳ１４では、転送信号ＴＸとリセット信号ＲＳＴを成形する。すなわち図９（ｈ）（ｉ）（ｎ）（ｏ）に示すように、シャッタ動作用の成形信号ＴＸ＿ＤＲＶ，ＲＳＴ＿ＤＲＶを生成して、転送信号ＴＸ＜ＸＳ＞およびリセット信号ＲＳＴ＜ＸＳ＞を出力する。リセット信号ＲＳＴ＜ＸＳ＞は、時刻ｔ９〜ｔ１２で「Ｈ」レベルにされる。転送信号ＴＸ＜ＸＳ＞は、時刻ｔ１０〜ｔ１１で「Ｈ」レベルにされる。
【００６７】
リセット信号ＲＳＴ＜ＸＳ＞および転送信号ＴＸ＜ＸＳ＞が「Ｈ」レベルにされと（時刻ｔ９，ｔ１０）、画素回路１０のトランジスタ１２，１３が導通してフォトダイオード１１に発生した負電荷が除去されてフォトダイオード１１がリセットされる。リセット信号ＲＳＴ＜ＸＳ＞および転送信号ＴＸ＜ＸＳ＞が「Ｌ」レベルにされと（時刻ｔ１１，ｔ１２）、画素回路１０のトランジスタ１２，１３が非導通になり、フォトダイオード１１において負電荷の蓄積が再開される。
【００６８】
ステップＳ１５では、各信号のラッチ回路をリセットする。すなわち図９（ｅ）〜（ｇ）に示すように、リセット信号ＴＸＡＤＤ＿ＲＥＳＥＴ＿ｎ，ＲＳＴＡＤＤ＿ＲＥＳＥＴ＿ｎ，ＳＥＬＡＤＤ＿ＲＥＳＥＴ＿ｎを「Ｌ」レベルにして、全ラッチ回路をリセットする（時刻ｔ１４）。
【００６９】
なお、図９（ｋ）（ｌ）に示すように、ステップＳ１４において転送信号ＴＸとリセット信号ＲＳＴの各々を読出し行においても駆動しているが、既に読出動作を終了しているので問題ない。
【００７０】
（ハイブリッド電子シャッタ方式）
ＣＭＯＳ方式のイメージセンサでは、露光期間を決める方式として、メカシャッタ方式、ローリング電子シャッタ方式、両方式を組み合わせたハイブリッド電子シャッタ方式が存在する。ハイブリッド電子シャッタ方式は、露光開始を電子シャッタで実施し、露光終了をメカシャッタで実施する方式である。一般に、メカシャッタ方式は静止画の撮影に使用され、ローリング電子シャッタ方式は動画の撮影に使用されるが、ローリング電子シャッタ方式でも静止画の撮影は可能である。静止画の撮影において、ハイブリッド電子シャッタ方式は、メカシャッタ方式およびローリング電子シャッタ方式にない利点がある。
【００７１】
図１０（ａ）〜（ｃ）は、それぞれハイブリッド電子シャッタ、通常メカシャッタ、およびローリング電子シャッタによる静止画の撮影方法を示すタイムチャートである。ハイブリッド電子シャッタでは、露光の開始を電子シャッタで実施するので、露光開始前にメカシャッタを開けておく。各行の露光時間を一定にするため、電子シャッタによる露光開始である画素リセットの終了をメカシャッタを閉める動作に合わせる。ハイブリッド電子シャッタは、ライブビューモードから静止画を撮影する場合に使用することができる。
【００７２】
ファインダーではなく背面の液晶画面で構図を確認しながら撮影する場合に、液晶画面に動作を写すことをライブビューという。一般に、ライブビューでは、ローリング電子シャッタ機能を用いた動画の撮影を繰返し行なう。ライブビューモードから静止画を撮影する場合、通常のメカシャッタによる静止画撮影と比較して、ハイブリッド電子シャッタによる静止画撮影では、メカシャッタの開閉動作を省略することができるので高速に撮影できる。また、ローリング電子シャッタによる静止画撮影と比較して、ハイブリッド電子シャッタによる静止画撮影では、メカシャッタを閉じるので光を当て続けることによるブルーミングの発生を防ぐことができ、画質が向上する。なお、ブルーミングとは、あるフォトダイオード１１に強い光が照射された場合、そのフォトダイオード１１から電荷が溢れて周辺の他のフォトダイオード１１に供給されることを言う。
【００７３】
図１１（ａ）〜（ｄ）は、図１〜図７で示したイメージセンサにおけるハイブリッド電子シャッタ方式を示すタイムチャートである。ハイブリッド電子シャッタ方式を実施する場合は、下位２ビットのアドレス信号Ａｄ１，Ａｄ０をプリデコードした信号ＡｄＡ＜３：０＞はともに「Ｈ」レベルに維持される。
【００７４】
図１１（ａ）〜（ｄ）において、時刻ｔ０〜ｔ１において行選択アドレス信号ＡｄＮ〜Ａｄ２を順次インクリメントして全ＲＳＴ用デコード部３２のラッチ回路を順次セットする。これにより、全行のリセット信号ＲＳＴが「Ｈ」レベルに活性化（アサート）される。転送信号ＴＸの活性化および非活性化（ネゲート）は、３つのステップＳ２１〜Ｓ２３に分けて行なわれる。
【００７５】
ステップＳ２１では、行選択アドレス信号ＡｄＮ〜Ａｄ２を順次インクリメント（＋１）して全ＴＸ用デコード部３１のラッチ回路を順次セットする（時刻ｔ２〜ｔ３）。これにより、全行の転送信号ＴＸが「Ｈ」レベルに活性化される。
【００７６】
ステップＳ２２では、全ラッチのリセット信号ＴＸＡＤＤ＿ＲＥＳＥＴ＿ｎを「Ｌ」レベルにして、全ＴＸ用デコード部３１のラッチ回路をリセットする。これにより、全行の転送信号ＴＸが一旦、「Ｌ」レベルに非活性化される。
【００７７】
ステップＳ２３では、行選択アドレス信号ＡｄＮ〜Ａｄ２を所定の周期で順次デクリメント（−１）するとともに、所定の周期で全ラッチのリセット信号ＴＸＡＤＤ＿ＲＥＳＥＴ＿ｎを「Ｌ」レベルにする（時刻ｔ４〜ｔ５）。これにより、全行の転送信号ＴＸが所定時間ずつ「Ｈ」レベルにされ、メカシャッタと同様のタイミングで電子シャッタが駆動される。
【００７８】
時刻ｔ６において、全ラッチのリセット信号ＲＳＴＡＤＤ＿ＲＥＳＥＴ＿ｎが「Ｌ」レベルにされて、全行のリセット信号ＲＳＴが「Ｌ」レベルに非活性化される。時刻ｔ７〜ｔ８において、メカシャッタが閉じられてハイブリッド電子シャッタによる静止画の撮影が終了する。
【００７９】
以上のように、この実施の形態１では、行選択デコード回路３５に「Ｈ」レベル側の電圧レベルシフト機能を持たせたので、「Ｈ」レベル側の電圧レベルシフト回路を別途設ける場合に比べ、素子数の低減化、回路面積の縮小化を図ることができる。
【００８０】
また、複数（本実施の形態１では４つ）の行で１つの電圧レベルシフト機能付き行選択デコード回路３５を共用するので、回路面積の縮小化を図ることができる。特に、ＴＸ用デコード部３１では、画素性能に関係した暗電流を小さくするために転送信号ＴＸの「Ｌ」レベルを負電圧にする場合、接地電圧ＧＮＤを負電圧にレベルシフトするレベルシフタ３６が必要であり、そのレベルシフタ３６も複数の行で共用できるので、さらに、回路面積の縮小化を図ることができる。
【００８１】
また、行選択デコード回路３５にラッチ回路を設けたので、アドレスによるラッチ回路のセットを読出し行とリセット行で繰り返すことで、２つの行を容易に選択することができる。その結果、読出動作とリセット動作に対する１つの行選択デコード回路３５の共用が可能となり、回路面積の縮小化を図ることができる。
【００８２】
なお、本実施の形態１では、４つの行で行選択デコード回路３５を共用したが、２のＫ乗個（ただし、Ｋは正の整数である）のうちの所望の数の行で行選択デコード回路３５を共用することが可能である。また、１つの行に行選択デコード回路３５を設けることも可能である。
【００８３】
また、本実施の形態１では、１つのフォトダイオード１１に対して４つのトランジスタ１２〜１５を設けた４Ｔｒ型の画素回路１０を備えたイメージセンサについて説明したが、画素の開口率を拡大するために、画素共用型の構造（２．５Ｔｒ型画素、１．７５Ｔｒ型画素）を持つ画素が存在する。転送トランジスタ１２を除く他の３つのトランジスタ１３〜１５を２つの画素で共用したのが２．５Ｔｒ型画素であり、４つの画素で共用したのが１．７５Ｔｒ型画素である。Ｔｒの数字は１画素に対応するトランジスタ数を示している。２．５Ｔｒ型画素では、転送信号ＴＸの本数に対するリセット信号ＲＳＴと選択信号ＳＥＬの本数が４Ｔｒ型画素の１／２になる。１．７５Ｔｒ型画素では、転送信号ＴＸの本数に対するリセット信号ＲＳＴと選択信号ＳＥＬの本数が４Ｔｒ型画素の１／４になる。
【００８４】
本実施の形態１では、全種類の信号ＴＸ，ＲＳＴ，ＳＥＬに対して、電圧レベルシフト機能付き行選択デコード回路の共用化を行なっているが、２．５Ｔｒ型画素や１．７５Ｔｒ型画素の場合、転送信号ＴＸのみに対して電圧レベルシフト機能付き行選択デコード回路３５の共用化を図ることで、アドレス系統の簡略化を行なうことができる。２．５Ｔｒ型画素の場合はアドレスの下位１ビット、１．７５Ｔｒ型画素の場合はアドレスの下位２ビット分を多く共用化することで、共用化部分の上位のアドレスをリセット信号ＲＳＴおよび選択信号ＳＥＬと同じにすることができる。
【００８５】
次に、１．７５Ｔｒ型画素回路を用いたイメージセンサにおいて行選択デコード回路３５にラッチを持たせていることで、回路を単純化できる例を示す。図１２は、複数組の１．７５Ｔｒ型画素回路４０〜４３を含む画素アレイを示す図である。図１２において、この画素アレイでは、同じ組の４つの画素回路４０〜４３でトランジスタが共用される。各組の画素回路４０〜４３は、列方向に一列に配列されている。
【００８６】
この１．７５Ｔｒ型画素回路では、素子を効率よく詰め込むために、偶数列と奇数列で、画素回路４０〜４３が２画素分だけ列方向にずれている。このため、偶数列と奇数列で異なる選択信号ＳＥＬおよびリセット信号ＲＳＴを用いる必要がある。偶数列では選択信号ＳＥＬＲおよびリセット信号ＲＳＴＲが使用され、奇数列では選択信号ＳＥＬＢおよびリセット信号ＲＳＴＢが使用される。図１２では、偶数列では選択信号ＳＥＬＲ＜０＞およびリセット信号ＲＳＴＲ＜０＞が使用され、奇数列では選択信号ＳＥＬＢ＜０＞およびリセット信号ＲＳＴＢ＜０＞が使用される。
【００８７】
このような場合に、ラッチ回路を設けずに論理回路で対応する場合、行をまたがったＯＲ回路のような複雑な回路構成が必要である。しかし、本実施の形態１では、ラッチ回路を設けたので、複雑な回路構成は不要である。
【００８８】
図１３は、図１２に示した画素アレイにおけるアドレスＡｄと信号ＴＸ，ＳＥＬＲ，ＲＳＴＲ，ＳＥＬＢ，ＲＳＴＢの対応関係を示す表である。図１３から分かるように、転送信号ＴＸの番号は、アドレス”Ａｄ”がインクリメントされる毎に増大し、選択信号ＳＥＬＢおよびリセット信号ＲＳＴＢの各々の番号は、アドレス”Ａｄ”が０から４だけ増加する毎に１だけ増加する。これに対して選択信号ＳＥＬＲおよびリセット信号ＲＳＴＲの各々の番号は、アドレス”Ａｄ”が２から４だけ増加する毎に１だけ増加する。したがって、アドレス”Ａｄ”をデコードして信号ＴＸ，ＳＥＬＢ，ＲＳＴＢを選択し、アドレス”Ａｄ−２”をデコードして信号ＳＥＬＲ，ＲＳＴＲを選択すればよい。
【００８９】
図１４（ａ）〜（ｕ）は、図１２および図１３で示したイメージセンサにおける読出動作を示すタイムチャートである。図１４（ａ）〜（ｕ）において、１水平期間における読出動作は、３つのステップＳ３１〜Ｓ３３に分けられる。
【００９０】
ステップＳ３１では、読出アドレスＸＲに対応する行のラッチ回路をセットする。すなわち図１４（ａ）〜（ｄ）に示すように、読出アドレスＸＲを示す行選択アドレス信号ＡｄＮ〜Ａｄ０を与えるとともに、セット信号ＴＸＡＤＤ＿ＳＥＴ，ＲＳＴＢＡＤＤ＿ＳＥＴ，ＳＥＬＢＡＤＤ＿ＳＥＴを所定時間だけ「Ｈ」レベルにして、読出アドレスＸＲに対応する行のラッチ回路をセットする（時刻ｔ１）。
【００９１】
また、読出アドレスＸＲ−２を示す行選択アドレス信号ＡｄＮ〜Ａｄ０を与えるとともに、セット信号ＲＳＴＲＡＤＤ＿ＳＥＴ，ＳＥＬＲＡＤＤ＿ＳＥＴを所定時間だけ「Ｈ」レベルにして、読出アドレスＸＲ−２に対応する行のラッチ回路をセットする（時刻ｔ２）。
【００９２】
ステップＳ３２では、読出しに対応する各信号を成形する。すなわち図１４（ｌ）〜（ｐ）に示すように、読出用の成形信号ＴＸ＿ＤＲＶ，ＲＳＴＲ＿ＤＲＶ，ＲＳＴＢ＿ＤＲＶ，ＳＥＬＲ＿ＤＲＶ，ＳＥＬＢ＿ＤＲＶを生成して、転送信号ＴＸ＜ＸＲ＞、リセット信号ＲＳＴＲ＜ＸＲ＞，ＲＳＴＢ＜ＸＲ＞、選択信号ＳＥＬＲ＜ＸＲ＞，ＳＥＬＢ＜ＸＲ＞を出力する。選択信号ＳＥＬＲ＜ＸＲ＞，ＳＥＬＢ＜ＸＲ＞は、時刻ｔ３〜ｔ８で「Ｈ」レベルにされる。リセット信号ＲＳＴＲ＜ＸＲ＞，ＲＳＴＢ＜ＸＲ＞は、時刻ｔ４〜ｔ５で「Ｈ」レベルにされる。転送信号ＴＸ＜ＸＲ＞は、時刻ｔ６〜ｔ７で「Ｈ」レベルにされる。
【００９３】
たとえば偶数列において、選択信号ＳＥＬＲ＜ＸＲ＞が「Ｈ」レベルにされると（時刻ｔ３）、画素回路４０〜４３の選択トランジスタ１５が導通する。リセット信号ＲＳＴＲ＜ＸＲ＞が「Ｈ」レベルにされと（時刻ｔ４）、画素回路４０〜４３のリセットトランジスタ１３が導通してノードＮ１２が電源電圧ＶＣＣにリセットされる。リセット信号ＲＳＴＲ＜ＸＲ＞が「Ｌ」レベルにされると（時刻ｔ５）、リセットトランジスタ１３が非導通になり、電源電圧ＶＣＣのラインからトランジスタ１４，１５を介して垂直信号線ＬＶに暗電流が流れ、暗信号が読み出される。
【００９４】
転送信号ＴＸ＜ＸＲ＞が「Ｈ」レベルにされると（時刻ｔ６）、選択された画素回路（たとえば４０）の転送トランジスタ１２が導通し、フォトダイオード１１に発生した電荷に応じた電圧がノードＮ１２に現れる。転送信号ＴＸ＜ＸＲ＞が「Ｌ」レベルにされると（時刻ｔ７）、転送トランジスタ１２が非導通になり、ノードＮ１２の電圧に応じた値の光電流が電源電圧ＶＣＣのラインからトランジスタ１４，１５を介して垂直信号線ＬＶに流れ、光信号が読み出される。選択信号ＳＥＬＲ＜ＸＲ＞が「Ｌ」レベルにされると（時刻ｔ８）、選択トランジスタ１５が非導通になる。
【００９５】
ステップＳ３３では、各信号のラッチ回路をリセットする。すなわち図１４（ｇ）〜（ｋ）に示すように、リセット信号ＴＸＡＤＤ＿ＲＥＳＥＴ＿ｎ，ＲＳＴＲＡＤＤ＿ＲＥＳＥＴ＿ｎ，ＲＳＴＢＡＤＤ＿ＲＥＳＥＴ＿ｎ，ＳＥＬＲＡＤＤ＿ＲＥＳＥＴ＿ｎ，ＳＥＬＢＡＤＤ＿ＲＥＳＥＴ＿ｎを「Ｌ」レベルにして、全ラッチ回路をリセットする（時刻ｔ９）。このように、行選択デコード回路にラッチ回路を持たせていることで、アドレスによるラッチのセットを１回多く実施するだけで、１．７５Ｔｒ型画素回路を用いたイメージセンサにおける読出動作を容易に行なうことができる。
【００９６】
［実施の形態２］
図１５は、この発明の実施の形態２によるイメージセンサの制御回路５０の構成を示す回路ブロック図であって、図５と対比される図である。図１５において、制御回路５０が制御回路２０と異なる点は、電圧レベルシフト回路２３が除去され、成形信号生成回路２２が成形信号生成回路５１で置換されている点である。成形信号生成回路５１は、成形信号生成回路２２に論理和回路ＯＲ１＜３：０＞を追加したものである。
【００９７】
論理和回路ＯＲ１＜３：０＞は、プリデコーダ２６の出力信号ＡｄＡ＜３：０＞と成形信号ＴＸＡＬＬ＿ＤＲＶとの論理和信号を生成し、生成した４つの論理和信号を論理積回路ＡＮＤ１＜３：０＞に与える。成形信号ＴＸＡＬＬ＿ＤＲＶが「Ｈ」レベルにされると、論理和回路ＯＲ１＜３：０＞の４つの出力信号がともに「Ｈ」レベルになり、成形信号ＴＸ＿ＤＲＶ＿ＡｄＡ＜３：０＞がともに「Ｈ」レベルになる。
【００９８】
図１６は、このイメージセンサの制御回路５０およびＴＸ用デコード部５２の構成を示す回路ブロック図であって、図６と対比される図である。図１６において、ＴＸ用デコード部５２がＴＸ用デコード部３１と異なる点は、行選択デコード回路３５が行選択デコード回路５３で置換されている点である。行選択デコード回路５３は、行選択デコード回路３５のＰチャネルＭＯＳトランジスタＰ０を論理積回路ＡＮＤ６およびＮチャネルＭＯＳトランジスタＱ６，Ｑ７で置換したものである。
【００９９】
ＮチャネルＭＯＳトランジスタＱ６，Ｑ７は、ノードＮ２と接地電圧ＧＮＤのラインとの間に直列接続される。論理積回路ＡＮＤ６は、ブロック選択信号ＢＳと、プリデコード信号ＡｄＢ＜３：０＞のうちの、対応の行グループに予め割り当てられたプリデコード信号（たとえばＡｄＡ３）と、アドレスによるラッチのリセット信号ＴＸＡＤＤ＿ＲＥＳＥＴとの論理積信号を生成し、その論理積信号をトランジスタＱ６のゲートに与える。トランジスタＱ７のゲートは、論理積回路ＡＮＤ４の出力信号を受ける。
【０１００】
行選択アドレス信号ＡｄＮ〜Ａｄ０によって対応の行グループが選択され、かつアドレスによるラッチのリセット信号ＴＸＡＤＤ＿ＲＥＳＥＴが「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジスタＱ６，Ｑ７が導通し、ノードＮ２が「Ｌ」レベルになり、インバータＩＮＶ０，ＩＮＶ１を含むラッチ回路がリセットされる。
【０１０１】
ＲＳＴ用デコード部およびＳＥＬ用デコード部の各々も、ＴＸ用デコード部５２と同様の構成である。ただし、ＲＳＴ用デコード部およびＳＥＬ用デコード部の各々では、負電圧は不要であり、レベルシフタ３６は設けられない。また、成形回路３７および出力バッファ３８の各々は、電源電圧ＶＴＸＨおよび接地電圧ＧＮＤによって駆動される。
【０１０２】
図１７（ａ）〜（ｏ）は、読出動作時における転送信号ＴＸ＜３：０＞を示すタイムチャートであって、図７（ａ）〜（ｏ）と対比される図である。図７（ａ）〜（ｏ）のステップＳ３では、全ラッチのリセット信号ＴＸＡＤＤ＿ＲＥＳＥＴ＿ｎをイネーブルにして、選択している行グループのラッチ回路をリセットした。これに対して図１７（ａ）〜（ｏ）のステップＳ３では、アドレスによるラッチのリセット信号ＴＸＡＤＤ＿ＲＥＳＥＴをイネーブルにして、選択している行グループのラッチ回路をリセットする。したがって、本実施の形態２では、行グループ単位でラッチ回路をリセットできる。
【０１０３】
図１８（ａ）〜（ｋ）は、ハイブリッド電子シャッタの画素リセット終了時の転送信号ＴＸを示すタイムチャートである。本実施の形態２では、行選択デコード回路５３にアドレスによるラッチのセット機能（トランジスタＱ０，Ｑ１）とリセット機能（トランジスタＱ６，Ｑ７）を設けたので、全行グループのラッチ回路をセットした状態から、全ラッチ回路を１つずつ順次リセットすることができる。
【０１０４】
ラッチ回路をセット状態に保持するとともに、成形信号ＴＸ＿ＤＲＶおよび信号ＴＸＡＬＬ＿ＤＲＶを「Ｈ」レベルに固定する。これにより、アドレス成形信号ＴＸ＿ＤＲＶ＿ＡｄＡ＜３：０＞も全て「Ｈ」レベルに固定され、ラッチ回路の状態（セットまたはリセット）で転送信号ＴＸのレベルが決まる。
【０１０５】
アドレスによるラッチのリセット信号ＴＸＡＤＤ＿ＲＥＳＥＴをイネーブルにして下位２ビットを除くアドレス信号ＡｄＮ〜Ａｄ２を順次デクレメント（−１）することによって、順番に４信号ごとに転送信号ＴＸのレベルを「Ｈ」レベルから「Ｌ」レベルに変える。
【０１０６】
図１８（ａ）〜（ｋ）において、ハイブリッド電子シャッタの画素リセット終了時では、アドレスによるラッチのセット信号ＴＸＡＤＤ＿ＳＥＴは「Ｌ」レベルに固定され、ラッチ回路のセットが禁止される。また、成形信号ＴＸ＿ＤＲＶおよび信号ＴＸＡＬＬ＿ＤＲＶが「Ｈ」レベルに固定され、アドレス成形信号ＴＸ＿ＤＲＶ＿ＡｄＡ＜３：０＞も全て「Ｈ」レベルに固定される。
【０１０７】
図１８（ａ）〜（ｋ）では、時刻ｔ０において転送信号ＴＸ＜７：４＞，ＴＸ＜３：０＞が「Ｈ」レベルである状態が示されている。時刻ｔ０〜ｔ２において４〜７行を示す行選択アドレス信号ＡｄＮ〜Ａｄ２が与えられ、時刻ｔ１においてアドレスによるラッチのリセット信号ＴＸＡＤＤ＿ＲＥＳＥＴが所定時間だけ「Ｈ」レベルにされる。これにより、４〜７行に対応する行選択デコード回路５３のトランジスタＱ６，Ｑ７が導通し、ラッチ回路がリセットされてノードＮ１，Ｎ３がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになり、転送信号ＴＸ＜７：４＞が「Ｌ」レベルになる。
【０１０８】
時刻ｔ２〜ｔ４において０〜３行を示す行選択アドレス信号ＡｄＮ〜Ａｄ２が与えられ、時刻ｔ３においてアドレスによるラッチのリセット信号ＴＸＡＤＤ＿ＲＥＳＥＴが所定時間だけ「Ｈ」レベルにされる。これにより、０〜３行に対応する行選択デコード回路５３のトランジスタＱ６，Ｑ７が導通し、ラッチ回路がリセットされてノードＮ１，Ｎ３がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになり、転送信号ＴＸ＜３：０＞が「Ｌ」レベルになる。
【０１０９】
図１９（ａ）〜（ｄ）は、本実施の形態２のイメージセンサにおけるハイブリッド電子シャッタ方式を示すタイムチャートであって、図１１（ａ）〜（ｄ）と対比される図である。図１９（ａ）〜（ｄ）において、時刻ｔ０〜ｔ１において行選択アドレス信号ＡｄＮ〜Ａｄ２を順次インクリメントして全ＲＳＴ用デコード部のラッチ回路を順次セットする。これにより、全行のリセット信号ＲＳＴが「Ｈ」レベルに活性化（アサート）される。転送信号ＴＸの活性化および非活性化（ネゲート）は、３つのステップＳ４１〜Ｓ４３に分けて行なわれる。
【０１１０】
ステップＳ４１では、行選択アドレス信号ＡｄＮ〜Ａｄ２を順次インクリメント（＋１）して全ＴＸ用デコード部５２のラッチ回路を順次セットする（時刻ｔ２〜ｔ３）。これにより、全行の転送信号ＴＸが「Ｈ」レベルに活性化される。ステップＳ４２では、全ラッチ回路をセット状態に維持する。
【０１１１】
ステップＳ４３では、行選択アドレス信号ＡｄＮ〜Ａｄ２を所定の周期で順次デクリメント（−１）するとともに、所定の周期でアドレスによるラッチのリセット信号ＴＸＡＤＤ＿ＲＥＳＥＴが所定時間だけ「Ｈ」レベルにする（時刻ｔ４〜ｔ５）。これにより、転送信号ＴＸが４行分ずつ「Ｌ」レベルにされ、メカシャッタと同様のタイミングで電子シャッタが駆動される。
【０１１２】
時刻ｔ６において、全行のリセット信号ＲＳＴが「Ｌ」レベルに非活性化される。時刻ｔ７〜ｔ８において、メカシャッタが閉じられてハイブリッド電子シャッタによる静止画の撮影が終了する。
【０１１３】
以上のように、本実施の形態２では、実施の形態１と同じ効果が得られる。
また、本実施の形態２では、実施の形態１と異なり、全行（信号）の同時ネゲート動作を実施していない。すなわち、各行選択デコード回路５３にラッチ回路のセット機能とリセット機能を設けたので、ハイブリッド電子シャッタ方式において全行の同時動作を実施する必要がない。このため、実施の形態１よりも動作電流が減少して電源電圧および接地電圧ＧＮＤのＩＲドロップ量も小さくなり、ＩＲドロップ量の増加による不具合が発生しない。
【０１１４】
また、ハイブリッド電子シャッタ方式を行なう際に、各ラッチ回路のセット／リセット動作は１回しか発生しない。したがって、実施の形態１と比較して、制御の簡単化、制御回路の面積および動作電流の低減化を図ることができる。
【０１１５】
［実施の形態３］
図２０は、この発明の実施の形態３によるイメージセンサの制御回路６０の構成を示す回路ブロック図であって、図５と対比される図である。図２０において、制御回路６０は、可変アドレス縮退機能付きプリデコーダ６１、プリデコーダ６２、論理積回路ＡＮＤ７＜３：０＞，ＡＮＤ８＜３：０＞、論理和回路ＯＲ２および電圧レベルシフト回路６３〜６６を含む。
【０１１６】
プリデコーダ６１は、行選択アドレス信号ＡｄＮ〜Ａｄ０のうちの下位２ビットの信号Ａｄ１，Ａｄ０を除く上位のアドレス信号ＡｄＮ〜Ａｄ２を２ビットずつプリデコードして、プリデコード信号ＡｄＢ＜３：０＞，ＡｄＣ＜３：０＞，ＡｄＤ＜３：０＞，…を生成する。可変アドレス縮退機能については、後述する。
【０１１７】
プリデコーダ６２は、アドレス信号の下位２ビットの信号Ａｄ１，Ａｄ０をプリデコードして４つのプリデコード信号ＡｄＡ＜３：０＞を生成する。論理積回路ＡＮＤ７＜３：０＞は、それぞれプリデコード信号ＡｄＡ＜３：０＞とセット信号ＴＸＡＤＤ＿ＳＥＴとの論理積信号を生成する。電圧レベルシフト回路６３は、論理積回路ＡＮＤ７＜３：０＞の出力信号を電圧変換して、４つのセット信号ＴＸ＿ＳＥＴ＿ＡｄＡ＜３：０＞を生成する。プリデコード信号ＡｄＡ＜３：０＞のうちの１信号のみが「Ｈ」レベルになるので、４つセット信号ＴＸ＿ＳＥＴ＿ＡｄＡ＜３：０＞のうちの１信号のみが駆動される。
【０１１８】
論理積回路ＡＮＤ８＜３：０＞は、それぞれプリデコード信号ＡｄＡ＜３：０＞とリセット信号ＴＸＡＤＤ＿ＲＥＳＥＴとの論理積信号を生成する。電圧レベルシフト回路６４は、論理積回路ＡＮＤ８＜３：０＞の出力信号を電圧変換して、４つのリセット信号ＴＸ＿ＲＥＳＥＴ＿ＡｄＡ＜３：０＞を生成する。
【０１１９】
プリデコード信号ＡｄＡ＜３：０＞のうちの１信号のみが「Ｈ」レベルになるので、４つリセット信号ＴＸ＿ＲＥＳＥＴ＿ＡｄＡ＜３：０＞のうちの１信号のみが駆動される。論理和回路ＯＲ２は、セット信号ＴＸＡＤＤ＿ＳＥＴとリセット信号ＴＸＡＤＤ＿ＲＥＳＥＴの論理和信号ＴＸＡＤＤ＿ＢＯＴＨ＿Ｇを出力する。
【０１２０】
また、タイミングジェネレータ４から供給される行選択アドレス信号ＡｄＮ〜Ａｄ０、セット信号ＴＸＡＤＤ＿ＳＥＴ、リセット信号ＴＸＡＤＤ＿ＲＥＳＥＴ、成形信号ＴＸ＿ＤＲＶ、およびリセット信号ＴＸＡＬＬ＿ＲＥＳＥＴ１の各々の「Ｈ」レベルは電源電圧ＶＤＤがあり、各々の「Ｌ」レベルは接地電圧ＧＮＤである。
【０１２１】
電圧レベルシフト回路６３は、論理積回路ＡＮＤ７＜３：０＞の出力信号の「Ｈ」レベルを電源電圧ＶＤＤから電源電圧ＶＴＸＨに変換するとともに、論理積回路ＡＮＤ７＜３：０＞の出力信号の「Ｌ」レベルを接地電圧ＧＮＤから負電圧ＶＴＸＬに変換して、４つのセット信号ＴＸ＿ＳＥＴ＿ＡｄＡ＜３：０＞を生成する。
【０１２２】
電圧レベルシフト回路６４は、論理積回路ＡＮＤ８＜３：０＞の出力信号の「Ｈ」レベルを電源電圧ＶＤＤから電源電圧ＶＴＸＨに変換するとともに、論理積回路ＡＮＤ８＜３：０＞の出力信号の「Ｌ」レベルを接地電圧ＧＮＤから負電圧ＶＴＸＬに変換して、４つのリセット信号ＴＸ＿ＲＥＳＥＴ＿ＡｄＡ＜３：０＞を生成する。
【０１２３】
電圧レベルシフト回路６５は、成形信号ＴＸ＿ＤＲＶの「Ｈ」レベルを電源電圧ＶＤＤから電源電圧ＶＴＸＨに変換するとともに、成形信号ＴＸ＿ＤＲＶの「Ｌ」レベルを接地電圧ＧＮＤから負電圧ＶＴＸＬに変換して、成形信号ＴＸ＿ＤＲＶ＿Ｇを生成する。電圧レベルシフト回路６６は、リセット信号ＴＸＡＬＬ＿ＲＥＳＥＴ１の「Ｈ」レベルを電源電圧ＶＤＤから電源電圧ＶＴＸＨに変換して、リセット信号ＴＸＡＬＬ＿ＲＥＳＥＴ１＿Ｇを生成する。
【０１２４】
図２１は、このイメージセンサの制御回路６０およびＴＸ用デコード部７０の構成を示す回路ブロック図であって、図６と対比される図である。図２１において、ＴＸ用デコード部７０がＴＸ用デコード部３１と異なる点は、行選択デコード回路３５が行選択デコード回路７１で置換され、個別ラッチ回路Ｌ＜３：１＞が追加されている点である。
【０１２５】
行選択デコード回路７１は、行選択デコード回路３５のＰチャネルＭＯＳトランジスタＰ０をＮチャネルＭＯＳトランジスタＱ８で置換したものである。ＮチャネルＭＯＳトランジスタＱ８は、ノードＮ２と接地電圧ＧＮＤのラインとの間に接続され、そのゲートはリセット信号ＴＸＡＬＬ＿ＲＥＳＥＴ１＿Ｇを受ける。リセット信号ＴＸＡＬＬ＿ＲＥＳＥＴ１＿Ｇが「Ｈ」レベルにされると、全行選択デコード回路７１のトランジスタＱ８が導通してノードＮ２が「Ｌ」レベルになり、全行選択デコード回路７１のラッチ回路がリセットされる。
【０１２６】
また、セット信号ＴＸＡＤＤ＿ＳＥＴの代わりにセット信号ＴＸＡＤＤ＿ＢＯＴＨ＿Ｇが論理積信号ＡＮＤ３に与えられる。これにより、行選択アドレス信号ＡｄＮ〜Ａｄ０によって対応の行グループが選択され、かつセット信号ＴＸＡＤＤ＿ＢＯＴＨ＿Ｇが「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジスタＱ０，Ｑ１が導通し、ノードＮ１が「Ｌ」レベルになり、インバータＩＮＶ０，ＩＮＶ１を含むラッチ回路がセットされる。
【０１２７】
レベルシフタ３６の出力ノードＮ３は、個別ラッチ回路Ｌ＜３：０＞の第１入力ノードＸ１＜３：０＞に接続される。セット信号ＴＸ＿ＳＥＴ＿ＡｄＡ＜３：０＞は、個別ラッチ回路Ｌ＜３：０＞の第２入力ノードＸ２＜３：０＞にそれぞれ入力される。リセット信号ＴＸ＿ＲＥＳＥＴ＿ＡｄＡ＜３：０＞は、個別ラッチ回路Ｌ＜３：０＞の第３入力ノードＸ３＜３：０＞にそれぞれ入力される。
【０１２８】
個別ラッチ回路Ｌ＜３：０＞の出力ノードＹ２＜３：０＞は、それぞれ論理積回路ＡＮＤ５＜３：０＞の一方入力ノードに接続される。論理積回路ＡＮＤ＜３：０＞の他方入力ノードは、ともに成形信号ＴＸ＿ＤＲＶ＿Ｇを受ける。
【０１２９】
個別ラッチ回路Ｌ＜ｎ＞（ただし、ｎは０，１，２，または３である）は、図２２に示すように、インバータＩＮＶ３，ＩＮＶ４およびＮチャネルＭＯＳトランジスタＱ１１〜Ｑ１４を含む。インバータＩＮＶ３は、ノードＹ１とＹ２＜ｎ＞の間に接続され、ノードＹ１に現れる信号の反転信号をノードＹ２＜ｎ＞に出力する。インバータＩＮＶ４は、ノードＹ２＜ｎ＞とＹ１の間に接続され、ノードＹ２＜ｎ＞に現れる信号の反転信号をノードＹ１に出力する。インバータＩＮＶ３，ＩＮＶ４の各々は、電源電圧ＶＴＸＨおよび負電圧ＶＴＸＬによって駆動される。
【０１３０】
ＮチャネルＭＯＳトランジスタＱ１１，Ｑ１２は、ノードＹ１と負電圧ＶＴＸＬのラインとの間に接続され、それらのゲートはそれぞれ入力ノードＸ１＜ｎ＞，Ｘ２＜ｎ＞に接続される。ＮチャネルＭＯＳトランジスタＱ１３，Ｑ１４は、ノードＹ２＜ｎ＞と負電圧ＶＴＸＬのラインとの間に接続され、それらのゲートはそれぞれ入力ノードＸ１＜ｎ＞，Ｘ３＜ｎ＞に接続される。
【０１３１】
行選択デコード回路７１のラッチ回路がセットされてノードＮ１が「Ｌ」レベルになり、ノードＮ３が「Ｈ」レベルになると、個別ラッチ回路Ｌ＜ｎ＞のトランジスタＱ１１，Ｑ１３のゲートが「Ｈ」レベルになる。これにより、個別ラッチ回路Ｌ＜ｎ＞のセットおよびリセットが可能になる。
【０１３２】
セット信号ＴＸ＿ＳＥＴ＿ＡｄＡ＜ｎ＞が「Ｈ」レベルにされると、トランジスタＱ１１，Ｑ１２が導通してノードＹ１が「Ｌ」レベルになり、個別ラッチ回路Ｌ＜ｎ＞がセットされてノードＹ２＜ｎ＞が「Ｈ」レベルになる。これにより、転送信号ＴＸ＜ｎ＞の駆動が可能となる。
【０１３３】
また、リセット信号ＴＸ＿ＲＥＳＥＴ＿ＡｄＡ＜ｎ＞が「Ｈ」レベルにされると、トランジスタＱ１３，Ｑ１４が導通してノードＹ２＜ｎ＞が「Ｌ」レベルになり、個別ラッチ回路Ｌ＜ｎ＞がリセットされる。この場合は、転送信号ＴＸ＜ｎ＞は「Ｌ」レベルに固定される。
【０１３４】
行選択デコード回路７１のラッチ回路がリセットされてノードＮ２が「Ｌ」レベルになり、ノードＮ３が「Ｌ」レベルになると、個別ラッチ回路Ｌ＜ｎ＞のトランジスタＱ１１，Ｑ１３のゲートが「Ｌ」レベルになり、トランジスタＱ１１，Ｑ１３が非導通状態に固定される。これにより、個別ラッチ回路Ｌ＜ｎ＞のセットまたはリセット状態が維持される。
【０１３５】
ＲＳＴ用デコード部およびＳＥＬ用デコード部の各々も、ＴＸ用デコード部５２と同様の構成である。ただし、ＲＳＴ用デコード部およびＳＥＬ用デコード部の各々では、負電圧は不要であり、レベルシフタ３６は設けられない。また、成形回路３７および出力バッファ３８の各々は、電源電圧ＶＴＸＨおよび接地電圧ＧＮＤによって駆動される。
【０１３６】
図２３（ａ）〜（ｘ）は、読出動作時における転送信号ＴＸ＜３：０＞を示すタイムチャートである。図２３（ａ）〜（ｘ）において、読出動作は、共用ラッチ回路（行選択デコード回路７１のラッチ回路）のリセットを解除するステップＳ５１と、共用ラッチ回路および個別ラッチ回路Ｌ＜ｎ＞をセットするステップＳ５２と、信号ＴＸを成形するステップＳ５３と、個別ラッチ回路Ｌ＜ｎ＞をリセットするステップＳ５４と、共用ラッチ回路をリセットするステップＳＳ５５とを含む。
【０１３７】
ステップＳ５１では、リセット信号ＴＸＡＬＬ＿ＲＥＳＥＴ１を「Ｌ」レベルにして全行選択デコード回路７１のトランジスタＱ８を非導通にする。これにより、共用ラッチ回路のリセットが解除される。
【０１３８】
ステップＳ５２では、アドレスによるラッチのセット信号ＴＸＡＤＤ＿ＳＥＴをイネーブルにして、下位２ビットを除くアドレス信号ＡｄＮ〜Ａｄ２によって選択している行の共用ラッチ回路および個別ラッチ回路Ｌ＜ｎ＞をセットする。個別ラッチ回路Ｌ＜ｎ＞をセットすると、成形回路３７の論理積回路ＡＮＤ５＜ｎ＞の一方入力ノードが「Ｈ」レベルとなる。
【０１３９】
ステップＳ５３では、成形信号ＴＸ＿ＤＲＶをアサート／ネゲートすることでアドレスで選択された転送信号の１信号（ｎ行目の読出しではＴＸ＜ｎ＞）が駆動される。
【０１４０】
ステップＳ５４では、リセット信号ＴＸＡＤＤ＿ＲＥＳＥＴをイネーブルにして、選択している行の個別ラッチ回路Ｌ＜ｎ＞をリセットする。個別ラッチ回路Ｌ＜ｎ＞をリセットすると、成形回路３７の論理積回路ＡＮＤ５＜ｎ＞の一方入力ノードが「Ｌ」レベルとなる。
【０１４１】
ステップＳ５５では、リセット信号ＴＸＡＬＬ＿ＲＥＳＥＴ１を「Ｈ」レベルにして全行選択デコード回路７１のトランジスタＱ８を導通させる。これにより、共用ラッチ回路がリセットされる。そして、次の行の動作に備える。以上の５つのステップＳ５１〜Ｓ５５を、行選択アドレス信号ＡｄＮ〜Ａｄ０をインクリメント（＋１）して、行ごとに繰り返す。
【０１４２】
（ハイブリッド電子シャッタ方式）
図２４（ａ）〜（ｘ）は、ハイブリッド電子シャッタの画素リセット終了時（転送信号ＴＸの非活性化（ネゲート）時）の転送信号ＴＸを示すタイムチャートである。本実施の形態３では、各行に個別ラッチ回路Ｌ＜ｎ＞を設けたので、全行の個別ラッチ回路Ｌ＜ｎ＞をセットした状態から、全個別ラッチ回路Ｌ＜ｎ＞を１つずつ順次リセットすることができる。
【０１４３】
図２４（ａ）〜（ｘ）において、ハイブリッド電子シャッタの画素リセット終了時では、成形信号ＴＸ＿ＤＲＶは「Ｈ」レベルに固定される。また、セット信号ＴＸ＿ＳＥＴ＿ＡｄＡ＜３：０＞は「Ｌ」レベルに固定され、全個別ラッチ回路Ｌ＜ｎ＞のセットが解除される。
【０１４４】
図２４（ａ）〜（ｋ）では、時刻ｔ０において転送信号ＴＸ＜１＞，ＴＸ＜０＞が「Ｈ」レベルである状態が示されている。時刻ｔ０〜ｔ１において第１行を示す行選択アドレス信号ＡｄＮ〜Ａｄ０が与えられ、時刻ｔ１〜ｔ２において第０行を示す行選択アドレス信号ＡｄＮ〜Ａｄ０が与えられる。
【０１４５】
たとえば時刻ｔ０〜ｔ１のステップＳ６１では、リセット信号ＴＸＡＬＬ＿ＲＥＳＥＴ１を「Ｌ」レベルにして全行選択デコード回路７１のトランジスタＱ８を非導通にする。これにより、共用ラッチ回路のリセットが解除される。
【０１４６】
ステップＳ６２では、アドレスによるラッチのリセット信号ＴＸＡＤＤ＿ＲＳＥＴをイネーブルにして、下位２ビットを除くアドレス信号ＡｄＮ〜Ａｄ２によって選択している行の個別ラッチ回路Ｌ＜１＞をリセットする。個別ラッチ回路Ｌ＜１＞をリセットすると、成形回路３７の論理積回路ＡＮＤ５＜１＞の一方入力ノードが「Ｌ」レベルとなり、転送信号ＴＸ＜１＞が「Ｈ」レベルから「Ｌ」レベルに立ち下げられる。
【０１４７】
ステップＳ６３では、リセット信号ＴＸＡＬＬ＿ＲＥＳＥＴ１を「Ｈ」レベルにして全行選択デコード回路７１のトランジスタＱ８を導通させる。これにより、共用ラッチ回路がリセットされる。そして、次の行の動作に備える。以上の３つのステップＳ６１〜Ｓ６３を、行選択アドレス信号ＡｄＮ〜Ａｄ０をデクリメント（−１）して、行ごとに繰り返す。
【０１４８】
図２５（ａ）〜（ｄ）は、本実施の形態３のイメージセンサにおけるハイブリッド電子シャッタ方式を示すタイムチャートであって、図１９（ａ）〜（ｄ）と対比される図である。図２５（ａ）〜（ｄ）において、時刻ｔ０〜ｔ１において行選択アドレス信号ＡｄＮ〜Ａｄ０を順次インクリメントして全ＲＳＴ用デコード部の個別ラッチ回路を順次セットする。これにより、全行のリセット信号ＲＳＴが「Ｈ」レベルに活性化（アサート）される。転送信号ＴＸの活性化および非活性化（ネゲート）は、３つのステップＳ７１〜Ｓ７３に分けて行なわれる。
【０１４９】
ステップＳ７１では、行選択アドレス信号ＡｄＮ〜Ａｄ０を順次インクリメント（＋１）して全個別ラッチ回路Ｌ＜ｎ＞を順次セットする（時刻ｔ２〜ｔ３）。これにより、全行の転送信号ＴＸが「Ｈ」レベルに活性化される。ステップＳ７２では、全個別ラッチ回路Ｌ＜ｎ＞をセット状態に維持する。
【０１５０】
ステップＳ７３では、行選択アドレス信号ＡｄＮ〜Ａｄ０を所定の周期で順次デクリメント（−１）するとともに、所定の周期でアドレスによるラッチのリセット信号ＴＸＡＤＤ＿ＲＥＳＥＴが所定時間だけ「Ｈ」レベルにする（時刻ｔ４〜ｔ５）。これにより、転送信号ＴＸが１行分ずつ「Ｌ」レベルにされ、メカシャッタと同様のタイミングで電子シャッタが駆動される。
【０１５１】
時刻ｔ６〜ｔ７において行選択アドレス信号ＡｄＮ〜Ａｄ０を順次デクリメントして全ＲＳＴ用デコード部の個別ラッチ回路を順次リセットする。これにより、全行のリセット信号ＲＳＴが「Ｌ」レベルに非活性化される。時刻ｔ８〜ｔ９において、メカシャッタが閉じられてハイブリッド電子シャッタによる静止画の撮影（露光）が終了する。
【０１５２】
本実施の形態３では、１行単位で動作が可能となる。その結果、メカシャッタの閉動作に対して各行のシャッタ動作のタイミングを正確に合わせることができ、画質の向上を図ることができる。
【０１５３】
（可変アドレス縮退機能）
また、本実施の形態３では、制御回路６０のプリデコーダ６１に可変アドレス縮退機能を持たせたことを特徴としている。図２０に示したように、可変アドレス縮退機能付きプリデコーダ６１には、下位２ビットを除くアドレスＡｄＮ〜Ａｄ２と縮退数制御信号ＵＮＩ＿ＲＥＧ＜ｋ：０＞が入力され、縮退されたプリデコード信号ＡｄＢ＜３：０＞，ＡｄＣ＜３：０＞，…が出力される。
【０１５４】
図２６（ａ）（ｂ）は、プリデコーダ６１の動作を説明するための表である。図２６（ａ）に示すように、アドレス信号Ａｄ３，Ａｄ２がそれぞれ０，０である場合、プリデコード信号ＡｄＢ＜３：０＞のうちのプリデコード信号ＡｄＢ＜０＞のみが１になる。アドレス信号Ａｄ３，Ａｄ２がそれぞれ０，１である場合、プリデコード信号ＡｄＢ＜３：０＞のうちのプリデコード信号ＡｄＢ＜１＞のみが１になる。アドレス信号Ａｄ３，Ａｄ２がそれぞれ１，０である場合、プリデコード信号ＡｄＢ＜３：０＞のうちのプリデコード信号ＡｄＢ＜２＞のみが１になる。アドレス信号Ａｄ３，Ａｄ２がそれぞれ１，１である場合、プリデコード信号ＡｄＢ＜３：０＞のうちのプリデコード信号ＡｄＢ＜３＞のみが１になる。
【０１５５】
また図２６（ｂ）に示すように、縮退数制御信号ＵＮＩ＿ＲＥＧ＜４：０＞がそれぞれ０，０，０，０である場合は、上位縮退数は１であり、縮退アドレスはない。この場合は、全行が１行ずつ順次選択される。
【０１５６】
縮退数制御信号ＵＮＩ＿ＲＥＧ＜４：０＞がそれぞれ０，０，０，１である場合は、上位縮退数は２であり、縮退アドレスは最上位のアドレス信号Ａｄ１１である。この場合、プリデコード信号ＸＦ＜３＞，ＸＦ＜１＞はアドレス信号Ａｄ１０に一致し、プリデコード信号ＸＦ＜２＞，ＸＦ＜０＞はアドレス信号Ａｄ１０の反転信号に一致する。この場合は、全行が２つのブロックに分割され、各ブロックにおいて１行ずつ順次選択される。したがって、２つの行が同時に選択される。
【０１５７】
縮退数制御信号ＵＮＩ＿ＲＥＧ＜４：０＞がそれぞれ０，０，１，０である場合は、上位縮退数は４であり、縮退アドレスは最上位のアドレス信号Ａｄ１１，Ａｄ１０である。この場合、プリデコード信号ＸＦ＜３：０＞はそれぞれ１，１，１，１に固定される。この場合は、全行が４つのブロックに分割され、各ブロックにおいて１行ずつ順次選択される。したがって、４つの行が同時に選択される。同様にして、縮退数制御信号ＵＮＩ＿ＲＥＧ＜４：０＞を変えることにより、同時に選択する行の数を増やすことができる。
【０１５８】
図２７（ａ）〜（ｇ）は、可変アドレス縮退機能を用いたハイブリッド電子シャッタ方式を示すタイムチャートであって、図２５（ａ）〜（ｄ）と対比される図である。図２７（ａ）〜（ｇ）において、時刻ｔ０〜ｔ３，ｔ６〜ｔ７では、縮退数制御信号ＵＮＩ＿ＲＥＧ＜４：０＞をそれぞれ０，０，０，１として上位縮退数を２とし、全行を２つのブロックに分割する。また、時刻ｔ４〜ｔ５では、縮退数制御信号ＵＮＩ＿ＲＥＧ＜４：０＞をそれぞれ０，０，０，０として上位縮退数を１とし、ブロック分割を行なわない。
【０１５９】
時刻ｔ０〜ｔ１において行選択アドレス信号ＡｄＮ〜Ａｄ０を順次インクリメントし、２つのブロックの各々においてＲＳＴ用デコード部の個別ラッチ回路を１つずつ順次セットする。これにより、図２５（ａ）〜（ｄ）の場合の２分の１の時間で全行のリセット信号ＲＳＴが「Ｈ」レベルに活性化（アサート）される。転送信号ＴＸの活性化および非活性化（ネゲート）は、３つのステップＳ８１〜Ｓ８３に分けて行なわれる。
【０１６０】
ステップＳ８１では、行選択アドレス信号ＡｄＮ〜Ａｄ０を順次インクリメント（＋１）して、２つのブロックの各々において全個別ラッチ回路Ｌ＜ｎ＞を順次セットする（時刻ｔ２〜ｔ３）。これにより、図２５（ａ）〜（ｄ）の場合の２分の１の時間で全行の転送信号ＴＸが「Ｈ」レベルに活性化される。ステップＳ８２では、全個別ラッチ回路Ｌ＜ｎ＞をセット状態に維持する。
【０１６１】
ステップＳ８３では、行選択アドレス信号ＡｄＮ〜Ａｄ０を所定の周期で順次デクリメント（−１）するとともに、所定の周期でアドレスによるラッチのリセット信号ＴＸＡＤＤ＿ＲＥＳＥＴが所定時間だけ「Ｈ」レベルにする（時刻ｔ４〜ｔ５）。これにより、転送信号ＴＸが１行分ずつ「Ｌ」レベルにされ、メカシャッタと同様のタイミングで電子シャッタが駆動される。
【０１６２】
時刻ｔ６〜ｔ７において行選択アドレス信号ＡｄＮ〜Ａｄ０を順次デクリメントし、２つのブロックの各々において全ＲＳＴ用デコード部の個別ラッチ回路を順次リセットする。これにより、図２５（ａ）〜（ｄ）の場合の２分の１の時間で全行のリセット信号ＲＳＴが「Ｌ」レベルに非活性化される。時刻ｔ８〜ｔ９において、メカシャッタが閉じられてハイブリッド電子シャッタによる静止画の撮影（露光）が終了する。
【０１６３】
本実施の形態３では、アドレス縮退を行なわない場合と比較して、信号ＴＸをアサートさせるのに必要な動作時間を２分の１に短縮することができる。
【０１６４】
また、本実施の形態３では、アドレス縮退数を調整することにより、電源電圧のＩＲドロップ量の増大による不具合が発生しない範囲内で、信号ＴＸをアサートさせるのに必要な動作時間を最短時間に設定することができる。
【０１６５】
（ローリング電子シャッタ方式）
図２８（ａ）〜（ｈ）は、実施の形態１，３におけるローリング電子シャッタを模式的に示すタイムチャートである。実施の形態１では、図２８（ｂ）（ｃ）に示すように、同じ行グループの複数行の画素回路１０をリセットする場合、各行ごとにアクセスする必要がある。また、１水平期間ごとに１信号ずつ「アドレスによるラッチのセット」（図２８（ｂ）（ｃ）における上向きの矢印）と「全ラッチのリセット信号による全ラッチのリセット」（図２８（ｂ）（ｃ）における上向きの矢印）を繰り返す必要があるため、動作時間と動作電流が大きくなる。
【０１６６】
これに対して本実施の形態３では、図２８（ｄ）（e）に示すように、ラッチ回路のセットを保持できるため、「アドレスによるラッチのセット」（図２８（ｄ）（ｅ）における上向きの矢印）と「アドレスによるラッチのリセット」（図２８（ｄ）（ｅ）における下向きの矢印）は１回ずつで済むので、無駄な動作時間と動作電流が発生しない。
【０１６７】
（信号のオーバーラップ動作）
図２９（ａ）〜（ｘ）は、転送信号ＴＸのオーバーラップ動作を示すタイムチャートである。図２９（ａ）〜（ｘ）において、オーバーラップ動作時には、成形信号ＴＸ＿ＤＲＶは「Ｈ」レベルに固定される。図２９（ａ）〜（ｋ）では、時刻ｔ１において転送信号ＴＸ＜０＞が「Ｈ」レベルである状態が示されている。
【０１６８】
たとえば時刻ｔ１〜ｔ２のステップＳ９１では、リセット信号ＴＸＡＬＬ＿ＲＥＳＥＴ１を「Ｌ」レベルにして全行選択デコード回路７１のトランジスタＱ８を非導通にする。これにより、共用ラッチ回路のリセットが解除される。
【０１６９】
ステップＳ９２では、第１行を示す行選択アドレス信号ＡｄＮ〜Ａｄ０を与えるとともに、アドレスによるラッチのセット信号ＴＸＡＤＤ＿ＳＥＴをイネーブルにする。これにより、下位２ビットを除くアドレス信号ＡｄＮ〜Ａｄ２によって選択されている行グループの共用ラッチ回路がセットされてノードＮ３が「Ｈ」レベルにされる。また、下位２ビットのアドレス信号Ａｄ１，Ａｄ０によって選択されている行の個別ラッチ回路Ｌ＜１＞がセットされる。個別ラッチ回路Ｌ＜１＞がリセットされると、成形回路３７の論理積回路ＡＮＤ５＜１＞の一方入力ノードが「Ｈ」レベルとなり、転送信号ＴＸ＜１＞が「Ｌ」レベルから「Ｈ」レベルに立ち上げられる。
【０１７０】
ステップＳ９３では、第０行を示す行選択アドレス信号ＡｄＮ〜Ａｄ０を与えるとともに、アドレスによるラッチのリセット信号ＴＸＡＤＤ＿ＲＥＳＥＴをイネーブルにする。これにより、下位２ビットのアドレス信号Ａｄ１，Ａｄ０によって選択されている行の個別ラッチ回路Ｌ＜０＞がリセットされる。個別ラッチ回路Ｌ＜０＞がセットされると、成形回路３７の論理積回路ＡＮＤ５＜０＞の一方入力ノードが「Ｌ」レベルとなり、転送信号ＴＸ＜０＞が「Ｈ」レベルから「Ｌ」レベルに立ち下げられる。したがって、図２９（ｘ）のオーバーラップ期間Ｔ１では、転送信号ＴＸ＜０＞，ＴＸ＜１＞がともに「Ｈ」レベルになる。
【０１７１】
ステップＳ９４では、リセット信号ＴＸＡＬＬ＿ＲＥＳＥＴ１を「Ｈ」レベルにして全行選択デコード回路７１のトランジスタＱ８を導通させる。これにより、共用ラッチ回路がリセットされる。そして、次の行の動作に備える。以上の４つのステップＳ９１〜Ｓ９４を、行選択アドレス信号ＡｄＮ〜Ａｄ０をインクリメント（−１）して、行ごとに繰り返す。
【０１７２】
具体例としては、選択信号ＳＥＬのオーバーラップ動作が挙げられる。図３で示したように、選択信号ＳＥＬを活性化レベルの「Ｈ」レベルにすると、ノードＮ１２の電圧に応じたレベルの電流が垂直信号線ＬＶに流れる。全行の選択信号ＳＥＬが非活性化レベルの「Ｌ」レベルにされると、垂直信号線ＬＶに電流が流れず、垂直信号線ＬＶの電圧が接地電圧ＧＮＤまで低下してしまい、次の動作に悪影響が発生する。しかし、本実施の形態３では、選択信号ＳＥＬのオーバーラップが可能となり、全行の選択信号ＳＥＬのうちのいずれか１つの選択信号ＳＥＬを必ず活性化レベルにすることができる。したがって、垂直信号線ＬＶの電圧が接地電圧ＧＮＤまで低下してしまうことを防止することができる。
【０１７３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１７４】
１ 画素アレイ、２ 垂直走査部、３ 水平走査部、４ タイミングジェネレータ、５ 出力回路、１０，４０〜４３ 画素回路、１１ フォトダイオード、１２ 転送トランジスタ、１３ リセットトランジスタ、１４ 増幅トランジスタ、１５ 選択トランジスタ、２０，５０，６０ 制御回路、２１，２６，６１，６２ プリデコーダ、２２，５１ 成形信号生成回路、２３〜２５，２７，６３〜６６ 電圧レベルシフト回路、３０ 信号発生回路、３１，５２，７０ ＴＸデコード部、３２ ＲＳＴ用デコード部、３３ ＳＥＬ用デコード部、３５，５３，７１ 行選択デコード回路、３６ レベルシフタ、３７ 成形回路、３８ 出力バッファ、Ａ，Ｂ，Ｃ 領域、ＡＮＤ 論理積回路、ＢＵＦ バッファ、ＦＦ 記憶素子、ＩＮＶ インバータ、Ｌ 個別ラッチ回路、ＬＲ，ＬＴ，ＬＳ 水平信号線、ＬＶ 垂直信号線、ＯＲ 論理和回路、Ｐ ＰチャネルＭＯＳトランジスタ、Ｑ ＮチャネルＭＯＳトランジスタ。
【特許請求の範囲】
【請求項１】
複数行複数列に配置され、各々が、複数の制御信号によって制御され、入射光を電気信号に変換する複数の画素回路と、各行に対応して設けられ、それぞれ前記複数の制御信号を伝達するための複数の水平信号線と、それぞれ前記複数列に対応して設けられた複数の垂直信号線とを含む画素アレイと、
前記複数行のうちのいずれかの行を選択する選択回路と、
各制御信号に対応して設けられ、前記選択回路によって選択された行の対応の水平信号線を介して、その行の複数の画素回路の各々に対応の制御信号を与える制御信号発生回路と、
前記選択回路によって選択された行の複数の画素回路から前記複数の垂直信号線に出力された複数の電気信号を読み出す読出回路とを備え、
前記制御信号発生回路は、
各行に対応して設けられ、前記選択回路によって対応の行が選択されている場合は第１の信号を選択レベルにし、前記選択回路によって対応の行が選択されていない場合は前記第１の信号を非選択レベルにする論理回路と、
各行に対応して設けられ、対応の第１の信号が選択レベルにされた場合にセットされて第２の信号を活性化レベルにし、リセット信号によってリセットされて前記第２の信号を非活性化レベルにするラッチ回路と、
前記選択回路に同期して成形信号を発生する成形信号発生回路と、
各行に対応して設けられ、対応の第２の信号が活性化レベルにされている場合に前記成形信号を対応の制御信号として対応の行の水平信号線に与えるゲート回路とを含み、
前記第１の信号の選択レベルは第１の電源電圧であり、
前記第２の信号の活性化レベルは前記第１の電源電圧よりも高い第２の電源電圧であり、
前記ラッチ回路は、前記第１の信号の電圧レベルを前記第１の電源電圧から前記第２の電源電圧に変換して前記第２の信号として出力する電圧レベルシフト回路を兼ねている、イメージセンサ。
【請求項２】
複数行複数列に配置され、各々が、複数の制御信号によって制御され、入射光を電気信号に変換する複数の画素回路と、各行に対応して設けられ、それぞれ前記複数の制御信号を伝達するための複数の水平信号線と、それぞれ前記複数列に対応して設けられた複数の垂直信号線とを含む画素アレイと、
前記複数行のうちのいずれかの行を選択する選択回路と、
各制御信号に対応して設けられ、前記選択回路によって選択された行の対応の水平信号線を介して、その行の複数の画素回路の各々に対応の制御信号を与える制御信号発生回路と、
前記選択回路によって選択された行の複数の画素回路から前記複数の垂直信号線に出力された複数の電気信号を読み出す読出回路とを備え、
前記複数行は、予めＭ行（ただし、Ｍは２以上の整数である）ずつ複数の行グループに分割され、
前記選択回路は、
前記複数の行グループのうちのいずれかの行グループを選択する第１の副選択回路と、
前記第１の副選択回路によって選択された行グループに属するＭ行のうちのいずれかの行を選択する第２の副選択回路とを含み、
前記制御信号発生回路は、
各行グループに対応して設けられ、前記第１の副選択回路によって対応の行グループが選択されている場合は第１の信号を選択レベルにし、前記第１の副選択回路によって対応の行が選択されていない場合は前記第１の信号を非選択レベルにする論理回路と、
各行グループに対応して設けられ、対応の第１の信号が選択レベルにされた場合にセットされて第２の信号を活性化レベルにし、リセット信号によってリセットされて前記第２の信号を非活性化レベルにするラッチ回路と、
それぞれＭ行に対応して前記複数の行グループに共通に設けられ、各々が、前記第２の副選択回路によって対応の行が選択された場合に成形信号を発生するＭ個の成形信号発生回路と、
それぞれ各行グループのＭ行に対応して設けられ、各々が、対応の第２の信号が活性化レベルにされている場合に、対応の成形信号発生回路で生成された前記成形信号を対応の制御信号として対応の水平信号線に与えるＭ個のゲート回路とを含み、
前記第１の信号の選択レベルは第１の電源電圧であり、
前記第２の信号の活性化レベルは前記第１の電源電圧よりも高い第２の電源電圧であり、
前記ラッチ回路は、前記第１の信号の電圧レベルを前記第１の電源電圧から前記第２の電源電圧に変換して前記第２の信号として出力する電圧レベルシフト回路を兼ねている、イメージセンサ。
【請求項３】
複数行複数列に配置され、各々が、複数の制御信号によって制御され、入射光を電気信号に変換する複数の画素回路と、各行に対応して設けられ、それぞれ前記複数の制御信号を伝達するための複数の水平信号線と、それぞれ前記複数列に対応して設けられた複数の垂直信号線とを含む画素アレイと、
前記複数行のうちのいずれかの行を選択する選択回路と、
各制御信号に対応して設けられ、前記選択回路によって選択された行の対応の水平信号線を介して、その行の複数の画素回路の各々に対応の制御信号を与える制御信号発生回路と、
前記選択回路によって選択された行の複数の画素回路から前記複数の垂直信号線に出力された複数の電気信号を読み出す読出回路とを備え、
前記複数行は、予めＭ行（ただし、Ｍは２以上の整数である）ずつ複数の行グループに分割され、
前記選択回路は、
前記複数の行グループのうちのいずれかの行グループを選択する第１の副選択回路と、
前記第１の副選択回路によって選択された行グループに属するＭ行のうちのいずれかの行を選択する第２の副選択回路とを含み、
前記制御信号発生回路は、
各行グループに対応して設けられ、前記第１の副選択回路によって対応の行グループが選択されている場合は第１の信号を選択レベルにし、前記第１の副選択回路によって対応の行が選択されていない場合は前記第１の信号を非選択レベルにする論理回路と、
各行グループに対応して設けられ、対応の第１の信号が選択レベルにされた場合にセットされて第２の信号を活性化レベルにし、リセット信号によってリセットされて前記第２の信号を非活性化レベルにするラッチ回路と、
前記第２の副選択回路に同期して成形信号を発生する成形信号発生回路と、
それぞれ各行グループのＭ行に対応して設けられて対応の第２の信号が活性化レベルにされた場合に活性化され、各々が、副セット信号によってセットされ、副リセット信号によってリセットされるＭ個の副ラッチ回路と、
前記Ｍ個の副ラッチ回路のうちの前記第２の副選択回路によって選択された行に対応する副ラッチ回路に前記副セット信号または前記副リセット信号を与えるラッチ制御回路と、
各行に対応して設けられ、対応の副ラッチ回路がセットされている場合に、前記成形信号を対応の制御信号として対応の水平信号線に与えるゲート回路とを含み、
前記第１の信号の選択レベルは第１の電源電圧であり、
前記第２の信号の活性化レベルは前記第１の電源電圧よりも高い第２の電源電圧であり、
前記ラッチ回路は、前記第１の信号の電圧レベルを前記第１の電源電圧から前記第２の電源電圧に変換して前記第２の信号として出力する電圧レベルシフト回路を兼ねている、イメージセンサ。
【請求項４】
前記選択回路は、さらに、縮退モード時に前記複数の行グループをｍ個（ただし、ｍは２以上の整数である）ずつ複数のブロックに分割する縮退回路を含み、
前記第１の副選択回路は、前記縮退モード時には、前記複数のブロックの各々においてｍ個の行グループを順次選択する、請求項３に記載のイメージセンサ。
【請求項５】
前記第１の信号の非選択レベルおよび前記第２の信号の非活性化レベルの各々は基準電圧であり、
前記ラッチ回路は、
第１のノードと前記基準電圧のラインとの間に接続され、対応の第１の信号が選択レベルにされている場合に導通する第１のスイッチング素子と、
前記第１のノードと第２のノードとの間に接続された第１のインバータと、
前記第２のノードと前記第１のノード間に接続された第２のインバータとを含み、
前記第１および第２のインバータの各々は、前記第２の電源電圧および前記基準電圧によって駆動され、
前記第２の信号は前記第２のノードに現れる信号である、請求項１から請求項４までのいずれかに記載のイメージセンサ。
【請求項６】
前記ラッチ回路は、さらに、前記第２の電源電圧のラインと前記第１のノードとの間に接続され、前記リセット信号に応答して導通する第２のスイッチング素子を含む、請求項５に記載のイメージセンサ。
【請求項７】
前記ラッチ回路は、さらに、前記第２のノードと前記基準電圧のラインとの間に接続され、対応の第１の信号が選択レベルにされている場合は前記リセット信号に応答して導通し、対応の第１の信号が非選択レベルである場合は非導通になる第２のスイッチング素子を含む、請求項５に記載のイメージセンサ。
【請求項８】
前記ラッチ回路は、さらに、前記第２のノードと前記基準電圧のラインとの間に接続され、前記リセット信号に応答して導通する第２のスイッチング素子を含む、請求項５に記載のイメージセンサ。
【請求項９】
前記制御信号発生回路は、さらに、前記ラッチ回路と前記ゲート回路の間に設けられ、対応の第２の信号の非活性化レベルを前記基準電圧よりも低い第３の電源電圧にシフトさせる副電圧レベルシフト回路を含み、
前記副電圧レベルシフト回路および前記ゲート回路の各々は、前記第２および第３の電源電圧によって駆動される、請求項１から請求項８までのいずれかに記載のイメージセンサ。
【請求項１】
複数行複数列に配置され、各々が、複数の制御信号によって制御され、入射光を電気信号に変換する複数の画素回路と、各行に対応して設けられ、それぞれ前記複数の制御信号を伝達するための複数の水平信号線と、それぞれ前記複数列に対応して設けられた複数の垂直信号線とを含む画素アレイと、
前記複数行のうちのいずれかの行を選択する選択回路と、
各制御信号に対応して設けられ、前記選択回路によって選択された行の対応の水平信号線を介して、その行の複数の画素回路の各々に対応の制御信号を与える制御信号発生回路と、
前記選択回路によって選択された行の複数の画素回路から前記複数の垂直信号線に出力された複数の電気信号を読み出す読出回路とを備え、
前記制御信号発生回路は、
各行に対応して設けられ、前記選択回路によって対応の行が選択されている場合は第１の信号を選択レベルにし、前記選択回路によって対応の行が選択されていない場合は前記第１の信号を非選択レベルにする論理回路と、
各行に対応して設けられ、対応の第１の信号が選択レベルにされた場合にセットされて第２の信号を活性化レベルにし、リセット信号によってリセットされて前記第２の信号を非活性化レベルにするラッチ回路と、
前記選択回路に同期して成形信号を発生する成形信号発生回路と、
各行に対応して設けられ、対応の第２の信号が活性化レベルにされている場合に前記成形信号を対応の制御信号として対応の行の水平信号線に与えるゲート回路とを含み、
前記第１の信号の選択レベルは第１の電源電圧であり、
前記第２の信号の活性化レベルは前記第１の電源電圧よりも高い第２の電源電圧であり、
前記ラッチ回路は、前記第１の信号の電圧レベルを前記第１の電源電圧から前記第２の電源電圧に変換して前記第２の信号として出力する電圧レベルシフト回路を兼ねている、イメージセンサ。
【請求項２】
複数行複数列に配置され、各々が、複数の制御信号によって制御され、入射光を電気信号に変換する複数の画素回路と、各行に対応して設けられ、それぞれ前記複数の制御信号を伝達するための複数の水平信号線と、それぞれ前記複数列に対応して設けられた複数の垂直信号線とを含む画素アレイと、
前記複数行のうちのいずれかの行を選択する選択回路と、
各制御信号に対応して設けられ、前記選択回路によって選択された行の対応の水平信号線を介して、その行の複数の画素回路の各々に対応の制御信号を与える制御信号発生回路と、
前記選択回路によって選択された行の複数の画素回路から前記複数の垂直信号線に出力された複数の電気信号を読み出す読出回路とを備え、
前記複数行は、予めＭ行（ただし、Ｍは２以上の整数である）ずつ複数の行グループに分割され、
前記選択回路は、
前記複数の行グループのうちのいずれかの行グループを選択する第１の副選択回路と、
前記第１の副選択回路によって選択された行グループに属するＭ行のうちのいずれかの行を選択する第２の副選択回路とを含み、
前記制御信号発生回路は、
各行グループに対応して設けられ、前記第１の副選択回路によって対応の行グループが選択されている場合は第１の信号を選択レベルにし、前記第１の副選択回路によって対応の行が選択されていない場合は前記第１の信号を非選択レベルにする論理回路と、
各行グループに対応して設けられ、対応の第１の信号が選択レベルにされた場合にセットされて第２の信号を活性化レベルにし、リセット信号によってリセットされて前記第２の信号を非活性化レベルにするラッチ回路と、
それぞれＭ行に対応して前記複数の行グループに共通に設けられ、各々が、前記第２の副選択回路によって対応の行が選択された場合に成形信号を発生するＭ個の成形信号発生回路と、
それぞれ各行グループのＭ行に対応して設けられ、各々が、対応の第２の信号が活性化レベルにされている場合に、対応の成形信号発生回路で生成された前記成形信号を対応の制御信号として対応の水平信号線に与えるＭ個のゲート回路とを含み、
前記第１の信号の選択レベルは第１の電源電圧であり、
前記第２の信号の活性化レベルは前記第１の電源電圧よりも高い第２の電源電圧であり、
前記ラッチ回路は、前記第１の信号の電圧レベルを前記第１の電源電圧から前記第２の電源電圧に変換して前記第２の信号として出力する電圧レベルシフト回路を兼ねている、イメージセンサ。
【請求項３】
複数行複数列に配置され、各々が、複数の制御信号によって制御され、入射光を電気信号に変換する複数の画素回路と、各行に対応して設けられ、それぞれ前記複数の制御信号を伝達するための複数の水平信号線と、それぞれ前記複数列に対応して設けられた複数の垂直信号線とを含む画素アレイと、
前記複数行のうちのいずれかの行を選択する選択回路と、
各制御信号に対応して設けられ、前記選択回路によって選択された行の対応の水平信号線を介して、その行の複数の画素回路の各々に対応の制御信号を与える制御信号発生回路と、
前記選択回路によって選択された行の複数の画素回路から前記複数の垂直信号線に出力された複数の電気信号を読み出す読出回路とを備え、
前記複数行は、予めＭ行（ただし、Ｍは２以上の整数である）ずつ複数の行グループに分割され、
前記選択回路は、
前記複数の行グループのうちのいずれかの行グループを選択する第１の副選択回路と、
前記第１の副選択回路によって選択された行グループに属するＭ行のうちのいずれかの行を選択する第２の副選択回路とを含み、
前記制御信号発生回路は、
各行グループに対応して設けられ、前記第１の副選択回路によって対応の行グループが選択されている場合は第１の信号を選択レベルにし、前記第１の副選択回路によって対応の行が選択されていない場合は前記第１の信号を非選択レベルにする論理回路と、
各行グループに対応して設けられ、対応の第１の信号が選択レベルにされた場合にセットされて第２の信号を活性化レベルにし、リセット信号によってリセットされて前記第２の信号を非活性化レベルにするラッチ回路と、
前記第２の副選択回路に同期して成形信号を発生する成形信号発生回路と、
それぞれ各行グループのＭ行に対応して設けられて対応の第２の信号が活性化レベルにされた場合に活性化され、各々が、副セット信号によってセットされ、副リセット信号によってリセットされるＭ個の副ラッチ回路と、
前記Ｍ個の副ラッチ回路のうちの前記第２の副選択回路によって選択された行に対応する副ラッチ回路に前記副セット信号または前記副リセット信号を与えるラッチ制御回路と、
各行に対応して設けられ、対応の副ラッチ回路がセットされている場合に、前記成形信号を対応の制御信号として対応の水平信号線に与えるゲート回路とを含み、
前記第１の信号の選択レベルは第１の電源電圧であり、
前記第２の信号の活性化レベルは前記第１の電源電圧よりも高い第２の電源電圧であり、
前記ラッチ回路は、前記第１の信号の電圧レベルを前記第１の電源電圧から前記第２の電源電圧に変換して前記第２の信号として出力する電圧レベルシフト回路を兼ねている、イメージセンサ。
【請求項４】
前記選択回路は、さらに、縮退モード時に前記複数の行グループをｍ個（ただし、ｍは２以上の整数である）ずつ複数のブロックに分割する縮退回路を含み、
前記第１の副選択回路は、前記縮退モード時には、前記複数のブロックの各々においてｍ個の行グループを順次選択する、請求項３に記載のイメージセンサ。
【請求項５】
前記第１の信号の非選択レベルおよび前記第２の信号の非活性化レベルの各々は基準電圧であり、
前記ラッチ回路は、
第１のノードと前記基準電圧のラインとの間に接続され、対応の第１の信号が選択レベルにされている場合に導通する第１のスイッチング素子と、
前記第１のノードと第２のノードとの間に接続された第１のインバータと、
前記第２のノードと前記第１のノード間に接続された第２のインバータとを含み、
前記第１および第２のインバータの各々は、前記第２の電源電圧および前記基準電圧によって駆動され、
前記第２の信号は前記第２のノードに現れる信号である、請求項１から請求項４までのいずれかに記載のイメージセンサ。
【請求項６】
前記ラッチ回路は、さらに、前記第２の電源電圧のラインと前記第１のノードとの間に接続され、前記リセット信号に応答して導通する第２のスイッチング素子を含む、請求項５に記載のイメージセンサ。
【請求項７】
前記ラッチ回路は、さらに、前記第２のノードと前記基準電圧のラインとの間に接続され、対応の第１の信号が選択レベルにされている場合は前記リセット信号に応答して導通し、対応の第１の信号が非選択レベルである場合は非導通になる第２のスイッチング素子を含む、請求項５に記載のイメージセンサ。
【請求項８】
前記ラッチ回路は、さらに、前記第２のノードと前記基準電圧のラインとの間に接続され、前記リセット信号に応答して導通する第２のスイッチング素子を含む、請求項５に記載のイメージセンサ。
【請求項９】
前記制御信号発生回路は、さらに、前記ラッチ回路と前記ゲート回路の間に設けられ、対応の第２の信号の非活性化レベルを前記基準電圧よりも低い第３の電源電圧にシフトさせる副電圧レベルシフト回路を含み、
前記副電圧レベルシフト回路および前記ゲート回路の各々は、前記第２および第３の電源電圧によって駆動される、請求項１から請求項８までのいずれかに記載のイメージセンサ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【公開番号】特開２０１２−１００２１９（Ｐ２０１２−１００２１９Ａ）
【公開日】平成２４年５月２４日（２０１２．５．２４）
【国際特許分類】
【出願番号】特願２０１０−２４８６４８（Ｐ２０１０−２４８６４８）
【出願日】平成２２年１１月５日（２０１０．１１．５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年５月２４日（２０１２．５．２４）
【国際特許分類】
【出願日】平成２２年１１月５日（２０１０．１１．５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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