【課題】カウンタ回路、これを含む装置及びカウンティング方法を提供すること。
【解決手段】
カウンタ回路はバッファ部及びリップルカウンタを含む。バッファ部はカウンティング動作の終了時点から少なくとも１つの入力クロック信号をラッチして少なくとも１つの下位ビット信号を発生する。リッブルカウンタは下位ビット信号のうち１つに相応するラッチ出力信号に応答して順次にトグリング（ｔｏｇｇｌｉｎｇ）する上位ビット信号を発生する。カウンタ回路は入力クロック信号のサイクル周期ごとに２回以上のカウンティングを遂行して向上した動作速度及び動作マージンを有し、ビット信号のトグリング回数を減らし消費電力を低減する。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号を利用したカウンティングに関する。より詳細には効率的にカウンティング動作を遂行することができるエムディアール（ＭＤＲ；Ｍｕｌｔｉｐｌｅ Ｄａｔａ Ｒａｔｅ）カウンタ回路、これを含む装置及びカウンティング方法に関する。
【背景技術】
【０００２】
光の強さ、音響の強さ、時間などのような有効な物理量をデジタル信号に変換するために多様な電子装置にカウンタ回路が利用される。
【０００３】
例えば、イメージセンサは入射光に反応する半導体の性質を利用してイメージを獲得する装置として、ピクセルアレイから出力されるアナログ信号をデジタル信号に変換するためにアナログ−デジタルコンバータを含む。前記アナログ−デジタルコンバータはクロック信号を利用してカウンティング動作を遂行するカウンタ回路を利用して具現される。
【０００４】
カウンタ回路の動作速度及び消費電力はこれを含む装置またはシステムの性能に直接的な影響を及ぼす。特にＣＭＯＳイメージセンサはその構成によってアクティブピクセルセンサアレイ（Ａｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ Ａｒｒａｙ）から各コラム単位に出力されるアナログ信号をデジタル信号に変換するために複数のカウンタ回路を含むことができる。このようなカウンタ回路の個数はイメージセンサの解像度に応じて増加し、カウンタ回路の個数が増加するほどカウンタ回路の構成、動作速度及び消費電力などはイメージセンサの全体性能を決定する重要な要因となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−２９８３６０号公報
【特許文献２】特開２００８−２５２６０５号公報
【特許文献３】韓国特許出願公開２００１−０００４１６４号明細書
【特許文献４】特開２００６−２０３３９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
前記のような問題点を解決するための本発明の一目的は消費電力を低減し、動作速度を上げることができるカウンタ回路及びカウンティング方法を提供することにある。
【０００７】
本発明の一目的は、前記カウンタ回路を利用して消費電力を低減し、動作速度を上げることができるアナログ−デジタルコンバータ及びアナログ−デジタル変換方法を提供することにある。
【０００８】
本発明の一目的は、前記カウンタ回路を利用して消費電力を低減し、動作速度を上げることができる装置及び相関二重サンプリング方法を提供することにある。
【課題を解決するための手段】
【０００９】
前記一目的を達成するために、本発明のカウンタ回路は、バッファ部及びリップルカウンタを含む。
【００１０】
前記バッファ部はカウンティング動作の終了時点で少なくとも入力クロック信号をラッチして少なくとも１つの下位ビットを発生する。前記リップルカウンタは前記下位ビット信号のうち１つに相応するラッチ出力信号に応答して順次にトグリング（ｔｏｇｇｌｉｎｇ）する上位ビット信号を発生する。
【００１１】
第１実施形態において、前記バッファ部は、データ端子に前記入力クロック信号が印加されクロック端子に前記カウンティング動作の終了時点を示す入力信号が印加され、出力端子で第１ビット信号を発生する第１ラッチを含むことができる。
【００１２】
前記リップルカウンタは、前記第１ビット信号に応答して順次にトグリングする前記上位ビット信号を発生するようにカスケード （ｃａｓｃａｄｅ）結合された複数のフリップ−フロップを含むことができる。
【００１３】
前記カウンタ回路は前記入力クロック信号のサイクル周期ごとに２回ずつカウンティングすることができる。
【００１４】
前記カウンタ回路は、前記第１ビット信号に基づいてクロック制御信号を発生するクロック制御回路及び前記クロック制御信号に応答して前記入力クロック信号を反転するクロック入力回路をさらに含むことができる。
【００１５】
前記クロック制御回路は、データ端子に前記第１ビット信号または前記第１ビット信号の反転信号が印加され、クロック端子に印加される制御信号に応答して前記クロック制御信号を発生する第２ラッチを含むことができる。
【００１６】
前記クロック入力回路は、前記クロック制御信号に応答してクロック信号または反転クロック信号を選択して前記入力信号を出力するマルチプレクサを含むことができる。
【００１７】
前記カウンタ回路は、反転制御信号に応答して前記上位ビット信号を反転するための反転制御部をさらに含むことができる。
【００１８】
前記カウンタ回路は、アップ／ダウン制御信号に応答して前記第１ビット信号及び前記上位ビット信号を反転して出力するアップ／ダウン制御部をさらに含むことができる。
【００１９】
第２実施形態において、前記バッファ部は、データ端子に第１入力クロック信号が印加され、クロック端子に前記カウンティング動作の終了時点を示す入力信号が印加され、出力端子で第１ビット信号を発生する第１ラッチ及びデータ端子に第２入力クロック信号が印加されてクロック端子に前記入力信号が印加され、出力端子で第２ビット信号を発生する第２ラッチを含むことができる。
【００２０】
前記リップルカウンタは、前記第２ビット信号に応答して順次にトグリング前記上位ビット信号を発生するようにカスケード結合された複数のフリップ−フラップを含むことができる。
【００２１】
前記第１入力クロック信号及び前記第２入力クロック信号は位相差が９０度であることを特徴とするカウンタ回路である。
【００２２】
前記カウンタ回路は、前記第１入力クロック信号及び第２入力クロック信号のサイクル周期ごとに４回ずつカウンティングすることができる。
【００２３】
前記カウンタ回路は、前記第１ビット信号及び前記第２ビット信号に基づいてクロック制御信号を発生するクロック制御回路及び前記クロック制御信号に応答してそれぞれ異なる位相を有する複数のクロック信号を選択して前記第１入力クロック信号及び前記第２入力信号を出力するクロック入力回路をさらに含むことができる。
【００２４】
前記クロック制御回路は、データ端子に前記第１ビット信号または前記第１ビット信号の反転信号が印加され、クロックタ端子に印加される制御信号に応答して第１クロック制御信号を発生する第３ラッチ及びデータ端子に前記第２ビット信号または前記第２ビット信号の反転信号が印加され、クロック端子に印加される前記制御信号に応答して第２クロック制御信号を発生する第４ラッチを含むことができる。
【００２５】
前記クロック入力回路は、９０度間隔の位相差を有する第１〜第４クロックを受信し、前記１クロック制御信号及び前記第２クロック制御信号に応答して前記第１〜第４クロック信号を選択して前記第１入力クロック信号及び前記第２入力クロック信号を出力するマルチプレクサを含むことができる。
【００２６】
前記カウンタ回路は、前記第１ビット信号及び前記第２ビット信号を論理演算して２進コードの最下位ビット信号を発生するコード変換器をさらに含むことができる。
【００２７】
前記一目的を達成するため、本発明のアナログ−デジタルコンバータは物理量を示すアナログ信号及び基準信号を比べて比較信号を発生する比較器、及び入力クロック信号をカウンティングして前記アナログ信号に相応するデジタル信号を発生するカウンタ回路を含む。前記カウンタ回路は、カウンティング動作の終了時点を示す前記比較信号に応答して少なくとも１つの入力クロック信号をラッチして少なくとも１つの下位ビット信号を発生するバッファ部、及び前記下位ビット信号のうち１つに相応するラッチ出力信号に応答して順次にトグリング上位ビット信号を発生するリップルカウンタを含む。
【００２８】
前記一目的を達成するために、本発明のカウンタ回路とアナログデジタルコンバータを備えた装置は物理量を感知して前記物理量に相応するアナログ信号を発生する感知部、前記アナログ信号を基準信号と比べて少なくとも１つのカウンタ回路を利用して前記アナログ信号に相応するデジタル信号を発生するアナログ−デジタルコンバータ、及び前記感知部及び前記アナログ−デジタルコンバータの動作を制御する制御回路を含む。前記カウンタ回路は、カウンティング動作の終了時点で少なくとも１つの入力クロック信号をラッチして少なくとも１つの下位ビット信号を発生するバッファ部、及び前記下位ビット信号のうち１つに相応するラッチ出力信号に応答して順次にトグリングする上位ビット信号を発生するリップルカウンタを含む。
【００２９】
前記感知部は、入射光を感知して前記アナログ信号を発生するピクセルアレイを含み、前記装置はイメージセンサでありうる。
【００３０】
前記ピクセルアレイは相関二重サンプリング（Ｃｏｒｒｅｌａｔｅｄ Ｄ０ｕｂｌｅ Ｓａｍｐｌｉｎｇ）のためのリセット成分を示す第１アナログ信号及びイメージ信号成分を示す第２アナログ信号を順次に出力し、前記カウンタ回路は前記第１アナログ信号に対するカウンティングが完了した後前記第２アナログ信号に対するカウンティングの開始の前に、前記下位ビット信号に基づいてそれぞれ異なる位相を有する複数のクロック信号のうち前記入力クロック信号を選択することができる。
【００３１】
前記一目的を達成するために、本発明のカウンティング方法は、カウンティング動作の終了時点で少なくとも１つの入力個ロック信号をラッチして少なくとも１つの下位ビット信号を発生する。前記下位ビット信号のうち１つに相応するラッチ出力信号に応答して順次にトグリング（ｔｏｇｇｌｉｎｇ）する上位ビット信号を発生する。
【００３２】
前記下位ビット信号を発生する段階は、前記カウンティング動作の終了時点を示す比較信号に応答して第１入力クロック信号をラッチして第１ビット信号を発生する段階を含み、前記上位ビット信号を発生する段階は、前記第１ビット信号に応答して遂行されることができる。
【００３３】
前記下位ビット信号を発生する段階は、前記カウンティング動作の終了時点を示す比較信号に応答して第１入力クロック信号をラッチして第１ビット信号を発生する段階、及び前記比較信号に応答して前記第１入力クロック信号と相互異なる位相を有する第２入力クロック信号をラッチして第２ビット信号を発生する段階を含み、前記上位ビット信号を発生する段階は、前記第２ビット信号に応答して遂行されることができる。
【００３４】
前記一目的を達成するために、本発明のアナログ−デジタル変換方法は、 物理量を示すアナログ信号及び基準信号を比較して比較信号を発生する。
【００３５】
カウンティング動作の終了時点を示す前記比較信号に応答して少なくとも１つの入力クロック信号をラッチして少なくとも１つの下位ビット信号を発生する。前記下位ビット信号のうち１つに相応するラッチ出力信号に応答して順次にトグリング上位ビット信号を発生する。
【００３６】
前記一目的を達成するために、本発明の相関二重サンプリング方法は、リセット成分を示す第１アナログ信号をカウンティングする第１カウンティング段階、信号成分を示す第２アナログ信号をカウンティングする第２カウンティング段階、及び前記第１カウンティング結果及び前記第２カウンティング結果に基づいて前記第１アナログ信号及び前記第２アナログ信号の差に相応するデジタル信号を発生する段階を含む。前記第１カウンティング段階及び前記第２カウンティング段階のそれぞれは、カウンティング動作の終了時点で少なくとも１つの入力クロック信号をラッチして少なくとも１つの下位ビット信号を発生する段階、及び前記下位ビット信号のうち１つに相応するラッチ出力信号に応答して順次にトグリングする上位ビット信号を発生する段階を含む。
【００３７】
前記第１カウンティング段階が完了した後前記第２カウンティング段階の開始の前に、前記下位ビット信号に基づいて相互異なる位相を有する複数のクロック信号のうち前記入力クロック信号を選択することができる。
【発明の効果】
【００３８】
前記のような本発明の実施形態に係るカウンタ回路及びカウンティング方法はビット信号のトグリング回数を減らして消費電力を低減することができ、クロックサイクル周期ごとに２回以上のカウンティング動作を遂行して動作速度を上げることができる。また、本発明の実施形態に係るカウンタ回路及びカウンティング方法は別途のフィルタを付加しなくてもグリッチフィルタリング（ｇｌｉｔｃｈ ｆｉｌｔｅｒｉｎｇ）を遂行することができる。
【００３９】
前記のような本発明の実施形態に係るアナログ−デジタル変換器及びアナログ−デジタル変換方法は低減した消費電力及び増加した動作速度を有する前記カウンタ回路及びカウンティング方法を利用して効率的にデータ変換を遂行することができる。
【００４０】
前記のような本発明の実施形態に係るカウンタ回路とアナログデジタルコンバータを備えた装置は消費電力の低減及び動作速度の増加に伴う向上した性能を有する。特に、複数のカウント回路を含むイメージセンサの場合は、消費電力を著しく低減し、カウンタ回路の速い動作速度によってイメージセンサの動作マージンを増加させることができる。
【００４１】
前記のような本発明の実施形態に係る反転機能または、アップ／ダウン転換機能を有するカウンタ回路を含むイメージセンサ及び相関二重サンプリング方法は消費電力を低減し、動作速度を上げることができるだけでなく、１つのカウンタ回路内でデジタル的に相関二重サンプリングを遂行し、相関二重サンプリング過程での誤りを防止してさらに精密なイメージ信号を提供することができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の一実施形態に係るカウンタ回路を示したブロック図である。
【図２】本発明の第１実施形態に係る図１のカウンタ回路を示したブロック図である。
【図３】図２のカウンタ回路のラッチ動作を示したタイミング図である。
【図４】図２のカウンタ回路のラッチ動作を示したタイミング図である。
【図５】図２のカウンタ回路のアップカウンティング動作を示したタイミング図である。
【図６】アップカウンティング動作を遂行する図２のカウンタ回路を示した回路図である。
【図７】アップカウンティング動作を遂行する図２のカウンタ回路を示した回路図である。
【図８】バッファ部に含まれたラッチを示した回路図である。
【図９】トグリング動作を遂行するフリップフロップを示した回路図である。
【図１０】トグリング動作を遂行するフリップフロップを示した回路図である。
【図１１】図２のカウンタ回路のダウンカウンティング動作を示したタイミング図である。
【図１２】ダウンカウンティング動作を遂行する図２のカウンタ回路を示した回路図である。
【図１３】ダウンカウンティング動作を遂行する図２のカウンタ回路を示した回路図である。
【図１４】本発明の実施形態に係るカウンタ回路のＤＤＲ（Ｄ０ｕｂｌｅ Ｄａｔａ Ｒａｔｅ）カウンティング動作を示したタイミング図である。
【図１５】本発明の第２実施形態に係る図１のカウンタ回路を示したブロック図である。
【図１６】図１０のカウンタ回路のラッチ動作を示したタイミング図である。
【図１７】図１０のカウンタ回路のラッチ動作を示したタイミング図である。
【図１８】図１０のカウンタ回路のラッチ動作を示したタイミング図である。
【図１９】図１０のカウンタ回路のラッチ動作を示したタイミング図である。
【図２０】図１０のカウンタ回路のアップカウンティング動作を示したタイミング図である。
【図２１】カウンティング動作を遂行する図１０のカウンタ回路を示した回路図である。
【図２２】カウンティング動作を遂行する図１０のカウンタ回路を示した回路図である。
【図２３】図１０のカウンタ回路のダウンカウンティング動作を示したタイミング図である。
【図２４】ダウンカウンティング動作を遂行する図１０のカウンタ回路を示した回路図である。
【図２５】ダウンカウンティング動作を遂行する図１０のカウンタ回路を示した回路図である。
【図２６】本発明の実施形態に係るカウンタ回路のＱＤＲ（Ｑｕａｄｒｕｐｌｅ Ｄａｔａ Ｒａｔｅ）カウンティング動作を示したタイミング図である。
【図２７】従来のカウンタ回路と本発明の実施形態に係るカウンタ回路のトグリング回数を示す図である。
【図２８】本発明の実施形態に係るカウンタ回路を含むアナログ−デジタルコンバータを示した回路図である。
【図２９】本発明の実施形態に係るアナログ−デジタルコンバータを含む装置を示したブロック図である。
【図３０】本発明の一実施形態に係る共通のカウンタ回路を含むイメージセンサを示したブロック図である。
【図３１】本発明の一実施形態に係る共通のカウンタ回路を含むイメージセンサを示したブロック図である。
【図３２】本発明の一実施形態に係る複数のカウンタ回路を含むイメージセンサを示したブロック図である。
【図３３】本発明の一実施形態に係るカウンタ回路を示したブロック図である。
【図３４】反転機能を有する本発明の第１実施形態に係るカウンタ回路を示した回路図である。
【図３５】図３４のカウンタ回路に含まれた第２カウンティングユニットの一例を示した回路図である。
【図３６】本発明の第１実施形態に係る反転機能を有するカウンタ回路に含まれたクロック制御回路及びクロック入力回路の一例を示した回路図である。
【図３７】図３４のカウンタ回路の反転機能によるカウンティング動作を説明するための図面である。
【図３８】図３４のカウンタ回路の反転機能によるカウンティング動作を示したタイミング図である。
【図３９】図３４のカウンタ回路の反転機能によるカウンティング動作を示したタイミング図である。
【図４０】図３４の反転機能を有するカウンタ回路を含むイメージセンサの相関二重サンプリング動作を示したタイミング図である。
【図４１】アップ／ダウン転換機能を有する本発明の第１実施形態に係るカウンタ回路を示した回路図である。
【図４２】図４１のカウンタ回路に含まれた第１カウンティングユニット及び第２カウンティングユニットの一例を示した回路図である。
【図４３】本発明の第１実施形態に係るアップ／ダウン転換機能 を有するカウンタ回路に含まれたクロック制御回路及びクロック入力回路の一例を示した回路図である。
【図４４】図４１のカウンタ回路のアップ／ダウン転換機能によるカウンティング動作を説明するための図である。
【図４５】図４１のカウンタ回路のアップ／ダウン転換機能によるカウンティング動作を示したタイミング図である。
【図４６】図４１のカウンタ回路のアップ／ダウン転換機能によるカウンティング動作を示したタイミング図である。
【図４７】図４１のアップ／ダウン転換機能を有するカウンタ回路を含むイメージセンサの相関二重サンプリング動作を示したタイミング図である。
【図４８】反転機能を有する本発明の第２実施形態に係るカウンタ回路を示した回路図である。
【図４９】図４８のカウンタ回路に含まれた第３カウンティンググユニットの一例を示した回路図である。
【図５０】第２実施形態に係る反転機能を有するカウンタ回路に含まれたクロック制御回路及びクロック入力回路の一例を示した回路図である。
【図５１】図５０のクロック入力回路が受信する複数のクロック信号を示したタイミング図である。
【図５２】図４８のカウンタ回路の反転機能によるカウンティング動作を説明するための図である。
【図５３】図４８のカウンタ回路の反転機能によるカウンティング動作を示したタイミング図である。
【図５４】図４８のカウンタ回路の反転機能によるカウンティング動作を示したタイミング図である。
【図５５】図４８のカウンタ回路の反転機能によるカウンティング動作を示したタイミング図である。
【図５６】図４８のカウンタ回路の反転機能によるカウンティング動作を示したタイミング図である。
【図５７】図５０のクロック入力回路の一例を示した回路図である。
【図５８】図４８の反転機能を有するカウンタ回路を含むイメージセンサの相関二重サンプリング動作を示したタイミング図である。
【図５９】アップ／ダウン転換機能を有する本発明の第２実施形態に係るカウンタ回路を示した回路図である。
【図６０】図５９のカウンタ回路に含まれた第２カウンティングユニット及び第３カウンティングユニットの一例を示した回路図である。
【図６１】図５９のカウンタ回路のアップ／ダウン転換機能によるカウンティング動作を説明するための図である。
【図６２】図５９のアップ／ダウン転換機能を有するカウンタ回路を含むイメージセンサの相関二重サンプリング動作を示したタイミング図である。
【図６３】本発明の一実施形態に係るカウンティング方法を示した順序図である。
【図６４】本発明の一実施形態に係るアナログ−デジタル変換方法を示した順序図である。
【図６５】本発明の一実施形態に係る相関二重サンプリング動作を示した順序図である。
【発明を実施するための形態】
【００４３】
以下、図面を参照しつつ、本発明の表示装置の望ましい実施例をより詳しく説明する。本発明は多様な変更を加えることができ、様々な形態を有することができるため、特定実施例を図面に例示し、本明細書に詳しく説明する。しかし、これは本発明を特定の開示形態に対して限定しようとすることではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物、ないしは代替物を含むことと理解されるべきである。各図面を説明しながら類似する参照符号を、類似する構成要素に対して使用した。添付図面において、構造物のサイズは本発明の明確性に基づくために実際より拡大して示した。第１、第２などの用語は多様な構成要素を説明するにあたって使用することができるが、各構成要素は使用される用語によって限定されるものではない。各用語は１つの構成要素を他の構成要素と区別する目的で使用されるものであって、例えば、明細書中において、第１構成要素を第２構成要素に書き換えることも可能であり、同様に第２構成要素を第１構成要素とすることができる。単数表現は文脈上、明白に異なる意味を有しない限り、複数の表現を含む。
【００４４】
本明細書において、「含む」または「有する」などの用語は、明細書上に記載された特徴、数字、段階、動作、構成要素、部分品、またはこれらを組み合わせたものが存在することを指定しようとすることであって、１つまたはそれ以上の別の特徴、数字、段階、動作、構成要素、部分品、またはこれらを組み合わせたものの存在または付加可能性を予め排除しないことと理解されるべきである。また、層、膜、領域、板などの部分が他の部分の「上に」あるとする場合、これは他の部分の「すぐ上に」ある場合のみでなく、その中間にさらに他の部分がある場合も含む。反対に、層、膜、領域、板などの部分が他の部分の「下に」あるとする場合、これは他の部分の「すぐ下に」ある場合のみでなく、その中間にさらに他の部分がある場合も含む。
【００４５】
また、別に定義しない限り、技術的或いは科学的用語を含んで、ここにおいて使用される全ての用語は本発明が属する技術分野で通常の知識を有する者であれば、一般的に理解されることと同一な意味を有する。一般的に使用される辞書において定義する用語と同じ用語は関連技術の文脈上に有する意味と一致する意味を有することと理解されるべきで、本明細書において明白に定義しない限り、理想的或いは形式的な意味として解釈しない。
以下、添付した図面を参照し、本発明の望ましい実施形態を詳細に説明しようと思う。図面上の同一な構成要素に対しては同一な参照符号を使用し、同一な構成要素について重複した説明は省略する。
【００４６】
図１は、本発明の一実施形態に係るカウンタ回路を示したブロック図であり、図６３は本発明の一実施形態に係るカウンティング方法を示した順序図である。
【００４７】
図１及び図６３を参照すると、カウンタ回路１００はバッファ部１０及びリップルカウンタ３０を含む。
【００４８】
バッファ部１０はカウンティング動作の終了時点で少なくとも１つの入力クロック信号ＣＬＫＩをラッチして少なくとも１つの下位ビット信号ＬＳＢを発生する（段階Ｓ１１０）。バッファ部１０はカウンティング動作の終了時点までは入力クロック信号ＣＬＫＩをバッファリングして出力し、従って、下位ビット信号ＬＳＢはカウンティング動作の終了時点までは入力クロック信号ＣＬＫＩと共にトグリングする信号である。例えば、入力信号ＩＮＰの論理レベルを利用してカウンティング動作の終了時点を示すことができる。リップルカウンタ（ｒｉｐｐｌｅ ｃｏｕｎｔｅｒ）３０は下位ビット信号ＬＳＢのうち１つに相応するラッチ出力信号ＬＯＵＴに応答して順次にトグリング（ｔｏｇｇｌｉｎｇ）する上位ビット信号ＭＳＢを発生する（段階Ｓ１２０）。
【００４９】
本発明は入力クロック信号ＣＬＫＩのサイクル周期ごとに複数のカウンティング動作を遂行するＭＤＲ（Ｍｕｌｔｉｐｌｅ Ｄａｔａ Ｒａｔｅ）カウンティングに関するものである。以下、入力クロック信号ＣＬＫＩのサイクル周期ごとに２回ずつカウンティング動作を遂行するカウンタ回路及びカウンティング方法に関する第１実施形態及び入力クロック信号ＣＬＫＩのサイクル周期ごとに４回ずつカウンティング動作を遂行するカウンタ回路及びカウンティング方法に関する第２実施形態を参照して、本発明のＭＤＲカウンティングについて説明する。
【００５０】
図２は本発明の第１実施形態に係る図１のカウンタ回路を示したブロック図である。
【００５１】
図２を参照すると、バッファ部１０ａは第１カウンティングユニット１１０ａを含み、リップルカウンタ３０ａは第２〜第４カウンティングユニット１２０ａ、１３０ａ、１４０ａを含んで具現される。この場合、図１の下位ビット信号ＬＳＢは第１ビット信号Ｄ［０］を含み、上位ビット信号ＭＳＢは第２〜第４ビット信号Ｄ［１］、Ｄ［２］、Ｄ［３］を含む。第１カウンティングユニット１１０ａ、すなわち、バッファ部１０ａはカウンティング動作の終了時点で入力クロック信号ＣＬＫＩをラッチして第１ビット信号Ｄ［０］を発生する。リップルカウンタ３０ａは第１カウンティングユニット１１０ａの出力の第１ビット信号Ｄ［０］に相応するラッチ出力信号ＬＯＵＴに応答して順次にトグリングする上位ビット信号、すなわち、第２〜第４ビット信号Ｄ［１］、Ｄ［２］、Ｄ［３］を発生することができる。ラッチ出力信号ＬＯＵＴはカウンタ回路１００ａの構成に応じて、第１ビット信号Ｄ［０］または、第１ビット信号Ｄ［０］の反転信号／Ｄ［０］のうち１つでありうる。
【００５２】
一実施形態において、第１カウンティングユニット１１０ａはカウンティング動作の終了時点を示す入力信号ＩＮＰに応答して入力クロック信号ＣＬＫＩをラッチ（ｌａｔｃｈ）して入力クロック信号ＣＬＫＩの論理レベルに相応する第１ビット信号Ｄ［０］を発生することができる。第１ビット信号Ｄ［０］はカウンティング動作の進行中にトグリングする信号であり、カウンティング動作が完了する時点で入力クロック信号ＣＬＫＩの論理レベルをラッチしてカウンティング結果に該当するデジタル信号の最下位ビット値を提供するための信号である。
【００５３】
カウンタ回路１００ａに含まれたリップルカウンタ３０ａはカウンティング結果に該当するデジタル信号のビット数に応じて複数のカウンティングユニットを含む。図２には説明の便宜上リップルカウンタ３０ａに含まれた３つのカウンティングユニット、すなわち、第２カウンティングユニット１２０ａ、第３カウンティングユニット１３０ａ及び４カウンティングユニット１４０ａだけを示したが、リップルカウンタ３０ａに含まれたカウンティユニットの個数は２進コード（ｂｉｎａｒｙ ｃｏｄｅ）Ｄ［０：ｎ］のビット数により変更されることがありうる。以下では、説明の便宜上カウンタ回路１００ａが４ビットのデジタル信号Ｄ［０］、Ｄ［１］、Ｄ［２］、Ｄ［３］、すなわち４ビットの２進コードＤ［０：３］を発生することを中心にカウンタ回路１００ａの構成及び動作を説明する。
【００５４】
リップルカウンタ３０ａは複数のカウンティングユニット（１２０ａ、１３０ａ、１４０ａ）が順次に前端の出力信号によってトグリングするカスケード結合された構成を有する。すなわち、第２カウンティングユニット１２０ａは第１カウンティングユニット１１０ａの出力のラッチ出力信号ＬＯＵＴに応答してトグリングし、第３カウンティングユニット１３０ａは第２カウンティングユニット１２０ａの出力信号ＯＵＴ２に応答してトグリングし、第４カウンティングユニット１４０は第３カウンティングユニット１３０の出力信号ＯＵＴ３に応答してトグリングする方式によって、順次に周期が倍加する上位ビット信号、すなわち第２ビット信号Ｄ［１］、第３ビット信号Ｄ［２］及び第４ビット信号Ｄ［３］を発生する。
【００５５】
図３及び図４は図２のカウンタ回路のラッチ動作を示したタイミング図である。
【００５６】
図３及び図４に示したように、入力信号ＩＮＰのエッジ（例えば、下降エッジ）がカウンティング動作の終了時点Ｔｅを示し、この場合第１カウンティングユニット１１０ａは入力信号ＩＮＰのエッジに応答して入力クロック信号ＣＬＫＩの論理レベルをラッチして第１ビット信号Ｄ［０］を発生することができる。図３にはカウンティング動作の終了時点Ｔｅで入力クロック信号ＣＬＫＩの論理レベルが論理ローＬの場合が示されていて、図４にはカウンティング動作の終了時点Ｔｅで入力クロック信号ＣＬＫＩの論理レベルが論理ハイＨの場合が示されている。
【００５７】
図３及び図４に示したように、カウンティングが終了するまでに第１ビット信号Ｄ［０］は入力クロック信号ＣＬＫＩと共にトグリングする。もし、第１カウンティングユニット１１０ａ及び第２カウンティングユニット１２０ａを全てラッチで実現して、同じ入力クロック信号ＣＬＫＩをそれぞれ印加する場合、図３及び図４と同様な結果を得ることができる。しかし、この場合はビットエラーを防止するためにカウンティング動作の終了時点Ｔｅから第２ビット信号Ｄ［１］のトグリングを中断するためのフィードバックスイッチのような構成を付加しなければならない。図２のカウンタ回路１００ａの第２カウンティングユニット１２０ａは別個の入力クロック信号でない第１カウンティングユニット１１０ａの出力に応答してトグリングするため、カウンティング終了時点でビットエラーを防止するためのフィードバックスイッチを要せず、比較的簡単な構成で具現される。
【００５８】
図２のカウンタ回路１００ａはその構成に応じてアップカウンティング（ｕｐ―ｃｏｕｎｔｉｎｇ）動作及びダウンカウンティング（Ｄ０ｗｎ―ｃｏｕｎｔｉｎｇ）動作を遂行することができる。以下、図５〜図８、９を参照してアップカウンティング動作を遂行するカウンタ回路の実施形態を説明し、図１１及び１２、１３を参照してダウンカウンティング動作を遂行するカウンタ回路の実施形態を説明する。
【００５９】
図５は図２のカウンタ回路のアップカウンティング動作を示したタイミング図である。
【００６０】
図２及び図５を参照すると、第１カウンティングユニット１１０ａはカウンティングが終了するまでにはバッファとしての機能を遂行して、入力クロック信号ＣＬＫＩと共にトグリングする第１ビット信号Ｄ［０］を出力する。リップルカウンタ３０ａから発生する上位ビット信号Ｄ［１］、Ｄ［２］、Ｄ［３］は全て前端の出力信号、例えば、隣接した下位ビットの下降エッジに応答してトグリングする。すなわち、第２ビット信号Ｄ［１］はラッチ出力信号ＬＯＵＴの第１ビット信号Ｄ［０］の下降エッジに応答してトグリングし、第３ビット信号Ｄ［２］は第２ビット信号Ｄ［１］の下降エッジに応答してトグリングし、第４ビット信号Ｄ［３］は第３ビット信号Ｄ［２］の下降エッジに応答してトグリングする。結果的に上位ビット信号Ｄ［１］、Ｄ［２］、Ｄ［３］は順次に倍加される周期を有し、２進コードＤ［０：３］の上位３ビットを示す。２進コードＤ［０：３］の最下位ビット信号に該当する第１ビット信号Ｄ［０］は前述したカウンティング動作の終了時点で入力クロック信号ＣＬＫＩをラッチして提供される信号である。
【００６１】
図５の上段には時間の経過に伴うカウンティング動作のそれぞれの終了時点に対して２進コードＤ［０：３］の値が表示されていて、２進コードＤ［０：３］は００００、０００１、００１０、００１１のように増加し結果的にアップカウンティング動作が遂行されることがわかる。
【００６２】
図５に示したように、本発明の一実施形態に係るカウンタ回路１００ａは入力クロック信号ＣＬＫＩのサイクル周期ごとに２回ずつカウンティングをするため、通常のリップルカウンタと比較して２倍の動作速度を有することがわかる。以下においては、このような２倍速カウンティングをＤＤＲ（Ｄ０ｕｂｌｅ Ｄａｔａ Ｒａｔｅ）カウンティングと呼び、これを遂行するカウンタ回路をＤＤＲカウンタ回路と呼ぶ。本発明の一実施形態に係るＤＤＲカウンタ回路１００ａは通常のリップルカウンタと比較して２倍の動作速度を有し、同じ周期のクロック信号及び同じカウンティング時間に対して１ビットが増加した２進コードを提供できるので（例えば、ランプ信号の傾きを調節する方式により）さらに精密化されたカウンティング値を提供できる。一方、周波数が半減した（すなわち、サイクル周期が倍加された）クロック信号を使用しても、通常のリップルカウンタと比較して同じ時間内に同じビット数のカウンティング値を提供できるので、本発明の一実施形態に係るＤＤＲカウンタ回路１００ａはクロック信号の周波数減少により消費電力を低減して、ＤＤＲカウンタ回路１００ａ、これを含む装置及びシステムの動作マージンを増加させることができる。
【００６３】
図６及び図７はアップカウンティング動作を遂行する図２のカウンタ回路を示した回路図である。
【００６４】
図６に示したように、図２のバッファ部１０ａに含まれた第１カウンティングユニット１１０ａは第１ラッチ１１０ｂで具現される。第１ラッチ１１０ｂは、データ端子Ｄに入力クロック信号ＣＬＫＩが印加され、クロック端子ＣＫにカウンティング動作の終了時点を示す入力信号ＩＮＰが印加され、出力端子Ｑで第１ビット信号Ｄ［０］を発生する。このような構成によって第１カウンティングユニット１１０ｂはカウンティング動作の終了時点で入力クロック信号ＣＬＫＩをラッチして第１ビット信号Ｄ［０］を発生することができる。
【００６５】
図６及び図７に示したように、図２のリップルカウンタ３０ａは上位ビット信号Ｄ［１］、Ｄ［２］、Ｄ［３］をそれぞれ出力するカスケード結合された複数のＤ−フリップフロップを含んで具現される。
【００６６】
図６を参照すると、第２カウンティングユニット１２０ｂ、第３カウンティングユニット１３０ｂ及び第４カウンティングユニット１４０ｂは下降エッジトリガー形（ｎｅｇａｔｉｖｅ−ｅｄｇｅ ｔｒｉｇｇｅｒｅｄ） Ｄ−フリップフロップで具現されて順次にトグリングする上位ビット信号Ｄ［１］、Ｄ［２］、Ｄ［３］を発生する。図７を参照すると、第２カウンティングユニット１２０ｃは下降エッジトリガー形Ｄ−フリップフロップで具現されて、第３カウンティングユニット１３０ｃ及び第４カウンティングユニット１４０ｃは上昇エッジトリガー形（ｐｏｓｉｔｉｖｅ−ｅｄｇｅ ｔｒｉｇｇｅｒｅＤ）Ｄ−フリップフロップで具現されて順次にトグリングする上位ビット信号Ｄ［１］、Ｄ［２］、Ｄ［３］を発生する。
【００６７】
図６の第３カウンティングユニット１３０ｂ及び第４カウンティングユニット１４０ｂは下降エッジトリガー形Ｄ−フリップフロップで具現されて、前端の非反転出力端子Ｑが後段のクロック端子ＣＫに接続される。この場合、後段に提供される第ｋ（ｋは２以上の正数）カウンティングユニットの出力信号ＯＵＴｋは第ｋビット信号Ｄ［ｋ］に該当する。図７の第３カウンティングユニット１３０ｃ及び第４カウンティングユニット１４０ｃは図６のリップルカウンタとは異なり、上昇エッジトリガー形Ｄ−フリップフロップで具現される反面、前端の反転出力端子／Ｑが後段のクロック端子ＣＫに接続される。この場合、後段に提供される第ｋカウンティングユニットの出力信号ＯＵＴｋは第ｋビット信号Ｄ［ｋ］の反転信号に該当する。結果的に図６及び図７のカウンタ回路１００ｂ、１００ｃは全て図５に示したのと同様にアップカウンティング動作を遂行する。
【００６８】
図８はバッファ部に含まれたラッチを示した回路図である。
【００６９】
図８には図２のバッファ部１０ａに含まれたラッチの一例が示されていて、図６及び図７の第１ラッチ１１０ｂ、１１０ｃは図８のラッチで具現される。図８に示したラッチはバッファ部１０ａのバッファリング動作及びラッチ動作を説明するためのものであり、ラッチの構成は必ずしも図８に示した構成に限定されるものではなく、実施形態によって変更されることもありうる。
【００７０】
図８を参照すると、ラッチは第１インバーター１０１、第２インバーター１０２、第１スイッチ１０３及び第２スイッチ１０４を含む。
【００７１】
第１インバーター１０１の出力は第２インバーター１０２の入力と接続され、第２スイッチ１０４を媒介として第２インバーター１０２の出力が第１インバーター１０１の入力と接続されるラッチ構造を有する。図８の形態において、第２インバーター１１２の出力は非反転出力端子Ｑに該当する。第１スイッチ１０３はデータ端子Ｄと第１インバーター１０１の入力の間に接続される。データ端子Ｄには入力クロック信号ＣＬＫＩが印加され、１スイッチ１０３の制御端子にはカウンティング動作の終了時点を示す入力信号ＩＮＰが印加され、第２スイッチ１０４の制御端子には入力信号ＩＮＰの反転信号／ＩＮＰが印加される。
【００７２】
図３及び図４に示したように、入力信号ＩＮＰのエッジ（例えば、下降エッジ）がカウンティング動作の終了時点Ｔｅを示し、この場合カウンティング動作の終了時点Ｔｅまでは第１スイッチ１０３がターンオンされ、第２スイッチ（１０４）はターンオフされ図８のラッチはバッファリング動作を遂行する。カウンティング動作の終了時点Ｔｅで入力信号ＩＮＰは論理レベルで遷移するので第１スイッチ１０３がターンオフされ、第２スイッチ１０４はターンオンされ図８のラッチはカウンティング動作の終了時点Ｔｅで入力クロック信号ＣＬＫＩの論理レベルをラッチする。結果的に非反転出力端子Ｑから出力されるラッチ出力信号ＬＯＵＴ、すなわち第１ビット信号Ｄ［０］は図３及び図４に示したように、カウンティング動作の終了時点Ｔｅまでは入力クロック信号ＣＬＫＩと同様にトグリングし、カウンティング動作の終了時点で入力クロック信号ＣＬＫＩをラッチして提供される信号である。
【００７３】
図９及び図１０はトグリング動作を遂行するフリップフロップを示した回路図である。
【００７４】
図９には上昇エッジトリガー形Ｄ−フリップフロップの一例が示されていて、図１０には下降エッジトリガー形Ｄ−フリップフロップの一例が示されている。図９及び図１０に示した形態は本発明のカウンタ回路１００に含まれたＤ−フリップフロップのトグリング動作を説明するためのものであり、各カウンティングユニットに含まれたフリップフロップの構成は必ずしも図９及び図１０に示した構成に限定されるのではなく、実施形態により変更されることができる。
【００７５】
図９を参照すると、上昇エッジトリガー形Ｄ−フリップフロップは第１インバータ１１１、第２インバータ１１２、第１スイッチ１１３及び第２スイッチ１１４を含む。
【００７６】
第１インバータ１１１の出力は第２インバータ１１２の入力と接続され、第２スイッチ１１４を媒介として第２インバータ１１２の出力が第１インバータ１１１の入力と接続されるラッチ構造を有する。図８の形態で第１インバータ１１１の出力は反転出力端子／Ｑに該当し、第２インバータ１１２の出力は非反転出力端子Ｑに該当する。第１スイッチ１１３はデータ端子Ｄと第１インバータ１１１の入力の間に接続され、１スイッチ１１３の制御端子ＣＫはクロック端子に該当する。第１スイッチ１１３の制御端子ＣＫにはクロック信号ＣＬＫが印加されて第２スイッチ１１４の制御端子／ＣＫにはクロック信号ＣＬＫの反転信号／ＣＬＫが印加される。
【００７７】
上昇エッジトリガー形Ｄ−フリップフロップは貯蔵状態を初期化するためのリセットスイッチ１１５をさらに含むことができる。リセット信号ＲＳＴに応答してリセットスイッチ１１５がターンオンされるとリセット電圧ＶＤＤ、ＧＮＤの論理レベルにより反転出力端子／Ｑ及び非反転出力端子Ｑの論理状態が論理ロー（ｌｏｇｉｃ ｌｏｗ）または、論理ハイ（ｌｏｇｉｃ ｈｉｇｈ）に初期化されることができる。
【００７８】
制御端子ＣＫで印加されるクロック信号ＣＬＫが論理ローである時図９のＤ−フリップフロップはメモリ、すなわち貯蔵状態であってデータ端子Ｄの論理状態が変わってもフリップフロップの状態は変わらない。クロック信号ＣＬＫが論理ハイで遷移する時、すなわちクロック信号ＣＬＫの上昇エッジで非反転出力端子Ｑにはデータ端子Ｄの論理状態が貯蔵される。このように制御端子ＣＫに印加される信号のエッジに同期して論理状態が変化するフリップフロップをエッジトリガー形（ｅｄｇｅ−ｔｒｉｇｇｅｒｅｄ）といって、図９のＤ−フリップフロップは上昇エッジトリガー形フリップフロップに該当する。
【００７９】
上昇エッジトリガー形Ｄ−フリップフロップは反転出端子／Ｑがデータ端子Ｄと接続されてトグリング動作を遂行する。制御端子ＣＫに印加されるクロック信号ＣＬＫが下降して論理ローになると第２スイッチ１１４がターンオンされて非反転出力端子Ｑとは反対の反転出力端子／Ｑの論理状態がデータ端子Ｄに設定されるがフリップフロップの状態は変わらない。クロック信号ＣＫが上昇して論理ハイになると結果的に反転出力端／Ｑの論理状態が第１インバータ１１１の入力に印加されて非反転出力端子Ｑの論理状態が逆転する。このように上昇エッジトリガー形Ｄ−フリップフロップはクロック信号ＣＬＫの上昇エッジごとに論理ハイから論理ローにまたは、論理ローから論理ハイに貯蔵状態が逆転するトグリング動作を遂行する。
【００８０】
図１０を参照すると、下降エッジトリガー形Ｄ−フリップフロップは第１インバータ１２１、第２インバータ１２２、第１スイッチ１２３及び第２スイッチ１２４を含み、実施形態によってリセットスイッチをさらに含むことができる。
【００８１】
図１０の下降エッジトリガー形Ｄ−フリップフロップは図９の上昇エッジトリガー形Ｄ−フリップフロップと同様な構成を有するが、第１スイッチ１２３の制御端子／ＣＫにクロック信号ＣＬＫの反転信号／ＣＬＫが印加され第２スイッチ１２４の制御端子ＣＫにクロック信号ＣＬＫが印加されることが異なる。すなわち、図９及び図１０のフリップフロップはクロック端子ＣＫ、／ＣＫが互いに後先になる構造を有する。
【００８２】
クロック信号ＣＬＫの上昇エッジに応答してトグリング動作を遂行する図９の上昇エッジトリガー形フリップフロップとは反対に図１０の下降エッジトリガー形フリップフロップはクロック信号ＣＬＫの下降エッジに応答してトグリング動作を遂行する。クロック信号ＣＬＫが上昇して論理ハイになると第２スイッチ１２４がターンオンされて非反転出力端子Ｑとは反対の反転出力端子／Ｑの論理状態がデータ端子Ｄに設定されるがフリップフロップの状態は変わらない。クロック信号ＣＬＫが下降して論理ローになると反転出力端子／Ｑの論理状態が第１インバータ１２１の入力に印加されて非反転出力端子Ｑの論理状態が逆転する。このように下降エッジトリガー形Ｄ−フリップフロップはクロック信号ＣＬＫの下降エッジごとに貯蔵状態が逆転するトグリング動作を遂行する。
【００８３】
このようなトグリング動作を遂行するフリップフロップを利用して前述したアップカウンティング動作または、後述するダウンカウンティング動作を遂行するカウンタ回路１００が具現される。
【００８４】
図１１は図２のカウンタ回路のダウンカウンティング動作を示したタイミング図である。
【００８５】
図２及び図１１を参照すると、第１カウンティングユニット１１０ａはカウンティングが終了する前まではバッファとしての機能を遂行して入力クロック信号ＣＬＫＩと共にトグリングする第１ビット信号Ｄ［０］を出力する。リップルカウンタ３０ａから発生する上位ビット信号Ｄ［１］、Ｄ［２］、Ｄ［３］は全部前端の出力信号、例えば、近接下位ビットの上昇エッジに応答してトグリングする。 すなわち、第２ビット信号Ｄ［１］はラッチ出力信号ＬＯＵＴの第１ビット信号Ｄ［０］の上昇エッジに応答してトグリングし、第３ビット信号Ｄ［２］は第２ビット信号Ｄ［１］の上昇エッジに応答してトグリングし、第４ビット信号Ｄ［３］は第３ビット信号Ｄ［２］の上昇エッジに応答してトグリングする。結果的に上位ビット信号Ｄ［１］、Ｄ［２］、Ｄ［３］は順次に倍加される周期を有し、２進コードＤ［０：３］の上位３ビットを示す。２進コードＤ［０：３］の最下位ビット信号に該当する第１ビット信号Ｄ［０］は前述したとおり、カウンティング動作の終了時点で入力クロック信号ＣＬＫＩをラッチして提供される信号である。
【００８６】
図１１の上段には時間の経過に伴うカウンティング動作のそれぞれの終了時点に対して２進コードＤ［０：３］の値が表示されていて、２進コードＤ［０：３］は００００、１１１１、１１１０、１１０１と同様に減少し、結果的にダウンカウンティング動作が遂行される。
【００８７】
図５及び図１１に示したように、本発明の一実施形態に係る図２のＤＤＲカウンタ回路１００ａはアップカウンティング動作または、ダウンカウンティング動作を遂行するように変形されて実施され、入力クロック信号ＣＬＫＩのサイクル周期ごとに２回ずつカウンティングをするため、通常のリップルカウンタと比較して２倍の動作速度を有することが分かる。
【００８８】
図１２及び図１３はダウンカウンティング動作を遂行する図２のカウンタ回路を示した回路図である。
【００８９】
図１２に示した通り、図２のバッファ部１０ａに含まれた第１カウンティングユニット１１０ａは第１ラッチ１１０ｄで具現される。第１ラッチ１１０ｄは、データ端子Ｄに入力クロック信号ＣＬＫＩが印加されクロック端子ＣＫにカウンティング動作の終了時点を示す入力信号ＩＮＰが印加されて、出力端子Ｑで第１ビット信号Ｄ［０］を発生する。このような構成によって第１カウンティングユニット１１０ｄはカウンティング動作の終了時点で入力クロック信号ＣＬＫＩをラッチして第１ビット信号Ｄ［０］を発生することができる。
【００９０】
図１２及び図１３に示した通り、図２のリップルカウンタ３０ａは上位ビット信号Ｄ［１］、Ｄ［２］、Ｄ［３］をそれぞれ出力するカスケード結合された複数のＤ−フリップフロップを含んで具現される。
【００９１】
図１２を参照すると、第２カウンティングユニット１２０ｄ、第３カウンティングユニット１３０ｄ及び第４カウンティングユニット１４０ｄは上昇エッジトリガー形Ｄ−フリップフロップで具現され順次にトグリングする上位ビット信号Ｄ［１］、Ｄ［２］、Ｄ［３］を発生する。図１３を参照すると、第２カウンティングユニット１２０ｅは上昇エッジトリガー形Ｄ−フリップフロップで具現され、第３カウンティングユニット１３０ｅ及び第４カウンティングユニット１４０ｅは下降エッジトリガー形Ｄ−フリップフロップで具現されて順次にトグリングする上位ビット信号Ｄ［１］、Ｄ［２］、Ｄ［３］を発生する。
【００９２】
図１２の第３カウンティングユニット１３０ｄ及び第４カウンティングユニット１４０ｄは上昇エッジトリガー形Ｄ−フリップフロップで具現されて、前端の非反転出力端子Ｑが後段のクロック端子ＣＫに接続される。この場合、後段に提供される第ｋ（ｋは２以上の正数）カウンティングユニットの出力信号ＯＵＴｋは第ｋビット信号Ｄ［ｋ］に該当する。図１３の第３カウンティングユニット１３０ｅ及び第４カウンティングユニット１４０ｅは図１２のリップルカウンタとは異なり、下降エッジトリガー形Ｄ−フリップフロップで具現される反面、前端の反転出力端子／Ｑが後段のクロック端子ＣＫに接続される。この場合、後段で提供される第ｋカウンティングユニットの出力信号ＯＵＴｋは第ｋビット信号Ｄ［ｋ］の反転信号に該当する。結果的に図１２及び図１３のカウンタ回路１００ｄ、１００ｅは全部図１１に示したようなダウンカウンティング動作を遂行する。
【００９３】
前述したように、上昇エッジトリガー形Ｄ−フリップフラップ及び下降エッジトリガー形Ｄ−フリップフロップは図９及び図１０と同一または同様な構成で具現される。
【００９４】
図１４は本発明の実施形態に係るカウンタ回路のＤＤＲ（Ｄ０ｕｂｌｅ Ｄａｔａ Ｒａｔｅ）カウンティング動作を示したタイミング図である。
【００９５】
図１４を参照すると、通常のリップルカウンタは入力クロック信号ＣＬＫＩの１６回のサイクル周期にかけて００００から１１１１までの値をカウンティングするビット信号ＣＤ［０］、ＣＤ［１］、ＣＤ［２］、ＣＤ［４］を発生する。反面、本発明の実施形態に係るＤＤＲカウンタ１００は入力クロック信号ＣＬＫＩのサイクル周期ごとに２回ずつカウンティングをするので、入力クロック信号ＣＬＫＩの８回のサイクル周期にかけて００００から１１１１までの値をカウンティングすることができる。
【００９６】
本発明の実施形態に係るＤＤＲカウンタ回路１００ａは通常のリップルカウンタと比較して２倍の動作速度を有し、クロック周波数が半減した入力クロック信号ＣＬＫＩを使っても従来のカウンタと同じ時間内に同じカウンティング値を提供することができる。本発明の一実施形態に係るＤＤＲカウンタ回路１００ａはクロック信号の周波数減少により消費電力を低減し、カウンタ回路１００ａ、これを含む装置及びシステムの動作マージンを向上させることができる。
【００９７】
また、本発明の実施形態に係るＤＤＲカウンタ回路１００ａはカウンタ終了時点Ｔｅを示す入力信号ＩＮＰにグリッチ（ｇｌｉｔｃｈ）のようなノイズが含まれても、ラッチ動作を遂行する第１カウンティングユニット１１０ｂ、１１０ｃ、１１０ｄ、１１０ｅでグリッチフィルタリングを遂行することができるので別途のグリッチフィルターが不必要である。
【００９８】
図１５は本発明の第２実施形態に係る図１のカウンタ回路を示したブロック図だ。
【００９９】
図１５を参照すると、バッファ部１０ｆは第１カウンティングユニット１１０ｆ及び第２カウンティングユニット１２０ｆを含み、リップルカウンタ３０ｆは第２カウンティングユニット１３０ｆ及び第４カウンティングユニット１４０ｆを含んで具現される。この場合、図１の最下位ビット信号ＬＳＢは第１ビット信号Ｄ０及び第２ビット信号Ｄ［１］を含み、最上位ビット信号ＭＳＢは第３ビット信号Ｄ［２］及び第４ビット信号Ｄ［３］を含む。 第１カウンティングユニット１１０ｆはカウンティング動作の終了時点で第１入力クロック信号ＣＬＫＩ１をラッチして第１ビット信号Ｄ０を発生する。第２カウンティングユニット１２０ｆはカウンティング動作の終了時点で第２入力クロック信号ＣＬＫＩ２をラッチして第２ビット信号Ｄ［１］を発生する。第１入力クロック信号ＣＬＫＩ１及び第２入力クロック信号ＣＬＫＩ２は相互異なる位相を有する。リップルカウンタ３０ｆは第２カウンティングユニット１２０ｆから出力される第２ビット信号Ｄ［１］に相応するラッチ出力信号ＬＯＵＴに応答して順次にトグリングする上位ビット、すなわち、第３及び第４ビット信号Ｄ［２］、Ｄ［３］を発生することができる。ラッチ出力信号ＬＯＵＴはカウンタ回路１００ｆの構成に応じて第２ビット信号Ｄ［１］または、第２ビット信号Ｄ［１］の反転信号／Ｄ［１］のうち１つでありうる。
【０１００】
一実施形態において、第１カウンティングユニット１１０ｆはカウンティング動作の終了時点を示す入力信号ＩＮＰに応答して第１入力クロック信号ＣＬＫＩ１をラッチ（ｌａｔｃｈ）して第１入力クロック信号ＣＬＫＩ１の論理レベルに相応する第１ビット信号Ｄ０を発生することができる。第２カウンティングユニット１２０ｆはカウンティング動作の終了時点を示す入力信号ＩＮＰに応答して第２入力クロック信号ＣＬＫＩ２をラッチして第２入力クロック信号ＣＬＫＩ２の論理レベルに相応する第２ビット信号Ｄ［１］を発生することができる。第１ビット信号Ｄ０及び第２ビット信号Ｄ［１］はカウンティング動作の進行中にトグリングする信号であり、カウンティング動作が完了する時点で第１入力クロック信号ＣＬＫＩ１及び第２入力クロック信号ＣＬＫＩ２の論理レベルをラッチしてカウンティング結果に該当するデジタル信号Ｄ［０：ｎ］の最下位の２つのビット値を提供するための信号である。
【０１０１】
カウンタ回路１００ｆに含まれたリップルカウンタ３０ｆはカウンティング結果に該当するデジタル信号のビット数に応じて複数のカウンティングユニットを含む。図１０には説明の便宜上リップルカウンタ３０ｆに含まれた２つのカウンティングユニット、すなわち第３カウンティングユニット１３０ｆ及び第４カウンティングユニット１４０ｆだけを示したが、リップルカウンタ３０ｆに含まれたカウンティングユニットの個数はデジタル信号のビット数により変更される。以下では、説明の便宜上カウンタ回路１００ｆが４ビットのデジタル信号Ｄ０、Ｄ［１］、Ｄ［２］、Ｄ［３］、すなわち４ビットの２進コードＤ［０］、Ｄ［１］、Ｄ［２］、Ｄ［３］を発生することを中心にカウンタ回路１００ｆの構成及び動作を説明する。
【０１０２】
リップルカウンタ３０ｆは複数のカウンティングユニット１３０ｆ、１４０ｆが順次に前端の出力信号によってトグリングするカスケード結合した構成を有する。すなわち、第３カウンティングユニット１３０ｆは第２カウンティングユニット１２０ｆの出力のラッチ出力信号ＬＯＵＴに応答してトグリングし、第４カウンティングユニット１４０ｆは第３カウンティングユニット１３０ｆの出力信号ＯＵＴ２に応答してトグリングする方式によって順次に周期が倍加される上位ビット信号、第３ビット信号Ｄ［２］及び第４ビット信号Ｄ［３］を発生する。
【０１０３】
カウンタ回路１００ｆは第１ビット信号Ｄ０及び第２ビット信号Ｄ［１］に基づいて２進コードの最下位ビット信号Ｄ［０］を発生するコード変換器５０をさらに含むことができる。例えば、コード変換器５０は排他的論理和ゲート（ＸＯＲ ｇａｔｅ、ｅｘｃｌｕｓｉｖｅ−ＯＲ ｇａｔｅ）で具現される。第１及び第２ビット信号Ｄ０、Ｄ［１］は完全な２進コード（ｂｉｎａｒｙ ｃｏｄｅ）Ｄ［０：１］でない中間形態のグレーコード（ｇｒａｙ ｃｏｄｅ）を示すがそれ自体として有効なカウンティング値を表現し、必要によって最下位ビット信号Ｄ［０］を発生して２進コードＤ［０：３］を得ることができる。最下位ビット信号Ｄ［０］はカウンティング動作の進行中にトグリングする信号ではなく、カウンティング動作が完了して最終カウンティング値に相応する第１〜第４ビット信号Ｄ０、Ｄ［１］、Ｄ［２］、Ｄ［３］の論理状態が決定された後に第１ビット信号Ｄ０と第２ビット信号Ｄ［１］を論理演算して提供される信号である。従って、コード変換器５０は必ずしもカウンタ回路１００ｆの内に含まれるべきというものではなく、カウンタ回路１００ｆの外部、さらにカウンタ回路１００ｆが実装されるチップの外部に具現されることもできる。
【０１０４】
図１６、図１７、図１８及び図１９は図１０のカウンタ回路のラッチ動作を示すタイミング図である。
【０１０５】
図１６〜図１９に示した通り、入力信号ＩＮＰのエッジ（例えば、下降エッジ）がカウンティング動作の終了時点Ｔｅを示すことができ、この場合、第１カウンティングユニット１１０ｆは入力信号ＩＮＰのエッジに応答して第１入力クロック信号ＣＬＫＩ１の論理レベルをラッチして第１ビット信号Ｄ０を発生し、第２カウンティングユニット１２０ｆは入力信号ＩＮＰのエッジに応答して第２入力クロック信号ＣＬＫＩ２の論理レベルをラッチして第２ビット信号Ｄ［１］を発生することができる。図１６にはラッチされた最下位グレーコード「Ｄ［１］Ｄ０」が００（すなわち、２進コードＤ［０：１］＝「００」）の場合が示されていて、図１７にはグレーコード０１（すなわち、２進コードＤ［０：１］＝「０１」）の場合が、図１８にはグレーコード｀１１（すなわち、２進コードＤ［０：１］＝「１０」）の場合が、図１９にはグレーコード´１０（すなわち、２進コードＤ［０：１］＝「１１」）の場合が示されている。
【０１０６】
図１６〜図１９に示した通り、カウンティングが終了する前まで第１ビット信号Ｄ０は第１入力クロック信号ＣＬＫＩ１と共にトグリングし、第２ビット信号Ｄ［１］は第２入力クロック信号ＣＬＫＩ２と共にトグリングする。図１０のカウンタ回路１００ｆの第３カウンティングユニット１３０ｆは別個の入力クロック信号でない第２カウンティングユニット１２０ｆの出力に応答してトグリングするため、図３を参照して説明した通り、カウンティング終了時点でのエラーを防止するためのフィードバックスイッチを要せず、比較的簡単な構成で具現される。
【０１０７】
図１０のカウンタ回路１００ｆはその構成に応じてアップカウンティング（ｕｐ−ｃｏｕｎｔｉｎｇ）動作または、ダウンカウンティング（Ｄ０ｗｎ−ｃｏｕｎｔｉｎｇ）動作を遂行することができる。以下、図２０及び図２１を参照してアップカウンティング動作を遂行するカウンタ回路の実施形態を説明し、図２３及び図２４、図２５を参照してダウンカウンティング動作を遂行するカウンタ回路の実施形態を説明する。
【０１０８】
図２０は図１５のカウンタ回路のアップカウンティング動作を示したタイミング図である。
【０１０９】
図１０及び図２０、図２１を参照すると、第１カウンティングユニット１１０ｆ及び第２カウンティングユニット１２０ｆはカウンティングが終了する前まではバッファとしての機能を遂行して第１カウンティングユニット１１０ｆは第１入力クロック信号ＣＬＫＩ１と共にトグリングする第１ビット信号Ｄ０を出力し、第２カウンティングユニット１２０ｆは第２入力クロック信号ＣＬＫＩ２と共にトグリングする第２ビット信号Ｄ［１］を出力する。アップカウンティングを遂行する場合には図２０に示した通り、第１入力クロック信号ＣＬＫＩ１は第２入力クロック信号ＣＬＫＩ２より９０度位相が先んじる（ｐｒｅｃｅｄｅ）。図２０には、最下位ビット信号Ｄ［０］がトグリングすることとして示されているが、前述した通り最下位ビット信号Ｄ［０］は実際にカウンティング動作の進行中にトグリングする信号ではなくて、カウンティング動作が完了した後第１ビット信号Ｄ０と第２ビット信号Ｄ［１］を論理演算して提供される信号である。リップルカウンタ３０ｆから発生する上位ビット信号Ｄ［２］、Ｄ［３］は全部前端の出力信号、例えば、近接下位ビットの下降エッジに応答してトグリングする。すなわち、第３ビット信号Ｄ［２］はラッチ出力信号ＬＯＵＴの第２ビット信号Ｄ［１］の下降エッジに応答してトグリングし、第４ビット信号Ｄ［３］は第３ビット信号Ｄ［２］の下降エッジに応答してトグリングする。結果的に上位ビット信号Ｄ［２］、Ｄ［３］は順次に倍加される周期を有して２進コードＤ［０：３］の上位２ビットを示す。 ２進コードＤ［０：３］の最下位ビット信号に相応する第１ビット信号Ｄ０及び第２ビット信号Ｄ［１］は前述した通りカウンティング動作の終了時点で入力クロック信号ＣＬＫＩ１、ＣＬＫＩ２をラッチして提供される信号である。
【０１１０】
図２０の上段には時間の経過に伴うカウンティング動作のそれぞれの終了時点に対して２進コードＤ［０：３］の値が表示されていて、２進コードＤ［０：３］は００００、０００１、００１０、００１１と同様に増加し、結果的にアップカウンティング動作が遂行されるということがわかる。
【０１１１】
図２０に示した通り、本発明の一実施形態に係るカウンタ回路１００ｆは入力クロック信号ＣＬＫＩのサイクル周期ごとに４回ずつカウンティングをするため、通常のリップルカウンタと比較して４倍の動作速度を有することが分かる。 以下では、このような４倍速カウンティングをＱＤＲ（Ｑｕａｄｒｕｐｌｅ Ｄａｔａ Ｒａｔｅ）カウンティングと呼び、これを遂行するカウンタ回路をＱＤＲカウンタ回路と呼ぶ。本発明の一実施形態に係るＱＤＲカウンタ回路１００ｆは通常のリップルカウンタと比較して４倍の動作速度を有するので同じ周期のクロック信号及び同じカウンティング時間に対して２ビットが増加した２進コードを提供することができるため、（例えば、ランプ信号の傾きを調節する方式によって）さらに精密化されたカウンティング値を提供することができる。一方、周波数が１／４に減少した（すなわちサイクル周期が４倍の）クロック信号を使用しても通常のリップルカウンタと比較して同じ時間内に同じビット数のカウンティング値を提供することができるため、本発明の一実施形態に係るＱＤＲカウンタ回路１００ｆはクロック信号の周波数減少により消費電力を低減して、ＱＤＲカウンタ回路１００ｆ、これを含む装置及びシステムの動作マージンを増加させることができる。
【０１１２】
図２１及び図２２はカウンティング動作を遂行する図１０のカウンタ回路を示した回路図である。
【０１１３】
図２１を参照すると、図１０のバッファ部１０ｆに含まれた第１カウンティングユニット１１０ｈは第１ラッチ１１０ｇで具現され、第２カウンティングユニット１１０ｆは第２ラッチ１２０ｇで具現される。第１ラッチ１００ｇは、データ端子Ｄに第１入力クロック信号ＣＴＬＩが印加され、クロック端子ＣＫにカウンティング動作の終了時点を示す入力信号ＩＮＰが印加され、出力端子Ｑで第１ビット信号Ｄ０を発生する。第２ラッ１２０ｇは、データ端子Ｄに第２入力クロック信号ＣＬＫＩ２が印加されクロック端子ＣＫにカウンティング動作の終了時点を示す入力信号ＩＮＰが印加され、出力端子Ｑで第２ビット信号Ｄ［１］を発生する。
【０１１４】
図２１及び図２２に示した通り、図１０のリップルカウンタ３０ｆは上位ビット信号Ｄ［２］、Ｄ［３］をそれぞれ出力するカスケード結合した複数のＤ−フリップフロップを含み具現される。
【０１１５】
図２１を参照すると、第３カウンティングユニット１３０ｇ及び第４カウンティングユニット１４０ｇは下降エッジトリガー形（ｎｅｇａｔｉｖｅ−ｅｄｇｅ ｔｒｉｇｇｅｒｅｄ）Ｄ−フリップフロップで具現されて順次にトグリングする上位ビット信号Ｄ［２］、Ｄ［３］を発生する。図２２を参照すると、第３カウンティングユニット１３０ｈは下降エッジトリガー形Ｄ−フリップフロップで具現され、第４カウンティングユニット１４０ｈは上昇エッジトリガー形（ｐｏｓｉｔｉｖｅ−ｅｄｇｅ ｔｒｉｇｇｅｒｅｄ）Ｄ−フリップフロップで具現されて順次にトグリングする上位ビット信号Ｄ［２］、Ｄ［３］を発生する。
【０１１６】
図２１の第３カウンティングユニット１３０ｆ及び第４カウンティングユニット１４０ｆは下降エッジトリガー形Ｄ−フリップフロップで具現され、前端の非反転出力端子Ｑが後段のクロック端子ＣＫに接続される。この場合、後段で提供される第ｋ（ｋは３以上の正数）カウンティングユニットの出力信号ＯＵＴｋは第ｋビット信号Ｄ［ｋ］に該当する。図２２の第４カウンティングユニット１４０ｈは図２１のリップルカウンタとは異なり、上昇エッジトリガー形Ｄ−フリップフロップで具現される反面、前端の反転出力端子／Ｑが後段のクロック端子ＣＫに接続される。この場合、後段で提供される第ｋカウンティングユニットの出力信号ＯＵＴｋは第ｋビット信号Ｄ［ｋ］の反転信号に該当する。結果的に図２１及び図２２のカウンタ回路１００ｇ、１００ｈは全部図２０に示した通りにアップカウンティン動作を遂行する。
【０１１７】
前述した通り、上昇エッジトリガー形Ｄ−フリップフロップ及び下降エッジトリガー形Ｄ−フリップフロップは図９及び図１０と同一または、同様の構成で具現される。
【０１１８】
図２３は図１５のカウンタ回路のダウンカウンティング動作を示すタイミング図である。
【０１１９】
図１０及び図２３を参照すると、第１カウンティングユニット１１０ｆ及び第２カウンティングユニット１２０ｆはカウンティングが終了する前まではバッファとしての機能を遂行して第１カウンティングユニット１１０ｆは第１入力クロック信号ＣＬＫＩ１と共にトグリングする第１ビット信号Ｄ０を出力し、第２カウンティングユニット１２０ｆは第２入力クロック信号ＣＬＫＩ２と共にトグリングする第２ビット信号Ｄ［１］を出力する。図２０でアップ カウンティングを遂行する場合、第１入力クロック信号ＣＬＫＩ１の位相が第２入力クロック信号ＣＬＫＩ２より９０度先んじる（ｐｒｅｃｅｄｅ）ことと比較して、ダウンカウンティングを遂行する場合は、図２３に示した通り、第１入力クロック信号ＣＬＫＩ１は第２入力クロック信号ＣＬＫＩ２より９０度位相が遅れる。（ｌａｇ）前述した通り、最下位ビット信号Ｄ［０］は実際にカウンティング動作の進行中にトグリングする信号ではなく、カウンティング動作が完了した後第１ビット信号Ｄ０と第２ビット信号Ｄ［１］を論理演算して提供される信号である。リップルカウンタ３０ｆから発生する上位ビット信号Ｄ［２］、Ｄ［３］は全部前端の出力信号、例えば、近接下位ビットの上昇エッジに応答してトグリングする。すなわち、第３ビット信号Ｄ［２］はラッチ出力信号ＬＯＵＴの第２ビット信号Ｄ［１］の上昇エッジに応答してトグリングし、第４ビット信号Ｄ［３］は第３ビット信号Ｄ［２］の上昇エッジに応答してトグリングする。結果的に上位ビット信号Ｄ［２］、Ｄ［３］は順次に倍加される周期を有して２進コードＤ［０：３］の上位２ビットを示す。２進コードＤ［０：３］の最下位ビット信号に該当する第１ビット信号Ｄ０及び第２ビット信号Ｄ［１］は前述した通りカウンティング動作の終了時点で入力クロック信号ＣＬＫＩ１、ＣＬＫＩ２をラッチして提供される信号である。すなわち、第３ビット信号Ｄ［２］はラッチ出力信号ＬＯＵＴの第２ビット信号Ｄ［１］の上昇エッジに応答してトグリングし、第４ビット信号Ｄ［３］は第３ビット信号Ｄ［２］の上昇エッジに応答してトグリングする。結果的に、上位ビット信号Ｄ［２］、Ｄ［３］は順次に倍加される周期を有し、２進コードＤ［０：３］の上位２ビットらを示す。２進コードＤ［０：３］の最下位ビット信号に該当する第１ビット信号Ｄ０及び第２ビット信号Ｄ［１］は前述した通りカウンティング動作の終了時点で入力クロック信号ＣＬＫＩ１、ＣＬＫＩ２をラッチして提供される信号である。
【０１２０】
図２３の上段には、時間の経過に伴うカウンティング動作のそれぞれの終了時点に対して２進コードＤ［０：３］の値が表示されていて、２進コードＤ［０：３］は００００、１１１１、１１１０、１１０１と同様に減少して結果的にダウンカウンティング動作が遂行されるということがわかる。
【０１２１】
図２０及び図２３に示した通り、本発明の一実施形態に係る図１０のＱＤＲカウンタ回路１００ｆはアップカウンティング動作または、ダウンカウンティング動作を遂行するように変形されて実施され、入力クロック信号ＣＬＫＩのサイクル周期ごとに４回ずつカウンティングをするため、通常のリップルカウンタと比較して４倍の動作速度を有するということがわかる。
【０１２２】
図２４及び図２５はダウンカウンティング動作を遂行する図１０のカウンタ回路を示す回路図である。
【０１２３】
図２４を参照すると、図１０のバッファ部１０ｆに含まれた第１カウンティングユニット１１０ｆは第１ラッチ１１０ｉで具現されて、第２カウンティングユニット１１０ｆは第２ラッチ１２０ｉで具現される。図１０のリップルカウンタ３０ｆは上位ビット信号Ｄ［２］、Ｄ［３］をそれぞれ出力するカスケード結合した複数のＤ−フリップフロップを含み具現される。
【０１２４】
図２４に示した通り、第３カウンティングユニット１３０ｉ及び第４カウンティングユニット１４０ｉは上昇エッジトリガー形Ｄ−フリップフロップを具現されて順次にトグリングする上位ビット信号Ｄ［２］、Ｄ［３］を発生する。図２５を参照すると、第３カウンティングユニット１３０ｊは上昇エッジトリガー形Ｄ−フリップフロップで具現されて、第４カウンティングユニット１４０ｊは下降エッジトリガー形Ｄ−フリップフロップで具現されて順次にトグリングする上位ビット信号Ｄ［２］、Ｄ［３］を発生する。
【０１２５】
図２４の第３カウンティングユニット１３０ｉ及び第４カウンティング１４０ｉは上昇エッジトリガー形Ｄ−フリップフロップに具現され、前端の非反転出力端子Ｑが後段のクロック端子ＣＫに接続される。この場合、後段に提供される第ｋ（ｋは３以上の正数）カウンティングユニットの出力信号ＯＵＴｋは第ｋビット信号Ｄ［ｋ］に該当する。図２５の第４カウンティングユニット１４０ｊは図２４のリップルカウンタとは異なり、上昇エッジトリガー形Ｄ―フリップフロップに具現される反面、前端の反転出力端子／Ｑが後段のクロック端子ＣＫに接続される。この場合、後段に提供される第ｋカウンティングユニットの出力信号ＯＵＴｋは第ｋビット信号Ｄ［ｋ］の反転信号に該当する。結果的に図２４及び図２５のカウンタ回路１００ｉ、１００ｊは全て図２３に示した通りダウンカウンティング動作を遂行する。
【０１２６】
前述したように、上昇エッジトリガー形Ｄ−フリップフロップ及び下降エッジトリガー形Ｄ−フリップフロップは図９及び図１０と同一または同様な構成で具現される。
【０１２７】
図２６は、本発明の実施形態に係るカウンタ回路のＱＤＲ（Ｑｕａｄｒｕｐｌｅ Ｄａｔａ Ｒａｔｅ）カウンティング動作を示したタイミング図である。
【０１２８】
図２６を参照すると、通常のリップルカウンタは入力クロック信号ＣＬＫＩの１６回のサイクル周期にかけて００００から１１１１までの値をカウンティングするビット信号ＣＤ［０］、ＣＤ［１］、ＣＤ［２］、ＣＤ［４］を発生する。その反面、本発明の実施形態に係るＱＤＲカウンタ１００は入力クロック信号ＣＬＫＩのサイクル周期ごとに４回ずつカウンティングをするため、入力クロック信号ＣＬＫＩの４回のサイクル周期にかけて００００から１１１１までの値をカウンティングすることができる。
【０１２９】
従って、本発明の実施形態に係るＱＤＲカウンタ回路１００ｆは通常のリップルカウンタと比較して４倍の動作速度を有し、クロック周波数が１／４に減少した入力クロック信号ＣＬＫＩを使っても従来のカウンタと同じ時間内に同じカウンティング値を提供することができる。本発明の一実施形態に係るＱＤＲカウンタ回路１００ｆはクロック信号の周波数減少により消費電力を低減し、ＱＤＲカウンタ回路１００ｆ、これを含む装置及びシステムの動作マージンを向上させることができる。
【０１３０】
また、本発明の実施形態に係るＱＤＲカウンタ回路１００ｆはカウンタ終了時点Ｔｅを示す入力信号ＩＮＰにグリッチ（ｇｌｉｔｃｈ）のようなノイズが含まれても、ラッチ動作を遂行する第１カウンティングユニット１１０ｇ、１１０ｈ、１１０ｉ、１１０ｊ及び第２カウンティングユニット１２０ｇ、１２０ｈ、１２０ｉ、１２０ｊでグリッチフィルタリングを遂行できるので、別途のグリッチフィルターが不必要である。
【０１３１】
図２７は従来のカウンタ回路と本発明の実施形態に係るカウンタ回路のトグリング回数を示す。
【０１３２】
図２７には、図２６に示した００００から１１１１までカウンティング動作を遂行する場合に対し、通常のリップルカウンタ回路と本発明のＱＤＲカウンタ回路１００ｆの各ビット信号のトグリング回収が記載されている。
【０１３３】
図２７を参照すると、本発明の一実施形態に係るＱＤＲカウンタ１００ｆの第１ビット信号Ｄ０のトグリング回収は８回であり、通常のリップルカウンタの最下位ビット信号ＣＤ［０］のトグリングより減少する。このように、本発明の一実施形態に係るＱＤＲカウンタ１００ｆはクロック信号の周波数の減少により消費電力を低減することができるだけでなく、同じ周波数のクロック信号を利用する場合にもトグリング頻度数が最も多い第１ビット信号Ｄ０のトグリング回数を減少することによって消費電力をさらに低減することができる。
【０１３４】
図２８は本発明の一実施形態に係るカウンタ回路を含むアナログ−デジタルコンバータを示す回路図であり、図６４は本発明の一実施形態に係るアナログ−デジタル変換方法を示す順序図である。
【０１３５】
図２８及び図６４を参照すると、本発明の一実施形態に係るアナログ−デジタル変換方法を遂行するアナログ−デジタルコンバータ２００は比較器２１０及びカウンタ回路１００を含む。
【０１３６】
比較器２１０は入力されるアナログ信号ＡＮＬＧと基準信号ＲＥＦを比較して比較信号ＣＭＰを発生する（段階Ｓ２１０）。アナログ信号ＡＮＬＧは光の強さ、音響の強さ、時間などと同じ有効な任意の物理量を示すことができ、例えば、このような物理量はアナログ信号ＡＮＬＧの電圧レベルに相応することができる。この場合、アナログ信号ＡＮＬＧの電圧レベルを比較するために基準信号ＲＥＦは一定の傾きを有して上昇または、下降するランプＲＡＭＰ信号で提供されることができる。比較器２１０はアナログ信号ＡＮＬＧの電圧レベルと基準信号ＲＥＦ、すなわち、ランプ信号の電圧レベルを比較して、電圧レベルが同一になる時点で遷移する比較信号ＣＭＰを発生することができる。結果的にアナログ信号ＡＮＬＧの電圧レベルが示す物理量は比較信号ＣＭＰの遷移時点、すなわち時間量と表現される。例えば、比較信号ＣＭＰが論理ローで遷移する時点がカウンティング動作を終了時点を示すことができる。
【０１３７】
カウンタ回路１００は、図１〜図２７を参照して説明した通り、本発明の実施形態によりＤＤＲカウンティングまたはＱＤＲカウンティングを遂行するように具現されたバッファ部１０及びリップルカウンタ３０を含む。バッファ部１０はカウンティング動作の終了時点で少なくとも１つの入力クロック信号ＣＬＫＩをラッチして少なくとも１つの最下位ビット信号ＬＳＢを発生する（段階Ｓ２２０）。前述した通り、比較信号ＣＭＰはカウンティング動作の終了時点を示して、バッファ部１０はこのような比較信号ＣＭＰに応答してラッチ動作を遂行できる。リップルカウンタ３０は最下位ビット信号ＬＳＢのうち１つに相応するラッチ出力信号ＬＯＵＴに応答して順次にトグリング（ｔｏｇｇｌｉｎｇ）という最上位ビット信号ＭＳＢを発生する（段階Ｓ２３０）。
【０１３８】
前述した通り、ＤＤＲカウンタ回路の場合にはラッチ出力信号ＬＯＵＴは第１ビット信号Ｄ［０］であってもよく、ＱＤＲカウンタ回路の場合にはラッチ出力信号ＬＯＵＴは第２ビット信号Ｄ［１］であってもよい。
【０１３９】
本発明の第１実施形態によって、カウンタ回路１００がＤＤＲカウンタ回路で具現された場合には、バッファ部１０は、データ端子に入力クロック信号ＣＬＫＩが印加されてクロック端子にカウンティング動作の終了時点を示す比較信号ＣＭＰが印加され、出力端子で第１ビット信号Ｄ［０］を発生する１つのラッチを含む。この場合、リップルカウンタ３０は第１ビット信号Ｄ［０］に応答して順次にトグリングする上位ビット信号Ｄ［１］、Ｄ［２］、．．．を発生する。
【０１４０】
本発明の第２実施形態にしたがって、カウンタ回路１００がＱＤＲカウンタ回路で具現された場合には、バッファ部１０は、１ラッチ及び第２ラッチを含む。第１ラッチはデータ端子に第１入力クロック信号ＣＬＫＩ１が印加されてクロック端子にカウンティング動作の終了時点を示す比較信号ＣＭＰが印加され、出力端子で第１ビット信号Ｄ０を発生する。第２ラッチはデータ端子に第２入力クロック信号ＣＬＫＩ２が印加されてクロック端子に比較信号ＣＭＰが印加されて、出力端子で第２ビット信号Ｄ［１］を発生する。この場合、リップルカウンタ３０は第２ビット信号Ｄ［１］に応答して順次にトグリングする上位ビット信号Ｄ［２］、Ｄ［３］）、．．．を発生する。
【０１４１】
前述した通り、カウンタ回路１００はアップカウンティング動作または、ダウンカウンティング動作を遂行するために多様に変形されることができる。前述した通り、ＱＤＲカウンタ回路での第１ビット信号Ｄ０及び第２ビット信号Ｄ［１］は正確な２進コードの下位ビットでない中間形態のグレーコードを示す。
【０１４２】
図２９は、本発明の一実施形態に係るアナログ−デジタルコンバータを含む装置を示したブロック図である。
【０１４３】
図２９を参照すると、装置３００は感知部３１０、アナログ−デジタルコンバータ２００及び制御回路３２２０を含む。
【０１４４】
感知部３１０は物理量を感知して、前記物理量に相応するアナログ信号ＡＮＬＧを発生する。アナログ−デジタルコンバータ２００は少なくとも１つのカウンタ回路を利用してアナログ信号ＡＮＬＧを基準信号と比較してアナログ信号ＡＮＬＧに相応するデジタル信号ＤＧＴを発生する。制御回路３２０は感知部３１０及びアナログ−デジタルコンバータ２００の動作タイミングを制御する。
【０１４５】
アナログ−デジタルコンバータ２００は、前述した通り本発明の一実施形態に係るバッファ部１０及びリップルカウンタ３０を含むＤＤＲカウンタ回路またはＱＤＲカウンタ回路を利用してデータ変換動作を遂行する。ＤＤＲまたはＱＤＲカウンティング動作のためにバッファ部１０はカウンティング動作の終了時点で少なくとも１つの入力クロック信号をラッチして下位ビット信号ＬＳＢを発生して、リップルカウンタ３０は下位ビット信号ＬＳＢのうち１つに応答してトグリングハは上位ビット信号ＭＳＢを発生する。
【０１４６】
感知部３１０は光の強さ、音響の強さ、時間などと同じ有効な任意の物理量を感知してこれを電気的な信号のアナログ信号ＡＮＬＧに変換して出力し、このような感知部３１０を含む３００は電荷結合素子（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）イメージ センサ及びシモス（ＣＭＯＳ；Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサのようなイメージセンサ、これを含むデジタルカメラ、騒音測定機、コンピュータシステムなどと同じ多様な電子装置及びシステムであってもよい。実施形態により、装置３００はデジタル信号ＤＧＴを受信してこれを処理するデジタル信号プロセッサ（ＤＳＰ；Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）３３０をさらに含むことができ、デジタル信号プロセッサ３３０は３００の外部に具現されることもできる。
【０１４７】
本発明の一実施形態に係るアナログ−デジタルコンバータ２００を含む装置３００は少なくとも１つのＤＤＲカウンタ回路またはＱＤＲカウンタ回路を利用して、動作速度を増加させて消費電力を低減させることができる。
【０１４８】
以下では、本発明の一実施形態に係るカウンタ回路を利用して具現される多様な電子装置中でイメージセンサ及び相関二重サンプリング方法についてより詳細に説明する。
【０１４９】
図３０及び図３１は本発明の一実施形態に係る共通のカウンタ回路を含むイメージセンサを示すブロック図である。
【０１５０】
図３０を参照すると、イメージセンサ４００はピクセルアレイ４１０、ドライバー／アドレスデコード４２０、制御回路４３０、基準信号発生器４４０、相関二重サンプリング部４５０、比較部４６０、及びラッチ部４７０を含み具現される。
【０１５１】
映像機器分野において、物理量として入射光を感知するＣＣＤ形あるいはＣＭＯＳ形イメージセンサが撮像装置として使われていて、図３０のイメージセンサ４００はこのようなＣＣＤイメージセンサまたはＣＭＯＳイメージセンサでありうる。
【０１５２】
ＣＭＯＳイメージセンサの一例を調べると、ピクセルアレイ４１０は単位構成要素（例えば、単位画素（ｐｉｘｅｌ））により入射光を電気的なアナログ信号に変換して出力するために配列された複数のピクセルを含む。ＡＰＳ（Ａｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ）または、ゲインのセル（ｇａｉｎ ｃｅｌｌ）と指摘されるイメージセンサでは単位画素の配列を含む画素部に対してアドレス制御をして任意に選択された個々の単位画素から信号が判読されるようにしている。ＡＰＳはアドレス制御形の撮像装置の一例ということができ、ドライバー／アドレスデコード４２０は行及び／または列の単位でピクセルアレイの動作を制御するために備わる。制御回路４３０はイメージセンサ４００の各構成要素の動作タイミングを制御するための制御信号を発生する。
【０１５３】
ピクセルアレイ４１０から判読されたアナログの画素信号は、比較部４６０、ラッチ部４７０カウンタ回路１００等で具現されたアナログ−デジタルコンバータによってデジタル信号に変換される。 画素信号は一般的にコラム（ｃｏｌｕｍｎ）単位で出力されて処理され、これのために相関二重サンプリング部４５０、比較部（４６０）、及びラッチ部４７０はそれぞれのコラム単位で備わった複数のＣＤＳ回路４５１、比較器４６１及びラッチ４７１を含むことができる。
【０１５４】
ピクセルアレイ４１０から出力されるアナログ信号は各画素ごとにＦＰＮ（Ｆｉｘｅｄ Ｐａｔｔｅｒｎ Ｎｏｉｓｅ）等のピクセル固有の特性差による偏差及び／または、画素から電圧信号を出力するためのロジックの特性差に偏差があるため、リセット成分に応じた信号電圧と信号成分に応じた信号電圧の差を取ることによって有効な信号成分を抽出する必要がある。このように、画素を初期化した時のリセット成分及び信号成分（すなわち、イメージ信号成分）を求め、その差を有効な信号成分で抽出するのを相関二重サンプリング（ＣＤＳ；Ｃｏｒｒｅｌａｔｅｄ Ｄ０ｕｂｌｅ Ｓａｍｐｌｉｎｇ）という。
【０１５５】
相関二重サンプリング部４５０はキャパシター、スイッチなどを利用してリセット成分を示すアナログ電圧とフォトダイオード等を通して感知された信号成分を示すアナログ電圧の差を求めてアナログダブルサンプリング（ＡＤＳ；Ａｎａｌｏｇ Ｄ０ｕｂｌｅ Ｓａｍｐｌｉｎｇ）を遂行して有効な信号成分に相応するアナログ電圧を出力する。比較部４６０は相関二重サンプリング部４５０からコラム単位から出力されるアナログ電圧と基準信号発生器４４０から発生するランプ信号を比較して有効な信号成分に応じたそれぞれの遷移時点を有する比較信号をコラム単位で出力する。カウンタ回路１００から出力されるビット信号Ｄ０、Ｄ［０］、Ｄ［１］、Ｄ［２］、Ｄ［３］はそれぞれのラッチ４７１に共通で提供されて、ラッチ部４７０は各比較信号の遷移時点に応答してカウンタ回路１００から出力されるビット信号Ｄ０、Ｄ［０］、Ｄ［１］、Ｄ［２］、Ｄ［３］をラッチして、ラッチされたデジタル信号をコラム単位で出力する。前述した通り、第１ビット信号は本発明の実施形態によりＤ［０］または、Ｄ０であってもよい。
【０１５６】
カウンタ回路１００は、本発明の一実施形態に係るＭＤＲカウンティング動作を遂行するカウンタ回路で具現される。前述した通り、カウンタ回路１００はバッファ部及びリップルカウンタを含む。ＤＤＲまたはＱＤＲカウンティング動作のためにバッファ部はカウンティング動作の終了時点で少なくとも１つの入力クロック信号をラッチして下位ビット信号を発生して、リップルカウンタは下位ビット信号のうち１つに応答して順次にトグリングする複数の上位ビット信号を発生する。カウンティング結果に該当するデジタル信号のビット数に応じてリップルカウンタは複数のカスケード結合したフリップフロップで具現される。
【０１５７】
通常のリップルカウンタと比較して２倍以上の動作速度を有するＭＤＲカウンタ回路１００を利用してアナログ−デジタル変換動作を遂行することによって、イメージセンサー４００は向上した動速度及び動作マージンを有して消費電力を低減させることができる。
【０１５８】
図３０を参照して本発明の一実施形態に係るＭＤＲカウンタ回路１００がアナログダブルサンプリングを遂行するイメージセンサ４００に利用されるのを説明したが、図３１及び図３２を参照して後述するようにＭＤＲカウンタ回路はデジタルダブルサンプリング（ＤＤＳ；Ｄｉｇｉｔａｌ Ｄ０ｕｂｌｅ Ｓａｍｐｌｉｎｇ）を遂行するイメージセンサにも利用できる。デジタルダブルサンプリングは画素を初期化した時のリセット成分に対するアナログ信号及び信号成分に対するアナログ信号をそれぞれデジタル信号に変換した後に二つのデジタル信号の差を有効な信号成分で抽出することを意味する。
【０１５９】
図３０のイメージセンサ４００と比較して図３１のイメージセンサ５００のラッチ部５７０はデジタルダブルサンプリングを遂行するための構成を有する。コラム単位で備わったそれぞれのラッチ５７１は第１ラッチ５７２及び第２ラッチ５７３を含む。ピクセルアレイ５１０は相関二重サンプリングのためのリセット成分を示す第１アナログ信号及びイメージ信号成分を示す第２アナログ信号を順次に出力する。第１サンプリング過程で比較部５６０はリセット成分を示す第１アナログ電圧と基準信号発生器４４０から発生するランプ信号を比較してリセット成分にともなうそれぞれの遷移時点を有する比較信号をコラム単位で出力する。カウンタ回路１００から出力されるビット信号Ｄ０、Ｄ［０］、Ｄ［１］、Ｄ［２］、Ｄ［３］はそれぞれのラッチ５７１に共通で提供されて、それぞれのラッチ５７１は各比較信号の遷移時点に応答してカウンタ回路１００から出力されるビット信号Ｄ０、Ｄ［０］、Ｄ［１］、Ｄ［２］、Ｄ［３］をラッチしてリセット成分に関するデジタル信号を第１ラッチ５７２に貯蔵する。
【０１６０】
第２サンプリング過程で比較部５６０はイメージ信号成分を示す第２アナログ電圧と基準信号発生器４４０から発生するランプ信号を比較してイメージ信号成分にともなうそれぞれの遷移時点を有する比較信号をコラム単位で出力する。ラッチ部５７０は各比較信号の遷移時点に応答してカウンタ回路１００から出力されるビット信号Ｄ０、Ｄ［０］、Ｄ［１］、Ｄ［２］、Ｄ［３］をラッチしてイメージ信号成分に関するデジタル信号を第２ラッチ５７３に貯蔵する。第１ラッチ５７２及び第２ラッチ５７３に貯蔵されたデジタル信号は論理演算を遂行する内部回路に提供されて有効なイメージ信号成分を示す値が計算されて、このような方式でデジタルダブルサンプリングが遂行されることができる。
【０１６１】
カウンタ回路１００は本発明の一実施形態に係るＭＤＲ動作を遂行するカウンタ回路で具現される。前述した通り、カウンタ回路１００はバッファ部及びリップルカウンタを含む。
【０１６２】
通常のリップルカウンタと比較して２倍以上の動作速度を有するＭＤＲカウンタ回路１００を利用してアナログ−デジタル変換動作を遂行することによって、イメージセンサ５００は向上した動作マージンを有して消費電力を低減させることができる。アナログダブルサンプリングを遂行する図３０のイメージセンサ４００と比較して、図３１のイメージセンサ５００はデジタルダブル サンプリングを遂行するため、１つの有効なイメージ信号成分を得るために２回のカウンティング動作を遂行するべきで、ＭＤＲカウンタ回路１００から発揮されるイメージセンサ５００の性能向上はより増大するということがわかる。
【０１６３】
図３０及び図３１を参照して共通のカウンタ回路を利用して相関二重サンプリングを遂行するイメージセンサ４００、５００に対して説明したが、イメージセンサは高速動作のためにコラム単位で備わった複数のカウンタ回路を含んで具現することもできる。 以下コラム単位で備わった複数のカウンタ回路を含むイメージセンサとデジタルダブルサンプリングを遂行するのに適合した本発明の実施形態によって反転機能または、アップ／ダウン転換機能を有するＭＤＲカウンタ回路に対して説明する。
【０１６４】
図３２は本発明の一実施形態に係る複数のカウンタ回路を含むイメージセンサを示すブロック図である。
【０１６５】
図３２を参照すると、イメージセンサ６００はピクセルアレイ６１０、ドライバー／アドレスデコード６２０、制御回路６３０、基準信号発生器６４０、比較部６６０、及びカウンティングブロック６８０を含み具現される。
【０１６６】
ピクセルアレイ６１０は単位構成要素（例えば、単位画素（ｐｉｘｅｌ））により入射光を電気的なアナログ信号に変換して出力するために配列された複数のピクセルを含む。ドライバー／アドレス デコード６２０は行及び／または列単位でピクセルアレイの動作を制御するために備わる。制御回路６３０はイメージセンサ６００の各構成要素の動作タイミングを制御するための制御信号ＣＴＲＬを発生する。後述する通りに、制御回路６３０から発生する制御信号ＣＴＲＬは実施形態によって反転動作を制御するための信号ＩＮＶ１、ＩＮＶ２または、アップ／ダウン転換動作を制御するための信号ＨＤ、Ｕ／Ｄを含むことができる。
【０１６７】
ピクセルアレイ６１０から判読されたアナログの画素信号は、比較部６６０及びカウンティングブロック６８０で具現されたアナログ−デジタルコンバータによってデジタル信号に変換される。画素信号はコラム単位で出力されて処理され、これのために比較部６６０及びカウンティングブロック６８０はそれぞれコラム単位で備わった複数の比較器６６１及び複数のカウンタ回路７００を含むことができる。このように、コラム単位で備わった複数の信号処理手段を利用し１行方の画素信号を同時に並列的に処理することによって、イメーセンサ６００は帯域性能やノイズの側面から向上した性能を有して高速動作が可能になる。
【０１６８】
ピクセルアレイ６１０は、相関二重サンプリングのためのリセット成分を示す第１アナログ信号及びイメージ信号成分を示す第２アナログ信号を順次に出力して、第１アナログ信号及び第２アナログ信号に基づいて比較部６６０及びカウンティングブロック６８０で具現されたアナログ−デジタルコンバータはデジタル的に相関二重サンプリング、すなわちデジタルダブルサンプリングを遂行する。
【０１６９】
図６５は、本発明の一実施形態に係る相関二重サンプリング方法を示した順序図である。
【０１７０】
図３２及び図６５を参照すると、図３２に示した比較部６６０及びカウンティングブロック６８０で具現されたアナログ−デジタルコンバータはリセット成分を示した第１アナログ信号をカウンティングし（第１カウンティング段階Ｓ３１０）、信号成分を示す第２アナログ信号をカウンティングする（第２カウンティング段階Ｓ３２０）。前記第１カウンティング段階及び前記第２カウンティング段階のそれぞれは前述したようにＭＤＲカウンティング方式で遂行される。すなわち、第１及び第２カウンティング段階で、カウンティング動作の終了時点からすくなくとも１つの入力クロック信号ＣＬＫＩをラッチして少なくとも１つの下位ビット信号ＬＳＢを発生し（段階Ｓ１１０）、下位ビット信号ＬＳＢのうち１つに相応するラッチ出力信号ＬＯＵＴに応答して、次々にトグリング（ｔｏｇｇｌｉｎｇ）する上位ビット信号ＭＳＢを発生する。（段階Ｓ１２０）。
【０１７１】
それぞれのカウンタ回路７００は前記第１カウンティング結果を貯蔵して、後述する反転動作または、アップ／ダウン転換動作を遂行した後、その結果に基づいて第２カウンティングを遂行する。 従って、カウンティングブロック６８０で最終的に出力されるデジタル信号は相関二重サンプリングによって補償された有効なイメージ信号に相応する。
【０１７２】
通常のリップルカウンタと比較して２倍以上の動作速度を有するＭＤＲカウンタ回路７００を利用して相関二重サンプリングを遂行することによって、イメージセンサ６００は向上した動作の中も及び動作マージンを有して消費電力を低減させることができる。
【０１７３】
それぞれのカウンタ回路７００はＭＤＲカウンティング動作を遂行するだけでなく、前述したデジタルダブルサンプリングを遂行するために反転機能または、アップ／ダウン転換機能を有する。 以下本発明の実施形態による反転機能または、アップ／ダウン転換機能を有するカウンタ回路７００に対して説明する。
【０１７４】
図３３は本発明の一実施形態に係るカウンタ回路を示すブロック図である。
【０１７５】
図３３を参照すると、カウンタ回路７００はバッファ部１０、リップルカウンタ３０、クロック制御回路７５０及びクロック入力回路７６０を含む。
【０１７６】
前述した通り、ＭＤＲカウンティング動作を遂行するためにバッファ部１０はカウンティング動作の終了時点で少なくとも１つの入力クロック信号ＣＬＫＩをラッチして下位ビット信号ＬＳＢを発生して、リップルカウンタ３０は下位ビット信号ＬＳＢのうち１つに相応するラッチ出力信号ＬＯＵＴに応答して順次にトグリング（ｔｏｇｇｌｉｎｇ）という上位ビット信号ＭＳＢを発生する。
【０１７７】
図１のカウンタ回路１００と比較して、図３３のカウンタ回路７００はクロック制御回路７５０及びクロック入力回路７６０をさらに含む。クロック制御回路７５０は最下位ビット信号ＬＳＢに基づいてクロック制御信号ＳＴを発生して、クロック入力回路７６０はクロック制御信号ＳＴに応答して入力クロック信号ＣＬＫＩを反転したり、複数のクロック信号の中で入力クロック信号ＣＬＫＩを選択する。反転動作または、アップ／ダウン転換動作を含むデジタル二重サンプリング過程で誤差が発生することもある。従って、デジタルダブルサンプリング過程で正確なカウンティング値を提供するために第１カウンティング段階が完了した後、第２カウンティング段階の開始前に、第１カウンティング結果に従って入力クロック信号ＣＬＫＩを決める必要がある。クロック制御回路７５０及びクロック入力回路７６０はデジタルダブルサンプリング過程での誤差を防止して正確なカウンティング値を提供するために付加される。
【０１７８】
図３２のイメージセンサ６００でのデジタル二重サンプリングは図３４に示した反転機能を有するＤＤＲカウンタ回路１００ｋまたは、図３２に示したアップ／ダウン転換機能を有するＤＤＲカウンタ回路１００ｍを利用して遂行されることができる。また、図３２のイメージセンサ６００でのデジタル二重サンプリングは図４８に示した反転機能を有するＱＤＲカウンタ回路１００ｎまたは、図５９に示したアップ／ダウン転換機能を有するＱＤＲカウンタ回路１００ｐを利用して遂行されることができる。
【０１７９】
図３４は反転機能を有する本発明の第１実施形態に係るカウンタ回路を示す回路図である。
【０１８０】
図３４を参照すると、カウンタ回路１００ｋは第１カウンティングユニット１１０ｋ、第２カウンティングユニット１２０ｋ、第３カウンティングユニット１３０ｋ及び第４カウンティングユニット１４０ｋを含む。第１カウンティングユニット１１０ｋはバッファ部１０ｋに該当して、第２〜第４カウンティングユニット１２０ｋ、１３０ｋ、１４０ｋは図リップルカウンタ３０ｋに該当する。 図３３に示したクロック制御回路７５０及びクロック入力回路７６０は便宜上図示を省略し、これに対しては図３６を参照して後述する。
【０１８１】
前述した通り、第１カウンティングユニット１１０ｋは第１ラッチで具現される。第１ラッチ１１０ｋはデータ端子Ｄに入力クロック信号ＣＬＫＩが印加されてクロック端子ＣＫにカウンティング動作の終了時点を示す比較信号ＣＭＰが印加され、出力端子Ｑで第１ビット信号Ｄ［０］を発生する。第２〜第３カウンティングユニット１２０ｋ、１３０ｋ、１４０ｋで構成されたリップルカウンタ３０ｋは、第１ビット信号Ｄ［０］に相応するラッチ出力信号ＬＯＵＴに応答して順次にトグリングする上位ビット信号Ｄ［１］、Ｄ［２］、Ｄ［３］を発生する。
【０１８２】
リップルカウンタ３０ｋに含まれる第２カウンティングユニット１２０ｋ、第３カウンティングユニット１３０ｋ、第４カウンティングユニット１４０ｋ等複数のカウンティングユニットは同じ構成を有してカスケード結合し、以下図３５を参照して反転機能を有する第２カウンティングユニット１２０ｋについて説明する。
【０１８３】
図３５は図２４のカウンタ回路に含まれた第２カウンティングユニットの一例を示した回路図である。
【０１８４】
図３５を参照すると、第２カウンティングユニット１２０ｋはＤ−フリップフロップ７３１及び反転マルチプレクサ７３２を含む。
【０１８５】
反転マルチプレクサ７３２は第１反転制御信号ＩＮＶ１に応答して前端の出力信号、すなわち第１カウンティングユニット１１０ｋのラッチ出力信号ＬＯＵＴ及び第２反転制御信号ＩＮＶ２のうち１つを選択して出力信号ＯＵＴ２を後段で提供する。前端の出力信号が選択される場合、フリップフロップ７３１は通常のトグリング動作を遂行し、第２反転信号が選択される場合、フリップフロップ７３１は貯蔵された値を反転する反転動作を遂行する。このように、第２カウンティングユニット１２０ｋ、第３カウンティングユニット１３０ｋ、第４カウンティングユニット１４０ｋはそれぞれ反転マルチプレクサ及びＤ−フリップフロップを含んで具現される。それぞれのカウンティングユニットに含まれた複数の反転マルチプレクサはそれぞれのＤ−フリップフロップに対し実質的に同じ反転動作を遂行して、このような複数の反転マルチプレクサは反転制御信号ＩＮＶ１、ＩＮＶ２に応答して上位ビット信号Ｄ［１］、Ｄ［２］、Ｄ［３］を反転するための反転制御部を構成する。
【０１８６】
図３５にはＤ−フリップフロップ７３１が下降エッジトリガー形で具現され、出力信号ＯＵＴ２が第２ビット信号Ｄ［１］に該当する実施形態が示されているが、前述した通り、カウンティングユニットの構成にしたがってＤ−フリップフロップ７３１が上昇エッジトリガー形で具現され、出力信号ＯＵＴ２が第２ビット信号Ｄ［１］の反転信号／Ｄ［１］に該当するように具現される。
【０１８７】
図３６は、本発明の第１実施形態に係る反転機能を有するカウンタ回路に含まれたクロック制御回路及びクロック入力回路の一例を示す回路図である。
【０１８８】
図３６を参照すると、クロック制御回路７５０ａは第１ビット信号Ｄ［０］に基づいてクロック制御信号ＳＴを発生し、クロック入力回路７６０ａはクロック制御信号ＳＴに応答して入力クロック信号ＣＬＫＩを反転する。
【０１８９】
クロック制御回路７５０ａは、インバータ７５５及び第２ラッチ７５１を含んで具現される。インバータ７５２は第１ビット信号Ｄ［０］を反転して第１ビット信号Ｄ［０］の反転信号／Ｄ［０］を出力する。
【０１９０】
第２ラッチ７５１はデータ端子Ｄにインバータ７５５の出力が印加されてクロック端子ＣＫに印加される第１反転制御信号ＩＮＶ１に応答してクロック制御信号ＳＴを出力する。第１反転制御信号ＩＮＶ１が活性化する時点で第２ラッチ７５１のラッチ動作が遂行されて、結果的にクロック制御信号ＳＴの論理レベルは第１カウンティング動作が終了した後インバージョン動作が遂行される前の第１ビット信号Ｄ［０］の論理レベルにより決定される。
【０１９１】
クロック入力回路７６０ａはマルチプレクサ７６１を含んで具現される。マルチプレクサ７６１はクロック制御信号ＳＴに応答してクロック信号ＣＬＫＣまたは、反転クロック信号／ＣＬＫＣを選択して入力クロック信号ＣＬＫＩを出力する。結果的にクロック制御信号ＳＴの論理レベルにしたがってクロック信号ＣＬＫＣまたは、反転クロック信号／ＣＬＫＣのうち１つが入力クロック信号ＣＬＫＩとして出力される。クロック信号ＣＬＫＣは後述するところのようなカウントイネイブル信号ＣＮＴ＿ＥＮにより活性化する信号であってもよい。図３６に共に示した論理積ゲート６０は図３２の制御回路６３０に含まれ、カウントイネイブル信号ＣＮＴ＿ＥＮが、例えば論理ハイで、活性化した場合にだけクロック信号ＣＬＫＣがトグリングするように活性化する。
【０１９２】
図３７は図３４のカウンタ回路の反転機能によるカウンティング動作を説明するための図面であり、図３８及び図３９は図３４のカウンタ回路の反転機能によるカウンティング動作を示すタイミング図である。
【０１９３】
前述した通り、デジタルダブルサンプリング（ＤＤＳ；Ｄｉｇｉｔａｌ Ｄ０ｕｂｌｅ Ｓａｍｐｌｉｎｇ）はリセット成分に対する第１アナログ信号及び信号成分（すなわち映像成分）に対する第２アナログ信号をそれぞれデジタル信号に変換した後、２つのデジタル信号の差を有効な信号成分で抽出することを意味する。
【０１９４】
図３８及び図３９を参照すると、図３４の反転機能を有するＤＤＲカウンタ回路１００ｋは、リセット成分に対する第１アナログ信号をデジタル信号でカウンティングする第１カウンティング動作（１ＳＴ ＣＯＵＮＴ）、前記第１カウンティング結果を反転させる反転動作（ＩＮＶＥＲＳＩＯＮ）、及び前記反転動作による結果に基づいて信号成分に対する第２アナログ信号をデジタル信号にカウンティングする第２カウンティング動作（２ＮＤ ＣＯＵＮＴ）によってデジタルダブルサンプリングを遂行する。例えば、第１カウンティング動作及び第２カウンティング動作は全てアップカウンティング方式で遂行することができる。
【０１９５】
第１カウンティング動作の結果、反転結果及び第２カウンティング動作においての１番目のエッジと２番目のエッジカウンティングのそれぞれに対して、第１ビット信号Ｄ［０］及び第２ビット信号Ｄ［１］の値が図３７に示されている。
【０１９６】
本願の発明の一実施形態に係るＤＤＲカウンタ回路１００ｋで第１カウンティング動作の結果を単純に反転して第２カウンティング動作を遂行する場合には誤差が発生する。このような誤差を防止するために、図３４に示した通り、第１カウンティングユニット１１０ｋ反転マルチプレクサを含まず、第１カウンティングユニット１１０ｋに入力される入力クロック信号ＣＬＫＩを第１カウンティング動作の結果にしたがって反転することによって、すべての場合に対し入力クロック信号ＣＬＫＩの最初のエッジから第２カウンティング動作が開始されるようにする。
【０１９７】
図３７を参照すると、第１カウンティング動作の結果で第１ビット信号Ｄ［０］が論理ロー（すなわち、０）の場合には第２ビット信号Ｄ［１］は第２カウンティンググ動作での最初のエッジでトグリングされるべきで、第１カウンティング動作の結果で第１ビット信号Ｄ［０］が論理ハイ（すなわち、１）の場合には第２ビット信号Ｄ［１］は第２カウンティング動作での２番目のエッジでトグリングすることがわかる。
【０１９８】
第１カウンティング動作が始まる前に、クロック制御信号ＳＴは０の値で初期化されることができる。このような初期化は図３６の第２ラッチ７５１が図９のリセットスイッチ１１５を含むようにして具現される。
【０１９９】
図３８は第１カウンティング動作の結果で第１ビット信号Ｄ［０］が論理ローの場合に対するデジタルダブルサンプリング動作を示す。第１カウンティング動作の結果で第１ビット信号Ｄ［０］が論理ローの場合に図３６のクロック制御回路７５０ａのデータ端子Ｄには第１ビット信号Ｄ［０］の反転信号／Ｄ［０］が印加されるのでクロック制御信号ＳＴは第１反転制御信号ＩＮＶ１の上昇エッジに応答して論理ローで論理ハイで遷移する。第２カウンティング動作ではクロック入力回路６０ａによってクロック信号ＣＬＫＣの反転信号／ＣＬＫＣが入力クロック信号ＣＬＫＩとして出力されて（すなわち入力クロック信号ＣＬＫＩが反転して）、第２カウンティング動作で第２ビット信号Ｄ［１］は入力クロック信号ＣＬＫＩの最初のエッジ、すなわち下降エッジでトグリングされる。
【０２００】
図３８の下段には便宜上２進コードの最下位２ビットＤ［０］、Ｄ［１］の値だけが図示されていて、例えば、２進コードが６ビットで具現される場合に対する全体ビット値は表１と同である。
【表１】



【０２０１】
表１において、第１値ＣＶ１は初期化された値であり、第２値ＣＶ２及び第３値ＣＶ３は初期化された値から２回のアップカウントが遂行されるということを示す。第４値ＣＶ４は第３値ＣＶ３が反転した値であり、第５値ＣＶ５、第６値ＣＶ６、第７値ＣＶ７及び第８値ＣＶ８は反転動作の結果の第４値ＣＶ４から４度のアップカウントが遂行されるということを示す。
【０２０２】
結果的にリセット成分が２で信号成分が４の場合に対し４−２−１＝１の値がデジタルダブルサンプリングの最終結果の第８値ＣＶ８になる。有効な信号成分の４−２＝２と最終結果の第８値ＣＶ８の１間には反転動作に起因した１程度の差が存在するが、このような差はすべてのコラムに対して共通してデジタル信号処理器ＤＳＰ等の後続信号処理過程で相殺されることができる。
【０２０３】
表１からみると、最上位ビットＤ５の値が０の場合にはカウンタ値が正数で最上位ビットＤ５の値が１の場合にはカウンタ値が負数であることを示すことができる。例えば、デジタルダブルサンプリングの最終結果が負数の場合にはこれを意味のない値と見なして後続信号処理過程でこれを０で処理することができる。
【０２０４】
図２９は第１カウンティング動作の結果で第１ビット信号Ｄ［０］が論理ハイの場合に対するデジタルダブルサンプリング動作を示す。第１カウンティング動作の結果で第１ビット信号Ｄ［０］が論理ハイの場合に図３６のクロック制御回路７５０ａから出力されるクロック制御信号ＳＴは第１反転制御信号ＩＮＶ１の上昇エッジが印加されても論理ローを維持する。第２カウンティング動作ではクロック入力回路７６０ａによってクロック信号ＣＬＫＣがそのまま入力クロック信号ＣＬＫＩとして出力されて、第２カウンティング動作で第２ビット信号Ｄ［１］は入力クロック信号ＣＬＫＩの２番目のエッジ、すなわち下降エッジでトグリングされる。
【０２０５】
このように、クロック制御回路７５０ａ及びクロック入力回路７６０ａを利用して、第１カウンティング動作が完了した後第２カウンティング動作の開始前に、第１ビット信号Ｄ［０］に基づいて入力クロック信号ＣＬＫＩを反転することによって、デジタルダブルサンプリング過程での誤差を防止することができる。
【０２０６】
図４０は図３４の反転機能を有するカウンタ回路を含む図３２のイメージセンサの相関二重サンプリング動作を示すタイミング図である。図４０には１つのコラムに対する相関二重サンプリング動作が図示されている。
【０２０７】
時間ｔ１１において、イメージセンサ６００の制御回路６３０で提供されるカウントイネイブル信号ＣＮＴ＿ＥＮが論理ハイで活性化して、イネイブル信号ＣＮＴ＿ＥＮに応答して基準信号発生器６４０はランプ信号ＲＡＭＰの電圧レベルを低下し始める。これでカウンティングブロック６８０に含まれたそれぞれのカウンタ回路７００ではコラム単位で第１カウンティング動作が開始される。この時、画素電圧信号Ｖｐｉｘはリセット成分を示す第１アナログ信号として比較器６６１に提供される。
【０２０８】
時間ｔ１２において、ランプ信号ＲＡＭＰと画素電圧信号Ｖｐｉｘの電圧レベルが同一になり、比較器６６１から出力される比較信号ＣＭＰは論理ローで遷移してカウンティング動作が終了する。 このようにカウンティング動作の終了時点を示す比較信号ＣＭＰの下降エッジに応答してカウンタ回路１００ｋにはリセット成分Ｖｒｓｔに該当する第１カウンティング動作の結果値Ｖｒｓｔ＝３が貯蔵される。
【０２０９】
時間ｔ１３において、カウントイネイブル信号ＣＮＴ＿ＥＮが論理ローで非活性化されると、基準信号発生器６４０はディスエイブルされる。時間ｔ１１で時間ｔ１３の区間はリセット成分をカウンティングするための最大区間を示してイメージセンサの特性により適切なクロックサイクルの個数に該当するように設定されることができる。
【０２１０】
時間ｔ１４において、第１反転制御信号ＩＮＶ１が論理ハイで活性化した間に第２反転信号ＩＮＶ２が論理ローで遷移すれば、複数の反転マルチプレクサ７２２を含む反転制御部は第２反転信号ＩＮＶ２の下降エッジを第２〜第４カウンティングユニット１２０ｋ、１３０ｋ、１４０ｋに含まれたＤ−フリップフロップ７３１のクロック端子に印加することによって、上位ビット信号Ｄ［１］、Ｄ［２］、Ｄ［３］が反転する。カウンタ回路１００ｋには反転動作の結果値（−４）が貯蔵される。前述した通り、第１反転制御信号ＩＮＶ１の上昇エッジで、クロック制御回路７５０ａ及びクロック入力回路７６０ａは第２カウンティング動作のために入力クロック信号ＣＬＫＩの反転可否を決めることができる。
【０２１１】
時間ｔ１５において、カウントイネイブル信号ＣＮＴ＿ＥＮが論理ハイでまた活性化して、イネイブル信号ＣＮＴ＿ＥＮに応答して基準信号発生器６４０はランプ信号ＲＡＭＰの電圧レベルを低下し始めて、それぞれのカウンタ回路７００ａではコラム単位で第２カウンティング動作が開始される。第２カウンティング動作でのランプ信号ＲＡＭＰの傾きは第１カウンティング動作での傾きと同じであることもある。この時、画素電圧信号Ｖｐｉｘはイメージ信号成分を示す第２アナログ信号として比較器６６１に提供される。
【０２１２】
時間ｔ１６において、ランプ信号ＲＡＭＰと画素電圧信号Ｖｐｉｘの電圧レベルが同一になり、比較器６６１から出力される比較信号ＣＭＰは論理ローで遷移して第２カウンティング動作が終了する。最終的にカウンタ回路１００ｋにはリセット成分（Ｖｒｓｔ＝３）を示す第１アナログ信号及びイメージ信号成分（Ｖｒｓｔ＋Ｖｓｉｇ＝７）を示す第２アナログ信号の差に相応するデジタル値（Ｖｓｉｇ−１＝３）が貯蔵されて、デジタル値（Ｖｓｉｇ−１）は第１ビット信号Ｄ［０］、及び上位ビット信号Ｄ［１］、Ｄ［２］、Ｄ［３］と表現されるデジタル信号として出力される。 有効なイメージ信号成分Ｖｓｉｇとカウンタ回路７００ａの最終出力値Ｖｓｉｇ−１の間には反転動作に起因した１程度の差が存在するが、このような差はすべてのコラムに対して共通してデジタル信号処理器ＤＳＰ等の後続信号処理過程で相殺できる。
【０２１３】
時間ｔ１７において、カウントイネイブル信号ＣＮＴ＿ＥＮが論理ローで非活性化されれば、基準信号発生器６４０はディスエイブルされる。時間ｔ１５から時間ｔ１７の区間はイメージ信号成分をカウンティングするための最大区間を示してイメージセンサの特性により適切なクロック サイクルの個数に該当するように設定できる。
【０２１４】
このように、反転機能を有するＤＤＲカウンタ回路１００ｋを利用してイメージセンサ６００はデジタル的に相関二重サンプリングを遂行できる。反転機能を有するＤＤＲカウンタ回路１００ｋを利用することによって、イメージセンサ６００は動作速度の増加により動作マージンを向上させて消費電力を低減することができる。また、反転機能を有するＤＤＲカウンタ回路１００ｋはデジタルダブルサンプリング過程での誤差を防止して精密なカウンティング値を提供できる構成を付加し具備することによってこれを含むイメージセンサ６００の性能が向上することができる。
【０２１５】
図４１はアップ／ダウン転換機能を有する本発明の第１実施形態によるカウンタ回路を示す回路図である。
【０２１６】
図４１を参照すると、カウンタ回路１００ｍは第１カウンティングユニット１１０ｍ、第２カウンティングユニット１２０ｍ、第３カウンティングユニット１３０ｍ及び第４カウンティング ユニット１４０ｍを含む。第１カウンティングユニット１１０ｍはバッファ部１０に該当し、第２〜第４カウンティングユニット１２０ｋ、１３０ｋ、１４０ｋはリップルカウンタ３０に該当する。図３３に図示したクロック制御回路７５０及びクロック入力回路７６０は便宜上都市を省略し、これに対しては図４３を参照して後述する。
【０２１７】
前述した通り、第１カウンティングユニット１１０ｍは第１ラッチを含んで具現される。第１ラッチ１１０ｍはデータ端子Ｄに入力クロック信号ＣＬＫＩが印加されてクロック端子ＣＫにカウンティング動作の終了時点を示す比較信号ＣＭＰが印加されて、出力端Ｑで第１ビット信号Ｄ［０］を発生する。第２〜第４カウンティングユニット１２０ｍ、１３０ｍ、１４０ｍを含むリップルカウンタは、第１ビット信号Ｄ［０］に相応するラッチ出力信号ＬＯＵＴに応答して順次にトグリングする上位ビット信号Ｄ［１］、Ｄ［２］、Ｄ［３］を発生する。
【０２１８】
リップルカウンタ３０ｍに含まれる第２カウンティングユニット１２０ｍ、第３カウンティングユニット１３０ｍ、第４カウンティングユニット１４０ｍ）等複数のカウンティングユニットは同じ構成を有してカスケード結合し、以下も４２を参照してアップ／ダウン転換機能を有する第１カウンティングユニット及び第２カウンティングユニット１２０ｋに対して説明する。
【０２１９】
図４２は道図４１のカウンタ回路に含まれた第１カウンティングユニット及び第２カウンティングユニットの一例を示した回路図である。
【０２２０】
図５７を参照すると、第１カウンティングユニット１１０ｍは第１ラッチ７１１及び出力マルチプレクサ７１３を含んで具現される。第２カウンティングユニット１２０ｍはＤ−フリップフロップ７３５、出力マルチプレクサ７３６及びフィードバックマルチプレクサ７３７を含む。
【０２２１】
第１カウンティングユニット１１０ｍの出力マルチプレクサ７１３はアップ／ダウン制御信号Ｕ／Ｄに応答して第１ビット信号Ｄ［０］または、第１ビット信号Ｄ［０］の反転信号のうち一つをラッチ出力信号ＬＯＵＴとして選択し、リップルカウンタ３０ｍに提供する。
【０２２２】
第２カウンティングユニット１２０ｍの出力マルチプレクサ７３６はアップ／ダウン制御信号Ｕ／Ｄに応答してＤ−フリップフロップ７３５の非反転出力端子Ｑの信号または、反転出力端子／Ｑの信号のうち一つを出力信号ＯＵＴ２として選択して、第２カウンティングユニット１２０ｍの後段に該当する第３カウンティングユニット１３０ｍで出力する。このように、第１カウンティングユニット１１０ｍ、第２カウンティングユニット１２０ｍ、第３カウンティングユニット１３０ｍ、第４カウンティングユニット１４０ｍはそれぞれ出力マルチプレクサを含んで具現される。
それぞれのカウンティングユニットに含まれた複数の出力マルチプレクサはカウンタ回路１００ｍのアップカウンティング動作または、ダウンカウンティング動作を制御するアップ／ダウン転換制御部を構成する。結果的に、アップ／ダウン転換制御部はアップ／ダウン制御信号Ｕ／Ｄに応答して前端の非反転出力端子Ｑの信号または、前端の反転出力端子／Ｑの信号のうち一つを選択して後段で出力することによって、カウンタ回路１１０ｍのアップカウンティング動作または、ダウンカウンティング動作を制御する。
【０２２３】
例えば、アップ／ダウン制御信号Ｕ／Ｄが論理ハイである時は第１ビット信号Ｄ［０］の反転信号／Ｄ［０］及び反転出力端子／Ｑの信号が出力信号ＬＯＵＴ、ＯＵＴ２、ＯＵＴ３、ＯＵＴ４になって、カウンタ回路１００ｍはダウンカウンティング動作を遂行する。アップ／ダウン制御信号Ｕ／Ｄが論理ローである時は第１ビット信号Ｄ［０］及び非反転出力端子Ｑの信号が出力信号ＬＯＵＴ、ＯＵＴ２、ＯＵＴ３、ＯＵＴ４になって、カウンタ回路１００ｍはアップカウンティング動作を遂行する。
【０２２４】
フィードバックマルチプレクサ７３７はホールド信号ＨＤに応答してＤ−フリップフロップ７３５の反転出力端子／Ｑまたは、非反転出力端子ＱをＤ−フリップフロップ７３５のデータ端子Ｄに選択的に接続する。例えば、Ｄ−フリップフロップ７３５はホールド信号ＨＤが論理ローの場合には反転出力端子／Ｑがデータ端子Ｄにフィードバックされてトグリング動作を遂行して、ホールド信号ＨＤが論理ハイの場合には非反転出力端子Ｑがデータ端子Ｄにフィードバックされて前端の出力信号ＬＯＵＴのトグリングに関わらず貯蔵状態を維持する。フィードバックマルチプレクサ７３７はアップ−ダウン転換動作時の誤りを防止するために含まれる。
【０２２５】
Ｄ−フリップフロップ７３５は通常のカウンティング動作の時前端の出力信号ＬＯＵＴに応答してトグリングする第２ビット信号Ｄ［１］を発生する。図４２にはＤ−フリップフロップ７３５が下降エッジトリガー形で具現された実施形態が示されているが、前述した通り、カウンティングユニットの構成にしたがってＤ−フリップフロップ７３５が上昇エッジトリガー形で具現されて、出力信号ＯＵＴ２がアップ／ダウン制御信号Ｕ／Ｄの反転信号により出力されるように実現することによってアップカウンティング動作または、ダウンカウンティング動作を遂行できる。
【０２２６】
図４３は、本発明の第１実施形態に係るアップ／ダウン転換機能を有するカウンタ回路に含まれたクロック制御回路及びクロック入力回路の一例を示す回路図である。
【０２２７】
図４３を参照すると、クロック制御回路７５０ｂは第１ビット信号Ｄ［０］に基づいてクロック制御信号ＳＴを発生して、クロック入力回路７６０ｂはクロック制御信号ＳＴに応答して入力クロック信号ＣＬＫＩを反転する。
【０２２８】
クロック制御回路７５０ｂは第２ラッチ７５２を含んで具現される。第２ラッチ７５１はデータ端子Ｄに第１ビット信号Ｄ［０］が印加されてクロック端子ＣＫに印加されるホールド信号ＨＤに応答してクロック制御信号ＳＴを出力する。ホールド信号ＨＤが活性化する時点で第２ラッチ７５２のラッチ動作が遂行されて、結果的にクロック制御信号ＳＴの論理レベルは第１カウンティングが終了した後アップ−ダウン転換動作が遂行される前の第１ビット信号Ｄ［０］の論理レベルにより決定される。
【０２２９】
クロック入力回路７６０ｂはマルチプレクサ７６１を含んで具現される。マルチプレクサ７６１はクロック制御信号ＳＴに応答してクロック信号ＣＬＫＣまたは、反転クロック信号／ＣＬＫＣを選択して第１入力クロック信号ＣＬＫＩを出力する。結果的にクロック制御信号ＳＴの論理レベルにしたがってクロック信号ＣＬＫＣまたは、反転クロック信号／ＣＬＫＣのうち一つが入力クロック信号ＣＬＫＩとして出力される。
【０２３０】
図４４は図４１のカウンタ回路のアップ／ダウン転換機能によるカウンティング動作を説明するための図面であり、図４５及び図４６は図４１のカウンタ回路のアップ／ダウン転換機能によるカウンティング動作を示すタイミング図である。
【０２３１】
図４５及び図４６を参照すると、図４１のアップ／ダウン転換機能を有するカウンタ回路１００ｍは、リセット成分に対する第１アナログ信号をデジタル信号でカウンティングして第１カウンティング動作（１ＳＴ ＣＯＵＮＴ）、及び前記第１カウンティング動作による結果に基づいて信号成分に対する第２アナログ信号をデジタル信号でカウンティングする第２カウンティング動作（２ＮＤ ＣＯＵＮＴ）によりデジタルダブルサンプリングを遂行する。例えば、図４５及び図４６に示した通り、第１カウンティング動作はダウンカウンティング動作で第２カウンティング動作はアップカウンティング動作でありうる。
【０２３２】
第１カウンティング動作の結果及び第２カウンティング動作での最初のエッジカウンティングと２番目のエッジカウンティングのそれぞれに対して、第１ビット信号Ｄ［０］及び第２ビット信号Ｄ［１］の値が図４４に示されている。
【０２３３】
本願発明の一実施形態に係るＤＤＲカウンタ回路１００ｍで第１カウンティング動作の結果から単純に第２カウンティング動作を遂行する場合、誤差が発生することができる。このような誤差を防止するために、クロック制御回路７５０ｂ及びクロック入力回路７６０ｂを利用して第１カウンティング動作の結果にしたがって入力クロック信号ＣＬＫＩを反転することによって、すべての場合に対し入力クロック信号ＣＬＫＩの最初のエッジから第２カウンティング動作が開始されるようにする。
【０２３４】
図４４を参照すると、第１カウンティング動作の結果で第１ビット信号Ｄ［０］が論理ロー（すなわち、０）の場合には第２ビット信号Ｄ［１］は第２カウンティング動作での２番目のエッジでトグリングするべきで、第１カウンティング動作の結果で第１ビット信号Ｄ［０］が論理ハイ（すなわち、１）の場合には第２ビット信号Ｄ［１］は第２カウンティング動作での最初のエッジでトグリングされることがわかる。
【０２３５】
図４５は、第１カウンティング動作の結果で第１ビット信号Ｄ［０］が論理ローの場合に対するデジタルダブルサンプリング動作を示す。第１カウンティング動作の結果で第１ビット信号Ｄ［０］が論理ローの場合に図４３のクロック制御回路７５０ｂのデータ端子Ｄには第１ビット信号Ｄ［０］が印加されるのでクロック制御信号ＳＴはホールド信号ＨＤの上昇エッジが印加されても論理ローを維持する。第２カウンティング動作ではクロック入力回路７６０ｂによってクロック信号ＣＬＫＣが第１入力クロック信号ＣＬＫＩとして出力されて、第２カウンティング動作で第２ビット信号Ｄ［１］は入力クロック信号ＣＬＫＩの２番目のエッジ、すなわち下降エッジでトグリングされる。
【０２３６】
図４５の下段には便宜上２進コードの最下位２ビットＤ［０］、Ｄ［１］の値だけが示されていて、例えば、２進コードが６ビットで具現される場合に対する全体ビット値は表２の通りである。
【表２】



【０２３７】
表２において、第１値ＣＶ１は初期化された値であり、第２値ＣＶ２及び第３値ＣＶ３は初期化された値から２回のダウンカウントが遂行されるということを示す。第４値ＣＶ４、第５値ＣＶ５、第６値ＣＶ６、第７値ＣＶ７はダウンカウンティングの結果の第３値ＣＶ３から４回のアップカウントが遂行されるということを示す。
【０２３８】
結果的にリセット成分が２であり、信号成分が４の場合に対し４−２＝２の値がデジタルダブルサンプリングの最終結果の第７値ＣＶ７になる。
【０２３９】
図４６は、第１カウンティング動作の結果で第１ビット信号Ｄ［０］が論理ハイの場合に対するデジタルダブルサンプリング動作を示す。第１カウンティング動作の結果で第１ビット信号Ｄ［０］が論理ハイの場合に図４３のクロック制御回７５０ｂから出力されるクロック制御信号ＳＴはホールド信号ＨＤの上昇エッジに応答して論理ローで論理ハイで遷移する。第２カウンティング動作ではクロック入力回路７６０ｂによってクロック信号ＣＬＫＣの反転信号／ＣＬＫＣが第１入力クロック信号ＣＬＫＩとして出力され、第２カウンティング動作で第２ビット信号Ｄ［１］は入力クロック信号ＣＬＫＩの最初のエッジ、すなわち下降エッジでトグリングされる。
【０２４０】
このように、クロック制御回路７５０ｂ及びクロック入力回路７６０ｂを利用して、第１カウンティング動作が完了した後第２カウンティング動作の開始の前に、第１ビット信号Ｄ［０］に基づいて入力クロック信号ＣＬＫＩを反転することによって、デジタル ダブルサンプリング過程での誤差を防止することができる。
【０２４１】
図４７は図４１のアップ／ダウン転換機能を有するカウンタ回路を含む図３２のイメージセンサの相関二重サンプリング動作を示すタイミング図である。図４７には一つのコラムに対する相関二重サンプリング動作が図示されている。
【０２４２】
時間ｔ２１において、イメージセンサ６００の制御回路６３０で提供されるカウントイネイブル信号ＣＮＴ＿ＥＮが論理ハイで活性化して、イネイブル信号ＣＮＴ＿ＥＮに応答して基準信号発生器６４０はランプ信号ＲＡＭＰの電圧レベルを低下し始める。これでカウンティングブロック６８０に含まれたそれぞれのカウンタ回路７００ではコラム単位で第１カウンティング動作、すなわちダウンカウンティング動作が開始される。この際、画素電圧信号Ｖｐｉｘはリセット成分を示す第１アナログ信号として比較器６６１に提供される。
【０２４３】
時間ｔ２２において、ランプ信号ＲＡＭＰと画素電圧信号Ｖｐｉｘの電圧レベルが同一になって、比較器６６１から出力される比較信号ＣＭＰは論理ローで遷移してカウンティング動作が終了する。 このように、カウンティング動作の終了時点を示す比較信号ＣＭＰの下降エッジに応答してカウンタ回路１００ｍにはリセット成分Ｖｒｓｔに該当する第１カウンティング動作の結果値（−３）が貯蔵される。
【０２４４】
時間ｔ２３において、カウントイネイブル信号ＣＮＴ＿ＥＮが論理ローで非活性化されると、基準信号発生器６４０はディセーブルされる。時間ｔ２１から時間ｔ２３の区間はリセット成分をカウンティングするための最大区間を示してイメージセンサの特性により適切なクロックサイクルの個数に該当するように設定されることができる。
【０２４５】
時間ｔ２４において、アップ／ダウン制御信号Ｕ／Ｄが論理ハイで論理ローで遷移すれば、複数の出力マルチプレクサ７１３、７３６を含むアップ／ダウン転換制御部は各カウンティングユニットの出力信号が提供される反転出力端子／Ｑまたは、非反転出力端子Ｑを第１カウンティン動作と反対に設定することによってアップ／ダウン転換動作が遂行される。前述した通り、ホールド信号ＨＤの上昇エッジで、クロック制御回路７５０ｂ及びクロック入力回路７６０ｂは第２カウンティング動作のために入力クロック信号ＣＬＫＩの反転可否を決めることができる。
【０２４６】
時間ｔ２５において、カウントイネイブル信号ＣＮＴ＿ＥＮが論理ハイでまた活性化して、イネイブル信号ＣＮＴ＿ＥＮに応答して基準信号発生器６４０はランプ信号ＲＡＭＰの電圧レベルを低下し始め、それぞれのカウンタ回路１００ｍではコラム単位で第２カウンティング動作、すなわちアップカウンティング動作が開始される。 第２カウンティング動作でのランプ信号ＲＡＭＰの傾きは第１カウンティング動作での傾きと同じであってもよい。この時画素電圧信号Ｖｐｉｘはイメージ信号成分を示す第２アナログ信号として比較器６６１に提供される。
【０２４７】
時間ｔ２６において、ランプ信号ＲＡＭＰと画素電圧信号Ｖｐｉｘの電圧レベルが同一になり、比較器６６１から出力される比較信号ＣＭＰは論理ローで遷移して第２カウンティン動作が終了する。 最終的にカウンタ回路１００ｍにはリセット成分（Ｖｒｓｔ＝３）を示す第１アナログ信号及びイメージ信号成分（Ｖｒｓｔ＋Ｖｓｉｇ＝７）を示す第２アナログ信号の差に相応するデジタル値（Ｖｓｉｇ＝４）が貯蔵され、デジタル値Ｖｓｉｇは第１ビット信号Ｄ［０］及び上位ビット信号Ｄ［１］、Ｄ［２］、Ｄ［３］と表現されるデジタル信号として出力される。
【０２４８】
時間ｔ２７において、カウントイネイブル信号ＣＮＴ＿ＥＮが論理ローで非活性化されると、基準信号発生器６４０はディスエイブルされる。時間ｔ２５で時間ｔ２７の区間はイメージ信号成分をカウンティングするための最大区間を示してイメージセンサの特性により適切なクロックサイクルの個数に該当するように設定される。
【０２４９】
このように、アップ／ダウン転換機能を有するＤＤＲカウンタ回路１００ｍを利用してイメージセンサ６００はデジタル的に相関二重サンプリングを遂行できる。アップ／ダウン転換機能を有するＤＤＲカウンタ回路１００ｍを利用することによって、イメージセンサ６００は動作速度の増加により動作マージンを向上させて消費電力を低減できる。また、アップ／ダウン転換機能を有するカウンタ回路１００ｍはデジタルダブルサンプリング過程での誤差を防止して精密なカウンティング値を提供することができる構成を付加して具備することによってこれを含むイメージセンサ６００の性能が向上する。
【０２５０】
図４８は反転機能を有する本発明の第２実施形態に係るカウンタ回路を示す回路図である。
【０２５１】
図４８を参照すると、カウンタ回路１００ｎは第１カウンティングユニット１１０ｎ、第２カウンティングユニット１２０ｎ、第３カウンティングユニット１３０ｎ及び第４カウンティングユニット１４０ｎを含む。第１カウンティングユニット１１０ｎ及び第２カウンティングユニット１２０ｎはバッファ部１０ｎに該当して、第３及び第４カウンティングユニット１３０ｎ、１４０ｎはリップルグカウンタ３０ｎに該当する。図３３に図示したクロック制御回路７５０及びクロック入力回路７６０は便宜上端子を省略した。これに対しては図５０を参照して後述する。
【０２５２】
前述した通り、第１カウンティングユニット１１０ｎは第１ラッチで具現されて第２カウンティングユニット１２０ｎは第２ラッチで具現される。第１ラッチ１１０ｎはデータ端子Ｄに第１入力クロック信号ＣＬＫＩ１が印加されてクロック端子ＣＫにカウンティング動作の終了時点を示す比較信号ＣＭＰが印加されて、出力端子Ｑで第１ビット信号Ｄ０を発生する。第２ラッチ１２０ｎはデータ端子Ｄに第２入力クロック信号ＣＬＫＩ２が印加されクロック端子ＣＫにカウンティング動作の終了時点を示す比較信号ＣＭＰが印加され、出力端子Ｑで第２ビット信号Ｄ［１］を発生する。第３及び第４カウンティングユニット１３０ｎ、１４０ｎを含む第２ビット信号Ｄ［１］に相応するラッチ出力信号ＬＯＵＴに応答して順次にトグリングする上位ビット信号Ｄ［２］、Ｄ［３］を発生する。
【０２５３】
リップルカウンタ３０ｎに含まれる第３カウンティングユニット１３０ｎ、第４カウンティングユニット１４０ｎ等複数のカウンティングユニットは同じ構成を有してカスケード結合し、以下図４９を参照して反転機能を有する第３カウンティングユニット１３０ｎについて説明する。
【０２５４】
図４９は図４８のカウンタ回路に含まれた第３カウンティングユニットの一例を示す回路図である。
【０２５５】
図４９を参照すると、第３カウンティングユニット１３０ｎはＤ−フリップフロップ７３１及び反転マルチプレクサ７３２を含む。
【０２５６】
反転マルチプレクサ７３２は第１反転制御信号ＩＮＶ１に応答して前端の出力信号、すなわち第２カウンティングユニット１２０ｎのラッチ出力信号ＬＯＵＴ及び第２反転制御信号ＩＮＶ２のうち一つを選択して出力信号ＯＵＴ３を後段で提供する。前端の出力信号が選択される場合、フリップフロップ７３１は通常のトグリング動作を遂行して、第２反転信号が選択される場合、フリップフロップ７３１は貯蔵された値を反転する反転動作を遂行する。このように、第３カウンティングユニット１３０ｎ、第４カウンティングユニット１４０ｎはそれぞれ反転マルチプレクサ及びＤ−フリップフロップを含んで具現される。それぞれのカウンティングユニットに含まれた複数の反転マルチプレクサはそれぞれのＤ−フリップフロップに対し実質的に同じ反転動作を遂行して、このような複数の反転マルチプレクサは反転制御信号ＩＮＶ１、ＩＮＶ２に応答して上位ビット信号Ｄ［２］、Ｄ［３］を反転するための反転制御部を構成する。
【０２５７】
図４９にはＤ−フリップフロップ７３１が下降エッジトリガー形で具現されて、出力信号ＯＵＴ３が第３ビット信号Ｄ［２］に該当する実施例示されているが、前述した通り、カウンティングユニットらの構成にしたがってＤ−フリップフロップ７３１が上昇エッジ トリガー形で具現されて、出力信号ＯＵＴ３が第３ビット信号Ｄ［２］の反転信号／Ｄ［２］に該当するように具現される。
【０２５８】
図５０は第２実施形態に係る反転機能を有するカウンタ回路に含まれたクロック制御回路及びクロック入力回路の一例を示した回路図である。
【０２５９】
図５０を参照すると、クロック制御回路７５０ｃは第１ビット信号Ｄ０及び第２ビット信号Ｄ［１］に基づいて第１クロック制御信号ＳＴ１及び第２クロック制御信号ＳＴ２を発生して、クロック入力回路７６０ｃは第１クロック制御信号ＳＴ１及び第２クロック制御信号ＳＴ２に応答して相互異なる位相を有する複数のクロック信号ＣＬＫＣ１、ＣＬＫＣ１ｂ、ＣＬＫＣ２、ＣＬＫＣ２ｂを選択して第１入力クロック信号ＣＬＫＩ１及び第２入力クロック信号ＣＬＫＩ２を出力する。
【０２６０】
クロック制御回路７５０ｃは第３ラッチ７５３及び第４ラッチ７５４を含んで具現される。
【０２６１】
第３ラッチ７５３はデータ端子Ｄに第１ビット信号Ｄ０が印加されてクロック端子ＣＫに印加される第１反転制御信号ＩＮＶ１に応答して第１クロック制御信号ＳＴ１を出力する。第４ラッチ７５４はデータ端子Ｄに第２ビット信号Ｄ［１］が印加されてクロック端子ＣＫに印加される第１反転制御信号ＩＮＶ１に応答して第２クロック制御信号ＳＴ２を出力する。第１反転制御信号ＩＮＶ１が活性化する時点で第３ラッチ７５３及び第４ラッチ７５４のラッチ動作が遂行されて、結果的に第１クロック制御信号ＳＴ１及び第２クロック制御信号ＳＴ２の論理レベルは第１カウンティング動作が終了した後インバージョン動作が遂行される前の第１ビット信号Ｄ０及び第２ビット信号Ｄ［１］の論理レベルにより決定される。
【０２６２】
クロック入力回路７６０ｃは４つの信号のうち２つの信号を選択して出力する４：２マルチプレクサを含んで具現される。クロック入力回路７６０ｃは第１クロック制御信号ＳＴ１及び第２クロック制御信号ＳＴ２に応答して相互異なる位相を有する第１クロック信号ＣＬＫＣ１、第１反転クロック信号ＣＬＫＣ１ｂ、第２クロック信号ＣＬＫＣ２及び第２反転クロック信号ＣＬＫＣ２ｂ中で２つを選択して第１入力クロック信号ＣＬＫＩ１及び第２入力クロック信号ＣＬＫＩ２として出力する。クロック入力回路７６０ｃのマルチプレクサの構成は図５７を参照して後述する。
【０２６３】
図５１は図５０のクロック入力回路が受信する複数のクロック信号を示すタイミグ図である。
【０２６４】
クロック入力回路７６０ｃが受信する複数のクロック信号は図５１に図示したのと同じ相互異なる位相を有する第１クロック信号ＣＬＫＣ１、第１反転クロック信号ＣＬＫＣ１ｂ、第２クロック信号ＣＬＫＣ２及び第２反転クロック信号ＣＬＫＣ２ｂであってもよい。例えば、第１クロック信号ＣＬＫＣ１、第１反転クロック信号ＣＬＫＣ１ｂ、第２クロック信号ＣＬＫＣ２及び第２反転クロック信号ＣＬＫＣ２ｂは９０度間隔の位相の差を有する。複数のクロック信号は外部で提供されることもでき、カウンタ回路内で一つのクロック信号を遅延及び反転して自主的に発生することもできる。以下図５１に示した複数のクロック信号を利用して反転機能及びアップ／ダウン転換機能を有するカウンタ回路でデジタルダブルサンプリングのために入力クロック信号ＣＬＫＩ１、ＣＬＫＩ２を選択するのを説明する。
【０２６５】
図５２は図４８のカウンタ回路の反転機能によるカウンティング動作を説明するための図面であり、図５３、図５４、図５５及び図５６は図４８のカウンタ回路の反転機能によるカウンティング動作を示すタイミング図である。
【０２６６】
前述した通り、デジタルダブルサンプリング（ＤＤＳ；Ｄｉｇｉｔａｌ Ｄ０ｕｂｌｅ Ｓａｍｐｌｉｎｇ）はリセット成分に対する第１アナログ信号及び信号成分（すなわち映像成分）に対する第２アナログ信号をそれぞれデジタル信号に変換した後２つのデジタル信号の差を有効な信号成分で抽出することをいう。
【０２６７】
図５３〜５６を参照すると、図４８の反転機能を有するＱＤＲカウンタ回路１００ｎは、リセット成分に対する第１アナログ信号をデジタル信号でカウンティングする第１カウンティング動作（１ＳＴ ＣＯＵＮＴ）、前記第１カウンティング結果を反転させる反転動作（ＩＮＶＥＲＳＩＯＮ）、及び前記反転動作による結果に基づいて信号成分に対する第２アナログ信号をデジタル信号でカウンティングする第２カウンティング動作（２ＮＤ ＣＯＵＮＴ）によりデジタルダブルサンプリングを遂行する。例えば、第１カウンティング動作及び第２カウンティング動作は全部アップカウンティング方式で遂行できる。
【０２６８】
第１カウンティング動作の結果、反転結果及び第２カウンティング動作での最初のエッジと２番目のエッジカウンティングのそれぞれに対し、第１ビット信号Ｄ０、第２ビット信号Ｄ［１］及び２進コードの最下位ビット信号Ｄ［０］の値が図５２に示されている。最下位ビット信号Ｄ［０］は第１ビット信号Ｄ０と第２ビット信号Ｄ［１］を排他的論理和ＸＯＲ演算した結果である。
【０２６９】
本願発明の一実施形態に係るＱＤＲカウンタ回路１００ｎで第１ビット信号Ｄ０は２進コードでない中間形態のグレーコードのビット値を示すため、第１カウンティング動作の結果を単純に反転して第２カウンティング動作を遂行する場合には誤差が発生することもある。このような誤差を防止するために、図４８に示した通り、第１カウンティングユニット１１０ｎ及び第２カウンティングユニット１２０ｎは反転マルチプレクサを含まず、第１入力クロック信号ＣＬＫＩ１及び第２入力クロック信号ＣＬＫＩ２の組合を第１カウンティング動作の結果にしたがって決めることによって、すべての場合に対し入力クロック信号ＣＬＫＩ１、ＣＬＫＩ２の最初のエッジから第２カウンティング動作が開始されるようにする。
【０２７０】
図５２を参照すると、第１カウンティング動作の結果で第１ビット信号Ｄ０が論理ロー（すなわち、０）であり、第２ビット信号Ｄ［１］が０の場合には第２カウンティング動作は最初のエッジでは第１カウンティン動作の結果を維持して２番目のエッジで第１ビット信号Ｄ０をトグリングしなければならない。第１カウンティン動作の結果で第１ビット信号Ｄ０が論理ハイ（すなわち、１）であり第２ビット信号Ｄ［１］が０の場合には第２カウンティング動作は最初のエッジで第１ビット信号Ｄ０及び第２ビット信号Ｄ［１］をトグリングして２番目のエッジで第２ビット信号をトグリングするべきである。第１カウンティング動作の結果で第１ビット信号Ｄ０が‘１であり、第２ビット信号Ｄ［１］が１の場合には第２カウンティング動作は最初のエッジで第１カウンティング動作の結果を維持して２番目のエッジで第１ビット信号Ｄ０をトグリングするべきである。第１カウンティング動作の結果で第１ビット信号Ｄ０が０であり、第２ビット信号Ｄ［１］が１の場合には第２カウンティング動作は最初のエッジで第１ビット信号Ｄ０及び第２ビット信号Ｄ［１］をトグリングして２番目のエッジで第２ビット信号をトグリングするべきである。
【０２７１】
第１カウンティング動作が始まる前に、第１クロック制御信号ＳＴ１は０の値で初期化され、第２クロック制御信号ＳＴ２は１の値で初期化される。このような初期化は図５０の第３ラッチ７５３及び第４ラッチ７５４が図９のリセットスイッチ１１５を含むようにして具現される。このように初期化された第１及び第２クロック制御信号の論理レベルに応じて図５０のクロック入力回路７６０ｃは第１カウンティング動作のために第１クロック信号ＣＬＫＣ１を第１入力クロック信号ＣＬＫＩ１で選択して第２クロック信号ＣＬＬＫＣ２を第２入力クロック信号ＣＬＫＩ２で選択する。
【０２７２】
図５３は第１カウンティング動作の終了時点でラッチされた第１ビット信号Ｄ０が０であり、ラッチされた第２ビット信号Ｄ［１］が０の場合に対するデジタルダブルサンプリング動作を示す。
【０２７３】
第１カウンティング動作の終了時点でラッチされた第１ビット信号Ｄ０及び第２ビット信号Ｄ［１］の論理レベルにしたがって、第１反転信号ＩＮＶ１の上昇エッジで第１クロック制御信号ＳＴ１は０にラッチされ、第２クロック制御信号ＳＴ２は０でラッチされる。このように第１カウンティング動作終了後ラッチされた第１及び第２クロック制御信号ＳＴ１、ＳＴ２の論理レベルに応じて図５０のクロック入力回路７６０ｃは第２カウンティング動作のために第２クロック信号ＣＬＬＫＣ２を第１入力クロック信号ＣＬＫＩ１で選択して第１反転クロック信号ＣＬＫＣ１ｂを第２入力クロック信号ＣＬＫＩ２で選択する。このような入力クロック信号の選択によって図５３に示した通りリセット成分が４で信号成分が８の場合に対するデジタルダブルサンプリング（８−４−１＝３）が誤りなく遂行されるということがわかる。有効信号成分（４）とデジタルサンプリング結果（３）が１程度の差が生じるのは反転動作に起因したことであり、これはすべての場合に対して同一なので信号成分を歪曲はしない。
【０２７４】
図５３は第１カウンティング動作の終了時点でラッチされた第１ビット信号Ｄ０が１であり、ラッチされた第２ビット信号Ｄ［１］が０の場合に対するデジタルダブサンプリング動作を示す。
【０２７５】
第１カウンティング動作が終了時点でラッチされた第１ビット信号Ｄ０及び第２ビット信号Ｄ［１］の論理レベルにしたがって、第１反転信号ＩＮＶ１の上昇エッジで第１クロック制御信号ＳＴ１は１にラッチされ、第２クロック制御信号ＳＴ２は０でラッチされる。 このように第１カウンティング動作終了後ラッチされた第１及び第２クロック制御信号ＳＴ１、ＳＴ２の論理レベルに応じて図５０のクロック入力回路７６０ｃは第２カウンティング動作のために第１反転クロック信号ＣＬＫＣ１ｂを第１入力クロック信号ＣＬＫＩ１で選択して第２反転クロック信号ＣＬＫＣ２ｂを第２入力クロック信号ＣＬＫＩ２で選択する。このような入力クロック信号の選択によって図５４に示した通り、リセット成分が５で信号成分が８の場合に対するデジタルダブルサンプリング（８−５−１＝２）が誤りなく遂行されるということが分かる。
【０２７６】
図５５は第１カウンティング動作の終了時点でラッチされた第１ビット信号Ｄ０が１であり、ラッチされた第２ビット信号Ｄ［１］が１の場合に対するデジタルダブルサンプリング動作を示す。
【０２７７】
第１カウンティング動作が終了時点でラッチされた第１ビット信号Ｄ０及び第２ビット信号Ｄ［１］の論理レベルにしたがって、第１反転信号ＩＮＶ１の上昇エッジで第１クロック制御信号ＳＴ１は１にラッチされ、第２クロック制御信号ＳＴ２は１にラッチされる。このように第１カウンティング動作終了後ラッチされた第１及び第２クロック制御信号ＳＴ１、ＳＴ２の論理レベルに応じて図５０のクロック入力回路７６０ｃは第２カウンティング動作のために第２反転クロック信号ＣＬＫＣ２ｂを第１入力クロック信号ＣＬＫＩ１で選択して第１クロック信号ＣＬＫＣ１を第２入力クロック信号ＣＬＫＩ２に選択する。このような入力クロック信号の選択によって図５５に図示した通り、リセット成分が２であり、信号成分が８の場合に対するデジタルダブルサンプリング（８−２−１＝５）が誤りなく遂行されるということがわかる。
【０２７８】
図５６は第１カウンティング動作の終了時点でラッチされた第１ビット信号Ｄ０が０であり、ラッチされた第２ビット信号Ｄ［１］が１の場合に対するデジタルダブルサンプリング動作を示す。
【０２７９】
第１カウンティング動作が終了時点でラッチされた第１ビット信号Ｄ０及び第２ビット信号Ｄ［１］の論理レベルにしたがって、第１反転信号ＩＮＶ１の上昇エッジで第１クロック制御信号ＳＴ１は０にラッチされ、第２クロック制御信号ＳＴ２は１にラッチされる。このように第１カウンティング動作終了後ラッチされた第１及び第２クロック制御信号ＳＴ１、ＳＴ２の論理レベルに応じて図５０のクロック入力回路７６０ｃは第２カウンティング動作のために第１クロック信号ＣＬＫＣ１を第１入力クロック信号ＣＬＫＩ１に選択して第２クロック信号ＣＬＬＫＣ２を第２入力クロック信号ＣＬＫＩ２で選択する。このような入力クロック信号の選択によって図５６に示した通り、リセット成分が３であり、信号成分が８の場合に対するデジタルダブルサンプリング（８−３−１＝４）が誤りなく遂行されるということがわかる。
【０２８０】
このように、第１カウンティング動作が完了した後第２カウンティング動作の開始前に、下位ビット信号Ｄ０、Ｄ［１］に基づいて相互異なる位相を有する複数のクロック信号のうち前記入力クロック信号を選択することによって誤りを防止することができる。すなわち、第１カウンティング動作の終了時点でラッチされた第１ビット信号Ｄ０及び第２ビット信号Ｄ［１］の論理レベルにしたがって、相互異なる位相を有する複数のクロック信号ＣＬＫＣ１、ＣＬＫＣ１ｂ、ＣＬＫＣ２、ＣＬＫＣ２ｂのうち第１入力クロック信号ＣＬＫＩ１及び第２入力クロック信号ＣＬＫＩ２を適切に選択することによってグレーコードの反転にともなう誤りを防止することができる。
【０２８１】
図５７は図５０のクロック入力回路の一例を示した回路図である。
【０２８２】
図５７を参照すると、クロック入力回路７６０ｃはＸＯＲ論理ゲート７６３、相互異なる位相を有する複数のクロック信号ＣＬＫＣ１、ＣＬＫＣ１ｂ、ＣＬＫＣ２、ＣＬＫＣ２ｂをそれぞれ受信する第１〜第４入力部７６４、７６５、７６６、７６７、第１〜第４スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、及びインバータＩＶ１、ＩＶ２、ＩＶ３、ＩＶ４、ＩＶ５を含んで具現される。
【０２８３】
ＸＯＲ論理ゲート７６３は第１クロック制御信号ＳＴ１及び第２クロック制御信号ＳＴ２をＸＯＲ演算して第１スイッチ制御信号ＳＣ１を発生する。したがって、第１クロック制御信号ＳＴ１及び第２クロック制御信号ＳＴ２の論理レベルが同じ場合には第１スイッチ制御信号ＳＣ１は０になり、論理レベルが異なる場合には第１スイッチ制御信号ＳＣ１は１になる。第２スイッチ制御信号ＳＷ２は第１スイッチ制御信号ＳＷ１の反転信号である。
【０２８４】
例えば、図５３〜図５６の第１カウンティング動作と同様に初期化された第１クロック制御信号ＳＴ１が０であり、第２クロック制御信号ＳＴ２が１の場合、第１ノードＮ１には第１入力部７６４の出力が印加され、第２ノードＮ２には第３入力部７６６の出力が印加される。一方、第１スイッチ制御信号ＳＣ１が１であるので第１スイッチＳＷ１及び第４スイッチＳＷ４がターンオンされ、第２スイッチＳＷ２及び第３スイッチＳＷ３はターンオフされる。すなわち、第１ノードＮ１及び第３ノードＮ３が電気的に接続され、第２ノードＮ２及び第４ノードＮ４が電気的に接続される。結果的に第１入力部７６４に印加される第１クロック信号ＣＬＫＣ１が第１入力クロック信号ＣＬＫＩ１として選択され、第３入力部７６６に印加される第２クロック信号ＣＬＬＫＣ２が第２入力クロック信号ＣＬＫＩ２として選択される。
【０２８５】
図５３の第２カウンティング動作と同様に、ラッチされた第１クロック制御信号ＳＴ１が０であり、第２クロック制御信号ＳＴ２が０の場合、第１ノードＮ１には第２入力部７６５の出力が印加され、第２ノードＮには第３入力部７６６の出力が印加される。一方、第１スイッチ制御信号ＳＣ１が０であるので第１スイッチＳＷ１及び第４スイッチＳＷ４がターンオフされ、第２スイッチＳＷ２及び第３スイッチＳＷ３はターンオンされる。すなわち、第１ノードＮ１及び第４ノードＮ４が電気的に接続されて、第２ノードＮ２及び第３ノードＮ３が電気的に接続される。結果的に第２入力部７６５に印加される第１反転クロック信号ＣＬＫＣ１ｂが第２入力クロック信号ＣＬＫＩ２として選択され、第３入力部７６６に印加される第２クロック信号ＣＬＬＫＣ２が第１入力クロック信号ＣＬＫＩ１として選択される。
【０２８６】
このような方式でクロック入力回路７６０ｃは第１クロック制御信号ＳＴ１及び第２クロック制御信号ＳＴ２の論理レベルにしたがって、図５３〜図５６に示した第１入力クロック信号ＣＬＫＩ１及び第２入力クロック信号ＣＬＫＩ２の選択を遂行することができる。
【０２８７】
図５８は図４８の反転機能を有するカウンタ回路を含むイメージセンサの相関二重サンプリング動作を示すタイミング図である。図５８には１つのコラムに対する相関二重サンプリング動作が示されている。図４０の説明と重複する説明は省略する。
【０２８８】
図５８に図示した通り、反転機能を有するＱＤＲカウンタ回路１００ｎを利用してイメージセンサ６００はデジタル的に相関二重サンプリングを遂行することができる。この場合クロック信号ＣＬＫＣの１つのサイクル周期ごとに４回ずつカウンティングをする方式によって第１カウンティング動作（ｔ１１−ｔ１２）及び第２カウンティング動作（ｔ１５−ｔ１６）が遂行される。反転機能を有するＱＤＲカウンタ回路１００ｎを利用することによって、イメージセンサ６００は動作速度の高速化により動作マージンを向上させて消費電力を低減することができる。また、反転機能を有するＱＤＲカウンタ回路１００ｎはデジタルダブルサンプリング過程での誤差を防止して精密なカウンティング値を提供できる構成を付加して具備することによってこれを含むイメージセンサ６００の性能が向上する。
【０２８９】
図５９はアップ／ダウン転換機能を有する本発明の第２実施形態によるカウンタ回路を示す回路図である。
【０２９０】
図５９を参照すると、カウンタ回路１００ｐは第１カウンティングユニット１１０ｐ、第２カウンティングユニット１２０ｐ、第３カウンティングユニット１３０ｐ及び第４カウンティングユニット１４０ｐを含む。第１カウンティングユニット１１０ｐ及び第２カウンティングユニット１２０ｐはバッファ部１０ｐに該当して、第３及び第４カウンティングユニット１３０ｐ、１４０ｐはリップルカウンタ３０ｐに該当する。図３３に図示したクロック制御回路７５０及びクロック入力回路７６０は便宜上図示を省略し、クロック制御回路７５０及びクロック入力回路７６０は図５０〜図５７で説明したことのような方式で具現される。相互異なる位相を有する複数のクロック信号ＣＬＫＣ１、ＣＬＫＣ１ｂ、ＣＬＫＣ２、ＣＬＫＣ２ｂのうち、ダウンカウント動作及びアップカウント動作のため第１入力クロック信号ＣＬＫＩ１及び第２入力クロック信号ＣＬＫＩ２を適切に選択することができるように図５０及び図５７のクロック制御回路７５０ｃ及びクロック入力回路７６０ｃの構成が変形されることもある。
【０２９１】
前述した通り、第１カウンティングユニット１１０ｐは第１ラッチで具現され第２カウンティングユニット１２０ｐは第２ラッチで具現される。第１ラッチ１１０ｐはデータ端子Ｄに第１入力クロック信号ＣＬＫＩ１が印加されてクロック端子ＣＫにカウンティング動作の終了時点を示す比較信号ＣＭＰが印加されて、出力端子Ｑで第１ビット信号Ｄ０を発生する。第２ラッチ１２０ｐはデータ端子Ｄに第２入力クロック信号ＣＬＫＩ２が印加されてクロック端子ＣＫにカウンティング動作の終了時点を示す比較信号ＣＭＰが印加され、出力端子Ｑで第２ビット信号Ｄ［１］を発生する。第３及び第４カウンティングユニット１３０ｐ、１４０ｐを含む第２ビット信号Ｄ［１］に相応するラッチ出力信号ＬＯＵＴに応答して順次にトグリングする上位ビット信号Ｄ［２］、Ｄ［３］を発生する。
【０２９２】
リップルカウンタ３０ｐに含まれる第３カウンティングユニット１３０ｐ、第４カウンティングユニット１４０ｐ等複数のカウンティングユニットは同じ構成を有してカスケード結合され、以下図６０を参照してアップ／ダウン転換機能を有する第２カウンティングユニット１２０ｐ及び第３カウンティングユニット１３０ｐについて説明する。
【０２９３】
図６０は図５９のカウンタ回路に含まれた第２カウンティングユニット及び第３カウンティングユニットの一例を示す回路図である。
【０２９４】
図６０を参照すると、第２カウンティングユニット１２０ｐは第２ラッチ７２１及び出力マルチプレクサ７２３を含んで具現される。第３カウンティングユニット１３０ｐはＤ−フリップフロップ７３５、出力マルチプレクサ７３６及びフィードバックマルチプレクサ７３７を含んで具現される。
【０２９５】
第２カウンティングユニット１２０ｐの出力マルチプレクサ７２３はアップ／ダウン制御信号Ｕ／Ｄに応答して第２ビット信号Ｄ［１］または、第２ビット信号Ｄ［１］の反転信号のうち一つをラッチ出力信号ＬＯＵＴとして選択して、リップルカウンタ３０に提供する。
【０２９６】
第３カウンティングユニット１３０ｐの出力マルチプレクサ７３６はアップ／ダウン制御信号Ｕ／Ｄに応答してＤ−フリップフロップ７３５の非反転出力端子Ｑの信号または、反転出力端子／Ｑの信号のうち一つを出力信号ＯＵＴ３として選択して、第３カウンティングユニット１３０ｐの後段に該当する第４カウンティングユニット１４０ｐで出力する。このように、第２カウンティングユニット１２０ｐ、第３カウンティングユニット１３０ｐ、第４カウンティングユニット１４０ｐはそれぞれ出力マルチプレクサを含んで具現される。それぞれのカウンティングユニットに含まれた複数の出力マルチプレクサはカウンタ回路１００ｐのアップカウンティング動作または、ダウンカウンティング動作を制御するアップ／ダウン転換制御部を構成する。結果的に、アップ／ダウン制御信号Ｕ／Ｄに応答して、アップ／ダウン転換制御部は前端の非反転出力端子Ｑの信号または、前端の反転出力端子／Ｑの信号のうち一つを選択して後段で出力することによって、カウンタ回路１１０ｐのアップカウンティング動作または、ダウンカウンティング動作を制御する。
【０２９７】
例えば、アップ／ダウン制御信号Ｕ／Ｄが論理ハイである時は第２ビット信号Ｄ［１］の反転信号／Ｄ［１］及び反転出力端子／Ｑの信号が出力信号ＬＯＵＴ、ＯＵＴ３、ＯＵＴ４になり、カウンタ回路１００ｐはダウンカウンティング動作を遂行する。アップ／ダウン制御信号Ｕ／Ｄが論理ローである時は第２ビット信号Ｄ［１］及び非反転出力端子Ｑの信号が出力信号ＬＯＵＴ、ＯＵＴ３、ＯＵＴ４になり、カウンタ回路１００ｐはアップカウンティング動作を遂行する。
【０２９８】
フィードバックマルチプレクサ７３７はホールド信号ＨＤに応答してＤ−フリップフロップ７３５の反転出力端子／Ｑまたは、非反転出力端子ＱをＤ−フリップフロップ７３５のデータ端子Ｄに選択的に接続する。例えば、Ｄ−フリップフロップ７３５はホールド信号ＨＤが論理ローの場合には反転出力端子／Ｑがデータ端子Ｄにフィードバックされてトグリング動作を遂行して、ホールド信号ＨＤが論理ハイの場合には非反転出力端子Ｑがデータ端子Ｄにフィードバックされて前端の出力信号ＬＯＵＴのトグリングに関係なく貯蔵状態を維持する。
【０２９９】
Ｄ−フリップフロップ７３５は通常のカウンティング動作の時前端の出力信号ＬＯＵＴに応答してトグリングする第３ビット信号Ｄ［２］を発生する。図６０には第３Ｄ−フリップフロップ７３５が下降エッジトリガー形で具現された実施形態が示されているが、前述した通り、カウンティングユニットの構成にしたがってＤ−フリップフロップ７３５が上昇エッジトリガー形で具現されて、出力信号ＯＵＴ２がアップ／ダウン制御信号Ｕ／Ｄの反転信号により出力されるように実現することによってアップカウンティング動作または、ダウンカウンティング動作を遂行することができる。
【０３００】
図６１は図５９のカウンタ回路のアップ／ダウン転換機能によるカウンティング動作を説明するための図面である。
【０３０１】
ダウンカウンティング動作の結果及びアップカウンティング動作での最初のエッジカウンティングのそれぞれに対し、第１ビット信号Ｄ０、第２ビット信号Ｄ［１］及び２進コードの最下位ビット信号Ｄ［０］の値が図６１に示されている。最下位ビット信号Ｄ［０］は第１ビット信号Ｄ０と第２ビット信号Ｄ［１］を排他的論理和ＸＯＲ演算した結果である。
【０３０２】
また、図６１にはダウンカウンティング動作（第１カウンティング動作）及びアップカウンティング（第２カウンティング動作）にともなう誤りを防止するための第１カウンティング結果に応じた第１入力クロック信号ＣＬＫＩ１及び第２入力クロック信号ＣＬＫＩ２の選択方法が示されている。
【０３０３】
第１カウンティング動作がダウンカウンティングの場合には、図２３で説明した通り、第１入力クロック信号ＣＬＫＩ１の位相が第２入力クロック信号ＣＬＫＩ２の位相より９０度遅れるように初期化される。すなわち、ダウンカウンティング動作のために第２クロック信号ＣＬＬＫＣ２が第１入力クロック信号ＣＬＫＩ１に選択されて、第１クロック信号ＣＬＫＣ１が第２入力クロック信号ＣＬＫＩ２に選択される。
【０３０４】
ダウンカウンティング動作の終了時点でラッチされた第１ビット信号Ｄ０が０であり、ラッチされた第２ビット信号Ｄ［１］が０の場合にはアップカウンティング動作のための入力クロック信号の選択は図５６の第２カウンティング動作のための入力クロック信号の選択と同じである。したがって、アップカウンティング動作のために第１クロック信号ＣＬＫＣ１を第１入力クロック信号ＣＬＫＩ１に選択して、第２クロック信号ＣＬＬＫＣ２を第２入力クロック信号ＣＬＫＩ２で選択する。
【０３０５】
ダウンカウンティング動作の終了時点でラッチされた第１ビット信号Ｄ０が０であり、ラッチされた第２ビット信号Ｄ［１］が１の場合にはアップカウンティング動作のための入力クロック信号の選択は図５３の第２カウンティング動作のための入力クロック信号の選択と同じだ。したがって、アップカウンティング動作のために第２クロック信号ＣＬＬＫＣ２を第１入力クロック信号ＣＬＫＩ１に選択して、第１反転クロック信号ＣＬＫＣ１ｂを第２入力クロック信号ＣＬＫＩ２に選択する。
【０３０６】
ダウンカウンティング動作の終了時点でラッチされた第１ビット信号Ｄ０が１であり、ラッチされた第２ビット信号Ｄ［１］が１の場合にはアップカウンティング動作のための入力クロック信号の選択は図５４の第２カウンティング動作のための入力クロック信号の選択と同じである。したがって、アップカウンティング動作のために第１反転クロック信号ＣＬＫＣ１ｂを第１入力クロック信号ＣＬＫＩ１に選択して、第２反転クロック信号ＣＬＫＣ２ｂを第２入力クロック信号ＣＬＫＩ２に選択する。
【０３０７】
ダウンカウンティング動作の終了時点でラッチされた第１ビット信号Ｄ０が１であり、ラッチされた第２ビット信号Ｄ［１］が０の場合にはアップカウンティング動作のための入力クロック信号の選択は図５５の第２カウンティング動作のための入力クロック信号の選択と同じである。したがって、アップカウンティング動作のために第２反転クロック信号ＣＬＫＣ２ｂを第１入力クロック信号ＣＬＫＩ１に選択して第１クロック信号ＣＬＫＣ１を第２入力クロック信号ＣＬＫＩ２に選択する。
【０３０８】
このように、第１カウンティン動作の終了時点でラッチされた第１ビット信号Ｄ０及び第２ビット信号Ｄ［１］の論理レベルにしたがって、相互に異なる位相を有する複数のクロック信号ＣＬＫＣ１、ＣＬＫＣ１ｂ、ＣＬＫＣ２、ＣＬＫＣ２ｂのうち第１入力クロック信号ＣＬＫＩ１及び第２入力クロック信号ＣＬＫＩ２を適切に選択することによってアップ／ダウン転換に伴う誤りを防止することができる。
【０３０９】
図６２は図５９のアップ／ダウン転換機能を有するカウンタ回路を含むイメージセンサの相関二重サンプリング動作を示すタイミング図である。図６２には１つのコラムに対する相関二重サンプリング動作が示されている。図４７の説明と重複する説明は省略する。
【０３１０】
図６２に図示した通り、アップ／ダウン転換機能を有するＱＤＲカウンタ回路１００ｐを利用してイメージセンサ６００はデジタル的に相関二重サンプリングを遂行することができる。この場合クロック信号ＣＬＫＣの１つのサイクル周期ごとに４回ずつカウンティングをする方式によってダウンカウンティング動作（第１カウンティング動作）及びアップカウント動作（第２カウンティング動作）が遂行される。アップ／ダウン転換機能を有するＱＤＲカウンタ回路１００ｐを利用することによって、イメージセンサ６００は動作速度の増加により動作マージンを向上させて消費電力を低減することができる。また、アップ／ダウン転換機能を有するＱＤＲカウンタ回路１００ｐはデジタルダブルサンプリング過程での誤差を防止して精密なカウンティング値を提供できる構成を付加して具備することによってこれを含むイメージセンサ６００の性能が向上する。
【０３１１】
以上、本発明の実施形態に伴うＭＤＲカウンティングに対しＤＤＲカウンティング及びＱＤＲカウンティングを中心に説明したが、当業者は本発明の技術的思想の範囲内でさらに速い速度のカウンティングが遂行される可能性があることを理解する。例えば、カウンティング動作の終了時点で３つの入力クロック信号をそれぞれラッチして下位ビット信号を発生する方式で８倍速カウンティングが遂行される。
【０３１２】
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特徴請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【０３１３】
本発明はカウンタ回路を含む装置及びシステムに有用に利用されることができる。特に、本発明は速い動作速度及び低い消費電力を要するイメージセンサ、これを含むカメラなどの携帯用電子装置などにさらに有用に利用することができる。
【符号の説明】
【０３１４】
１００、７００ カウンタ回路
１０ バッファ部
３０ リップルカウンタ
５０ コード変換器
１１０、７１０ 第１カウンティングユニット
１２０、７２０ 第２カウンティングユニット
４００、５００、６００ イメージセンサ
７５０ クロック制御回路
７６０ クロック入力回路
ＬＳＢ 下位ビット信号
ＭＳＢ 上位ビット信号
Ｄ［０］、Ｄ０ 第１ビット信号
Ｄ［１］ 第２ビット信号
Ｄ［２］ 第３ビット信号
Ｄ［４］ 第４ビット信号
ＳＴ クロック制御信号
ＩＮＶ１、ＩＮＶ２ 反転制御信号
Ｕ／Ｄ アップ／ダウン制御信号

【特許請求の範囲】
【請求項１】
カウンティング動作の終了時点から少なくとも入力クロック信号をラッチして少なくとも１つの下位ビット信号を発生するバッファ部と、
前記下位ビット信号のうち１つに相応するラッチ出力信号に応答して順次にトグリング（ｔｏｇｇｌｉｎｇ）する上位ビット信号を発生するリップルカウンタを含むカウンタ回路。
【請求項２】
前記バッファ部は、データ端子に前記入力クロック信号が印加されクロック端子に前記カウンティング動作の終了時点を示す入力信号が印加され、出力端子で第１ビット信号を発生する第１ラッチを含むことを特徴とする請求項１に記載のカウンタ回路。
【請求項３】
前記リップルカウンタは、前記第１ビット信号に応答して順次にトグリングする前記上位ビット信号を発生するようにカスケード（ｃａｓｃａｄｅ）結合した複数のフリップ−フロップを含むことを特徴とする請求項第２に記載のカウンタ回路。
【請求項４】
前記カウンタ回路は前記入力クロック信号のサイクル周期ごとに２回ずつカウンティングすることを特徴とする請求項２に記載のカウンタ回路。
【請求項５】
前記第１ビット信号に基づいてクロック制御信号を発生するクロック制御回路と、
前記クロック制御信号に応答して前記入力クロック信号を反転するクロック入力回路をさらに含むことを特徴とする請求項２に記載のカウンタ回路。
【請求項６】
前記クロック制御回路は、
データ端子に前記第１ビット信号または前記第１ビット信号の反転信号が印加され、クロックタ端子に印加される制御信号に応答して前記クロック制御信号を発生する第２ラッチを含むことを特徴とする請求項５に記載のカウンタ回路。
【請求項７】
前記クロック入力回路は、
前記クロック制御信号に応答してクロック信号または反転クロック信号を選択して前記入力信号を出力するマルチプレクサを含むことを特徴とする請求項５に記載のカウンタ回路。
【請求項８】
反転制御信号に応答して前記上位ビット信号を反転するための反転制御部をさらに含むことを特徴とする請求項５に記載のカウンタ回路。
【請求項９】
アップ／ダウン制御信号に応答して前記第１ビット信号及び前記上位ビット信号を反転して出力するアップ／ダウン制御部をさらに含むことを特徴とする請求項５に記載のカウンタ回路。
【請求項１０】
前記バッファ部は、データ端子に第１入力クロック信号が印加され、クロック端子に前記カウンティング動作の終了時点を示す入力信号が印加され、出力端子で第１ビット信号を発生する第１ラッチと、
データ端子に第２入力クロック信号が印加されてクロック端子に前記入力信号が印加され、出力端子で第２ビット信号を発生する第２ラッチを含むことを特徴とする請求項１に記載のカウンタ回路。
【請求項１１】
前記リップルカウンタは、前記第２ビット信号に応答して順次にトグリングする前記上位ビット信号を発生するようにカスケード結合された複数のフリップ−フラップを含むことを特徴とする請求項１０に記載のカウンタ回路。
【請求項１２】
前記第１入力クロック信号及び前記第２入力クロック信号は位相差が９０度であることを特徴とする請求項１０に記載のカウンタ回路。
【請求項１３】
前記第１入力クロック信号及び第２入力クロック信号のサイクル周期ごとに４回ずつカウンティングすることを特徴とする請求項１０に記載のカウンタ回路。
【請求項１４】
前記第１ビット信号及び前記第２ビット信号に基づいてクロック制御信号を発生するクロック制御回路と、
前記クロック制御信号に応答してそれぞれ異なる位相を有する複数のクロック信号を選択して前記第１入力クロック信号及び前記第２入力信号を出力するクロック入力回路をさらに含むことを特徴とする請求項１０に記載のカウンタ回路。
【請求項１５】
前記クロック制御回路は、
データ端子に前記第１ビット信号または前記第１ビット信号の反転信号が印加され、クロック端子に印加される制御信号に応答して第１クロック制御信号を発生する第３ラッチと、
データ端子に前記第２ビット信号または前記第２ビット信号の反転信号が印加され、クロック端子に印加される前記制御信号に応答して第２クロック制御信号を発生する第４ラッチを含むことを特徴とする請求項１４に記載のカウンタ回路。
【請求項１６】
前記クロック入力回路は、
９０度間隔の位相差を有する第１〜第４クロックを受信し、前記１クロック制御信号及び前記第２クロック制御信号に応答して前記第１〜第４クロック信号を選択して前記第１入力クロック信号及び前記第２入力クロック信号を出力するマルチプレクサを含むことを特徴とする請求項１５に記載のカウンタ回路。
【請求項１７】
前記第１ビット信号及び前記第２ビット信号を論理演算して２進コードの最下位ビット信号を発生するコード変換器をさらに含むことを特徴とする請求項１０に記載のカウンタ回路。
【請求項１８】
物理量を示すアナログ信号及び基準信号を比べて比較信号を発生する比較器と、
入力クロック信号をカウンティングして前記アナログ信号に相応するデジタル信号を発生するカウンタ回路を含み、
前記カウンタ回路は、
カウンティング動作の終了時点を示す前記比較信号に応答して少なくとも１つの入力クロック信号をラッチして少なくとも１つの下位ビット信号を発生するバッファ部と、
前記下位ビット信号のうちに相応するラッチ出力信号に応答して順次にトグリング上位ビット信号を発生するリップルカウンタを含むアナログデジタルコンバータ。
【請求項１９】
物理量を感知して前記物理量に相応するアナログ信号を発生する感知部と、
前記アナログ信号を基準と比較し少なくとも１つのカウンタ回路を利用して前記アナログ信号に相応するデジタル信号を発生するアナログ−デジタルコンバータと、
前記感知部及び前記アナログ−デジタルコンバータの動作を制御する制御回路を有し、
前記カウンタ回路は、
カウンティングの動作の終了時点で少なくとも１つの入力クロック信号をラッチして少なくとも１つの下位ビット信号を発生するバッファ部と、
前記下位ビット信号のうち１つに相応するラッチ出力信号に応答して順次にトグリング上位ビット信号を発生するリップルカウンタを含む
ことを特徴とする、カウンタ回路とアナログデジタルコンバータを備えた装置。
【請求項２０】
前記感知部は入射光を感知して前記アナログ信号を発生するピクセルアレイを含み、前記装置はイメージセンサであることを特徴とする請求項１９に記載のカウンタ回路とアナログデジタルコンバータを備えた装置。
【請求項２１】
前記ピクセルアレイは相関二重サンプリング（Ｃｏｒｒｅｌａｔｅｄ Ｄ０ｕｂｌｅ Ｓａｍｐｌｉｎｇ）のためのリセット成分を示す第１アナログ信号及びイメージ信号成分を示す第２アナログ信号を順次に出力し、
前記カウンタ回路は前記第１アナログ信号に対するカウンティングが完了された後前記第２アナログ信号に対するカウンティングの開始前、前記下位ビット信号に基づいてそれぞれ異なる位相を有する複数のクロック信号のうち前記入力クロック信号を選択することを特徴とする請求項２０に記載のカウンタ回路とアナログデジタルコンバータを備えた装置。
【請求項２２】
カウンティング動作の終了時点から少なくとも入力個ロック信号をラッチして少なくとも１つの下位ビット信号を発生する段階と、
前記下位ビット信号のうち１つに相応するラッチ出力信号に応答して順次にトグリング（ｔｏｇｇｌｉｎｇ）する上位ビット信号を発生する段階と、を含むカウンティング方法。
【請求項２３】
前記下位ビット信号を発生する段階は、前記カウンティング動作の終了時点を示す比較信号に応答して第１入力クロック信号をラッチして第１ビット信号を発生する段階を含み、
前記上位ビット信号を発生する段階は、前記第１ビット信号に応答して遂行されることを特徴とする請求項２２に記載のカウンティング方法。
【請求項２４】
前記下位ビット信号を発生する段階は、前記カウンティング動作の終了時点を示す比較信号に応答して第１入力クロック信号をラッチして第１ビット信号を発生する段階、及び前記比較信号に応答して前記第１入力クロック信号と相互異なる位相を有する第２入力クロック信号をラッチして第２ビット信号を発生する段階を含み、
前記上位ビット信号を発生する段階は、前記第２ビット信号に応答して遂行されることを特徴とする請求項２２に記載のカウンティング方法。
【請求項２５】
物理量を示すアナログ信号及び基準信号を比較して比較信号を発生する段階と、
カウンティング動作の終了時点を示す前記比較信号に応答して少なくとも１つの入力クロック信号をラッチして少なくとも１つの下位ビット信号を発生する段階と、
前記下位ビット信号のうち１つに相応するラッチ出力信号に応答して次々トグリングする上位ビット信号を発生する段階と、を含むアナログ−デジタル変換方法。
【請求項２６】
リセット成分を示す第１アナログ信号をカウンティングする第１カウンティング段階と、
信号成分を示す第２アナログ信号をカウンティングする第２カウンティング段階と、
前記第１カウンティング結果及び前記第２カウンティング結果に基づいて前記第１アナログ信号及び前記第２アナログ信号の差に相応するデジタル信号を発生する段階を含み、
前記第１カウンティング段階及び前記第２カウンティング段階のそれぞれは、
カウンティング動作の終了時点で少なくとも１つの入力クロック信号をラッチして少なくとも１つの下位ビット信号を発生する段階と、
前記下位ビット信号のうち１つに相応するラッチ出力信号に応答して順次にトグリングする上位ビット信号を発生する段階と、を含む相関二重サンプリング方法。
【請求項２７】
前記第１カウンティング段階が完了した後、前記第２カウンティング段階の開始前に、前記下位ビット信号に基づいて相互異なる位相を有する複数のクロック信号のうち前記入力クロック信号を選択することを特徴とする請求項２６に記載の相関二重サンプリング方法。

【図１】

【図２】

【図３】

【図４】

【図５】

【図６】

【図７】

【図８】

【図９】

【図１０】

【図１１】

【図１２】

【図１３】

【図１４】

【図１５】

【図１６】

【図１７】

【図１８】

【図１９】

【図２０】

【図２１】

【図２２】

【図２３】

【図２４】

【図２５】

【図２６】

【図２７】

【図２８】

【図２９】

【図３０】

【図３１】

【図３２】

【図３３】

【図３４】

【図３５】

【図３６】

【図３７】

【図３８】

【図３９】

【図４０】

【図４１】

【図４２】

【図４３】

【図４４】

【図４５】

【図４６】

【図４７】

【図４８】

【図４９】

【図５０】

【図５１】

【図５２】

【図５３】

【図５４】

【図５５】

【図５６】

【図５７】

【図５８】

【図５９】

【図６０】

【図６１】

【図６２】

【図６３】

【図６４】

【図６５】

【公開番号】特開２０１１−７１９９５（Ｐ２０１１−７１９９５Ａ）
【公開日】平成２３年４月７日（２０１１．４．７）
【国際特許分類】
【出願番号】特願２０１０−２１６００９（Ｐ２０１０−２１６００９）
【出願日】平成２２年９月２７日（２０１０．９．２７）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】ＳＡＭＳＵＮＧ　ＥＬＥＣＴＲＯＮＩＣＳ　ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ　４４２−７４２（ＫＲ）
【Ｆターム（参考）】