ゲート信号線駆動回路及び表示装置
【課題】ゲート信号におけるノイズを抑制するゲート信号線駆動回路、及び、それを用いた表示装置の提供。
【解決手段】２ｎ相のクロック信号が、順方向走査においては順番と正順に、逆方向走査においては順番と逆順に、それぞれ入力される２ｎ本のクロック信号線を備えるとともに、２ｎ本のクロック信号線が接続され、ゲート信号を出力端子より出力する基本回路を、複数備える、ゲート信号線駆動回路において、各基本回路は、いずれかのクロック信号線が入力側に接続されるとともに、該クロック信号線に印加される電圧を前記出力端子に印加する、ハイ電圧印加スイッチング回路と、ハイ電圧印加スイッチング回路のスイッチにオフ電圧を印加するオフ信号印加スイッチング回路と、を備え、オフ信号印加スイッチング回路のスイッチに、逆相となるクロック信号が入力されるクロック信号線が接続される。
【解決手段】２ｎ相のクロック信号が、順方向走査においては順番と正順に、逆方向走査においては順番と逆順に、それぞれ入力される２ｎ本のクロック信号線を備えるとともに、２ｎ本のクロック信号線が接続され、ゲート信号を出力端子より出力する基本回路を、複数備える、ゲート信号線駆動回路において、各基本回路は、いずれかのクロック信号線が入力側に接続されるとともに、該クロック信号線に印加される電圧を前記出力端子に印加する、ハイ電圧印加スイッチング回路と、ハイ電圧印加スイッチング回路のスイッチにオフ電圧を印加するオフ信号印加スイッチング回路と、を備え、オフ信号印加スイッチング回路のスイッチに、逆相となるクロック信号が入力されるクロック信号線が接続される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート信号線駆動回路及びそれを用いた表示装置に関する。特に、入力されるクロック信号により、正順又は逆順のいずれかを選択して、ゲート信号線を走査する双方向駆動に関する。
【背景技術】
【０００２】
従来より、例えば、液晶表示装置などの表示装置において、ゲート信号線駆動回路が、双方向のいずれの方向にも、ゲート信号を走査することを可能とすることにより、表示する画像の向きを変えるなど、高機能な画像表示が可能となっている。
【０００３】
ゲート信号線を走査するゲート信号線駆動回路に備えられるシフトレジスタ回路が双方向にシフトする技術について、特許文献１及び特許文献２に記載がある。特許文献１に記載のシフトレジスタ回路は、位相の異なる３相以上のクロック信号とシフト方向を決める設定信号によって、シフト方向を制御している。シフト方向を制御するスイッチング素子が多数配置されるとともに、シフト方向を決める設定信号はＤＣ電圧であり、回路に配置される特定のスイッチング素子のスイッチにＤＣ電圧が印加されることとなり、これら素子の劣化が生じ、シフトレジスタ回路の特性が劣化するという問題がある。
【０００４】
これに対して、特許文献２に記載のシフトレジスタ回路は、シフト方向をクロック信号の位相によって制御しているので、特許文献１に記載のシフトレジスタ回路と異なり、ＤＣストレスによる素子の劣化は抑制されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１３４８４５号公報
【特許文献２】特表２００１−５０６０４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
例えば、特許文献２に記載のシフトレジスタ回路の所定の段（ｎ）において、第４段（ｎ＋２）の出力パルスＯＵＴｎ＋２又は第５段（ｎ−２）の出力パルスＯＵＴｎ−２のいずれかによって、出力パルスＯＵＴｎを出力する第１の出力トランジスタ（１６）をオフし、出力信号をロー電圧に維持する第２の出力トランジスタ（１７）をオンしている（リセット状態）。第２の出力トランジスタ（１７）は、出力パルスＯＵＴｎを出力後、次の出力パルスＯＵＴｎを出力するまで、コンデンサーによってのみオン状態が維持されているに過ぎない。所定の段（ｎ）のリセットに、他の段の出力パルスを用いていると、双方向のシフトに対応するために、２つの段の出力パルスが必要である。
【０００７】
双方向走査が可能なシフトレジスタ回路が、それぞれ所定のゲート信号を出力する複数の基本回路を有し、シフト方向をクロック信号の位相によって制御する場合に、各基本回路において、他の基本回路のゲート信号によってリセット動作を行うと、以下の問題が生じる。リセット動作を順方向、逆方向それぞれに対応するために、２個のゲート信号が必要である。２個のゲート信号それぞれにおいてリセット動作を行うために、各基本回路に、対応するゲート信号によってそれぞれリセット動作をする回路を２個設ける必要があり、回路増大を招く。また、２個のゲート信号によってのみ、リセット動作をする場合、ゲート信号がロー電圧となっている期間に安定してロー電圧に維持できず、シフトレジスタ回路にノイズが発生する原因となる。
【０００８】
本発明は、このような課題を鑑みて、回路規模の増大を抑制しつつ、ゲート信号におけるノイズが抑制されるゲート信号線駆動回路、及び、それを用いた表示装置の提供にある。
【課題を解決するための手段】
【０００９】
（１）上記課題を解決するために、本発明に係るゲート信号線駆動回路は、所定の周期でありかつ互いに位相が異なるとともに順番にハイ電圧になる２ｎ相（ｎは２以上の自然数）のクロック信号が、順方向走査においては前記順番と正順に、逆方向走査においては前記順番と逆順に、それぞれ入力される２ｎ本のクロック信号線を備えるとともに、前記２ｎ本のクロック信号線の少なくとも一部が接続されるとともに、信号ハイ期間にハイ電圧になり、前記信号ハイ期間以外の期間である信号ロー期間にロー電圧になるゲート信号を、出力端子より出力する、基本回路を、複数備える、ゲート信号線駆動回路において、各前記基本回路は、前記２ｎ本のクロック信号線のいずれかのクロック信号線が入力側に接続されるとともに、オン状態にあっては、該クロック信号線に印加される電圧を前記出力端子に印加する、ハイ電圧印加スイッチング回路と、前記ハイ電圧印加スイッチング回路のスイッチにオフ電圧を印加するオフ信号印加スイッチング回路と、を備え、前記オフ信号印加スイッチング回路のスイッチに、該クロック信号線に入力されるクロック信号に対して逆相となるクロック信号が入力されるクロック信号線が接続される、ことを特徴とする。
【００１０】
（２）上記（１）に記載のゲート信号線駆動回路であって、前記複数の基本回路は、各前記基本回路の前記ハイ電圧印加スイッチング回路に、前記２ｎ本のクロック信号線のうち１本のクロック信号線が前記順番に繰り返して接続されており、各前記基本回路は、前記ハイ電圧印加スイッチング回路のスイッチにオン電圧を印加するオン信号印加回路を、さらに備え、前記オン信号印加回路は、該基本回路より前記順番を逆順に遡って（ｎ−１）番目までのうち１の基本回路のゲート信号と、該基本回路より前記順番を正順に先行して（ｎ−１）番目までのうち１の基本回路のゲート信号と、が入力され、該ゲート信号のいずれかがハイ電圧になるタイミングで、それぞれオンされていてもよい。
【００１１】
（３）上記（１）に記載のゲート信号線駆動回路であって、各前記基本回路は、ロー電圧を前記出力端子に印加するロー電圧印加スイッチング回路を、さらに備え、前記ロー電圧印加スイッチング回路は、前記出力端子に対して並列に接続されるとともにそれぞれが前記出力端子にロー電圧を印加するロー電圧印加スイッチング素子を複数備え、各前記ロー電圧印加スイッチング素子のスイッチに、前記ハイ電圧印加スイッチング回路に接続されるクロック信号線ではない他のクロック信号線のいずれかが、接続されていてもよい。
【００１２】
（４）上記（２）に記載のゲート信号線駆動回路であって、各前記基本回路は、ロー電圧を前記出力端子に印加するロー電圧印加スイッチング回路を、さらに備え、前記ロー電圧印加スイッチング回路は、前記出力端子に対して並列に接続されるとともにそれぞれが前記出力端子にロー電圧を印加するロー電圧印加スイッチング素子を複数備え、１の前記ロー電圧印加スイッチング素子のスイッチに、前記信号ロー期間に応じてオン電圧になるとともに、該ゲート信号のいずれかがハイ電圧になるタイミングに応じてオフ電圧となる、制御信号が印加されてもよい。
【００１３】
（５）上記（４）に記載のゲート信号線駆動回路であって、該基本回路より前記順番の逆順に遡って（ｎ−１）番目までのうち１の基本回路のゲート信号と、該基本回路より前記順番の正順に先行して（ｎ−１）番目までのうち１の基本回路のゲート信号とのいずれかによって、前記制御信号はオフ電圧となってもよい。
【００１４】
（６）上記（４）又は（５）に記載のゲート信号線駆動回路であって、各前記基本回路は、前記ハイ電圧印加スイッチ回路のスイッチに対して、前記オフ信号印加スイッチング回路と並列に接続される第２オフ信号印加スイッチング回路を、さらに備え、前記第２オフ信号印加スイッチング回路のスイッチに、前記制御信号が印加されてもよい。
【００１５】
（７）本発明に係るゲート信号線駆動回路は、所定の周期でありかつ互いに位相が異なるとともに順番にハイ電圧になる４相のクロック信号が、順方向走査においては前記順番と正順に、逆方向走査においては前記順番と逆順に、それぞれ入力される４本のクロック信号線を備えるとともに、前記４本のクロック信号線が接続されるとともに、信号ハイ期間にハイ電圧になり、前記信号ハイ期間以外の期間である信号ロー期間にロー電圧になるゲート信号を、出力端子より出力する、基本回路を、複数備える、ゲート信号線駆動回路において、各前記基本回路は、前記４本のクロック信号線のいずれかのクロック信号線が入力側に接続されるとともに、オン状態にあっては、該クロック信号線に印加される電圧を前記出力端子に印加する、ハイ電圧印加スイッチング回路と、前記ハイ電圧印加スイッチング回路のスイッチにオフ電圧を印加するオフ信号印加スイッチング回路と、を備え、前記オフ信号印加スイッチング回路のスイッチに、該クロック信号線に入力されるクロック信号に対して逆相となるクロック信号が入力されるクロック信号線が接続される、ことを特徴としてもよい。
【００１６】
（８）上記（７）に記載のゲート信号線駆動回路であって、前記複数の基本回路は、各前記基本回路の前記ハイ電圧印加スイッチング回路に、前記４本のクロック信号線のうち１本のクロック信号線が前記順番に繰り返して接続されており、各前記基本回路は、前記ハイ電圧印加スイッチング回路のスイッチにオン電圧を印加するオン信号印加回路を、さらに備え、前記オン信号印加回路は、該基本回路の前段の基本回路のゲート信号と、該基本回路の後段の基本回路のゲート信号と、が入力され、該ゲート信号のいずれかがハイ電圧になるタイミングで、それぞれオンされてもよい。
【００１７】
（９）上記（７）に記載のゲート信号線駆動回路であって、各前記基本回路は、ロー電圧を前記出力端子に印加するロー電圧印加スイッチング回路を、さらに備え、前記ロー電圧印加スイッチング回路は、前記出力端子に対して並列に接続されるとともにそれぞれが前記出力端子にロー電圧を印加するロー電圧印加スイッチング素子を３つ備え、各前記ロー電圧印加回路素子のスイッチに、前記ハイ電圧印加スイッチング回路に接続されるクロック信号線ではない他のクロック信号線のいずれかが、接続されてもよい。
【００１８】
（１０）上記（８）に記載のゲート信号線駆動回路であって、各前記基本回路は、ロー電圧を前記出力端子に印加するロー電圧印加スイッチング回路を、さらに備え、前記ロー電圧印加スイッチング回路は、前記出力端子に対して並列に接続されるとともにそれぞれが前記出力端子にロー電圧を印加するロー電圧印加スイッチング素子を複数備え、１の前記ロー電圧印加スイッチング素子のスイッチに、前記信号ロー期間に応じてオン電圧になるとともに、該ゲート信号のいずれかがハイ電圧になるタイミングに応じてオフ電圧となる、制御信号が印加されてもよい。
【００１９】
（１１）上記（１０）に記載のゲート信号線駆動回路であって、各前記基本回路の前記オン信号印加回路は、該基本回路の前記前段の基本回路のゲート信号と、該基本回路の後段の基本回路のゲート信号とのいずれかによって、前記制御信号はオフ電圧となってもよい。
【００２０】
（１２）上記（１０）又は（１１）に記載のゲート信号線駆動回路であって、各前記基本回路は、前記ハイ電圧印加スイッチ回路のスイッチに対して、前記オフ信号印加スイッチング回路と並列に接続される第２オフ信号印加スイッチング回路を、さらに備え、前記第２オフ信号印加スイッチング回路のスイッチに、前記制御信号が印加されてもよい。
【００２１】
（１３）上記（１０）又は（１１）に記載のゲート信号線駆動回路であって、各前記基本回路は、前記ハイ電圧印加スイッチ回路のスイッチに対して、前記オフ信号印加スイッチング回路と並列に接続されるとともに、直列に接続される第１及び第２のスイッチング素子を備える、第２オフ信号印加スイッチング回路を、さらに備え、前記第１のスイッチング素子のスイッチに、該基本回路の前段の基本回路の前記制御信号が、前記第２のスイッチング素子のスイッチに、該基本回路の後段の基本回路の前記制御信号が、印加されてもよい。
【００２２】
（１４）上記（１０）又は（１１）に記載のゲート信号線駆動回路であって、各前記基本回路は、前記ハイ電圧印加スイッチング回路に接続されるクロック信号線ではない他のクロック信号線と接続されるとともに、前記制御信号の電圧を昇圧する、チャージポンプ回路を、さらに備えていてもよい。
【００２３】
（１５）本発明に係る表示装置は、上記（１）乃至（１４）のいずれかに記載のゲート信号線駆動回路を備える表示装置であってもよい。
【発明の効果】
【００２４】
本発明により、回路規模の増大を抑制しつつ、ゲート信号におけるノイズが抑制されるゲート信号線駆動回路、及び、それを用いた表示装置が提供される。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施形態に係る液晶表示装置の全体斜視図である。
【図２】本発明の実施形態に係る液晶表示装置の構成を示すブロック構成図である。
【図３】本発明の実施形態に係るＴＦＴ基板の等価回路の概念図である。
【図４】本発明の第１の実施形態に係るシフトレジスタ回路のブロック図である。
【図５】本発明の第１の実施形態に係るシフトレジスタ回路のブロック図である。
【図６】本発明の第１の実施形態に係るシフトレジスタ回路のｍ番目の基本回路の回路図である。
【図７】本発明の第１の実施形態に係るシフトレジスタ回路が、順方向走査をする際の駆動を示す図である。
【図８】本発明の第１の実施形態に係るシフトレジスタ回路が、逆方向走査をする際の駆動を示す図である。
【図９】本発明の第２の実施形態に係るシフトレジスタ回路のｍ番目の基本回路の回路図である。
【図１０】本発明の第２の実施形態に係るシフトレジスタ回路が、順方向走査をする際の駆動を示す図である。
【図１１】本発明の第３の実施形態に係るシフトレジスタ回路のブロック図である。
【図１２】本発明の第３の実施形態に係るシフトレジスタ回路のｍ番目の基本回路の回路図である。
【図１３】本発明の第３の実施形態に係るシフトレジスタ回路が、順方向走査をする際の駆動を示す図である。
【図１４】本発明の第４の実施形態に係るシフトレジスタ回路のｍ番目の基本回路の回路図である。
【図１５】本発明の実施形態に係る他の一例を示す液晶表示装置に備えられるＴＦＴ基板の等価回路の概念図である。
【発明を実施するための形態】
【００２６】
［第１の実施形態］
本発明の第１の実施形態に係る表示装置は、たとえば、ＩＰＳ（In-Plane Switching）方式の液晶表示装置であって、図１に示す液晶表示装置の全体斜視図の通り、ＴＦＴ（Thin Film Transistor）基板１０２と、当該ＴＦＴ基板１０２に対向し、カラーフィルタが設けられたフィルタ基板１０１と、当該両基板に挟まれた領域に封入された液晶材料と、ＴＦＴ基板１０２のフィルタ基板１０１側と反対側に接して位置するバックライト１０３と、を含んで構成されている。ここで、ＴＦＴ基板１０２には、後述する通り、ゲート信号線１０５、映像信号線１０７、画素電極１１０、コモン電極１１１、及び、ＴＦＴ１０９などが配置される（図３参照）。
【００２７】
図２は、当該実施形態に係る液晶表示装置の構成を示すブロック構成図である。ＴＦＴ基板１０２に、ＦＰＣ１３６（フレキシブルプリント基板）が圧着により接続されており、ＦＰＣ１３６を介して、外部より制御信号がＴＦＴ基板１０２に入力される。
【００２８】
ＴＦＴ基板１０２に、表示部１２０、ドライバＩＣ１３４、ＲＧＢスイッチ回路１０６、ゲート信号線駆動回路１０４が、備えられている。ゲート信号線駆動回路１０４は、表示部１２０の両側それぞれに、配置されている。ゲート信号線駆動回路１０４は、ドライバＩＣ１３４より制御信号が入力される。
【００２９】
図３は、当該実施形態に係るＴＦＴ基板１０２の等価回路の概念図である。図３において、ＴＦＴ基板１０２には、ゲート信号線駆動回路１０４に接続された多数のゲート信号線１０５が、互いに等間隔をおいて図中横方向に延びている。
【００３０】
ゲート信号線駆動回路１０４には、シフトレジスタ制御回路１１４と、シフトレジスタ回路１１２が備えられており、シフトレジスタ制御回路１１４は、シフトレジスタ回路１１２に対して、後述する制御信号１１５を出力している。なお、シフトレジスタ制御回路１１４は、ドライバＩＣ１３４に内蔵されていてもよく、その場合、ドライバＩＣ１３４より、制御信号１１５がゲート信号線駆動回路１０４に入力される。
【００３１】
シフトレジスタ回路１１２には、複数のゲート信号線１０５それぞれに対応して、基本回路ＳＲが複数備えられている。例えば、ゲート信号線１０５が８００本存在しているとき、同じく、基本回路ＳＲが８００個、シフトレジスタ回路１１２に備えられる。シフトレジスタ制御回路１１４から入力される制御信号１１５により、各基本回路ＳＲは、１フレーム期間のうち、対応するゲート走査期間（信号ハイ期間）にはハイ電圧となり、それ以外の期間（信号ロー期間）にはロー電圧となるゲート信号を、対応するゲート信号線１０５に出力している。
【００３２】
また、ＲＧＢスイッチ回路１０６に接続された多数の映像信号線１０７が互いに等間隔をおいて図中縦方向に延びている。そして、これらゲート信号線１０５及び映像信号線１０７により碁盤状に並ぶ画素領域がそれぞれ区画されている。また、各ゲート信号線１０５と平行にコモン信号線１０８が図中横方向に延びている。
【００３３】
ゲート信号線１０５及び映像信号線１０７により区画される各画素領域の隅には、ＴＦＴ１０９が形成されており、映像信号線１０７と画素電極１１０に接続されている。また、ＴＦＴ１０９のゲート電極は、ゲート信号線１０５と接続されている。各画素領域には、画素電極１１０に対向してコモン電極１１１が形成されている。
【００３４】
以上の回路構成において、各画素回路のコモン電極１１１にコモン信号線１０８を介して基準電圧が印加される。また、ゲート信号線１０５によりＴＦＴ１０９のゲートにゲート電圧が選択的に印加されることにより、ＴＦＴ１０９を流れる電流が制御される。ゲートに選択的にゲート電圧が印加されたＴＦＴ１０９を通じて、映像信号線１０７に供給された映像信号の電圧が選択的に、画素電極１１０に印加される。これにより、画素電極１１０とコモン電極１１１との間に電位差が生じ、液晶分子の配向などを制御し、それにより、バックライト１０３からの光を遮蔽の度合を制御し、画像を表示することとなる。
【００３５】
図３では、簡単の説明のために、シフトレジスタ回路１１２は、図３において、左片側にのみ図示されているが、前述の通り、実際には、シフトレジスタ回路１１２の基本回路ＳＲは、表示領域の左右両側に配置され、例えば、ゲート信号線１０５が８００本あるとすると、両側にそれぞれ複数配置された基本回路ＳＲによって、例えば、左側の基本回路ＳＲは奇数番目の信号線に、右側の基本回路ＳＲは偶数番目の信号線に、それぞれゲート信号を供給している。
【００３６】
図４は、当該実施形態に係るシフトレジスタ回路１１２のブロック図である。前述の通り、シフトレジスタ回路１１２の基本回路ＳＲは表示部１２０の両側に配置され、奇数番目の基本回路ＳＲが図４の左側に、偶数番目の基本回路ＳＲが図４の右側に配置される。基本回路ＳＲは、それぞれ、表示部１２０へゲート信号を出力している。シフトレジスタ回路１１２に入力される制御信号１１５は、４相のクロック信号ＶＣＫｎと、ロー電圧電源線ＶＧＬと、補助信号ＶＳＴである。
【００３７】
ここで、一般に、ｎ相のクロック信号ＶＣＫｎについて説明する。ｎ相のクロック信号ＶＣＫｎは、ともに、所定の周期Ｔで、互いに位相が異なるクロック信号である。クロック信号の周期をＴとして、ｎ相のクロック信号ＶＣＫｎの場合、１周期Ｔは、Ｔ／ｎの期間に細分化することが出来る。Ｔ／ｎの期間を１クロックと呼ぶこととすると、１周期Ｔは、ｎクロックからなっている。
【００３８】
ｎ相のクロック信号ＶＣＫｎは、順番にハイ電圧になるよう、並んでいる。あるクロックを第１クロックとして、第１クロックにハイ電圧となるクロック信号を、クロック信号ＶＣＫ１とする。すると、ある１周期Ｔの期間において、クロック信号ＶＣＫ１，ＶＣＫ２，ＶＣＫ３，・・・ＶＣＫｎは、第１クロック、第２クロック、第３クロック、・・・、第ｎクロックに、順にハイ電圧になっており、この順番に並ぶｎ相のクロック信号を考える。
【００３９】
４相のクロック信号ＶＣＫｎが、４本のクロック信号線ＣＬｎに、それぞれ入力される。各基本回路ＳＲに、４本のクロック信号線ＣＬｎと、ロー電圧電源線ＶＧＬとが、接続されている。また、補助信号ＶＳＴが、１番目の基本回路ＳＲ１の入力端子ＩＮ１に入力される。
【００４０】
ここで、ｍ番目の基本回路をＳＲ（ｍ）と記すと、ｍ番目の基本回路ＳＲ（ｍ）より出力されるゲート信号Ｇｍが、ｍ−１番目の基本回路ＳＲ（ｍ−１）の入力端子ＩＮ２と、ｍ＋１番目の基本回路ＳＲ（ｍ＋１）の入力端子ＩＮ１とに、入力される。
【００４１】
図５は、当該実施形態に係るシフトレジスタ回路１１２のブロック図であるが、説明を簡単とするために、シフトレジスタ回路１１２が、１列に並ぶ８個の基本回路ＳＲによって構成されている場合について表している。
【００４２】
ｍ番目の基本回路ＳＲ（ｍ）について説明する。ｍ番目の基本回路ＳＲ（ｍ）の出力端子ＯＵＴよりゲート信号をＧｍが出力される。ｍ番目の基本回路ＳＲ（ｍ）の入力端子ＩＮ１には、前段であるｍ−１番目の基本回路ＳＲ（ｍ−１）のゲート信号Ｇｍ−１が、入力端子ＩＮ２には、後段であるｍ＋１番目の基本回路ＳＲ（ｍ＋１）のゲート信号Ｇｍ＋１が、それぞれ入力される。なお、１番目の基本回路ＳＲ１の入力端子ＩＮ１と、８番目の基本回路ＳＲ８の入力端子ＩＮ２とに、補助信号ＶＳＴが入力される。
【００４３】
ｍを４で割った余りをｋとすると（ただし、割り切れる場合には４）、すなわち、ｋ＝｛（ｍ−１）ｍｏｄ４｝＋１、とすると、４本のクロック信号線ＣＬｎのうち、接続されるクロック信号線ＣＬｋから入力されるクロック信号をＣＫ（ｍ）と記す。同様に、クロック信号線ＣＬｋ＋１，ＣＬｋ＋２，ＣＬｋ＋３から入力されるクロック信号が、それぞれ、ＣＫ（ｍ＋１），ＣＫ（ｍ＋２），ＣＫ（ｍ＋３）と記す。なお、ＣＬｎのｎの値が１から４以外の整数である場合については、ＣＬｎ−４＝ＣＬｎ＝ＣＬｎ＋４の関係により、１以上４以下の整数となるよう換算すればよい。
【００４４】
ゲート信号線駆動回路１０４は、双方向の走査が可能であり、順方向走査を行うのか、逆方向走査を行うのかは、４本のクロック信号線ＣＬｎに入力される４相のクロック信号ＶＣＫｎによって制御される。順方向走査を行う場合には、時間経過とともに順番にハイ電圧になる４相のクロック信号ＶＣＫ１，ＶＣＫ２，ＶＣＫ３，ＶＣＫ４が、この順番と正順に、４本のクロック信号線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４に入力される。図５には、４本のクロック信号線ＣＬｎに、４相のクロック信号ＶＣＫｎが、クロック信号の順番と正順に入力される場合について、すなわち、順方向走査を行う場合について、示している。逆方向走査を行う場合には、４相のクロック信号ＶＣＫ１，ＶＣＫ２，ＶＣＫ３，ＶＣＫ４が、この順番と逆順に、４本のクロック信号線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４に入力される。すなわち、クロック信号線ＣＬ１にクロック信号ＶＣＫ４が、クロック信号線ＣＬ２にクロック信号ＶＣＫ３が、クロック信号線ＣＬ３にクロック信号ＶＣＫ２が、クロック信号線ＣＬ１にクロック信号ＶＣＫ４が、それぞれ入力される。
【００４５】
図６は、当該実施形態に係るシフトレジスタ回路１１２のｍ番目の基本回路ＳＲ（ｍ）の回路図である。
【００４６】
本発明の特徴は、ハイ電圧印加スイッチング回路（トランジスタＴ４）のスイッチ（ゲート）に印加されるノードＮＡを、クロック信号ＣＫ（ｍ＋２）によって制御されるオフ信号印加スイッチング回路（トランジスタＴ３）が、オフ電圧にするところにある。クロック信号ＣＫ（ｍ＋２）は、クロック信号ＣＫ（ｍ）の逆相となるクロック信号である。ゲート信号線駆動回路１０４が、順方向走査する場合であっても、逆方向走査する場合であっても、クロック信号ＣＫ（ｍ）がハイ電圧となり、出力するゲート信号Ｇｍがハイ電圧となってから、クロック信号の半周期（Ｔ／２）、すなわち、２クロック後に、クロック信号ＣＫ（ｍ＋２）がハイ電圧となるので、どちらの方向に走査する場合であっても、クロック信号ＣＫ（ｍ＋２）によって、オフ信号印加スイッチング回路を制御することができる。
【００４７】
接続されるクロック信号線に印加されるクロック信号の電圧を、出力端子ＯＵＴに印加するハイ電圧印加スイッチング回路とは、トランジスタＴ４であり、ハイ電圧印加スイッチング回路（トランジスタＴ４）のスイッチ（ゲート）に印加される電圧がノードＮＡである。ノードＮＡがハイ電圧のとき、トランジスタＴ４はオン状態である。トランジスタＴ４の入力側に、クロック信号ＣＫ（ｍ）が入力されるので、オン状態となっているトランジスタＴ４は、クロック信号ＣＫ（ｍ）の電圧を、出力端子ＯＵＴに印加する。
【００４８】
オフ電圧であるロー電圧をノードＮＡに印加するオフ信号印加スイッチング回路とは、トランジスタＴ３であり、トランジスタＴ３のゲートに、クロック信号ＣＫ（ｍ＋２）が入力される。トランジスタＴ３の入力側は、ロー電圧電源線ＶＧＬが接続され、クロック信号ＣＫ（ｍ＋２）がハイ電圧となるとき、トランジスタＴ３はオン状態となり、オン状態のトランジスタＴ３は、ロー電圧電源線ＶＧＬのロー電圧をノードＮＡに印加する。
【００４９】
オン電圧であるハイ電圧をノードＮＡに印加するオン信号印加回路１２とは、ノードＮＡに対して並列に接続される２個のトランジスタＴ１，Ｔ２である。トランジスタＴ１，Ｔ２は、ともに、ダイオード接続されており、それぞれに入力されるゲート信号Ｇｍ−１，Ｇｍ＋１がハイ電圧となるとき、トランジスタＴ１，Ｔ２は、それぞれ、ハイ電圧をノードＮＡに印加する。
【００５０】
ロー電圧を出力端子ＯＵＴに印加するロー電圧印加スイッチング回路１１とは、出力端子ＯＵＴに対して並列に接続される３個のロー電圧印加スイッチング素子（トランジスタＴ５，Ｔ６，Ｔ７）である。トランジスタＴ５，Ｔ６，Ｔ７のゲートに、それぞれ、クロック信号ＣＫ（ｍ＋１），ＣＫ（ｍ＋２），ＣＫ（ｍ＋３）が入力される。すなわち、３個のトランジスタＴ５，Ｔ６、Ｔ７のゲートには、ハイ電圧印加スイッチング回路に入力されるクロック信号ＣＫ（ｍ）以外のクロック信号のいずれかが入力される。トランジスタＴ５，Ｔ６，Ｔ７の入力側は、ともに、ロー電圧電源線ＶＧＬが接続され、クロック信号ＣＫ（ｍ＋１），ＣＫ（ｍ＋２），ＣＫ（ｍ＋３）がそれぞれハイ電圧となるとき、トランジスタＴ５，Ｔ６，Ｔ７はそれぞれオン状態となり、オン状態のトランジスタＴ５，Ｔ６，Ｔ７はそれぞれ、ロー電圧電源線ＶＧＬのロー電圧を、出力端子ＯＵＴに印加する。
【００５１】
図７は、当該実施形態に係るシフトレジスタ回路１１２が、順方向走査をする際の駆動を示す図である。図７には、順方向走査をする際に、基本回路ＳＲに入力される入力信号と、基本回路ＳＲのノードＮＡと、基本回路ＳＲからの出力信号であるゲート信号Ｇｍが、時間経過とともに示されている。図に矢印で示す期間（クロック）を、それぞれＰ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５とする。
【００５２】
ここで、入力信号は、補助信号ＶＳＴと、４相のクロック信号ＶＣＫｎである。前述の通り、１番目の基本回路ＳＲ１の入力端子ＩＮ１と、８番目の基本回路ＳＲ８の入力端子ＩＮ２とに、補助信号ＶＳＴが入力される。また、図７には、４本のクロック信号線ＣＬｎに印加される電圧が示されている。
【００５３】
図７は順方向走査をする場合について示してあり、４本のクロック信号線ＣＬｎに、４相のクロック信号ＶＣＫｎが、４相に並ぶ順番と正順に、それぞれ入力されている。例えば、期間Ｐ２にクロック信号線ＣＬ１がハイ電圧になり、期間Ｐ３にクロック信号線ＣＬ２がハイ電圧になり、期間Ｐ４にクロック信号線ＣＬ３がハイ電圧になり、期間Ｐ５にクロック信号線ＣＬ４がハイ電圧になり、期間Ｐ５経過後も、これを繰り返している。
【００５４】
ｍ番目の基本回路ＳＲ（ｍ）に入力される４相のクロック信号ＣＫ（ｍ）は、前述の通り、クロック信号ＣＫ（ｍ）はクロック信号線ＣＬｋより入力されるクロック信号であり、クロック信号ＣＫ（ｍ＋１）はクロック信号線ＣＬｋ＋１より入力されるクロック信号であり、クロック信号ＣＫ（ｍ＋２）はクロック信号線ＣＬｋ＋２より入力されるクロック信号であり、クロック信号ＣＫ（ｍ＋３）はクロック信号線ＣＬｋ＋３より入力されるクロック信号である。ここで、前述の通り、ｋ＝｛（ｍ−１）ｍｏｄ４｝＋１，ＣＬｋ−４＝ＣＬｋ＝ＣＬｋ＋４である。すなわち、クロック信号線ＣＬ１の電圧は、１番目及び５番目の基本回路ＳＲのクロック信号ＣＫ（ｍ）を、クロック信号線ＣＬ２の電圧は、２番目及び６番目の基本回路ＳＲのクロック信号ＣＫ（ｍ）を、クロック信号線ＣＬ３の電圧は、３番目及び７番目の基本回路ＳＲのクロック信号ＣＫ（ｍ）を、クロック信号線ＣＬ４の電圧は、４番目及び８番目の基本回路ＳＲのクロック信号ＣＫ（ｍ）を、それぞれ示している。
【００５５】
ここで、８個の基本回路ＳＲのハイ電圧印加スイッチング回路（トランジスタＴ４）の入力側に接続されるクロック信号線ＣＬｎについて、説明する。一般に、ｍ番目の基本回路ＳＲ（ｍ）のトランジスタＴ４に入力されるクロック信号は、クロック信号ＣＫ（ｍ）であり、クロック信号ＣＫ（ｍ）が入力されるクロック信号線はクロック信号線ＣＬｋである。すなわち、１番目から８番目までの８個の基本回路ＳＲのトランジスタＴ４の入力側に接続されるクロック信号線ＣＬｎは、順に、クロック信号線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４，ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４である。すなわち、クロック信号ＶＣＫ１，ＶＣＫ２，ＶＣＫ３，ＶＣＫ４，と、順番にハイ電圧になる４相のクロック信号ＶＣＫｎがあり、順方向走査においてはこの順番と正順に（この順番に従って）、それぞれ入力される、クロック信号線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４という４本のクロック信号線ＣＬｎがある。８個の基本回路ＳＲのハイ電圧印加スイッチング回路に、この順番に従って、順に、４本のクロック信号線ＣＬｎが接続されており、この順番に従って、８個の基本回路ＳＲを、１番目から８番目まで番号付けすることが出来る。一度、このように番号付けを行うと、ｍ番目の基本回路ＳＲ（ｍ）にとって、前段の基本回路ＳＲとは、番号の１つ小さい、ｍ−１番目の基本回路ＳＲ（ｍ−１）を指しているし、後段の基本回路ＳＲとは、番号の１つ大きい、ｍ＋１番目の基本回路ＳＲ（ｍ＋１）を指すこととなる。
【００５６】
以下、図７に示す各信号の時間変化とともに、順方向走査がされる際の、８個の基本回路ＳＲの動作について説明する。
【００５７】
期間Ｐ１より前の期間において、８個の基本回路ＳＲそれぞれのノードＮＡは、ロー電圧に維持されている。すなわち、期間Ｐ１の始まりの時刻において、８個の基本回路ＳＲそれぞれのノードＮＡは、ロー電圧である。
【００５８】
期間Ｐ１に、クロック信号線ＣＬ４がハイ電圧となっており、他のクロック信号線ＣＬｎはロー電圧である。そして、期間Ｐ１の途中にある時刻で、補助信号ＶＳＴが、ロー電圧からハイ電圧に変化している。この時刻において、１番目の基本回路ＳＲ１の入力端子ＩＮ１と８番目の基本回路ＳＲ８の入力端子ＩＮ２が、ロー電圧からハイ電圧に変化し、１番目の基本回路ＳＲ１において、トランジスタＴ１がオンされ、オン状態のトランジスタＴ１は、ノードＮＡにハイ電圧を印加する。同様に、８番目の基本回路ＳＲ８において、トランジスタＴ２がオンされ、オン状態のトランジスタＴ２は、ノードＮＡにハイ電圧を印加する。よって、図７には、１番目の基本回路ＳＲ１と８番目の基本回路ＳＲ８のノードＮＡは、ともに、この時刻にロー電圧からハイ電圧に変化する状態が示されている。
【００５９】
期間Ｐ１に、クロック信号線ＣＬ４に入力されるクロック信号ＶＣＫ４がハイ電圧となっており、これに対応するクロック信号は、１番目の基本回路ＳＲ１において、クロック信号ＣＫ（ｍ＋３）であり、８番目の基本回路ＳＲ８において、クロック信号ＣＫ（ｍ）である。すなわち、期間Ｐ１に、１番目の基本回路ＳＲ１において、トランジスタＴ７がオン状態となっており、オン状態のトランジスタＴ７は、出力端子ＯＵＴに、ロー電圧電源線ＶＧＬのロー電圧を印加している。また、期間Ｐ１に、８番目の基本回路ＳＲ８において、トランジスタＴ４に入力されるクロック信号ＣＫ（ｍ）がハイ電圧になっている。しかし、期間Ｐ１の始まりの時刻において、ノードＮＡはロー電圧となっており、トランジスタＴ４はオフ状態となっており、オフ状態のトランジスタＴ４は、クロック信号ＣＫ（ｍ）のハイ電圧を出力端子ＯＵＴに印加しない。その後、期間Ｐ１の途中の時刻で、ノードＮＡはロー電圧からハイ電圧に変化する。その際、トランジスタＴ４の入力側はクロック信号ＣＫ（ｍ）のハイ電圧であり、トランジスタＴ４のゲートが、ロー電圧からハイ電圧に変化しても、トランジスタＴ４がオン状態になるまでには有限の時間がかかり、トランジスタＴ４が出力端子ＯＵＴにクロック信号ＣＫ（ｍ）のハイ電圧を十分に印加するには至らない。よって、８個の基本回路ＳＲが出力するゲート信号Ｇｍは、期間Ｐ１において、すべてロー電圧である。
【００６０】
期間Ｐ２に、クロック信号線ＣＬ１に入力されるクロック信号ＶＣＫ１がハイ電圧となっており、これに対応するクロック信号は、１番目の基本回路ＳＲ１において、クロック信号ＣＫ（ｍ）であり、８番目の基本回路ＳＲ８において、クロック信号ＣＫ（ｍ＋１）である。そして、期間Ｐ２に、補助信号ＶＳＴがロー電圧となっており、１番目の基本回路ＳＲ１のトランジスタＴ１と８番目の基本回路ＳＲ８のトランジスタＴ２は、ともにオフ状態である。しかし、１番目の基本回路ＳＲ１及び８番目の基本回路ＳＲ８のノードＮＡは、その後も、ともにハイ電圧で維持される。
【００６１】
１番目の基本回路ＳＲ１において、期間Ｐ２に、クロック信号ＣＫ（ｍ）がハイ電圧となり、オン状態のトランジスタＴ４は、クロック信号ＣＫ（ｍ）のハイ電圧を出力端子ＯＵＴに印加する。よって、１番目の基本回路ＳＲ１が出力端子ＯＵＴより出力するゲート信号Ｇ１は、期間Ｐ２にハイ電圧となる。
【００６２】
また、期間Ｐ２に、他のクロック信号ＣＫ（ｍ＋１），ＣＫ（ｍ＋２），ＣＫ（ｍ＋３）はともに、ロー電圧となっており、ロー電圧印加スイッチング回路１１の３個のトランジスタＴ５，Ｔ６，Ｔ７はともにオフ状態となっており、オフ状態の３個のトランジスタＴ５，Ｔ６，Ｔ７は、ともに、ロー電圧電源線ＶＧＬのロー電圧を出力端子ＯＵＴに印加していない。
【００６３】
ここで、実際には、トランジスタＴ１，Ｔ２に、閾値電圧Ｖｔｈが存在するために、期間Ｐ１において、ノードＮＡは、入力される補助信号ＶＳＴの電圧から、トランジスタＴ１の閾値電圧Ｖｔｈを減じた電圧となってしまう。この電圧では、期間Ｐ２において、トランジスタＴ４を十分にオンすることが出来ない場合もあり得るので、トランジスタＴ４のゲートと出力側の間には、寄生容量Ｃ（図示せず）が発生するように、基本回路ＳＲのトランジスタＴ４は形成されている。期間Ｐ１に、ノードＮＡの電圧はハイ電圧となっており、この電圧が寄生容量Ｃに充電されている。期間Ｐ２の始まりの時刻において、ノードＮＡはハイ電圧に維持され、トランジスタＴ４はオン状態で維持される。オン状態のトランジスタＴ４の入力側に、ハイ電圧となるクロック信号ＣＫ（ｍ）が入力され、トランジスタＴ４はハイ電圧を出力側に印加する。その際、寄生容量Ｃの容量カップリングにより、出力側の電圧に寄生容量Ｃの電圧を加えた電圧に、ノードＮＡは昇圧される。これは、ブートストラップ電圧と呼ばれている。これにより、トランジスタＴ４は十分にオン状態となり、出力端子ＯＵＴより出力されるゲート信号Ｇ１は、入力されるクロック信号ＣＫ（ｍ）のハイ電圧とほぼ同電圧に昇圧される。図７には、例えば期間Ｐ２に、１番目の基本回路ＳＲ１のノードＮＡが、クロック信号線ＣＬ１がハイ電圧となっている期間に、さらにハイ電圧となっている状態が示されている。なお、トランジスタＴ４において、ゲートと出力側の間に生じる寄生容量が大きく、ゲートと入力側の間に生じる寄生容量が小さくなるよう、トランジスタＴ４が形成されるのが望ましい。また、ゲートと出力側の間に存在する寄生容量が十分に大きくない場合は、ゲートと出力側の間に、容量を配置してやればよい。
【００６４】
一方、８番目の基本回路ＳＲ８において、期間Ｐ２に、クロック信号ＣＫ（ｍ）はロー電圧となっており、クロック信号ＣＫ（ｍ＋１）がハイ電圧となっている。このとき、オン状態のトランジスタＴ４は、クロック信号ＣＫ（ｍ）のロー電圧を出力端子ＯＵＴに印加する。さらに、クロック信号ＣＫ（ｍ＋１）がハイ電圧となっており、トランジスタＴ５はオン状態となり、オン状態のトランジスタＴ５は、ロー電圧電源線ＶＧＬのロー電圧を出力端子ＯＵＴに印加する。すなわち、２個のトランジスタＴ４，Ｔ５が、ロー電圧を出力端子ＯＵＴに印加しており、出力端子ＯＵＴより出力されるゲート信号Ｇ８はロー電圧である。
【００６５】
以上により、期間Ｐ２において、１番目の基本回路ＳＲ１より出力されるゲート信号Ｇ１のみがハイ電圧となっており、他の基本回路ＳＲより出力されるゲート信号Ｇｍは、ロー電圧に維持されている。さらに、１番目の基本回路ＳＲ１より出力されるゲート信号Ｇ１は、２番目の基本回路ＳＲ２の入力端子ＩＮ１に入力されており、期間Ｐ２に、２番目の基本回路ＳＲ２において、トランジスタＴ１はオン状態となっており、オン状態のトランジスタＴ１は、ハイ電圧をノードＮＡに印加する。
【００６６】
期間Ｐ３に、クロック信号線ＣＬ２に入力されるクロック信号ＶＣＫ２がハイ電圧となっており、これに対応するクロック信号は、１番目の基本回路ＳＲ１において、クロック信号ＣＫ（ｍ＋１）であり、２番目の基本回路ＳＲ２において、クロック信号ＣＫ（ｍ）であり、８番目の基本回路ＳＲ８において、クロック信号ＣＫ（ｍ＋２）である。
【００６７】
２番目の基本回路ＳＲ２において、期間Ｐ２に、入力端子ＩＮ１より入力されるゲート信号Ｇ１がハイ電圧となっており、トランジスタＴ１がオン状態となっており、オン状態のトランジスタＴ１がノードＮＡにハイ電圧を印加する。ノードＮＡがハイ電圧になっており、トランジスタＴ４はオン状態となっている。よって、期間Ｐ２における１番目の基本回路ＳＲ１の動作と同様に、２番目の基本回路ＳＲ２において、期間Ｐ３に、オン状態のトランジスタＴ４は、クロック信号ＣＫ（ｍ）のハイ電圧を出力端子ＯＵＴに印加し、２番目の基本回路ＳＲ２が出力端子ＯＵＴより出力するゲート信号Ｇ２は、期間Ｐ３にハイ電圧となる。同様に、２番目の基本回路ＳＲ２において、期間Ｐ３に、他のクロック信号ＣＫ（ｍ＋１），ＣＫ（ｍ＋２），ＣＫ（ｍ＋３）はともに、ロー電圧となっており、ロー電圧印加スイッチング回路１１の３個のトランジスタＴ５，Ｔ６，Ｔ７はともにオフ状態となっており、オフ状態の３個のトランジスタＴ５，Ｔ６，Ｔ７は、ともに、ロー電圧電源線ＶＧＬのロー電圧を出力端子ＯＵＴに印加していない。
【００６８】
１番目の基本回路ＳＲ１において、期間Ｐ３に、入力端子ＩＮ２より入力されるゲート信号Ｇ２がハイ電圧となっており、トランジスタＴ２がオン状態となっており、オン状態のトランジスタＴ２がノードＮＡにハイ電圧を印加し、ノードＮＡはハイ電圧で維持される。ノードＮＡがハイ電圧に維持され、トランジスタＴ４がオン状態に維持されているが、トランジスタＴ４に入力されるクロック信号ＣＫ（ｍ）は期間Ｐ３にロー電圧となっており、オン状態のトランジスタＴ４は、クロック信号ＣＫ（ｍ）のロー電圧を出力端子ＯＵＴに印加する。また、１番目の基本回路ＳＲ１において、期間Ｐ３に、クロック信号ＣＫ（ｍ＋１）がハイ電圧となっており、トランジスタＴ５がオン状態となっており、オン状態のトランジスタＴ５は、ロー電圧電源線ＶＧＬのロー電圧を出力端子ＯＵＴに印加する。すなわち、１番目の基本回路ＳＲ１は、期間Ｐ２にハイ電圧となるゲート信号Ｇ１を出力する。そして、期間Ｐ３に、入力端子ＩＮ２に入力されるゲート信号Ｇ２はハイ電圧となっているにもかかわらず、ゲート信号Ｇ１は期間Ｐ３にロー電圧となっている。それゆえ、１番目の基本回路ＳＲ１は、期間Ｐ２を信号ハイ期間とし、それ以外の期間を信号ロー期間とするゲート信号Ｇ１を、出力端子ＯＵＴより出力している。
【００６９】
期間Ｐ４に、クロック信号線ＣＬ３に入力されるクロック信号ＶＣＫ３がハイ電圧となっており、１番目の基本回路ＳＲ１において、これに対応するクロック信号はクロック信号ＣＫ（ｍ＋２）である。前述の通り、クロック信号ＶＣＫ３は、クロック信号ＶＣＫ１の逆相となるクロック信号であり、同様に、クロック信号ＣＫ（ｍ＋２）は、クロック信号ＣＫ（ｍ）の逆相となるクロック信号である。
【００７０】
１番目の基本回路ＳＲ１において、オフ信号印加スイッチング回路であるトランジスタＴ３のゲートに印加されるクロック信号ＣＫ（ｍ＋２）が、期間Ｐ４の始まりの時刻に、ロー電圧からハイ電圧に変化し、トランジスタＴ３はオンされ、オン状態のトランジスタＴ３はロー電圧をノードＮＡに印加する。その結果、ノードＮＡは、期間Ｐ４の始まりの時刻に、ハイ電圧からロー電圧に変化する。ノードＮＡがロー電圧となっているとき、トランジスタＴ４はオフ状態となっている。図７には、１番目の基本回路ＳＲ１のノードＮＡが、期間Ｐ４の始まりの時刻に、ハイ電圧からロー電圧に変化している状態が示されている。なお、同様に、８番目の基本回路ＳＲ８においても、クロック信号ＣＫ（ｍ＋２）が、期間Ｐ３の始まりの時刻に、ロー電圧からハイ電圧に変化するので、ノードＮＡは、期間Ｐ３の始まりの時刻に、ハイ電圧からロー電圧に変化する。
【００７１】
また、１番目の基本回路ＳＲ１において、期間Ｐ４に、ゲートにクロック信号ＣＫ（ｍ＋２）が入力されるトランジスタＴ６がオン状態となっており、オン状態のトランジスタＴ６はロー電圧を出力端子ＯＵＴに印加する。
【００７２】
同様に、１番目の基本回路ＳＲ１において、期間Ｐ５に、ゲートにクロック信号ＣＫ（ｍ＋３）が入力されるトランジスタＴ７がオン状態となっており、オン状態のトランジスタＴ７はロー電圧を出力端子ＯＵＴに印加する。
【００７３】
さらに、期間Ｐ５経過後も、４相のクロック信号ＣＫ（ｍ），ＣＫ（ｍ＋１），ＣＫ（ｍ＋２），ＣＫ（ｍ＋３）は、この順番の正順に、ハイ電圧となるのを繰り返す。クロック信号ＣＫ（ｍ＋１）がハイ電圧となっているとき、トランジスタＴ５はオン状態になっており、オン状態のトランジスタＴ５はロー電圧を出力端子ＯＵＴに印加する。クロック信号ＣＫ（ｍ＋２）がハイ電圧となっているとき、トランジスタＴ６はオン状態になっており、オン状態のトランジスタＴ６は、ロー電圧を出力端子ＯＵＴに印加する。クロック信号ＣＫ（ｍ＋３）がハイ電圧となっているとき、トランジスタＴ７はオン状態になっており、オン状態のトランジスタＴ７は、ロー電圧を出力端子ＯＵＴに印加する。これを繰り返すことにより、信号ロー期間において、ゲート信号Ｇ１が安定的にロー電圧に維持される。
【００７４】
また、クロック信号ＣＫ（ｍ＋２）がハイ電圧となっているとき、トランジスタＴ３はオン状態になっており、オン状態のトランジスタＴ３は、ロー電圧をノードＮＡに印加する。ノードＮＡは、クロック信号ＣＫ（ｍ＋２）がハイ電圧となる毎に、ロー電圧電源線ＶＧＬと接続されるので、信号ロー期間に応じて、ノードＮＡが安定的にロー電圧に維持され、トランジスタＴ４が安定的にオフ状態に維持される。その結果、信号ロー期間に、トランジスタＴ４が、クロック信号ＣＫ（ｍ）のハイ電圧を出力端子ＯＵＴに印加するのが抑制され、信号ロー期間におけるゲート信号Ｇｍのノイズが軽減される。
【００７５】
ここで、例えば特許文献２に記載のシフトレジスタ回路のように、ｍ番目の基本回路ＳＲ（ｍ）において、オフ信号印加スイッチング回路であるトランジスタＴ３を、ｍ−２番目の基本回路ＳＲ（ｍ−２）が出力するゲート信号Ｇｍ−２及びｍ＋２番目の基本回路ＳＲ（ｍ＋２）が出力するゲート信号Ｇｍ＋２によってオンし、オン状態となるトランジスタＴ３がノードＮＡにロー電圧を印加する場合を、図６に示す基本回路ＳＲと比較する。ゲート信号Ｇｍは、一般に、１フレーム期間において、１期間（クロック）のみハイ電圧となっており、この場合、信号ロー期間を通じて、トランジスタＴ３をオン状態に維持するために、保持容量が必要となる。２個のゲート信号Ｇｍ−２，Ｇｍ＋２のうち、いずれか後にハイ電圧となるゲート信号のハイ電圧によって、保持容量はハイ電圧に充電される。一度、保持容量に充電されるハイ電圧が、信号ロー期間を通じて、トランジスタＴ３のゲートに印加され、トランジスタＴ３がオン状態に維持される。しかし、時間経過とともに、保持容量に充電される電圧が低下すると、トランジスタＴ３が安定的にオン状態に維持されず、これに伴い、ノードＮＡが十分にロー電圧に維持されない。その結果、信号ロー期間におけるゲート信号Ｇｍのノイズが増大してしまう。
【００７６】
また、２個のゲート信号Ｇｍ−２，Ｇｍ＋２によって、トランジスタＴ３をオンすることにより、２個のゲート信号Ｇｍ−２，Ｇｍ＋２のいずれかによってもトランジスタＴ３をオンすることが出来るよう、スイッチング素子が２個必要となるところ、図６に示す基本回路ＳＲにおいて、オフ信号印加スイッチング回路は、１個のトランジスタＴ３のみで構成されており、１個のトランジスタＴ３によってノードＮＡの電圧をロー電圧に低下させることが出来る。
【００７７】
なお、ｍ番目の基本回路ＳＲ（ｍ）においても、同様の動作をする。１番目の基本回路ＳＲ１の入力端子ＩＮ１に補助信号ＶＳＴが入力されているが、他のｍ番目の基本回路ＳＲ（ｍ）においては、入力端子ＩＮ１に、ｍ−１番目の基本回路ＳＲ（ｍ−１）が出力するゲート信号Ｇｍ−１が入力される。この点を除いて、ｍ番目の基本回路ＳＲ（ｍ）の動作は、１番目の基本回路ＳＲ１の動作と基本的に同じである。
【００７８】
すなわち、ゲート信号Ｇｍ−１がハイ電圧となることにより、ノードＮＡがハイ電圧となり、トランジスタＴ４がオンされる。次の期間（クロック）に、ｍ番目の基本回路ＳＲ（ｍ）のゲート信号Ｇｍは、ハイ電圧となる。さらに次の期間（クロック）に、ゲート信号Ｇｍ＋１が入力されるが、ノードＮＡはハイ電圧に維持され、ゲート信号Ｇｍはロー電圧となる。さらに次の期間に、クロック信号ＣＫ（ｍ＋２）によって、ノードＮＡはロー電圧となり、トランジスタＴ４はオフされる。その後、信号ロー期間に対応して、ノードＮＡはロー電圧に維持される。
【００７９】
これら動作を、ｍの値が大きくなる順番で、ｍ番目の基本回路ＳＲ（ｍ）が出力するゲート信号Ｇｍが順にハイ電圧となり、ゲート信号線駆動回路１０４は、順方向走査が可能となる。
【００８０】
図８は、当該実施形態に係るシフトレジスタ回路１１２が、逆方向走査をする際の駆動を示す図である。図８には、逆方向走査をする際に、基本回路ＳＲに入力される入力信号と、基本回路ＳＲのノードＮＡと、基本回路ＳＲからの出力信号であるゲート信号Ｇｍが、時間経過とともに示されている。図７と同様に、図に矢印で示す期間（クロック）を、それぞれＰ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５とする。
【００８１】
図８は逆方向走査する場合について示してあり、図７に示す場合と比べて、４本のクロック信号線ＣＬｎに入力される４相のクロック信号ＶＣＫｎが異なっている。例えば、期間Ｐ２にクロック信号線ＣＬ４がハイ電圧になり、期間Ｐ３にクロック信号線ＣＬ３がハイ電圧になり、期間Ｐ４にクロック信号線ＣＬ２がハイ電圧になり、期間Ｐ５にクロック信号線ＣＬ１がハイ電圧になり、期間Ｐ５経過後も、これを繰り返している。
【００８２】
以下、図８に示す各信号の時間変化とともに、逆方向走査がされる際の、８個の基本回路ＳＲの動作について説明する。
【００８３】
期間Ｐ１より前の期間における、８個の基本回路ＳＲのノードＮＡは、図７に示す場合と同じであり、すべてロー電圧に維持されている。すなわち、期間Ｐ１の始まりの時刻において、８個の基本回路ＳＲのノードＮＡは、すべてロー電圧である。
【００８４】
期間Ｐ１に、クロック信号線ＣＬ１に入力されるクロック信号ＶＣＫ４がハイ電圧となっており、これに対応するクロック信号は、８番目の基本回路ＳＲ８において、クロック信号ＣＫ（ｍ＋３）であり、１番目の基本回路ＳＲ１において、クロック信号ＣＫ（ｍ）である。すなわち、図７に示す場合において、１番目の基本回路ＳＲ１及び８番目の基本回路ＳＲ８の状態は、図８に示す場合において、８番目の基本回路ＳＲ８及び１番目の基本回路ＳＲ１の状態と、それぞれ基本的に同じである。
【００８５】
期間Ｐ２に、クロック信号線ＣＬ４に入力されるクロック信号ＶＣＫ１がハイ電圧となっており、これに対応するクロック信号は、８番目の基本回路ＳＲ８において、クロック信号ＣＫ（ｍ）であり、１番目の基本回路ＳＲ１において、クロック信号ＣＫ（ｍ＋１）である。
【００８６】
よって、図７に示す場合は、期間Ｐ２に、１番目の基本回路ＳＲ１において、クロック信号ＣＫ（ｍ）がハイ電圧となり、期間Ｐ２にハイ電圧となるゲート信号Ｇ１が出力されるのに対して、図８に示す場合は、期間Ｐ２に、８番目の基本回路ＳＲ８において、クロック信号ＣＫ（ｍ）がハイ電圧となり、期間Ｐ２にハイ電圧となるゲート信号Ｇ８が出力される。これにより、順方向走査において、期間Ｐ２に、１番目の基本回路ＳＲ１より、最初のゲート信号Ｇ１が出力されるのに対して、逆方向走査において、期間Ｐ２に、８番目の基本回路ＳＲ８より、最初のゲート信号Ｇ８が出力される。
【００８７】
期間Ｐ２に、ゲート信号Ｇ８がハイ電圧となっており、７番目の基本回路ＳＲ７において、トランジスタＴ２はオン状態となっており、オン状態のトランジスタＴ２は、ハイ電圧をノードＮＡに印加する。期間Ｐ３に、クロック信号線ＣＬ３に入力されるクロック信号ＶＣＫ２がハイ電圧となっており、これに対応するクロック信号線は、７番目の基本回路ＳＲ７において、クロック信号ＣＫ（ｍ）である。期間Ｐ３に、オン状態のトランジスタＴ４は、クロック信号ＣＫ（ｍ）のハイ電圧を出力端子ＯＵＴに印加し、期間Ｐ３に、ゲート信号Ｇ７がハイ電圧になり、以下、図８に示す通り、ゲート信号線駆動回路１０４は、逆方向走査が可能となる。
【００８８】
以上、ゲート信号線駆動回路１０４が、順方向走査する場合及び及び逆方向走査する場合の動作について、それぞれ説明した。本発明により、順番にハイ電圧になる４相のクロック信号を、該順番と正順に４本のクロック信号線に入力することにより、順方向走査が、該順番と逆順に４本のクロック信号線に入力することにより、逆方向走査がそれぞれ可能となっている。
【００８９】
［第２の実施形態］
本発明の第２の実施形態に係る表示装置は、第１の実施形態に係る表示装置と、基本的には同じ構成をしている。第１の実施形態に係る表示装置との主な違いは、シフトレジスタ回路１１２の基本回路ＳＲの構成にある。
【００９０】
図９は、当該実施形態に係るシフトレジスタ回路１１２のｍ番目の基本回路ＳＲ（ｍ）の回路図である。図６に示す第１の実施形態に係るｍ番目の基本回路ＳＲ（ｍ）との主な相違点は、ロー電圧印加スイッチング回路１１の構成が異なる点と、第２オフ信号印加スイッチング回路（トランジスタＴ８）をさらに備える点にある。
【００９１】
ロー電圧印加スイッチング回路１１とは、出力端子ＯＵＴに対して並列に接続される３個のロー電圧印加スイッチング素子（トランジスタＴ５，Ｔ７，Ｔ１０）である。図５に示す第１の実施形態に係るｍ番目の基本回路ＳＲ（ｍ）には、ゲートにクロック信号ＣＫ（ｍ＋２）が入力されるトランジスタＴ６を備えていたところ、図９に示す当該実施形態に係るｍ番目の基本回路ＳＲ（ｍ）には、トランジスタＴ１０が備えられており、トランジスタＴ１０の入力側はロー電圧電源線ＶＧＬに接続される。トランジスタＴ１０のゲートに印加される電圧をノードＮＢとすると、ノードＮＢの電圧が、トランジスタＴ１０の駆動を制御する制御信号となる。
【００９２】
ｍ番目の基本回路ＳＲ（ｍ）には、ノードＮＢに対して、並列に接続される、保持容量Ｃ１，及び３個のトランジスタＴ１１，Ｔ１２，Ｔ１３が、備えられている。トランジスタＴ１３は、ダイオード接続されており、トランジスタＴ１３に入力されるクロック信号ＣＫ（ｍ＋２）がハイ電圧となるとき、トランジスタＴ１３は、ハイ電圧をノードＮＢに印加する。すなわち、クロック信号ＣＫ（ｍ＋２）がハイ電圧となるとき、ノードＮＢはハイ電圧となり、トランジスタＴ１０はオン状態となる。オン状態のトランジスタＴ１０はロー電圧を出力端子ＯＵＴに印加する。トランジスタＴ１０のゲートに、トランジスタＴ１３を介して、クロック信号ＣＫ（ｍ＋２）が入力されており、図６に示す第１の実施形態に係るｍ番目の基本回路ＳＲ（ｍ）のトランジスタＴ６と同じ役割を担っている。
【００９３】
２個のトランジスタＴ１１，Ｔ１２のゲートは、それぞれ、入力端子ＩＮ１，ＩＮ２に接続される。トランジスタＴ１１，Ｔ１２の入力側は、ともに、ロー電圧電源線ＶＧＬが接続される。入力端子ＩＮ１に入力されるゲート信号Ｇｍ−１又は入力端子ＩＮ２に入力されるゲート信号Ｇｍ＋１のいずれかがハイ電圧となるとき、２個のトランジスタＴ１１，Ｔ１２のいずれかがオン状態となり、２個のトランジスタＴ１１，Ｔ１２のうちオン状態となるトランジスタがロー電圧をノードＮＢに印加する。
【００９４】
保持容量Ｃ１は、ノードＮＢとロー電圧電源線ＶＧＬの間に配置され、ノードＮＢがハイ電圧となるとき、保持容量Ｃ１はハイ電圧に充電される。クロック信号ＣＫ（ｍ＋２）がハイ電圧となるとき、トランジスタＴ１３は、ハイ電圧をノードＮＢに印加する。その際に、保持容量Ｃ１はハイ電圧に充電される。クロック信号ＣＫ（ｍ＋２）がロー電圧となるとき、トランジスタＴ１３はオフ状態にあるが、ハイ電圧に充電された保持容量Ｃ１により、ノードＮＢはハイ電圧に維持され、トランジスタＴ１０はオン状態に維持され、オン状態のトランジスタＴ１０はロー電圧を出力端子ＯＵＴに印加する。信号ロー期間に応じて、クロック信号ＣＫ（ｍ＋２）は、周期的にハイ電圧となるので、クロック信号ＣＫ（ｍ＋２）がハイ電圧となる毎に、保持容量Ｃ１はハイ電圧に充電されるので、信号ロー期間を通じて、ノードＮＢはハイ電圧に安定的に維持され、ロー電圧印加スイッチング回路１１は、信号ロー期間に応じて、ロー電圧電源線ＶＧＬのロー電圧を出力端子ＯＵＴに安定的に印加することが出来る。
【００９５】
信号ハイ期間に応じて、ゲート信号Ｇｍ−１又はゲート信号Ｇｍ＋１のいずれかがハイ電圧となるので、２個のトランジスタＴ１１，Ｔ１２のいずれかがオン状態となり、２個のトランジスタＴ１１，Ｔ１２のうちオン状態となるトランジスタによって、ハイ電圧となっているノードＮＢがロー電圧へ変化される。ノードＮＢがロー電圧となるとき、トランジスタＴ１０はオフ状態となる。
【００９６】
すなわち、ノードＮＢは、信号ロー期間に応じて、オン電圧となるハイ電圧で維持され、信号ハイ期間に応じて、オフ電圧となるロー電圧となる。ここでは、ゲート信号Ｇｍ−１又はゲート信号Ｇｍ＋１のいずれかがハイ電圧になるタイミングで、ノードＮＢは、ハイ電圧からロー電圧へ変化する。
【００９７】
第２オフ信号印加スイッチング回路とは、トランジスタＴ８であって、ノードＮＡに対して、オフ信号印加スイッチング回路（Ｔ３）と並列に接続される。トランジスタＴ８のゲートには、ノードＮＢが接続され、トランジスタＴ８の入力側はロー電圧電源線ＶＧＬに接続される。
【００９８】
前述の通り、ノードＮＢは、信号ロー期間に応じて、ハイ電圧で維持され、トランジスタＴ８はオン状態となっており、オン状態のトランジスタＴ８はロー電圧をノードＮＡに印加するので、信号ロー期間に応じて、ノードＮＡはロー電圧で安定的に維持され、トランジスタＴ４はオフ状態に安定的に維持される。これにより、信号ロー期間を通じて、クロック信号ＣＫ（ｍ）の電圧が、トランジスタＴ４を介して、出力端子ＯＵＴに印加されるのが抑制され、ゲート信号線駆動回路１０４が出力するゲート信号のノイズが軽減される。さらに、ノードＮＢは、信号ハイ期間に応じて、ロー電圧となり、トランジスタＴ８はオフ状態となる。
【００９９】
図１０は、当該実施形態に係るシフトレジスタ回路１１２が、順方向走査をする際の駆動を示す図である。図１０には、順方向走査をする際に、基本回路ＳＲに入力される入力信号と、基本回路ＳＲのノードＮＡ及びノードＮＢが、時間経過とともに示されている。図７と同様に、図に矢印で示す期間（クロック）を、それぞれＰ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５とする。図７に示す第１の実施形態に係る基本回路ＳＲの動作に加えて、図１０には、基本回路ＳＲのノードＮＢの電圧が表されている。
【０１００】
信号ロー期間に応じて、基本回路ＳＲのノードＮＡはハイ電圧に、それぞれ維持されている。２番目の基本回路ＳＲ２を例に説明すると、２番目の基本回路ＳＲ２が出力するゲート信号Ｇ２は、期間Ｐ３にハイ電圧となる。２番目の基本回路ＳＲ２において、ゲート信号Ｇ１がハイ電圧となるタイミングでトランジスタＴ１がオンされ、期間Ｐ２の始まりの時刻に、ノードＮＡはロー電圧からハイ電圧に変化する。そして、クロック信号ＣＫ（ｍ＋２）がハイ電圧となるタイミングでトランジスタＴ３がオンされ、期間Ｐ５の始まりの時刻に、ノードＮＡはハイ電圧からロー電圧に変化する。すなわち、２番目の基本回路ＳＲ２において、ノードＮＡがハイ電圧となっているのは、期間Ｐ２，Ｐ３，Ｐ４の期間である。
【０１０１】
これに対して、信号ロー期間に応じて、基本回路ＳＲのノードＮＢはハイ電圧に、それぞれ維持されている。２番目の基本回路ＳＲ２において、ゲート信号Ｇ１がハイ電圧となるタイミングでトランジスタＴ１１がオンされ、期間Ｐ２の始まりの時刻に、ノードＮＢはハイ電圧からロー電圧に変化する。そして、クロック信号ＣＫ（ｍ＋２）がハイ電圧となるタイミングでＴ１３がオンされ、期間Ｐ５の始まりの時刻に、ノードＮＢはロー電圧からハイ電圧に変化する。すなわち、２番目の基本回路ＳＲ２において、ノードＮＢがロー電圧となっているのは、期間Ｐ２，Ｐ３，Ｐ４の期間であり、ノードＮＢがハイ電圧となっているのは、期間Ｐ２，Ｐ３，Ｐ４以外の期間である。
【０１０２】
当該実施形態に係るｍ番目の基本回路ＳＲ（ｍ）において、ノードＮＡがロー電圧からハイ電圧に変化するタイミングで、ノードＮＢがハイ電圧からロー電圧に変化する。同様に、ノードＮＡがロー電圧からハイ電圧に変化するタイミングで、ノードＮＢがハイ電圧からロー電圧に変化する。
【０１０３】
［第３の実施形態］
本発明の第３の実施形態に係る表示装置は、第２の実施形態に係る表示装置と、基本的には同じ構成をしている。第２の実施形態に係る表示装置との主な違いは、シフトレジスタ回路１１２の基本回路ＳＲの構成にある。
【０１０４】
図１１は、当該実施形態に係るシフトレジスタ回路１１２のブロック図である。図５と同様に、説明を簡単とするために、シフトレジスタ回路１１２が、１列に並ぶ８個の基本回路ＳＲによって構成されている場合について表している。
【０１０５】
基本回路ＳＲには、４個の入力端子ＩＮ１，ＩＮ２，ＩＮ３，ＩＮ４と、２個の出力端子ＯＵＴ１，ＯＵＴ２とが備えられている。図５に示す基本回路ＳＲと同様に、ｍ番目の基本回路ＳＲ（ｍ）は、出力端子ＯＵＴ１より、ゲート信号Ｇｍを出力し、２個の入力端子ＩＮ１，ＩＮ２に、ゲート信号Ｇｍ−１及びゲート信号Ｇｍ＋１が、それぞれ入力される。さらに、当該実施形態の特徴として、ｍ番目の基本回路ＳＲ（ｍ）は、出力端子ＯＵＴ２より、ノードＮＢの電圧ＮＢ（ｍ）を出力し、入力端子ＩＮ３に、ｍ−１番目の基本回路ＳＲ（ｍ−１）より出力されるノードＮＢの電圧ＮＢ（ｍ−１）が、入力端子ＩＮ４に、ｍ＋１番目の基本回路ＳＲ（ｍ＋１）より出力されるノードＮＢの電圧ＮＢ（ｍ＋１）が、それぞれ入力される。なお、１番目の基本回路ＳＲ１の入力端子ＩＮ３には、１番目の基本回路ＳＲ１のノードＮＢの電圧ＮＢ（１）が、８番目の基本回路ＳＲ８の入力端子ＩＮ４には、８番目の基本回路ＳＲ８のノードＮＢの電圧ＮＢ（８）が、それぞれ入力される。
【０１０６】
図１２は、当該実施形態に係るシフトレジスタ回路１１２のｍ番目の基本回路ＳＲ（ｍ）の回路図である。図９に示す第２の実施形態に係るｍ番目の基本回路ＳＲ（ｍ）との主な相違点は、前述の通り、第２オフ信号印加スイッチング回路の構成と、第２オフ信号印加スイッチング回路の制御に、他の基本回路ＳＲのノードＮＢの電圧が用いられている点にある。
【０１０７】
第２オフ信号印加スイッチング回路１３は、第２の実施形態と同様に、ノードＮＡに対して、オフ信号印加スイッチング回路（Ｔ３）と並列に接続される。そして、当該実施形態の特徴として、第２オフ信号印加スイッチング回路１３は、ノードＮＡとロー電圧電源線ＶＧＬの間に、第１のスイッチング素子（Ｔ９）及び第２のスイッチング素子（Ｔ８）が直列に接続するよう配置されている。
【０１０８】
そして、前述の通り、ｍ番目の基本回路ＳＲ（ｍ）は、出力端子ＯＵＴ２より、ノードＮＢの電圧ＮＢ（ｍ）を出力する。さらに、ｍ番目の基本回路ＳＲ（ｍ）において、入力端子ＩＮ３に、ｍ−１番目の基本回路ＳＲ（ｍ−１）より出力されるノードＮＢの電圧ＮＢ（ｍ−１）が、入力端子ＩＮ４に、ｍ＋１番目の基本回路ＳＲ（ｍ＋１）より出力されるノードＮＢの電圧ＮＢ（ｍ＋１）が、それぞれ入力される。
【０１０９】
第２オフ信号印加スイッチング回路１３の２個のトランジスタＴ９，Ｔ８のゲートは、入力端子ＩＮ３，ＩＮ４にそれぞれ接続される。図９に示す第２の実施形態に係る第２オフ信号印加スイッチング回路であるトランジスタＴ８が、ノードＮＢがハイ電圧となるときに、オン状態となっている。これに対して、図１２に示す当該実施形態に係る第２オフ信号印加スイッチング回路１３は、ｍ−１番目の基本回路ＳＲ（ｍ−１）のノードＮＢの電圧ＮＢ（ｍ−１）と、ｍ＋１番目の基本回路ＳＲ（ｍ＋１）のノードＮＢの電圧ＮＢ（ｍ＋１）がともにハイ電圧となるときに、オン状態となっている。すなわち、直列に接続される２個のトランジスタＴ８，Ｔ９がともにオン状態となっているときのみ、第２オフ信号印加スイッチング回路１３は、ロー電圧電源線ＶＧＬのロー電圧をノードＮＡに印加する。
【０１１０】
図１３は、当該実施形態に係るシフトレジスタ回路１１２が、順方向走査をする際の駆動を示す図である。図１３には、順方向走査をする際に、基本回路ＳＲに入力される入力信号と、基本回路ＳＲのノードＮＡと、入力端子ＩＮ３とＩＮ４の論理積が、時間経過とともに示されている。図に矢印で示す期間（クロック）を、それぞれＰ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６とする。図７に示す第１の実施形態に係る基本回路ＳＲの動作と比べて、図１３には、基本回路ＳＲの入力端子ＩＮ３と入力端子ＩＮ４の論理積が表されている。ここで、入力端子ＩＮ３，ＩＮ４の電圧がそれぞれ、ハイ電圧のときを１、ロー電圧のときを０として、入力端子ＩＮ３と入力端子ＩＮ４の論理積は、入力端子ＩＮ３，ＩＮ４がともに１であるときのみ１となり、それ以外の場合は０となる。
【０１１１】
ｍ番目の基本回路ＳＲ（ｍ）のノードＮＢの電圧ＮＢ（ｍ）は、図１０に示す通り、ｍ番目の基本回路ＳＲ（ｍ）のノードＮＡがハイ電圧となっている期間に、ロー電圧となっており、それ以外の期間にハイ電圧となっている。
【０１１２】
例えば、電圧ＮＢ（１）は、期間Ｐ１，Ｐ２，Ｐ３の期間にロー電圧に、それ以外の期間にハイ電圧となっている。同様に、電圧ＮＢ（２）は、期間Ｐ２，Ｐ３，Ｐ４の期間にロー電圧に、それ以外の期間にハイ電圧と、ＮＢ（３）は、期間Ｐ３，Ｐ４，Ｐ５-の期間にロー電圧に、それ以外の期間にハイ電圧と、なっている。
【０１１３】
２番目の基本回路ＳＲ２を例に考えると、２番目の基本回路ＳＲ２の入力端子ＩＮ３，ＩＮ４に、ＮＢ（１）及びＮＢ（３）が、それぞれ入力される。よって、第２オフ信号印加スイッチング回路１３の２個のトランジスタＴ８，Ｔ９がともにオン状態となるのは、前述の通り、入力端子ＩＮ３と入力端子ＩＮ４の論理積が１となるとき、すなわち、ＮＢ（１）とＮＢ（３）の論理積が１となるときである。
【０１１４】
図１３に示す通り、ＮＢ（１）とＮＢ（３）の論理積は、期間Ｐ１乃至期間Ｐ５の期間に０となり、それ以外の期間で１となる。期間Ｐ１の途中の時刻に、補助信号ＶＳＴがロー電圧からハイ電圧に変化し、この時刻に、ＮＢ（１）がハイ電圧からロー電圧に変化し、ＮＢ（１）とＮＢ（３）の論理積も１から０へ変化する。ＮＢ（１）とＮＢ（３）の論理積が１であるときは、第２オフ信号印加スイッチング回路１３はオン状態にあり、第２オフ信号印加スイッチング回路１３はロー電圧をノードＮＡに印加しているところ、この時刻に、トランジスタＴ９がオフされ、第２オフ信号印加スイッチング回路１３はオフされる。これに対して、期間Ｐ２に、トランジスタＴ１に入力されるゲート信号Ｇ１がハイ電圧となっている。すなわち、第２オフ信号印加スイッチング回路１３がオフされてから、次の期間（クロック）である期間Ｐ２の始まりの時刻に、トランジスタＴ１は、ゲート信号Ｇ１のハイ電圧をノードＮＡに印加する。
【０１１５】
また、期間Ｐ５の始まりの時刻に、ゲート信号Ｇ３はハイ電圧からロー電圧に変化し、トランジスタＴ２はオフされる。これに対して、次の期間（クロック）である期間Ｐ６の始まりの時刻に、ＮＢ（１）とＮＢ（３）の論理積が０から１へ変化して、第２オフ信号印加スイッチング回路１３はオンされ、ロー電圧をノードＮＡに印加する。
【０１１６】
図１３に示す通り、一般に、基本回路ＳＲにおいて、ＮＢ（１）とＮＢ（３）の論理積が１から０へ変化して、１期間（クロック）後に、ノードＮＡがロー電圧からハイ電圧に変化する。同様に、ノードＮＡがハイ電圧からロー電圧に変化して、１期間（クロック）後に、ＮＢ（１）とＮＢ（３）の論理積が０から１へ変化する。
【０１１７】
一般に、スイッチング素子がオフされてから、十分にオフ状態となるまでに有限の時間を必要とする。同様に、スイッチング素子がオンされてから、十分にオン状態となるまでに有限の時間を必要とする。
【０１１８】
第２オフ信号印加スイッチング回路１３がオフされてから、オン信号印加回路１２がオンされるまでに、期間を設けることにより、第２オフ信号印加スイッチング回路１３が十分なオフ状態により近づいてから、オン信号印加回路１２がオンされることが可能となり、第２オフ信号印加スイッチング回路１３が十分にオフ状態となっていない場合に生じる貫通電流を抑制することが出来る。
【０１１９】
なお、図１３に示す通り、１番目の基本回路ＳＲ１において、入力端子ＩＮ３と入力端子ＩＮ４の論理積は、ＮＢ（１）とＮＢ（２）の論理積であり、８番目の基本回路ＳＲ８において、入力端子ＩＮ３と入力端子ＩＮ４の論理積は、ＮＢ（７）とＮＢ（８）の論理積であり、他の基本回路ＳＲと異なる時間変化を示している。
【０１２０】
［第４の実施形態］
本発明の第４の実施形態に係る表示装置は、第３の実施形態に係る表示装置と、基本的には同じ構成をしている。第３の実施形態に係る表示装置との主な違いは、シフトレジスタ回路１１２の基本回路ＳＲの構成にある。
【０１２１】
図１４は、当該実施形態に係るシフトレジスタ回路１１２のｍ番目の基本回路ＳＲ（ｍ）の回路図である。図１２に示す第３の実施形態に係るｍ番目の基本回路ＳＲ（ｍ）との主な相違点は、チャージポンプ回路１４を備えている点と、ノードＮＡとハイ電圧印加スイッチング回路（Ｔ４）のスイッチとの間に、スイッチング素子（Ｔ１８）を備えている点である。ｍ番目の基本回路ＳＲ（ｍ）に、ロー電圧電源線ＶＧＬに加えて、ハイ電圧電源線ＶＧＨが接続されている。ハイ電圧電源線ＶＧＨの電圧は、クロック信号ＣＫ（ｍ）のハイ電圧より、さらに高い電圧である。
【０１２２】
図１２に示すｍ番目の基本回路ＳＲ（ｍ）に備えられるトランジスタＴ１３の代わりに、図１４に示す通り、当該実施形態に係るｍ番目の基本回路ＳＲ（ｍ）は、チャージポンプ回路１４を備えている。チャージポンプ回路１４は、４個のトランジスタＴ１４，Ｔ１５，Ｔ１６，Ｔ１７と、昇圧容量Ｃ２とを、備えている。２個のトランジスタＴ１６，Ｔ１７は、ともに、ダイオード接続されており、それぞれに入力されるクロック信号ＣＫ（ｍ＋１）、ＣＫ（ｍ＋３）がハイ電圧となるとき、トランジスタＴ１６，Ｔ１７は、それぞれ、ハイ電圧をトランジスタＴ１５の入力側に印加する。
【０１２３】
トランジスタＴ１５のゲートには、ハイ電圧電源線ＶＧＨが接続されており、ゲート接地されている。トランジスタＴ１５の出力側に、トランジスタＴ１４の入力側が接続されている。トランジスタＴ１４のゲートは、クロック信号ＣＫ（ｍ＋２）に接続され、トランジスタＴ１４の出力側は、ノードＮＢに接続されている。トランジスタＴ１４のゲートと入力側に並列に、昇圧容量Ｃ２が配置される。
【０１２４】
これらの構成により、クロック信号ＣＫ（ｍ＋１），ＣＫ（ｍ＋３）がハイ電圧となるとき、昇圧容量Ｃ２に充電がされ、クロック信号ＣＫ（ｍ＋２）がハイ電圧となるとき、昇圧容量Ｃ２の容量カップリングにより、ノードＮＢを、クロック信号ＣＫ（ｍ）のハイ電圧よりさらに高い電圧に昇圧することが出来る。なお、チャージポンプ回路１４に接続されるクロック信号線は、ハイ電圧印加スイッチング回路に接続されるクロック信号線ではない他のクロック信号線である。
【０１２５】
また、ノードＮＡとハイ電圧印加スイッチング回路（Ｔ４）のスイッチとの間に、トランジスタＴ１８（スイッチング素子）が配置され、トランジスタＴ１８のゲートには、ハイ電圧電源線ＶＧＨが接続されて、ゲート接地されている。トランジスタＴ１８を配置することにより、ブートストラップ電圧によって、トランジスタＴ４のゲートの電圧が上昇したときであっても、トランジスタＴ１８を介することにより、ノードＮＡの急激な電圧上昇を抑制することが出来る。
【０１２６】
［第５の実施形態］
以上、本発明の実施形態に係るゲート信号線駆動回路１０４に備えられるシフトレジスタ回路１１２の基本回路ＳＲに、４相のクロック信号が入力される場合について説明した。しかし、４相のクロック信号に限定されることはない。
【０１２７】
本発明の特徴は、ゲート信号Ｇｍにハイ電圧を供給するハイ電圧印加スイッチング回路（トランジスタＴ４）の入力側に入力されるクロック信号に対して、逆相となるクロック信号を用いて、ハイ電圧印加スイッチング回路のスイッチに印加されるノードＮＡに、オフ電圧を印加するオフ信号印加スイッチング回路（トランジスタＴ３）のスイッチ（ゲート）を制御する、というものである。
【０１２８】
逆相となるクロック信号がハイ電圧となる毎に、オフ信号印加スイッチング回路のスイッチをオン状態として、オフ信号印加スイッチング回路がノードＮＡにオフ電圧を印加する（リセット状態）。出力するゲート信号Ｇｍが信号ハイ期間でハイ電圧とするために、逆相となるクロック信号がハイ電圧となってから、再びハイ電圧となる間に、オン信号印加回路がノードＮＡにオン信号を印加する必要がある。
【０１２９】
ゲート信号Ｇｍの信号ハイ期間を第ｍクロックとすると、第ｍクロックでは、ノードＮＡがオン電圧となっている必要がある。４相のクロック信号を用いる場合、逆相となるクロック信号は、第ｍクロックの近傍では、第ｍ−２クロックと第ｍ＋２クロックでハイ電圧となる。オン信号印加回路がノードＮＡにオン信号を印加する動作を、順方向走査をする場合と、逆方向走査をする場合とに対応するためには、第ｍ−１クロックと第ｍ＋１クロックに、行う必要がある。第１乃至第４の実施形態に係るゲート信号線駆動回路１０４は、４相のクロック信号を用いて、オン信号印加回路は、前段のゲート信号Ｇｍ−１及び後段のゲート信号Ｇｍ＋１によって、第ｍ−１クロックと第ｍ＋１クロックで、該ゲート信号のいずれかがハイ電圧になるタイミングで、ノードＮＡにオン信号を印加している。
【０１３０】
しかし、２ｎ相のクロック信号（ｎは２以上の自然数）を用いることにより、さらに、自由度が高まる回路設計が可能である。例えば、ｎ＝３のとき、すなわち、６相のクロック信号を用いる場合、ゲート信号Ｇｍの信号ハイ期間が第ｍクロックであり、第ｍクロックの近傍で、逆相のクロック信号がハイ電圧となるのが、第ｍ−３クロック及び第ｍ＋３クロックであるから、第ｍクロックの前であれば、第ｍ−１クロック又は第ｍ−２クロックのいずれかで、オン信号印加回路がノードＮＡにオン信号を印加すればよい。第ｍクロックの後についても、同様である。
【０１３１】
一般に、ゲート信号Ｇｍの信号ハイ期間が第ｍクロックであり、逆相のクロック信号がハイ電圧となるのは、第ｍ−ｎクロックと、第ｍ＋ｎクロックになる。オン信号印加回路がノードＮＡにオン信号を印加する動作を、第ｍ−（ｎ−１）クロックから第ｍ−１クロックまでの間に、少なくとも１期間（クロック）、行う必要がある。同様に、双方向スキャンの対称性を考慮して、第ｍ＋１クロックから第ｍ＋（ｎ−１）クロックまでの間に、少なくとも１期間（クロック）、行う必要がある。
【０１３２】
ここで、複数の基本回路ＳＲのハイ電圧印加スイッチング回路（トランジスタＴ４）の入力側に接続されるクロック信号線ＣＬ２ｎについて、説明する。複数の基本回路ＳＲのハイ電圧印加スイッチング回路の入力側に接続されるクロック信号線ＣＬ２ｎには、順番にハイ電圧になる２ｎ相のクロック信号が、順方向走査においてはこの順番と正順にそれぞれ入力される。複数の基本回路ＳＲのハイ電圧印加スイッチング回路に、この順番に従って、順に、２ｎ本のクロック信号線が接続されており、この順番に従って、複数の基本回路ＳＲを順に順番付けすることが出来る。
【０１３３】
オン信号印加回路がノードＮＡにオン信号を印加する動作を、第ｍ−（ｎ−１）クロックから第ｍ−１クロックまでの間から、例えば、第ｍ−ｉクロックに行うためには、ゲート信号Ｇｍ−ｉが、オン信号印加回路に入力されているとよい。同様に、第ｍ＋１クロックから第ｍ＋（ｎ−１）クロックまでの間から、例えば、第ｍ＋ｉクロックに行うためには、ゲート信号Ｇｍ＋ｉが、オン信号印加回路に入力されているとよい。ここで、ｉは１以上ｎ−１以下の自然数である。すなわち、該基本回路ＳＲから、順番付けした順番を逆順に遡って、第ｉ番目の基本回路ＳＲのゲート信号と、該基本回路ＳＲから、順番付けした順番を正順に先行して、第ｉ番目の基本回路ＳＲのゲート信号とが、オン信号印加回路に入力されているとよい。
【０１３４】
例えば、図６に示すオン信号印加回路１２において、ゲート信号Ｇｍ−１が入力されるトランジスタＴ１と、ゲート信号Ｇｍ＋１が入力されるトランジスタＴ２が、ノードＮＡに対して並列に接続されているが、２個のトランジスタの並列に限定されることはなく、オン信号印加回路に、さらに大きい数のトランジスタを並列に接続されていてもよい。その際は、対称性を鑑みて、ｍを中心として、ゲート信号Ｇｍ＋ｉ，Ｇｍ−ｉと対称的になるよう選択するのが望ましい。また、１クロックの期間で、オン信号印加回路が、ノードＮＡにオン電圧を印加する動作が可能であれば、ゲート信号Ｇｍ−１，Ｇｍ＋１がオン信号印加回路に入力されているのが望ましい。
【０１３５】
また、信号ロー期間に応じて、出力端子にロー電圧を印加するロー電圧印加スイッチング回路は、図６に示すロー電圧印加スイッチング回路１１と同様のものであってよい。２ｎ相のクロック信号を用いる場合、ハイ電圧印加スイッチング回路に入力されるクロック信号と、オフ信号印加スイッチング回路のスイッチに入力される、該クロック信号に逆相のクロック信号の２つのクロック信号以外の２（ｎ−１）個のクロック信号のうち、必要に応じて、すべて又は一部のいずれかが、並列に接続される複数のロー電圧印加スイッチング素子のスイッチそれぞれに、接続されていればよい。
【０１３６】
さらに、ロー電圧印加スイッチング回路は、図９に示すロー電圧印加スイッチング回路１１と同様のものであってもよい。複数のロー電圧印加スイッチング素子の少なくとも１のロー電圧印加スイッチング素子のスイッチに、制御信号となるノードＮＢが接続されていてもよい。ここで、ノードＮＢは、信号ロー期間に応じて、オン電圧となり、信号ハイ期間に応じて、オフ電圧となる制御信号である。ノードＮＢを、信号ハイ期間に応じて、オフ電圧と変化させるのに、ゲート信号Ｇｍ−ｉ，Ｇｍ＋ｉを用いてもよい。
【０１３７】
さらに、ノードＮＡに対してオフ信号印加スイッチング回路と並列に接続される第２オフ信号印加スイッチング回路が、図９に示す第２オフ信号印加スイッチング回路と同様のものであってもよい。第２オフ信号印加スイッチング回路のスイッチに、ノードＮＢが接続されればよい。
【０１３８】
また、本実施形態に係るシフトレジスタ回路１１２は、図４に示す通り、表示部１２０の両側にそれぞれ複数の基本回路ＳＲが配置される場合について説明した。ゲート信号線駆動回路１０４に備えられる基本回路ＳＲを、表示部１２０の両側に配置することにより、狭額縁化が可能となる。しかし、例えば、表示部１２０の片側に配置されていてもよい。また、表示部１２０の片側に、４相のクロック信号ＶＣＫｎが入力される本実施形態に係るシフトレジスタ回路１１２を配置し、表示部１２０のもう片側に、該４相のクロック信号ＶＣＫｎの半クロック分ずれた他の４相のクロック信号が入力されるシフトレジスタ回路を配置し、左右のシフトレジスタ回路により、半クロックずつ重なりのあるゲート信号を出力してもよい。また、その他の場合であっても、本発明が適用されることは言うまでもない。
【０１３９】
さらに、本発明の実施形態に係る表示装置において、上記では、図３に示す通り、ＩＰＳ方式の液晶表示装置について説明しているが、本発明に係る表示装置は、ＶＡ（Vertically Aligned）方式やＴＮ（Twisted Nematic）方式等、その他の駆動方式の液晶表示装置であってもよいし、有機ＥＬ表示装置など、他の表示装置であってもよい。図１５は、ＶＡ方式及びＴＮ方式の液晶表示装置に備えられるＴＦＴ基板１０２の等価回路の概念図である。ＶＡ方式及びＴＮ方式の場合には、コモン電極１１１がＴＦＴ基板１０２と対向するフィルタ基板１０１に設けられている。
【符号の説明】
【０１４０】
１１ ロー電圧印加スイッチング回路、１２ オン信号印加回路、１３ オフ信号印加スイッチング回路、１４ チャージポンプ回路、１０１ フィルタ基板、１０２ ＴＦＴ基板、１０３ バックライト、１０４ ゲート信号線駆動回路、１０５ ゲート信号線、１０６ ＲＧＢスイッチ回路、１０７ 映像信号線、１０８ コモン信号線、１０９ ＴＦＴ、１１０ 画素電極、１１１ コモン電極、１１２ シフトレジスタ回路、１１４ シフトレジスタ制御回路、１１５ 制御信号、１２０ 表示部、１３４ ドライバＩＣ、１３６ ＦＰＣ、Ｃ１ 寄生容量、Ｃ２ 昇圧容量、ＣＫ（ｍ） クロック信号、Ｇｍ ゲート信号、ＩＮ１，ＩＮ２，ＩＮ３，ＩＮ４ 入力端子、ＮＡ，ＮＢ ノード、ＯＵＴ，ＯＵＴ１，ＯＵＴ２ 出力端子、ＳＲ 基本回路、Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５ トランジスタ、ＶＣＫｎ クロック信号、ＶＧＨ ハイ電圧電源線、ＶＧＬ ロー電圧電源線、ＶＳＴ 補助信号。
【技術分野】
【０００１】
本発明は、ゲート信号線駆動回路及びそれを用いた表示装置に関する。特に、入力されるクロック信号により、正順又は逆順のいずれかを選択して、ゲート信号線を走査する双方向駆動に関する。
【背景技術】
【０００２】
従来より、例えば、液晶表示装置などの表示装置において、ゲート信号線駆動回路が、双方向のいずれの方向にも、ゲート信号を走査することを可能とすることにより、表示する画像の向きを変えるなど、高機能な画像表示が可能となっている。
【０００３】
ゲート信号線を走査するゲート信号線駆動回路に備えられるシフトレジスタ回路が双方向にシフトする技術について、特許文献１及び特許文献２に記載がある。特許文献１に記載のシフトレジスタ回路は、位相の異なる３相以上のクロック信号とシフト方向を決める設定信号によって、シフト方向を制御している。シフト方向を制御するスイッチング素子が多数配置されるとともに、シフト方向を決める設定信号はＤＣ電圧であり、回路に配置される特定のスイッチング素子のスイッチにＤＣ電圧が印加されることとなり、これら素子の劣化が生じ、シフトレジスタ回路の特性が劣化するという問題がある。
【０００４】
これに対して、特許文献２に記載のシフトレジスタ回路は、シフト方向をクロック信号の位相によって制御しているので、特許文献１に記載のシフトレジスタ回路と異なり、ＤＣストレスによる素子の劣化は抑制されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１３４８４５号公報
【特許文献２】特表２００１−５０６０４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
例えば、特許文献２に記載のシフトレジスタ回路の所定の段（ｎ）において、第４段（ｎ＋２）の出力パルスＯＵＴｎ＋２又は第５段（ｎ−２）の出力パルスＯＵＴｎ−２のいずれかによって、出力パルスＯＵＴｎを出力する第１の出力トランジスタ（１６）をオフし、出力信号をロー電圧に維持する第２の出力トランジスタ（１７）をオンしている（リセット状態）。第２の出力トランジスタ（１７）は、出力パルスＯＵＴｎを出力後、次の出力パルスＯＵＴｎを出力するまで、コンデンサーによってのみオン状態が維持されているに過ぎない。所定の段（ｎ）のリセットに、他の段の出力パルスを用いていると、双方向のシフトに対応するために、２つの段の出力パルスが必要である。
【０００７】
双方向走査が可能なシフトレジスタ回路が、それぞれ所定のゲート信号を出力する複数の基本回路を有し、シフト方向をクロック信号の位相によって制御する場合に、各基本回路において、他の基本回路のゲート信号によってリセット動作を行うと、以下の問題が生じる。リセット動作を順方向、逆方向それぞれに対応するために、２個のゲート信号が必要である。２個のゲート信号それぞれにおいてリセット動作を行うために、各基本回路に、対応するゲート信号によってそれぞれリセット動作をする回路を２個設ける必要があり、回路増大を招く。また、２個のゲート信号によってのみ、リセット動作をする場合、ゲート信号がロー電圧となっている期間に安定してロー電圧に維持できず、シフトレジスタ回路にノイズが発生する原因となる。
【０００８】
本発明は、このような課題を鑑みて、回路規模の増大を抑制しつつ、ゲート信号におけるノイズが抑制されるゲート信号線駆動回路、及び、それを用いた表示装置の提供にある。
【課題を解決するための手段】
【０００９】
（１）上記課題を解決するために、本発明に係るゲート信号線駆動回路は、所定の周期でありかつ互いに位相が異なるとともに順番にハイ電圧になる２ｎ相（ｎは２以上の自然数）のクロック信号が、順方向走査においては前記順番と正順に、逆方向走査においては前記順番と逆順に、それぞれ入力される２ｎ本のクロック信号線を備えるとともに、前記２ｎ本のクロック信号線の少なくとも一部が接続されるとともに、信号ハイ期間にハイ電圧になり、前記信号ハイ期間以外の期間である信号ロー期間にロー電圧になるゲート信号を、出力端子より出力する、基本回路を、複数備える、ゲート信号線駆動回路において、各前記基本回路は、前記２ｎ本のクロック信号線のいずれかのクロック信号線が入力側に接続されるとともに、オン状態にあっては、該クロック信号線に印加される電圧を前記出力端子に印加する、ハイ電圧印加スイッチング回路と、前記ハイ電圧印加スイッチング回路のスイッチにオフ電圧を印加するオフ信号印加スイッチング回路と、を備え、前記オフ信号印加スイッチング回路のスイッチに、該クロック信号線に入力されるクロック信号に対して逆相となるクロック信号が入力されるクロック信号線が接続される、ことを特徴とする。
【００１０】
（２）上記（１）に記載のゲート信号線駆動回路であって、前記複数の基本回路は、各前記基本回路の前記ハイ電圧印加スイッチング回路に、前記２ｎ本のクロック信号線のうち１本のクロック信号線が前記順番に繰り返して接続されており、各前記基本回路は、前記ハイ電圧印加スイッチング回路のスイッチにオン電圧を印加するオン信号印加回路を、さらに備え、前記オン信号印加回路は、該基本回路より前記順番を逆順に遡って（ｎ−１）番目までのうち１の基本回路のゲート信号と、該基本回路より前記順番を正順に先行して（ｎ−１）番目までのうち１の基本回路のゲート信号と、が入力され、該ゲート信号のいずれかがハイ電圧になるタイミングで、それぞれオンされていてもよい。
【００１１】
（３）上記（１）に記載のゲート信号線駆動回路であって、各前記基本回路は、ロー電圧を前記出力端子に印加するロー電圧印加スイッチング回路を、さらに備え、前記ロー電圧印加スイッチング回路は、前記出力端子に対して並列に接続されるとともにそれぞれが前記出力端子にロー電圧を印加するロー電圧印加スイッチング素子を複数備え、各前記ロー電圧印加スイッチング素子のスイッチに、前記ハイ電圧印加スイッチング回路に接続されるクロック信号線ではない他のクロック信号線のいずれかが、接続されていてもよい。
【００１２】
（４）上記（２）に記載のゲート信号線駆動回路であって、各前記基本回路は、ロー電圧を前記出力端子に印加するロー電圧印加スイッチング回路を、さらに備え、前記ロー電圧印加スイッチング回路は、前記出力端子に対して並列に接続されるとともにそれぞれが前記出力端子にロー電圧を印加するロー電圧印加スイッチング素子を複数備え、１の前記ロー電圧印加スイッチング素子のスイッチに、前記信号ロー期間に応じてオン電圧になるとともに、該ゲート信号のいずれかがハイ電圧になるタイミングに応じてオフ電圧となる、制御信号が印加されてもよい。
【００１３】
（５）上記（４）に記載のゲート信号線駆動回路であって、該基本回路より前記順番の逆順に遡って（ｎ−１）番目までのうち１の基本回路のゲート信号と、該基本回路より前記順番の正順に先行して（ｎ−１）番目までのうち１の基本回路のゲート信号とのいずれかによって、前記制御信号はオフ電圧となってもよい。
【００１４】
（６）上記（４）又は（５）に記載のゲート信号線駆動回路であって、各前記基本回路は、前記ハイ電圧印加スイッチ回路のスイッチに対して、前記オフ信号印加スイッチング回路と並列に接続される第２オフ信号印加スイッチング回路を、さらに備え、前記第２オフ信号印加スイッチング回路のスイッチに、前記制御信号が印加されてもよい。
【００１５】
（７）本発明に係るゲート信号線駆動回路は、所定の周期でありかつ互いに位相が異なるとともに順番にハイ電圧になる４相のクロック信号が、順方向走査においては前記順番と正順に、逆方向走査においては前記順番と逆順に、それぞれ入力される４本のクロック信号線を備えるとともに、前記４本のクロック信号線が接続されるとともに、信号ハイ期間にハイ電圧になり、前記信号ハイ期間以外の期間である信号ロー期間にロー電圧になるゲート信号を、出力端子より出力する、基本回路を、複数備える、ゲート信号線駆動回路において、各前記基本回路は、前記４本のクロック信号線のいずれかのクロック信号線が入力側に接続されるとともに、オン状態にあっては、該クロック信号線に印加される電圧を前記出力端子に印加する、ハイ電圧印加スイッチング回路と、前記ハイ電圧印加スイッチング回路のスイッチにオフ電圧を印加するオフ信号印加スイッチング回路と、を備え、前記オフ信号印加スイッチング回路のスイッチに、該クロック信号線に入力されるクロック信号に対して逆相となるクロック信号が入力されるクロック信号線が接続される、ことを特徴としてもよい。
【００１６】
（８）上記（７）に記載のゲート信号線駆動回路であって、前記複数の基本回路は、各前記基本回路の前記ハイ電圧印加スイッチング回路に、前記４本のクロック信号線のうち１本のクロック信号線が前記順番に繰り返して接続されており、各前記基本回路は、前記ハイ電圧印加スイッチング回路のスイッチにオン電圧を印加するオン信号印加回路を、さらに備え、前記オン信号印加回路は、該基本回路の前段の基本回路のゲート信号と、該基本回路の後段の基本回路のゲート信号と、が入力され、該ゲート信号のいずれかがハイ電圧になるタイミングで、それぞれオンされてもよい。
【００１７】
（９）上記（７）に記載のゲート信号線駆動回路であって、各前記基本回路は、ロー電圧を前記出力端子に印加するロー電圧印加スイッチング回路を、さらに備え、前記ロー電圧印加スイッチング回路は、前記出力端子に対して並列に接続されるとともにそれぞれが前記出力端子にロー電圧を印加するロー電圧印加スイッチング素子を３つ備え、各前記ロー電圧印加回路素子のスイッチに、前記ハイ電圧印加スイッチング回路に接続されるクロック信号線ではない他のクロック信号線のいずれかが、接続されてもよい。
【００１８】
（１０）上記（８）に記載のゲート信号線駆動回路であって、各前記基本回路は、ロー電圧を前記出力端子に印加するロー電圧印加スイッチング回路を、さらに備え、前記ロー電圧印加スイッチング回路は、前記出力端子に対して並列に接続されるとともにそれぞれが前記出力端子にロー電圧を印加するロー電圧印加スイッチング素子を複数備え、１の前記ロー電圧印加スイッチング素子のスイッチに、前記信号ロー期間に応じてオン電圧になるとともに、該ゲート信号のいずれかがハイ電圧になるタイミングに応じてオフ電圧となる、制御信号が印加されてもよい。
【００１９】
（１１）上記（１０）に記載のゲート信号線駆動回路であって、各前記基本回路の前記オン信号印加回路は、該基本回路の前記前段の基本回路のゲート信号と、該基本回路の後段の基本回路のゲート信号とのいずれかによって、前記制御信号はオフ電圧となってもよい。
【００２０】
（１２）上記（１０）又は（１１）に記載のゲート信号線駆動回路であって、各前記基本回路は、前記ハイ電圧印加スイッチ回路のスイッチに対して、前記オフ信号印加スイッチング回路と並列に接続される第２オフ信号印加スイッチング回路を、さらに備え、前記第２オフ信号印加スイッチング回路のスイッチに、前記制御信号が印加されてもよい。
【００２１】
（１３）上記（１０）又は（１１）に記載のゲート信号線駆動回路であって、各前記基本回路は、前記ハイ電圧印加スイッチ回路のスイッチに対して、前記オフ信号印加スイッチング回路と並列に接続されるとともに、直列に接続される第１及び第２のスイッチング素子を備える、第２オフ信号印加スイッチング回路を、さらに備え、前記第１のスイッチング素子のスイッチに、該基本回路の前段の基本回路の前記制御信号が、前記第２のスイッチング素子のスイッチに、該基本回路の後段の基本回路の前記制御信号が、印加されてもよい。
【００２２】
（１４）上記（１０）又は（１１）に記載のゲート信号線駆動回路であって、各前記基本回路は、前記ハイ電圧印加スイッチング回路に接続されるクロック信号線ではない他のクロック信号線と接続されるとともに、前記制御信号の電圧を昇圧する、チャージポンプ回路を、さらに備えていてもよい。
【００２３】
（１５）本発明に係る表示装置は、上記（１）乃至（１４）のいずれかに記載のゲート信号線駆動回路を備える表示装置であってもよい。
【発明の効果】
【００２４】
本発明により、回路規模の増大を抑制しつつ、ゲート信号におけるノイズが抑制されるゲート信号線駆動回路、及び、それを用いた表示装置が提供される。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施形態に係る液晶表示装置の全体斜視図である。
【図２】本発明の実施形態に係る液晶表示装置の構成を示すブロック構成図である。
【図３】本発明の実施形態に係るＴＦＴ基板の等価回路の概念図である。
【図４】本発明の第１の実施形態に係るシフトレジスタ回路のブロック図である。
【図５】本発明の第１の実施形態に係るシフトレジスタ回路のブロック図である。
【図６】本発明の第１の実施形態に係るシフトレジスタ回路のｍ番目の基本回路の回路図である。
【図７】本発明の第１の実施形態に係るシフトレジスタ回路が、順方向走査をする際の駆動を示す図である。
【図８】本発明の第１の実施形態に係るシフトレジスタ回路が、逆方向走査をする際の駆動を示す図である。
【図９】本発明の第２の実施形態に係るシフトレジスタ回路のｍ番目の基本回路の回路図である。
【図１０】本発明の第２の実施形態に係るシフトレジスタ回路が、順方向走査をする際の駆動を示す図である。
【図１１】本発明の第３の実施形態に係るシフトレジスタ回路のブロック図である。
【図１２】本発明の第３の実施形態に係るシフトレジスタ回路のｍ番目の基本回路の回路図である。
【図１３】本発明の第３の実施形態に係るシフトレジスタ回路が、順方向走査をする際の駆動を示す図である。
【図１４】本発明の第４の実施形態に係るシフトレジスタ回路のｍ番目の基本回路の回路図である。
【図１５】本発明の実施形態に係る他の一例を示す液晶表示装置に備えられるＴＦＴ基板の等価回路の概念図である。
【発明を実施するための形態】
【００２６】
［第１の実施形態］
本発明の第１の実施形態に係る表示装置は、たとえば、ＩＰＳ（In-Plane Switching）方式の液晶表示装置であって、図１に示す液晶表示装置の全体斜視図の通り、ＴＦＴ（Thin Film Transistor）基板１０２と、当該ＴＦＴ基板１０２に対向し、カラーフィルタが設けられたフィルタ基板１０１と、当該両基板に挟まれた領域に封入された液晶材料と、ＴＦＴ基板１０２のフィルタ基板１０１側と反対側に接して位置するバックライト１０３と、を含んで構成されている。ここで、ＴＦＴ基板１０２には、後述する通り、ゲート信号線１０５、映像信号線１０７、画素電極１１０、コモン電極１１１、及び、ＴＦＴ１０９などが配置される（図３参照）。
【００２７】
図２は、当該実施形態に係る液晶表示装置の構成を示すブロック構成図である。ＴＦＴ基板１０２に、ＦＰＣ１３６（フレキシブルプリント基板）が圧着により接続されており、ＦＰＣ１３６を介して、外部より制御信号がＴＦＴ基板１０２に入力される。
【００２８】
ＴＦＴ基板１０２に、表示部１２０、ドライバＩＣ１３４、ＲＧＢスイッチ回路１０６、ゲート信号線駆動回路１０４が、備えられている。ゲート信号線駆動回路１０４は、表示部１２０の両側それぞれに、配置されている。ゲート信号線駆動回路１０４は、ドライバＩＣ１３４より制御信号が入力される。
【００２９】
図３は、当該実施形態に係るＴＦＴ基板１０２の等価回路の概念図である。図３において、ＴＦＴ基板１０２には、ゲート信号線駆動回路１０４に接続された多数のゲート信号線１０５が、互いに等間隔をおいて図中横方向に延びている。
【００３０】
ゲート信号線駆動回路１０４には、シフトレジスタ制御回路１１４と、シフトレジスタ回路１１２が備えられており、シフトレジスタ制御回路１１４は、シフトレジスタ回路１１２に対して、後述する制御信号１１５を出力している。なお、シフトレジスタ制御回路１１４は、ドライバＩＣ１３４に内蔵されていてもよく、その場合、ドライバＩＣ１３４より、制御信号１１５がゲート信号線駆動回路１０４に入力される。
【００３１】
シフトレジスタ回路１１２には、複数のゲート信号線１０５それぞれに対応して、基本回路ＳＲが複数備えられている。例えば、ゲート信号線１０５が８００本存在しているとき、同じく、基本回路ＳＲが８００個、シフトレジスタ回路１１２に備えられる。シフトレジスタ制御回路１１４から入力される制御信号１１５により、各基本回路ＳＲは、１フレーム期間のうち、対応するゲート走査期間（信号ハイ期間）にはハイ電圧となり、それ以外の期間（信号ロー期間）にはロー電圧となるゲート信号を、対応するゲート信号線１０５に出力している。
【００３２】
また、ＲＧＢスイッチ回路１０６に接続された多数の映像信号線１０７が互いに等間隔をおいて図中縦方向に延びている。そして、これらゲート信号線１０５及び映像信号線１０７により碁盤状に並ぶ画素領域がそれぞれ区画されている。また、各ゲート信号線１０５と平行にコモン信号線１０８が図中横方向に延びている。
【００３３】
ゲート信号線１０５及び映像信号線１０７により区画される各画素領域の隅には、ＴＦＴ１０９が形成されており、映像信号線１０７と画素電極１１０に接続されている。また、ＴＦＴ１０９のゲート電極は、ゲート信号線１０５と接続されている。各画素領域には、画素電極１１０に対向してコモン電極１１１が形成されている。
【００３４】
以上の回路構成において、各画素回路のコモン電極１１１にコモン信号線１０８を介して基準電圧が印加される。また、ゲート信号線１０５によりＴＦＴ１０９のゲートにゲート電圧が選択的に印加されることにより、ＴＦＴ１０９を流れる電流が制御される。ゲートに選択的にゲート電圧が印加されたＴＦＴ１０９を通じて、映像信号線１０７に供給された映像信号の電圧が選択的に、画素電極１１０に印加される。これにより、画素電極１１０とコモン電極１１１との間に電位差が生じ、液晶分子の配向などを制御し、それにより、バックライト１０３からの光を遮蔽の度合を制御し、画像を表示することとなる。
【００３５】
図３では、簡単の説明のために、シフトレジスタ回路１１２は、図３において、左片側にのみ図示されているが、前述の通り、実際には、シフトレジスタ回路１１２の基本回路ＳＲは、表示領域の左右両側に配置され、例えば、ゲート信号線１０５が８００本あるとすると、両側にそれぞれ複数配置された基本回路ＳＲによって、例えば、左側の基本回路ＳＲは奇数番目の信号線に、右側の基本回路ＳＲは偶数番目の信号線に、それぞれゲート信号を供給している。
【００３６】
図４は、当該実施形態に係るシフトレジスタ回路１１２のブロック図である。前述の通り、シフトレジスタ回路１１２の基本回路ＳＲは表示部１２０の両側に配置され、奇数番目の基本回路ＳＲが図４の左側に、偶数番目の基本回路ＳＲが図４の右側に配置される。基本回路ＳＲは、それぞれ、表示部１２０へゲート信号を出力している。シフトレジスタ回路１１２に入力される制御信号１１５は、４相のクロック信号ＶＣＫｎと、ロー電圧電源線ＶＧＬと、補助信号ＶＳＴである。
【００３７】
ここで、一般に、ｎ相のクロック信号ＶＣＫｎについて説明する。ｎ相のクロック信号ＶＣＫｎは、ともに、所定の周期Ｔで、互いに位相が異なるクロック信号である。クロック信号の周期をＴとして、ｎ相のクロック信号ＶＣＫｎの場合、１周期Ｔは、Ｔ／ｎの期間に細分化することが出来る。Ｔ／ｎの期間を１クロックと呼ぶこととすると、１周期Ｔは、ｎクロックからなっている。
【００３８】
ｎ相のクロック信号ＶＣＫｎは、順番にハイ電圧になるよう、並んでいる。あるクロックを第１クロックとして、第１クロックにハイ電圧となるクロック信号を、クロック信号ＶＣＫ１とする。すると、ある１周期Ｔの期間において、クロック信号ＶＣＫ１，ＶＣＫ２，ＶＣＫ３，・・・ＶＣＫｎは、第１クロック、第２クロック、第３クロック、・・・、第ｎクロックに、順にハイ電圧になっており、この順番に並ぶｎ相のクロック信号を考える。
【００３９】
４相のクロック信号ＶＣＫｎが、４本のクロック信号線ＣＬｎに、それぞれ入力される。各基本回路ＳＲに、４本のクロック信号線ＣＬｎと、ロー電圧電源線ＶＧＬとが、接続されている。また、補助信号ＶＳＴが、１番目の基本回路ＳＲ１の入力端子ＩＮ１に入力される。
【００４０】
ここで、ｍ番目の基本回路をＳＲ（ｍ）と記すと、ｍ番目の基本回路ＳＲ（ｍ）より出力されるゲート信号Ｇｍが、ｍ−１番目の基本回路ＳＲ（ｍ−１）の入力端子ＩＮ２と、ｍ＋１番目の基本回路ＳＲ（ｍ＋１）の入力端子ＩＮ１とに、入力される。
【００４１】
図５は、当該実施形態に係るシフトレジスタ回路１１２のブロック図であるが、説明を簡単とするために、シフトレジスタ回路１１２が、１列に並ぶ８個の基本回路ＳＲによって構成されている場合について表している。
【００４２】
ｍ番目の基本回路ＳＲ（ｍ）について説明する。ｍ番目の基本回路ＳＲ（ｍ）の出力端子ＯＵＴよりゲート信号をＧｍが出力される。ｍ番目の基本回路ＳＲ（ｍ）の入力端子ＩＮ１には、前段であるｍ−１番目の基本回路ＳＲ（ｍ−１）のゲート信号Ｇｍ−１が、入力端子ＩＮ２には、後段であるｍ＋１番目の基本回路ＳＲ（ｍ＋１）のゲート信号Ｇｍ＋１が、それぞれ入力される。なお、１番目の基本回路ＳＲ１の入力端子ＩＮ１と、８番目の基本回路ＳＲ８の入力端子ＩＮ２とに、補助信号ＶＳＴが入力される。
【００４３】
ｍを４で割った余りをｋとすると（ただし、割り切れる場合には４）、すなわち、ｋ＝｛（ｍ−１）ｍｏｄ４｝＋１、とすると、４本のクロック信号線ＣＬｎのうち、接続されるクロック信号線ＣＬｋから入力されるクロック信号をＣＫ（ｍ）と記す。同様に、クロック信号線ＣＬｋ＋１，ＣＬｋ＋２，ＣＬｋ＋３から入力されるクロック信号が、それぞれ、ＣＫ（ｍ＋１），ＣＫ（ｍ＋２），ＣＫ（ｍ＋３）と記す。なお、ＣＬｎのｎの値が１から４以外の整数である場合については、ＣＬｎ−４＝ＣＬｎ＝ＣＬｎ＋４の関係により、１以上４以下の整数となるよう換算すればよい。
【００４４】
ゲート信号線駆動回路１０４は、双方向の走査が可能であり、順方向走査を行うのか、逆方向走査を行うのかは、４本のクロック信号線ＣＬｎに入力される４相のクロック信号ＶＣＫｎによって制御される。順方向走査を行う場合には、時間経過とともに順番にハイ電圧になる４相のクロック信号ＶＣＫ１，ＶＣＫ２，ＶＣＫ３，ＶＣＫ４が、この順番と正順に、４本のクロック信号線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４に入力される。図５には、４本のクロック信号線ＣＬｎに、４相のクロック信号ＶＣＫｎが、クロック信号の順番と正順に入力される場合について、すなわち、順方向走査を行う場合について、示している。逆方向走査を行う場合には、４相のクロック信号ＶＣＫ１，ＶＣＫ２，ＶＣＫ３，ＶＣＫ４が、この順番と逆順に、４本のクロック信号線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４に入力される。すなわち、クロック信号線ＣＬ１にクロック信号ＶＣＫ４が、クロック信号線ＣＬ２にクロック信号ＶＣＫ３が、クロック信号線ＣＬ３にクロック信号ＶＣＫ２が、クロック信号線ＣＬ１にクロック信号ＶＣＫ４が、それぞれ入力される。
【００４５】
図６は、当該実施形態に係るシフトレジスタ回路１１２のｍ番目の基本回路ＳＲ（ｍ）の回路図である。
【００４６】
本発明の特徴は、ハイ電圧印加スイッチング回路（トランジスタＴ４）のスイッチ（ゲート）に印加されるノードＮＡを、クロック信号ＣＫ（ｍ＋２）によって制御されるオフ信号印加スイッチング回路（トランジスタＴ３）が、オフ電圧にするところにある。クロック信号ＣＫ（ｍ＋２）は、クロック信号ＣＫ（ｍ）の逆相となるクロック信号である。ゲート信号線駆動回路１０４が、順方向走査する場合であっても、逆方向走査する場合であっても、クロック信号ＣＫ（ｍ）がハイ電圧となり、出力するゲート信号Ｇｍがハイ電圧となってから、クロック信号の半周期（Ｔ／２）、すなわち、２クロック後に、クロック信号ＣＫ（ｍ＋２）がハイ電圧となるので、どちらの方向に走査する場合であっても、クロック信号ＣＫ（ｍ＋２）によって、オフ信号印加スイッチング回路を制御することができる。
【００４７】
接続されるクロック信号線に印加されるクロック信号の電圧を、出力端子ＯＵＴに印加するハイ電圧印加スイッチング回路とは、トランジスタＴ４であり、ハイ電圧印加スイッチング回路（トランジスタＴ４）のスイッチ（ゲート）に印加される電圧がノードＮＡである。ノードＮＡがハイ電圧のとき、トランジスタＴ４はオン状態である。トランジスタＴ４の入力側に、クロック信号ＣＫ（ｍ）が入力されるので、オン状態となっているトランジスタＴ４は、クロック信号ＣＫ（ｍ）の電圧を、出力端子ＯＵＴに印加する。
【００４８】
オフ電圧であるロー電圧をノードＮＡに印加するオフ信号印加スイッチング回路とは、トランジスタＴ３であり、トランジスタＴ３のゲートに、クロック信号ＣＫ（ｍ＋２）が入力される。トランジスタＴ３の入力側は、ロー電圧電源線ＶＧＬが接続され、クロック信号ＣＫ（ｍ＋２）がハイ電圧となるとき、トランジスタＴ３はオン状態となり、オン状態のトランジスタＴ３は、ロー電圧電源線ＶＧＬのロー電圧をノードＮＡに印加する。
【００４９】
オン電圧であるハイ電圧をノードＮＡに印加するオン信号印加回路１２とは、ノードＮＡに対して並列に接続される２個のトランジスタＴ１，Ｔ２である。トランジスタＴ１，Ｔ２は、ともに、ダイオード接続されており、それぞれに入力されるゲート信号Ｇｍ−１，Ｇｍ＋１がハイ電圧となるとき、トランジスタＴ１，Ｔ２は、それぞれ、ハイ電圧をノードＮＡに印加する。
【００５０】
ロー電圧を出力端子ＯＵＴに印加するロー電圧印加スイッチング回路１１とは、出力端子ＯＵＴに対して並列に接続される３個のロー電圧印加スイッチング素子（トランジスタＴ５，Ｔ６，Ｔ７）である。トランジスタＴ５，Ｔ６，Ｔ７のゲートに、それぞれ、クロック信号ＣＫ（ｍ＋１），ＣＫ（ｍ＋２），ＣＫ（ｍ＋３）が入力される。すなわち、３個のトランジスタＴ５，Ｔ６、Ｔ７のゲートには、ハイ電圧印加スイッチング回路に入力されるクロック信号ＣＫ（ｍ）以外のクロック信号のいずれかが入力される。トランジスタＴ５，Ｔ６，Ｔ７の入力側は、ともに、ロー電圧電源線ＶＧＬが接続され、クロック信号ＣＫ（ｍ＋１），ＣＫ（ｍ＋２），ＣＫ（ｍ＋３）がそれぞれハイ電圧となるとき、トランジスタＴ５，Ｔ６，Ｔ７はそれぞれオン状態となり、オン状態のトランジスタＴ５，Ｔ６，Ｔ７はそれぞれ、ロー電圧電源線ＶＧＬのロー電圧を、出力端子ＯＵＴに印加する。
【００５１】
図７は、当該実施形態に係るシフトレジスタ回路１１２が、順方向走査をする際の駆動を示す図である。図７には、順方向走査をする際に、基本回路ＳＲに入力される入力信号と、基本回路ＳＲのノードＮＡと、基本回路ＳＲからの出力信号であるゲート信号Ｇｍが、時間経過とともに示されている。図に矢印で示す期間（クロック）を、それぞれＰ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５とする。
【００５２】
ここで、入力信号は、補助信号ＶＳＴと、４相のクロック信号ＶＣＫｎである。前述の通り、１番目の基本回路ＳＲ１の入力端子ＩＮ１と、８番目の基本回路ＳＲ８の入力端子ＩＮ２とに、補助信号ＶＳＴが入力される。また、図７には、４本のクロック信号線ＣＬｎに印加される電圧が示されている。
【００５３】
図７は順方向走査をする場合について示してあり、４本のクロック信号線ＣＬｎに、４相のクロック信号ＶＣＫｎが、４相に並ぶ順番と正順に、それぞれ入力されている。例えば、期間Ｐ２にクロック信号線ＣＬ１がハイ電圧になり、期間Ｐ３にクロック信号線ＣＬ２がハイ電圧になり、期間Ｐ４にクロック信号線ＣＬ３がハイ電圧になり、期間Ｐ５にクロック信号線ＣＬ４がハイ電圧になり、期間Ｐ５経過後も、これを繰り返している。
【００５４】
ｍ番目の基本回路ＳＲ（ｍ）に入力される４相のクロック信号ＣＫ（ｍ）は、前述の通り、クロック信号ＣＫ（ｍ）はクロック信号線ＣＬｋより入力されるクロック信号であり、クロック信号ＣＫ（ｍ＋１）はクロック信号線ＣＬｋ＋１より入力されるクロック信号であり、クロック信号ＣＫ（ｍ＋２）はクロック信号線ＣＬｋ＋２より入力されるクロック信号であり、クロック信号ＣＫ（ｍ＋３）はクロック信号線ＣＬｋ＋３より入力されるクロック信号である。ここで、前述の通り、ｋ＝｛（ｍ−１）ｍｏｄ４｝＋１，ＣＬｋ−４＝ＣＬｋ＝ＣＬｋ＋４である。すなわち、クロック信号線ＣＬ１の電圧は、１番目及び５番目の基本回路ＳＲのクロック信号ＣＫ（ｍ）を、クロック信号線ＣＬ２の電圧は、２番目及び６番目の基本回路ＳＲのクロック信号ＣＫ（ｍ）を、クロック信号線ＣＬ３の電圧は、３番目及び７番目の基本回路ＳＲのクロック信号ＣＫ（ｍ）を、クロック信号線ＣＬ４の電圧は、４番目及び８番目の基本回路ＳＲのクロック信号ＣＫ（ｍ）を、それぞれ示している。
【００５５】
ここで、８個の基本回路ＳＲのハイ電圧印加スイッチング回路（トランジスタＴ４）の入力側に接続されるクロック信号線ＣＬｎについて、説明する。一般に、ｍ番目の基本回路ＳＲ（ｍ）のトランジスタＴ４に入力されるクロック信号は、クロック信号ＣＫ（ｍ）であり、クロック信号ＣＫ（ｍ）が入力されるクロック信号線はクロック信号線ＣＬｋである。すなわち、１番目から８番目までの８個の基本回路ＳＲのトランジスタＴ４の入力側に接続されるクロック信号線ＣＬｎは、順に、クロック信号線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４，ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４である。すなわち、クロック信号ＶＣＫ１，ＶＣＫ２，ＶＣＫ３，ＶＣＫ４，と、順番にハイ電圧になる４相のクロック信号ＶＣＫｎがあり、順方向走査においてはこの順番と正順に（この順番に従って）、それぞれ入力される、クロック信号線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４という４本のクロック信号線ＣＬｎがある。８個の基本回路ＳＲのハイ電圧印加スイッチング回路に、この順番に従って、順に、４本のクロック信号線ＣＬｎが接続されており、この順番に従って、８個の基本回路ＳＲを、１番目から８番目まで番号付けすることが出来る。一度、このように番号付けを行うと、ｍ番目の基本回路ＳＲ（ｍ）にとって、前段の基本回路ＳＲとは、番号の１つ小さい、ｍ−１番目の基本回路ＳＲ（ｍ−１）を指しているし、後段の基本回路ＳＲとは、番号の１つ大きい、ｍ＋１番目の基本回路ＳＲ（ｍ＋１）を指すこととなる。
【００５６】
以下、図７に示す各信号の時間変化とともに、順方向走査がされる際の、８個の基本回路ＳＲの動作について説明する。
【００５７】
期間Ｐ１より前の期間において、８個の基本回路ＳＲそれぞれのノードＮＡは、ロー電圧に維持されている。すなわち、期間Ｐ１の始まりの時刻において、８個の基本回路ＳＲそれぞれのノードＮＡは、ロー電圧である。
【００５８】
期間Ｐ１に、クロック信号線ＣＬ４がハイ電圧となっており、他のクロック信号線ＣＬｎはロー電圧である。そして、期間Ｐ１の途中にある時刻で、補助信号ＶＳＴが、ロー電圧からハイ電圧に変化している。この時刻において、１番目の基本回路ＳＲ１の入力端子ＩＮ１と８番目の基本回路ＳＲ８の入力端子ＩＮ２が、ロー電圧からハイ電圧に変化し、１番目の基本回路ＳＲ１において、トランジスタＴ１がオンされ、オン状態のトランジスタＴ１は、ノードＮＡにハイ電圧を印加する。同様に、８番目の基本回路ＳＲ８において、トランジスタＴ２がオンされ、オン状態のトランジスタＴ２は、ノードＮＡにハイ電圧を印加する。よって、図７には、１番目の基本回路ＳＲ１と８番目の基本回路ＳＲ８のノードＮＡは、ともに、この時刻にロー電圧からハイ電圧に変化する状態が示されている。
【００５９】
期間Ｐ１に、クロック信号線ＣＬ４に入力されるクロック信号ＶＣＫ４がハイ電圧となっており、これに対応するクロック信号は、１番目の基本回路ＳＲ１において、クロック信号ＣＫ（ｍ＋３）であり、８番目の基本回路ＳＲ８において、クロック信号ＣＫ（ｍ）である。すなわち、期間Ｐ１に、１番目の基本回路ＳＲ１において、トランジスタＴ７がオン状態となっており、オン状態のトランジスタＴ７は、出力端子ＯＵＴに、ロー電圧電源線ＶＧＬのロー電圧を印加している。また、期間Ｐ１に、８番目の基本回路ＳＲ８において、トランジスタＴ４に入力されるクロック信号ＣＫ（ｍ）がハイ電圧になっている。しかし、期間Ｐ１の始まりの時刻において、ノードＮＡはロー電圧となっており、トランジスタＴ４はオフ状態となっており、オフ状態のトランジスタＴ４は、クロック信号ＣＫ（ｍ）のハイ電圧を出力端子ＯＵＴに印加しない。その後、期間Ｐ１の途中の時刻で、ノードＮＡはロー電圧からハイ電圧に変化する。その際、トランジスタＴ４の入力側はクロック信号ＣＫ（ｍ）のハイ電圧であり、トランジスタＴ４のゲートが、ロー電圧からハイ電圧に変化しても、トランジスタＴ４がオン状態になるまでには有限の時間がかかり、トランジスタＴ４が出力端子ＯＵＴにクロック信号ＣＫ（ｍ）のハイ電圧を十分に印加するには至らない。よって、８個の基本回路ＳＲが出力するゲート信号Ｇｍは、期間Ｐ１において、すべてロー電圧である。
【００６０】
期間Ｐ２に、クロック信号線ＣＬ１に入力されるクロック信号ＶＣＫ１がハイ電圧となっており、これに対応するクロック信号は、１番目の基本回路ＳＲ１において、クロック信号ＣＫ（ｍ）であり、８番目の基本回路ＳＲ８において、クロック信号ＣＫ（ｍ＋１）である。そして、期間Ｐ２に、補助信号ＶＳＴがロー電圧となっており、１番目の基本回路ＳＲ１のトランジスタＴ１と８番目の基本回路ＳＲ８のトランジスタＴ２は、ともにオフ状態である。しかし、１番目の基本回路ＳＲ１及び８番目の基本回路ＳＲ８のノードＮＡは、その後も、ともにハイ電圧で維持される。
【００６１】
１番目の基本回路ＳＲ１において、期間Ｐ２に、クロック信号ＣＫ（ｍ）がハイ電圧となり、オン状態のトランジスタＴ４は、クロック信号ＣＫ（ｍ）のハイ電圧を出力端子ＯＵＴに印加する。よって、１番目の基本回路ＳＲ１が出力端子ＯＵＴより出力するゲート信号Ｇ１は、期間Ｐ２にハイ電圧となる。
【００６２】
また、期間Ｐ２に、他のクロック信号ＣＫ（ｍ＋１），ＣＫ（ｍ＋２），ＣＫ（ｍ＋３）はともに、ロー電圧となっており、ロー電圧印加スイッチング回路１１の３個のトランジスタＴ５，Ｔ６，Ｔ７はともにオフ状態となっており、オフ状態の３個のトランジスタＴ５，Ｔ６，Ｔ７は、ともに、ロー電圧電源線ＶＧＬのロー電圧を出力端子ＯＵＴに印加していない。
【００６３】
ここで、実際には、トランジスタＴ１，Ｔ２に、閾値電圧Ｖｔｈが存在するために、期間Ｐ１において、ノードＮＡは、入力される補助信号ＶＳＴの電圧から、トランジスタＴ１の閾値電圧Ｖｔｈを減じた電圧となってしまう。この電圧では、期間Ｐ２において、トランジスタＴ４を十分にオンすることが出来ない場合もあり得るので、トランジスタＴ４のゲートと出力側の間には、寄生容量Ｃ（図示せず）が発生するように、基本回路ＳＲのトランジスタＴ４は形成されている。期間Ｐ１に、ノードＮＡの電圧はハイ電圧となっており、この電圧が寄生容量Ｃに充電されている。期間Ｐ２の始まりの時刻において、ノードＮＡはハイ電圧に維持され、トランジスタＴ４はオン状態で維持される。オン状態のトランジスタＴ４の入力側に、ハイ電圧となるクロック信号ＣＫ（ｍ）が入力され、トランジスタＴ４はハイ電圧を出力側に印加する。その際、寄生容量Ｃの容量カップリングにより、出力側の電圧に寄生容量Ｃの電圧を加えた電圧に、ノードＮＡは昇圧される。これは、ブートストラップ電圧と呼ばれている。これにより、トランジスタＴ４は十分にオン状態となり、出力端子ＯＵＴより出力されるゲート信号Ｇ１は、入力されるクロック信号ＣＫ（ｍ）のハイ電圧とほぼ同電圧に昇圧される。図７には、例えば期間Ｐ２に、１番目の基本回路ＳＲ１のノードＮＡが、クロック信号線ＣＬ１がハイ電圧となっている期間に、さらにハイ電圧となっている状態が示されている。なお、トランジスタＴ４において、ゲートと出力側の間に生じる寄生容量が大きく、ゲートと入力側の間に生じる寄生容量が小さくなるよう、トランジスタＴ４が形成されるのが望ましい。また、ゲートと出力側の間に存在する寄生容量が十分に大きくない場合は、ゲートと出力側の間に、容量を配置してやればよい。
【００６４】
一方、８番目の基本回路ＳＲ８において、期間Ｐ２に、クロック信号ＣＫ（ｍ）はロー電圧となっており、クロック信号ＣＫ（ｍ＋１）がハイ電圧となっている。このとき、オン状態のトランジスタＴ４は、クロック信号ＣＫ（ｍ）のロー電圧を出力端子ＯＵＴに印加する。さらに、クロック信号ＣＫ（ｍ＋１）がハイ電圧となっており、トランジスタＴ５はオン状態となり、オン状態のトランジスタＴ５は、ロー電圧電源線ＶＧＬのロー電圧を出力端子ＯＵＴに印加する。すなわち、２個のトランジスタＴ４，Ｔ５が、ロー電圧を出力端子ＯＵＴに印加しており、出力端子ＯＵＴより出力されるゲート信号Ｇ８はロー電圧である。
【００６５】
以上により、期間Ｐ２において、１番目の基本回路ＳＲ１より出力されるゲート信号Ｇ１のみがハイ電圧となっており、他の基本回路ＳＲより出力されるゲート信号Ｇｍは、ロー電圧に維持されている。さらに、１番目の基本回路ＳＲ１より出力されるゲート信号Ｇ１は、２番目の基本回路ＳＲ２の入力端子ＩＮ１に入力されており、期間Ｐ２に、２番目の基本回路ＳＲ２において、トランジスタＴ１はオン状態となっており、オン状態のトランジスタＴ１は、ハイ電圧をノードＮＡに印加する。
【００６６】
期間Ｐ３に、クロック信号線ＣＬ２に入力されるクロック信号ＶＣＫ２がハイ電圧となっており、これに対応するクロック信号は、１番目の基本回路ＳＲ１において、クロック信号ＣＫ（ｍ＋１）であり、２番目の基本回路ＳＲ２において、クロック信号ＣＫ（ｍ）であり、８番目の基本回路ＳＲ８において、クロック信号ＣＫ（ｍ＋２）である。
【００６７】
２番目の基本回路ＳＲ２において、期間Ｐ２に、入力端子ＩＮ１より入力されるゲート信号Ｇ１がハイ電圧となっており、トランジスタＴ１がオン状態となっており、オン状態のトランジスタＴ１がノードＮＡにハイ電圧を印加する。ノードＮＡがハイ電圧になっており、トランジスタＴ４はオン状態となっている。よって、期間Ｐ２における１番目の基本回路ＳＲ１の動作と同様に、２番目の基本回路ＳＲ２において、期間Ｐ３に、オン状態のトランジスタＴ４は、クロック信号ＣＫ（ｍ）のハイ電圧を出力端子ＯＵＴに印加し、２番目の基本回路ＳＲ２が出力端子ＯＵＴより出力するゲート信号Ｇ２は、期間Ｐ３にハイ電圧となる。同様に、２番目の基本回路ＳＲ２において、期間Ｐ３に、他のクロック信号ＣＫ（ｍ＋１），ＣＫ（ｍ＋２），ＣＫ（ｍ＋３）はともに、ロー電圧となっており、ロー電圧印加スイッチング回路１１の３個のトランジスタＴ５，Ｔ６，Ｔ７はともにオフ状態となっており、オフ状態の３個のトランジスタＴ５，Ｔ６，Ｔ７は、ともに、ロー電圧電源線ＶＧＬのロー電圧を出力端子ＯＵＴに印加していない。
【００６８】
１番目の基本回路ＳＲ１において、期間Ｐ３に、入力端子ＩＮ２より入力されるゲート信号Ｇ２がハイ電圧となっており、トランジスタＴ２がオン状態となっており、オン状態のトランジスタＴ２がノードＮＡにハイ電圧を印加し、ノードＮＡはハイ電圧で維持される。ノードＮＡがハイ電圧に維持され、トランジスタＴ４がオン状態に維持されているが、トランジスタＴ４に入力されるクロック信号ＣＫ（ｍ）は期間Ｐ３にロー電圧となっており、オン状態のトランジスタＴ４は、クロック信号ＣＫ（ｍ）のロー電圧を出力端子ＯＵＴに印加する。また、１番目の基本回路ＳＲ１において、期間Ｐ３に、クロック信号ＣＫ（ｍ＋１）がハイ電圧となっており、トランジスタＴ５がオン状態となっており、オン状態のトランジスタＴ５は、ロー電圧電源線ＶＧＬのロー電圧を出力端子ＯＵＴに印加する。すなわち、１番目の基本回路ＳＲ１は、期間Ｐ２にハイ電圧となるゲート信号Ｇ１を出力する。そして、期間Ｐ３に、入力端子ＩＮ２に入力されるゲート信号Ｇ２はハイ電圧となっているにもかかわらず、ゲート信号Ｇ１は期間Ｐ３にロー電圧となっている。それゆえ、１番目の基本回路ＳＲ１は、期間Ｐ２を信号ハイ期間とし、それ以外の期間を信号ロー期間とするゲート信号Ｇ１を、出力端子ＯＵＴより出力している。
【００６９】
期間Ｐ４に、クロック信号線ＣＬ３に入力されるクロック信号ＶＣＫ３がハイ電圧となっており、１番目の基本回路ＳＲ１において、これに対応するクロック信号はクロック信号ＣＫ（ｍ＋２）である。前述の通り、クロック信号ＶＣＫ３は、クロック信号ＶＣＫ１の逆相となるクロック信号であり、同様に、クロック信号ＣＫ（ｍ＋２）は、クロック信号ＣＫ（ｍ）の逆相となるクロック信号である。
【００７０】
１番目の基本回路ＳＲ１において、オフ信号印加スイッチング回路であるトランジスタＴ３のゲートに印加されるクロック信号ＣＫ（ｍ＋２）が、期間Ｐ４の始まりの時刻に、ロー電圧からハイ電圧に変化し、トランジスタＴ３はオンされ、オン状態のトランジスタＴ３はロー電圧をノードＮＡに印加する。その結果、ノードＮＡは、期間Ｐ４の始まりの時刻に、ハイ電圧からロー電圧に変化する。ノードＮＡがロー電圧となっているとき、トランジスタＴ４はオフ状態となっている。図７には、１番目の基本回路ＳＲ１のノードＮＡが、期間Ｐ４の始まりの時刻に、ハイ電圧からロー電圧に変化している状態が示されている。なお、同様に、８番目の基本回路ＳＲ８においても、クロック信号ＣＫ（ｍ＋２）が、期間Ｐ３の始まりの時刻に、ロー電圧からハイ電圧に変化するので、ノードＮＡは、期間Ｐ３の始まりの時刻に、ハイ電圧からロー電圧に変化する。
【００７１】
また、１番目の基本回路ＳＲ１において、期間Ｐ４に、ゲートにクロック信号ＣＫ（ｍ＋２）が入力されるトランジスタＴ６がオン状態となっており、オン状態のトランジスタＴ６はロー電圧を出力端子ＯＵＴに印加する。
【００７２】
同様に、１番目の基本回路ＳＲ１において、期間Ｐ５に、ゲートにクロック信号ＣＫ（ｍ＋３）が入力されるトランジスタＴ７がオン状態となっており、オン状態のトランジスタＴ７はロー電圧を出力端子ＯＵＴに印加する。
【００７３】
さらに、期間Ｐ５経過後も、４相のクロック信号ＣＫ（ｍ），ＣＫ（ｍ＋１），ＣＫ（ｍ＋２），ＣＫ（ｍ＋３）は、この順番の正順に、ハイ電圧となるのを繰り返す。クロック信号ＣＫ（ｍ＋１）がハイ電圧となっているとき、トランジスタＴ５はオン状態になっており、オン状態のトランジスタＴ５はロー電圧を出力端子ＯＵＴに印加する。クロック信号ＣＫ（ｍ＋２）がハイ電圧となっているとき、トランジスタＴ６はオン状態になっており、オン状態のトランジスタＴ６は、ロー電圧を出力端子ＯＵＴに印加する。クロック信号ＣＫ（ｍ＋３）がハイ電圧となっているとき、トランジスタＴ７はオン状態になっており、オン状態のトランジスタＴ７は、ロー電圧を出力端子ＯＵＴに印加する。これを繰り返すことにより、信号ロー期間において、ゲート信号Ｇ１が安定的にロー電圧に維持される。
【００７４】
また、クロック信号ＣＫ（ｍ＋２）がハイ電圧となっているとき、トランジスタＴ３はオン状態になっており、オン状態のトランジスタＴ３は、ロー電圧をノードＮＡに印加する。ノードＮＡは、クロック信号ＣＫ（ｍ＋２）がハイ電圧となる毎に、ロー電圧電源線ＶＧＬと接続されるので、信号ロー期間に応じて、ノードＮＡが安定的にロー電圧に維持され、トランジスタＴ４が安定的にオフ状態に維持される。その結果、信号ロー期間に、トランジスタＴ４が、クロック信号ＣＫ（ｍ）のハイ電圧を出力端子ＯＵＴに印加するのが抑制され、信号ロー期間におけるゲート信号Ｇｍのノイズが軽減される。
【００７５】
ここで、例えば特許文献２に記載のシフトレジスタ回路のように、ｍ番目の基本回路ＳＲ（ｍ）において、オフ信号印加スイッチング回路であるトランジスタＴ３を、ｍ−２番目の基本回路ＳＲ（ｍ−２）が出力するゲート信号Ｇｍ−２及びｍ＋２番目の基本回路ＳＲ（ｍ＋２）が出力するゲート信号Ｇｍ＋２によってオンし、オン状態となるトランジスタＴ３がノードＮＡにロー電圧を印加する場合を、図６に示す基本回路ＳＲと比較する。ゲート信号Ｇｍは、一般に、１フレーム期間において、１期間（クロック）のみハイ電圧となっており、この場合、信号ロー期間を通じて、トランジスタＴ３をオン状態に維持するために、保持容量が必要となる。２個のゲート信号Ｇｍ−２，Ｇｍ＋２のうち、いずれか後にハイ電圧となるゲート信号のハイ電圧によって、保持容量はハイ電圧に充電される。一度、保持容量に充電されるハイ電圧が、信号ロー期間を通じて、トランジスタＴ３のゲートに印加され、トランジスタＴ３がオン状態に維持される。しかし、時間経過とともに、保持容量に充電される電圧が低下すると、トランジスタＴ３が安定的にオン状態に維持されず、これに伴い、ノードＮＡが十分にロー電圧に維持されない。その結果、信号ロー期間におけるゲート信号Ｇｍのノイズが増大してしまう。
【００７６】
また、２個のゲート信号Ｇｍ−２，Ｇｍ＋２によって、トランジスタＴ３をオンすることにより、２個のゲート信号Ｇｍ−２，Ｇｍ＋２のいずれかによってもトランジスタＴ３をオンすることが出来るよう、スイッチング素子が２個必要となるところ、図６に示す基本回路ＳＲにおいて、オフ信号印加スイッチング回路は、１個のトランジスタＴ３のみで構成されており、１個のトランジスタＴ３によってノードＮＡの電圧をロー電圧に低下させることが出来る。
【００７７】
なお、ｍ番目の基本回路ＳＲ（ｍ）においても、同様の動作をする。１番目の基本回路ＳＲ１の入力端子ＩＮ１に補助信号ＶＳＴが入力されているが、他のｍ番目の基本回路ＳＲ（ｍ）においては、入力端子ＩＮ１に、ｍ−１番目の基本回路ＳＲ（ｍ−１）が出力するゲート信号Ｇｍ−１が入力される。この点を除いて、ｍ番目の基本回路ＳＲ（ｍ）の動作は、１番目の基本回路ＳＲ１の動作と基本的に同じである。
【００７８】
すなわち、ゲート信号Ｇｍ−１がハイ電圧となることにより、ノードＮＡがハイ電圧となり、トランジスタＴ４がオンされる。次の期間（クロック）に、ｍ番目の基本回路ＳＲ（ｍ）のゲート信号Ｇｍは、ハイ電圧となる。さらに次の期間（クロック）に、ゲート信号Ｇｍ＋１が入力されるが、ノードＮＡはハイ電圧に維持され、ゲート信号Ｇｍはロー電圧となる。さらに次の期間に、クロック信号ＣＫ（ｍ＋２）によって、ノードＮＡはロー電圧となり、トランジスタＴ４はオフされる。その後、信号ロー期間に対応して、ノードＮＡはロー電圧に維持される。
【００７９】
これら動作を、ｍの値が大きくなる順番で、ｍ番目の基本回路ＳＲ（ｍ）が出力するゲート信号Ｇｍが順にハイ電圧となり、ゲート信号線駆動回路１０４は、順方向走査が可能となる。
【００８０】
図８は、当該実施形態に係るシフトレジスタ回路１１２が、逆方向走査をする際の駆動を示す図である。図８には、逆方向走査をする際に、基本回路ＳＲに入力される入力信号と、基本回路ＳＲのノードＮＡと、基本回路ＳＲからの出力信号であるゲート信号Ｇｍが、時間経過とともに示されている。図７と同様に、図に矢印で示す期間（クロック）を、それぞれＰ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５とする。
【００８１】
図８は逆方向走査する場合について示してあり、図７に示す場合と比べて、４本のクロック信号線ＣＬｎに入力される４相のクロック信号ＶＣＫｎが異なっている。例えば、期間Ｐ２にクロック信号線ＣＬ４がハイ電圧になり、期間Ｐ３にクロック信号線ＣＬ３がハイ電圧になり、期間Ｐ４にクロック信号線ＣＬ２がハイ電圧になり、期間Ｐ５にクロック信号線ＣＬ１がハイ電圧になり、期間Ｐ５経過後も、これを繰り返している。
【００８２】
以下、図８に示す各信号の時間変化とともに、逆方向走査がされる際の、８個の基本回路ＳＲの動作について説明する。
【００８３】
期間Ｐ１より前の期間における、８個の基本回路ＳＲのノードＮＡは、図７に示す場合と同じであり、すべてロー電圧に維持されている。すなわち、期間Ｐ１の始まりの時刻において、８個の基本回路ＳＲのノードＮＡは、すべてロー電圧である。
【００８４】
期間Ｐ１に、クロック信号線ＣＬ１に入力されるクロック信号ＶＣＫ４がハイ電圧となっており、これに対応するクロック信号は、８番目の基本回路ＳＲ８において、クロック信号ＣＫ（ｍ＋３）であり、１番目の基本回路ＳＲ１において、クロック信号ＣＫ（ｍ）である。すなわち、図７に示す場合において、１番目の基本回路ＳＲ１及び８番目の基本回路ＳＲ８の状態は、図８に示す場合において、８番目の基本回路ＳＲ８及び１番目の基本回路ＳＲ１の状態と、それぞれ基本的に同じである。
【００８５】
期間Ｐ２に、クロック信号線ＣＬ４に入力されるクロック信号ＶＣＫ１がハイ電圧となっており、これに対応するクロック信号は、８番目の基本回路ＳＲ８において、クロック信号ＣＫ（ｍ）であり、１番目の基本回路ＳＲ１において、クロック信号ＣＫ（ｍ＋１）である。
【００８６】
よって、図７に示す場合は、期間Ｐ２に、１番目の基本回路ＳＲ１において、クロック信号ＣＫ（ｍ）がハイ電圧となり、期間Ｐ２にハイ電圧となるゲート信号Ｇ１が出力されるのに対して、図８に示す場合は、期間Ｐ２に、８番目の基本回路ＳＲ８において、クロック信号ＣＫ（ｍ）がハイ電圧となり、期間Ｐ２にハイ電圧となるゲート信号Ｇ８が出力される。これにより、順方向走査において、期間Ｐ２に、１番目の基本回路ＳＲ１より、最初のゲート信号Ｇ１が出力されるのに対して、逆方向走査において、期間Ｐ２に、８番目の基本回路ＳＲ８より、最初のゲート信号Ｇ８が出力される。
【００８７】
期間Ｐ２に、ゲート信号Ｇ８がハイ電圧となっており、７番目の基本回路ＳＲ７において、トランジスタＴ２はオン状態となっており、オン状態のトランジスタＴ２は、ハイ電圧をノードＮＡに印加する。期間Ｐ３に、クロック信号線ＣＬ３に入力されるクロック信号ＶＣＫ２がハイ電圧となっており、これに対応するクロック信号線は、７番目の基本回路ＳＲ７において、クロック信号ＣＫ（ｍ）である。期間Ｐ３に、オン状態のトランジスタＴ４は、クロック信号ＣＫ（ｍ）のハイ電圧を出力端子ＯＵＴに印加し、期間Ｐ３に、ゲート信号Ｇ７がハイ電圧になり、以下、図８に示す通り、ゲート信号線駆動回路１０４は、逆方向走査が可能となる。
【００８８】
以上、ゲート信号線駆動回路１０４が、順方向走査する場合及び及び逆方向走査する場合の動作について、それぞれ説明した。本発明により、順番にハイ電圧になる４相のクロック信号を、該順番と正順に４本のクロック信号線に入力することにより、順方向走査が、該順番と逆順に４本のクロック信号線に入力することにより、逆方向走査がそれぞれ可能となっている。
【００８９】
［第２の実施形態］
本発明の第２の実施形態に係る表示装置は、第１の実施形態に係る表示装置と、基本的には同じ構成をしている。第１の実施形態に係る表示装置との主な違いは、シフトレジスタ回路１１２の基本回路ＳＲの構成にある。
【００９０】
図９は、当該実施形態に係るシフトレジスタ回路１１２のｍ番目の基本回路ＳＲ（ｍ）の回路図である。図６に示す第１の実施形態に係るｍ番目の基本回路ＳＲ（ｍ）との主な相違点は、ロー電圧印加スイッチング回路１１の構成が異なる点と、第２オフ信号印加スイッチング回路（トランジスタＴ８）をさらに備える点にある。
【００９１】
ロー電圧印加スイッチング回路１１とは、出力端子ＯＵＴに対して並列に接続される３個のロー電圧印加スイッチング素子（トランジスタＴ５，Ｔ７，Ｔ１０）である。図５に示す第１の実施形態に係るｍ番目の基本回路ＳＲ（ｍ）には、ゲートにクロック信号ＣＫ（ｍ＋２）が入力されるトランジスタＴ６を備えていたところ、図９に示す当該実施形態に係るｍ番目の基本回路ＳＲ（ｍ）には、トランジスタＴ１０が備えられており、トランジスタＴ１０の入力側はロー電圧電源線ＶＧＬに接続される。トランジスタＴ１０のゲートに印加される電圧をノードＮＢとすると、ノードＮＢの電圧が、トランジスタＴ１０の駆動を制御する制御信号となる。
【００９２】
ｍ番目の基本回路ＳＲ（ｍ）には、ノードＮＢに対して、並列に接続される、保持容量Ｃ１，及び３個のトランジスタＴ１１，Ｔ１２，Ｔ１３が、備えられている。トランジスタＴ１３は、ダイオード接続されており、トランジスタＴ１３に入力されるクロック信号ＣＫ（ｍ＋２）がハイ電圧となるとき、トランジスタＴ１３は、ハイ電圧をノードＮＢに印加する。すなわち、クロック信号ＣＫ（ｍ＋２）がハイ電圧となるとき、ノードＮＢはハイ電圧となり、トランジスタＴ１０はオン状態となる。オン状態のトランジスタＴ１０はロー電圧を出力端子ＯＵＴに印加する。トランジスタＴ１０のゲートに、トランジスタＴ１３を介して、クロック信号ＣＫ（ｍ＋２）が入力されており、図６に示す第１の実施形態に係るｍ番目の基本回路ＳＲ（ｍ）のトランジスタＴ６と同じ役割を担っている。
【００９３】
２個のトランジスタＴ１１，Ｔ１２のゲートは、それぞれ、入力端子ＩＮ１，ＩＮ２に接続される。トランジスタＴ１１，Ｔ１２の入力側は、ともに、ロー電圧電源線ＶＧＬが接続される。入力端子ＩＮ１に入力されるゲート信号Ｇｍ−１又は入力端子ＩＮ２に入力されるゲート信号Ｇｍ＋１のいずれかがハイ電圧となるとき、２個のトランジスタＴ１１，Ｔ１２のいずれかがオン状態となり、２個のトランジスタＴ１１，Ｔ１２のうちオン状態となるトランジスタがロー電圧をノードＮＢに印加する。
【００９４】
保持容量Ｃ１は、ノードＮＢとロー電圧電源線ＶＧＬの間に配置され、ノードＮＢがハイ電圧となるとき、保持容量Ｃ１はハイ電圧に充電される。クロック信号ＣＫ（ｍ＋２）がハイ電圧となるとき、トランジスタＴ１３は、ハイ電圧をノードＮＢに印加する。その際に、保持容量Ｃ１はハイ電圧に充電される。クロック信号ＣＫ（ｍ＋２）がロー電圧となるとき、トランジスタＴ１３はオフ状態にあるが、ハイ電圧に充電された保持容量Ｃ１により、ノードＮＢはハイ電圧に維持され、トランジスタＴ１０はオン状態に維持され、オン状態のトランジスタＴ１０はロー電圧を出力端子ＯＵＴに印加する。信号ロー期間に応じて、クロック信号ＣＫ（ｍ＋２）は、周期的にハイ電圧となるので、クロック信号ＣＫ（ｍ＋２）がハイ電圧となる毎に、保持容量Ｃ１はハイ電圧に充電されるので、信号ロー期間を通じて、ノードＮＢはハイ電圧に安定的に維持され、ロー電圧印加スイッチング回路１１は、信号ロー期間に応じて、ロー電圧電源線ＶＧＬのロー電圧を出力端子ＯＵＴに安定的に印加することが出来る。
【００９５】
信号ハイ期間に応じて、ゲート信号Ｇｍ−１又はゲート信号Ｇｍ＋１のいずれかがハイ電圧となるので、２個のトランジスタＴ１１，Ｔ１２のいずれかがオン状態となり、２個のトランジスタＴ１１，Ｔ１２のうちオン状態となるトランジスタによって、ハイ電圧となっているノードＮＢがロー電圧へ変化される。ノードＮＢがロー電圧となるとき、トランジスタＴ１０はオフ状態となる。
【００９６】
すなわち、ノードＮＢは、信号ロー期間に応じて、オン電圧となるハイ電圧で維持され、信号ハイ期間に応じて、オフ電圧となるロー電圧となる。ここでは、ゲート信号Ｇｍ−１又はゲート信号Ｇｍ＋１のいずれかがハイ電圧になるタイミングで、ノードＮＢは、ハイ電圧からロー電圧へ変化する。
【００９７】
第２オフ信号印加スイッチング回路とは、トランジスタＴ８であって、ノードＮＡに対して、オフ信号印加スイッチング回路（Ｔ３）と並列に接続される。トランジスタＴ８のゲートには、ノードＮＢが接続され、トランジスタＴ８の入力側はロー電圧電源線ＶＧＬに接続される。
【００９８】
前述の通り、ノードＮＢは、信号ロー期間に応じて、ハイ電圧で維持され、トランジスタＴ８はオン状態となっており、オン状態のトランジスタＴ８はロー電圧をノードＮＡに印加するので、信号ロー期間に応じて、ノードＮＡはロー電圧で安定的に維持され、トランジスタＴ４はオフ状態に安定的に維持される。これにより、信号ロー期間を通じて、クロック信号ＣＫ（ｍ）の電圧が、トランジスタＴ４を介して、出力端子ＯＵＴに印加されるのが抑制され、ゲート信号線駆動回路１０４が出力するゲート信号のノイズが軽減される。さらに、ノードＮＢは、信号ハイ期間に応じて、ロー電圧となり、トランジスタＴ８はオフ状態となる。
【００９９】
図１０は、当該実施形態に係るシフトレジスタ回路１１２が、順方向走査をする際の駆動を示す図である。図１０には、順方向走査をする際に、基本回路ＳＲに入力される入力信号と、基本回路ＳＲのノードＮＡ及びノードＮＢが、時間経過とともに示されている。図７と同様に、図に矢印で示す期間（クロック）を、それぞれＰ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５とする。図７に示す第１の実施形態に係る基本回路ＳＲの動作に加えて、図１０には、基本回路ＳＲのノードＮＢの電圧が表されている。
【０１００】
信号ロー期間に応じて、基本回路ＳＲのノードＮＡはハイ電圧に、それぞれ維持されている。２番目の基本回路ＳＲ２を例に説明すると、２番目の基本回路ＳＲ２が出力するゲート信号Ｇ２は、期間Ｐ３にハイ電圧となる。２番目の基本回路ＳＲ２において、ゲート信号Ｇ１がハイ電圧となるタイミングでトランジスタＴ１がオンされ、期間Ｐ２の始まりの時刻に、ノードＮＡはロー電圧からハイ電圧に変化する。そして、クロック信号ＣＫ（ｍ＋２）がハイ電圧となるタイミングでトランジスタＴ３がオンされ、期間Ｐ５の始まりの時刻に、ノードＮＡはハイ電圧からロー電圧に変化する。すなわち、２番目の基本回路ＳＲ２において、ノードＮＡがハイ電圧となっているのは、期間Ｐ２，Ｐ３，Ｐ４の期間である。
【０１０１】
これに対して、信号ロー期間に応じて、基本回路ＳＲのノードＮＢはハイ電圧に、それぞれ維持されている。２番目の基本回路ＳＲ２において、ゲート信号Ｇ１がハイ電圧となるタイミングでトランジスタＴ１１がオンされ、期間Ｐ２の始まりの時刻に、ノードＮＢはハイ電圧からロー電圧に変化する。そして、クロック信号ＣＫ（ｍ＋２）がハイ電圧となるタイミングでＴ１３がオンされ、期間Ｐ５の始まりの時刻に、ノードＮＢはロー電圧からハイ電圧に変化する。すなわち、２番目の基本回路ＳＲ２において、ノードＮＢがロー電圧となっているのは、期間Ｐ２，Ｐ３，Ｐ４の期間であり、ノードＮＢがハイ電圧となっているのは、期間Ｐ２，Ｐ３，Ｐ４以外の期間である。
【０１０２】
当該実施形態に係るｍ番目の基本回路ＳＲ（ｍ）において、ノードＮＡがロー電圧からハイ電圧に変化するタイミングで、ノードＮＢがハイ電圧からロー電圧に変化する。同様に、ノードＮＡがロー電圧からハイ電圧に変化するタイミングで、ノードＮＢがハイ電圧からロー電圧に変化する。
【０１０３】
［第３の実施形態］
本発明の第３の実施形態に係る表示装置は、第２の実施形態に係る表示装置と、基本的には同じ構成をしている。第２の実施形態に係る表示装置との主な違いは、シフトレジスタ回路１１２の基本回路ＳＲの構成にある。
【０１０４】
図１１は、当該実施形態に係るシフトレジスタ回路１１２のブロック図である。図５と同様に、説明を簡単とするために、シフトレジスタ回路１１２が、１列に並ぶ８個の基本回路ＳＲによって構成されている場合について表している。
【０１０５】
基本回路ＳＲには、４個の入力端子ＩＮ１，ＩＮ２，ＩＮ３，ＩＮ４と、２個の出力端子ＯＵＴ１，ＯＵＴ２とが備えられている。図５に示す基本回路ＳＲと同様に、ｍ番目の基本回路ＳＲ（ｍ）は、出力端子ＯＵＴ１より、ゲート信号Ｇｍを出力し、２個の入力端子ＩＮ１，ＩＮ２に、ゲート信号Ｇｍ−１及びゲート信号Ｇｍ＋１が、それぞれ入力される。さらに、当該実施形態の特徴として、ｍ番目の基本回路ＳＲ（ｍ）は、出力端子ＯＵＴ２より、ノードＮＢの電圧ＮＢ（ｍ）を出力し、入力端子ＩＮ３に、ｍ−１番目の基本回路ＳＲ（ｍ−１）より出力されるノードＮＢの電圧ＮＢ（ｍ−１）が、入力端子ＩＮ４に、ｍ＋１番目の基本回路ＳＲ（ｍ＋１）より出力されるノードＮＢの電圧ＮＢ（ｍ＋１）が、それぞれ入力される。なお、１番目の基本回路ＳＲ１の入力端子ＩＮ３には、１番目の基本回路ＳＲ１のノードＮＢの電圧ＮＢ（１）が、８番目の基本回路ＳＲ８の入力端子ＩＮ４には、８番目の基本回路ＳＲ８のノードＮＢの電圧ＮＢ（８）が、それぞれ入力される。
【０１０６】
図１２は、当該実施形態に係るシフトレジスタ回路１１２のｍ番目の基本回路ＳＲ（ｍ）の回路図である。図９に示す第２の実施形態に係るｍ番目の基本回路ＳＲ（ｍ）との主な相違点は、前述の通り、第２オフ信号印加スイッチング回路の構成と、第２オフ信号印加スイッチング回路の制御に、他の基本回路ＳＲのノードＮＢの電圧が用いられている点にある。
【０１０７】
第２オフ信号印加スイッチング回路１３は、第２の実施形態と同様に、ノードＮＡに対して、オフ信号印加スイッチング回路（Ｔ３）と並列に接続される。そして、当該実施形態の特徴として、第２オフ信号印加スイッチング回路１３は、ノードＮＡとロー電圧電源線ＶＧＬの間に、第１のスイッチング素子（Ｔ９）及び第２のスイッチング素子（Ｔ８）が直列に接続するよう配置されている。
【０１０８】
そして、前述の通り、ｍ番目の基本回路ＳＲ（ｍ）は、出力端子ＯＵＴ２より、ノードＮＢの電圧ＮＢ（ｍ）を出力する。さらに、ｍ番目の基本回路ＳＲ（ｍ）において、入力端子ＩＮ３に、ｍ−１番目の基本回路ＳＲ（ｍ−１）より出力されるノードＮＢの電圧ＮＢ（ｍ−１）が、入力端子ＩＮ４に、ｍ＋１番目の基本回路ＳＲ（ｍ＋１）より出力されるノードＮＢの電圧ＮＢ（ｍ＋１）が、それぞれ入力される。
【０１０９】
第２オフ信号印加スイッチング回路１３の２個のトランジスタＴ９，Ｔ８のゲートは、入力端子ＩＮ３，ＩＮ４にそれぞれ接続される。図９に示す第２の実施形態に係る第２オフ信号印加スイッチング回路であるトランジスタＴ８が、ノードＮＢがハイ電圧となるときに、オン状態となっている。これに対して、図１２に示す当該実施形態に係る第２オフ信号印加スイッチング回路１３は、ｍ−１番目の基本回路ＳＲ（ｍ−１）のノードＮＢの電圧ＮＢ（ｍ−１）と、ｍ＋１番目の基本回路ＳＲ（ｍ＋１）のノードＮＢの電圧ＮＢ（ｍ＋１）がともにハイ電圧となるときに、オン状態となっている。すなわち、直列に接続される２個のトランジスタＴ８，Ｔ９がともにオン状態となっているときのみ、第２オフ信号印加スイッチング回路１３は、ロー電圧電源線ＶＧＬのロー電圧をノードＮＡに印加する。
【０１１０】
図１３は、当該実施形態に係るシフトレジスタ回路１１２が、順方向走査をする際の駆動を示す図である。図１３には、順方向走査をする際に、基本回路ＳＲに入力される入力信号と、基本回路ＳＲのノードＮＡと、入力端子ＩＮ３とＩＮ４の論理積が、時間経過とともに示されている。図に矢印で示す期間（クロック）を、それぞれＰ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６とする。図７に示す第１の実施形態に係る基本回路ＳＲの動作と比べて、図１３には、基本回路ＳＲの入力端子ＩＮ３と入力端子ＩＮ４の論理積が表されている。ここで、入力端子ＩＮ３，ＩＮ４の電圧がそれぞれ、ハイ電圧のときを１、ロー電圧のときを０として、入力端子ＩＮ３と入力端子ＩＮ４の論理積は、入力端子ＩＮ３，ＩＮ４がともに１であるときのみ１となり、それ以外の場合は０となる。
【０１１１】
ｍ番目の基本回路ＳＲ（ｍ）のノードＮＢの電圧ＮＢ（ｍ）は、図１０に示す通り、ｍ番目の基本回路ＳＲ（ｍ）のノードＮＡがハイ電圧となっている期間に、ロー電圧となっており、それ以外の期間にハイ電圧となっている。
【０１１２】
例えば、電圧ＮＢ（１）は、期間Ｐ１，Ｐ２，Ｐ３の期間にロー電圧に、それ以外の期間にハイ電圧となっている。同様に、電圧ＮＢ（２）は、期間Ｐ２，Ｐ３，Ｐ４の期間にロー電圧に、それ以外の期間にハイ電圧と、ＮＢ（３）は、期間Ｐ３，Ｐ４，Ｐ５-の期間にロー電圧に、それ以外の期間にハイ電圧と、なっている。
【０１１３】
２番目の基本回路ＳＲ２を例に考えると、２番目の基本回路ＳＲ２の入力端子ＩＮ３，ＩＮ４に、ＮＢ（１）及びＮＢ（３）が、それぞれ入力される。よって、第２オフ信号印加スイッチング回路１３の２個のトランジスタＴ８，Ｔ９がともにオン状態となるのは、前述の通り、入力端子ＩＮ３と入力端子ＩＮ４の論理積が１となるとき、すなわち、ＮＢ（１）とＮＢ（３）の論理積が１となるときである。
【０１１４】
図１３に示す通り、ＮＢ（１）とＮＢ（３）の論理積は、期間Ｐ１乃至期間Ｐ５の期間に０となり、それ以外の期間で１となる。期間Ｐ１の途中の時刻に、補助信号ＶＳＴがロー電圧からハイ電圧に変化し、この時刻に、ＮＢ（１）がハイ電圧からロー電圧に変化し、ＮＢ（１）とＮＢ（３）の論理積も１から０へ変化する。ＮＢ（１）とＮＢ（３）の論理積が１であるときは、第２オフ信号印加スイッチング回路１３はオン状態にあり、第２オフ信号印加スイッチング回路１３はロー電圧をノードＮＡに印加しているところ、この時刻に、トランジスタＴ９がオフされ、第２オフ信号印加スイッチング回路１３はオフされる。これに対して、期間Ｐ２に、トランジスタＴ１に入力されるゲート信号Ｇ１がハイ電圧となっている。すなわち、第２オフ信号印加スイッチング回路１３がオフされてから、次の期間（クロック）である期間Ｐ２の始まりの時刻に、トランジスタＴ１は、ゲート信号Ｇ１のハイ電圧をノードＮＡに印加する。
【０１１５】
また、期間Ｐ５の始まりの時刻に、ゲート信号Ｇ３はハイ電圧からロー電圧に変化し、トランジスタＴ２はオフされる。これに対して、次の期間（クロック）である期間Ｐ６の始まりの時刻に、ＮＢ（１）とＮＢ（３）の論理積が０から１へ変化して、第２オフ信号印加スイッチング回路１３はオンされ、ロー電圧をノードＮＡに印加する。
【０１１６】
図１３に示す通り、一般に、基本回路ＳＲにおいて、ＮＢ（１）とＮＢ（３）の論理積が１から０へ変化して、１期間（クロック）後に、ノードＮＡがロー電圧からハイ電圧に変化する。同様に、ノードＮＡがハイ電圧からロー電圧に変化して、１期間（クロック）後に、ＮＢ（１）とＮＢ（３）の論理積が０から１へ変化する。
【０１１７】
一般に、スイッチング素子がオフされてから、十分にオフ状態となるまでに有限の時間を必要とする。同様に、スイッチング素子がオンされてから、十分にオン状態となるまでに有限の時間を必要とする。
【０１１８】
第２オフ信号印加スイッチング回路１３がオフされてから、オン信号印加回路１２がオンされるまでに、期間を設けることにより、第２オフ信号印加スイッチング回路１３が十分なオフ状態により近づいてから、オン信号印加回路１２がオンされることが可能となり、第２オフ信号印加スイッチング回路１３が十分にオフ状態となっていない場合に生じる貫通電流を抑制することが出来る。
【０１１９】
なお、図１３に示す通り、１番目の基本回路ＳＲ１において、入力端子ＩＮ３と入力端子ＩＮ４の論理積は、ＮＢ（１）とＮＢ（２）の論理積であり、８番目の基本回路ＳＲ８において、入力端子ＩＮ３と入力端子ＩＮ４の論理積は、ＮＢ（７）とＮＢ（８）の論理積であり、他の基本回路ＳＲと異なる時間変化を示している。
【０１２０】
［第４の実施形態］
本発明の第４の実施形態に係る表示装置は、第３の実施形態に係る表示装置と、基本的には同じ構成をしている。第３の実施形態に係る表示装置との主な違いは、シフトレジスタ回路１１２の基本回路ＳＲの構成にある。
【０１２１】
図１４は、当該実施形態に係るシフトレジスタ回路１１２のｍ番目の基本回路ＳＲ（ｍ）の回路図である。図１２に示す第３の実施形態に係るｍ番目の基本回路ＳＲ（ｍ）との主な相違点は、チャージポンプ回路１４を備えている点と、ノードＮＡとハイ電圧印加スイッチング回路（Ｔ４）のスイッチとの間に、スイッチング素子（Ｔ１８）を備えている点である。ｍ番目の基本回路ＳＲ（ｍ）に、ロー電圧電源線ＶＧＬに加えて、ハイ電圧電源線ＶＧＨが接続されている。ハイ電圧電源線ＶＧＨの電圧は、クロック信号ＣＫ（ｍ）のハイ電圧より、さらに高い電圧である。
【０１２２】
図１２に示すｍ番目の基本回路ＳＲ（ｍ）に備えられるトランジスタＴ１３の代わりに、図１４に示す通り、当該実施形態に係るｍ番目の基本回路ＳＲ（ｍ）は、チャージポンプ回路１４を備えている。チャージポンプ回路１４は、４個のトランジスタＴ１４，Ｔ１５，Ｔ１６，Ｔ１７と、昇圧容量Ｃ２とを、備えている。２個のトランジスタＴ１６，Ｔ１７は、ともに、ダイオード接続されており、それぞれに入力されるクロック信号ＣＫ（ｍ＋１）、ＣＫ（ｍ＋３）がハイ電圧となるとき、トランジスタＴ１６，Ｔ１７は、それぞれ、ハイ電圧をトランジスタＴ１５の入力側に印加する。
【０１２３】
トランジスタＴ１５のゲートには、ハイ電圧電源線ＶＧＨが接続されており、ゲート接地されている。トランジスタＴ１５の出力側に、トランジスタＴ１４の入力側が接続されている。トランジスタＴ１４のゲートは、クロック信号ＣＫ（ｍ＋２）に接続され、トランジスタＴ１４の出力側は、ノードＮＢに接続されている。トランジスタＴ１４のゲートと入力側に並列に、昇圧容量Ｃ２が配置される。
【０１２４】
これらの構成により、クロック信号ＣＫ（ｍ＋１），ＣＫ（ｍ＋３）がハイ電圧となるとき、昇圧容量Ｃ２に充電がされ、クロック信号ＣＫ（ｍ＋２）がハイ電圧となるとき、昇圧容量Ｃ２の容量カップリングにより、ノードＮＢを、クロック信号ＣＫ（ｍ）のハイ電圧よりさらに高い電圧に昇圧することが出来る。なお、チャージポンプ回路１４に接続されるクロック信号線は、ハイ電圧印加スイッチング回路に接続されるクロック信号線ではない他のクロック信号線である。
【０１２５】
また、ノードＮＡとハイ電圧印加スイッチング回路（Ｔ４）のスイッチとの間に、トランジスタＴ１８（スイッチング素子）が配置され、トランジスタＴ１８のゲートには、ハイ電圧電源線ＶＧＨが接続されて、ゲート接地されている。トランジスタＴ１８を配置することにより、ブートストラップ電圧によって、トランジスタＴ４のゲートの電圧が上昇したときであっても、トランジスタＴ１８を介することにより、ノードＮＡの急激な電圧上昇を抑制することが出来る。
【０１２６】
［第５の実施形態］
以上、本発明の実施形態に係るゲート信号線駆動回路１０４に備えられるシフトレジスタ回路１１２の基本回路ＳＲに、４相のクロック信号が入力される場合について説明した。しかし、４相のクロック信号に限定されることはない。
【０１２７】
本発明の特徴は、ゲート信号Ｇｍにハイ電圧を供給するハイ電圧印加スイッチング回路（トランジスタＴ４）の入力側に入力されるクロック信号に対して、逆相となるクロック信号を用いて、ハイ電圧印加スイッチング回路のスイッチに印加されるノードＮＡに、オフ電圧を印加するオフ信号印加スイッチング回路（トランジスタＴ３）のスイッチ（ゲート）を制御する、というものである。
【０１２８】
逆相となるクロック信号がハイ電圧となる毎に、オフ信号印加スイッチング回路のスイッチをオン状態として、オフ信号印加スイッチング回路がノードＮＡにオフ電圧を印加する（リセット状態）。出力するゲート信号Ｇｍが信号ハイ期間でハイ電圧とするために、逆相となるクロック信号がハイ電圧となってから、再びハイ電圧となる間に、オン信号印加回路がノードＮＡにオン信号を印加する必要がある。
【０１２９】
ゲート信号Ｇｍの信号ハイ期間を第ｍクロックとすると、第ｍクロックでは、ノードＮＡがオン電圧となっている必要がある。４相のクロック信号を用いる場合、逆相となるクロック信号は、第ｍクロックの近傍では、第ｍ−２クロックと第ｍ＋２クロックでハイ電圧となる。オン信号印加回路がノードＮＡにオン信号を印加する動作を、順方向走査をする場合と、逆方向走査をする場合とに対応するためには、第ｍ−１クロックと第ｍ＋１クロックに、行う必要がある。第１乃至第４の実施形態に係るゲート信号線駆動回路１０４は、４相のクロック信号を用いて、オン信号印加回路は、前段のゲート信号Ｇｍ−１及び後段のゲート信号Ｇｍ＋１によって、第ｍ−１クロックと第ｍ＋１クロックで、該ゲート信号のいずれかがハイ電圧になるタイミングで、ノードＮＡにオン信号を印加している。
【０１３０】
しかし、２ｎ相のクロック信号（ｎは２以上の自然数）を用いることにより、さらに、自由度が高まる回路設計が可能である。例えば、ｎ＝３のとき、すなわち、６相のクロック信号を用いる場合、ゲート信号Ｇｍの信号ハイ期間が第ｍクロックであり、第ｍクロックの近傍で、逆相のクロック信号がハイ電圧となるのが、第ｍ−３クロック及び第ｍ＋３クロックであるから、第ｍクロックの前であれば、第ｍ−１クロック又は第ｍ−２クロックのいずれかで、オン信号印加回路がノードＮＡにオン信号を印加すればよい。第ｍクロックの後についても、同様である。
【０１３１】
一般に、ゲート信号Ｇｍの信号ハイ期間が第ｍクロックであり、逆相のクロック信号がハイ電圧となるのは、第ｍ−ｎクロックと、第ｍ＋ｎクロックになる。オン信号印加回路がノードＮＡにオン信号を印加する動作を、第ｍ−（ｎ−１）クロックから第ｍ−１クロックまでの間に、少なくとも１期間（クロック）、行う必要がある。同様に、双方向スキャンの対称性を考慮して、第ｍ＋１クロックから第ｍ＋（ｎ−１）クロックまでの間に、少なくとも１期間（クロック）、行う必要がある。
【０１３２】
ここで、複数の基本回路ＳＲのハイ電圧印加スイッチング回路（トランジスタＴ４）の入力側に接続されるクロック信号線ＣＬ２ｎについて、説明する。複数の基本回路ＳＲのハイ電圧印加スイッチング回路の入力側に接続されるクロック信号線ＣＬ２ｎには、順番にハイ電圧になる２ｎ相のクロック信号が、順方向走査においてはこの順番と正順にそれぞれ入力される。複数の基本回路ＳＲのハイ電圧印加スイッチング回路に、この順番に従って、順に、２ｎ本のクロック信号線が接続されており、この順番に従って、複数の基本回路ＳＲを順に順番付けすることが出来る。
【０１３３】
オン信号印加回路がノードＮＡにオン信号を印加する動作を、第ｍ−（ｎ−１）クロックから第ｍ−１クロックまでの間から、例えば、第ｍ−ｉクロックに行うためには、ゲート信号Ｇｍ−ｉが、オン信号印加回路に入力されているとよい。同様に、第ｍ＋１クロックから第ｍ＋（ｎ−１）クロックまでの間から、例えば、第ｍ＋ｉクロックに行うためには、ゲート信号Ｇｍ＋ｉが、オン信号印加回路に入力されているとよい。ここで、ｉは１以上ｎ−１以下の自然数である。すなわち、該基本回路ＳＲから、順番付けした順番を逆順に遡って、第ｉ番目の基本回路ＳＲのゲート信号と、該基本回路ＳＲから、順番付けした順番を正順に先行して、第ｉ番目の基本回路ＳＲのゲート信号とが、オン信号印加回路に入力されているとよい。
【０１３４】
例えば、図６に示すオン信号印加回路１２において、ゲート信号Ｇｍ−１が入力されるトランジスタＴ１と、ゲート信号Ｇｍ＋１が入力されるトランジスタＴ２が、ノードＮＡに対して並列に接続されているが、２個のトランジスタの並列に限定されることはなく、オン信号印加回路に、さらに大きい数のトランジスタを並列に接続されていてもよい。その際は、対称性を鑑みて、ｍを中心として、ゲート信号Ｇｍ＋ｉ，Ｇｍ−ｉと対称的になるよう選択するのが望ましい。また、１クロックの期間で、オン信号印加回路が、ノードＮＡにオン電圧を印加する動作が可能であれば、ゲート信号Ｇｍ−１，Ｇｍ＋１がオン信号印加回路に入力されているのが望ましい。
【０１３５】
また、信号ロー期間に応じて、出力端子にロー電圧を印加するロー電圧印加スイッチング回路は、図６に示すロー電圧印加スイッチング回路１１と同様のものであってよい。２ｎ相のクロック信号を用いる場合、ハイ電圧印加スイッチング回路に入力されるクロック信号と、オフ信号印加スイッチング回路のスイッチに入力される、該クロック信号に逆相のクロック信号の２つのクロック信号以外の２（ｎ−１）個のクロック信号のうち、必要に応じて、すべて又は一部のいずれかが、並列に接続される複数のロー電圧印加スイッチング素子のスイッチそれぞれに、接続されていればよい。
【０１３６】
さらに、ロー電圧印加スイッチング回路は、図９に示すロー電圧印加スイッチング回路１１と同様のものであってもよい。複数のロー電圧印加スイッチング素子の少なくとも１のロー電圧印加スイッチング素子のスイッチに、制御信号となるノードＮＢが接続されていてもよい。ここで、ノードＮＢは、信号ロー期間に応じて、オン電圧となり、信号ハイ期間に応じて、オフ電圧となる制御信号である。ノードＮＢを、信号ハイ期間に応じて、オフ電圧と変化させるのに、ゲート信号Ｇｍ−ｉ，Ｇｍ＋ｉを用いてもよい。
【０１３７】
さらに、ノードＮＡに対してオフ信号印加スイッチング回路と並列に接続される第２オフ信号印加スイッチング回路が、図９に示す第２オフ信号印加スイッチング回路と同様のものであってもよい。第２オフ信号印加スイッチング回路のスイッチに、ノードＮＢが接続されればよい。
【０１３８】
また、本実施形態に係るシフトレジスタ回路１１２は、図４に示す通り、表示部１２０の両側にそれぞれ複数の基本回路ＳＲが配置される場合について説明した。ゲート信号線駆動回路１０４に備えられる基本回路ＳＲを、表示部１２０の両側に配置することにより、狭額縁化が可能となる。しかし、例えば、表示部１２０の片側に配置されていてもよい。また、表示部１２０の片側に、４相のクロック信号ＶＣＫｎが入力される本実施形態に係るシフトレジスタ回路１１２を配置し、表示部１２０のもう片側に、該４相のクロック信号ＶＣＫｎの半クロック分ずれた他の４相のクロック信号が入力されるシフトレジスタ回路を配置し、左右のシフトレジスタ回路により、半クロックずつ重なりのあるゲート信号を出力してもよい。また、その他の場合であっても、本発明が適用されることは言うまでもない。
【０１３９】
さらに、本発明の実施形態に係る表示装置において、上記では、図３に示す通り、ＩＰＳ方式の液晶表示装置について説明しているが、本発明に係る表示装置は、ＶＡ（Vertically Aligned）方式やＴＮ（Twisted Nematic）方式等、その他の駆動方式の液晶表示装置であってもよいし、有機ＥＬ表示装置など、他の表示装置であってもよい。図１５は、ＶＡ方式及びＴＮ方式の液晶表示装置に備えられるＴＦＴ基板１０２の等価回路の概念図である。ＶＡ方式及びＴＮ方式の場合には、コモン電極１１１がＴＦＴ基板１０２と対向するフィルタ基板１０１に設けられている。
【符号の説明】
【０１４０】
１１ ロー電圧印加スイッチング回路、１２ オン信号印加回路、１３ オフ信号印加スイッチング回路、１４ チャージポンプ回路、１０１ フィルタ基板、１０２ ＴＦＴ基板、１０３ バックライト、１０４ ゲート信号線駆動回路、１０５ ゲート信号線、１０６ ＲＧＢスイッチ回路、１０７ 映像信号線、１０８ コモン信号線、１０９ ＴＦＴ、１１０ 画素電極、１１１ コモン電極、１１２ シフトレジスタ回路、１１４ シフトレジスタ制御回路、１１５ 制御信号、１２０ 表示部、１３４ ドライバＩＣ、１３６ ＦＰＣ、Ｃ１ 寄生容量、Ｃ２ 昇圧容量、ＣＫ（ｍ） クロック信号、Ｇｍ ゲート信号、ＩＮ１，ＩＮ２，ＩＮ３，ＩＮ４ 入力端子、ＮＡ，ＮＢ ノード、ＯＵＴ，ＯＵＴ１，ＯＵＴ２ 出力端子、ＳＲ 基本回路、Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５ トランジスタ、ＶＣＫｎ クロック信号、ＶＧＨ ハイ電圧電源線、ＶＧＬ ロー電圧電源線、ＶＳＴ 補助信号。
【特許請求の範囲】
【請求項１】
所定の周期でありかつ互いに位相が異なるとともに順番にハイ電圧になる２ｎ相（ｎは２以上の自然数）のクロック信号が、順方向走査においては前記順番と正順に、逆方向走査においては前記順番と逆順に、それぞれ入力される２ｎ本のクロック信号線を備えるとともに、
前記２ｎ本のクロック信号線の少なくとも一部が接続されるとともに、信号ハイ期間にハイ電圧になり、前記信号ハイ期間以外の期間である信号ロー期間にロー電圧になるゲート信号を、出力端子より出力する、基本回路を、複数備える、
ゲート信号線駆動回路において、
各前記基本回路は、
前記２ｎ本のクロック信号線のいずれかのクロック信号線が入力側に接続されるとともに、オン状態にあっては、該クロック信号線に印加される電圧を前記出力端子に印加する、ハイ電圧印加スイッチング回路と、
前記ハイ電圧印加スイッチング回路のスイッチにオフ電圧を印加するオフ信号印加スイッチング回路と、を備え、
前記オフ信号印加スイッチング回路のスイッチに、該クロック信号線に入力されるクロック信号に対して逆相となるクロック信号が入力されるクロック信号線が接続される、
ことを特徴とする、ゲート信号線駆動回路。
【請求項２】
請求項１に記載のゲート信号線駆動回路であって、
前記複数の基本回路は、各前記基本回路の前記ハイ電圧印加スイッチング回路に、前記２ｎ本のクロック信号線のうち１本のクロック信号線が前記順番に繰り返して接続されており、
各前記基本回路は、
前記ハイ電圧印加スイッチング回路のスイッチにオン電圧を印加するオン信号印加回路を、さらに備え、
前記オン信号印加回路は、該基本回路より前記順番を逆順に遡って（ｎ−１）番目までのうち１の基本回路のゲート信号と、該基本回路より前記順番を正順に先行して（ｎ−１）番目までのうち１の基本回路のゲート信号と、が入力され、該ゲート信号のいずれかがハイ電圧になるタイミングで、それぞれオンされる、
ことを特徴とする、ゲート信号線駆動回路。
【請求項３】
請求項１に記載のゲート信号線駆動回路であって、
各前記基本回路は、
ロー電圧を前記出力端子に印加するロー電圧印加スイッチング回路を、さらに備え、
前記ロー電圧印加スイッチング回路は、
前記出力端子に対して並列に接続されるとともにそれぞれが前記出力端子にロー電圧を印加するロー電圧印加スイッチング素子を複数備え、
各前記ロー電圧印加スイッチング素子のスイッチに、前記ハイ電圧印加スイッチング回路に接続されるクロック信号線ではない他のクロック信号線のいずれかが、接続される、
ことを特徴とする、ゲート信号線駆動回路。
【請求項４】
請求項２に記載のゲート信号線駆動回路であって、
各前記基本回路は、
ロー電圧を前記出力端子に印加するロー電圧印加スイッチング回路を、さらに備え、
前記ロー電圧印加スイッチング回路は、
前記出力端子に対して並列に接続されるとともにそれぞれが前記出力端子にロー電圧を印加するロー電圧印加スイッチング素子を複数備え、
１の前記ロー電圧印加スイッチング素子のスイッチに、前記信号ロー期間に応じてオン電圧になるとともに、該ゲート信号のいずれかがハイ電圧になるタイミングに応じてオフ電圧となる、制御信号が印加される、
ことを特徴とする、ゲート信号線駆動回路。
【請求項５】
請求項４に記載のゲート信号線駆動回路であって、
該基本回路より前記順番の逆順に遡って（ｎ−１）番目までのうち１の基本回路のゲート信号と、該基本回路より前記順番の正順に先行して（ｎ−１）番目までのうち１の基本回路のゲート信号とのいずれかによって、前記制御信号はオフ電圧となる、
ことを特徴とする、ゲート信号線駆動回路。
【請求項６】
請求項４又は請求項５に記載のゲート信号線駆動回路であって、
各前記基本回路は、
前記ハイ電圧印加スイッチ回路のスイッチに対して、前記オフ信号印加スイッチング回路と並列に接続される第２オフ信号印加スイッチング回路を、さらに備え、
前記第２オフ信号印加スイッチング回路のスイッチに、前記制御信号が印加される、
ことを特徴とする、ゲート信号線駆動回路。
【請求項７】
所定の周期でありかつ互いに位相が異なるとともに順番にハイ電圧になる４相のクロック信号が、順方向走査においては前記順番と正順に、逆方向走査においては前記順番と逆順に、それぞれ入力される４本のクロック信号線を備えるとともに、
前記４本のクロック信号線が接続されるとともに、信号ハイ期間にハイ電圧になり、前記信号ハイ期間以外の期間である信号ロー期間にロー電圧になるゲート信号を、出力端子より出力する、基本回路を、複数備える、
ゲート信号線駆動回路において、
各前記基本回路は、
前記４本のクロック信号線のいずれかのクロック信号線が入力側に接続されるとともに、オン状態にあっては、該クロック信号線に印加される電圧を前記出力端子に印加する、ハイ電圧印加スイッチング回路と、
前記ハイ電圧印加スイッチング回路のスイッチにオフ電圧を印加するオフ信号印加スイッチング回路と、を備え、
前記オフ信号印加スイッチング回路のスイッチに、該クロック信号線に入力されるクロック信号に対して逆相となるクロック信号が入力されるクロック信号線が接続される、
ことを特徴とする、ゲート信号線駆動回路。
【請求項８】
請求項７に記載のゲート信号線駆動回路であって、
前記複数の基本回路は、各前記基本回路の前記ハイ電圧印加スイッチング回路に、前記４本のクロック信号線のうち１本のクロック信号線が前記順番に繰り返して接続されており、
各前記基本回路は、
前記ハイ電圧印加スイッチング回路のスイッチにオン電圧を印加するオン信号印加回路を、さらに備え、
前記オン信号印加回路は、該基本回路の前段の基本回路のゲート信号と、該基本回路の後段の基本回路のゲート信号と、が入力され、該ゲート信号のいずれかがハイ電圧になるタイミングで、それぞれオンされる、
ことを特徴とする、ゲート信号線駆動回路。
【請求項９】
請求項７に記載のゲート信号線駆動回路であって、
各前記基本回路は、
ロー電圧を前記出力端子に印加するロー電圧印加スイッチング回路を、さらに備え、
前記ロー電圧印加スイッチング回路は、
前記出力端子に対して並列に接続されるとともにそれぞれが前記出力端子にロー電圧を印加するロー電圧印加スイッチング素子を３つ備え、
各前記ロー電圧印加回路素子のスイッチに、前記ハイ電圧印加スイッチング回路に接続されるクロック信号線ではない他のクロック信号線のいずれかが、接続される、
ことを特徴とする、ゲート信号線駆動回路。
【請求項１０】
請求項８に記載のゲート信号線駆動回路であって、
各前記基本回路は、
ロー電圧を前記出力端子に印加するロー電圧印加スイッチング回路を、さらに備え、
前記ロー電圧印加スイッチング回路は、
前記出力端子に対して並列に接続されるとともにそれぞれが前記出力端子にロー電圧を印加するロー電圧印加スイッチング素子を複数備え、
１の前記ロー電圧印加スイッチング素子のスイッチに、前記信号ロー期間に応じてオン電圧になるとともに、該ゲート信号のいずれかがハイ電圧になるタイミングに応じてオフ電圧となる、制御信号が印加される、
ことを特徴とする、ゲート信号線駆動回路。
【請求項１１】
請求項１０に記載のゲート信号線駆動回路であって、
各前記基本回路の前記オン信号印加回路は、該基本回路の前記前段の基本回路のゲート信号と、該基本回路の後段の基本回路のゲート信号とのいずれかによって、前記制御信号はオフ電圧となる、
ことを特徴とする、ゲート信号線駆動回路。
【請求項１２】
請求項１０又は請求項１１に記載のゲート信号線駆動回路であって、
各前記基本回路は、
前記ハイ電圧印加スイッチ回路のスイッチに対して、前記オフ信号印加スイッチング回路と並列に接続される第２オフ信号印加スイッチング回路を、さらに備え、
前記第２オフ信号印加スイッチング回路のスイッチに、前記制御信号が印加される、
ことを特徴とする、ゲート信号線駆動回路。
【請求項１３】
請求項１０又は請求項１１に記載のゲート信号線駆動回路であって、
各前記基本回路は、
前記ハイ電圧印加スイッチ回路のスイッチに対して、前記オフ信号印加スイッチング回路と並列に接続されるとともに、直列に接続される第１及び第２のスイッチング素子を備える、第２オフ信号印加スイッチング回路を、さらに備え、
前記第１のスイッチング素子のスイッチに、該基本回路の前段の基本回路の前記制御信号が、前記第２のスイッチング素子のスイッチに、該基本回路の後段の基本回路の前記制御信号が、印加される、
ことを特徴とする、ゲート信号線駆動回路。
【請求項１４】
請求項１０又は請求項１１に記載のゲート信号線駆動回路であって、
各前記基本回路は、
前記ハイ電圧印加スイッチング回路に接続されるクロック信号線ではない他のクロック信号線と接続されるとともに、前記制御信号の電圧を昇圧する、チャージポンプ回路を、さらに備える、
ことを特徴とする、ゲート信号線駆動回路。
【請求項１５】
請求項１乃至請求項１４のいずれかに記載のゲート信号線駆動回路を備える表示装置。
【請求項１】
所定の周期でありかつ互いに位相が異なるとともに順番にハイ電圧になる２ｎ相（ｎは２以上の自然数）のクロック信号が、順方向走査においては前記順番と正順に、逆方向走査においては前記順番と逆順に、それぞれ入力される２ｎ本のクロック信号線を備えるとともに、
前記２ｎ本のクロック信号線の少なくとも一部が接続されるとともに、信号ハイ期間にハイ電圧になり、前記信号ハイ期間以外の期間である信号ロー期間にロー電圧になるゲート信号を、出力端子より出力する、基本回路を、複数備える、
ゲート信号線駆動回路において、
各前記基本回路は、
前記２ｎ本のクロック信号線のいずれかのクロック信号線が入力側に接続されるとともに、オン状態にあっては、該クロック信号線に印加される電圧を前記出力端子に印加する、ハイ電圧印加スイッチング回路と、
前記ハイ電圧印加スイッチング回路のスイッチにオフ電圧を印加するオフ信号印加スイッチング回路と、を備え、
前記オフ信号印加スイッチング回路のスイッチに、該クロック信号線に入力されるクロック信号に対して逆相となるクロック信号が入力されるクロック信号線が接続される、
ことを特徴とする、ゲート信号線駆動回路。
【請求項２】
請求項１に記載のゲート信号線駆動回路であって、
前記複数の基本回路は、各前記基本回路の前記ハイ電圧印加スイッチング回路に、前記２ｎ本のクロック信号線のうち１本のクロック信号線が前記順番に繰り返して接続されており、
各前記基本回路は、
前記ハイ電圧印加スイッチング回路のスイッチにオン電圧を印加するオン信号印加回路を、さらに備え、
前記オン信号印加回路は、該基本回路より前記順番を逆順に遡って（ｎ−１）番目までのうち１の基本回路のゲート信号と、該基本回路より前記順番を正順に先行して（ｎ−１）番目までのうち１の基本回路のゲート信号と、が入力され、該ゲート信号のいずれかがハイ電圧になるタイミングで、それぞれオンされる、
ことを特徴とする、ゲート信号線駆動回路。
【請求項３】
請求項１に記載のゲート信号線駆動回路であって、
各前記基本回路は、
ロー電圧を前記出力端子に印加するロー電圧印加スイッチング回路を、さらに備え、
前記ロー電圧印加スイッチング回路は、
前記出力端子に対して並列に接続されるとともにそれぞれが前記出力端子にロー電圧を印加するロー電圧印加スイッチング素子を複数備え、
各前記ロー電圧印加スイッチング素子のスイッチに、前記ハイ電圧印加スイッチング回路に接続されるクロック信号線ではない他のクロック信号線のいずれかが、接続される、
ことを特徴とする、ゲート信号線駆動回路。
【請求項４】
請求項２に記載のゲート信号線駆動回路であって、
各前記基本回路は、
ロー電圧を前記出力端子に印加するロー電圧印加スイッチング回路を、さらに備え、
前記ロー電圧印加スイッチング回路は、
前記出力端子に対して並列に接続されるとともにそれぞれが前記出力端子にロー電圧を印加するロー電圧印加スイッチング素子を複数備え、
１の前記ロー電圧印加スイッチング素子のスイッチに、前記信号ロー期間に応じてオン電圧になるとともに、該ゲート信号のいずれかがハイ電圧になるタイミングに応じてオフ電圧となる、制御信号が印加される、
ことを特徴とする、ゲート信号線駆動回路。
【請求項５】
請求項４に記載のゲート信号線駆動回路であって、
該基本回路より前記順番の逆順に遡って（ｎ−１）番目までのうち１の基本回路のゲート信号と、該基本回路より前記順番の正順に先行して（ｎ−１）番目までのうち１の基本回路のゲート信号とのいずれかによって、前記制御信号はオフ電圧となる、
ことを特徴とする、ゲート信号線駆動回路。
【請求項６】
請求項４又は請求項５に記載のゲート信号線駆動回路であって、
各前記基本回路は、
前記ハイ電圧印加スイッチ回路のスイッチに対して、前記オフ信号印加スイッチング回路と並列に接続される第２オフ信号印加スイッチング回路を、さらに備え、
前記第２オフ信号印加スイッチング回路のスイッチに、前記制御信号が印加される、
ことを特徴とする、ゲート信号線駆動回路。
【請求項７】
所定の周期でありかつ互いに位相が異なるとともに順番にハイ電圧になる４相のクロック信号が、順方向走査においては前記順番と正順に、逆方向走査においては前記順番と逆順に、それぞれ入力される４本のクロック信号線を備えるとともに、
前記４本のクロック信号線が接続されるとともに、信号ハイ期間にハイ電圧になり、前記信号ハイ期間以外の期間である信号ロー期間にロー電圧になるゲート信号を、出力端子より出力する、基本回路を、複数備える、
ゲート信号線駆動回路において、
各前記基本回路は、
前記４本のクロック信号線のいずれかのクロック信号線が入力側に接続されるとともに、オン状態にあっては、該クロック信号線に印加される電圧を前記出力端子に印加する、ハイ電圧印加スイッチング回路と、
前記ハイ電圧印加スイッチング回路のスイッチにオフ電圧を印加するオフ信号印加スイッチング回路と、を備え、
前記オフ信号印加スイッチング回路のスイッチに、該クロック信号線に入力されるクロック信号に対して逆相となるクロック信号が入力されるクロック信号線が接続される、
ことを特徴とする、ゲート信号線駆動回路。
【請求項８】
請求項７に記載のゲート信号線駆動回路であって、
前記複数の基本回路は、各前記基本回路の前記ハイ電圧印加スイッチング回路に、前記４本のクロック信号線のうち１本のクロック信号線が前記順番に繰り返して接続されており、
各前記基本回路は、
前記ハイ電圧印加スイッチング回路のスイッチにオン電圧を印加するオン信号印加回路を、さらに備え、
前記オン信号印加回路は、該基本回路の前段の基本回路のゲート信号と、該基本回路の後段の基本回路のゲート信号と、が入力され、該ゲート信号のいずれかがハイ電圧になるタイミングで、それぞれオンされる、
ことを特徴とする、ゲート信号線駆動回路。
【請求項９】
請求項７に記載のゲート信号線駆動回路であって、
各前記基本回路は、
ロー電圧を前記出力端子に印加するロー電圧印加スイッチング回路を、さらに備え、
前記ロー電圧印加スイッチング回路は、
前記出力端子に対して並列に接続されるとともにそれぞれが前記出力端子にロー電圧を印加するロー電圧印加スイッチング素子を３つ備え、
各前記ロー電圧印加回路素子のスイッチに、前記ハイ電圧印加スイッチング回路に接続されるクロック信号線ではない他のクロック信号線のいずれかが、接続される、
ことを特徴とする、ゲート信号線駆動回路。
【請求項１０】
請求項８に記載のゲート信号線駆動回路であって、
各前記基本回路は、
ロー電圧を前記出力端子に印加するロー電圧印加スイッチング回路を、さらに備え、
前記ロー電圧印加スイッチング回路は、
前記出力端子に対して並列に接続されるとともにそれぞれが前記出力端子にロー電圧を印加するロー電圧印加スイッチング素子を複数備え、
１の前記ロー電圧印加スイッチング素子のスイッチに、前記信号ロー期間に応じてオン電圧になるとともに、該ゲート信号のいずれかがハイ電圧になるタイミングに応じてオフ電圧となる、制御信号が印加される、
ことを特徴とする、ゲート信号線駆動回路。
【請求項１１】
請求項１０に記載のゲート信号線駆動回路であって、
各前記基本回路の前記オン信号印加回路は、該基本回路の前記前段の基本回路のゲート信号と、該基本回路の後段の基本回路のゲート信号とのいずれかによって、前記制御信号はオフ電圧となる、
ことを特徴とする、ゲート信号線駆動回路。
【請求項１２】
請求項１０又は請求項１１に記載のゲート信号線駆動回路であって、
各前記基本回路は、
前記ハイ電圧印加スイッチ回路のスイッチに対して、前記オフ信号印加スイッチング回路と並列に接続される第２オフ信号印加スイッチング回路を、さらに備え、
前記第２オフ信号印加スイッチング回路のスイッチに、前記制御信号が印加される、
ことを特徴とする、ゲート信号線駆動回路。
【請求項１３】
請求項１０又は請求項１１に記載のゲート信号線駆動回路であって、
各前記基本回路は、
前記ハイ電圧印加スイッチ回路のスイッチに対して、前記オフ信号印加スイッチング回路と並列に接続されるとともに、直列に接続される第１及び第２のスイッチング素子を備える、第２オフ信号印加スイッチング回路を、さらに備え、
前記第１のスイッチング素子のスイッチに、該基本回路の前段の基本回路の前記制御信号が、前記第２のスイッチング素子のスイッチに、該基本回路の後段の基本回路の前記制御信号が、印加される、
ことを特徴とする、ゲート信号線駆動回路。
【請求項１４】
請求項１０又は請求項１１に記載のゲート信号線駆動回路であって、
各前記基本回路は、
前記ハイ電圧印加スイッチング回路に接続されるクロック信号線ではない他のクロック信号線と接続されるとともに、前記制御信号の電圧を昇圧する、チャージポンプ回路を、さらに備える、
ことを特徴とする、ゲート信号線駆動回路。
【請求項１５】
請求項１乃至請求項１４のいずれかに記載のゲート信号線駆動回路を備える表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１２−８３４７８（Ｐ２０１２−８３４７８Ａ）
【公開日】平成２４年４月２６日（２０１２．４．２６）
【国際特許分類】
【出願番号】特願２０１０−２２８６７２（Ｐ２０１０−２２８６７２）
【出願日】平成２２年１０月８日（２０１０．１０．８）
【出願人】（５０２３５６５２８）株式会社 日立ディスプレイズ (2,552)
【出願人】（５０６０８７８１９）パナソニック液晶ディスプレイ株式会社 (443)
【Ｆターム（参考）】
【公開日】平成２４年４月２６日（２０１２．４．２６）
【国際特許分類】
【出願日】平成２２年１０月８日（２０１０．１０．８）
【出願人】（５０２３５６５２８）株式会社 日立ディスプレイズ (2,552)
【出願人】（５０６０８７８１９）パナソニック液晶ディスプレイ株式会社 (443)
【Ｆターム（参考）】
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