シリコン半導体基板の製造方法
【課題】シリコン基板の表層部が酸化シリコン層と単結晶炭化シリコン層とからなるシリコン半導体基板を製造する方法を提供する。
【解決手段】下記のステップ：（１）表層部が埋め込みシリコン酸化膜層と、表面シリコン酸化膜層とからなるシリコン半導体基板を用意し、（２）シリコン基板内の埋め込み酸化膜層と酸化膜層との間のシリコン層に炭素イオンを注入して、シリコンと炭素の混在した炭素含有層を形成するステップと、（３）前記表面酸化膜層を除去するステップと、（４）前記シリコン基板を熱処理して、前記炭素含有層を炭化シリコン膜層とするステップと、（５）前記シリコン基板の表面に形成された酸化膜を除去するステップ、を順次実施する。
【解決手段】下記のステップ：（１）表層部が埋め込みシリコン酸化膜層と、表面シリコン酸化膜層とからなるシリコン半導体基板を用意し、（２）シリコン基板内の埋め込み酸化膜層と酸化膜層との間のシリコン層に炭素イオンを注入して、シリコンと炭素の混在した炭素含有層を形成するステップと、（３）前記表面酸化膜層を除去するステップと、（４）前記シリコン基板を熱処理して、前記炭素含有層を炭化シリコン膜層とするステップと、（５）前記シリコン基板の表面に形成された酸化膜を除去するステップ、を順次実施する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーデバイスやオプトエレクトロニクスデバイスの製造に適したシリコン半導体基板を製造する技術に関し、より詳しくは、シリコン基板の表層部が酸化シリコン層と単結晶炭化シリコン層とからなるシリコン半導体基板を製造する技術に関する。
【背景技術】
【０００２】
炭化シリコンは、高いショットキー障壁、高い降伏電界強度及び高い伝熱性を併せもっているため、パワーデバイス用の材料に適している。また、炭化シリコンは、その格子定数が典型的なオプトエレクトロニクス用半導体材料である窒化物化合物半導体にの格子定数と近く、窒化物化合物半導体を低欠陥でエピタキシャル成長させることができるため、オプトエレクトロニクス用材料に適している。そこで従来から、シリコン基板の表層部に単結晶炭化シリコン層を有する半導体を製造するための技術開発がなされてきた（非特許文献１）。
【０００３】
しかしながらこれらの方法では、最終的にエッチングにより炭素含有層を露出させる工程が必要であり、得られるシリコン基板の表層部に単結晶炭化シリコン層の表面粗さが、約２ｎｍ（１０μｍｘ１０μｍ領域でのＲＭＳ：以下ＲＭＳと記す）以上と大きい。従ってエピタキシャル成長に必要な表面粗さである０．５ｎｍ（ＲＭＳ）以下にするため、露出させた単結晶炭化シリコン層をＣＭＰ処理して平滑化する工程が必要であった。
【０００４】
しかし、炭化シリコン層の機械的硬さは際めて高く、通常の研磨剤を用いるＣＭＰ処理では十分な効果を得ることが困難であり、そこで例えばコロイダルシリカ粒子のような非常に特殊な研磨剤を使用する必要がある等の問題があった（特許文献１）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６―５２８４２３
【非特許文献】
【０００６】
【非特許文献１】Ｊ．Ｋ．Ｎ．ＬＩｎｄｎｅｒ， Ａ．Ｆｒｏｈｎｗｉｅｓｅｒ， Ｂ．Ｒａｕｓｃｈｅｎｂａｃｈ および Ｂ．Ｓｔｒｉｔｚｋｅｒ， Ｆａｌｌ Ｍｅｅｔｉｎｇ ｏｆ ｔｈｅ Ｍａｔｅｒｉａｌｓ Ｒｅｓｅａｒｃｈ Ｓｏｃｉｅｔｙ， Ｂｏｓｔｏｎ， ＵＳＡ （１９９４），Ｍａｔｅｒ．Ｒｅｓ．Ｓｙｎ．Ｐｒｏｃ， Ｖｏｌ．３５４（１９９５），１７１
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、従来の方法で必須のＣＭＰ処理による平坦化を施すことなく、際めて表面粗さの小さい単結晶炭化シリコン層を表層に有するシリコン半導体基板を製造する技術を提供することにある。
【課題を解決するための手段】
【０００８】
本発明者は上記課題が、酸化膜でキャップされ、かつ埋め込み酸化膜を有するシリコン基板（ＳＯＩとも略記されてている。）から出発し、炭素イオン注入処理、アニール処理及び酸化膜除去処理を組み合わせることで解決されることを見いだし本発明を完成した。
【０００９】
すなわち、本発明の方法は、下記のステップを順次実施することを特徴とする、シリコン基板の表層部が酸化シリコン層と単結晶炭化シリコン層とからなるシリコン半導体基板の製造方法であって：（１）表層部が埋め込みシリコン酸化膜層と、表面シリコン酸化膜層とからなるシリコン半導体基板を用意し、（２）シリコン基板内の埋め込み酸化膜層と酸化膜層との間のシリコン層に炭素イオンを注入して、シリコンと炭素の混在した炭素含有層を形成するステップと、（３）前記表面酸化膜層を除去するステップと、（４）前記シリコン基板を熱処理して、前記炭素含有層を炭化シリコン膜層とするステップと、（５）前記シリコン基板の表面に形成された酸化膜を除去するステップ。
【００１０】
さらに本発明は前記表面シリコン酸化膜と前記埋め込み酸化膜の間の炭素含有層と前記表面シリコン酸化膜との界面における前記炭素含有層側の炭素原子濃度が１５ａｔｏｍ％以上、かつ前記炭素含有層における炭素原子濃度の最大値が５５ａｔｏｍ％以下になるようにイオン注入条件を調整することを特徴とする。
【００１１】
さらに本発明は前記表面シリコン酸化膜と前記埋め込み酸化膜の間の炭素含有層と前記埋め込み酸化膜との界面における前記炭素含有層側の炭素原子濃度が１５ａｔｏｍ％以上、かつ前記炭素含有層における炭素原子濃度の最大値が５５ａｔｏｍ％以下になるようにイオン注入条件を調整することを特徴とする。
【００１２】
さらに本発明は前記表面シリコン酸化膜と前記埋め込み酸化膜の間の厚さをｔｓｏｉとした時に、前記炭素含有層の炭素原子濃度のピークを、前記表面シリコン酸化膜下部からｔｓｏｉ×１／４以上ｔｓｏｉ×３／４以下の位置に調整することを特徴とする。
さらに本発明は前記炭素イオンの注入を前記シリコン基板を４００℃以上１０００℃以下の温度に加熱した状態で行うことを特徴とする。
さらに本発明は前記シリコン基板がチョクラルスキー法もしくはフロートゾーン法により製造されることを特徴とする。
【発明の効果】
【００１３】
本発明の方法を用いることで、炭化シリコン層の露出表面と、埋め込み酸化膜層との境界での粗さは極めて小さくなる。特に炭化シリコン層の露出表面はＣＭＰ処理をすることなく十分な平坦度（０．２ＲＭＳ程度）を有する。
【図面の簡単な説明】
【００１４】
【図１】本発明の具体的な工程を示す図である。
【図２】本発明での各工程で処理されるシリコン半導体基板を模式的に表す図である。
【発明を実施するための形態】
【００１５】
以下本発明を図１及び図２に基づき、実施をするための具体的な形態を説明する。
【００１６】
本発明の、シリコン基板の表層部が酸化シリコン層と単結晶炭化シリコン層とからなるシリコン半導体基板の製造方法は、下記のステップを順次実施する。
【００１７】
ここで本発明の方法により製造されるシリコン半導体基板５０は次の特徴を有する。（ｉ）表層部が埋め込み酸化膜３と、露出された炭化シリコン層５からなる。（ｉｉ）埋め込み酸化膜３と炭化シリコン層５との境界および炭化シリコン層５の表面が共に平坦度が高い（０．５ｎｍ（ＲＭＳ）以下）。従って本発明の方法により製造されるシリコン半導体基板５０は、そのまま又は僅かなＣＭＰ処理を施すことにより、従来公知のＣＭＰ処理を施した単結晶炭化シリコン表層シリコン半導体基板と同様に使用可能である。具体的には単結晶炭化シリコン表層の上にＧａＮ等のエピタキシャル層を形成させるための使用（参考文献 特表平９−５０８７５１）、又はポリ炭化シリコンウェハと貼り合わせて複合ウェハを製造するための使用（参考文献 特開２００９−１１７５３３）が挙げられる。
【００１８】
本発明の第１ステップ（Ｓ１）は、表層部が埋め込みシリコン酸化膜層と、表面シリコン酸化膜層とからなるシリコン半導体基板１０を用意するステップである。ここでシリコン半導体基板１０は、シリコン基板１に埋め込み酸化膜層３を有し、かつシリコン基板表面に酸化膜層４を有する（以下、キャップ層とも記する）。埋め込み酸化膜層３の厚さ、シリコン埋め込み深さについては特に制限はなく、従来公知のいわゆるＳＯＩ基板技術における目的とする半導体基板５０の厚さ、深さに応じて適宜選択することができる。さらに表面酸化膜層４についてもその厚さに特に制限はなく、続く第２、第３ステップでの処理の作用効果を十分奏する範囲を選択することができる。またこれらの酸化膜３と酸化膜４の間のシリコン層２は、後のステップで炭素イオン含有層５となるが、その厚さについては特に制限はなく、目的に沿った厚さを適宜選択することが可能である。本発明の方法では具体的には、表面酸化膜層４の厚さとして、例えば炭素イオンの注入エネルギーとして１００〜２００ｋｅＶを用いる場合、およそ２５０ｎｍ〜５５０ｎｍの範囲の値から選定される。また、埋め込み酸化膜層３の厚さとして、おおよそ５０ｎｍ〜２μｍ程度の中から選択することが可能である。また、これら酸化膜の間のシリコン層２の厚さとして１００〜１５０ｎｍ程度にすることが好ましい。本発明で用いるかかる構造を有するシリコン半導体基板１０を製造する方法についても特に限定されない。例えば以下の文献に記載されている種々の方法を適宜採用することができる（参考文献 ＳＩＭＯＸ：Ｋ．Ｉｚｕｍｉ，Ｍ．Ｄｏｋｅｎ ａｎｄ Ｈ．Ａｒｉｙｏｓｈｉ："Ｃ．Ｍ．Ｏ．Ｓ． ｄｅｖｉｃｅｓ ｆａｂｒｉｃａｔｉｏｎ ｏｎ ｂｕｒｉｅｄ ＳｉＯ２ ｌａｙｅｒｓ ｆｏｒｍｅｄ ｂｙ ｏｘｙｇｅｎ ｉｍｐｌａｎｔａｔｉｏｎ ｉｎｔｏ ｓｉｌｉｃｏｎ"，Ｅｌｅｃｔｒｏｎ．Ｌｅｔｔ．，１４，５９３−５９４ （１９７８）、Ｓｍａｒｔ−Ｃｕｔ：工業調査会，電子材料８月号，ｐｐ．８３〜８７ （１９９７）、ＥＬＴＲＡＮ：「Ｋ．Ｓａｋａｇｕｃｈｉ ｅｔ ａｌ．，"Ｃｕｒｒｅｎｔ Ｐｒｏｇｒｅｓｓ ｉｎ Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ（ＥＬＴＲＡＮ）"，ＩＥＩＣＥ ＴＲＡＮＳ．ＥＬＥＣＴＲＯＮ，ＶＯＬ．Ｅ８０ Ｃ，ＮＯ．３，ｐｐ３７８−３８７，Ｍａｒｃｈ １９９７）。
【００１９】
本発明の方法の第２ステップ（Ｓ２）は、上で説明したシリコン基板１０内の埋め込み酸化膜層３と酸化膜層４との間のシリコン層２に炭素イオンを注入して、シリコンと炭素の混在した炭素含有層７を有する半導体基板２０を得る工程である。ここで、シリコン層２に注入される炭素イオンの量、層７内での炭素イオンの分布については特に制限はなく、目的に応じて適宜選択することが可能である。炭素イオン注入の方法・装置についても特に制限はなく、通常公知の方法・装置が使用可能である（参考文献 Ｊ．Ｋ．Ｎ． ＬＩｎｄｎｅｒ， Ａ．Ｆｒｏｈｎｗｉｅｓｅｒ， Ｂ．Ｒａｕｓｃｈｅｎｂａｃｈ および Ｂ．Ｓｔｒｉｔｚｋｅｒ， Ｆａｌｌ Ｍｅｅｔｉｎｇ ｏｆ ｔｈｅ Ｍａｔｅｒｉａｌｓ Ｒｅｓｅａｒｃｈ Ｓｏｃｉｅｔｙ， Ｂｏｓｔｏｎ， ＵＳＡ （１９９４）， Ｍａｔｅｒ．Ｒｅｓ．Ｓｙｎ．Ｐｒｏｃ， Ｖｏｌ．３５４（１９９５）， １７１）。
【００２０】
また本発明において炭素イオンの注入直後に、炭素含有層７と埋め込み酸化膜層３との界面（炭素含有層７側）における炭素原子濃度が１５ａｔｏｍ％以上、かつ炭素含有層７と酸化膜層４との界面（炭素含有層７側）における炭素原子濃度が１５ａｔｏｍ％以上、かつ炭素含有層７内における炭素原子濃度の最大値が５５ａｔｏｍ％以下になるようにイオン注入条件を調整して、炭素イオンの注入を行う。埋め込み酸化膜層３／炭素含有層７界面（炭素含有層７側）の炭素原子濃度を１５ａｔｏｍ％以上かつ酸化膜層４／炭素含有層７界面（炭素含有層７側）の炭素原子濃度を１５ａｔｏｍ％以上とすることは、良好な表面粗さを実現するために、極めて重要である。埋め込み酸化膜層３／炭素含有層７界面（炭素含有層７側）または酸化膜層４／炭素含有層７界面（炭素含有層７側）の炭素原子濃度が１５ａｔｏｍ％を下回ると、アニール後、単結晶炭素シリコン膜層５の上部に、ポリ炭化シリコン粒とＳｉ結晶から成る遷移層が出現し始め、全工程完了後の表面粗さが劣化してしまう。一方、埋め込み酸化膜層３／炭素含有層７界面（炭素含有層７側）の炭素原子濃度を１５ａｔｏｍ％以上かつかつ酸化膜層４／炭素含有層７界面（炭素含有層７側）の炭素原子濃度を１５ａｔｏｍ％以上とすれば、上記遷移層は消滅し、良好な表面粗さを実現することが可能である。より好ましくは、良好な表面粗さを安定的に実現するため、埋め込み酸化膜層３／炭素含有層７界面（炭素含有層７側）および酸化膜層４／炭素含有層７界面（炭素含有層７側）の炭素原子濃度を２５ａｔｏｍ％以上とすることが望ましい。
【００２１】
炭素含有層７内における炭素原子濃度の最大値を５５ａｔｏｍ％以下とすることは、単結晶炭素シリコン膜層５の結晶性を維持ために、極めて重要である。炭素含有層７内における炭素原子濃度の最大値５５ａｔｏｍ％を超えると、アニール後には、単結晶炭素シリコン膜層５内に微小炭素粒からなる欠陥が出現し、単結晶炭素シリコン膜層５の結晶性を劣化させる。一方、炭素含有層７内における炭素原子濃度の最大値を５５ａｔｏｍ％以下とすれば、上述の炭素粒の出現を抑制することが可能である。より好ましくは、炭素粒の抑制を安定的に実現するため、炭素含有層７内における炭素原子濃度の最大値を５０ａｔｏｍ％以下とすることが望ましい。
【００２２】
また本発明において、シリコン層２の厚さをｔｓｏｉとした時に、炭素含有層７の炭素原子濃度のピークを、酸化膜層４の下からｔｓｏｉ×１／４以上ｔｓｏｉ×３／４以下の位置に調整することは極めて重要である。炭素濃度のピーク位置がこの範囲から逸脱した場合、炭素原子濃度が低下してしまうことにより、酸化膜層４とシリコン層２の界面もしくはシリコン層２と酸化膜層３の界面において島状に分布したシリコン領域が生じてしまうからである。係る炭素イオン注入により得られる炭素含有層７は、次の第３ステップのアニール条件で炭化シリコン単結晶層５へと変化する。また具体的な炭素イオン注入条件は従来公知の条件を好ましく適用でき（参考文献 Ｊ．Ｋ．Ｎ． ＬＩｎｄｎｅｒ， Ａ．Ｆｒｏｈｎｗｉｅｓｅｒ， Ｂ．Ｒａｕｓｃｈｅｎｂａｃｈ および Ｂ．Ｓｔｒｉｔｚｋｅｒ， Ｆａｌｌ Ｍｅｅｔｉｎｇ ｏｆ ｔｈｅ Ｍａｔｅｒｉａｌｓ Ｒｅｓｅａｒｃｈ Ｓｏｃｉｅｔｙ， Ｂｏｓｔｏｎ， ＵＳＡ （１９９４）， Ｍａｔｅｒ．Ｒｅｓ．Ｓｙｎ．Ｐｒｏｃ，Ｖｏｌ．３５４ （１９９５），１７１）、例えば、炭素イオンの注入エネルギーはおよそ１００〜２００ｋｅＶ、炭素イオンの注入量は７ｘ１０１７〜８ｘ１０１７ｃｍ−２が適当である。
【００２３】
本発明の方法の第３ステップ（Ｓ３）は、得られた炭素含有層７を有する半導体基板２０の表面酸化膜層４を除去して炭素含有層７が露出した半導体基板３０を得る工程である。ここで表面酸化膜を除去する方法には特に制限ないが通常公知の方法・装置を好ましく使用可能である。具体的には酸によるエッチング処理が好ましく、希フッ酸、あるいはフッ化アンモニウムなどが液相エッチャントとして利用可能である。かかるエッチングにより、表面の酸化膜４は除去され、非常に平坦度の高い表面を有する炭素含有層７が露出することになる。本発明の第３ステップにはその後の純水での洗浄工程を含む。
【００２４】
本発明の方法の第４ステップ（Ｓ４）は、上で得られた半導体基板３０をアニール処理して、含有炭素とシリコンとが単結晶炭化シリコンへと熱で変化して、薄い表面酸化膜６と、単結晶炭化シリコン膜層５を有する半導体基板４０を得る工程である。ここでアニールの条件は特に限定はないが、含有炭素がシリコンと反応して単結晶炭化シリコンとなる条件であればよい。なお本発明では、アニール条件を行う雰囲気については特に限定はないが、埋め込み酸化膜がアニール条件下で大きく変化しないように、アニールは微量の酸化性雰囲気で行うことが好ましい。具体的には１１００℃以上シリコン融点未満の温度の０．５体積％程度の酸素を含むアルゴンガス雰囲気中で基板６０を熱処理する。この熱処理の所要時間は１０時間程度である。
【００２５】
本発明の方法の第５ステップ（Ｓ５）は、前記ステップで形成された表面酸化膜６を除去して、シリコン基板の表層部が酸化シリコン層３と単結晶炭化シリコン層５とからなるシリコン半導体基板５０を得る工程である。ここで除去方法・装置は上の第３ステップと同じものが使用可能である。すなわち表面酸化膜を除去する方法には特に制限ないが通常公知の方法・装置を好ましく使用可能である。具体的には酸によるエッチング処理が好ましく、希フッ酸、あるいはフッ化アンモニウムなどが液相エッチャントとして利用可能である。かかるエッチングにより、表面の酸化膜６は除去され、非常に平坦度の高い表面を有する単結晶炭素シリコン膜層５が露出することになる。
【実施例】
【００２６】
以下本発明の方法を実施例に則してさらに詳しく説明するが、本発明がこれらの実施例に限定されるものではない。
【００２７】
直径１５０ｍｍの（１１１）ｎ型フロートゾーンシリコンウェハを用いたＳＯＩ基板を複数用意し、１１００℃のドライ酸化雰囲気中で熱処理して、各々のウェハ上に３６０、３７０、４００、４３０、４４０ｎｍの表面酸化膜を形成した。この時の表面酸化膜と埋め込み酸化膜の間のシリコン層の厚さおよび埋め込み酸化膜の厚さはそれぞれ１２０ｎｍ、１５０ｎｍとなるように調整した。その後、ウェハ加熱温度５５０℃、加速エネルギー１８０ｋｅＶ、ドーズ量７．５×１０１７／ｃｍ２で炭素イオン（Ｃ＋）注入を行い、表面酸化膜と埋め込み酸化膜の間に炭素含有層を形成した。注入後、一部のサンプルについては、ラザフォード後方散乱法（ＲＢＳ）測定により、注入された炭素イオンの基板深さ方向の濃度プロファイルを取得した。炭素濃度のピーク位置は表面酸化膜直下からそれぞれ２０、２９、６１、８８、１０１ｎｍとなった。注入後、各々のサンプル上に形成された酸化膜層を、希釈フッ酸で除去した。引き続き、各々のサンプルを縦型高温熱処理炉によって１３５０℃、Ａｒ＋０．５体積％Ｏ２雰囲気中で１０時間高温アニールした。その後、各サンプル表面付近の断面構造を断面ＴＥＭで評価した。最初に形成した表面酸化膜の厚さが３７０、４００、４３０ｎｍのサンプルについては、単結晶炭化シリコンが形成されていることが確認されたが、最初に形成した表面酸化膜の厚さが３６０ｎｍのサンプルについては埋め込み酸化膜側に約１０ｎｍのｐｏｌｙ−ＳｉＣ層および表面酸化膜側に島状に分布したＳｉ領域が観察された。最初に形成した表面酸化膜の厚さが４４０ｎｍのサンプルについては表面酸化膜側に約１５ｎｍのｐｏｌｙ−ＳｉＣ層および埋め込み酸化膜側に島状に分布したＳｉ領域が確認された。表面酸化膜を３７０、４００、４３０ｎｍとしたサンプルについて、表面粗さ（ＲＭＳ）を原子間力顕微鏡（ＡＦＭ）で評価した。表面酸化膜が３７０ｎｍ、４００ｎｍ、４３０ｎｍの各サンプルの表面ラフネス（ＲＭＳ）は、それぞれ０．４１ｎｍ、０．４２ｎｍ、０．３５ｎｍとなり、０．５ｎｍ（ＲＭＳ）以下の表面粗さを達成した。引き続き、単結晶炭化シリコンと埋め込み酸化膜界面の表面粗さを評価するために、それぞれのサンプルの単結晶シリコン面をシリコン基板に貼りつけ、埋め込み酸化膜下のシリコン基板をポリッシングにより除去した。引き続き埋め込み酸化膜層を希釈フッ酸で除去し、単結晶炭化シリコンと埋め込み酸化膜層界面を露出させた。表面粗さ（ＲＭＳ）を原子間力顕微鏡（ＡＦＭ）で評価した。表面酸化膜が３７０ｎｍ、４００ｎｍ、４３０ｎｍの各サンプルの表面ラフネス（ＲＭＳ）は、それぞれ０．４９ｎｍ、０．４５ｎｍ、０．４７ｎｍとなり、０．５ｎｍ（ＲＭＳ）以下の表面粗さを達成した。
【産業上の利用可能性】
【００２８】
本発明は、パワーデバイスやオプトエレクトロニクスデバイスの製造に適したシリコン半導体基板を製造に利用可能である。
【符号の説明】
【００２９】
１ シリコン基板
２ シリコン層
３，４ 酸化膜
５ シリコン層
６ 表面酸化膜
７ 炭素含有層
１０，２０，３０，４０，５０ シリコン半導体基板
【技術分野】
【０００１】
本発明は、パワーデバイスやオプトエレクトロニクスデバイスの製造に適したシリコン半導体基板を製造する技術に関し、より詳しくは、シリコン基板の表層部が酸化シリコン層と単結晶炭化シリコン層とからなるシリコン半導体基板を製造する技術に関する。
【背景技術】
【０００２】
炭化シリコンは、高いショットキー障壁、高い降伏電界強度及び高い伝熱性を併せもっているため、パワーデバイス用の材料に適している。また、炭化シリコンは、その格子定数が典型的なオプトエレクトロニクス用半導体材料である窒化物化合物半導体にの格子定数と近く、窒化物化合物半導体を低欠陥でエピタキシャル成長させることができるため、オプトエレクトロニクス用材料に適している。そこで従来から、シリコン基板の表層部に単結晶炭化シリコン層を有する半導体を製造するための技術開発がなされてきた（非特許文献１）。
【０００３】
しかしながらこれらの方法では、最終的にエッチングにより炭素含有層を露出させる工程が必要であり、得られるシリコン基板の表層部に単結晶炭化シリコン層の表面粗さが、約２ｎｍ（１０μｍｘ１０μｍ領域でのＲＭＳ：以下ＲＭＳと記す）以上と大きい。従ってエピタキシャル成長に必要な表面粗さである０．５ｎｍ（ＲＭＳ）以下にするため、露出させた単結晶炭化シリコン層をＣＭＰ処理して平滑化する工程が必要であった。
【０００４】
しかし、炭化シリコン層の機械的硬さは際めて高く、通常の研磨剤を用いるＣＭＰ処理では十分な効果を得ることが困難であり、そこで例えばコロイダルシリカ粒子のような非常に特殊な研磨剤を使用する必要がある等の問題があった（特許文献１）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６―５２８４２３
【非特許文献】
【０００６】
【非特許文献１】Ｊ．Ｋ．Ｎ．ＬＩｎｄｎｅｒ， Ａ．Ｆｒｏｈｎｗｉｅｓｅｒ， Ｂ．Ｒａｕｓｃｈｅｎｂａｃｈ および Ｂ．Ｓｔｒｉｔｚｋｅｒ， Ｆａｌｌ Ｍｅｅｔｉｎｇ ｏｆ ｔｈｅ Ｍａｔｅｒｉａｌｓ Ｒｅｓｅａｒｃｈ Ｓｏｃｉｅｔｙ， Ｂｏｓｔｏｎ， ＵＳＡ （１９９４），Ｍａｔｅｒ．Ｒｅｓ．Ｓｙｎ．Ｐｒｏｃ， Ｖｏｌ．３５４（１９９５），１７１
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、従来の方法で必須のＣＭＰ処理による平坦化を施すことなく、際めて表面粗さの小さい単結晶炭化シリコン層を表層に有するシリコン半導体基板を製造する技術を提供することにある。
【課題を解決するための手段】
【０００８】
本発明者は上記課題が、酸化膜でキャップされ、かつ埋め込み酸化膜を有するシリコン基板（ＳＯＩとも略記されてている。）から出発し、炭素イオン注入処理、アニール処理及び酸化膜除去処理を組み合わせることで解決されることを見いだし本発明を完成した。
【０００９】
すなわち、本発明の方法は、下記のステップを順次実施することを特徴とする、シリコン基板の表層部が酸化シリコン層と単結晶炭化シリコン層とからなるシリコン半導体基板の製造方法であって：（１）表層部が埋め込みシリコン酸化膜層と、表面シリコン酸化膜層とからなるシリコン半導体基板を用意し、（２）シリコン基板内の埋め込み酸化膜層と酸化膜層との間のシリコン層に炭素イオンを注入して、シリコンと炭素の混在した炭素含有層を形成するステップと、（３）前記表面酸化膜層を除去するステップと、（４）前記シリコン基板を熱処理して、前記炭素含有層を炭化シリコン膜層とするステップと、（５）前記シリコン基板の表面に形成された酸化膜を除去するステップ。
【００１０】
さらに本発明は前記表面シリコン酸化膜と前記埋め込み酸化膜の間の炭素含有層と前記表面シリコン酸化膜との界面における前記炭素含有層側の炭素原子濃度が１５ａｔｏｍ％以上、かつ前記炭素含有層における炭素原子濃度の最大値が５５ａｔｏｍ％以下になるようにイオン注入条件を調整することを特徴とする。
【００１１】
さらに本発明は前記表面シリコン酸化膜と前記埋め込み酸化膜の間の炭素含有層と前記埋め込み酸化膜との界面における前記炭素含有層側の炭素原子濃度が１５ａｔｏｍ％以上、かつ前記炭素含有層における炭素原子濃度の最大値が５５ａｔｏｍ％以下になるようにイオン注入条件を調整することを特徴とする。
【００１２】
さらに本発明は前記表面シリコン酸化膜と前記埋め込み酸化膜の間の厚さをｔｓｏｉとした時に、前記炭素含有層の炭素原子濃度のピークを、前記表面シリコン酸化膜下部からｔｓｏｉ×１／４以上ｔｓｏｉ×３／４以下の位置に調整することを特徴とする。
さらに本発明は前記炭素イオンの注入を前記シリコン基板を４００℃以上１０００℃以下の温度に加熱した状態で行うことを特徴とする。
さらに本発明は前記シリコン基板がチョクラルスキー法もしくはフロートゾーン法により製造されることを特徴とする。
【発明の効果】
【００１３】
本発明の方法を用いることで、炭化シリコン層の露出表面と、埋め込み酸化膜層との境界での粗さは極めて小さくなる。特に炭化シリコン層の露出表面はＣＭＰ処理をすることなく十分な平坦度（０．２ＲＭＳ程度）を有する。
【図面の簡単な説明】
【００１４】
【図１】本発明の具体的な工程を示す図である。
【図２】本発明での各工程で処理されるシリコン半導体基板を模式的に表す図である。
【発明を実施するための形態】
【００１５】
以下本発明を図１及び図２に基づき、実施をするための具体的な形態を説明する。
【００１６】
本発明の、シリコン基板の表層部が酸化シリコン層と単結晶炭化シリコン層とからなるシリコン半導体基板の製造方法は、下記のステップを順次実施する。
【００１７】
ここで本発明の方法により製造されるシリコン半導体基板５０は次の特徴を有する。（ｉ）表層部が埋め込み酸化膜３と、露出された炭化シリコン層５からなる。（ｉｉ）埋め込み酸化膜３と炭化シリコン層５との境界および炭化シリコン層５の表面が共に平坦度が高い（０．５ｎｍ（ＲＭＳ）以下）。従って本発明の方法により製造されるシリコン半導体基板５０は、そのまま又は僅かなＣＭＰ処理を施すことにより、従来公知のＣＭＰ処理を施した単結晶炭化シリコン表層シリコン半導体基板と同様に使用可能である。具体的には単結晶炭化シリコン表層の上にＧａＮ等のエピタキシャル層を形成させるための使用（参考文献 特表平９−５０８７５１）、又はポリ炭化シリコンウェハと貼り合わせて複合ウェハを製造するための使用（参考文献 特開２００９−１１７５３３）が挙げられる。
【００１８】
本発明の第１ステップ（Ｓ１）は、表層部が埋め込みシリコン酸化膜層と、表面シリコン酸化膜層とからなるシリコン半導体基板１０を用意するステップである。ここでシリコン半導体基板１０は、シリコン基板１に埋め込み酸化膜層３を有し、かつシリコン基板表面に酸化膜層４を有する（以下、キャップ層とも記する）。埋め込み酸化膜層３の厚さ、シリコン埋め込み深さについては特に制限はなく、従来公知のいわゆるＳＯＩ基板技術における目的とする半導体基板５０の厚さ、深さに応じて適宜選択することができる。さらに表面酸化膜層４についてもその厚さに特に制限はなく、続く第２、第３ステップでの処理の作用効果を十分奏する範囲を選択することができる。またこれらの酸化膜３と酸化膜４の間のシリコン層２は、後のステップで炭素イオン含有層５となるが、その厚さについては特に制限はなく、目的に沿った厚さを適宜選択することが可能である。本発明の方法では具体的には、表面酸化膜層４の厚さとして、例えば炭素イオンの注入エネルギーとして１００〜２００ｋｅＶを用いる場合、およそ２５０ｎｍ〜５５０ｎｍの範囲の値から選定される。また、埋め込み酸化膜層３の厚さとして、おおよそ５０ｎｍ〜２μｍ程度の中から選択することが可能である。また、これら酸化膜の間のシリコン層２の厚さとして１００〜１５０ｎｍ程度にすることが好ましい。本発明で用いるかかる構造を有するシリコン半導体基板１０を製造する方法についても特に限定されない。例えば以下の文献に記載されている種々の方法を適宜採用することができる（参考文献 ＳＩＭＯＸ：Ｋ．Ｉｚｕｍｉ，Ｍ．Ｄｏｋｅｎ ａｎｄ Ｈ．Ａｒｉｙｏｓｈｉ："Ｃ．Ｍ．Ｏ．Ｓ． ｄｅｖｉｃｅｓ ｆａｂｒｉｃａｔｉｏｎ ｏｎ ｂｕｒｉｅｄ ＳｉＯ２ ｌａｙｅｒｓ ｆｏｒｍｅｄ ｂｙ ｏｘｙｇｅｎ ｉｍｐｌａｎｔａｔｉｏｎ ｉｎｔｏ ｓｉｌｉｃｏｎ"，Ｅｌｅｃｔｒｏｎ．Ｌｅｔｔ．，１４，５９３−５９４ （１９７８）、Ｓｍａｒｔ−Ｃｕｔ：工業調査会，電子材料８月号，ｐｐ．８３〜８７ （１９９７）、ＥＬＴＲＡＮ：「Ｋ．Ｓａｋａｇｕｃｈｉ ｅｔ ａｌ．，"Ｃｕｒｒｅｎｔ Ｐｒｏｇｒｅｓｓ ｉｎ Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ（ＥＬＴＲＡＮ）"，ＩＥＩＣＥ ＴＲＡＮＳ．ＥＬＥＣＴＲＯＮ，ＶＯＬ．Ｅ８０ Ｃ，ＮＯ．３，ｐｐ３７８−３８７，Ｍａｒｃｈ １９９７）。
【００１９】
本発明の方法の第２ステップ（Ｓ２）は、上で説明したシリコン基板１０内の埋め込み酸化膜層３と酸化膜層４との間のシリコン層２に炭素イオンを注入して、シリコンと炭素の混在した炭素含有層７を有する半導体基板２０を得る工程である。ここで、シリコン層２に注入される炭素イオンの量、層７内での炭素イオンの分布については特に制限はなく、目的に応じて適宜選択することが可能である。炭素イオン注入の方法・装置についても特に制限はなく、通常公知の方法・装置が使用可能である（参考文献 Ｊ．Ｋ．Ｎ． ＬＩｎｄｎｅｒ， Ａ．Ｆｒｏｈｎｗｉｅｓｅｒ， Ｂ．Ｒａｕｓｃｈｅｎｂａｃｈ および Ｂ．Ｓｔｒｉｔｚｋｅｒ， Ｆａｌｌ Ｍｅｅｔｉｎｇ ｏｆ ｔｈｅ Ｍａｔｅｒｉａｌｓ Ｒｅｓｅａｒｃｈ Ｓｏｃｉｅｔｙ， Ｂｏｓｔｏｎ， ＵＳＡ （１９９４）， Ｍａｔｅｒ．Ｒｅｓ．Ｓｙｎ．Ｐｒｏｃ， Ｖｏｌ．３５４（１９９５）， １７１）。
【００２０】
また本発明において炭素イオンの注入直後に、炭素含有層７と埋め込み酸化膜層３との界面（炭素含有層７側）における炭素原子濃度が１５ａｔｏｍ％以上、かつ炭素含有層７と酸化膜層４との界面（炭素含有層７側）における炭素原子濃度が１５ａｔｏｍ％以上、かつ炭素含有層７内における炭素原子濃度の最大値が５５ａｔｏｍ％以下になるようにイオン注入条件を調整して、炭素イオンの注入を行う。埋め込み酸化膜層３／炭素含有層７界面（炭素含有層７側）の炭素原子濃度を１５ａｔｏｍ％以上かつ酸化膜層４／炭素含有層７界面（炭素含有層７側）の炭素原子濃度を１５ａｔｏｍ％以上とすることは、良好な表面粗さを実現するために、極めて重要である。埋め込み酸化膜層３／炭素含有層７界面（炭素含有層７側）または酸化膜層４／炭素含有層７界面（炭素含有層７側）の炭素原子濃度が１５ａｔｏｍ％を下回ると、アニール後、単結晶炭素シリコン膜層５の上部に、ポリ炭化シリコン粒とＳｉ結晶から成る遷移層が出現し始め、全工程完了後の表面粗さが劣化してしまう。一方、埋め込み酸化膜層３／炭素含有層７界面（炭素含有層７側）の炭素原子濃度を１５ａｔｏｍ％以上かつかつ酸化膜層４／炭素含有層７界面（炭素含有層７側）の炭素原子濃度を１５ａｔｏｍ％以上とすれば、上記遷移層は消滅し、良好な表面粗さを実現することが可能である。より好ましくは、良好な表面粗さを安定的に実現するため、埋め込み酸化膜層３／炭素含有層７界面（炭素含有層７側）および酸化膜層４／炭素含有層７界面（炭素含有層７側）の炭素原子濃度を２５ａｔｏｍ％以上とすることが望ましい。
【００２１】
炭素含有層７内における炭素原子濃度の最大値を５５ａｔｏｍ％以下とすることは、単結晶炭素シリコン膜層５の結晶性を維持ために、極めて重要である。炭素含有層７内における炭素原子濃度の最大値５５ａｔｏｍ％を超えると、アニール後には、単結晶炭素シリコン膜層５内に微小炭素粒からなる欠陥が出現し、単結晶炭素シリコン膜層５の結晶性を劣化させる。一方、炭素含有層７内における炭素原子濃度の最大値を５５ａｔｏｍ％以下とすれば、上述の炭素粒の出現を抑制することが可能である。より好ましくは、炭素粒の抑制を安定的に実現するため、炭素含有層７内における炭素原子濃度の最大値を５０ａｔｏｍ％以下とすることが望ましい。
【００２２】
また本発明において、シリコン層２の厚さをｔｓｏｉとした時に、炭素含有層７の炭素原子濃度のピークを、酸化膜層４の下からｔｓｏｉ×１／４以上ｔｓｏｉ×３／４以下の位置に調整することは極めて重要である。炭素濃度のピーク位置がこの範囲から逸脱した場合、炭素原子濃度が低下してしまうことにより、酸化膜層４とシリコン層２の界面もしくはシリコン層２と酸化膜層３の界面において島状に分布したシリコン領域が生じてしまうからである。係る炭素イオン注入により得られる炭素含有層７は、次の第３ステップのアニール条件で炭化シリコン単結晶層５へと変化する。また具体的な炭素イオン注入条件は従来公知の条件を好ましく適用でき（参考文献 Ｊ．Ｋ．Ｎ． ＬＩｎｄｎｅｒ， Ａ．Ｆｒｏｈｎｗｉｅｓｅｒ， Ｂ．Ｒａｕｓｃｈｅｎｂａｃｈ および Ｂ．Ｓｔｒｉｔｚｋｅｒ， Ｆａｌｌ Ｍｅｅｔｉｎｇ ｏｆ ｔｈｅ Ｍａｔｅｒｉａｌｓ Ｒｅｓｅａｒｃｈ Ｓｏｃｉｅｔｙ， Ｂｏｓｔｏｎ， ＵＳＡ （１９９４）， Ｍａｔｅｒ．Ｒｅｓ．Ｓｙｎ．Ｐｒｏｃ，Ｖｏｌ．３５４ （１９９５），１７１）、例えば、炭素イオンの注入エネルギーはおよそ１００〜２００ｋｅＶ、炭素イオンの注入量は７ｘ１０１７〜８ｘ１０１７ｃｍ−２が適当である。
【００２３】
本発明の方法の第３ステップ（Ｓ３）は、得られた炭素含有層７を有する半導体基板２０の表面酸化膜層４を除去して炭素含有層７が露出した半導体基板３０を得る工程である。ここで表面酸化膜を除去する方法には特に制限ないが通常公知の方法・装置を好ましく使用可能である。具体的には酸によるエッチング処理が好ましく、希フッ酸、あるいはフッ化アンモニウムなどが液相エッチャントとして利用可能である。かかるエッチングにより、表面の酸化膜４は除去され、非常に平坦度の高い表面を有する炭素含有層７が露出することになる。本発明の第３ステップにはその後の純水での洗浄工程を含む。
【００２４】
本発明の方法の第４ステップ（Ｓ４）は、上で得られた半導体基板３０をアニール処理して、含有炭素とシリコンとが単結晶炭化シリコンへと熱で変化して、薄い表面酸化膜６と、単結晶炭化シリコン膜層５を有する半導体基板４０を得る工程である。ここでアニールの条件は特に限定はないが、含有炭素がシリコンと反応して単結晶炭化シリコンとなる条件であればよい。なお本発明では、アニール条件を行う雰囲気については特に限定はないが、埋め込み酸化膜がアニール条件下で大きく変化しないように、アニールは微量の酸化性雰囲気で行うことが好ましい。具体的には１１００℃以上シリコン融点未満の温度の０．５体積％程度の酸素を含むアルゴンガス雰囲気中で基板６０を熱処理する。この熱処理の所要時間は１０時間程度である。
【００２５】
本発明の方法の第５ステップ（Ｓ５）は、前記ステップで形成された表面酸化膜６を除去して、シリコン基板の表層部が酸化シリコン層３と単結晶炭化シリコン層５とからなるシリコン半導体基板５０を得る工程である。ここで除去方法・装置は上の第３ステップと同じものが使用可能である。すなわち表面酸化膜を除去する方法には特に制限ないが通常公知の方法・装置を好ましく使用可能である。具体的には酸によるエッチング処理が好ましく、希フッ酸、あるいはフッ化アンモニウムなどが液相エッチャントとして利用可能である。かかるエッチングにより、表面の酸化膜６は除去され、非常に平坦度の高い表面を有する単結晶炭素シリコン膜層５が露出することになる。
【実施例】
【００２６】
以下本発明の方法を実施例に則してさらに詳しく説明するが、本発明がこれらの実施例に限定されるものではない。
【００２７】
直径１５０ｍｍの（１１１）ｎ型フロートゾーンシリコンウェハを用いたＳＯＩ基板を複数用意し、１１００℃のドライ酸化雰囲気中で熱処理して、各々のウェハ上に３６０、３７０、４００、４３０、４４０ｎｍの表面酸化膜を形成した。この時の表面酸化膜と埋め込み酸化膜の間のシリコン層の厚さおよび埋め込み酸化膜の厚さはそれぞれ１２０ｎｍ、１５０ｎｍとなるように調整した。その後、ウェハ加熱温度５５０℃、加速エネルギー１８０ｋｅＶ、ドーズ量７．５×１０１７／ｃｍ２で炭素イオン（Ｃ＋）注入を行い、表面酸化膜と埋め込み酸化膜の間に炭素含有層を形成した。注入後、一部のサンプルについては、ラザフォード後方散乱法（ＲＢＳ）測定により、注入された炭素イオンの基板深さ方向の濃度プロファイルを取得した。炭素濃度のピーク位置は表面酸化膜直下からそれぞれ２０、２９、６１、８８、１０１ｎｍとなった。注入後、各々のサンプル上に形成された酸化膜層を、希釈フッ酸で除去した。引き続き、各々のサンプルを縦型高温熱処理炉によって１３５０℃、Ａｒ＋０．５体積％Ｏ２雰囲気中で１０時間高温アニールした。その後、各サンプル表面付近の断面構造を断面ＴＥＭで評価した。最初に形成した表面酸化膜の厚さが３７０、４００、４３０ｎｍのサンプルについては、単結晶炭化シリコンが形成されていることが確認されたが、最初に形成した表面酸化膜の厚さが３６０ｎｍのサンプルについては埋め込み酸化膜側に約１０ｎｍのｐｏｌｙ−ＳｉＣ層および表面酸化膜側に島状に分布したＳｉ領域が観察された。最初に形成した表面酸化膜の厚さが４４０ｎｍのサンプルについては表面酸化膜側に約１５ｎｍのｐｏｌｙ−ＳｉＣ層および埋め込み酸化膜側に島状に分布したＳｉ領域が確認された。表面酸化膜を３７０、４００、４３０ｎｍとしたサンプルについて、表面粗さ（ＲＭＳ）を原子間力顕微鏡（ＡＦＭ）で評価した。表面酸化膜が３７０ｎｍ、４００ｎｍ、４３０ｎｍの各サンプルの表面ラフネス（ＲＭＳ）は、それぞれ０．４１ｎｍ、０．４２ｎｍ、０．３５ｎｍとなり、０．５ｎｍ（ＲＭＳ）以下の表面粗さを達成した。引き続き、単結晶炭化シリコンと埋め込み酸化膜界面の表面粗さを評価するために、それぞれのサンプルの単結晶シリコン面をシリコン基板に貼りつけ、埋め込み酸化膜下のシリコン基板をポリッシングにより除去した。引き続き埋め込み酸化膜層を希釈フッ酸で除去し、単結晶炭化シリコンと埋め込み酸化膜層界面を露出させた。表面粗さ（ＲＭＳ）を原子間力顕微鏡（ＡＦＭ）で評価した。表面酸化膜が３７０ｎｍ、４００ｎｍ、４３０ｎｍの各サンプルの表面ラフネス（ＲＭＳ）は、それぞれ０．４９ｎｍ、０．４５ｎｍ、０．４７ｎｍとなり、０．５ｎｍ（ＲＭＳ）以下の表面粗さを達成した。
【産業上の利用可能性】
【００２８】
本発明は、パワーデバイスやオプトエレクトロニクスデバイスの製造に適したシリコン半導体基板を製造に利用可能である。
【符号の説明】
【００２９】
１ シリコン基板
２ シリコン層
３，４ 酸化膜
５ シリコン層
６ 表面酸化膜
７ 炭素含有層
１０，２０，３０，４０，５０ シリコン半導体基板
【特許請求の範囲】
【請求項１】
下記のステップを順次実施することを特徴とする、シリコン基板の表層部が酸化シリコン層と単結晶炭化シリコン層とからなるシリコン半導体基板の製造方法：
（１）表層部が埋め込みシリコン酸化膜層と、表面シリコン酸化膜層とからなるシリコン半導体基板を用意し、
（２）シリコン基板内の埋め込み酸化膜層と酸化膜層との間のシリコン層に炭素イオンを注入して、シリコンと炭素の混在した炭素含有層を形成するステップと、
（３）前記表面酸化膜層を除去するステップと、
（４）前記シリコン基板を熱処理して、前記炭素含有層を炭化シリコン膜層とするステップと、
（５）前記シリコン基板の表面に形成された酸化膜を除去するステップ。
【請求項２】
前記表面シリコン酸化膜と前記埋め込み酸化膜の間の炭素含有層と前記表面シリコン酸化膜との界面における前記炭素含有層側の炭素原子濃度が１５ａｔｏｍ％以上、かつ前記炭素含有層における炭素原子濃度の最大値が５５ａｔｏｍ％以下になるようにイオン注入条件を調整する、請求項１に記載のシリコン半導体基板の製造方法。
【請求項３】
前記表面シリコン酸化膜と前記埋め込み酸化膜の間の炭素含有層と前記埋め込み酸化膜との界面における前記炭素含有層側の炭素原子濃度が１５ａｔｏｍ％以上、かつ前記炭素含有層における炭素原子濃度の最大値が５５ａｔｏｍ％以下になるようにイオン注入条件を調整する、請求項１又は２に記載のシリコン半導体基板の製造方法。
【請求項４】
前記表面シリコン酸化膜と前記埋め込み酸化膜の間の厚さをｔｓｏｉとした時に、前記炭素含有層の炭素原子濃度のピークを、前記表面シリコン酸化膜下部からｔｓｏｉ×１／４以上ｔｓｏｉ×３／４以下の位置に調整することを特徴とする請求項１〜３のいずれか１項に記載のシリコン半導体基板の製造方法。
【請求項５】
前記炭素イオンの注入を前記シリコン基板を４００℃以上１０００℃以下の温度に加熱した状態で行う、請求項１〜４のいずれか１項に記載のシリコン半導体基板の製造方法。
【請求項６】
前記シリコン基板がチョクラルスキー法もしくはフロートゾーン法により製造された、請求項１〜５のいずれか１項に記載のシリコン半導体基板の製造方法。
【請求項１】
下記のステップを順次実施することを特徴とする、シリコン基板の表層部が酸化シリコン層と単結晶炭化シリコン層とからなるシリコン半導体基板の製造方法：
（１）表層部が埋め込みシリコン酸化膜層と、表面シリコン酸化膜層とからなるシリコン半導体基板を用意し、
（２）シリコン基板内の埋め込み酸化膜層と酸化膜層との間のシリコン層に炭素イオンを注入して、シリコンと炭素の混在した炭素含有層を形成するステップと、
（３）前記表面酸化膜層を除去するステップと、
（４）前記シリコン基板を熱処理して、前記炭素含有層を炭化シリコン膜層とするステップと、
（５）前記シリコン基板の表面に形成された酸化膜を除去するステップ。
【請求項２】
前記表面シリコン酸化膜と前記埋め込み酸化膜の間の炭素含有層と前記表面シリコン酸化膜との界面における前記炭素含有層側の炭素原子濃度が１５ａｔｏｍ％以上、かつ前記炭素含有層における炭素原子濃度の最大値が５５ａｔｏｍ％以下になるようにイオン注入条件を調整する、請求項１に記載のシリコン半導体基板の製造方法。
【請求項３】
前記表面シリコン酸化膜と前記埋め込み酸化膜の間の炭素含有層と前記埋め込み酸化膜との界面における前記炭素含有層側の炭素原子濃度が１５ａｔｏｍ％以上、かつ前記炭素含有層における炭素原子濃度の最大値が５５ａｔｏｍ％以下になるようにイオン注入条件を調整する、請求項１又は２に記載のシリコン半導体基板の製造方法。
【請求項４】
前記表面シリコン酸化膜と前記埋め込み酸化膜の間の厚さをｔｓｏｉとした時に、前記炭素含有層の炭素原子濃度のピークを、前記表面シリコン酸化膜下部からｔｓｏｉ×１／４以上ｔｓｏｉ×３／４以下の位置に調整することを特徴とする請求項１〜３のいずれか１項に記載のシリコン半導体基板の製造方法。
【請求項５】
前記炭素イオンの注入を前記シリコン基板を４００℃以上１０００℃以下の温度に加熱した状態で行う、請求項１〜４のいずれか１項に記載のシリコン半導体基板の製造方法。
【請求項６】
前記シリコン基板がチョクラルスキー法もしくはフロートゾーン法により製造された、請求項１〜５のいずれか１項に記載のシリコン半導体基板の製造方法。
【図１】
【図２】
【図２】
【公開番号】特開２０１１−１３８９５６（Ｐ２０１１−１３８９５６Ａ）
【公開日】平成２３年７月１４日（２０１１．７．１４）
【国際特許分類】
【出願番号】特願２００９−２９８４８３（Ｐ２００９−２９８４８３）
【出願日】平成２１年１２月２８日（２００９．１２．２８）
【出願人】（５９９１１９５０３）ジルトロニック アクチエンゲゼルシャフト (223)
【氏名又は名称原語表記】Ｓｉｌｔｒｏｎｉｃ ＡＧ
【住所又は居所原語表記】Ｈａｎｎｓ−Ｓｅｉｄｅｌ−Ｐｌａｔｚ ４， Ｄ−８１７３７ Ｍｕｅｎｃｈｅｎ， Ｇｅｒｍａｎｙ
【Ｆターム（参考）】
【公開日】平成２３年７月１４日（２０１１．７．１４）
【国際特許分類】
【出願日】平成２１年１２月２８日（２００９．１２．２８）
【出願人】（５９９１１９５０３）ジルトロニック アクチエンゲゼルシャフト (223)
【氏名又は名称原語表記】Ｓｉｌｔｒｏｎｉｃ ＡＧ
【住所又は居所原語表記】Ｈａｎｎｓ−Ｓｅｉｄｅｌ−Ｐｌａｔｚ ４， Ｄ−８１７３７ Ｍｕｅｎｃｈｅｎ， Ｇｅｒｍａｎｙ
【Ｆターム（参考）】
[ Back to top ]