スイッチトキャパシタ回路
【課題】システムの性能劣化を避けつつ、システムの消費電力を低減する。
【解決手段】コンデンサＣ１と、コンデンサＣ１の入力側及び出力側にそれぞれ設けられたスイッチＳＷ１〜ＳＷ４と、コンデンサＣ１の出力を受ける後段のオペアンプ２０４とを備え、スイッチＳＷ１〜ＳＷ４の少なくとも一つの開閉状態に応じてオペアンプ２０４へ供給される電流値を切り替える。
【解決手段】コンデンサＣ１と、コンデンサＣ１の入力側及び出力側にそれぞれ設けられたスイッチＳＷ１〜ＳＷ４と、コンデンサＣ１の出力を受ける後段のオペアンプ２０４とを備え、スイッチＳＷ１〜ＳＷ４の少なくとも一つの開閉状態に応じてオペアンプ２０４へ供給される電流値を切り替える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、消費電力を低減したスイッチトキャパシタ回路に関する。
【背景技術】
【０００２】
スイッチトキャパシタ回路は、離散システムの回路要素として使用されることが多く、フィルタ、コンパレータ、アナログ／デジタル変換器、デジタル／アナログ変換器等へ応用される。また、スイッチトキャパシタ回路は、主にオペアンプと組み合わせて構成される。
【０００３】
図２５は、スイッチトキャパシタ回路１０２を応用した正相積分回路１００の構成を示す図である。スイッチトキャパシタ回路１０２は、図２に示すように、クロック信号φ１をハイレベル及びクロック信号φ２をローレベルとすることによってスイッチＳＷ１，ＳＷ３をオン状態、スイッチＳＷ２，ＳＷ４をオフ状態としてコンデンサＣ１に入力電圧ＶＩＮに応じた電荷を保持させるサンプリングモードと、クロック信号φ１をローレベル及びクロック信号φ２をハイレベルとすることによってスイッチＳＷ１，ＳＷ３をオフ状態、スイッチＳＷ２，ＳＷ４をオン状態としてコンデンサＣ１にサンプリングされた電荷をコンデンサＣ２に供給して積分を行う積分モードと、を切り替えて動作する。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、スイッチトキャパシタ回路が応用されるシステムにおけるオペアンプの消費電力はアナログ／デジタル変換器、デジタル／アナログ変換器などのシステム全体の消費電力に対して大きな割合を占める。そのため、システム全体の低消費電力化のために、オペアンプの消費電力の低減は非常に効果的である。
【０００５】
しかしながら、低消費電力化と回路の性能の間にはトレードオフの関係があり、オペアンプに流れる電流を単純に減らすだけではシステムの性能劣化を引き起こしてしまう可能性がある。
【０００６】
本発明は、システムの性能劣化を避けつつ、システムの消費電力を低減できるスイッチトキャパシタ回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の１つの態様は、コンデンサと、前記コンデンサの入力側及び出力側にそれぞれ設けられたスイッチング素子と、前記コンデンサの出力を受ける素子と、前記スイッチング素子の少なくとも一つの開閉状態に応じて前記素子へ供給される電流値を切り替える電流制御回路と、を備えることを特徴とするスイッチトキャパシタ回路である。
【０００８】
ここで、前記電流制御回路は、前記スイッチング素子の少なくとも一つの開閉を制御する制御信号に応じてカレントミラー比を切り替えるカレントミラー回路を含むことが好適である。
【０００９】
また、前記素子はオペアンプであることが好適である。特に、前記素子は、複数のオペアンプであることが好適である。
【発明の効果】
【００１０】
本発明によれば、システムの性能劣化を避けつつ、システムの消費電力を低減できるスイッチトキャパシタ回路を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態における正相積分回路の構成を示す図である。
【図２】本発明の実施の形態におけるクロックのタイミングチャートを示す図である。
【図３】本発明の実施の形態における正相積分回路の動作を示す図である。
【図４】本発明の実施の形態における正相積分回路の動作を示す図である。
【図５】本発明の実施の形態における逆相積分回路の構成を示す図である。
【図６】本発明の実施の形態における逆相積分回路の動作を示す図である。
【図７】本発明の実施の形態における逆相積分回路の動作を示す図である。
【図８】本発明の実施の形態における非反転アンプの構成を示す図である。
【図９】本発明の実施の形態における非反転アンプの動作を示す図である。
【図１０】本発明の実施の形態における非反転アンプの動作を示す図である。
【図１１】本発明の実施の形態におけるサンプリングホールド回路の構成を示す図である。
【図１２】本発明の実施の形態におけるサンプリングホールド回路の動作を示す図である。
【図１３】本発明の実施の形態におけるサンプリングホールド回路の動作を示す図である。
【図１４】本発明の実施の形態におけるユニティゲインサンプリング回路の構成を示す図である。
【図１５】本発明の実施の形態におけるユニティゲインサンプリング回路の動作を示す図である。
【図１６】本発明の実施の形態におけるユニティゲインサンプリング回路の動作を示す図である。
【図１７】本発明の実施の形態におけるデルタシグマ変調方式アナログ／デジタル変換器の構成を示す図である。
【図１８】本発明の実施の形態におけるデルタシグマ変調回路の構成を示す図である。
【図１９】本発明の実施の形態におけるデルタシグマ変調回路の構成を示す図である。
【図２０】本発明の実施の形態におけるデルタシグマ変調回路の動作を示す図である。
【図２１】本発明の実施の形態におけるデルタシグマ変調回路の動作を示す図である。
【図２２】本発明の実施の形態における電流制限回路の構成を示す図である。
【図２３】本発明の実施の形態における電流制限回路の構成を示す図である。
【図２４】本発明の実施の形態における電流制限回路の動作を示すタイミングチャートである。
【図２５】従来の正相積分回路の構成を示す図である。
【発明を実施するための形態】
【００１２】
＜正相積分回路＞
本実施の形態における正相積分回路２００は、図１に示すように、スイッチトキャパシタ回路２０２、オペアンプ２０４及びコンデンサ２０６を含んで構成される。
【００１３】
スイッチトキャパシタ回路２０２は、スイッチＳＷ１〜ＳＷ４及びコンデンサＣ１を含んで構成される。スイッチＳＷ１は、クロック信号Φ１に応じて、入力電圧ＶＩＮの入力端子とコンデンサＣ１の第１端子との接続を開閉する。スイッチＳＷ２は、クロック信号Φ２に応じて、コンデンサＣ１の第１端子と接地との接続を開閉する。スイッチＳＷ３は、クロック信号Φ１に応じて、コンデンサＣ１の第２端子と接地との接続を開閉する。スイッチＳＷ４は、クロック信号Φ２に応じて、オペアンプの反転入力端子（−）とコンデンサＣ１の第２端子との接続を開閉する。
【００１４】
オペアンプ２０４及びコンデンサ２０６は積分回路を構成する。すなわち、オペアンプ２０４の非反転入力端子（＋）は接地され、反転入力端子（−）と出力端子とはコンデンサ２０６を介して接続される。これにより、スイッチトキャパシタ回路２０２から反転入力端子（−）に入力される信号が積分されて出力端子から出力電圧ＶＯＵＴとして出力される。
【００１５】
正相積分回路２００は、４つのスイッチ（ＳＷ１〜ＳＷ４）によって、サンプリングモードと積分モードを制御する構成になっている。図２のクロックタイミングチャートに示すように、Φ１とΦ２は互いに重なり合わない２相クロックであるとする。サンプリングモードでは、クロックΦ１がハイレベルとなってＳＷ１，ＳＷ３をオンさせ、クロックΦ２がローレベルとなってＳＷ２，ＳＷ４をオフさせる。このとき、正相積分回路２００は、図３に示すように、入力電圧ＶＩＮをコンデンサＣ１でサンプリングするサンプリング状態となる。
【００１６】
次に、クロックΦ１をローレベルにしてＳＷ１，ＳＷ３をオフし、クロックΦ２をハイレベルにしてＳＷ２，ＳＷ４をオンさせる。このとき、正相積分回路２００は、図４に示すように、コンデンサＣ１にサンプリングされた電圧を積分する積分モードとなる。
【００１７】
正相積分回路２００の伝達特性は、時刻ｔがｔ＝ｎＴ（ｎ＝１，２，３・・・：Ｔ＝クロック周期）のときの入力電圧及び出力電圧をそれぞれＶＩＮ（ｎＴ），ＶＯＵＴ（ｎＴ）とすると、電荷保存則より数式（１）の差分方程式が成り立つ。
【００１８】
（数１）
-C2*VOUT（nT）=-C2*VOUT（（n-1）T）-C1*VIN（（n-1）T）...(1)
ここで、ＶＩＮ（ｎＴ），ＶＯＵＴ（ｎｔ）のＺ変換をそれぞれＶＩＮ（Ｚ），ＶＯＵＴ（Ｚ）とすると上記のＺ変換は数式（２）で表される。
【００１９】
（数２）
-C2*VOUT（Z）=-C2*Z-1*VOUT（Z）-C1*Z-1*VIN（Z）...(2)
＊Z-1：遅延演算子
【００２０】
上記を整理すると伝達関数Ｈ（Ｚ）は数式（３）で表される。
【００２１】
（数３）
H（Z）=VOUT（Z）/VIN（Z）=（C1/C2）*Z-1/（1-Z-1）...(3)
【００２２】
積分モードでは、クロックΦ１及びΦ２の半周期内に積分動作が完了しなければならない（コンデンサ２０６の容量を充放電しなくてはならない）ため、多くの電流を必要とする。一方、サンプリングモードでは、オペアンプ２０４の出力電圧ＶＯＵＴを保持できればよいので、オペアンプ２０４に必要な電流は積分モードと比べて比較的少なくてよい。
【００２３】
従来のオペアンプでは、性能を維持するために電流を必要とする状態（ここでは積分モードにおいて必要な電流）に合わせて、サンプリングモード及び積分モードにおいて電流を変化させない。すなわち、サンプリングモードでは電流が少ない状態で動作するにもかかわらず積分モードと同じ電流設定となっており、サンプリングモードでは過剰電流である。
【００２４】
正相積分回路２００は、クロックΦ１，Φ２の動作タイミングでサンプリング/積分を繰り返すので、それに合わせてオペアンプ２０４に流れる電流を変化させることが可能である。そこで、正相積分回路２００において、クロックΦ１，Φ２のハイ／ロー期間でオペアンプ２０４に流れる電流を切り替える。すなわち、サンプリングモードではオペアンプ２０４への供給電流を少なく設定し、積分モードではオペアンプ２０４への供給電流を通常に戻す。これにより、回路性能を劣化させることなく回路全体での消費電力を低減することができる。
【００２５】
＜逆相積分回路＞
本実施の形態における逆相積分回路３００は、図５に示すように、スイッチトキャパシタ回路３０２、オペアンプ２０４及びコンデンサ２０６を含んで構成される。
【００２６】
スイッチトキャパシタ回路３０２は、正相積分回路２００のスイッチトキャパシタ回路２０２と同様の構成を有するが、スイッチトキャパシタ回路３０２の含まれるスイッチＳＷ１，ＳＷ２に印加されるクロックΦ１，Φ２が異なる。
【００２７】
スイッチトキャパシタ回路３０２は、スイッチＳＷ１〜ＳＷ４及びコンデンサＣ１を含んで構成される。スイッチＳＷ１は、クロック信号Φ２に応じて、入力電圧ＶＩＮの入力端子とコンデンサＣ１の第１端子との接続を開閉する。スイッチＳＷ２は、クロック信号Φ１に応じて、コンデンサＣ１の第１端子と接地との接続を開閉する。スイッチＳＷ３は、クロック信号Φ１に応じて、コンデンサＣ１の第２端子と接地との接続を開閉する。スイッチＳＷ４は、クロック信号Φ２に応じて、オペアンプの反転入力端子（−）とコンデンサＣ１の第２端子との接続を開閉する。
【００２８】
逆相積分回路３００は、４つのスイッチ（ＳＷ１〜ＳＷ４）によって、サンプリングモードと積分モードを制御する構成になっている。図２のクロックタイミングチャートに示すように、Φ１とΦ２は互いに重なり合わない２相クロックであるとする。サンプリングモードでは、クロックΦ１がハイレベルとなってＳＷ２，ＳＷ３をオンさせ、クロックΦ２がローレベルとなってＳＷ１，ＳＷ４をオフさせる。このとき、積分回路３００は、図６に示すように、コンデンサＣ１の充電電圧を維持するサンプリング状態となる。
【００２９】
次に、クロックΦ１をローレベルにしてＳＷ２，ＳＷ３をオフし、クロックΦ２をハイレベルにしてＳＷ１，ＳＷ４をオンさせる。このとき、積分回路３００は、図７に示すように、入力電圧ＶＩＮがコンデンサＣ１を介してサンプリングされた電圧がオペアンプに供給される積分モードとなる。
【００３０】
積分回路３００の伝達特性は、時刻ｔがｔ＝ｎＴ（ｎ＝１，２，３・・・：Ｔ＝クロック周期）のときの入力電圧及び出力電圧をそれぞれＶＩＮ（ｎＴ），ＶＯＵＴ（ｎＴ）とすると、電荷保存則より数式（４）の差分方程式が成り立つ。
【００３１】
（数４）
-C2*VOUT（nT）-C1*VIN（nT）=-C2*VOUT（（n-1）T）...(4)
【００３２】
ここで、ＶＩＮ（ｎＴ），ＶＯＵＴ（ｎｔ）のＺ変換をそれぞれＶＩＮ（Ｚ），ＶＯＵＴ（Ｚ）とすると上記のＺ変換は数式（５）で表される。
【００３３】
（数５）
-C2*VOUT（Z）-C1*VIN（Z）=-C2*Z-1*VOUT（Z）...(5)
＊Z-1：遅延演算子
【００３４】
上記を整理すると伝達関数Ｈ（Ｚ）は数式（６）で表される。
【００３５】
（数６）
H（Z）=VOUT（Z）/VIN（Z）=-（C1/C2）*1/（1-Z-1）...(6)
【００３６】
逆相積分回路３００では、クロックΦ１，Φ２の動作タイミングでサンプリング/積分を繰り返すので、それに合わせてオペアンプ２０４に流れる電流を変化させることが可能である。積分回路３００において、クロックΦ１，Φ２のハイ／ロー期間で電流を切り替える。すなわち、サンプリングモードではオペアンプ２０４への供給電流を少なく設定し、積分モードではオペアンプ２０４への供給電流を通常に戻す。これにより、回路性能を劣化させることなく回路全体での消費電力を低減することができる。
【００３７】
＜非反転アンプ＞
本実施の形態における非反転アンプ４００は、図８に示すように、スイッチトキャパシタ回路４０２及びオペアンプ２０４を含んで構成される。
【００３８】
スイッチトキャパシタ回路４０２は、スイッチＳＷ１〜ＳＷ３及びコンデンサＣ１，Ｃ２を含んで構成される。スイッチＳＷ１は、クロック信号Φ１に応じて、入力電圧ＶＩＮの入力端子とコンデンサＣ１の第１端子との経路を開閉する。スイッチＳＷ２は、クロック信号Φ２に応じて、コンデンサＣ１の第１端子への動作コモン電圧ＶＣの供給路を開閉する。スイッチＳＷ３は、クロック信号Φ１に応じて、コンデンサＣ２の両端子間の接続を開閉する。
【００３９】
コンデンサＣ１の第２端子はオペアンプ２０４の反転入力端子（−）に接続される。さらに、コンデンサＣ２の第１端子はオペアンプ２０４の反転入力端子（−）に接続され、第２端子はオペアンプの出力端子に接続される。オペアンプ２０４の非反転入力端子（＋）には動作コモン電圧ＶＣが供給される。
【００４０】
非反転アンプ４００は、３つのスイッチ（ＳＷ１〜ＳＷ３）によって、サンプリングモードと増幅モードを制御する構成になっている。図２のクロックタイミングチャートに示すように、Φ１とΦ２は互いに重なり合わない２相クロックであるとする。サンプリングモードでは、クロックΦ１がハイレベルとなってＳＷ１，ＳＷ３をオンさせ、クロックΦ２がローレベルとなってＳＷ２をオフさせる。このとき、正相積分回路２００は、図９に示すように、このモードでは出力電圧ＶＯＵＴ＝Ｖｘ≒動作コモン電圧ＶＣ（Ｘ点での電圧）であり、コンデンサＣ１の端子間電圧は入力電圧ＶＩＮ−コモン電圧ＶＣとなるため、入力電圧ＶＩＮに追従する。
【００４１】
次に、クロックΦ１をローレベルにしてＳＷ１，ＳＷ３をオフし、クロックΦ２をハイレベルにしてＳＷ２をオンさせる。このとき、正相積分回路２００は、図１０に示すように、コンデンサＣ１にサンプリングされた電圧を増幅する増幅モードとなる。
【００４２】
このとき、コンデンサＣ１の第１端子の電圧Ｖｐ（＝Ｐ点での電圧）は電圧ＶＩＮ０＋動作コモン電圧ＶＣ（ＶＩＮ０：サンプリングモードにおけるコンデンサＣ１の最終端子間電圧）から動作コモン電圧ＶＣへ移行するが、オペアンプ２０４の高い利得によってコンデンサＣ１の第２端子Ｘのノードは仮想接地となり、かつコンデンサＣ１に電荷は保存される。そのため、出力電圧ＶＯＵＴはコンデンサＣ１の端子間電圧ＶＩＮ０を電圧利得Ｃ１／Ｃ２倍した電圧と等しくなるようにオペアンプによって充電が行われ、出力電圧ＶＯＵＴ＝（Ｃ１／Ｃ２）×ＶＩＮ０＋ＶＣとなる。そして、この電圧は保持され、次の段での処理が可能となる。
【００４３】
これらの動作により、回路の最終電圧は電圧ＶＩＮ０と同じ極性でオペアンプ２０４の動作範囲内で任意の利得をとることができる。また、サンプリングモードから増幅モードへ移行する際、スイッチＳＷ３はスイッチＳＷ１よりも少し早くオフするようにクロックタイミングを制御すれば、スイッチによるチャージインジェクションの影響を大幅に緩和できる。
【００４４】
増幅モードでは入力電圧と回路の電圧利得（Ｃ１／Ｃ２）に応じた電圧をクロックの半周期内に出力しなければならない（コンデンサＣ２の容量を充電しなくてはならない）ため、多くの電流を必要とする。一方、サンプリングモードではオペアンプ２０４の反転入力端子（−）と出力端子をショートさせ、動作コモン電圧ＶＣを維持するのみなので、オペアンプ２０４に必要な電流は増幅モードと比べて比較的少なくてすむ。
【００４５】
そこで、本実施の形態における非反転アンプ４００では、クロックΦ１，Φ２の動作タイミングに応じたサンプリング/増幅を繰り返しにおいて、それに合わせてオペアンプ２０４に流れる電流を変化させることが可能である。本実施の形態では、クロックΦ１，Φ２のHハイ／ロー期間で電流を切り替える（サンプリングモードは電流を少なく設定し、増幅モードでは通常電流に設定する）ことにより、回路性能を劣化させることなく回路全体での消費電力を低減することができる。
【００４６】
＜サンプリングホールド回路＞
本実施の形態におけるサンプリングホールド回路５００は、図１１に示すように、スイッチトキャパシタ回路５０２及びオペアンプ２０４を含んで構成される。
【００４７】
スイッチトキャパシタ回路５０２は、スイッチＳＷ１〜ＳＷ３及びコンデンサＣ１を含んで構成される。スイッチＳＷ１は、クロック信号Φ１に応じて、入力電圧ＶＩＮの入力端子とコンデンサＣ１の第１端子との経路を開閉する。スイッチＳＷ２は、クロック信号Φ２に応じて、コンデンサＣ１の第１端子とオペアンプ２０４の出力端子との経路を開閉する。スイッチＳＷ３は、クロック信号Φ１に応じて、コンデンサＣ１の第２端子とオペアンプ２０４の出力端子との経路を開閉する。
【００４８】
コンデンサＣ１の第２端子はオペアンプ２０４の反転入力端子（−）に接続される。オペアンプ２０４の非反転入力端子（＋）は接地される。
【００４９】
サンプリングモードでは、クロックΦ１がハイレベルとなってＳＷ１，ＳＷ３をオンさせ、クロックΦ２がローレベルとなってＳＷ２をオフさせる。このとき、サンプリングホールド回路５００は、図１２に示すように、サンプリングモードとなる。次に、クロックΦ１をローレベルにしてＳＷ１，ＳＷ３をオフし、クロックΦ２をハイレベルにしてＳＷ２をオンさせる。このとき、サンプリングホールド回路５００は、図１３に示すように、ホールドモードとなる。
【００５０】
本実施の形態におけるサンプリングホールド回路５００でも、クロックΦ１，Φ２の動作タイミングに応じたサンプリング/ホールドを繰り返しにおいて、それに合わせてオペアンプ２０４に流れる電流を変化させる。本実施の形態では、サンプリングモードは電流を少なく設定し、ホールドモードでは通常電流に設定することにより、回路性能を劣化させることなく回路全体での消費電力を低減することができる。
【００５１】
＜ユニティゲインサンプリング回路＞
本実施の形態におけるユニティゲインサンプリング回路５０５は、図１４に示すように、スイッチトキャパシタ回路５０７及びオペアンプ２０４を含んで構成される。
【００５２】
スイッチトキャパシタ回路５０７は、スイッチＳＷ１〜ＳＷ４及びコンデンサＣ１，Ｃ２を含んで構成される。スイッチＳＷ１は、クロック信号Φ１に応じて、入力電圧ＶＩＮの入力端子とコンデンサＣ１の第１端子との経路を開閉する。スイッチＳＷ２は、クロック信号Φ２に応じて、コンデンサＣ１の第２端子とオペアンプ２０４の反転入力端子（−）との経路を開閉する。スイッチＳＷ３は、クロック信号Φ１に応じて、コンデンサＣ１の第２端子と接地端子との経路を開閉する。スイッチＳＷ４は、クロック信号Φ２に応じて、コンデンサＣ１の第１端子とオペアンプ２０４の出力端子との経路を開閉する。
【００５３】
オペアンプ２０４の反転入力端子（−）はコンデンサＣ２を介してオペアンプ２０４の出力端子に接続される。さらに、オペアンプ２０４の非反転入力端子（＋）は接地される。
【００５４】
サンプリングモードでは、クロックΦ１がハイレベルとなってＳＷ１，ＳＷ３をオンさせ、クロックΦ２がローレベルとなってＳＷ２，ＳＷ４をオフさせる。このとき、ユニティゲインサンプリング回路５０５は、図１５に示すように、サンプリングモードとなる。次に、クロックΦ１をローレベルにしてＳＷ１，ＳＷ３をオフし、クロックΦ２をハイレベルにしてＳＷ２をオンさせる。このとき、ユニティゲインサンプリング回路５０５は、図１６に示すように、ホールドモードとなる。
【００５５】
本実施の形態におけるユニティゲインサンプリング回路５０５でも、クロックΦ１，Φ２の動作タイミングに応じたサンプリング/ホールドを繰り返しにおいて、それに合わせてオペアンプ２０４に流れる電流を変化させる。本実施の形態では、サンプリングモードは電流を少なく設定し、ホールドモードでは通常電流に設定することにより、回路性能を劣化させることなく回路全体での消費電力を低減することができる。
【００５６】
＜デルタシグマ変調方式アナログ／デジタル変換器＞
本実施の形態におけるデルタシグマ変調方式アナログ／デジタル変換器６００は、図１７に示すように、アナログ信号を量子化するデルタシグマ変調回路（アナログ回路）６０２と量子化された低ビットデータを処理しデジタル信号を出力するデジタルフィルタ（デジタル回路）６０４を含んで構成される。アナログ処理を行うデルタシグマ変調回路６０２は信号周波数よりもかなり高い周波数でサンプリングを行う「オーバーサンプリング技術」と量子化雑音に周波数特性（量子化雑音を信号帯域外へ押しやる）をもたせ、雑音分布を変える「ノイズシェーピング技術」と呼ばれる２つの高精度化技術を用いることによって、信号帯域内の量子化雑音を減少させる。次に、デジタル処理を行う後段のデジタルフィルタ６０４は、信号帯域外量子化雑音を除去し、高分解能Ａ／Ｄ変換を達成する。
【００５７】
デルタシグマ変調回路６０２は、図１８に示すように、低消費電力スイッチキャパシタ回路を適用できるデルタシグマ変調回路はループフィルタの構成（フィードフォワード型、フィードバック型、カスケード型）、伝達特性（ローパス型、バンドパス型）、フィルタの次数、量子化レベル（シングルビット、マルチビット）によらず、あらゆるシステムで対応可能である。本実施の形態では、デルタシグマ変調回路６０２の構成としてスイッチトキャパシタ回路を２個使用した２次の分散フィードバック型とし、量子化レベルは１ビットとして例に挙げる。
【００５８】
入力電圧Ｘに対しては、フォワードパスの２次積分作用（Ｚ−１／１−Ｚ−１）2とフィードバックによる２次微分作用（１−Ｚ−１）2が働き、入力電圧Ｘ＝出力電圧Ｙとなる（遅延演算子Ｚ−１は省略する）。量子化によって発生する量子化雑音Ｑに対しては、フィードバックによる２次微分作用のみが働くので、（１−Ｚ−１）2×Ｑとなる。従って、回路全体の伝達特性はＹ＝Ｘ＋（１−Ｚ−１）2×Ｑとなる。
【００５９】
動作原理を説明する。入力電圧Ｘが２個の積分器を通って１ビット量子化器に入力される。量子化器は第２積分器から出力された信号を正／負で判定し、１ビットの出力電圧Ｙを出力する。この出力電圧Ｙの２値（１，０）は正／負のフルスケール値を意味しており、後段のデジタルフィルタへ出力されると同時に１ビットＤ／Ａ変換器を介して各積分器の入力へ反転信号としてフィードバックされる。この反転信号は各積分器の入力電圧と加算され次回サンプリング信号の入力となる。
【００６０】
デルタシグマ変調回路６０２は、図１９に示すように、正相積分回路６０６、６０８、比較器６１０及びフリップ・フロップ６１２を含んで構成することができる。
【００６１】
正相積分回路６０６，６０８は、それぞれ図１に示した正相積分回路２００と同様の構成を有しており、スイッチトキャパシタ回路を含んで構成される。
【００６２】
正相積分回路６０６は、４つのスイッチ（ＳＷ１〜ＳＷ４）によって、サンプリングモードと積分モードを制御する構成になっている。正相積分回路６０８は、４つのスイッチ（ＳＷ５〜ＳＷ８）によって、サンプリングモードと積分モードを制御する構成になっている。図２のクロックタイミングチャートに示すように、Φ１とΦ２は互いに重なり合わない２相クロックであるとする。サンプリングモードでは、クロックΦ１がハイレベルとなってＳＷ１，ＳＷ３，ＳＷ５，ＳＷ７をオンさせ、クロックΦ２がローレベルとなってＳＷ２，ＳＷ４，ＳＷ６，ＳＷ８をオフさせる。このとき、正相積分回路６０６，６０８は、図２０に示すように、それぞれ入力電圧をコンデンサＣ１，Ｃ３でサンプリングするサンプリング状態となる。次に、クロックΦ１をローレベルにしてＳＷ１，ＳＷ３，ＳＷ５，ＳＷ７をオフし、クロックΦ２をハイレベルにしてＳＷ２，ＳＷ４，ＳＷ６，ＳＷ８をオンさせる。このとき、正相積分回路６０６，６０８は、図２１に示すように、それぞれコンデンサＣ１，Ｃ３にサンプリングされた電圧を積分する積分モードとなる。
【００６３】
比較器６１０は、正相積分回路６０８からの出力信号を非反転入力端子（＋）に受け、反転入力端子（−）に印加させる電圧との差分に応じた信号を出力する。フリップ・フロップ６１２は、比較器６１０からの出力信号を受けて、クロックΦ１がローレベルからハイレベルに変化したタイミングに同期して比較器６１０からの出力信号を保持し、その値を出力する。
【００６４】
ここで、正相積分回路６０６，６０８は、クロックΦ１，Φ２の動作タイミングでサンプリング/積分を繰り返すので、それに合わせて正相積分回路６０６，６０８に含まれるオペアンプに流れる電流を変化させることが可能である。正相積分回路６０６，６０８において、クロックΦ１，Φ２のハイ／ロー期間で電流を切り替える。すなわち、サンプリングモードでは正相積分回路６０６，６０８に含まれるオペアンプへの供給電流を少なく設定し、積分モードでは正相積分回路６０６，６０８に含まれるオペアンプへの供給電流を通常に戻す。これにより、回路性能を劣化させることなく回路全体での消費電力を低減することができる。
【００６５】
特に、本実施の形態におけるデルタシグマ変調方式アナログ／デジタル変換器６００のように、正相積分回路６０６，６０８を複数含む場合には、消費電力をより大幅に低減させることができる。
【００６６】
なお、ここでは正相積分回路６０６，６０８を複数含むデルタシグマ変調方式アナログ／デジタル変換器６００を例に説明したが、上記スイッチトキャパシタ回路を含む正相積分回路、逆相積分回路、非反転アンプ、サンプリングホールド回路、ユニティゲインサンプリング回路等の回路を複数含む場合には消費電力の低減効果は大きくなる。
【００６７】
また、上記本実施の形態における各回路では、２相クロックの代わりに各スイッチを独立に制御できる４相クロックを使用し、適切なタイミング設定にすることで積分器の性能を向上させることもできる。この場合も、クロックの切り替えに応じて回路に含まれる素子への供給電流も切り替えることによって消費電力を低減することができる。
【００６８】
＜電流制限回路＞
上記実施の形態における回路において、クロックΦ１，Φ２のハイ／ローの切り替えに応じて素子に流れる電流を切り替える電流制限回路が必要とされる。以下、この電流制限回路について説明する。
【００６９】
電流制限回路７００は、図２２に示すように、基準電流発生回路７０２と電流制御回路７０４とオペアンプ７０６を含んで構成される。基準電流発生回路７０２は、電流制御回路７０４へ供給される基準電流を生成する。電流制御回路７０４は、基準電流発生回路７０２で生成された基準電流をクロックΦ１に応じてスイッチング制御し、オペアンプ７０６への供給電流を切り替える機能をもつ。図２２の電流制限回路７００は、電流制御はＰチャネル・トランジスタで行う構成となっている。オペアンプ７０６は、スイッチトキャパシタ回路のクロックに応じて電流制限される素子である。オペアンプ７０６に流れる電流は、電流制御回路７０４からの供給電流に応じて増減する。
【００７０】
例えば、基準電流発生回路７０２で生成される基準電流Ｉとし、Ｎチャネル・トランジスタＭ１１，Ｍ１２のカレントミラー比をＭ１１：Ｍ１２＝１：１とする。電流制御回路７０４に含まれるＰチャネル・トランジスタＭ３１，Ｍ３２，Ｍ３３はクロックΦ１によって制御されるスイッチとして機能する。Ｐチャネル・トランジスタＭ３１，Ｍ３２，Ｍ３３は、クロックΦ１がハイレベルのときはオフし、ローレベルのときはオンする。クロックΦ１Ｂは、クロックΦ１と逆位相のクロック信号である。また、Ｐチャネル・トランジスタＭＰ１，ＭＰ２，ＭＰ３はトランジスタサイズ、マルチ数が等しいとする。電流制御回路７０４に含まれるＮチャネル・トランジスタＭＮ１とオペアンプ７０６に含まれるＮチャネル・トランジスタＭ５のカレントミラー比をＭＮ１：Ｍ５＝１：２とする。オペアンプに含まれるＰチャネル・トランジスタＭ３，Ｍ４のトランジスタサイズ、マルチ数は等しいとし、Ｐチャネル・トランジスタＭ３，Ｍ６及びＭ４，Ｍ７のカレントミラー比をＭ３：Ｍ６＝Ｍ４：Ｍ７＝１：１とする。また、Ｎチャネル・トランジスタＭ８，Ｍ９のカレントミラー比をＭ８：Ｍ９＝１：１とする。このような回路構成において、基準電流発生回路７０２で生成した基準電流Iを電流制御回路７０４へ供給する。
【００７１】
クロックΦ１がハイレベルである場合、電流制御回路７０４に含まれるＰチャネル・トランジスタＭ３１1はオフ、Ｍ３２，Ｍ３３はオン状態となり、ＭＰ１はダイオード接続の状態となる。このとき、Ｐチャネル・トランジスタＭＰ１，ＭＰ２のゲート−ドレイン間はショートされ、Ｐチャネル・トランジスタＭＰ１及びＭＰ２全体に対して電流Ｉが流れる。この状態は、Ｐチャネル・トランジスタＭＰ１及びＭＰ２と、Ｐチャネル・トランジスタＭＰ３とがカレントミラー回路を構成していることと等価である。カレントミラー比は２：１となり、Ｐチャネル・トランジスタＭＰ３には０．５Ｉの電流が流れる。Ｎチャネル・トランジスタＭＮ１とオペアンプ７０６のＮチャネル・トランジスタＭ５のカレントミラー比は１：２であるので、トランジスタＭ５には電流Ｉが流れる。Ｐチャネル・トランジスタＭ３，Ｍ６及びＰチャネル・トランジスタＭ４，Ｍ７のカレントミラー比は１：１なのでオペアンプ７０６に流れる全電流は２Ｉとなる。
【００７２】
クロックΦ１がローレベルの場合、電流制御回路７０４に含まれるＰチャネル・トランジスタＭ３１はオン、Ｐチャネル・トランジスタＭ３２，Ｍ３３はオフ状態となり、Ｐチャネル・トランジスタＭＰ１はオフの状態となって電流が流れなくなる。このとき、Ｐチャネル・トランジスタＭＰ２には電流Ｉが流れる。Ｐチャネル・トランジスタＭＰ２，ＭＰ３のカレントミラー比は１：１であるので、Ｐチャネル・トランジスタＭＰ３には電流Ｉが流れる。Ｎチャネル・トランジスタＭＮ１とオペアンプ７０６内のＮチャネル・トランジスタＭ５のカレントミラー比は１：２であるのでＮチャネル・トランジスタＭ５には電流２Ｉが流れる。Ｐチャネル・トランジスタＭ３，Ｍ６及びＭ４，Ｍ７のカレントミラー比は１：１であるのでオペアンプに流れる全電流は４Ｉとなる。
【００７３】
このような制御によって、図２４に示すように、クロックΦ１の動作によってオペアンプ７０６を流れる全電流は変化し、クロックΦ１がローレベルにおけるオペアンプ７０６の電流４Ｉを基準としたとき、クロックΦ１がハイレベルではオペアンプ７０６を流れる全電流は２Ｉとなる。電流制御回路７０４で利用されるクロックΦ１をデルタシグマ変調回路６０２のクロックタイミングに同期させ、サンプリングモードでは電流を少なく、積分モードでは電流を多くなるように制御することで、システム性能を劣化させることなく低消費電力化が実現できる。
【００７４】
図２３は、Ｎチャネル・トランジスタで電流制御を行う電流制御回路７０８の例を示す。図２２に示したＰチャネル・トランジスタで電流制御を行う電流制御回路７０４と同様に、電流制御回路７０８においてもクロックΦ１のハイ／ローレベルの切り替えに応じてオペアンプの消費電流を制御することができる。
【００７５】
また、オペアンプの構成はＮチャネル・トランジスタ入力タイプをＰチャネル・トランジスタ入力タイプで置き換えても可能であり、回路トポロジー、カレントミラー比を変更しても適用できる。切り替えられる電流の比も回路構成によって任意に設定できる。スイッチトキャパシタ回路を複数個使用してシステムを構成する場合、１つの電流制御回路でそれぞれのオペアンプの消費電流を制御することもできるし、各スイッチトキャパシタ回路に対して独立して電流制御回路を設けてもよい。また、種類の異なるスイッチトキャパシタ回路が組み合わさったシステム構成でも適用できる。また、スイッチトキャパシタ回路及びオペアンプはシングルエンド型であってもよいし、完全差動型であってもよい。
【符号の説明】
【００７６】
１００ 正相積分回路、１０２ スイッチトキャパシタ回路、２００ 正相積分回路、２０２ スイッチトキャパシタ回路、２０４ オペアンプ、２０６ コンデンサ、３００ 逆相積分回路、３００ 積分回路、３０２ スイッチトキャパシタ回路、４００ 非反転アンプ、４０２ スイッチトキャパシタ回路、５００ サンプリングホールド回路、５０２ スイッチトキャパシタ回路、５０５ ユニティゲインサンプリング回路、５０７ スイッチトキャパシタ回路、６００ デジタル変換器、６０２ デルタシグマ変調回路、６０４ デジタルフィルタ、６０６ 正相積分回路、６０６，６０８ 正相積分回路、６１０ 比較器、６１２ フリップ・フロップ、７００ 電流制限回路、７０２ 基準電流発生回路、７０４ 電流制御回路、７０６ オペアンプ、７０８ 電流制御回路。
【技術分野】
【０００１】
本発明は、消費電力を低減したスイッチトキャパシタ回路に関する。
【背景技術】
【０００２】
スイッチトキャパシタ回路は、離散システムの回路要素として使用されることが多く、フィルタ、コンパレータ、アナログ／デジタル変換器、デジタル／アナログ変換器等へ応用される。また、スイッチトキャパシタ回路は、主にオペアンプと組み合わせて構成される。
【０００３】
図２５は、スイッチトキャパシタ回路１０２を応用した正相積分回路１００の構成を示す図である。スイッチトキャパシタ回路１０２は、図２に示すように、クロック信号φ１をハイレベル及びクロック信号φ２をローレベルとすることによってスイッチＳＷ１，ＳＷ３をオン状態、スイッチＳＷ２，ＳＷ４をオフ状態としてコンデンサＣ１に入力電圧ＶＩＮに応じた電荷を保持させるサンプリングモードと、クロック信号φ１をローレベル及びクロック信号φ２をハイレベルとすることによってスイッチＳＷ１，ＳＷ３をオフ状態、スイッチＳＷ２，ＳＷ４をオン状態としてコンデンサＣ１にサンプリングされた電荷をコンデンサＣ２に供給して積分を行う積分モードと、を切り替えて動作する。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、スイッチトキャパシタ回路が応用されるシステムにおけるオペアンプの消費電力はアナログ／デジタル変換器、デジタル／アナログ変換器などのシステム全体の消費電力に対して大きな割合を占める。そのため、システム全体の低消費電力化のために、オペアンプの消費電力の低減は非常に効果的である。
【０００５】
しかしながら、低消費電力化と回路の性能の間にはトレードオフの関係があり、オペアンプに流れる電流を単純に減らすだけではシステムの性能劣化を引き起こしてしまう可能性がある。
【０００６】
本発明は、システムの性能劣化を避けつつ、システムの消費電力を低減できるスイッチトキャパシタ回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の１つの態様は、コンデンサと、前記コンデンサの入力側及び出力側にそれぞれ設けられたスイッチング素子と、前記コンデンサの出力を受ける素子と、前記スイッチング素子の少なくとも一つの開閉状態に応じて前記素子へ供給される電流値を切り替える電流制御回路と、を備えることを特徴とするスイッチトキャパシタ回路である。
【０００８】
ここで、前記電流制御回路は、前記スイッチング素子の少なくとも一つの開閉を制御する制御信号に応じてカレントミラー比を切り替えるカレントミラー回路を含むことが好適である。
【０００９】
また、前記素子はオペアンプであることが好適である。特に、前記素子は、複数のオペアンプであることが好適である。
【発明の効果】
【００１０】
本発明によれば、システムの性能劣化を避けつつ、システムの消費電力を低減できるスイッチトキャパシタ回路を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態における正相積分回路の構成を示す図である。
【図２】本発明の実施の形態におけるクロックのタイミングチャートを示す図である。
【図３】本発明の実施の形態における正相積分回路の動作を示す図である。
【図４】本発明の実施の形態における正相積分回路の動作を示す図である。
【図５】本発明の実施の形態における逆相積分回路の構成を示す図である。
【図６】本発明の実施の形態における逆相積分回路の動作を示す図である。
【図７】本発明の実施の形態における逆相積分回路の動作を示す図である。
【図８】本発明の実施の形態における非反転アンプの構成を示す図である。
【図９】本発明の実施の形態における非反転アンプの動作を示す図である。
【図１０】本発明の実施の形態における非反転アンプの動作を示す図である。
【図１１】本発明の実施の形態におけるサンプリングホールド回路の構成を示す図である。
【図１２】本発明の実施の形態におけるサンプリングホールド回路の動作を示す図である。
【図１３】本発明の実施の形態におけるサンプリングホールド回路の動作を示す図である。
【図１４】本発明の実施の形態におけるユニティゲインサンプリング回路の構成を示す図である。
【図１５】本発明の実施の形態におけるユニティゲインサンプリング回路の動作を示す図である。
【図１６】本発明の実施の形態におけるユニティゲインサンプリング回路の動作を示す図である。
【図１７】本発明の実施の形態におけるデルタシグマ変調方式アナログ／デジタル変換器の構成を示す図である。
【図１８】本発明の実施の形態におけるデルタシグマ変調回路の構成を示す図である。
【図１９】本発明の実施の形態におけるデルタシグマ変調回路の構成を示す図である。
【図２０】本発明の実施の形態におけるデルタシグマ変調回路の動作を示す図である。
【図２１】本発明の実施の形態におけるデルタシグマ変調回路の動作を示す図である。
【図２２】本発明の実施の形態における電流制限回路の構成を示す図である。
【図２３】本発明の実施の形態における電流制限回路の構成を示す図である。
【図２４】本発明の実施の形態における電流制限回路の動作を示すタイミングチャートである。
【図２５】従来の正相積分回路の構成を示す図である。
【発明を実施するための形態】
【００１２】
＜正相積分回路＞
本実施の形態における正相積分回路２００は、図１に示すように、スイッチトキャパシタ回路２０２、オペアンプ２０４及びコンデンサ２０６を含んで構成される。
【００１３】
スイッチトキャパシタ回路２０２は、スイッチＳＷ１〜ＳＷ４及びコンデンサＣ１を含んで構成される。スイッチＳＷ１は、クロック信号Φ１に応じて、入力電圧ＶＩＮの入力端子とコンデンサＣ１の第１端子との接続を開閉する。スイッチＳＷ２は、クロック信号Φ２に応じて、コンデンサＣ１の第１端子と接地との接続を開閉する。スイッチＳＷ３は、クロック信号Φ１に応じて、コンデンサＣ１の第２端子と接地との接続を開閉する。スイッチＳＷ４は、クロック信号Φ２に応じて、オペアンプの反転入力端子（−）とコンデンサＣ１の第２端子との接続を開閉する。
【００１４】
オペアンプ２０４及びコンデンサ２０６は積分回路を構成する。すなわち、オペアンプ２０４の非反転入力端子（＋）は接地され、反転入力端子（−）と出力端子とはコンデンサ２０６を介して接続される。これにより、スイッチトキャパシタ回路２０２から反転入力端子（−）に入力される信号が積分されて出力端子から出力電圧ＶＯＵＴとして出力される。
【００１５】
正相積分回路２００は、４つのスイッチ（ＳＷ１〜ＳＷ４）によって、サンプリングモードと積分モードを制御する構成になっている。図２のクロックタイミングチャートに示すように、Φ１とΦ２は互いに重なり合わない２相クロックであるとする。サンプリングモードでは、クロックΦ１がハイレベルとなってＳＷ１，ＳＷ３をオンさせ、クロックΦ２がローレベルとなってＳＷ２，ＳＷ４をオフさせる。このとき、正相積分回路２００は、図３に示すように、入力電圧ＶＩＮをコンデンサＣ１でサンプリングするサンプリング状態となる。
【００１６】
次に、クロックΦ１をローレベルにしてＳＷ１，ＳＷ３をオフし、クロックΦ２をハイレベルにしてＳＷ２，ＳＷ４をオンさせる。このとき、正相積分回路２００は、図４に示すように、コンデンサＣ１にサンプリングされた電圧を積分する積分モードとなる。
【００１７】
正相積分回路２００の伝達特性は、時刻ｔがｔ＝ｎＴ（ｎ＝１，２，３・・・：Ｔ＝クロック周期）のときの入力電圧及び出力電圧をそれぞれＶＩＮ（ｎＴ），ＶＯＵＴ（ｎＴ）とすると、電荷保存則より数式（１）の差分方程式が成り立つ。
【００１８】
（数１）
-C2*VOUT（nT）=-C2*VOUT（（n-1）T）-C1*VIN（（n-1）T）...(1)
ここで、ＶＩＮ（ｎＴ），ＶＯＵＴ（ｎｔ）のＺ変換をそれぞれＶＩＮ（Ｚ），ＶＯＵＴ（Ｚ）とすると上記のＺ変換は数式（２）で表される。
【００１９】
（数２）
-C2*VOUT（Z）=-C2*Z-1*VOUT（Z）-C1*Z-1*VIN（Z）...(2)
＊Z-1：遅延演算子
【００２０】
上記を整理すると伝達関数Ｈ（Ｚ）は数式（３）で表される。
【００２１】
（数３）
H（Z）=VOUT（Z）/VIN（Z）=（C1/C2）*Z-1/（1-Z-1）...(3)
【００２２】
積分モードでは、クロックΦ１及びΦ２の半周期内に積分動作が完了しなければならない（コンデンサ２０６の容量を充放電しなくてはならない）ため、多くの電流を必要とする。一方、サンプリングモードでは、オペアンプ２０４の出力電圧ＶＯＵＴを保持できればよいので、オペアンプ２０４に必要な電流は積分モードと比べて比較的少なくてよい。
【００２３】
従来のオペアンプでは、性能を維持するために電流を必要とする状態（ここでは積分モードにおいて必要な電流）に合わせて、サンプリングモード及び積分モードにおいて電流を変化させない。すなわち、サンプリングモードでは電流が少ない状態で動作するにもかかわらず積分モードと同じ電流設定となっており、サンプリングモードでは過剰電流である。
【００２４】
正相積分回路２００は、クロックΦ１，Φ２の動作タイミングでサンプリング/積分を繰り返すので、それに合わせてオペアンプ２０４に流れる電流を変化させることが可能である。そこで、正相積分回路２００において、クロックΦ１，Φ２のハイ／ロー期間でオペアンプ２０４に流れる電流を切り替える。すなわち、サンプリングモードではオペアンプ２０４への供給電流を少なく設定し、積分モードではオペアンプ２０４への供給電流を通常に戻す。これにより、回路性能を劣化させることなく回路全体での消費電力を低減することができる。
【００２５】
＜逆相積分回路＞
本実施の形態における逆相積分回路３００は、図５に示すように、スイッチトキャパシタ回路３０２、オペアンプ２０４及びコンデンサ２０６を含んで構成される。
【００２６】
スイッチトキャパシタ回路３０２は、正相積分回路２００のスイッチトキャパシタ回路２０２と同様の構成を有するが、スイッチトキャパシタ回路３０２の含まれるスイッチＳＷ１，ＳＷ２に印加されるクロックΦ１，Φ２が異なる。
【００２７】
スイッチトキャパシタ回路３０２は、スイッチＳＷ１〜ＳＷ４及びコンデンサＣ１を含んで構成される。スイッチＳＷ１は、クロック信号Φ２に応じて、入力電圧ＶＩＮの入力端子とコンデンサＣ１の第１端子との接続を開閉する。スイッチＳＷ２は、クロック信号Φ１に応じて、コンデンサＣ１の第１端子と接地との接続を開閉する。スイッチＳＷ３は、クロック信号Φ１に応じて、コンデンサＣ１の第２端子と接地との接続を開閉する。スイッチＳＷ４は、クロック信号Φ２に応じて、オペアンプの反転入力端子（−）とコンデンサＣ１の第２端子との接続を開閉する。
【００２８】
逆相積分回路３００は、４つのスイッチ（ＳＷ１〜ＳＷ４）によって、サンプリングモードと積分モードを制御する構成になっている。図２のクロックタイミングチャートに示すように、Φ１とΦ２は互いに重なり合わない２相クロックであるとする。サンプリングモードでは、クロックΦ１がハイレベルとなってＳＷ２，ＳＷ３をオンさせ、クロックΦ２がローレベルとなってＳＷ１，ＳＷ４をオフさせる。このとき、積分回路３００は、図６に示すように、コンデンサＣ１の充電電圧を維持するサンプリング状態となる。
【００２９】
次に、クロックΦ１をローレベルにしてＳＷ２，ＳＷ３をオフし、クロックΦ２をハイレベルにしてＳＷ１，ＳＷ４をオンさせる。このとき、積分回路３００は、図７に示すように、入力電圧ＶＩＮがコンデンサＣ１を介してサンプリングされた電圧がオペアンプに供給される積分モードとなる。
【００３０】
積分回路３００の伝達特性は、時刻ｔがｔ＝ｎＴ（ｎ＝１，２，３・・・：Ｔ＝クロック周期）のときの入力電圧及び出力電圧をそれぞれＶＩＮ（ｎＴ），ＶＯＵＴ（ｎＴ）とすると、電荷保存則より数式（４）の差分方程式が成り立つ。
【００３１】
（数４）
-C2*VOUT（nT）-C1*VIN（nT）=-C2*VOUT（（n-1）T）...(4)
【００３２】
ここで、ＶＩＮ（ｎＴ），ＶＯＵＴ（ｎｔ）のＺ変換をそれぞれＶＩＮ（Ｚ），ＶＯＵＴ（Ｚ）とすると上記のＺ変換は数式（５）で表される。
【００３３】
（数５）
-C2*VOUT（Z）-C1*VIN（Z）=-C2*Z-1*VOUT（Z）...(5)
＊Z-1：遅延演算子
【００３４】
上記を整理すると伝達関数Ｈ（Ｚ）は数式（６）で表される。
【００３５】
（数６）
H（Z）=VOUT（Z）/VIN（Z）=-（C1/C2）*1/（1-Z-1）...(6)
【００３６】
逆相積分回路３００では、クロックΦ１，Φ２の動作タイミングでサンプリング/積分を繰り返すので、それに合わせてオペアンプ２０４に流れる電流を変化させることが可能である。積分回路３００において、クロックΦ１，Φ２のハイ／ロー期間で電流を切り替える。すなわち、サンプリングモードではオペアンプ２０４への供給電流を少なく設定し、積分モードではオペアンプ２０４への供給電流を通常に戻す。これにより、回路性能を劣化させることなく回路全体での消費電力を低減することができる。
【００３７】
＜非反転アンプ＞
本実施の形態における非反転アンプ４００は、図８に示すように、スイッチトキャパシタ回路４０２及びオペアンプ２０４を含んで構成される。
【００３８】
スイッチトキャパシタ回路４０２は、スイッチＳＷ１〜ＳＷ３及びコンデンサＣ１，Ｃ２を含んで構成される。スイッチＳＷ１は、クロック信号Φ１に応じて、入力電圧ＶＩＮの入力端子とコンデンサＣ１の第１端子との経路を開閉する。スイッチＳＷ２は、クロック信号Φ２に応じて、コンデンサＣ１の第１端子への動作コモン電圧ＶＣの供給路を開閉する。スイッチＳＷ３は、クロック信号Φ１に応じて、コンデンサＣ２の両端子間の接続を開閉する。
【００３９】
コンデンサＣ１の第２端子はオペアンプ２０４の反転入力端子（−）に接続される。さらに、コンデンサＣ２の第１端子はオペアンプ２０４の反転入力端子（−）に接続され、第２端子はオペアンプの出力端子に接続される。オペアンプ２０４の非反転入力端子（＋）には動作コモン電圧ＶＣが供給される。
【００４０】
非反転アンプ４００は、３つのスイッチ（ＳＷ１〜ＳＷ３）によって、サンプリングモードと増幅モードを制御する構成になっている。図２のクロックタイミングチャートに示すように、Φ１とΦ２は互いに重なり合わない２相クロックであるとする。サンプリングモードでは、クロックΦ１がハイレベルとなってＳＷ１，ＳＷ３をオンさせ、クロックΦ２がローレベルとなってＳＷ２をオフさせる。このとき、正相積分回路２００は、図９に示すように、このモードでは出力電圧ＶＯＵＴ＝Ｖｘ≒動作コモン電圧ＶＣ（Ｘ点での電圧）であり、コンデンサＣ１の端子間電圧は入力電圧ＶＩＮ−コモン電圧ＶＣとなるため、入力電圧ＶＩＮに追従する。
【００４１】
次に、クロックΦ１をローレベルにしてＳＷ１，ＳＷ３をオフし、クロックΦ２をハイレベルにしてＳＷ２をオンさせる。このとき、正相積分回路２００は、図１０に示すように、コンデンサＣ１にサンプリングされた電圧を増幅する増幅モードとなる。
【００４２】
このとき、コンデンサＣ１の第１端子の電圧Ｖｐ（＝Ｐ点での電圧）は電圧ＶＩＮ０＋動作コモン電圧ＶＣ（ＶＩＮ０：サンプリングモードにおけるコンデンサＣ１の最終端子間電圧）から動作コモン電圧ＶＣへ移行するが、オペアンプ２０４の高い利得によってコンデンサＣ１の第２端子Ｘのノードは仮想接地となり、かつコンデンサＣ１に電荷は保存される。そのため、出力電圧ＶＯＵＴはコンデンサＣ１の端子間電圧ＶＩＮ０を電圧利得Ｃ１／Ｃ２倍した電圧と等しくなるようにオペアンプによって充電が行われ、出力電圧ＶＯＵＴ＝（Ｃ１／Ｃ２）×ＶＩＮ０＋ＶＣとなる。そして、この電圧は保持され、次の段での処理が可能となる。
【００４３】
これらの動作により、回路の最終電圧は電圧ＶＩＮ０と同じ極性でオペアンプ２０４の動作範囲内で任意の利得をとることができる。また、サンプリングモードから増幅モードへ移行する際、スイッチＳＷ３はスイッチＳＷ１よりも少し早くオフするようにクロックタイミングを制御すれば、スイッチによるチャージインジェクションの影響を大幅に緩和できる。
【００４４】
増幅モードでは入力電圧と回路の電圧利得（Ｃ１／Ｃ２）に応じた電圧をクロックの半周期内に出力しなければならない（コンデンサＣ２の容量を充電しなくてはならない）ため、多くの電流を必要とする。一方、サンプリングモードではオペアンプ２０４の反転入力端子（−）と出力端子をショートさせ、動作コモン電圧ＶＣを維持するのみなので、オペアンプ２０４に必要な電流は増幅モードと比べて比較的少なくてすむ。
【００４５】
そこで、本実施の形態における非反転アンプ４００では、クロックΦ１，Φ２の動作タイミングに応じたサンプリング/増幅を繰り返しにおいて、それに合わせてオペアンプ２０４に流れる電流を変化させることが可能である。本実施の形態では、クロックΦ１，Φ２のHハイ／ロー期間で電流を切り替える（サンプリングモードは電流を少なく設定し、増幅モードでは通常電流に設定する）ことにより、回路性能を劣化させることなく回路全体での消費電力を低減することができる。
【００４６】
＜サンプリングホールド回路＞
本実施の形態におけるサンプリングホールド回路５００は、図１１に示すように、スイッチトキャパシタ回路５０２及びオペアンプ２０４を含んで構成される。
【００４７】
スイッチトキャパシタ回路５０２は、スイッチＳＷ１〜ＳＷ３及びコンデンサＣ１を含んで構成される。スイッチＳＷ１は、クロック信号Φ１に応じて、入力電圧ＶＩＮの入力端子とコンデンサＣ１の第１端子との経路を開閉する。スイッチＳＷ２は、クロック信号Φ２に応じて、コンデンサＣ１の第１端子とオペアンプ２０４の出力端子との経路を開閉する。スイッチＳＷ３は、クロック信号Φ１に応じて、コンデンサＣ１の第２端子とオペアンプ２０４の出力端子との経路を開閉する。
【００４８】
コンデンサＣ１の第２端子はオペアンプ２０４の反転入力端子（−）に接続される。オペアンプ２０４の非反転入力端子（＋）は接地される。
【００４９】
サンプリングモードでは、クロックΦ１がハイレベルとなってＳＷ１，ＳＷ３をオンさせ、クロックΦ２がローレベルとなってＳＷ２をオフさせる。このとき、サンプリングホールド回路５００は、図１２に示すように、サンプリングモードとなる。次に、クロックΦ１をローレベルにしてＳＷ１，ＳＷ３をオフし、クロックΦ２をハイレベルにしてＳＷ２をオンさせる。このとき、サンプリングホールド回路５００は、図１３に示すように、ホールドモードとなる。
【００５０】
本実施の形態におけるサンプリングホールド回路５００でも、クロックΦ１，Φ２の動作タイミングに応じたサンプリング/ホールドを繰り返しにおいて、それに合わせてオペアンプ２０４に流れる電流を変化させる。本実施の形態では、サンプリングモードは電流を少なく設定し、ホールドモードでは通常電流に設定することにより、回路性能を劣化させることなく回路全体での消費電力を低減することができる。
【００５１】
＜ユニティゲインサンプリング回路＞
本実施の形態におけるユニティゲインサンプリング回路５０５は、図１４に示すように、スイッチトキャパシタ回路５０７及びオペアンプ２０４を含んで構成される。
【００５２】
スイッチトキャパシタ回路５０７は、スイッチＳＷ１〜ＳＷ４及びコンデンサＣ１，Ｃ２を含んで構成される。スイッチＳＷ１は、クロック信号Φ１に応じて、入力電圧ＶＩＮの入力端子とコンデンサＣ１の第１端子との経路を開閉する。スイッチＳＷ２は、クロック信号Φ２に応じて、コンデンサＣ１の第２端子とオペアンプ２０４の反転入力端子（−）との経路を開閉する。スイッチＳＷ３は、クロック信号Φ１に応じて、コンデンサＣ１の第２端子と接地端子との経路を開閉する。スイッチＳＷ４は、クロック信号Φ２に応じて、コンデンサＣ１の第１端子とオペアンプ２０４の出力端子との経路を開閉する。
【００５３】
オペアンプ２０４の反転入力端子（−）はコンデンサＣ２を介してオペアンプ２０４の出力端子に接続される。さらに、オペアンプ２０４の非反転入力端子（＋）は接地される。
【００５４】
サンプリングモードでは、クロックΦ１がハイレベルとなってＳＷ１，ＳＷ３をオンさせ、クロックΦ２がローレベルとなってＳＷ２，ＳＷ４をオフさせる。このとき、ユニティゲインサンプリング回路５０５は、図１５に示すように、サンプリングモードとなる。次に、クロックΦ１をローレベルにしてＳＷ１，ＳＷ３をオフし、クロックΦ２をハイレベルにしてＳＷ２をオンさせる。このとき、ユニティゲインサンプリング回路５０５は、図１６に示すように、ホールドモードとなる。
【００５５】
本実施の形態におけるユニティゲインサンプリング回路５０５でも、クロックΦ１，Φ２の動作タイミングに応じたサンプリング/ホールドを繰り返しにおいて、それに合わせてオペアンプ２０４に流れる電流を変化させる。本実施の形態では、サンプリングモードは電流を少なく設定し、ホールドモードでは通常電流に設定することにより、回路性能を劣化させることなく回路全体での消費電力を低減することができる。
【００５６】
＜デルタシグマ変調方式アナログ／デジタル変換器＞
本実施の形態におけるデルタシグマ変調方式アナログ／デジタル変換器６００は、図１７に示すように、アナログ信号を量子化するデルタシグマ変調回路（アナログ回路）６０２と量子化された低ビットデータを処理しデジタル信号を出力するデジタルフィルタ（デジタル回路）６０４を含んで構成される。アナログ処理を行うデルタシグマ変調回路６０２は信号周波数よりもかなり高い周波数でサンプリングを行う「オーバーサンプリング技術」と量子化雑音に周波数特性（量子化雑音を信号帯域外へ押しやる）をもたせ、雑音分布を変える「ノイズシェーピング技術」と呼ばれる２つの高精度化技術を用いることによって、信号帯域内の量子化雑音を減少させる。次に、デジタル処理を行う後段のデジタルフィルタ６０４は、信号帯域外量子化雑音を除去し、高分解能Ａ／Ｄ変換を達成する。
【００５７】
デルタシグマ変調回路６０２は、図１８に示すように、低消費電力スイッチキャパシタ回路を適用できるデルタシグマ変調回路はループフィルタの構成（フィードフォワード型、フィードバック型、カスケード型）、伝達特性（ローパス型、バンドパス型）、フィルタの次数、量子化レベル（シングルビット、マルチビット）によらず、あらゆるシステムで対応可能である。本実施の形態では、デルタシグマ変調回路６０２の構成としてスイッチトキャパシタ回路を２個使用した２次の分散フィードバック型とし、量子化レベルは１ビットとして例に挙げる。
【００５８】
入力電圧Ｘに対しては、フォワードパスの２次積分作用（Ｚ−１／１−Ｚ−１）2とフィードバックによる２次微分作用（１−Ｚ−１）2が働き、入力電圧Ｘ＝出力電圧Ｙとなる（遅延演算子Ｚ−１は省略する）。量子化によって発生する量子化雑音Ｑに対しては、フィードバックによる２次微分作用のみが働くので、（１−Ｚ−１）2×Ｑとなる。従って、回路全体の伝達特性はＹ＝Ｘ＋（１−Ｚ−１）2×Ｑとなる。
【００５９】
動作原理を説明する。入力電圧Ｘが２個の積分器を通って１ビット量子化器に入力される。量子化器は第２積分器から出力された信号を正／負で判定し、１ビットの出力電圧Ｙを出力する。この出力電圧Ｙの２値（１，０）は正／負のフルスケール値を意味しており、後段のデジタルフィルタへ出力されると同時に１ビットＤ／Ａ変換器を介して各積分器の入力へ反転信号としてフィードバックされる。この反転信号は各積分器の入力電圧と加算され次回サンプリング信号の入力となる。
【００６０】
デルタシグマ変調回路６０２は、図１９に示すように、正相積分回路６０６、６０８、比較器６１０及びフリップ・フロップ６１２を含んで構成することができる。
【００６１】
正相積分回路６０６，６０８は、それぞれ図１に示した正相積分回路２００と同様の構成を有しており、スイッチトキャパシタ回路を含んで構成される。
【００６２】
正相積分回路６０６は、４つのスイッチ（ＳＷ１〜ＳＷ４）によって、サンプリングモードと積分モードを制御する構成になっている。正相積分回路６０８は、４つのスイッチ（ＳＷ５〜ＳＷ８）によって、サンプリングモードと積分モードを制御する構成になっている。図２のクロックタイミングチャートに示すように、Φ１とΦ２は互いに重なり合わない２相クロックであるとする。サンプリングモードでは、クロックΦ１がハイレベルとなってＳＷ１，ＳＷ３，ＳＷ５，ＳＷ７をオンさせ、クロックΦ２がローレベルとなってＳＷ２，ＳＷ４，ＳＷ６，ＳＷ８をオフさせる。このとき、正相積分回路６０６，６０８は、図２０に示すように、それぞれ入力電圧をコンデンサＣ１，Ｃ３でサンプリングするサンプリング状態となる。次に、クロックΦ１をローレベルにしてＳＷ１，ＳＷ３，ＳＷ５，ＳＷ７をオフし、クロックΦ２をハイレベルにしてＳＷ２，ＳＷ４，ＳＷ６，ＳＷ８をオンさせる。このとき、正相積分回路６０６，６０８は、図２１に示すように、それぞれコンデンサＣ１，Ｃ３にサンプリングされた電圧を積分する積分モードとなる。
【００６３】
比較器６１０は、正相積分回路６０８からの出力信号を非反転入力端子（＋）に受け、反転入力端子（−）に印加させる電圧との差分に応じた信号を出力する。フリップ・フロップ６１２は、比較器６１０からの出力信号を受けて、クロックΦ１がローレベルからハイレベルに変化したタイミングに同期して比較器６１０からの出力信号を保持し、その値を出力する。
【００６４】
ここで、正相積分回路６０６，６０８は、クロックΦ１，Φ２の動作タイミングでサンプリング/積分を繰り返すので、それに合わせて正相積分回路６０６，６０８に含まれるオペアンプに流れる電流を変化させることが可能である。正相積分回路６０６，６０８において、クロックΦ１，Φ２のハイ／ロー期間で電流を切り替える。すなわち、サンプリングモードでは正相積分回路６０６，６０８に含まれるオペアンプへの供給電流を少なく設定し、積分モードでは正相積分回路６０６，６０８に含まれるオペアンプへの供給電流を通常に戻す。これにより、回路性能を劣化させることなく回路全体での消費電力を低減することができる。
【００６５】
特に、本実施の形態におけるデルタシグマ変調方式アナログ／デジタル変換器６００のように、正相積分回路６０６，６０８を複数含む場合には、消費電力をより大幅に低減させることができる。
【００６６】
なお、ここでは正相積分回路６０６，６０８を複数含むデルタシグマ変調方式アナログ／デジタル変換器６００を例に説明したが、上記スイッチトキャパシタ回路を含む正相積分回路、逆相積分回路、非反転アンプ、サンプリングホールド回路、ユニティゲインサンプリング回路等の回路を複数含む場合には消費電力の低減効果は大きくなる。
【００６７】
また、上記本実施の形態における各回路では、２相クロックの代わりに各スイッチを独立に制御できる４相クロックを使用し、適切なタイミング設定にすることで積分器の性能を向上させることもできる。この場合も、クロックの切り替えに応じて回路に含まれる素子への供給電流も切り替えることによって消費電力を低減することができる。
【００６８】
＜電流制限回路＞
上記実施の形態における回路において、クロックΦ１，Φ２のハイ／ローの切り替えに応じて素子に流れる電流を切り替える電流制限回路が必要とされる。以下、この電流制限回路について説明する。
【００６９】
電流制限回路７００は、図２２に示すように、基準電流発生回路７０２と電流制御回路７０４とオペアンプ７０６を含んで構成される。基準電流発生回路７０２は、電流制御回路７０４へ供給される基準電流を生成する。電流制御回路７０４は、基準電流発生回路７０２で生成された基準電流をクロックΦ１に応じてスイッチング制御し、オペアンプ７０６への供給電流を切り替える機能をもつ。図２２の電流制限回路７００は、電流制御はＰチャネル・トランジスタで行う構成となっている。オペアンプ７０６は、スイッチトキャパシタ回路のクロックに応じて電流制限される素子である。オペアンプ７０６に流れる電流は、電流制御回路７０４からの供給電流に応じて増減する。
【００７０】
例えば、基準電流発生回路７０２で生成される基準電流Ｉとし、Ｎチャネル・トランジスタＭ１１，Ｍ１２のカレントミラー比をＭ１１：Ｍ１２＝１：１とする。電流制御回路７０４に含まれるＰチャネル・トランジスタＭ３１，Ｍ３２，Ｍ３３はクロックΦ１によって制御されるスイッチとして機能する。Ｐチャネル・トランジスタＭ３１，Ｍ３２，Ｍ３３は、クロックΦ１がハイレベルのときはオフし、ローレベルのときはオンする。クロックΦ１Ｂは、クロックΦ１と逆位相のクロック信号である。また、Ｐチャネル・トランジスタＭＰ１，ＭＰ２，ＭＰ３はトランジスタサイズ、マルチ数が等しいとする。電流制御回路７０４に含まれるＮチャネル・トランジスタＭＮ１とオペアンプ７０６に含まれるＮチャネル・トランジスタＭ５のカレントミラー比をＭＮ１：Ｍ５＝１：２とする。オペアンプに含まれるＰチャネル・トランジスタＭ３，Ｍ４のトランジスタサイズ、マルチ数は等しいとし、Ｐチャネル・トランジスタＭ３，Ｍ６及びＭ４，Ｍ７のカレントミラー比をＭ３：Ｍ６＝Ｍ４：Ｍ７＝１：１とする。また、Ｎチャネル・トランジスタＭ８，Ｍ９のカレントミラー比をＭ８：Ｍ９＝１：１とする。このような回路構成において、基準電流発生回路７０２で生成した基準電流Iを電流制御回路７０４へ供給する。
【００７１】
クロックΦ１がハイレベルである場合、電流制御回路７０４に含まれるＰチャネル・トランジスタＭ３１1はオフ、Ｍ３２，Ｍ３３はオン状態となり、ＭＰ１はダイオード接続の状態となる。このとき、Ｐチャネル・トランジスタＭＰ１，ＭＰ２のゲート−ドレイン間はショートされ、Ｐチャネル・トランジスタＭＰ１及びＭＰ２全体に対して電流Ｉが流れる。この状態は、Ｐチャネル・トランジスタＭＰ１及びＭＰ２と、Ｐチャネル・トランジスタＭＰ３とがカレントミラー回路を構成していることと等価である。カレントミラー比は２：１となり、Ｐチャネル・トランジスタＭＰ３には０．５Ｉの電流が流れる。Ｎチャネル・トランジスタＭＮ１とオペアンプ７０６のＮチャネル・トランジスタＭ５のカレントミラー比は１：２であるので、トランジスタＭ５には電流Ｉが流れる。Ｐチャネル・トランジスタＭ３，Ｍ６及びＰチャネル・トランジスタＭ４，Ｍ７のカレントミラー比は１：１なのでオペアンプ７０６に流れる全電流は２Ｉとなる。
【００７２】
クロックΦ１がローレベルの場合、電流制御回路７０４に含まれるＰチャネル・トランジスタＭ３１はオン、Ｐチャネル・トランジスタＭ３２，Ｍ３３はオフ状態となり、Ｐチャネル・トランジスタＭＰ１はオフの状態となって電流が流れなくなる。このとき、Ｐチャネル・トランジスタＭＰ２には電流Ｉが流れる。Ｐチャネル・トランジスタＭＰ２，ＭＰ３のカレントミラー比は１：１であるので、Ｐチャネル・トランジスタＭＰ３には電流Ｉが流れる。Ｎチャネル・トランジスタＭＮ１とオペアンプ７０６内のＮチャネル・トランジスタＭ５のカレントミラー比は１：２であるのでＮチャネル・トランジスタＭ５には電流２Ｉが流れる。Ｐチャネル・トランジスタＭ３，Ｍ６及びＭ４，Ｍ７のカレントミラー比は１：１であるのでオペアンプに流れる全電流は４Ｉとなる。
【００７３】
このような制御によって、図２４に示すように、クロックΦ１の動作によってオペアンプ７０６を流れる全電流は変化し、クロックΦ１がローレベルにおけるオペアンプ７０６の電流４Ｉを基準としたとき、クロックΦ１がハイレベルではオペアンプ７０６を流れる全電流は２Ｉとなる。電流制御回路７０４で利用されるクロックΦ１をデルタシグマ変調回路６０２のクロックタイミングに同期させ、サンプリングモードでは電流を少なく、積分モードでは電流を多くなるように制御することで、システム性能を劣化させることなく低消費電力化が実現できる。
【００７４】
図２３は、Ｎチャネル・トランジスタで電流制御を行う電流制御回路７０８の例を示す。図２２に示したＰチャネル・トランジスタで電流制御を行う電流制御回路７０４と同様に、電流制御回路７０８においてもクロックΦ１のハイ／ローレベルの切り替えに応じてオペアンプの消費電流を制御することができる。
【００７５】
また、オペアンプの構成はＮチャネル・トランジスタ入力タイプをＰチャネル・トランジスタ入力タイプで置き換えても可能であり、回路トポロジー、カレントミラー比を変更しても適用できる。切り替えられる電流の比も回路構成によって任意に設定できる。スイッチトキャパシタ回路を複数個使用してシステムを構成する場合、１つの電流制御回路でそれぞれのオペアンプの消費電流を制御することもできるし、各スイッチトキャパシタ回路に対して独立して電流制御回路を設けてもよい。また、種類の異なるスイッチトキャパシタ回路が組み合わさったシステム構成でも適用できる。また、スイッチトキャパシタ回路及びオペアンプはシングルエンド型であってもよいし、完全差動型であってもよい。
【符号の説明】
【００７６】
１００ 正相積分回路、１０２ スイッチトキャパシタ回路、２００ 正相積分回路、２０２ スイッチトキャパシタ回路、２０４ オペアンプ、２０６ コンデンサ、３００ 逆相積分回路、３００ 積分回路、３０２ スイッチトキャパシタ回路、４００ 非反転アンプ、４０２ スイッチトキャパシタ回路、５００ サンプリングホールド回路、５０２ スイッチトキャパシタ回路、５０５ ユニティゲインサンプリング回路、５０７ スイッチトキャパシタ回路、６００ デジタル変換器、６０２ デルタシグマ変調回路、６０４ デジタルフィルタ、６０６ 正相積分回路、６０６，６０８ 正相積分回路、６１０ 比較器、６１２ フリップ・フロップ、７００ 電流制限回路、７０２ 基準電流発生回路、７０４ 電流制御回路、７０６ オペアンプ、７０８ 電流制御回路。
【特許請求の範囲】
【請求項１】
コンデンサと、
前記コンデンサの入力側及び出力側にそれぞれ設けられたスイッチング素子と、
前記コンデンサの出力を受ける素子と、
前記スイッチング素子の少なくとも一つの開閉状態に応じて前記素子へ供給される電流値を切り替える電流制御回路と、
を備えることを特徴とするスイッチトキャパシタ回路。
【請求項２】
請求項１に記載のスイッチトキャパシタ回路であって、
前記電流制御回路は、前記スイッチング素子の少なくとも一つの開閉を制御する制御信号に応じてカレントミラー比を切り替えるカレントミラー回路を含むことを特徴とするスイッチトキャパシタ回路。
【請求項３】
請求項１又は２に記載のスイッチトキャパシタ回路であって、
前記素子はオペアンプであることを特徴とするスイッチトキャパシタ回路。
【請求項４】
請求項３に記載のスイッチトキャパシタ回路であって、
前記素子は、複数のオペアンプであることを特徴とするスイッチトキャパシタ回路。
【請求項１】
コンデンサと、
前記コンデンサの入力側及び出力側にそれぞれ設けられたスイッチング素子と、
前記コンデンサの出力を受ける素子と、
前記スイッチング素子の少なくとも一つの開閉状態に応じて前記素子へ供給される電流値を切り替える電流制御回路と、
を備えることを特徴とするスイッチトキャパシタ回路。
【請求項２】
請求項１に記載のスイッチトキャパシタ回路であって、
前記電流制御回路は、前記スイッチング素子の少なくとも一つの開閉を制御する制御信号に応じてカレントミラー比を切り替えるカレントミラー回路を含むことを特徴とするスイッチトキャパシタ回路。
【請求項３】
請求項１又は２に記載のスイッチトキャパシタ回路であって、
前記素子はオペアンプであることを特徴とするスイッチトキャパシタ回路。
【請求項４】
請求項３に記載のスイッチトキャパシタ回路であって、
前記素子は、複数のオペアンプであることを特徴とするスイッチトキャパシタ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【公開番号】特開２０１２−３４１７４（Ｐ２０１２−３４１７４Ａ）
【公開日】平成２４年２月１６日（２０１２．２．１６）
【国際特許分類】
【出願番号】特願２０１０−１７１６６５（Ｐ２０１０−１７１６６５）
【出願日】平成２２年７月３０日（２０１０．７．３０）
【出願人】（３１１００３７４３）オンセミコンダクター・トレーディング・リミテッド (166)
【Ｆターム（参考）】
【公開日】平成２４年２月１６日（２０１２．２．１６）
【国際特許分類】
【出願日】平成２２年７月３０日（２０１０．７．３０）
【出願人】（３１１００３７４３）オンセミコンダクター・トレーディング・リミテッド (166)
【Ｆターム（参考）】
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