センサチップ、センサデバイスおよびセンサチップの製造方法
【課題】センサチップに加えて温度補償用抵抗素子をパッケージングすると、パッケージの大きさが増大し、また、コストも増大する。
【解決手段】基板に形成されたセンサ回路と、前記基板に形成された第１抵抗素子と、前記第１抵抗素子と直列に接続されて前記基板に形成され、前記第１抵抗素子と異なる温度係数を有する第２抵抗素子と、前記第１抵抗素子と前記第２抵抗素子との接続点の電位を出力するパッドならびに前記センサ回路の出力を出力するパッドと、備えたセンサチップが提供される。
【解決手段】基板に形成されたセンサ回路と、前記基板に形成された第１抵抗素子と、前記第１抵抗素子と直列に接続されて前記基板に形成され、前記第１抵抗素子と異なる温度係数を有する第２抵抗素子と、前記第１抵抗素子と前記第２抵抗素子との接続点の電位を出力するパッドならびに前記センサ回路の出力を出力するパッドと、備えたセンサチップが提供される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗値の温度変化に起因する出力変動に対する補償用の信号を出力可能なセンサチップセンサデバイスおよびセンサチップの製造方法などに関する。
【背景技術】
【０００２】
圧力や加速度などの物理量を検出するために可撓部に配置されたピエゾ抵抗素子の抵抗値の変化を検出するセンサチップが知られている（例えば、特許文献１参照。）。ピエゾ抵抗素子は、撓み量の変化による以外にも、温度の変化によっても抵抗値が変化する。このため、ピエゾ抵抗素子の抵抗値の変化により物理量を検出するセンサチップを用いる場合には、温度補償を行なう必要がある。したがってセンサチップのパッケージングを行なう際に、温度補償用抵抗素子もパッケージングする必要がある（例えば、特許文献２参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−３０１５９号公報
【特許文献２】特開昭６４−４１８６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、センサチップに加えて温度補償用抵抗素子をパッケージングすると、パッケージの大きさが増大し、また、コストも増大することになる。
【課題を解決するための手段】
【０００５】
本発明の一実施形態として、基板に形成されたセンサ回路と、前記基板に形成された第１抵抗素子と、前記第１抵抗素子と直列に接続されて前記基板に形成され、前記第１抵抗素子と異なる温度係数を有する第２抵抗素子と、前記第１抵抗素子と前記第２抵抗素子との接続点の電位を出力するパッドならびに前記センサ回路の出力を出力するパッドと、備えたセンサチップを提供する。
【０００６】
本発明の別の一実施形態として、センサチップと制御ＩＣとを備えたセンサデバイスであって、前記センサチップは、第１基板に形成されたセンサ回路と、前記第１基板に形成された第１抵抗素子と、前記第１抵抗素子と直列に接続されて前記第１基板に形成され、前記第１抵抗素子と異なる温度係数を有する第２抵抗素子と、前記第１抵抗素子と前記第２抵抗素子との接続点の電位を出力するパッドならびに前記センサ回路の出力を出力するパッドとを有し、前記制御ＩＣは、前記センサ回路の出力を増幅する増幅回路を有するセンサデバイスを提供する。
【０００７】
本発明のさらに別の一実施形態として、基板にセンサ回路を形成し、前記基板に第１抵抗素子を形成し、前記基板に前記第１抵抗素子と異なる温度係数を有する第２抵抗素子を形成し、前記第１抵抗素子と前記第２抵抗素子とを直列に接続し、前記第１抵抗素子と前記第２抵抗素子との接続点の電位を出力するパッドならびに前記センサ回路の出力を出力するパッドとを前記基板に形成することを特徴とするセンサチップの製造方法を提供する。
【発明の効果】
【０００８】
本発明によれば、センサチップを備えるセンサデバイスを提供する際に、温度補償用抵抗素子をさらにパッケージングする必要がなく、パッケージのサイズの増大やコストの増大を防ぐことができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態に係るセンサチップをパッケージングしたセンサデバイスの側面図である。
【図２】（ａ）は、本発明の一実施形態に係るセンサチップの等価回路図の一例図、（ｂ）は、温度Ｔに対する抵抗素子Ｒａの抵抗値とＲｂの抵抗値とを示す式を示す図と、ＶＴを示す式を示す図、（ｃ）は、ＴとＶＴ／Ｖｄｄとのグラフの一例図である。
【図３】本発明の一実施形態に係るセンサチップの一実施例である加速度センサの上面図と側面図である。
【図４】ボロンの拡散濃度とピエゾ抵抗素子の温度係数の関係を示すグラフの一例図である。
【図５】本発明の一実施形態に係るセンサチップの製造工程を示す図である。
【図６】本発明の一実施形態に係るセンサチップに、パッドが形成された状態を示す一例図である。
【図７】本発明の一実施形態に係るセンサチップの等価回路図の一例図である。
【図８】本発明の一実施形態に係る第１の抵抗素子と第２の抵抗素子とが形成される領域の配置を示す一例図である。
【図９】本発明の一実施形態に係るセンサチップの製造工程を示す図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して、本発明を実施するための形態を詳細に説明する。本発明は、以下に示す実施形態に限定して解釈されるものではない。なお、図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する場合がある。また、半導体の積層、上面、側面などを図示する場合、幅、高さ、厚みなどを誇張して示す場合がある。
【００１１】
（実施形態１）
図１は、本発明の一実施形態に係るセンサチップをパッケージングしたセンサデバイスの側面図である。図１（ａ）において、センサデバイス１００は、プリント基板などの基板１０１の上に、制御ＩＣ１０２が配置された構成となっている。また、制御ＩＣの上に、本発明の一実施形態に係るセンサチップ１０３が配置された構成となっている。制御ＩＣ１０２は、センサチップ１０３から得られる信号を増幅する増幅回路を備える。また、制御ＩＣ１０２は、温度補償などの温度補償回路を有していてもよい。そのために、センサチップ１０３と制御ＩＣ１０２とを接続する配線１０５が設けられている。また、制御ＩＣ１０２と基板１０１とを接続する配線１０４も設けられている。
【００１２】
図１（ｂ）は別の構成のセンサデバイスの側面図である。図１（ｂ）において、センサデバイス１１０は、プリント基板などの基板１１１の上に、制御ＩＣ１１２とセンサチップ１１３とが配置された構成となっている。制御ＩＣ１１２の役割は、図１（ａ）における制御ＩＣ１０２と同じである。このために、基板１１１と制御ＩＣ１１２およびセンサチップ１１３との間に配線１１４、１１５が設けられる。これにより、センサチップ１１３からの信号が制御ＩＣ１１２に供給される。なお、図１（ｂ）では、基板１１１を経由してセンサチップ１１３からの信号が制御ＩＣ１１２に供給されるが、図１（ａ）のように、センサチップ１１３と制御ＩＣ１１２とを接続する配線が設けられ、センサチップ１１３からの信号が直接、制御ＩＣ１１２に供給されるようになっていてもよい。
【００１３】
図１（ａ）のように、制御ＩＣ１０２の上にセンサチップ１０３を配置することにより、センサデバイスを上面から見た場合の面積を小さくすることができる。また、図１（ｂ）のように制御ＩＣ１１２とセンサチップ１１３とを並列して配置することにより、センサデバイスの底背化を実現することができる。
【００１４】
また、図１（ａ）、図１（ｂ）において、センサチップ１０３、１１３を、配線１０５、１１５を用いて制御ＩＣ１０２、基板１１１と接続する代わりに、金属バンプなどを介して制御ＩＣ１０２、基板１１１と接続してもよい。さらに、制御ＩＣ１０２、１１２とセンサチップ１０３、１１３とを樹脂で封止したり、セラミックや樹脂などで形成された蓋材で覆い、蓋材を基板１０１、１１１に接着剤などで固定したりしてもよい。
【００１５】
図２（ａ）は、本発明の一実施形態に係るセンサチップの有する基板に形成される回路の等価回路図の一例を示す。なお、センサチップの有する基板とは、例えば半導体基板である。図２（ａ）において、センサ回路２０１に、Ｖｄｄ端子とＧＮＤ端子とを用いて電圧、電流が供給される。センサ回路２０１は、物理量を検出する任意のセンサ回路である。例えば、圧力や物理量を検出するためのピエゾ抵抗素子を用いたホイートストンブリッジ回路を含むことができる。回路図には示されていない出力端子にセンサ回路２０１からの信号、例えば、ホイートストンブリッジ回路において直列に接続される抵抗素子間の電圧、が出力される。また、ピエゾ抵抗素子の代わりに、固定電極と可動電極とにより形成される静電容量素子や、圧電素子などを用いることができる。
【００１６】
本発明の一実施形態においては、Ｖｄｄ端子とＧＮＧ端子との間に、抵抗素子Ｒａと抵抗素子Ｒｂとが直列に接続され、抵抗素子Ｒａと抵抗素子Ｒｂとの接続点の電位を、ＶＴとして出力する。また、抵抗素子Ｒａの温度係数と抵抗素子Ｒｂの温度係数とは異なっている。これにより、温度によりＶＴとＶｄｄとの比が変化する。なお、ＶＴとＶｄｄとの電位の基準は、例えば、ＧＮＤとすることができる。
【００１７】
図２（ｂ）に、温度Ｔに対する抵抗素子Ｒａと抵抗素子Ｒｂとの抵抗値を示す式と、ＶＴを示す式とを示す。なお、本明細書において、抵抗素子を示す記号を抵抗素子の抵抗値としても用いる。抵抗素子の抵抗値は、温度係数ρと基準温度τにおける抵抗値ｒとを用いてｒ（１＋（Ｔ−τ）ρ）と近似して表現することができる。したがって、簡単のためにτを０°Ｃ（＝２７３Ｋ）として、抵抗素子Ｒａの抵抗値をｒａ（１＋Ｔρａ）と表わし、抵抗素子Ｒｂの抵抗値をｒｂ（１＋Ｔρｂ）と表わすと、抵抗素子Ｒａと抵抗素子Ｒｂとが直列に接続され、直列接続の両端にＶｄｄの電圧が印加される場合には、ＶＴ／Ｖｄｄ＝（ｒａ（１＋Ｔρａ））／（ｒａ＋ｒｂ＋Ｔ（ρａｒａ＋ρｂｒｂ））となる。
【００１８】
よって、例えば、抵抗素子Ｒａの温度係数ρａと抵抗素子Ｒｂの温度係数ρｂとの間に、ρａ＞ρｂという関係が成り立つと、温度Ｔが大きくなると、ＶＴ／Ｖｄｄは増大する。すなわち、図２（ｃ）に示すようなＴとＶＴ／Ｖｄｄとのグラフが得られる。また、ρａ＜ρｂであれば、温度Ｔが大きくなると、ＶＴ／Ｖｄｄは減少することになる。
【００１９】
例えば、Ｒａが２５°Ｃにおいて１０３Ωであり、温度係数が０．１％／Ｋであり、Ｒａ＝１０３（１＋１０−３（Ｔ−２５°Ｃ））Ωと表わされ、Ｒｂが２５°Ｃにおいて１０３Ωであり、温度係数が０であり、Ｒｂ＝１０３Ωと表わされるとする。この場合、温度が−３５°Ｃから８５°Ｃまで変化すると、Ｖｄｄ＝３Ｖである場合に、ＶＴは９０ｍＶ変化する。
【００２０】
以上から、制御ＩＣにおいて、ＶｄｄとＶＴとの比であるＶＴ／Ｖｄｄを参照することにより、センサチップの周囲の温度基づく温度補償を行なうことができる。
【００２１】
なお、ρａ＝ρｂであると、（１＋Ｔρａ）＝（１＋Ｔρｂ）となるので、ＶＴ／Ｖｄｄ＝ｒａ＋ｒｂとなり、温度が変化してもＶＴ／Ｖｄｄは変化しないことになる。すなわち、ＶｄｄとＶＴとの比ＶＴ／Ｖｄｄを参照して温度補償を行なうことができない。
【００２２】
したがって、抵抗素子Ｒａの温度係数ρａは、抵抗素子Ｒｂの温度係数ρｂと、実質的に異なっている必要がある。実質的に異なるとは、制御ＩＣなどにおける温度補償の性能による。例えば、ρｂが約０であり、ρａとρｂとの差が０．１％／Ｋ以上１％／Ｋ以下であることをいう。後述するように、差が０．１％／Ｋ以上あれば、Ｖｄｄが３Ｖである場合、温度が５０°Ｃ変化すると、ＶＴ／Ｖｄｄが３％以上変動するからである。また、抵抗素子Ｒａと抵抗素子Ｒｂをピエゾ抵抗素子として作成する場合、ρａとρｂとの差を１％／Ｋを越えるように拡散濃度を変化させるのは困難だからである。
【００２３】
また、温度補償を行なうためには、温度Ｔの変化に応じたＶＴ／Ｖｄｄの変化が大きいことが好ましい。このためには、センサチップが配置される通常の環境（例えば、２５°Ｃ）において、ＶＴ／Ｖｄｄが０と１との間である０．５に近い値であることが好ましい。すなわち、センサチップが配置される通常の環境において、ＲａとＲｂとが略等しいことが好ましい。
【００２４】
図３は、本発明の一実施形態に係るセンサチップが、ピエゾ抵抗素子をシリコン膜の可撓部に配置した加速度センサである場合の、センサチップの平面図および断面図である。図３（Ａ）は平面図であり、ＸＸ断面線における断面図が図３（Ｂ）であり、ＹＹ断面線における断面図が図３（Ｃ）である。図３において、加速度センサは略直方体をしている。また、加速度センサは、ガラスなどの支持基板３０とセンサ本体とを含む。ただし、支持基板３０の代わりに基板１０１、１１１を用いることもある。センサ本体は、支持層、ＢＯＸ層１３０、活性層を備えるＳＯＩ基板を用いて形成することができる。支持層は、第１枠部１４１と錘部１４２とを有する。活性層は、第１枠部１４１の上にＢＯＸ層を介して位置する第２枠部１２１と、中心部１２２と、４本の可撓部１２３とを有する。中心部１２２は、ＢＯＸ層の一部を介して錘部１４２に接続される。加速度により錘部１４２に力が加わると、可撓部１２３が撓む。４本の可撓部１２３上には３軸（ＸＹＺ）方向の加速度を検出するためのピエゾ抵抗素子Ｒｘ〜Ｒｚが形成されている。ピエゾ抵抗素子Ｒｘ〜Ｒｚにより、３つのホイートストンブリッジ回路をセンサ回路２０１として形成することができ、４本の可撓部１２３の撓みに応じたピエゾ抵抗素子Ｒｘ〜Ｒｚの抵抗値の変化により、３軸方向の加速度を検出することができる。
【００２５】
また、図３（Ａ）に示されるように、抵抗素子Ｒａと抵抗素子Ｒｂとが、第２枠部１２１に形成されている。抵抗素子Ｒａと抵抗素子Ｒｂとは、可撓部１２３にも形成することは可能である。ただし、抵抗素子Ｒａと抵抗素子Ｒｂとがピエゾ抵抗素子として形成された場合には、上述したように、可撓部１２３の撓みにより、抵抗素子Ｒａの抵抗値と抵抗素子Ｒｂの抵抗値とが変動するので、抵抗素子Ｒａと抵抗素子Ｒｂとを図２（ａ）に示すように接続した場合、温度が変化していないのにＶＴが変動する場合がある。したがって、撓みが可撓部１２３より少ない位置、例えば、第２枠部１２１、に抵抗素子Ｒａと抵抗素子Ｒｂとを形成して配置するのが好ましい。
【００２６】
また、抵抗素子Ｒａと抵抗素子Ｒｂとが配置された位置に無視できない撓みが発生する場合には、抵抗素子Ｒａと抵抗素子Ｒｂとの位置における撓みによる抵抗値の変化を略同じとするために、抵抗素子Ｒａと抵抗素子Ｒｂとを隣接して配置するのが好ましい。
【００２７】
なお、ピエゾ抵抗素子Ｒｘ〜Ｒｚ、抵抗素子Ｒａと抵抗素子Ｒｂとは、活性層に不純物を拡散させることにより形成することが可能である。例えば、活性層がＮ型であれば、ホウ素（ボロン）などのＰ型の元素をイオン注入法や熱拡散法を用いて拡散してピエゾ抵抗素子Ｒｘ〜Ｒｚ、抵抗素子Ｒａと抵抗素子Ｒｂとを形成する。
【００２８】
図４は、ボロンをＮ型活性層に拡散してピエゾ抵抗素子を形成した場合におけるボロンの拡散濃度とピエゾ抵抗素子の温度係数の関係を示す。図４に示すように、ボロンの拡散濃度が１０１５ａｔｍｓ／ｃｍ３であれば、温度係数は、約０．８％／Ｋであり、ボロンの拡散濃度が約１０１９ａｔｍｓ／ｃｍ３まで単調に０に向けて減少し、その後、増加に転ずる。
【００２９】
したがって、抵抗素子Ｒａと抵抗素子Ｒｂとを形成する際における不純物の拡散濃度を異ならせることにより、抵抗素子Ｒａの温度係数と抵抗素子Ｒｂの温度係数とを異ならせることができる。また、抵抗素子Ｒａと抵抗素子Ｒｂとのいずれか一方を形成することと、ピエゾ抵抗素子Ｒｘ〜Ｒｚを形成することとを同時に行ない、抵抗素子Ｒａと抵抗素子Ｒｂとのいずれか他方を異なる時に形成すれば、ピエゾ抵抗素子の形成の手間を少なくすることができる。
【００３０】
抵抗素子Ｒａと抵抗素子Ｒｂとを形成する際の不純物の拡散濃度は、抵抗素子Ｒｂとピエゾ抵抗素子Ｒｘ〜Ｒｚを同時に形成する場合、不純物であるボロンの拡散濃度を約１０１９ａｔｍｓ／ｃｍ３とし、抵抗素子Ｒａについて、不純物であるボロンの拡散濃度を約１０１５ａｔｍｓ／ｃｍ３とする。すなわち、例えば、抵抗素子Ｒａの不純物の拡散濃度に対し、抵抗素子Ｒｂの不純物の拡散濃度を１０００倍以上とするのが好ましい。
【００３１】
また、ピエゾ抵抗素子を形成するための不純物の拡散の順序は、最初に抵抗素子Ｒａと抵抗素子Ｒｂとピエゾ抵抗素子Ｒｘ〜Ｒｚとが形成される位置にボロンの拡散濃度を約１０１５ａｔｍｓ／ｃｍ３となるようにした後、抵抗素子Ｒｂとピエゾ抵抗素子Ｒｘ〜Ｒｚとが形成される位置のボロンの拡散濃度が約１０１９ａｔｍｓ／ｃｍ３となるようにしてもよい。
【００３２】
図５は、センサチップの製造工程を示す。図５（ａ）は、半導体基板の断面を示す図である。基板５０１は、シリコン単結晶基板やＳＯＩ基板などの半導体である。基板５０１がＳＯＩ基板であれば、下層５０１−３が支持層であり、中間層５０１−２がＢＯＸ層であり、上層５０１−１が活性層となる。この基板５０１の上層５０１−１にマスクを形成する。マスクの材料としては、例えばＳｉＯ２などを用いることができる。これらの材料を半導体基板５０１の上層５０１−１の側全体にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて均一の厚さに堆積させ、１層あるいは複数層を形成する。その後、その上にフォトレジストを塗布する。そして、パターンの露光を行い、現像処理の後、エッチングを行なってパターンをマスクに転写してパターニングを行う。なお、図５において、上層５０１−１の領域５０２にピエゾ抵抗素子Ｒｘ〜Ｒｚが形成され、領域５０３にピエゾ抵抗素子Ｒａとピエゾ抵抗素子Ｒｂとが形成されるとする。
【００３３】
図５（ｂ）は、半導体基板５０１の上層５０１−１側のマスクにパターニングが行なわれ、例えばピエゾ抵抗素子Ｒｘ〜Ｒｚとピエゾ抵抗素子Ｒｂを形成するための開口部５０６、５０７が形成された状態を示す図である。半導体基板５０１の上層５０１−１の側からイオン打ち込みの後に熱処理を行なったり、半導体基板５０１の上層５０１−１の側を不純物に曝したりするなどを行ない、半導体基板５０１の上層５０１−１のうち開口部５０６、５０７の部分に不純物を拡散させる。
【００３４】
図５（ｃ）は、不純物が拡散された領域５０８、５０９がマスクの開口部５０６、５０７に形成され、マスクを除去した状態を示す図である。
【００３５】
図５（ｄ）は、再度マスクの材料を半導体基板５０１の上層５０１−１の側全体に堆積させ、エッチングを行なってパターンをマスクに転写してパターニングを行った状態を示し、例えばピエゾ抵抗素子Ｒａを形成するための開口部５１１が形成された状態を示す。そして、上層５０１−１のうち開口部５１１の部分に不純物を拡散させる。
【００３６】
図５（ｅ）は、不純物が拡散された領域５１２がマスクの開口部５１１に形成され、マスクを除去した状態を示す。
【００３７】
図５（ｆ）は、半導体基板５０１の主面の上全体に絶縁層５１３を形成し、領域５０８、５０９、５１２の両端またはその近傍に達するコンタクト５１４、５１５、５１６、５１７、５１８、５１９を形成した状態を示す。
【００３８】
図５（ｇ）は、コンタクト５１４、５１５、５１６、５１７、５１８、５１９に金属材料などの導電材料を埋め込み、また、配線５２０、５２１、５２２、５２３、５２４が形成された状態を示す。その後、基板５０１にパッドが設けられ、ピエゾ抵抗素子、配線、パッドなどが一体に形成される。
【００３９】
なお、領域５０８、５０９、５１２の形成の順序は、図５に示す順序である必要はなく、先に領域５１２を形成し、次に領域５０８、５０９を形成してもよい。
【００４０】
図６は、上層５０１−１の上の絶縁層５１３の上に形成された配線５２０、５２１、５２２、５２３、５２４などに接続されるパッドがセンサチップの上面に形成された状態を示す。パッドは、第２枠部１２１の任意の位置に配置することが可能である。図６では、第２枠部１２１の一辺に沿って、Ｖｄｄ、ＧＮＤ、ＶＴ、Ｘ１、Ｘ２、Ｙ１、Ｙ２、Ｚ１、Ｚ３に接続されるパッドが形成されている（図６では、パッドの接続先とパッドの名称とを同じにして図示をしている）。パッドを第２枠部１２１上に配置し、センサ回路２０１からできるだけ離すことにより、パッドの配置によるセンサ回路２０１の性能の低下を防ぐことができる。
【００４１】
図７は、パッドＶｄｄ、ＧＮＤ、ＶＴ、Ｘ１、Ｘ２、Ｙ１、Ｙ２、Ｚ１、Ｚ２、ピエゾ抵抗素子Ｒｘ〜Ｒｚ、抵抗素子Ｒａ、抵抗素子Ｒｂとの関係を示す回路図の一例を示す。図７においては、パッドＶｄｄとパッドＧＮＤにより電圧が印加されるホイートストンブリッジ回路が３つ形成されている。それぞれのホイートストンブリッジ回路は、ピエゾ抵抗素子Ｒｘ１〜Ｒｘ４、Ｒｙ１〜Ｒｙ４、Ｒｚ１〜Ｒｚ４のそれぞれの組により形成され、ピエゾ抵抗素子Ｒｘ１とピエゾ抵抗素子Ｒｘ３、ピエゾ抵抗素子Ｒｘ２とピエゾ抵抗素子Ｒｘ４、ピエゾ抵抗素子Ｒｙ１とピエゾ抵抗素子Ｒｙ３、ピエゾ抵抗素子Ｒｙ２とピエゾ抵抗素子Ｒｙ４、ピエゾ抵抗素子Ｒｚ１とピエゾ抵抗素子Ｒｚ３、ピエゾ抵抗素子Ｒｘ２とピエゾ抵抗素子Ｒｘ４それぞれの中間点が、パッドＸ１、Ｘ２、Ｙ１、Ｙ２、Ｚ１、Ｚ２に接続されている。この３つのホイートストンブリッジ回路が、図２（ａ）のセンサ回路２０１に対応している。
【００４２】
また、パッドＶｄｄに抵抗素子Ｒｂの一端が接続され、パッドＧＮＤに抵抗素子Ｒａの一端が接続され、抵抗素子Ｒｂの他端と抵抗素子Ｒａの他端とパッドＶＴが接続される。このように、電源電圧を供給するためのパッドであるパッドＶｄｄとパッドＧＮＤとに、ホイートストンブリッジ回路と、抵抗素子Ｒａと抵抗素子Ｒｂと、を並列に接続することにより、電源電圧を供給するためのパッド数を少なくすることができる。
【００４３】
図７に示される回路により、パッドＸ１、Ｘ２、Ｙ１、Ｙ２、Ｚ１、Ｚ２の電圧を検出することにより、ＸＹＺ軸方向の加速度を検出することができる。また、パッドＶＴの電圧を検出することにより、センサチップの置かれている環境での温度を知ることができ、制御ＩＣにより出力信号の温度補償をすることにより、正確な加速度を検出することができる。
【００４４】
なお、上述したように、抵抗素子Ｒｂのボロンの拡散濃度を約１０１９ａｔｍｓ／ｃｍ３とし、抵抗素子Ｒａのボロンの拡散濃度を約１０１５ａｔｍｓ／ｃｍ３とするように、抵抗素子Ｒｂのボロンの拡散濃度を抵抗素子Ｒａのボロンの拡散濃度より大きくする場合には、長さ当たりの抵抗（すなわち抵抗率）が、抵抗素子Ｒｂの方が低くなる。そこで、抵抗素子Ｒａと抵抗素子Ｒｂとの抵抗率の比に応じて、例えば図８に示すように、抵抗素子Ｒａを領域８０１で形成し、抵抗素子Ｒｂを、領域８０１と同じ面積を有する領域８０２と領域８０３とで形成し、領域８０１〜８０３を直列に接続するように配線してもよい。あるいは、領域８０２と領域８０３とを一つの領域として形成し、領域８０１と直列に接続するように配線してもよい。
【００４５】
（実施形態２）
ピエゾ抵抗素子の不純物拡散領域と、配線に用いる金属材料などの導電材料との接続抵抗を下げるために、不純物が拡散された領域の両端またはその近傍に達するコンタクトの底部付近に、さらに高濃度に不純物が拡散された領域が形成される場合がある。
【００４６】
そこで、ピエゾ抵抗素子Ｒｘ〜Ｒｚと例えばＲｂとに対応する、不純物が拡散された領域を形成した後、これらの領域上に形成されるコンタクトの底部付近にさらに高濃度に不純物が拡散された領域が形成すると同時にＲａに対応する不純物が拡散された領域を形成することもできる。これにより、ＲａおよびＲｂそれぞれに対応する不純物が拡散された領域の不純物拡散濃度を異ならせることができ、温度特性を異ならせることができるとともに、ＲａとＲｂとの両方を作成するために工程数が増加しないようにできる。
【００４７】
図９は、本実施形態に係るセンサチップの製造工程を示す。図９（ａ）は、図５（ａ）に対応している。
【００４８】
図９（ｂ）は、図５（ｂ）に対応し、半導体基板５０１の上層５０１−１側のマスクにパターニングが行なわれ、例えばピエゾ抵抗素子Ｒｘ〜Ｒｚとピエゾ抵抗素子Ｒｂを形成するための開口部５０６、５０７が形成された状態を示す図である。
【００４９】
図９（ｃ）は、図５（ｃ）に対応し、不純物が拡散された領域５０８、５０９がマスクの開口部５０６、５０７に形成された状態を示す図である。
【００５０】
図９（ｄ）は、領域５０８、５０９の一部に高濃度に不純物を拡散し、また、ピエゾ抵抗素子Ｒａを形成するための開口９０１〜０９５を有するマスク９００が形成された後に、開口９０１〜９０５の底面付近に高濃度の不純物拡散領域が形成された状態を示す。
【００５１】
図９（ｅ）は、マスク９００を除去し、開口９０１〜０９４に対応するコンタクトとピエゾ抵抗素子Ｒａに対応する不純物拡散領域の両端へのコンタクトとが形成された絶縁膜５１３の上に、配線５２０〜５２４を形成した状態を示す。すなわち、図５（ｇ）に対応する。
【００５２】
このように、本実施形態ではピエゾ抵抗素子Ｒｘ〜Ｒｚと例えばピエゾ抵抗素子Ｒｂとに対応する不純物拡散領域の一部に高濃度拡散領域が形成するときにピエゾ抵抗素子Ｒａが形成することにより、工程数の増加を防止できる。また、本実施形態においては、ピエゾ抵抗素子Ｒｘ〜Ｒｚと例えばピエゾ抵抗素子Ｒｂとに対応する領域のコンタクト底部における不純物の拡散濃度と、ピエゾ抵抗素子Ｒａに対応する領域における不純物の拡散濃度とが実質的に同じとなる。
【符号の説明】
【００５３】
２０１…センサ回路、Ｒａ…抵抗素子、Ｒｂ…抵抗素子、Ｔ…温度、ＶＴ／Ｖｄｄ…センサチップの出力する電圧値
【技術分野】
【０００１】
本発明は、抵抗値の温度変化に起因する出力変動に対する補償用の信号を出力可能なセンサチップセンサデバイスおよびセンサチップの製造方法などに関する。
【背景技術】
【０００２】
圧力や加速度などの物理量を検出するために可撓部に配置されたピエゾ抵抗素子の抵抗値の変化を検出するセンサチップが知られている（例えば、特許文献１参照。）。ピエゾ抵抗素子は、撓み量の変化による以外にも、温度の変化によっても抵抗値が変化する。このため、ピエゾ抵抗素子の抵抗値の変化により物理量を検出するセンサチップを用いる場合には、温度補償を行なう必要がある。したがってセンサチップのパッケージングを行なう際に、温度補償用抵抗素子もパッケージングする必要がある（例えば、特許文献２参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−３０１５９号公報
【特許文献２】特開昭６４−４１８６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、センサチップに加えて温度補償用抵抗素子をパッケージングすると、パッケージの大きさが増大し、また、コストも増大することになる。
【課題を解決するための手段】
【０００５】
本発明の一実施形態として、基板に形成されたセンサ回路と、前記基板に形成された第１抵抗素子と、前記第１抵抗素子と直列に接続されて前記基板に形成され、前記第１抵抗素子と異なる温度係数を有する第２抵抗素子と、前記第１抵抗素子と前記第２抵抗素子との接続点の電位を出力するパッドならびに前記センサ回路の出力を出力するパッドと、備えたセンサチップを提供する。
【０００６】
本発明の別の一実施形態として、センサチップと制御ＩＣとを備えたセンサデバイスであって、前記センサチップは、第１基板に形成されたセンサ回路と、前記第１基板に形成された第１抵抗素子と、前記第１抵抗素子と直列に接続されて前記第１基板に形成され、前記第１抵抗素子と異なる温度係数を有する第２抵抗素子と、前記第１抵抗素子と前記第２抵抗素子との接続点の電位を出力するパッドならびに前記センサ回路の出力を出力するパッドとを有し、前記制御ＩＣは、前記センサ回路の出力を増幅する増幅回路を有するセンサデバイスを提供する。
【０００７】
本発明のさらに別の一実施形態として、基板にセンサ回路を形成し、前記基板に第１抵抗素子を形成し、前記基板に前記第１抵抗素子と異なる温度係数を有する第２抵抗素子を形成し、前記第１抵抗素子と前記第２抵抗素子とを直列に接続し、前記第１抵抗素子と前記第２抵抗素子との接続点の電位を出力するパッドならびに前記センサ回路の出力を出力するパッドとを前記基板に形成することを特徴とするセンサチップの製造方法を提供する。
【発明の効果】
【０００８】
本発明によれば、センサチップを備えるセンサデバイスを提供する際に、温度補償用抵抗素子をさらにパッケージングする必要がなく、パッケージのサイズの増大やコストの増大を防ぐことができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態に係るセンサチップをパッケージングしたセンサデバイスの側面図である。
【図２】（ａ）は、本発明の一実施形態に係るセンサチップの等価回路図の一例図、（ｂ）は、温度Ｔに対する抵抗素子Ｒａの抵抗値とＲｂの抵抗値とを示す式を示す図と、ＶＴを示す式を示す図、（ｃ）は、ＴとＶＴ／Ｖｄｄとのグラフの一例図である。
【図３】本発明の一実施形態に係るセンサチップの一実施例である加速度センサの上面図と側面図である。
【図４】ボロンの拡散濃度とピエゾ抵抗素子の温度係数の関係を示すグラフの一例図である。
【図５】本発明の一実施形態に係るセンサチップの製造工程を示す図である。
【図６】本発明の一実施形態に係るセンサチップに、パッドが形成された状態を示す一例図である。
【図７】本発明の一実施形態に係るセンサチップの等価回路図の一例図である。
【図８】本発明の一実施形態に係る第１の抵抗素子と第２の抵抗素子とが形成される領域の配置を示す一例図である。
【図９】本発明の一実施形態に係るセンサチップの製造工程を示す図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して、本発明を実施するための形態を詳細に説明する。本発明は、以下に示す実施形態に限定して解釈されるものではない。なお、図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する場合がある。また、半導体の積層、上面、側面などを図示する場合、幅、高さ、厚みなどを誇張して示す場合がある。
【００１１】
（実施形態１）
図１は、本発明の一実施形態に係るセンサチップをパッケージングしたセンサデバイスの側面図である。図１（ａ）において、センサデバイス１００は、プリント基板などの基板１０１の上に、制御ＩＣ１０２が配置された構成となっている。また、制御ＩＣの上に、本発明の一実施形態に係るセンサチップ１０３が配置された構成となっている。制御ＩＣ１０２は、センサチップ１０３から得られる信号を増幅する増幅回路を備える。また、制御ＩＣ１０２は、温度補償などの温度補償回路を有していてもよい。そのために、センサチップ１０３と制御ＩＣ１０２とを接続する配線１０５が設けられている。また、制御ＩＣ１０２と基板１０１とを接続する配線１０４も設けられている。
【００１２】
図１（ｂ）は別の構成のセンサデバイスの側面図である。図１（ｂ）において、センサデバイス１１０は、プリント基板などの基板１１１の上に、制御ＩＣ１１２とセンサチップ１１３とが配置された構成となっている。制御ＩＣ１１２の役割は、図１（ａ）における制御ＩＣ１０２と同じである。このために、基板１１１と制御ＩＣ１１２およびセンサチップ１１３との間に配線１１４、１１５が設けられる。これにより、センサチップ１１３からの信号が制御ＩＣ１１２に供給される。なお、図１（ｂ）では、基板１１１を経由してセンサチップ１１３からの信号が制御ＩＣ１１２に供給されるが、図１（ａ）のように、センサチップ１１３と制御ＩＣ１１２とを接続する配線が設けられ、センサチップ１１３からの信号が直接、制御ＩＣ１１２に供給されるようになっていてもよい。
【００１３】
図１（ａ）のように、制御ＩＣ１０２の上にセンサチップ１０３を配置することにより、センサデバイスを上面から見た場合の面積を小さくすることができる。また、図１（ｂ）のように制御ＩＣ１１２とセンサチップ１１３とを並列して配置することにより、センサデバイスの底背化を実現することができる。
【００１４】
また、図１（ａ）、図１（ｂ）において、センサチップ１０３、１１３を、配線１０５、１１５を用いて制御ＩＣ１０２、基板１１１と接続する代わりに、金属バンプなどを介して制御ＩＣ１０２、基板１１１と接続してもよい。さらに、制御ＩＣ１０２、１１２とセンサチップ１０３、１１３とを樹脂で封止したり、セラミックや樹脂などで形成された蓋材で覆い、蓋材を基板１０１、１１１に接着剤などで固定したりしてもよい。
【００１５】
図２（ａ）は、本発明の一実施形態に係るセンサチップの有する基板に形成される回路の等価回路図の一例を示す。なお、センサチップの有する基板とは、例えば半導体基板である。図２（ａ）において、センサ回路２０１に、Ｖｄｄ端子とＧＮＤ端子とを用いて電圧、電流が供給される。センサ回路２０１は、物理量を検出する任意のセンサ回路である。例えば、圧力や物理量を検出するためのピエゾ抵抗素子を用いたホイートストンブリッジ回路を含むことができる。回路図には示されていない出力端子にセンサ回路２０１からの信号、例えば、ホイートストンブリッジ回路において直列に接続される抵抗素子間の電圧、が出力される。また、ピエゾ抵抗素子の代わりに、固定電極と可動電極とにより形成される静電容量素子や、圧電素子などを用いることができる。
【００１６】
本発明の一実施形態においては、Ｖｄｄ端子とＧＮＧ端子との間に、抵抗素子Ｒａと抵抗素子Ｒｂとが直列に接続され、抵抗素子Ｒａと抵抗素子Ｒｂとの接続点の電位を、ＶＴとして出力する。また、抵抗素子Ｒａの温度係数と抵抗素子Ｒｂの温度係数とは異なっている。これにより、温度によりＶＴとＶｄｄとの比が変化する。なお、ＶＴとＶｄｄとの電位の基準は、例えば、ＧＮＤとすることができる。
【００１７】
図２（ｂ）に、温度Ｔに対する抵抗素子Ｒａと抵抗素子Ｒｂとの抵抗値を示す式と、ＶＴを示す式とを示す。なお、本明細書において、抵抗素子を示す記号を抵抗素子の抵抗値としても用いる。抵抗素子の抵抗値は、温度係数ρと基準温度τにおける抵抗値ｒとを用いてｒ（１＋（Ｔ−τ）ρ）と近似して表現することができる。したがって、簡単のためにτを０°Ｃ（＝２７３Ｋ）として、抵抗素子Ｒａの抵抗値をｒａ（１＋Ｔρａ）と表わし、抵抗素子Ｒｂの抵抗値をｒｂ（１＋Ｔρｂ）と表わすと、抵抗素子Ｒａと抵抗素子Ｒｂとが直列に接続され、直列接続の両端にＶｄｄの電圧が印加される場合には、ＶＴ／Ｖｄｄ＝（ｒａ（１＋Ｔρａ））／（ｒａ＋ｒｂ＋Ｔ（ρａｒａ＋ρｂｒｂ））となる。
【００１８】
よって、例えば、抵抗素子Ｒａの温度係数ρａと抵抗素子Ｒｂの温度係数ρｂとの間に、ρａ＞ρｂという関係が成り立つと、温度Ｔが大きくなると、ＶＴ／Ｖｄｄは増大する。すなわち、図２（ｃ）に示すようなＴとＶＴ／Ｖｄｄとのグラフが得られる。また、ρａ＜ρｂであれば、温度Ｔが大きくなると、ＶＴ／Ｖｄｄは減少することになる。
【００１９】
例えば、Ｒａが２５°Ｃにおいて１０３Ωであり、温度係数が０．１％／Ｋであり、Ｒａ＝１０３（１＋１０−３（Ｔ−２５°Ｃ））Ωと表わされ、Ｒｂが２５°Ｃにおいて１０３Ωであり、温度係数が０であり、Ｒｂ＝１０３Ωと表わされるとする。この場合、温度が−３５°Ｃから８５°Ｃまで変化すると、Ｖｄｄ＝３Ｖである場合に、ＶＴは９０ｍＶ変化する。
【００２０】
以上から、制御ＩＣにおいて、ＶｄｄとＶＴとの比であるＶＴ／Ｖｄｄを参照することにより、センサチップの周囲の温度基づく温度補償を行なうことができる。
【００２１】
なお、ρａ＝ρｂであると、（１＋Ｔρａ）＝（１＋Ｔρｂ）となるので、ＶＴ／Ｖｄｄ＝ｒａ＋ｒｂとなり、温度が変化してもＶＴ／Ｖｄｄは変化しないことになる。すなわち、ＶｄｄとＶＴとの比ＶＴ／Ｖｄｄを参照して温度補償を行なうことができない。
【００２２】
したがって、抵抗素子Ｒａの温度係数ρａは、抵抗素子Ｒｂの温度係数ρｂと、実質的に異なっている必要がある。実質的に異なるとは、制御ＩＣなどにおける温度補償の性能による。例えば、ρｂが約０であり、ρａとρｂとの差が０．１％／Ｋ以上１％／Ｋ以下であることをいう。後述するように、差が０．１％／Ｋ以上あれば、Ｖｄｄが３Ｖである場合、温度が５０°Ｃ変化すると、ＶＴ／Ｖｄｄが３％以上変動するからである。また、抵抗素子Ｒａと抵抗素子Ｒｂをピエゾ抵抗素子として作成する場合、ρａとρｂとの差を１％／Ｋを越えるように拡散濃度を変化させるのは困難だからである。
【００２３】
また、温度補償を行なうためには、温度Ｔの変化に応じたＶＴ／Ｖｄｄの変化が大きいことが好ましい。このためには、センサチップが配置される通常の環境（例えば、２５°Ｃ）において、ＶＴ／Ｖｄｄが０と１との間である０．５に近い値であることが好ましい。すなわち、センサチップが配置される通常の環境において、ＲａとＲｂとが略等しいことが好ましい。
【００２４】
図３は、本発明の一実施形態に係るセンサチップが、ピエゾ抵抗素子をシリコン膜の可撓部に配置した加速度センサである場合の、センサチップの平面図および断面図である。図３（Ａ）は平面図であり、ＸＸ断面線における断面図が図３（Ｂ）であり、ＹＹ断面線における断面図が図３（Ｃ）である。図３において、加速度センサは略直方体をしている。また、加速度センサは、ガラスなどの支持基板３０とセンサ本体とを含む。ただし、支持基板３０の代わりに基板１０１、１１１を用いることもある。センサ本体は、支持層、ＢＯＸ層１３０、活性層を備えるＳＯＩ基板を用いて形成することができる。支持層は、第１枠部１４１と錘部１４２とを有する。活性層は、第１枠部１４１の上にＢＯＸ層を介して位置する第２枠部１２１と、中心部１２２と、４本の可撓部１２３とを有する。中心部１２２は、ＢＯＸ層の一部を介して錘部１４２に接続される。加速度により錘部１４２に力が加わると、可撓部１２３が撓む。４本の可撓部１２３上には３軸（ＸＹＺ）方向の加速度を検出するためのピエゾ抵抗素子Ｒｘ〜Ｒｚが形成されている。ピエゾ抵抗素子Ｒｘ〜Ｒｚにより、３つのホイートストンブリッジ回路をセンサ回路２０１として形成することができ、４本の可撓部１２３の撓みに応じたピエゾ抵抗素子Ｒｘ〜Ｒｚの抵抗値の変化により、３軸方向の加速度を検出することができる。
【００２５】
また、図３（Ａ）に示されるように、抵抗素子Ｒａと抵抗素子Ｒｂとが、第２枠部１２１に形成されている。抵抗素子Ｒａと抵抗素子Ｒｂとは、可撓部１２３にも形成することは可能である。ただし、抵抗素子Ｒａと抵抗素子Ｒｂとがピエゾ抵抗素子として形成された場合には、上述したように、可撓部１２３の撓みにより、抵抗素子Ｒａの抵抗値と抵抗素子Ｒｂの抵抗値とが変動するので、抵抗素子Ｒａと抵抗素子Ｒｂとを図２（ａ）に示すように接続した場合、温度が変化していないのにＶＴが変動する場合がある。したがって、撓みが可撓部１２３より少ない位置、例えば、第２枠部１２１、に抵抗素子Ｒａと抵抗素子Ｒｂとを形成して配置するのが好ましい。
【００２６】
また、抵抗素子Ｒａと抵抗素子Ｒｂとが配置された位置に無視できない撓みが発生する場合には、抵抗素子Ｒａと抵抗素子Ｒｂとの位置における撓みによる抵抗値の変化を略同じとするために、抵抗素子Ｒａと抵抗素子Ｒｂとを隣接して配置するのが好ましい。
【００２７】
なお、ピエゾ抵抗素子Ｒｘ〜Ｒｚ、抵抗素子Ｒａと抵抗素子Ｒｂとは、活性層に不純物を拡散させることにより形成することが可能である。例えば、活性層がＮ型であれば、ホウ素（ボロン）などのＰ型の元素をイオン注入法や熱拡散法を用いて拡散してピエゾ抵抗素子Ｒｘ〜Ｒｚ、抵抗素子Ｒａと抵抗素子Ｒｂとを形成する。
【００２８】
図４は、ボロンをＮ型活性層に拡散してピエゾ抵抗素子を形成した場合におけるボロンの拡散濃度とピエゾ抵抗素子の温度係数の関係を示す。図４に示すように、ボロンの拡散濃度が１０１５ａｔｍｓ／ｃｍ３であれば、温度係数は、約０．８％／Ｋであり、ボロンの拡散濃度が約１０１９ａｔｍｓ／ｃｍ３まで単調に０に向けて減少し、その後、増加に転ずる。
【００２９】
したがって、抵抗素子Ｒａと抵抗素子Ｒｂとを形成する際における不純物の拡散濃度を異ならせることにより、抵抗素子Ｒａの温度係数と抵抗素子Ｒｂの温度係数とを異ならせることができる。また、抵抗素子Ｒａと抵抗素子Ｒｂとのいずれか一方を形成することと、ピエゾ抵抗素子Ｒｘ〜Ｒｚを形成することとを同時に行ない、抵抗素子Ｒａと抵抗素子Ｒｂとのいずれか他方を異なる時に形成すれば、ピエゾ抵抗素子の形成の手間を少なくすることができる。
【００３０】
抵抗素子Ｒａと抵抗素子Ｒｂとを形成する際の不純物の拡散濃度は、抵抗素子Ｒｂとピエゾ抵抗素子Ｒｘ〜Ｒｚを同時に形成する場合、不純物であるボロンの拡散濃度を約１０１９ａｔｍｓ／ｃｍ３とし、抵抗素子Ｒａについて、不純物であるボロンの拡散濃度を約１０１５ａｔｍｓ／ｃｍ３とする。すなわち、例えば、抵抗素子Ｒａの不純物の拡散濃度に対し、抵抗素子Ｒｂの不純物の拡散濃度を１０００倍以上とするのが好ましい。
【００３１】
また、ピエゾ抵抗素子を形成するための不純物の拡散の順序は、最初に抵抗素子Ｒａと抵抗素子Ｒｂとピエゾ抵抗素子Ｒｘ〜Ｒｚとが形成される位置にボロンの拡散濃度を約１０１５ａｔｍｓ／ｃｍ３となるようにした後、抵抗素子Ｒｂとピエゾ抵抗素子Ｒｘ〜Ｒｚとが形成される位置のボロンの拡散濃度が約１０１９ａｔｍｓ／ｃｍ３となるようにしてもよい。
【００３２】
図５は、センサチップの製造工程を示す。図５（ａ）は、半導体基板の断面を示す図である。基板５０１は、シリコン単結晶基板やＳＯＩ基板などの半導体である。基板５０１がＳＯＩ基板であれば、下層５０１−３が支持層であり、中間層５０１−２がＢＯＸ層であり、上層５０１−１が活性層となる。この基板５０１の上層５０１−１にマスクを形成する。マスクの材料としては、例えばＳｉＯ２などを用いることができる。これらの材料を半導体基板５０１の上層５０１−１の側全体にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて均一の厚さに堆積させ、１層あるいは複数層を形成する。その後、その上にフォトレジストを塗布する。そして、パターンの露光を行い、現像処理の後、エッチングを行なってパターンをマスクに転写してパターニングを行う。なお、図５において、上層５０１−１の領域５０２にピエゾ抵抗素子Ｒｘ〜Ｒｚが形成され、領域５０３にピエゾ抵抗素子Ｒａとピエゾ抵抗素子Ｒｂとが形成されるとする。
【００３３】
図５（ｂ）は、半導体基板５０１の上層５０１−１側のマスクにパターニングが行なわれ、例えばピエゾ抵抗素子Ｒｘ〜Ｒｚとピエゾ抵抗素子Ｒｂを形成するための開口部５０６、５０７が形成された状態を示す図である。半導体基板５０１の上層５０１−１の側からイオン打ち込みの後に熱処理を行なったり、半導体基板５０１の上層５０１−１の側を不純物に曝したりするなどを行ない、半導体基板５０１の上層５０１−１のうち開口部５０６、５０７の部分に不純物を拡散させる。
【００３４】
図５（ｃ）は、不純物が拡散された領域５０８、５０９がマスクの開口部５０６、５０７に形成され、マスクを除去した状態を示す図である。
【００３５】
図５（ｄ）は、再度マスクの材料を半導体基板５０１の上層５０１−１の側全体に堆積させ、エッチングを行なってパターンをマスクに転写してパターニングを行った状態を示し、例えばピエゾ抵抗素子Ｒａを形成するための開口部５１１が形成された状態を示す。そして、上層５０１−１のうち開口部５１１の部分に不純物を拡散させる。
【００３６】
図５（ｅ）は、不純物が拡散された領域５１２がマスクの開口部５１１に形成され、マスクを除去した状態を示す。
【００３７】
図５（ｆ）は、半導体基板５０１の主面の上全体に絶縁層５１３を形成し、領域５０８、５０９、５１２の両端またはその近傍に達するコンタクト５１４、５１５、５１６、５１７、５１８、５１９を形成した状態を示す。
【００３８】
図５（ｇ）は、コンタクト５１４、５１５、５１６、５１７、５１８、５１９に金属材料などの導電材料を埋め込み、また、配線５２０、５２１、５２２、５２３、５２４が形成された状態を示す。その後、基板５０１にパッドが設けられ、ピエゾ抵抗素子、配線、パッドなどが一体に形成される。
【００３９】
なお、領域５０８、５０９、５１２の形成の順序は、図５に示す順序である必要はなく、先に領域５１２を形成し、次に領域５０８、５０９を形成してもよい。
【００４０】
図６は、上層５０１−１の上の絶縁層５１３の上に形成された配線５２０、５２１、５２２、５２３、５２４などに接続されるパッドがセンサチップの上面に形成された状態を示す。パッドは、第２枠部１２１の任意の位置に配置することが可能である。図６では、第２枠部１２１の一辺に沿って、Ｖｄｄ、ＧＮＤ、ＶＴ、Ｘ１、Ｘ２、Ｙ１、Ｙ２、Ｚ１、Ｚ３に接続されるパッドが形成されている（図６では、パッドの接続先とパッドの名称とを同じにして図示をしている）。パッドを第２枠部１２１上に配置し、センサ回路２０１からできるだけ離すことにより、パッドの配置によるセンサ回路２０１の性能の低下を防ぐことができる。
【００４１】
図７は、パッドＶｄｄ、ＧＮＤ、ＶＴ、Ｘ１、Ｘ２、Ｙ１、Ｙ２、Ｚ１、Ｚ２、ピエゾ抵抗素子Ｒｘ〜Ｒｚ、抵抗素子Ｒａ、抵抗素子Ｒｂとの関係を示す回路図の一例を示す。図７においては、パッドＶｄｄとパッドＧＮＤにより電圧が印加されるホイートストンブリッジ回路が３つ形成されている。それぞれのホイートストンブリッジ回路は、ピエゾ抵抗素子Ｒｘ１〜Ｒｘ４、Ｒｙ１〜Ｒｙ４、Ｒｚ１〜Ｒｚ４のそれぞれの組により形成され、ピエゾ抵抗素子Ｒｘ１とピエゾ抵抗素子Ｒｘ３、ピエゾ抵抗素子Ｒｘ２とピエゾ抵抗素子Ｒｘ４、ピエゾ抵抗素子Ｒｙ１とピエゾ抵抗素子Ｒｙ３、ピエゾ抵抗素子Ｒｙ２とピエゾ抵抗素子Ｒｙ４、ピエゾ抵抗素子Ｒｚ１とピエゾ抵抗素子Ｒｚ３、ピエゾ抵抗素子Ｒｘ２とピエゾ抵抗素子Ｒｘ４それぞれの中間点が、パッドＸ１、Ｘ２、Ｙ１、Ｙ２、Ｚ１、Ｚ２に接続されている。この３つのホイートストンブリッジ回路が、図２（ａ）のセンサ回路２０１に対応している。
【００４２】
また、パッドＶｄｄに抵抗素子Ｒｂの一端が接続され、パッドＧＮＤに抵抗素子Ｒａの一端が接続され、抵抗素子Ｒｂの他端と抵抗素子Ｒａの他端とパッドＶＴが接続される。このように、電源電圧を供給するためのパッドであるパッドＶｄｄとパッドＧＮＤとに、ホイートストンブリッジ回路と、抵抗素子Ｒａと抵抗素子Ｒｂと、を並列に接続することにより、電源電圧を供給するためのパッド数を少なくすることができる。
【００４３】
図７に示される回路により、パッドＸ１、Ｘ２、Ｙ１、Ｙ２、Ｚ１、Ｚ２の電圧を検出することにより、ＸＹＺ軸方向の加速度を検出することができる。また、パッドＶＴの電圧を検出することにより、センサチップの置かれている環境での温度を知ることができ、制御ＩＣにより出力信号の温度補償をすることにより、正確な加速度を検出することができる。
【００４４】
なお、上述したように、抵抗素子Ｒｂのボロンの拡散濃度を約１０１９ａｔｍｓ／ｃｍ３とし、抵抗素子Ｒａのボロンの拡散濃度を約１０１５ａｔｍｓ／ｃｍ３とするように、抵抗素子Ｒｂのボロンの拡散濃度を抵抗素子Ｒａのボロンの拡散濃度より大きくする場合には、長さ当たりの抵抗（すなわち抵抗率）が、抵抗素子Ｒｂの方が低くなる。そこで、抵抗素子Ｒａと抵抗素子Ｒｂとの抵抗率の比に応じて、例えば図８に示すように、抵抗素子Ｒａを領域８０１で形成し、抵抗素子Ｒｂを、領域８０１と同じ面積を有する領域８０２と領域８０３とで形成し、領域８０１〜８０３を直列に接続するように配線してもよい。あるいは、領域８０２と領域８０３とを一つの領域として形成し、領域８０１と直列に接続するように配線してもよい。
【００４５】
（実施形態２）
ピエゾ抵抗素子の不純物拡散領域と、配線に用いる金属材料などの導電材料との接続抵抗を下げるために、不純物が拡散された領域の両端またはその近傍に達するコンタクトの底部付近に、さらに高濃度に不純物が拡散された領域が形成される場合がある。
【００４６】
そこで、ピエゾ抵抗素子Ｒｘ〜Ｒｚと例えばＲｂとに対応する、不純物が拡散された領域を形成した後、これらの領域上に形成されるコンタクトの底部付近にさらに高濃度に不純物が拡散された領域が形成すると同時にＲａに対応する不純物が拡散された領域を形成することもできる。これにより、ＲａおよびＲｂそれぞれに対応する不純物が拡散された領域の不純物拡散濃度を異ならせることができ、温度特性を異ならせることができるとともに、ＲａとＲｂとの両方を作成するために工程数が増加しないようにできる。
【００４７】
図９は、本実施形態に係るセンサチップの製造工程を示す。図９（ａ）は、図５（ａ）に対応している。
【００４８】
図９（ｂ）は、図５（ｂ）に対応し、半導体基板５０１の上層５０１−１側のマスクにパターニングが行なわれ、例えばピエゾ抵抗素子Ｒｘ〜Ｒｚとピエゾ抵抗素子Ｒｂを形成するための開口部５０６、５０７が形成された状態を示す図である。
【００４９】
図９（ｃ）は、図５（ｃ）に対応し、不純物が拡散された領域５０８、５０９がマスクの開口部５０６、５０７に形成された状態を示す図である。
【００５０】
図９（ｄ）は、領域５０８、５０９の一部に高濃度に不純物を拡散し、また、ピエゾ抵抗素子Ｒａを形成するための開口９０１〜０９５を有するマスク９００が形成された後に、開口９０１〜９０５の底面付近に高濃度の不純物拡散領域が形成された状態を示す。
【００５１】
図９（ｅ）は、マスク９００を除去し、開口９０１〜０９４に対応するコンタクトとピエゾ抵抗素子Ｒａに対応する不純物拡散領域の両端へのコンタクトとが形成された絶縁膜５１３の上に、配線５２０〜５２４を形成した状態を示す。すなわち、図５（ｇ）に対応する。
【００５２】
このように、本実施形態ではピエゾ抵抗素子Ｒｘ〜Ｒｚと例えばピエゾ抵抗素子Ｒｂとに対応する不純物拡散領域の一部に高濃度拡散領域が形成するときにピエゾ抵抗素子Ｒａが形成することにより、工程数の増加を防止できる。また、本実施形態においては、ピエゾ抵抗素子Ｒｘ〜Ｒｚと例えばピエゾ抵抗素子Ｒｂとに対応する領域のコンタクト底部における不純物の拡散濃度と、ピエゾ抵抗素子Ｒａに対応する領域における不純物の拡散濃度とが実質的に同じとなる。
【符号の説明】
【００５３】
２０１…センサ回路、Ｒａ…抵抗素子、Ｒｂ…抵抗素子、Ｔ…温度、ＶＴ／Ｖｄｄ…センサチップの出力する電圧値
【特許請求の範囲】
【請求項１】
基板に形成されたセンサ回路と、
前記基板に形成された第１抵抗素子と、
前記第１抵抗素子と直列に接続されて前記基板に形成され、前記第１抵抗素子と異なる温度係数を有する第２抵抗素子と、
前記第１抵抗素子と前記第２抵抗素子との接続点の電位を出力するパッドならびに前記センサ回路の出力を出力するパッドと、
を備えたセンサチップ。
【請求項２】
前記第１抵抗素子および第２抵抗素子は、前記基板の導電型とは異なる不純物が前記基板に拡散されて形成されたピエゾ抵抗素子であり互いに不純物の拡散濃度が異なり、
前記センサ回路は、基板の可撓部に形成されたピエゾ抵抗素子を有することを特徴とする請求項１に記載のセンサチップ。
【請求項３】
前記第１抵抗素子および２抵抗素子は、前記可撓部に連結する前記基板の枠部に形成されていることを特徴とする請求項２に記載のセンサチップ。
【請求項４】
前記第１抵抗素子は、配線と接触する部分として、前記部分以外の前記第１抵抗素子の部分におけるよりも不純物の拡散濃度が高い高濃度拡散領域を有し、
前記第２抵抗素子の不純物の拡散濃度は前記高濃度拡散領域と実質的に同じであることを特徴とする請求項２または３に記載のセンサチップ。
【請求項５】
電源電圧を供給するための２つの電源パッドを備え、
前記センサ回路と、直接接続された前記第１抵抗素子および前記第２抵抗素子と、が並列に前記２つの電源パッドに接続されている請求項１記載のセンサチップ。
【請求項６】
センサチップと制御ＩＣとを備えたセンサデバイスであって、
前記センサチップは、
第１基板に形成されたセンサ回路と、
前記第１基板に形成された第１抵抗素子と、
前記第１抵抗素子と直列に接続されて前記第１基板に形成され、前記第１抵抗素子と異なる温度係数を有する第２抵抗素子と、
前記第１抵抗素子と前記第２抵抗素子との接続点の電位を出力するパッドならびに前記センサ回路の出力を出力するパッドとを有し、
前記制御ＩＣは、
前記センサ回路の出力を増幅する増幅回路を有するセンサデバイス。
【請求項７】
前記制御ＩＣは第２基板上に配置され、前記センサチップは前記制御ＩＣ上に配置されていることを特徴とする請求項６に記載のセンサデバイス。
【請求項８】
前記制御ＩＣと前記センサチップとは並列して第２基板上に配置されていることを特徴とする請求項６に記載のセンサデバイス。
【請求項９】
基板にセンサ回路を形成し、
前記基板に第１抵抗素子を形成し、
前記基板に前記第１抵抗素子と異なる温度係数を有する第２抵抗素子を形成し、
前記第１抵抗素子と前記第２抵抗素子とを直列に接続し、
前記第１抵抗素子と前記第２抵抗素子との接続点の電位を出力するパッドならびに前記センサ回路の出力を出力するパッドとを前記基板に形成することを特徴とするセンサチップの製造方法。
【請求項１０】
前記第１抵抗素子と前記第２抵抗素子とは、不純物の拡散濃度が異なるピエゾ抵抗素子であり、
前記第１抵抗素子の配線と接触する部分に、前記部分以外の前記第１抵抗素子の部分におけるよりも不純物の拡散濃度が高い高濃度拡散領域を形成するとともに、前記第２抵抗素子を形成することを特徴とする請求項９に記載のセンサチップの製造方法。
【請求項１】
基板に形成されたセンサ回路と、
前記基板に形成された第１抵抗素子と、
前記第１抵抗素子と直列に接続されて前記基板に形成され、前記第１抵抗素子と異なる温度係数を有する第２抵抗素子と、
前記第１抵抗素子と前記第２抵抗素子との接続点の電位を出力するパッドならびに前記センサ回路の出力を出力するパッドと、
を備えたセンサチップ。
【請求項２】
前記第１抵抗素子および第２抵抗素子は、前記基板の導電型とは異なる不純物が前記基板に拡散されて形成されたピエゾ抵抗素子であり互いに不純物の拡散濃度が異なり、
前記センサ回路は、基板の可撓部に形成されたピエゾ抵抗素子を有することを特徴とする請求項１に記載のセンサチップ。
【請求項３】
前記第１抵抗素子および２抵抗素子は、前記可撓部に連結する前記基板の枠部に形成されていることを特徴とする請求項２に記載のセンサチップ。
【請求項４】
前記第１抵抗素子は、配線と接触する部分として、前記部分以外の前記第１抵抗素子の部分におけるよりも不純物の拡散濃度が高い高濃度拡散領域を有し、
前記第２抵抗素子の不純物の拡散濃度は前記高濃度拡散領域と実質的に同じであることを特徴とする請求項２または３に記載のセンサチップ。
【請求項５】
電源電圧を供給するための２つの電源パッドを備え、
前記センサ回路と、直接接続された前記第１抵抗素子および前記第２抵抗素子と、が並列に前記２つの電源パッドに接続されている請求項１記載のセンサチップ。
【請求項６】
センサチップと制御ＩＣとを備えたセンサデバイスであって、
前記センサチップは、
第１基板に形成されたセンサ回路と、
前記第１基板に形成された第１抵抗素子と、
前記第１抵抗素子と直列に接続されて前記第１基板に形成され、前記第１抵抗素子と異なる温度係数を有する第２抵抗素子と、
前記第１抵抗素子と前記第２抵抗素子との接続点の電位を出力するパッドならびに前記センサ回路の出力を出力するパッドとを有し、
前記制御ＩＣは、
前記センサ回路の出力を増幅する増幅回路を有するセンサデバイス。
【請求項７】
前記制御ＩＣは第２基板上に配置され、前記センサチップは前記制御ＩＣ上に配置されていることを特徴とする請求項６に記載のセンサデバイス。
【請求項８】
前記制御ＩＣと前記センサチップとは並列して第２基板上に配置されていることを特徴とする請求項６に記載のセンサデバイス。
【請求項９】
基板にセンサ回路を形成し、
前記基板に第１抵抗素子を形成し、
前記基板に前記第１抵抗素子と異なる温度係数を有する第２抵抗素子を形成し、
前記第１抵抗素子と前記第２抵抗素子とを直列に接続し、
前記第１抵抗素子と前記第２抵抗素子との接続点の電位を出力するパッドならびに前記センサ回路の出力を出力するパッドとを前記基板に形成することを特徴とするセンサチップの製造方法。
【請求項１０】
前記第１抵抗素子と前記第２抵抗素子とは、不純物の拡散濃度が異なるピエゾ抵抗素子であり、
前記第１抵抗素子の配線と接触する部分に、前記部分以外の前記第１抵抗素子の部分におけるよりも不純物の拡散濃度が高い高濃度拡散領域を形成するとともに、前記第２抵抗素子を形成することを特徴とする請求項９に記載のセンサチップの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−４２２７４（Ｐ２０１２−４２２７４Ａ）
【公開日】平成２４年３月１日（２０１２．３．１）
【国際特許分類】
【出願番号】特願２０１０−１８２２６８（Ｐ２０１０−１８２２６８）
【出願日】平成２２年８月１７日（２０１０．８．１７）
【出願人】（０００００２８９７）大日本印刷株式会社 (14,506)
【Ｆターム（参考）】
【公開日】平成２４年３月１日（２０１２．３．１）
【国際特許分類】
【出願日】平成２２年８月１７日（２０１０．８．１７）
【出願人】（０００００２８９７）大日本印刷株式会社 (14,506)
【Ｆターム（参考）】
[ Back to top ]