ディジタル濾波方法
非線形フィルタによりＫ個の入力値をディジタル濾波する方法が紹介され、フィルタが、Ｋ個の入力値からＲ最大値を発生する（Ｋ≧Ｒ≧１）。特にこの方法は。奇数Ｋ個の入力値から、出力値として中央値を発生するために使用することができ、従ってＲ＝（Ｋ＋１）／２である。基本思想は、一方では固定小数点形式で入力値の２進表示の使用であり、他方ではビットで逐次の処理であり、すべての普通の２進数表示が固定小数点形式で使用され、使用すべき数表示のそれぞれの性質を考慮して僅かな整合しか必要とされない。
この方法は、ディジタルフィルタの実現のため、特に物体識別システムにおける信号処理のために使用することができる。
この方法は、ディジタルフィルタの実現のため、特に物体識別システムにおける信号処理のために使用することができる。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、一次元又は多次元ディジタル信号の一般に隣接する値を示すＫ個のディジタル入力値をディジタル濾波する方法であって、フィルタが非線形であり、出力値としてＫ個の入力値からＲ最大値を求め、Ｒ及びＫが整数であり、Ｋ≧Ｒ≧１が成立するものに関する。このようなフィルタは以下ランクフィルタと称され、Ｒ＝１は入力値のうち最大値に相当し、Ｒ＝Ｋは入力値のうち最小値に相当する。一次元ランクフィルタは、各時点ｍ＝Ｌ・ｎに、入力信号ｘ（ｎ）のＫ個の順次に続く値のＲ最大値を計算し、Ｌ＝１に対して、デシメーションなし即ち走査速度の減少なしのフィルタが重要であり、Ｌ＞１に対してデシメーション付きのフィルタが重要である。これと同じように、多次元ランクフィルタは、多次元信号のＫ個の隣接する値のうちＲ最大値を求める。Ｒ最大入力値は、もちろん（Ｋ−Ｒ）最小入力値に相当するので、方法は同義的にｘ最小入力値の算定も含み、この入力値においてＲ＝Ｋ−ｘ最大値が求められる。
【０００２】
このようなランクフィルタの特殊ケースは中央値フィルタである。入力値における奇数Ｋの中央値は、中間値、即ち（Ｋ＋１）／２最小値、又は同じことであるが（Ｋ＋１）／２最大値を意味し、これは一般に平均値とは異なっている。例えば５つの値５，３，２，７９及び１に対して、中央値３が生じるが、平均値として値１８が生じる。
【０００３】
このようなディジタルフィルタは、得られる入力値の信号処理、例えば画像データ又は距離測定信号特に目標領域において反射されるパルスの反射信号の処理に役立ち、なるべく赤外線範囲にある光波、レーダ波又は超音波が考慮される。このような非線形フィルタの実現は、ディジタル範囲においてのみ可能である。
【０００４】
このような濾波の実行のために、大抵は計算に非常に費用がかかる分類法に基くか、又は多くのメモリを必要とするヒストグラム法に基くアルゴリズムが公知であり、一般にハードウェア実現よりソフトウェア実現に適している。
【０００５】
本発明の課題は、簡単で特に安価にも実現可能なディジタルランク濾波のための新しい方法を紹介することである。この課題は、請求項１の特徴により解決される。有利な展開は従属請求項からわかる。
【０００６】
基本思想は、一方では固定小数点形式で入力値の２進表示の使用であり、他方ではビットシリアルの処理であり、すべての普通の２進数表示が固定小数点形式で使用され、使用される数表示のそれぞれの特徴を考慮した僅かな適合しか必要でない。請求項１は、固定小数点形式ですべての重要な２進数表示を考慮した濾波の経過を含み、それぞれ現在の数表示に関係して適当な別のステップを持つが、これらのステップは同じ基本思想に基いている。従属請求項は、入力値の特定の数表示のための濾波経過がどうして著しく簡単化されるかを示している。
【０００７】
更に例えばＦＰＧＡ又はＡＳＩＣにおけるディジタルフィルタをハードウェア技術で変換するための有利な展開が紹介され、画像処理又は自動車におけるレーダ応用のために必要であるように、高い処理速度を可能にする。
【０００８】
実施例及び図により本発明が以下に詳細に説明される。
【０００９】
ディジタル濾波方法を、５つの入力値の中央値を求める簡単な例によりまず説明する。そのため次の５つの数が、符号なしの２進表示で、語長Ｗ＝４（４つの２進数字）で考察される。ビット０は最上位ビットＭＳＢを示し、ビット３は最下位ビットＬＳＢを示す。
【００１０】
個々のビットに対して、低下するビット重みにおいて、最上位ビット（ＭＳＢ）で始まって、順次に最下位ビット（ＬＳＢ）まで、次のステップが行われる。
それぞれ現在考察されているビットにおいて、すべての５つの入力値にわたって見て、現在考察されているビットにおいて、すべて５つの入力値にわたって見て、３回より少なくなく値１が現われる場合、１である中間即ち３−最大ビットが求められ、その場合３−最大ビット値は、３−最大値従って出力値即ち中央値の現在考察されているビットに対するビットを示し、
現在考察されているビットのビット値が３−最大ビット値に一致しないような入力値に対して、すべての後続即ち低位のビットのビット値として、現在考察されているビットにおいてこれらの入力値のビット値がみなされる。
【００１１】
中央値のＭＳＢ（ビット０）は１でなければならない。なぜならば、すべて５つのＭＳＢの多数は１に等しいからである。４つのＭＳＢは１であり、従って対応するａ，ｂ，ｃ及びｅは数ＭＳＢ０を持つ数ｄより大きいので、ＭＳＢ１を持つ数の１つは中央値でなければならない。中央値の残りのビット１・・・３は、従ってＭＳＢ１を持つ４つの数のビット１・・・３により示される値の第３の最大値として生じる。ＭＳＢ０を持つ数ｄにおいて、最小に示すことができる値０００（次の表を参照）によりビット１・・・３を代えて、すべて５つの数を考察すると、中央値のビット１・・・３が、更にビット１・・・３により示される値（今やすべての数の）の第３の最大値として生じ、従ってこれらの値として生じる。
【００１２】
従って問題を、１だけ減少した語長を持つ更に５つの数の中央値形成に戻した。これらの数は上の修正された表に示されている（もはや考察されないＭＳＢは抹消されている）。中央値のビット１を求めるため、ビット１においてもっと多くの０又は１が現われるか否かを再び検査しさえすればよい。その結果中央値のビット１は０に等しい。０に等しいビット１を持つ３つの数ｂ，ｄ及びｅの１つは、ビット１・・・３に関して中央値を示さねばならない。なぜならば、１に等しいビット１を持つ２つの数ａ及びｃは、一層大きいからである。中央値の残りのビット２・・・３は、従って０に等しいビット１を持つ３つの数ｂ，ｄ及びｅのビット２・・・３により示される値の第３の最小値として生じる。１に等しいビットａ及びｃにおいて、ビット２・・・３を最大に表示可能な値１１（次の表を参照）によりビット２・・・３を代え、すべて５つの数を考察すると、中央値のビット２・・・３が、更に（今やすべての数の）ビット２・・・３により示される値の第３の最小値として生じ、従ってこれらの値の中央値として生じる。
【００１３】
従って中央値形成に対して考察すべき語長は、更に１だけ減少された。上に示した語長２を持つ５つの数の中央値のみを形成すればよく、その際先行するステップと同様に行うべきである。ビット２において１が優勢であるので、中央値のビット２は１になる。０に等しいビット２を持つ２つの数ｄ及びｅにおいて、ビット３を最小に表示可能な値０により代えるべきである（次の表を参照）。数ｄにおいて、それは必要でないだろう。なぜならば、このビットは既に以前のステップで適当に修正されたからである。
【００１４】
この時点に、５つの入力値のうち既に４つの入力値（ａ，ｃ，ｄ，ｅ）が修正され、従って中央値と一致するものとして認められなかったので、中央値として既に認められるものとしてｂの値が生じ、プロセスは既に中断されることができるであろう。しかしこのような中断基準は付加的な費用を伴うので、ステップ列を次のビット、ここではＬＳＢに対しても実行するのが、場合によっては一層簡単である。ビット３（ＬＳＢ）において０が優勢なので、中央値のＬＳＢは０になる（次の表を参照）。
【００１５】
それにより中央値が完全にかつ正しく求められ、計算された値１０１０は出力値の第３の最大数ｂと一致する。
【００１６】
Ｋ個の数の中央値を求めるための基礎となっているアルゴリズムは、符号なし２進表示の場合一般的なやり方で形成されねばならない。
【００１７】
個々のビットは、ＭＳＢにおいて始まってＬＳＢまで、順番に次のように処理される。まず考察されているビットｂにおいて、すべてのＫ個の数にわたって見て、１又は６が多く現われるか否かが検査される。一層頻繁に現われるビット値は中央値のビットｂである。ビットｂが小さい頻度で現われるビット値に一致するような数に対して、すべての後続即ち低い値のビットがビットｂに等しくされる。
【００１８】
他の大抵普通の２進表示のために、第１のビットの意味のみが、今まで考察された符号なし２進表示に対して区別される。１及び２の補数表示において、第１のビットは更にＭＳＢであるが、ただし他の重みを持ち、符号−値表示では、第１のビットは、値のＭＳＢにより続けられる符号ビット（ＶＺＢ）である。従ってビットの順次処理において、第１のビットにおいてのみ相違が生じ、後続のすべてのビットは、上述したように、不変に処理される。中央値の第１のビットの算定も不変であり、それはＫ個の数の第１のビットにおいて一層頻繁に現われるビット値に常に一致している。小さい頻度で現われる第１のビット値を持つ数の修正のみが区別されている。これらの数が中央値の上にあるか又は下にあるかに応じて、その後続のビットに対して、これらのビットで表示可能な最小又は最大値が常に使用され、ただし中央値符号を持つ解釈に関して符号−値表示において使用される。１又は２の補数表示の場合、小さい頻度で現われるＭＳＢ値を持つ数に対して、すべての後続のビットが逆ＭＳＢ値に等しくされる。符号−値表示の場合、小さい頻度で現われるＶＺＢ値を持つ数に対して、すべての後続のビットが０に等しくされる。
【００１９】
図９ａ，９ｂ，９ｃ及び１０ａ，１０ｂ，１０ｃには、デシメーションなしの一次元フィルタの形の中央値計算用フィルタアルゴリズムの実施形態が示され、図９ａは図１０ａと共に符号なし２進表示で入力値のための構成を示し、図９ｂは図１０ｂと共に入力値の符号−値表示のための変形例を示し、図９ｃは図１０ｃと共に入力値の１又は２の補数表示のための変形例を示している。説明のための次の点に注釈を加える。
【００２０】
入力信号ｘ（ｎ）及び中央値ｍ（ｎ）から成る出力信号は語長Ｗを持ち、即ち各時間値はＷビットから成っている。個々のビットは番号νを付けられ、ＭＳＢ（図９ａ，１０ａにおける符号なし２進表示及び９ｃ，１０ｃにおける１及び２の補数表示における）又はＶＺＢ（図９ｂ，１０ｂにおける符号−値表示において）に対するν＝０で始まって、ＬＳＢに対してν＝Ｗ−１で終っている。ｘ（ｎ）又はｍ（ｎ）のビットνはｘ（ｎ，ν）又はｍ（ｎ，ν）で示される。
【００２１】
入力信号及び出力信号の面上の時間即ち語面はｎで示され、ビット面上の時間はμ＝ｎ・Ｗ＋νで示されている。
【００２２】
処理はビットで逐次に行われ、即ちビットが次々に処理され、ＭＳＢ又はＶＳＢにおいて始まって、ＬＳＢにおいて終る。フィルタ構造全体即ちメモリ及び論理回路はビット時間μでクロック制御される。
【００２３】
中央値計算に必要な入力値は、順次に続く長さＷのＫ個のシフトレジスタにより１ビット毎に記憶される。Ｋは中央値フィルタの長さである。
【００２４】
フラグＢ０（μ）はビット０の処理を示す。それはν＝０に対しては１、そうでない場合は０である。フラグＢ１（μ）及びＬＳＢ（μ）はビット１及びＬＳＢの処理を示す。これらは同じように定義され、１又はＷ−１サイクルだけＢ０（μ）の遅延により発生される。
【００２５】
ブロック″Ｋビットの中央値″においてビット毎に中央値形成が行われ、即ち入力されるＫ個のビットの中で多数の０又は１が求められる。
【００２６】
詳細をそれぞれ図１０ａ，１０ｂ及び１０ｃに示されているｋ番目のブロック″使用すべきビット値（ｋ＝０，１・・・Ｋ−１は上から見られている）において、一方では、ビット毎の中央値形成のためｋ番目のビット値ｗ（ｎ−ｋ，ν）が用いられる。これが原値ｘ（ｎ−ｋ，ν）即ち入力値ｘ（ｎ−ｋ）から考察されているビットνであるか、又は適当に修正された値である。他方では、次のビットサイクルμ＋１において原値又は適当に修正された値を使用すべきか否かが検査され、これが、今まで行われなかった修正に対するフラグｏｋ（μ）＝１又は既に行われた修正に対するフラグｏｋ（μ）＝０により、特徴づけられる。その際上述した処置の結果生じる規則が考慮される。即ち修正された値の最初の使用後この値が、続いてそれぞれの時間ステップｎの終わりまで使用されるべきである。続いて即ちＬＳＢ（μ）＝１において、フラグが再びリセットされ、即ち次の初期値のために、修正されない入力値がまず再び考慮される。
【００２７】
メモリ（シフトレジスタ及び遅延素子）の初期化は、フィルタの所望の始動動作に関係している。
【００２８】
この新しい中央値フィルタ構造を、（例えばＡＳＬＣ又はＥＰＧＡにおける）ハードウェア実現の際の費用に関して以下に考察する。
【００２９】
ビット毎の中央値形成、即ちＫ個の供給されるビットのうち多数の０又は１の算定は、この構造の中心ブロックである。このブロックの実現のため特に大きいフィルタ長Ｋに適した可能な方策は、ビット値（０又は１）の和形成に基いている。ビット和が≧（Ｋ＋１）／２であると、ビット中央値は１に等しく、そうでない場合０に等しい。減算及びそれに続く符号の検査を介して、比較を実行することができる。ビット和形成は、例えば段付けされた並列形式で実現することができ、段から段へ並列個別加算器の数が減少し、語長が増大する。それにより一方では危険なバス従って必要な応答時間が最小になり、他方では必要な語長従って費用ができるだけ小さく保たれる。危険なバスの最小化は、特にフィルタの大きいサイクル時間が必要とされている時に、重要である。なぜならば、ビット毎の中央値形成は再帰ループにあり、従ってパイプライン処理を排除するからである。小さいフィルタ長に対しては、ビット毎の中央値形成を実現するため、使用されるハードウェアに最適化された特別な解決策がある。例として、Ｋ＝５のフィルタ長及び市場で普通のＦＰＧＡにおける実現が考えられ、このＥＰＧＡは、基本モジュールとして、４つの論理入力端及び１つの論理出力端を有するルックアップテーブル（ＬＵＴ）を持っている。その場合ビット毎の中央値形成のために３つのこのようなＬＵＴが必要である。
【００３０】
Ｋ個の同一のブロック″使用すべきビット値″は、それぞれ２つの遅延素子（ＦＩＦＯ）及び非常に簡単な論理素子（上記の例では２つのＬＵＴ）しか必要としない。
【００３１】
入力値を記憶するためのＫ個のシフトレジスタは、多くの場合（特に語長Ｗが比較的大きい場合）、フィルタ構造の残りとして著しく多くの費用を必要とし、これがフィルタ論理素子の効率を保証する。付言すべきことは、各中央値フィルタにおけるＫ個の入力値の記憶が構造に関係なく必要なことである。
【００３２】
ビット毎の中央値算定が和形成を介して実現されている限り、新しい中央値フィルタ構造は段階付け可能である。即ちフィルタ長Ｋが変化する場合、使用されるシフトレジスタの数、同一のブロック″使用すべきビット値″の数、累算すべきビットの数、及びビット和と比較すべき値のみを合わせるべきである。
【００３３】
新しい中央値フィルタ構造は、各入力値即ち各時間ステップｎのための中央値形成が全く新しく行われ、従って大抵普通の構造とは異なり、以前の時間ステップの結果には頼らない、という特徴を持っている。例えば分類方法において、一般に先行するサイクルにおいて求められた順序から出発する。この特徴のため、中央値計算のための新しいアルゴリズムはデシメーションを持つ濾波に特に適している。そのためフィルタ構造において、シフトレジスタのみが修正されたように供給される。こうして係数Ｌ＝２だけデシメーションの際、一番上の２つのシフトレジスタが、並列に２つの順次に続く入力値を供給され、シフトレジスタの結合の際それぞれ１だけスキップされる。中央値フィルタ長即ちＬ＝Ｋだけデシメーションの際、シフトレジスタはもはや結合されず、並列にＫ個の順次に続く入力値を供給される。デシメーションにより、フィルタ構造により最大に処理可能な入力信号ｘ（ｎ）のクロックレートを、デシメーション係数Ｌだけ高めることができる。
【００３４】
デジタルフィルタのハードウェア実現のため、中央値計算用の新しいアルゴリズムが、多くの場合必要な費用のかなりの減少を生じる。これは主としてクロックレート、入力信号の語長、デシメーションの程度及び使用される技術又は利用可能な論理に関係している。
【００３５】
今まで大抵普通の２進固定小数点表示（符号なしの２進表示、２の補数表示、１の補数表示又は符号−値表示）のみが考察された。別の２進固定小数点表示に対して、中央値形成のための新しいアルゴリズムが同じように定義され、より一般的なランクフィルタに対する以下の説明からも出てくる。
【００３６】
奇数Ｋの値のうち特にＫ＋１／２最大値を表示する代わりに、他のランクを持つ値、従って全く一般的にＲ最大値、Ｒ＝１，２・・・Ｋを考察し、その際Ｋに対して任意の整数を許すことができる。これに基くフィルタは以下ランクフィルタと称される。従ってこれは、一次元又は多次元入力信号のそれぞれＫ個の順次に続くか又は隣接する値から、Ｒ最大値を計算し、例えば順序統計において使用される。
【００３７】
中央値を形成するための上に紹介された詳しいフィルタアルゴリズムは、簡単に一層一般的なランク形成に拡張することができ、これが次の定式化を生じる。その際すべての２進数表示が固定小数点形式で許され、ビット重みの値がＭＳＢからＬＳＢへそれぞれ半減され、ビット値０及び１のみが生じ（従って例えばＣＳＤコードにおけるように−１ではない）、場合によっては付加的な符号ビット（ＶＺＢ）が起こる。
【００３８】
Ｋ個の数のＲ最大値を求めるため、個々のビットｂ，ｂ＝０，１・・・Ｗ−１が、ＭＳＢ又はＶＺＢにおいて始まってＬＳＢまで順次に、値が低下するビット重みに関して、次のように処理される。まず考察されているビットにおいて、すべてのＫ個の数にわたって見て、Ｒ最大値又は最小値が求められる。考察されているビットの重みが正である場合、Ｒ最大ビットであるか、又は考察されているビットは、正の数に対して値１を持ちかつ負の数に対して値０を持つＶＺＢである。逆の場合Ｒ最小ビットである。ＶＺＢを持つ数表示において、ＶＺＢに続くビットの重みへ、Ｒ最大数のその時わかっている符合が含められる。こうして求められるビット値（０又は１）は、Ｒ最大数のビットを示す。ビットｂに関してＲ最大数に対して異なる数に対して、ビットｂ・・・Ｗ−１により表示される値に関して、これらの数がＲ最大数より上又は下にないか否かに応じて、すべての後続のビットｂ＋１・・・Ｗ−１に対して、これらのビットで表示可能な最小値又は最大値が常に使用される。ＶＺＢを持つ数表示の際、ビットａ・・・Ｗ−１により表示される値に対して、ａ＞０の場合、Ｒ最大数の符号がビット値へ含められる。
【００３９】
一般的なランク形成のためのこの新しいアルゴリズムは、非常に簡単に実現可能なフィルタ構造へ再び変換される。デシメーションなしの一次元フィルタの場合、図９ａ＋１０ａ，９ｂ＋１０ｂ，９ｃ＋１０ｃに示されている中央値フィルタ構造に比較して、次の相違だけが生じる。
【００４０】
Ｋ個のビットの中央値の代わりに、Ｋ個のビットのＲ最大ビット又はＲ最小ビットが求められる。更にＲ最大ビットを求めるべきか又はＲ最小ビットを求めるべきか、従ってどんな特殊ケースが存在するかを確かめるブロックがある。このためステップの条件及び適合をそれぞれ説明する請求項の方法ステップを参照する。
【００４１】
ブロック″使用すべきビット値″は、修正すべき値に相当している。その場合フィルタの出力信号はそれぞれのＲ最大値である。
【００４２】
Ｒ最大ビット又はＲ最小ビットの算定は、再びＫ個のビット値の和形成により実現することができる。Ｒ最大ビットが求められていると、ビット和≧Ｒに対して、Ｒ最大ビットは１に等しく、そうでない場合０に等しい。Ｒ最小値が求められていると、ビット和≧Ｋ＋１−Ｒに対して、Ｒ最小ビットは１に等しく、そうでない場合０に等しい。
【００４３】
個々の離散値においてのみ雑音レベルより上に有効レベルを持つ時間範囲又は周波数範囲のディジタル信号に対して、典型的にいわゆる雑音閾値が求められ、この閾値より上では信号レベルが有効レベルと解釈され、更に使用される。従って雑音閾値はしばしば検出閾値とも称される。雑音閾値を求めるため、ランクフィルタを使用し、前述したランクフィルタ方法により雑音閾値を求めることができる。パルスドップラーレーダの例において、例えば長さ１２８の出力スペクトルにある９９最小値により、スペクトル検出閾値の算定を行うことができる。
【００４４】
特に乗用自動車用レーダシステムにおける本発明の使用を以下に紹介する。
【００４５】
最近の自動車は、レーダに基く距離制御システムを次第に多く備えるようになっており、先行する自動車の距離、速度及び相対角度が求められる。
【００４６】
このような公知のレーダシステムは、例えばＢｏｓｃｈ社により開発されたＦＭＣＷシステム（周波数変調連続波）であり、２つの物理量即ち動いているか又は停止している物体の距離及び相対速度が、１つの物理量即ち周波数に模写される。この目的のため、永続的に信号が送信され、動く物体により反射された信号が受信される。送信かつ受信された信号の周波数経過から、又はこれらの信号の周波数差から、求める量が推論される。速度と距離の分離は、異なる周波数勾配を持つ複数の信号のいわゆるチップの評価により可能である。ただ１つの目標に対して２つのチップで充分であり、複数目標状況に対しては少なくとも３つのチップが必要である。
【００４７】
このようなレーダシステムの作動のため、できるだけ線形の周波数傾斜を与える僅かな位相雑音を持つ発振器が特に必要であり、これは直ちには可能でなく、それによりレーダシステムのＲＦ部分に非常に費用がかかる。ガードレールにより都心範囲においてしばしばそうであるように、多くの異なる目標を持つ交通状況では、目標の検出及び分離の際問題が生じる。なぜならば、すべての目標は、アンテナビームにおいて付属する各チップスペクトルに存在するからである。従って異なる目標の精確な抽出は全く不可能であるか、又は必ずしも満足いくように可能ではないからである。
【００４８】
これらの問題を回避するため、パルスドップラー法が提案される。この方法では、目標が１つ又は複数の順次に続く距離ゲートに模写される。受信された信号は適当に走査される。順次に続く距離ゲートにおける走査値の振幅比から、精確な距離を推論することができる。
【００４９】
しかし減少される平均出力のため、パルスドップラーシステムは、小さい信号−雑音比（Ｓ／Ｎ）を持っている。広帯域の受信路のため、このレーダシステムは大きい妨害可能性も持っている。
【００５０】
速度の符号を知るため、パルスドップラー法では、受信された信号の複素走査が行われる。パルスドップラー法によるレーダシステムは、速度及び距離が直接の測定量であることを特徴としている。ＲＦ部分は、最初にあげたＦＭＣＷシステムと比較して、非常に簡単に実現される。なぜならば、ここでは位相雑音及び振幅雑音への要求が少ないフリーランニング発振器（ＶＣＯ）を使用することができ、周波数傾斜を生じる必要がないからである。
【００５１】
このようなレーダシステムでは、１つの測定サイクルのため、受信アンテナ毎に多数例えば１０２４個の送信パルスが評価される。その間隔は例えば２．５μｓである。トラッピング及び干渉を避けるため、間隔は更に擬似雑音符号化されている。
【００５２】
多数の送信パルスを使用すると、一層精確な速度測定及び一層高い積分ゲインが可能であり、更に擬似雑音符号化のため生じる雑音が少ないので、一層最適な信号−雑音比が得られる。
【００５３】
図１のａ）には、パルス化されたシステムに対して、方形パルスの場合周波数ｆｓの送信される波の振幅又は包絡線が示されている。送信パルスが始まる時点は、以下ｔｐ（ｎ）で示され、順次に続くパルスの間隔はパルス反覆時間ＴＰＷ（ｎ）である。
【００５４】
伝搬速度ｃを持つこの波が距離ａの所にある物体で反射されると、伝搬時間Δｔ＝２ａ／ｃ後システムは、反射されて一般に減衰される波ｅ（ｔ）を受信する。図１のｂ）には
反覆時間ＴＰＷ（ｎ）より常に小さい限り、伝搬時間Δｔから、物体の距離を推論することができる。別の場合、あいまいさの問題（トラッピングのことをいう）が生じる。波により検出される物体が、相対速度ｖで測定システムに対して動いていると、システムにより受信される反射波は、２倍周波数ｆＤ＝２ｆｓｖ／ｃだけ周波数変位を示す。従って２倍周波数ｆＤから相対速度ｖを推論することができる。
【００５５】
るパルス化システムのトラッピング又は干渉に対する例として示されている。
【００５６】
トラッピング及び干渉を抑制するための出発点は、パルス反覆時間ＴＰＷ（ｎ）の擬似雑音符号化であり、即ちパルス反覆時間は一定ではなく、ランダムプロセスに従って可変に形成されている。トラッピング又は他のパルス化システムに由来する受信パルスは、その直前に送信されたパルスに対して、必ずしも同じでなく推計学的に分布した距離を持っている。
【００５７】
受信された信号ｅ（ｔ）は、なるべく適当な処理（例えば中間周波数又は特にベース帯域、ＩＱ形成、濾波）後、走査される。その際走査時点は、それが先行する送信パルス時間ｔｐ（ｎ）に対して時間間隔ｔＡ（ｍ）、ｍ＝（０，１・・・Ｍ−１）を持つように選ばれており、即ち各時間間隔ｔＡ（ｍ）、ｍ＝（０，１・・・Ｍ−１）はいわゆる距離ゲートに対応している。Ｍ個の各距離ゲートの各々に対して、サイクル毎に全部でＮ（ｍ）個の距離値が形成され、これがどのようにして行われるのか、例えば直列に行われるか又は並列に行われるかは、それ以外の考察にとって重要ではない。
【００５８】
同じ周波数範囲において動作するパルス化システムによるトラッピング及び干渉の際、パルス反覆時間ＴＰＷ（ｎ）の擬似雑音符号化のため、各距離ゲートにおいて、一般に個々の走査値しか妨害されない（過渡的妨害のことをいう）。しかしこれは、高度の妨害の場合、引続く信号処理（例えばＦＦＴによる二重決定のためのスペクトル分析、又は例えば出力積分による出力分析）が使用不能な結果を与えるのに、充分である。図２のａ）は、離散的時間範囲における例として正弦振動を示し、この振動に多くの高い妨害パルスが重畳されている。結果として生じる信号のスペクトルにおいて、正弦振動のスペクトルピークは、妨害パルスにより発生されて雑音において消失している。
【００５９】
ここで中央値濾波が使用される。中央値フィルタ長は、多くの値が妨害されるほど、それだけ高く選ばれるのがよい。即ち出力分析の際走査値における数Ｎ（ｍ）までの中央値フィルタ長を選ぶことができ、スペクトル分析の場合２倍決定のため、中央値フィルタ長が、検出すべき最大２倍周波数により限定され（中央値フィルタの低域通過特性のため）、これは過走査を前提としている。
【００６０】
図２のａ）に示されている妨害された信号のため、それぞれフィルタ長Ｋ＝５を持つ２段中央値フィルタによれば、図２のｂ）に示す経過が生じる。即ち有効信号、正弦振動は、時間範囲において殆ど完全に再び再構成され、従ってスペクトルにおいて明確に見られる。
【００６１】
パルス反覆時間の擬似雑音符号化と中央値濾波を、過渡的妨害の抑制に適した非線形濾波として組合わせると、同じ周波数範囲で動作するパルス化システムによるトラッピング及び干渉の影響を著しく少なくするか、又は完全になくすことができる。更にまずなるべく各距離ゲートにおいて、例えば出力分析のための２乗値形成のような走査値の適当な前処理が考慮されている。
【００６２】
図３は、ブロックダイヤグラムにより、本発明によるパルスドップラーレーダシステムを示している。このシステムの個々の素子、特に整合フィルタ及びＦＰＧＡｓの素子は続いて更に詳細に説明される。
【００６３】
レーダシステムは、増幅器を後に接続されるＲＦ受信部分、帯域整合フィルタ及びＡ／Ｄ変換器を持っている。Ａ／Ｄ変換器の出力端から複素出力信号が取出し可能であり、この出力信号は後に接続されるＦＰＧＡへ供給可能である。ＦＰＧＡは、互いに直列に設けられるディジタル変調装置、パルス状妨害に対抗する中央値フィルタ及び低域フィルタとして構成されたデシメーションフィルタから成っている。ＥＰＧＡ装置は、更にＰＮ発生器を含んでいる。更に雑音フィルタが設けられて、Ａ／Ｄ変換器の前に設けられている。
【００６４】
ＦＰＧＡの後にはディジタル信号プロセッサ（ＤＳＰ）が接続され、この場合ウィンドウ関数を発生する装置、ＦＦＴ装置（高速フーリエ変換）及び妨害線補償器を持っている。続いてそれから始まって検出閾値が求められ、目標リストを発生する目標形成装置へ供給される。ＤＳＰの後に接続されるマイクロコントローラ装置（ＭＣＵ）は、目標リストから始まって、必要な場合車両の操作量を発生する。この目的のためまず目標リストの″トラッキング″が行われ、重要な物体が求められる。それについての情報は縦制御器へ供給され、それからこの縦制御器が所望の操作量を発生する。もちろんＤＳＰ及びＭＣＵの機能は、単一のプログラム制御される装置例えばマイクロコンピュータにより果たすこともできる。
【００６５】
次に図４及び５により、ドップラー法を簡単に説明する。ここで図４は、簡単化された回路図により、トップラー法の原理を示し、図５は図４による回路図に対する信号−時間グラフを示している。
【００６６】
ドップラー法では、速度の符号を知るため、受信された信号の複素走査が行われる。パルスドップラー法によるレーダシステムは、速度及び距離が直接測定量を示すという特徴を持っている。ＲＦ部分は、それにより最初にあげたＦＭＣＷシステムと比較して、非常に簡単に実現される。なぜならば、ここでは位相雑音及び振幅雑音についての要求が少ないフリーランニング発振器（ＶＣＯ）を使用でき、周波数傾斜を発生する必要がないからである。
【００６７】
測定サイクルは例えばそれぞれ５０ｍｓ続く。測定結果は目標リスト即ち交通状況のスナップショットである。各測定サイクルには、５つの測定ブロック、即ち妨害線測定ブロック、ＺＦ測定ブロック及び３つのアンテナ測定ブロック（各アンテナに対して１つ）が対応している。これら測定ブロックの各々は２．７６ｍｓ続く。この時間に例えば１０２４＋６４個の送信パルスが発生され、最初の６４個の送信パルスはフィルタの立上り振動に役立ち、従って利用されない。各送信パルス後に、それぞれ２５ｎｓの間隔で４０回走査される。従って各目標が少なくとも１つの距離ゲートにおいて検出される。
【００６８】
スイッチＡＮＴ０〜ＡＮＴ２を介して、３つのアンテナのうち１つが選ばれる。２５ｎｓ送信スイッチＴＸを閉じることにより、発振器の信号が選ばれたアンテナへ与えられて、放射される。
【００６９】
方形送信パルスのこの送信後、受信スイッチＲＸが閉じられ、発振器の周波数が２００ＭＨｚだけ変化される。それにより受信パルスは、ミキサを介して２００ＭＨｚの中間周波数に変換される。周波数の２倍移動は、ここでは考慮されないようにすることができる。その結果生じる実際の信号ｍ（ｔ）は、整合フィルタとして設計される受動帯域フィルタへ与えられる。このフィルタは同じ振幅の互いに直交する２つの出力を持ち、従って複素信号ｋ（ｔ）を発生し、即ち複素混合なしのＩＱ信号が実現される。帯域フィルタの出力端のＩＱ信号は、各送信パルス後４０回２５ｎｓの間隔で走査される。個々の走査時点はそれぞれ１つの距離範囲に対応し、従っていわゆる距離ゲートであり、これらの距離ゲートは３．７５ｍの幅を持ち、１５０ｍの距離まで達する。長さ２５ｎｓの方形受信パルスは、帯域フィルタにより２倍の長さの三角形パルスにされ、従って一般に順次に続く２つの距離ゲートにおいて見えるので、これら２つの距離ゲートの振幅比の評価により、精確な距離を内挿することができる。
【００７０】
自己の車両に関して目標の相対速度を求めるため、及び信号−雑音比を高めるため、選択されたアンテナを変えることなく、１０２４個の順次に続く送信パルスから複素受信パルスが、各距離ゲートＥにおいて評価される。等間隔の送信パルスの場合、図４は１つの距離ゲートの１０２４個の複素走査値ｄ（ｎ，Ｅ，Ａ）の実数成分及び虚数成分ｄＩ（ｎ，Ｅ，Ａ）及びｄＱ（ｎ，Ｅ，Ａ）を示し、この距離ゲートに相対的に動かされる目標がある（１０２４個の走査値に対して２．５６ｍｓの短い観察期間中に、相対速度は常に一定とみなすことができる）。走査値から走査値へ位相は一様に変化する。なぜならば、目標の距離従って受信パルスの位相は一様に変化するからである。その結果（信号は複素なので）２倍周波数がその符号を含めて精確に生じる。
【００７１】
上述した方法は、３つのアンテナの各々に対して順次に使用される。アンテナの１つは精確にまっすぐ前へ向いているが、他の２つは少し左方又は右方へ向いており、こうして検出される目標の位置を自己の車線に対して求めることができる。
【００７２】
受信される信号は、雑音として認められる妨害信号も常に含んでいる。妨害は近似的に白色雑音の特性を持っている。これらの雑音をできるだけよく除去するため、即ち最大信号−雑音比を得るため、整合フィルタが使用される。その伝達関数は、受信される中間周波パルス（ＺＦパルス）のスペクトルに相当し、即ち２００ＭＨｚで変調されるパルス長２５ｍｓの方形のスペクトルに相当している。従って整合フィルタは帯域フィルタに相当する。
【００７３】
使用される最適フィルタは、オーム抵抗に埋込まれるＬＣ四端子網として実現されるのがよい。考察されている周波数範囲において、これは特に有利であり、融通のきく技術である。なぜならば、このために必要なインダクタンスは、ＳＭＤ部材として利用可能だからである。それによりフィルタ回路は非常に簡単であり、小さく、従って安価に構成することができる。
【００７４】
ベイダ（Ｂａｄｅｒ）による公知の方法によるこのような整合フィルタの設計の際、２つの設計方策が可能である。
１．まず必要に応じて適当な低域フィルタが設計される。続いてそれから帯域フィルタへ の低域フィルタの変換が行われる。しかしこの実施形態は条件付きでのみ適しており 、特別な回路のみに適している。なぜならば、それは回路の実現に適さない構造及び 部材価値を生じるからである。
２．帯域フィルタの直接設計。この実施形態は、設計の際若干多く費用がかかるけれども 、特に有利である。なぜならば、それは種々の別の構造を生じ、必要に応じてこれら の構造が、要求される条件に多少ともよく合わされるからである。この方法では、ま ず理想的な伝達関数の近似が行われる。
【００７５】
図６は、直接設計で製造された整合フィルタの伝達関数を示している。細い実線の曲線は、理想的な回路により非常によく近似されるか又は模擬される理想的な整合フィルタに属している。
【００７６】
図７は、ベイダにより近似される整合フィルタを実現するための第１の回路装置を示している。インダクタンス、容量及び抵抗の値は、ここでは実際に利用可能な値に丸められている。設計の際の自由度は、ここでは、有利に変成器が必要でないように、利用された。図７に示す構造は、殆どすべての節点の二重構造とは異なり、漂遊容量を一緒に算入できる対地容量を持っている。
【００７７】
図７の回路の出力信号ｋＩ（ｆ）及びｋＱ（ｔ）は互いに直交しており、即ち互いに９０°の位相差を持ち、中間周波数ｆＺＦ＝２００ＭＨｚにおいて同じ振幅を持ち、これは開発の際の自由度により達せられる。
【００７８】
従って複素出力信号ｋＩ（ｔ）＋ｊｋＱ（ｔ）は、以下ＩＱ信号と称されるが、中間周波数ｆＺＦの実際の入力信号に対する複素振動である。このいわゆるＩＱ信号は、有利なようにいかなる混合もなく実現された。
【００７９】
実数部分及び虚数部分に対応する出力信号の部分即ちｋＩ（ｔ）及びｋＱ（ｔ）は、アースに対して形成されている。図８は、回路図により、近似的にされた整合フィルタの第２の好ましい実施例を示し、この要求が考慮されている。フィルタ回路の出力側部分は大体において２倍にされた。
【００８０】
図に示されているこの変更された出力段は、Ａ／Ｄ変換器によるオーム負荷及び容量負荷にもかかわらず、出力信号のＩ／Ｑ特性が維持される、という別の大きな利点を持っている。フィルタ特性のみが僅か変化する。
【００８１】
図７及び８に従って構成される帯域整合フィルタは、要約すれば、次の有利な機能を持っている。
フィルタは最適化された信号−雑音比を持っている。
フィルタは、簡単であるが非常に確実に、フィルタの出力端から取出し可能な充分精確なＩＱ信号を発生する。三角形出力信号は２つの距離ゲートにおいて見ることができ、振幅比を介して距離を求めることができるので、こうして距離の簡単な内挿が可能である。
【００８２】
図３のＦＰＧＡブロックは、整合フィルタにより発生される複素出力信号のディジタル変調装置を持っている。このような装置は必要である。なぜならば、関心のある速度範囲は対称でなく、従って非対称な周波数範囲を生じるだろうからである。使用例で関心のある速度は−８８．２〜＋２６４．７ｋｍ／ｈの範囲にある。−１２．５ｋＨｚの周波数オフセットにより、それから対称な周波数範囲が生じる。適当に設計されるディジタル変調装置により、例えば振幅１及び回転週波数−１２．５ｋＨｚの回転する複素ポインタにより発生される信号に、走査されたＩＱ信号を乗算することにより、これが実現される。
【００８３】
ＦＰＧＡブロックは、更にパルス状妨害に対抗する非線形フィルタを持っている。パルス状妨害は、例えばトラッピング又は他の道路使用者のパルスレーダシステムにその原因を持っている。走査時点の擬似雑音符号化により、パルス状妨害がすべての距離ゲートへ（多少均一に）分布される。それにより各距離ゲートにおける個々の値のみが妨害される。擬似雑音符号化及び非線形濾波例えば中央値フィルタにより、望ましくないパルス状妨害が補償される。
【００８４】
パルス状妨害に対抗するフィルタを実現するために、次の問題を考慮すべきである。
【００８５】
線形フィルタはここではあまり有利ではない。なぜならば、フィルタに続くデシメーション低域フィルタは、既に最小帯域幅を持つ線形フィルタだからである。個々の誤値を補償できるすべての非線形フィルタが考えられる。しかしこれらのフィルタの多くは、安定性及びＥＰＧＡにおける実行に関して問題がある。
【００８６】
ここで１段又は多段中央値フィルタが有利に使用される。好ましい構成では、このフィルタはそれぞれ長さ５を持つ２段である。前に接続されるＡ／Ｄ変換器により、過走査が有利に行われる。
【００８７】
Ｋ個の値の中央値は平均値であり、即ち（Ｋ＋１）／２−最小値＝（Ｋ＋１）／２最大値である。
【００８８】
例えば５つの数５，３，２，７９，１の中央値は３に等しい。走査速度の減少なしの有効な中央値フィルタは、各時点ｎに入力列ｘ（ｎ）のＫ個の順次に続く値の中央値を計算し、それから出力信号ｍ（ｎ）を発生する。中央値フィルタのために多くのアルゴリズムが公知であり、特にソフトウェア実現に適している。これらのアルゴリズムは、高い計算時間を伴う分類又はデータの高いメモリ需要を伴う統計評価に基いている。ハードウェア実現のために、これらのアルゴリズムはあまり適していない。なぜならば、これらのアルゴリズムは多すぎる事例弁別及び分岐を必要とするからである。
【００８９】
しかし中央値フィルタのハードウェア実現のための新しいアルゴリズムが開発された。その作用は図９ａ，９ｂ，９ｃ及び１０ａ，１０ｂ，１０ｃにより既に示されている。このような構造により、多くの場合、特にＦＰＧＡの最大サイクル時間が入力信号の語サイクルより著しく大きいと、中央値フィルタの費用を著しく減少することができる。それ以外の利点は、構造の簡単な基準化である。
【００９０】
図３のＦＰＧＡブロックは更にデシメーションフィルタを持っている。デシメーションフィルタは低域フィルタとして有利に構成される。
【００９１】
本実施例では、４００ｋＨｚから５０ｋＨｚ従って係数８の走査周波数のデシメーションが行われる。それにより、理想的なデシメーション低域フィルタの場合、９ｄＢだけ信号−雑音比の改善が可能である。
【００９２】
実際のデシメーション低域フィルタは、周波数ｆ＝±２５ｋＨｚの周りのできるだけ急峻な辺という要求を満たさねばならない。通過範囲（ｆ）＜２５ｋＨｚにおいて｜Ｈｒｅａｌ（Ｊ２πｆ）＝ｃｏｎｓｔ｜である必要はない。なぜならば、評価の際スペクトルのみが使用され、その際振幅誤差を簡単に補償できるからである。図１１には、理想的及び実際のデシメーション低域フィルタの伝達関数が示されている。そのために使用される低域フィルタは２つのスライド平均値形成器から成り、第２の平均値形成器は既に半分にされた入力クロックレートで動作する。長さＮのスライド平均値形成器は、現在及びＮ−１の先行する値にわたって平均する。図１２はこのようなスライド平均値形成器のパルス応答ｈ（ｎ）及び信号流れ図を示している。平均値形成器は、再帰形式で非常に効率的に実現される。
【００９３】
デシメーション低域フィルタの有利な実施例の全体構造が図１３に示されている。出力端において欠いている係数６４／４０は、ディジタルフーリエ変換（ＤＦＴ）のための後でのウインドウイングの際一緒に実現される。従ってグレード１５を持つこのようなデシメーションフィルタのために、次の素子を準備せねばならない。即ち１つのシフタ、４つの加算器、４つのメモリ素子。しかし乗算器は必要でない。それと比較して、グレード１５を持つ普通の線形位相フィルタでは、全部で８つの乗算器、１５個の加算器、１５個のメモリを準備せねばならない。従ってデシメーションフィルタは、著しく少ない回路技術的費用の点でもすぐれている。
【図面の簡単な説明】
【００９４】
【図１】
【図２】 ａ）は多数の大きい妨害パルスが重畳されている離散した時間範囲にある正弦振動を示し、結果として生じる信号のスペクトルにおいて、妨害パルスにより発生される雑音中における正弦振動のスペクトルピークが消失しており、ｂ）はそれぞれフィルタ長Ｋ＝５を持つ２段中央値濾波後の出力信号を示し、時間範囲にある正弦振動は殆ど完全に再び再構成され、従ってスペクトル中に明確に認められる。
【図３】 擬似ドップラーレーダシステムのブロックダイヤグラムを示す。
【図４】 ドップラー法の原理を説明するための簡単化された回路図を示す。
【図５】 図４による回路図に対する信号−時間グラフを示す。
【図６】 理想的及び実際の整合フィルタの伝達関数を示す。
【図７】 整合フィルタの第１実施例の回路図を示す。
【図８】 整合フィルタの第２の好ましい実施例の回路図を示す。
【図９】 ａ）は２進データをビットで逐次２進処理する中央値フィルタの実行用アルゴリズムを符号なし２進表示で示し、ｂ）は２進データをビットで逐次処理する中央値フィルタの実行用アルゴリズムを符号−値表示で示し、ｃ）は２進データをビットで逐次処理する中央値フィルタの実行用アルゴリズムを２の補数表示で示す。
【図１０】 ａ）、ｂ）、ｃ）は図９のａ）、ｂ）、ｃ）の細部を示す。
【図１１】 理想的及び実際のデシメーション低域フィルタの伝達関数を示す。
【図１２】 スライド平均値形成器のパルス応答ｈ（ｎ）及び信号流れ図を示す。
【図１３】 デシメーション低域フィルタの有利な実施例を示す。
【発明の詳細な説明】
【０００１】
本発明は、一次元又は多次元ディジタル信号の一般に隣接する値を示すＫ個のディジタル入力値をディジタル濾波する方法であって、フィルタが非線形であり、出力値としてＫ個の入力値からＲ最大値を求め、Ｒ及びＫが整数であり、Ｋ≧Ｒ≧１が成立するものに関する。このようなフィルタは以下ランクフィルタと称され、Ｒ＝１は入力値のうち最大値に相当し、Ｒ＝Ｋは入力値のうち最小値に相当する。一次元ランクフィルタは、各時点ｍ＝Ｌ・ｎに、入力信号ｘ（ｎ）のＫ個の順次に続く値のＲ最大値を計算し、Ｌ＝１に対して、デシメーションなし即ち走査速度の減少なしのフィルタが重要であり、Ｌ＞１に対してデシメーション付きのフィルタが重要である。これと同じように、多次元ランクフィルタは、多次元信号のＫ個の隣接する値のうちＲ最大値を求める。Ｒ最大入力値は、もちろん（Ｋ−Ｒ）最小入力値に相当するので、方法は同義的にｘ最小入力値の算定も含み、この入力値においてＲ＝Ｋ−ｘ最大値が求められる。
【０００２】
このようなランクフィルタの特殊ケースは中央値フィルタである。入力値における奇数Ｋの中央値は、中間値、即ち（Ｋ＋１）／２最小値、又は同じことであるが（Ｋ＋１）／２最大値を意味し、これは一般に平均値とは異なっている。例えば５つの値５，３，２，７９及び１に対して、中央値３が生じるが、平均値として値１８が生じる。
【０００３】
このようなディジタルフィルタは、得られる入力値の信号処理、例えば画像データ又は距離測定信号特に目標領域において反射されるパルスの反射信号の処理に役立ち、なるべく赤外線範囲にある光波、レーダ波又は超音波が考慮される。このような非線形フィルタの実現は、ディジタル範囲においてのみ可能である。
【０００４】
このような濾波の実行のために、大抵は計算に非常に費用がかかる分類法に基くか、又は多くのメモリを必要とするヒストグラム法に基くアルゴリズムが公知であり、一般にハードウェア実現よりソフトウェア実現に適している。
【０００５】
本発明の課題は、簡単で特に安価にも実現可能なディジタルランク濾波のための新しい方法を紹介することである。この課題は、請求項１の特徴により解決される。有利な展開は従属請求項からわかる。
【０００６】
基本思想は、一方では固定小数点形式で入力値の２進表示の使用であり、他方ではビットシリアルの処理であり、すべての普通の２進数表示が固定小数点形式で使用され、使用される数表示のそれぞれの特徴を考慮した僅かな適合しか必要でない。請求項１は、固定小数点形式ですべての重要な２進数表示を考慮した濾波の経過を含み、それぞれ現在の数表示に関係して適当な別のステップを持つが、これらのステップは同じ基本思想に基いている。従属請求項は、入力値の特定の数表示のための濾波経過がどうして著しく簡単化されるかを示している。
【０００７】
更に例えばＦＰＧＡ又はＡＳＩＣにおけるディジタルフィルタをハードウェア技術で変換するための有利な展開が紹介され、画像処理又は自動車におけるレーダ応用のために必要であるように、高い処理速度を可能にする。
【０００８】
実施例及び図により本発明が以下に詳細に説明される。
【０００９】
ディジタル濾波方法を、５つの入力値の中央値を求める簡単な例によりまず説明する。そのため次の５つの数が、符号なしの２進表示で、語長Ｗ＝４（４つの２進数字）で考察される。ビット０は最上位ビットＭＳＢを示し、ビット３は最下位ビットＬＳＢを示す。
【００１０】
個々のビットに対して、低下するビット重みにおいて、最上位ビット（ＭＳＢ）で始まって、順次に最下位ビット（ＬＳＢ）まで、次のステップが行われる。
それぞれ現在考察されているビットにおいて、すべての５つの入力値にわたって見て、現在考察されているビットにおいて、すべて５つの入力値にわたって見て、３回より少なくなく値１が現われる場合、１である中間即ち３−最大ビットが求められ、その場合３−最大ビット値は、３−最大値従って出力値即ち中央値の現在考察されているビットに対するビットを示し、
現在考察されているビットのビット値が３−最大ビット値に一致しないような入力値に対して、すべての後続即ち低位のビットのビット値として、現在考察されているビットにおいてこれらの入力値のビット値がみなされる。
【００１１】
中央値のＭＳＢ（ビット０）は１でなければならない。なぜならば、すべて５つのＭＳＢの多数は１に等しいからである。４つのＭＳＢは１であり、従って対応するａ，ｂ，ｃ及びｅは数ＭＳＢ０を持つ数ｄより大きいので、ＭＳＢ１を持つ数の１つは中央値でなければならない。中央値の残りのビット１・・・３は、従ってＭＳＢ１を持つ４つの数のビット１・・・３により示される値の第３の最大値として生じる。ＭＳＢ０を持つ数ｄにおいて、最小に示すことができる値０００（次の表を参照）によりビット１・・・３を代えて、すべて５つの数を考察すると、中央値のビット１・・・３が、更にビット１・・・３により示される値（今やすべての数の）の第３の最大値として生じ、従ってこれらの値として生じる。
【００１２】
従って問題を、１だけ減少した語長を持つ更に５つの数の中央値形成に戻した。これらの数は上の修正された表に示されている（もはや考察されないＭＳＢは抹消されている）。中央値のビット１を求めるため、ビット１においてもっと多くの０又は１が現われるか否かを再び検査しさえすればよい。その結果中央値のビット１は０に等しい。０に等しいビット１を持つ３つの数ｂ，ｄ及びｅの１つは、ビット１・・・３に関して中央値を示さねばならない。なぜならば、１に等しいビット１を持つ２つの数ａ及びｃは、一層大きいからである。中央値の残りのビット２・・・３は、従って０に等しいビット１を持つ３つの数ｂ，ｄ及びｅのビット２・・・３により示される値の第３の最小値として生じる。１に等しいビットａ及びｃにおいて、ビット２・・・３を最大に表示可能な値１１（次の表を参照）によりビット２・・・３を代え、すべて５つの数を考察すると、中央値のビット２・・・３が、更に（今やすべての数の）ビット２・・・３により示される値の第３の最小値として生じ、従ってこれらの値の中央値として生じる。
【００１３】
従って中央値形成に対して考察すべき語長は、更に１だけ減少された。上に示した語長２を持つ５つの数の中央値のみを形成すればよく、その際先行するステップと同様に行うべきである。ビット２において１が優勢であるので、中央値のビット２は１になる。０に等しいビット２を持つ２つの数ｄ及びｅにおいて、ビット３を最小に表示可能な値０により代えるべきである（次の表を参照）。数ｄにおいて、それは必要でないだろう。なぜならば、このビットは既に以前のステップで適当に修正されたからである。
【００１４】
この時点に、５つの入力値のうち既に４つの入力値（ａ，ｃ，ｄ，ｅ）が修正され、従って中央値と一致するものとして認められなかったので、中央値として既に認められるものとしてｂの値が生じ、プロセスは既に中断されることができるであろう。しかしこのような中断基準は付加的な費用を伴うので、ステップ列を次のビット、ここではＬＳＢに対しても実行するのが、場合によっては一層簡単である。ビット３（ＬＳＢ）において０が優勢なので、中央値のＬＳＢは０になる（次の表を参照）。
【００１５】
それにより中央値が完全にかつ正しく求められ、計算された値１０１０は出力値の第３の最大数ｂと一致する。
【００１６】
Ｋ個の数の中央値を求めるための基礎となっているアルゴリズムは、符号なし２進表示の場合一般的なやり方で形成されねばならない。
【００１７】
個々のビットは、ＭＳＢにおいて始まってＬＳＢまで、順番に次のように処理される。まず考察されているビットｂにおいて、すべてのＫ個の数にわたって見て、１又は６が多く現われるか否かが検査される。一層頻繁に現われるビット値は中央値のビットｂである。ビットｂが小さい頻度で現われるビット値に一致するような数に対して、すべての後続即ち低い値のビットがビットｂに等しくされる。
【００１８】
他の大抵普通の２進表示のために、第１のビットの意味のみが、今まで考察された符号なし２進表示に対して区別される。１及び２の補数表示において、第１のビットは更にＭＳＢであるが、ただし他の重みを持ち、符号−値表示では、第１のビットは、値のＭＳＢにより続けられる符号ビット（ＶＺＢ）である。従ってビットの順次処理において、第１のビットにおいてのみ相違が生じ、後続のすべてのビットは、上述したように、不変に処理される。中央値の第１のビットの算定も不変であり、それはＫ個の数の第１のビットにおいて一層頻繁に現われるビット値に常に一致している。小さい頻度で現われる第１のビット値を持つ数の修正のみが区別されている。これらの数が中央値の上にあるか又は下にあるかに応じて、その後続のビットに対して、これらのビットで表示可能な最小又は最大値が常に使用され、ただし中央値符号を持つ解釈に関して符号−値表示において使用される。１又は２の補数表示の場合、小さい頻度で現われるＭＳＢ値を持つ数に対して、すべての後続のビットが逆ＭＳＢ値に等しくされる。符号−値表示の場合、小さい頻度で現われるＶＺＢ値を持つ数に対して、すべての後続のビットが０に等しくされる。
【００１９】
図９ａ，９ｂ，９ｃ及び１０ａ，１０ｂ，１０ｃには、デシメーションなしの一次元フィルタの形の中央値計算用フィルタアルゴリズムの実施形態が示され、図９ａは図１０ａと共に符号なし２進表示で入力値のための構成を示し、図９ｂは図１０ｂと共に入力値の符号−値表示のための変形例を示し、図９ｃは図１０ｃと共に入力値の１又は２の補数表示のための変形例を示している。説明のための次の点に注釈を加える。
【００２０】
入力信号ｘ（ｎ）及び中央値ｍ（ｎ）から成る出力信号は語長Ｗを持ち、即ち各時間値はＷビットから成っている。個々のビットは番号νを付けられ、ＭＳＢ（図９ａ，１０ａにおける符号なし２進表示及び９ｃ，１０ｃにおける１及び２の補数表示における）又はＶＺＢ（図９ｂ，１０ｂにおける符号−値表示において）に対するν＝０で始まって、ＬＳＢに対してν＝Ｗ−１で終っている。ｘ（ｎ）又はｍ（ｎ）のビットνはｘ（ｎ，ν）又はｍ（ｎ，ν）で示される。
【００２１】
入力信号及び出力信号の面上の時間即ち語面はｎで示され、ビット面上の時間はμ＝ｎ・Ｗ＋νで示されている。
【００２２】
処理はビットで逐次に行われ、即ちビットが次々に処理され、ＭＳＢ又はＶＳＢにおいて始まって、ＬＳＢにおいて終る。フィルタ構造全体即ちメモリ及び論理回路はビット時間μでクロック制御される。
【００２３】
中央値計算に必要な入力値は、順次に続く長さＷのＫ個のシフトレジスタにより１ビット毎に記憶される。Ｋは中央値フィルタの長さである。
【００２４】
フラグＢ０（μ）はビット０の処理を示す。それはν＝０に対しては１、そうでない場合は０である。フラグＢ１（μ）及びＬＳＢ（μ）はビット１及びＬＳＢの処理を示す。これらは同じように定義され、１又はＷ−１サイクルだけＢ０（μ）の遅延により発生される。
【００２５】
ブロック″Ｋビットの中央値″においてビット毎に中央値形成が行われ、即ち入力されるＫ個のビットの中で多数の０又は１が求められる。
【００２６】
詳細をそれぞれ図１０ａ，１０ｂ及び１０ｃに示されているｋ番目のブロック″使用すべきビット値（ｋ＝０，１・・・Ｋ−１は上から見られている）において、一方では、ビット毎の中央値形成のためｋ番目のビット値ｗ（ｎ−ｋ，ν）が用いられる。これが原値ｘ（ｎ−ｋ，ν）即ち入力値ｘ（ｎ−ｋ）から考察されているビットνであるか、又は適当に修正された値である。他方では、次のビットサイクルμ＋１において原値又は適当に修正された値を使用すべきか否かが検査され、これが、今まで行われなかった修正に対するフラグｏｋ（μ）＝１又は既に行われた修正に対するフラグｏｋ（μ）＝０により、特徴づけられる。その際上述した処置の結果生じる規則が考慮される。即ち修正された値の最初の使用後この値が、続いてそれぞれの時間ステップｎの終わりまで使用されるべきである。続いて即ちＬＳＢ（μ）＝１において、フラグが再びリセットされ、即ち次の初期値のために、修正されない入力値がまず再び考慮される。
【００２７】
メモリ（シフトレジスタ及び遅延素子）の初期化は、フィルタの所望の始動動作に関係している。
【００２８】
この新しい中央値フィルタ構造を、（例えばＡＳＬＣ又はＥＰＧＡにおける）ハードウェア実現の際の費用に関して以下に考察する。
【００２９】
ビット毎の中央値形成、即ちＫ個の供給されるビットのうち多数の０又は１の算定は、この構造の中心ブロックである。このブロックの実現のため特に大きいフィルタ長Ｋに適した可能な方策は、ビット値（０又は１）の和形成に基いている。ビット和が≧（Ｋ＋１）／２であると、ビット中央値は１に等しく、そうでない場合０に等しい。減算及びそれに続く符号の検査を介して、比較を実行することができる。ビット和形成は、例えば段付けされた並列形式で実現することができ、段から段へ並列個別加算器の数が減少し、語長が増大する。それにより一方では危険なバス従って必要な応答時間が最小になり、他方では必要な語長従って費用ができるだけ小さく保たれる。危険なバスの最小化は、特にフィルタの大きいサイクル時間が必要とされている時に、重要である。なぜならば、ビット毎の中央値形成は再帰ループにあり、従ってパイプライン処理を排除するからである。小さいフィルタ長に対しては、ビット毎の中央値形成を実現するため、使用されるハードウェアに最適化された特別な解決策がある。例として、Ｋ＝５のフィルタ長及び市場で普通のＦＰＧＡにおける実現が考えられ、このＥＰＧＡは、基本モジュールとして、４つの論理入力端及び１つの論理出力端を有するルックアップテーブル（ＬＵＴ）を持っている。その場合ビット毎の中央値形成のために３つのこのようなＬＵＴが必要である。
【００３０】
Ｋ個の同一のブロック″使用すべきビット値″は、それぞれ２つの遅延素子（ＦＩＦＯ）及び非常に簡単な論理素子（上記の例では２つのＬＵＴ）しか必要としない。
【００３１】
入力値を記憶するためのＫ個のシフトレジスタは、多くの場合（特に語長Ｗが比較的大きい場合）、フィルタ構造の残りとして著しく多くの費用を必要とし、これがフィルタ論理素子の効率を保証する。付言すべきことは、各中央値フィルタにおけるＫ個の入力値の記憶が構造に関係なく必要なことである。
【００３２】
ビット毎の中央値算定が和形成を介して実現されている限り、新しい中央値フィルタ構造は段階付け可能である。即ちフィルタ長Ｋが変化する場合、使用されるシフトレジスタの数、同一のブロック″使用すべきビット値″の数、累算すべきビットの数、及びビット和と比較すべき値のみを合わせるべきである。
【００３３】
新しい中央値フィルタ構造は、各入力値即ち各時間ステップｎのための中央値形成が全く新しく行われ、従って大抵普通の構造とは異なり、以前の時間ステップの結果には頼らない、という特徴を持っている。例えば分類方法において、一般に先行するサイクルにおいて求められた順序から出発する。この特徴のため、中央値計算のための新しいアルゴリズムはデシメーションを持つ濾波に特に適している。そのためフィルタ構造において、シフトレジスタのみが修正されたように供給される。こうして係数Ｌ＝２だけデシメーションの際、一番上の２つのシフトレジスタが、並列に２つの順次に続く入力値を供給され、シフトレジスタの結合の際それぞれ１だけスキップされる。中央値フィルタ長即ちＬ＝Ｋだけデシメーションの際、シフトレジスタはもはや結合されず、並列にＫ個の順次に続く入力値を供給される。デシメーションにより、フィルタ構造により最大に処理可能な入力信号ｘ（ｎ）のクロックレートを、デシメーション係数Ｌだけ高めることができる。
【００３４】
デジタルフィルタのハードウェア実現のため、中央値計算用の新しいアルゴリズムが、多くの場合必要な費用のかなりの減少を生じる。これは主としてクロックレート、入力信号の語長、デシメーションの程度及び使用される技術又は利用可能な論理に関係している。
【００３５】
今まで大抵普通の２進固定小数点表示（符号なしの２進表示、２の補数表示、１の補数表示又は符号−値表示）のみが考察された。別の２進固定小数点表示に対して、中央値形成のための新しいアルゴリズムが同じように定義され、より一般的なランクフィルタに対する以下の説明からも出てくる。
【００３６】
奇数Ｋの値のうち特にＫ＋１／２最大値を表示する代わりに、他のランクを持つ値、従って全く一般的にＲ最大値、Ｒ＝１，２・・・Ｋを考察し、その際Ｋに対して任意の整数を許すことができる。これに基くフィルタは以下ランクフィルタと称される。従ってこれは、一次元又は多次元入力信号のそれぞれＫ個の順次に続くか又は隣接する値から、Ｒ最大値を計算し、例えば順序統計において使用される。
【００３７】
中央値を形成するための上に紹介された詳しいフィルタアルゴリズムは、簡単に一層一般的なランク形成に拡張することができ、これが次の定式化を生じる。その際すべての２進数表示が固定小数点形式で許され、ビット重みの値がＭＳＢからＬＳＢへそれぞれ半減され、ビット値０及び１のみが生じ（従って例えばＣＳＤコードにおけるように−１ではない）、場合によっては付加的な符号ビット（ＶＺＢ）が起こる。
【００３８】
Ｋ個の数のＲ最大値を求めるため、個々のビットｂ，ｂ＝０，１・・・Ｗ−１が、ＭＳＢ又はＶＺＢにおいて始まってＬＳＢまで順次に、値が低下するビット重みに関して、次のように処理される。まず考察されているビットにおいて、すべてのＫ個の数にわたって見て、Ｒ最大値又は最小値が求められる。考察されているビットの重みが正である場合、Ｒ最大ビットであるか、又は考察されているビットは、正の数に対して値１を持ちかつ負の数に対して値０を持つＶＺＢである。逆の場合Ｒ最小ビットである。ＶＺＢを持つ数表示において、ＶＺＢに続くビットの重みへ、Ｒ最大数のその時わかっている符合が含められる。こうして求められるビット値（０又は１）は、Ｒ最大数のビットを示す。ビットｂに関してＲ最大数に対して異なる数に対して、ビットｂ・・・Ｗ−１により表示される値に関して、これらの数がＲ最大数より上又は下にないか否かに応じて、すべての後続のビットｂ＋１・・・Ｗ−１に対して、これらのビットで表示可能な最小値又は最大値が常に使用される。ＶＺＢを持つ数表示の際、ビットａ・・・Ｗ−１により表示される値に対して、ａ＞０の場合、Ｒ最大数の符号がビット値へ含められる。
【００３９】
一般的なランク形成のためのこの新しいアルゴリズムは、非常に簡単に実現可能なフィルタ構造へ再び変換される。デシメーションなしの一次元フィルタの場合、図９ａ＋１０ａ，９ｂ＋１０ｂ，９ｃ＋１０ｃに示されている中央値フィルタ構造に比較して、次の相違だけが生じる。
【００４０】
Ｋ個のビットの中央値の代わりに、Ｋ個のビットのＲ最大ビット又はＲ最小ビットが求められる。更にＲ最大ビットを求めるべきか又はＲ最小ビットを求めるべきか、従ってどんな特殊ケースが存在するかを確かめるブロックがある。このためステップの条件及び適合をそれぞれ説明する請求項の方法ステップを参照する。
【００４１】
ブロック″使用すべきビット値″は、修正すべき値に相当している。その場合フィルタの出力信号はそれぞれのＲ最大値である。
【００４２】
Ｒ最大ビット又はＲ最小ビットの算定は、再びＫ個のビット値の和形成により実現することができる。Ｒ最大ビットが求められていると、ビット和≧Ｒに対して、Ｒ最大ビットは１に等しく、そうでない場合０に等しい。Ｒ最小値が求められていると、ビット和≧Ｋ＋１−Ｒに対して、Ｒ最小ビットは１に等しく、そうでない場合０に等しい。
【００４３】
個々の離散値においてのみ雑音レベルより上に有効レベルを持つ時間範囲又は周波数範囲のディジタル信号に対して、典型的にいわゆる雑音閾値が求められ、この閾値より上では信号レベルが有効レベルと解釈され、更に使用される。従って雑音閾値はしばしば検出閾値とも称される。雑音閾値を求めるため、ランクフィルタを使用し、前述したランクフィルタ方法により雑音閾値を求めることができる。パルスドップラーレーダの例において、例えば長さ１２８の出力スペクトルにある９９最小値により、スペクトル検出閾値の算定を行うことができる。
【００４４】
特に乗用自動車用レーダシステムにおける本発明の使用を以下に紹介する。
【００４５】
最近の自動車は、レーダに基く距離制御システムを次第に多く備えるようになっており、先行する自動車の距離、速度及び相対角度が求められる。
【００４６】
このような公知のレーダシステムは、例えばＢｏｓｃｈ社により開発されたＦＭＣＷシステム（周波数変調連続波）であり、２つの物理量即ち動いているか又は停止している物体の距離及び相対速度が、１つの物理量即ち周波数に模写される。この目的のため、永続的に信号が送信され、動く物体により反射された信号が受信される。送信かつ受信された信号の周波数経過から、又はこれらの信号の周波数差から、求める量が推論される。速度と距離の分離は、異なる周波数勾配を持つ複数の信号のいわゆるチップの評価により可能である。ただ１つの目標に対して２つのチップで充分であり、複数目標状況に対しては少なくとも３つのチップが必要である。
【００４７】
このようなレーダシステムの作動のため、できるだけ線形の周波数傾斜を与える僅かな位相雑音を持つ発振器が特に必要であり、これは直ちには可能でなく、それによりレーダシステムのＲＦ部分に非常に費用がかかる。ガードレールにより都心範囲においてしばしばそうであるように、多くの異なる目標を持つ交通状況では、目標の検出及び分離の際問題が生じる。なぜならば、すべての目標は、アンテナビームにおいて付属する各チップスペクトルに存在するからである。従って異なる目標の精確な抽出は全く不可能であるか、又は必ずしも満足いくように可能ではないからである。
【００４８】
これらの問題を回避するため、パルスドップラー法が提案される。この方法では、目標が１つ又は複数の順次に続く距離ゲートに模写される。受信された信号は適当に走査される。順次に続く距離ゲートにおける走査値の振幅比から、精確な距離を推論することができる。
【００４９】
しかし減少される平均出力のため、パルスドップラーシステムは、小さい信号−雑音比（Ｓ／Ｎ）を持っている。広帯域の受信路のため、このレーダシステムは大きい妨害可能性も持っている。
【００５０】
速度の符号を知るため、パルスドップラー法では、受信された信号の複素走査が行われる。パルスドップラー法によるレーダシステムは、速度及び距離が直接の測定量であることを特徴としている。ＲＦ部分は、最初にあげたＦＭＣＷシステムと比較して、非常に簡単に実現される。なぜならば、ここでは位相雑音及び振幅雑音への要求が少ないフリーランニング発振器（ＶＣＯ）を使用することができ、周波数傾斜を生じる必要がないからである。
【００５１】
このようなレーダシステムでは、１つの測定サイクルのため、受信アンテナ毎に多数例えば１０２４個の送信パルスが評価される。その間隔は例えば２．５μｓである。トラッピング及び干渉を避けるため、間隔は更に擬似雑音符号化されている。
【００５２】
多数の送信パルスを使用すると、一層精確な速度測定及び一層高い積分ゲインが可能であり、更に擬似雑音符号化のため生じる雑音が少ないので、一層最適な信号−雑音比が得られる。
【００５３】
図１のａ）には、パルス化されたシステムに対して、方形パルスの場合周波数ｆｓの送信される波の振幅又は包絡線が示されている。送信パルスが始まる時点は、以下ｔｐ（ｎ）で示され、順次に続くパルスの間隔はパルス反覆時間ＴＰＷ（ｎ）である。
【００５４】
伝搬速度ｃを持つこの波が距離ａの所にある物体で反射されると、伝搬時間Δｔ＝２ａ／ｃ後システムは、反射されて一般に減衰される波ｅ（ｔ）を受信する。図１のｂ）には
反覆時間ＴＰＷ（ｎ）より常に小さい限り、伝搬時間Δｔから、物体の距離を推論することができる。別の場合、あいまいさの問題（トラッピングのことをいう）が生じる。波により検出される物体が、相対速度ｖで測定システムに対して動いていると、システムにより受信される反射波は、２倍周波数ｆＤ＝２ｆｓｖ／ｃだけ周波数変位を示す。従って２倍周波数ｆＤから相対速度ｖを推論することができる。
【００５５】
るパルス化システムのトラッピング又は干渉に対する例として示されている。
【００５６】
トラッピング及び干渉を抑制するための出発点は、パルス反覆時間ＴＰＷ（ｎ）の擬似雑音符号化であり、即ちパルス反覆時間は一定ではなく、ランダムプロセスに従って可変に形成されている。トラッピング又は他のパルス化システムに由来する受信パルスは、その直前に送信されたパルスに対して、必ずしも同じでなく推計学的に分布した距離を持っている。
【００５７】
受信された信号ｅ（ｔ）は、なるべく適当な処理（例えば中間周波数又は特にベース帯域、ＩＱ形成、濾波）後、走査される。その際走査時点は、それが先行する送信パルス時間ｔｐ（ｎ）に対して時間間隔ｔＡ（ｍ）、ｍ＝（０，１・・・Ｍ−１）を持つように選ばれており、即ち各時間間隔ｔＡ（ｍ）、ｍ＝（０，１・・・Ｍ−１）はいわゆる距離ゲートに対応している。Ｍ個の各距離ゲートの各々に対して、サイクル毎に全部でＮ（ｍ）個の距離値が形成され、これがどのようにして行われるのか、例えば直列に行われるか又は並列に行われるかは、それ以外の考察にとって重要ではない。
【００５８】
同じ周波数範囲において動作するパルス化システムによるトラッピング及び干渉の際、パルス反覆時間ＴＰＷ（ｎ）の擬似雑音符号化のため、各距離ゲートにおいて、一般に個々の走査値しか妨害されない（過渡的妨害のことをいう）。しかしこれは、高度の妨害の場合、引続く信号処理（例えばＦＦＴによる二重決定のためのスペクトル分析、又は例えば出力積分による出力分析）が使用不能な結果を与えるのに、充分である。図２のａ）は、離散的時間範囲における例として正弦振動を示し、この振動に多くの高い妨害パルスが重畳されている。結果として生じる信号のスペクトルにおいて、正弦振動のスペクトルピークは、妨害パルスにより発生されて雑音において消失している。
【００５９】
ここで中央値濾波が使用される。中央値フィルタ長は、多くの値が妨害されるほど、それだけ高く選ばれるのがよい。即ち出力分析の際走査値における数Ｎ（ｍ）までの中央値フィルタ長を選ぶことができ、スペクトル分析の場合２倍決定のため、中央値フィルタ長が、検出すべき最大２倍周波数により限定され（中央値フィルタの低域通過特性のため）、これは過走査を前提としている。
【００６０】
図２のａ）に示されている妨害された信号のため、それぞれフィルタ長Ｋ＝５を持つ２段中央値フィルタによれば、図２のｂ）に示す経過が生じる。即ち有効信号、正弦振動は、時間範囲において殆ど完全に再び再構成され、従ってスペクトルにおいて明確に見られる。
【００６１】
パルス反覆時間の擬似雑音符号化と中央値濾波を、過渡的妨害の抑制に適した非線形濾波として組合わせると、同じ周波数範囲で動作するパルス化システムによるトラッピング及び干渉の影響を著しく少なくするか、又は完全になくすことができる。更にまずなるべく各距離ゲートにおいて、例えば出力分析のための２乗値形成のような走査値の適当な前処理が考慮されている。
【００６２】
図３は、ブロックダイヤグラムにより、本発明によるパルスドップラーレーダシステムを示している。このシステムの個々の素子、特に整合フィルタ及びＦＰＧＡｓの素子は続いて更に詳細に説明される。
【００６３】
レーダシステムは、増幅器を後に接続されるＲＦ受信部分、帯域整合フィルタ及びＡ／Ｄ変換器を持っている。Ａ／Ｄ変換器の出力端から複素出力信号が取出し可能であり、この出力信号は後に接続されるＦＰＧＡへ供給可能である。ＦＰＧＡは、互いに直列に設けられるディジタル変調装置、パルス状妨害に対抗する中央値フィルタ及び低域フィルタとして構成されたデシメーションフィルタから成っている。ＥＰＧＡ装置は、更にＰＮ発生器を含んでいる。更に雑音フィルタが設けられて、Ａ／Ｄ変換器の前に設けられている。
【００６４】
ＦＰＧＡの後にはディジタル信号プロセッサ（ＤＳＰ）が接続され、この場合ウィンドウ関数を発生する装置、ＦＦＴ装置（高速フーリエ変換）及び妨害線補償器を持っている。続いてそれから始まって検出閾値が求められ、目標リストを発生する目標形成装置へ供給される。ＤＳＰの後に接続されるマイクロコントローラ装置（ＭＣＵ）は、目標リストから始まって、必要な場合車両の操作量を発生する。この目的のためまず目標リストの″トラッキング″が行われ、重要な物体が求められる。それについての情報は縦制御器へ供給され、それからこの縦制御器が所望の操作量を発生する。もちろんＤＳＰ及びＭＣＵの機能は、単一のプログラム制御される装置例えばマイクロコンピュータにより果たすこともできる。
【００６５】
次に図４及び５により、ドップラー法を簡単に説明する。ここで図４は、簡単化された回路図により、トップラー法の原理を示し、図５は図４による回路図に対する信号−時間グラフを示している。
【００６６】
ドップラー法では、速度の符号を知るため、受信された信号の複素走査が行われる。パルスドップラー法によるレーダシステムは、速度及び距離が直接測定量を示すという特徴を持っている。ＲＦ部分は、それにより最初にあげたＦＭＣＷシステムと比較して、非常に簡単に実現される。なぜならば、ここでは位相雑音及び振幅雑音についての要求が少ないフリーランニング発振器（ＶＣＯ）を使用でき、周波数傾斜を発生する必要がないからである。
【００６７】
測定サイクルは例えばそれぞれ５０ｍｓ続く。測定結果は目標リスト即ち交通状況のスナップショットである。各測定サイクルには、５つの測定ブロック、即ち妨害線測定ブロック、ＺＦ測定ブロック及び３つのアンテナ測定ブロック（各アンテナに対して１つ）が対応している。これら測定ブロックの各々は２．７６ｍｓ続く。この時間に例えば１０２４＋６４個の送信パルスが発生され、最初の６４個の送信パルスはフィルタの立上り振動に役立ち、従って利用されない。各送信パルス後に、それぞれ２５ｎｓの間隔で４０回走査される。従って各目標が少なくとも１つの距離ゲートにおいて検出される。
【００６８】
スイッチＡＮＴ０〜ＡＮＴ２を介して、３つのアンテナのうち１つが選ばれる。２５ｎｓ送信スイッチＴＸを閉じることにより、発振器の信号が選ばれたアンテナへ与えられて、放射される。
【００６９】
方形送信パルスのこの送信後、受信スイッチＲＸが閉じられ、発振器の周波数が２００ＭＨｚだけ変化される。それにより受信パルスは、ミキサを介して２００ＭＨｚの中間周波数に変換される。周波数の２倍移動は、ここでは考慮されないようにすることができる。その結果生じる実際の信号ｍ（ｔ）は、整合フィルタとして設計される受動帯域フィルタへ与えられる。このフィルタは同じ振幅の互いに直交する２つの出力を持ち、従って複素信号ｋ（ｔ）を発生し、即ち複素混合なしのＩＱ信号が実現される。帯域フィルタの出力端のＩＱ信号は、各送信パルス後４０回２５ｎｓの間隔で走査される。個々の走査時点はそれぞれ１つの距離範囲に対応し、従っていわゆる距離ゲートであり、これらの距離ゲートは３．７５ｍの幅を持ち、１５０ｍの距離まで達する。長さ２５ｎｓの方形受信パルスは、帯域フィルタにより２倍の長さの三角形パルスにされ、従って一般に順次に続く２つの距離ゲートにおいて見えるので、これら２つの距離ゲートの振幅比の評価により、精確な距離を内挿することができる。
【００７０】
自己の車両に関して目標の相対速度を求めるため、及び信号−雑音比を高めるため、選択されたアンテナを変えることなく、１０２４個の順次に続く送信パルスから複素受信パルスが、各距離ゲートＥにおいて評価される。等間隔の送信パルスの場合、図４は１つの距離ゲートの１０２４個の複素走査値ｄ（ｎ，Ｅ，Ａ）の実数成分及び虚数成分ｄＩ（ｎ，Ｅ，Ａ）及びｄＱ（ｎ，Ｅ，Ａ）を示し、この距離ゲートに相対的に動かされる目標がある（１０２４個の走査値に対して２．５６ｍｓの短い観察期間中に、相対速度は常に一定とみなすことができる）。走査値から走査値へ位相は一様に変化する。なぜならば、目標の距離従って受信パルスの位相は一様に変化するからである。その結果（信号は複素なので）２倍周波数がその符号を含めて精確に生じる。
【００７１】
上述した方法は、３つのアンテナの各々に対して順次に使用される。アンテナの１つは精確にまっすぐ前へ向いているが、他の２つは少し左方又は右方へ向いており、こうして検出される目標の位置を自己の車線に対して求めることができる。
【００７２】
受信される信号は、雑音として認められる妨害信号も常に含んでいる。妨害は近似的に白色雑音の特性を持っている。これらの雑音をできるだけよく除去するため、即ち最大信号−雑音比を得るため、整合フィルタが使用される。その伝達関数は、受信される中間周波パルス（ＺＦパルス）のスペクトルに相当し、即ち２００ＭＨｚで変調されるパルス長２５ｍｓの方形のスペクトルに相当している。従って整合フィルタは帯域フィルタに相当する。
【００７３】
使用される最適フィルタは、オーム抵抗に埋込まれるＬＣ四端子網として実現されるのがよい。考察されている周波数範囲において、これは特に有利であり、融通のきく技術である。なぜならば、このために必要なインダクタンスは、ＳＭＤ部材として利用可能だからである。それによりフィルタ回路は非常に簡単であり、小さく、従って安価に構成することができる。
【００７４】
ベイダ（Ｂａｄｅｒ）による公知の方法によるこのような整合フィルタの設計の際、２つの設計方策が可能である。
１．まず必要に応じて適当な低域フィルタが設計される。続いてそれから帯域フィルタへ の低域フィルタの変換が行われる。しかしこの実施形態は条件付きでのみ適しており 、特別な回路のみに適している。なぜならば、それは回路の実現に適さない構造及び 部材価値を生じるからである。
２．帯域フィルタの直接設計。この実施形態は、設計の際若干多く費用がかかるけれども 、特に有利である。なぜならば、それは種々の別の構造を生じ、必要に応じてこれら の構造が、要求される条件に多少ともよく合わされるからである。この方法では、ま ず理想的な伝達関数の近似が行われる。
【００７５】
図６は、直接設計で製造された整合フィルタの伝達関数を示している。細い実線の曲線は、理想的な回路により非常によく近似されるか又は模擬される理想的な整合フィルタに属している。
【００７６】
図７は、ベイダにより近似される整合フィルタを実現するための第１の回路装置を示している。インダクタンス、容量及び抵抗の値は、ここでは実際に利用可能な値に丸められている。設計の際の自由度は、ここでは、有利に変成器が必要でないように、利用された。図７に示す構造は、殆どすべての節点の二重構造とは異なり、漂遊容量を一緒に算入できる対地容量を持っている。
【００７７】
図７の回路の出力信号ｋＩ（ｆ）及びｋＱ（ｔ）は互いに直交しており、即ち互いに９０°の位相差を持ち、中間周波数ｆＺＦ＝２００ＭＨｚにおいて同じ振幅を持ち、これは開発の際の自由度により達せられる。
【００７８】
従って複素出力信号ｋＩ（ｔ）＋ｊｋＱ（ｔ）は、以下ＩＱ信号と称されるが、中間周波数ｆＺＦの実際の入力信号に対する複素振動である。このいわゆるＩＱ信号は、有利なようにいかなる混合もなく実現された。
【００７９】
実数部分及び虚数部分に対応する出力信号の部分即ちｋＩ（ｔ）及びｋＱ（ｔ）は、アースに対して形成されている。図８は、回路図により、近似的にされた整合フィルタの第２の好ましい実施例を示し、この要求が考慮されている。フィルタ回路の出力側部分は大体において２倍にされた。
【００８０】
図に示されているこの変更された出力段は、Ａ／Ｄ変換器によるオーム負荷及び容量負荷にもかかわらず、出力信号のＩ／Ｑ特性が維持される、という別の大きな利点を持っている。フィルタ特性のみが僅か変化する。
【００８１】
図７及び８に従って構成される帯域整合フィルタは、要約すれば、次の有利な機能を持っている。
フィルタは最適化された信号−雑音比を持っている。
フィルタは、簡単であるが非常に確実に、フィルタの出力端から取出し可能な充分精確なＩＱ信号を発生する。三角形出力信号は２つの距離ゲートにおいて見ることができ、振幅比を介して距離を求めることができるので、こうして距離の簡単な内挿が可能である。
【００８２】
図３のＦＰＧＡブロックは、整合フィルタにより発生される複素出力信号のディジタル変調装置を持っている。このような装置は必要である。なぜならば、関心のある速度範囲は対称でなく、従って非対称な周波数範囲を生じるだろうからである。使用例で関心のある速度は−８８．２〜＋２６４．７ｋｍ／ｈの範囲にある。−１２．５ｋＨｚの周波数オフセットにより、それから対称な周波数範囲が生じる。適当に設計されるディジタル変調装置により、例えば振幅１及び回転週波数−１２．５ｋＨｚの回転する複素ポインタにより発生される信号に、走査されたＩＱ信号を乗算することにより、これが実現される。
【００８３】
ＦＰＧＡブロックは、更にパルス状妨害に対抗する非線形フィルタを持っている。パルス状妨害は、例えばトラッピング又は他の道路使用者のパルスレーダシステムにその原因を持っている。走査時点の擬似雑音符号化により、パルス状妨害がすべての距離ゲートへ（多少均一に）分布される。それにより各距離ゲートにおける個々の値のみが妨害される。擬似雑音符号化及び非線形濾波例えば中央値フィルタにより、望ましくないパルス状妨害が補償される。
【００８４】
パルス状妨害に対抗するフィルタを実現するために、次の問題を考慮すべきである。
【００８５】
線形フィルタはここではあまり有利ではない。なぜならば、フィルタに続くデシメーション低域フィルタは、既に最小帯域幅を持つ線形フィルタだからである。個々の誤値を補償できるすべての非線形フィルタが考えられる。しかしこれらのフィルタの多くは、安定性及びＥＰＧＡにおける実行に関して問題がある。
【００８６】
ここで１段又は多段中央値フィルタが有利に使用される。好ましい構成では、このフィルタはそれぞれ長さ５を持つ２段である。前に接続されるＡ／Ｄ変換器により、過走査が有利に行われる。
【００８７】
Ｋ個の値の中央値は平均値であり、即ち（Ｋ＋１）／２−最小値＝（Ｋ＋１）／２最大値である。
【００８８】
例えば５つの数５，３，２，７９，１の中央値は３に等しい。走査速度の減少なしの有効な中央値フィルタは、各時点ｎに入力列ｘ（ｎ）のＫ個の順次に続く値の中央値を計算し、それから出力信号ｍ（ｎ）を発生する。中央値フィルタのために多くのアルゴリズムが公知であり、特にソフトウェア実現に適している。これらのアルゴリズムは、高い計算時間を伴う分類又はデータの高いメモリ需要を伴う統計評価に基いている。ハードウェア実現のために、これらのアルゴリズムはあまり適していない。なぜならば、これらのアルゴリズムは多すぎる事例弁別及び分岐を必要とするからである。
【００８９】
しかし中央値フィルタのハードウェア実現のための新しいアルゴリズムが開発された。その作用は図９ａ，９ｂ，９ｃ及び１０ａ，１０ｂ，１０ｃにより既に示されている。このような構造により、多くの場合、特にＦＰＧＡの最大サイクル時間が入力信号の語サイクルより著しく大きいと、中央値フィルタの費用を著しく減少することができる。それ以外の利点は、構造の簡単な基準化である。
【００９０】
図３のＦＰＧＡブロックは更にデシメーションフィルタを持っている。デシメーションフィルタは低域フィルタとして有利に構成される。
【００９１】
本実施例では、４００ｋＨｚから５０ｋＨｚ従って係数８の走査周波数のデシメーションが行われる。それにより、理想的なデシメーション低域フィルタの場合、９ｄＢだけ信号−雑音比の改善が可能である。
【００９２】
実際のデシメーション低域フィルタは、周波数ｆ＝±２５ｋＨｚの周りのできるだけ急峻な辺という要求を満たさねばならない。通過範囲（ｆ）＜２５ｋＨｚにおいて｜Ｈｒｅａｌ（Ｊ２πｆ）＝ｃｏｎｓｔ｜である必要はない。なぜならば、評価の際スペクトルのみが使用され、その際振幅誤差を簡単に補償できるからである。図１１には、理想的及び実際のデシメーション低域フィルタの伝達関数が示されている。そのために使用される低域フィルタは２つのスライド平均値形成器から成り、第２の平均値形成器は既に半分にされた入力クロックレートで動作する。長さＮのスライド平均値形成器は、現在及びＮ−１の先行する値にわたって平均する。図１２はこのようなスライド平均値形成器のパルス応答ｈ（ｎ）及び信号流れ図を示している。平均値形成器は、再帰形式で非常に効率的に実現される。
【００９３】
デシメーション低域フィルタの有利な実施例の全体構造が図１３に示されている。出力端において欠いている係数６４／４０は、ディジタルフーリエ変換（ＤＦＴ）のための後でのウインドウイングの際一緒に実現される。従ってグレード１５を持つこのようなデシメーションフィルタのために、次の素子を準備せねばならない。即ち１つのシフタ、４つの加算器、４つのメモリ素子。しかし乗算器は必要でない。それと比較して、グレード１５を持つ普通の線形位相フィルタでは、全部で８つの乗算器、１５個の加算器、１５個のメモリを準備せねばならない。従ってデシメーションフィルタは、著しく少ない回路技術的費用の点でもすぐれている。
【図面の簡単な説明】
【００９４】
【図１】
【図２】 ａ）は多数の大きい妨害パルスが重畳されている離散した時間範囲にある正弦振動を示し、結果として生じる信号のスペクトルにおいて、妨害パルスにより発生される雑音中における正弦振動のスペクトルピークが消失しており、ｂ）はそれぞれフィルタ長Ｋ＝５を持つ２段中央値濾波後の出力信号を示し、時間範囲にある正弦振動は殆ど完全に再び再構成され、従ってスペクトル中に明確に認められる。
【図３】 擬似ドップラーレーダシステムのブロックダイヤグラムを示す。
【図４】 ドップラー法の原理を説明するための簡単化された回路図を示す。
【図５】 図４による回路図に対する信号−時間グラフを示す。
【図６】 理想的及び実際の整合フィルタの伝達関数を示す。
【図７】 整合フィルタの第１実施例の回路図を示す。
【図８】 整合フィルタの第２の好ましい実施例の回路図を示す。
【図９】 ａ）は２進データをビットで逐次２進処理する中央値フィルタの実行用アルゴリズムを符号なし２進表示で示し、ｂ）は２進データをビットで逐次処理する中央値フィルタの実行用アルゴリズムを符号−値表示で示し、ｃ）は２進データをビットで逐次処理する中央値フィルタの実行用アルゴリズムを２の補数表示で示す。
【図１０】 ａ）、ｂ）、ｃ）は図９のａ）、ｂ）、ｃ）の細部を示す。
【図１１】 理想的及び実際のデシメーション低域フィルタの伝達関数を示す。
【図１２】 スライド平均値形成器のパルス応答ｈ（ｎ）及び信号流れ図を示す。
【図１３】 デシメーション低域フィルタの有利な実施例を示す。
【特許請求の範囲】
【請求項１】
非線形フィルタによりＫ個の入力値をディジタル濾波する方法であって、フィルタが、Ｋ個の入力値からＲ最大値を出力値として発生し（Ｋ≧Ｒ≧１）、入力値が２進数表示で固定小数点形式で存在し、ビット重みの値が、最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）へそれぞれ係数１／２で減少し、ビット値０及び１のみが現われ、場合によっては付加的な符号ビット（ＶＺＢ）があり、
ａ）個々のビットのために、符号ビット（ＶＺＢ）がある場合この符号ビットで始まって 、又はそうでない場合最上位ビット（ＭＳＢ）で始まって、値に関して低下するビッ ト重みに関して順次に最下位ビット（ＬＳＢ）まで、
ｂ）すべてのＫ個の入力値にわたって見て、現在考察されているビットにおいて
現在考察されているビットの重みが正である場合Ｒ最大値が求められるか、又は現在 考察されているビットが、正の数に対して値１を持ちかつ負の値に対して値０を持つ 符号ビット（ＶＺＢ）であり、現在考察されているビットにおいて、すべてのＫ個の 入力値にわたって見て、Ｒ回より少なくなくビット値１が現われる場合、Ｒ最大ビッ ト値が１に等しく、そうでない場合Ｒ最大ビット値が０に等しく、符号ビット（ＶＺ Ｂ）を持つ数表示の際、符号ビット（ＶＺＢ）に続くビットの重みへ、その時知られ たＲ最大値の符号が含められ、
又はそうでない場合Ｒ最小値が求められ、現在考察されているビットにおいて、すべ てのＫ個の入力値にわたって見て、Ｒ回より少なくビット値０が現われる場合、Ｒ最 小ビットが１に等しく、そうでない場合Ｒ最小ビット値が０に等しく、符号ビット（ ＶＺＢ）を持つ数表示の際、符号ビット（ＶＺＢ）に続くビットの重みへ、その時知 られたＲ最大値の符号が含められ、
ｃ）こうして求められたビットが、Ｒ最大値従って出力値の現在考察されているビット値 であり、
ｄ）現在考察されているビットのビット値がこうして求められたビット値に一致しないよ うな入力値に対して、順序に関してａ）に続くすべてのビットに対して、
現在考察されているビット及び後続のビットにより示される値に関して、それぞれの 入力値がＲ最大値より上にない時、これらのビットで表示可能な最小値が使用され、 現在考察されているビットが符号ビット（ＶＺＢ）でない場合、符号ビット（ＶＺＢ ）を持つ数表示の際、現在考察されているビット及び後続のビットにより示される値 に対して、Ｒ最大値の符号がビット重みへ含められ、
現在考察されているビット及び後続のビットにより示される値に関して、それぞれの 入力値がＲ最大値より下にない時、これらのビットにより表示可能な最大値が使用さ れ、現在考察されているビットが符号ビット（ＶＺＢ）でない場合、符号ビット（Ｖ ＺＢ）で数表示の際、現在考察されているビット及び後続のビットにより示される値 に対して、Ｒ最大値の符号がビット重みへ含められる、
方法。
【請求項２】
入力値が符号なしの２進表示で存在し、
ａ）個々のビットに対して、低下するビット重みにおいて、最上位ビット（ＭＳＢ）で始 まって、順次に最下位ビット（ＬＳＢ）まで
ｂ）現在考察されているビットにおいてすべてのＫ個の入力値にわたって見て、Ｒ回より 少なくなくビット値１が現われる場合、それぞれ現在考察されているビットにおいて 、すべてのＫ個の入力値にわたって見て、１に等しいＲ最大ビット値が求められ、そ うでない場合Ｒ最大ビット値が０に等しく
ｃ）Ｒ最大ビット値が、Ｒ最大値従って出力値の現在考察されているビットに対するビッ ト値であり、
ｄ）現在考察されているビットのビット値がＲ最大ビット値に一致しないような入力値に 対して、すべての後続即ち低い値のビットのビット値として、これらの入力値のビッ ト値が現在考察されているビットにおいて使用される、
請求項１に記載のディジタル濾波方法。
【請求項３】
出力値として、中央値が、奇数Ｋ個の入力値から、符号なしの２進表示で、形成され、従ってＲ＝（Ｋ＋１）／２であり、
ａ）低下するビット重みにおける個々のビットに対して、最上位ビット（ＭＳＢ）で始ま って順次に最下位ビット（ＬＳＢ）まで、
ｂ）すべてのＫ個の入力値にわたって見て、現在考察されているビットにおいて、ビット 値として１又は０が現われ、
ｃ）一層頻繁に現われるビット値が、中央値従って出力値の現在考察されているビットの ビット値であり、
ｄ）現在考察されているビットのビット値が一層頻繁に現われるビット値に一致しないよ うな入力値に対して、すべての後続即ち低い値のビットのビット値として、これらの 入力値のビット値が現在考察されているビットにおいて使用される、
請求項２に記載のディジタル濾波方法。
【請求項４】
入力値が２進１又は２の補数表示に存在し、
ａ）個々のビットに対して、値が上昇するビット重みにおいて、最上位ビット（ＭＳＢ） で始まって、順次に最下位ビット（ＬＳＢ）まで、
ｂ）それぞれ現在考察されているビットにおいて、
最上位ビット（ＭＳＢ）である場合、すべてのＫ個の入力値にわたって見て、０であ るＲ最小ビット値が求められ、現在考察されているビットにおいてすべてのＫ個の入 力値にわたって見て、Ｒ回より少なくなくビット値０が現われる場合、Ｒ最小値が１ に等しく、
最上位ビット（ＭＳＢ）でない場合、すべてのＫ個の入力値にわたって見て、１であ るＲ最大ビット値が求められ、現在考察されているビットにおいて、すべてのＫ個の 入力値にわたって見て、Ｒ回より少なくなくビット値１が現われ、そうでない場合Ｒ 最小ビット値が１に等しく、
最上位ビット（ＭＳＢ）でない場合、すべてのＫ個の入力値にわたって見て、１であ るＲ最大ビット値が求められ、現在考察されているビットにおいて、すべてのＫ個の 入力値にわたって見て、Ｒ回より少なくなくビット値１が現われ、そうでない場合Ｒ 最大ビット値が０に等しく、
ｃ）こうして求められたビット値が、Ｒ最大値従って出力値の現在考察されているビット 用のビット値であり、
ｄ）かつ現在考察されているビットのビット値がこうして求められたビット値に一致しな いような入力値に対して、すべての次のビット値として、
現在考察されているビットが最上位ビット（ＭＳＢ）である場合、これらの入力値の 反転されたビット値が、
現在考察されているビットにおいて使用され、
現在考察されているビットが最上位ビット（ＭＳＢ）でない場合、これらの入力値の ビット値が、現在考察されているビットにおいて使用される、
請求項１に記載のディジタル濾波方法。
【請求項５】
出力値として、奇数Ｋ個の入力値の中央値が、２進の１又は２の補数表示において発生され、従ってＲ＝（Ｋ＋１／２）であり、
ａ）個々のビットに対して、値が低下するビット重みにおいて、最上位ビット（ＭＳＢ） で始まって順次に最下位ビット（ＬＳＢ）まで、
ｂ）すべてのＫ個の入力値にわたって見て、現在考察されているビットにおいて、ビット 値として多くの１又は０が現われるか否かがそれぞれ検査され、
ｃ）一層頻繁に現われるビット値が、中央値従って出力値の現在考察されているビットの ためのビット値であり、
ｄ）現在考察されているビットのビット値が一層頻繁に現われるビット値に一致しないよ うなビット値に対して、すべての後続のビットのビット値として、
現在考察されているビットが最上位ビット（ＭＳＢ）である場合、これらの入力値の 反転されたビット値が、現在考察されているビットにおいて使用され、
現在考察されているビットが最上位ビット（ＭＳＢ）でない場合、これらの入力値の ビット値が、現在考察されているビットにおいて使用される、
請求項４に記載のディジタル濾波方法。
【請求項６】
入力値が２進符号値表示で存在し、
ａ）個々のビットに対して、符号ビット（ＶＺＢ）で始まって、値が下降するビット重み に関して順次に、最下位ビット（ＬＳＢ）まで、
ｂ）それぞれ現在考察されているビットにおいて、
それが符号ビット（ＶＺＢ）である場合、すべてのＫ個の入力値にわたって見て、０ のＲ最小ビット値が求められ、現在考察されているビットにおいて、すべてのＫ個の 入力値にわたって見て、Ｒ回より少なくなくビット値０が現われる場合、ビット値０ が現われ、そうでない場合Ｒ最小ビット値が１に等しく、
それが符号ビット（ＶＺＢ）でない場合、すべてのＫ個の入力値にわたって見て１で あるＲ最大ビット値が求められ、現在考察されているビットにおいて、すべてのＫ個 の入力値にわたって見て、Ｒ回より少なくなくビット値１が現われ、そうでない場合 Ｒ最大ビット値が０に等しく、
ｃ）こうして求められたビット値が、Ｒ最大値従って出力値の現在考察されているビット に対するビット値を示し、
ｄ）現在考察されているビットのビット値が、こうして求められたビット値に一致しない ような入力値に対して、順序に関してａ）に従って続くすべてのビットのビット値と して、
現在考察されているビットが符号ビット（ＶＺＢ）である場合、ビット値０が使用さ れ、
現在考察されているビットが符号ビット（ＶＺＢ）でない場合、これらの入力値のビ ット値が、現在考察されているビットにおいて使用される、
請求項１に記載のディジタル濾波方法。
【請求項７】
出力値として、奇数Ｋ個の入力値の中央値が、２進符号値表示で発生され、従ってＲ＝（Ｋ＋１）／２であり、
ａ）個々のビットに対して、符号ビット（ＶＺＢ）で始まって、値が低下するビット重み に関して順次に、最下位ビット（ＬＳＢ）まで、
ｂ）すべてのＫ個の入力値にわたって見て、現在考察されているビットにおいて、ビット 値として１又は０が現われ、
ｃ）一層頻繁に現われるビット値が、中央値従って出力値の現在考察されているビットに 対するビット値を示し、
ｄ）現在考察されているビットが一層頻繁に現われるビット値に一致しないような入力値 に対して、順序に関してａ）に従って続くすべてのビット値として、
現在考察されているビットが符号ビット（ＶＺＢ）である場合、ビット値０が使用さ れ、
現在考察されているビットが符号ビット（ＶＺＢ）でない場合、これらの入力値のビ ット値が、現在考察されているビットにおいて使用される、
請求項６に記載のディジタル濾波方法。
【請求項８】
現在考察されているビットのビット値がｃ）において求められる出力値のビット値に一致しないような入力値のためのステップｄ）を実行するため、すべての後続のビットがメモリにおいて適当に代えられ、続くステップｂ）に対して、適当に代えられたビット値にアクセスされることを特徴とする、請求項１〜７の１つに記載の方法。
【請求項９】
レジスタが設けられ、このレジスタにおいて各入力値に対して
それぞれの入力値に対して、既に先に考察されたビット値において既に、この入力値の ビット値が、ｃ）において求められた出力値のビット値に一致していなかったか否かが 記憶され、
ｙｅｓの場合、どんなビット値が現在これらの入力値に対してステップｂ）で使用され るべきかが、記憶されている、請求項１〜８の１つに記載の方法。
【請求項１０】
ステップｂ）において、ビット値１又は０の現われる数の算定が、ビット値を２進加算することにより、現在考察されているビットにおいて、Ｋ個の入力値にわたって行われ、従って加算値が、値１の現われる数又はＫマイナス値０の現われる数の加算値に一致する、請求項１〜９の１つに記載の方法。
【請求項１１】
現在考察されているビットを含めて今まで考察されたすべてのビットにおいてｃ）で求められる出力値のビット値に一致するビット値を持つ入力値が存在すると、方法が中断され、その際出力値の残りのビットが入力値のビットに一致する、請求項１〜１０の１つに記載の方法。
【請求項１２】
任意の長さの一次元又は多次元入力信号のＫ個の隣接する値から順次に請求項１〜１１に記載の方法の１つに従って出力信号のディジタル値を求めるディジタルフィルタであって、フィルタの入力端におけるデータ転送速度と出力端におけるデータ転送速度が等しい、ディジタルフィルタ。
【請求項１３】
任意の長さの一次元又は多次元入力信号のＫ個の隣接する値から順次に請求項１〜１１に記載の方法の１つに従って出力信号のディジタル値を求めるディジタルフィルタであって、フィルタの入力端におけるデータ転送速度が出力端におけるデータ転送速度より大きい、ディジタルフィルタ。
【請求項１４】
任意の長さの一次元又は多次元入力信号のＫ個の隣接する値から順次に請求項１〜１１に記載の方法の１つに従って出力信号のディジタル値を求めるディジタルフィルタであって、フィルタの入力端におけるデータ転送速度が出力端におけるデータ転送速度より係数Ｋだけ大きく、即ち入力信号の各値が１回だけ使用される、ディジタルフィルタ。
【請求項１５】
入力信号を走査する走査装置、走査された入力信号をディジタル化するアナログ−ディジタル変換器、及び請求項１２〜１４の１つに記載のディジタルフィルタを持つ信号処理システム。
【請求項１６】
請求項３，５及び７の１つに関連して請求項３，５，７，８〜１１の１つに記載の中央値濾波方法により入力信号中の過渡的妨害を抑制するため、請求項１５に記載の信号処理システムの使用。
【請求項１７】
個々の離散値においてのみ雑音レベルより上の有効レベルを持つ時間範囲又は周波数範囲のディジタル信号に対して、雑音閾値を求め、この雑音閾値より上で信号レベルを有効レベルと解釈して、更に使用するため、請求項１〜１１に記載の方法の使用。
【請求項１８】
なるべく赤外線波長範囲にある光パルスを送信し、請求項１５に記載の信号処理システムを持つ、物体検出用光学システム。
【請求項１９】
請求項１５に記載の信号処理システムを持つ物体検出用レーダシステム。
【請求項２０】
請求項１５に記載の信号処理システムを持つ物体検出用超音波システム。
【請求項１】
非線形フィルタによりＫ個の入力値をディジタル濾波する方法であって、フィルタが、Ｋ個の入力値からＲ最大値を出力値として発生し（Ｋ≧Ｒ≧１）、入力値が２進数表示で固定小数点形式で存在し、ビット重みの値が、最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）へそれぞれ係数１／２で減少し、ビット値０及び１のみが現われ、場合によっては付加的な符号ビット（ＶＺＢ）があり、
ａ）個々のビットのために、符号ビット（ＶＺＢ）がある場合この符号ビットで始まって 、又はそうでない場合最上位ビット（ＭＳＢ）で始まって、値に関して低下するビッ ト重みに関して順次に最下位ビット（ＬＳＢ）まで、
ｂ）すべてのＫ個の入力値にわたって見て、現在考察されているビットにおいて
現在考察されているビットの重みが正である場合Ｒ最大値が求められるか、又は現在 考察されているビットが、正の数に対して値１を持ちかつ負の値に対して値０を持つ 符号ビット（ＶＺＢ）であり、現在考察されているビットにおいて、すべてのＫ個の 入力値にわたって見て、Ｒ回より少なくなくビット値１が現われる場合、Ｒ最大ビッ ト値が１に等しく、そうでない場合Ｒ最大ビット値が０に等しく、符号ビット（ＶＺ Ｂ）を持つ数表示の際、符号ビット（ＶＺＢ）に続くビットの重みへ、その時知られ たＲ最大値の符号が含められ、
又はそうでない場合Ｒ最小値が求められ、現在考察されているビットにおいて、すべ てのＫ個の入力値にわたって見て、Ｒ回より少なくビット値０が現われる場合、Ｒ最 小ビットが１に等しく、そうでない場合Ｒ最小ビット値が０に等しく、符号ビット（ ＶＺＢ）を持つ数表示の際、符号ビット（ＶＺＢ）に続くビットの重みへ、その時知 られたＲ最大値の符号が含められ、
ｃ）こうして求められたビットが、Ｒ最大値従って出力値の現在考察されているビット値 であり、
ｄ）現在考察されているビットのビット値がこうして求められたビット値に一致しないよ うな入力値に対して、順序に関してａ）に続くすべてのビットに対して、
現在考察されているビット及び後続のビットにより示される値に関して、それぞれの 入力値がＲ最大値より上にない時、これらのビットで表示可能な最小値が使用され、 現在考察されているビットが符号ビット（ＶＺＢ）でない場合、符号ビット（ＶＺＢ ）を持つ数表示の際、現在考察されているビット及び後続のビットにより示される値 に対して、Ｒ最大値の符号がビット重みへ含められ、
現在考察されているビット及び後続のビットにより示される値に関して、それぞれの 入力値がＲ最大値より下にない時、これらのビットにより表示可能な最大値が使用さ れ、現在考察されているビットが符号ビット（ＶＺＢ）でない場合、符号ビット（Ｖ ＺＢ）で数表示の際、現在考察されているビット及び後続のビットにより示される値 に対して、Ｒ最大値の符号がビット重みへ含められる、
方法。
【請求項２】
入力値が符号なしの２進表示で存在し、
ａ）個々のビットに対して、低下するビット重みにおいて、最上位ビット（ＭＳＢ）で始 まって、順次に最下位ビット（ＬＳＢ）まで
ｂ）現在考察されているビットにおいてすべてのＫ個の入力値にわたって見て、Ｒ回より 少なくなくビット値１が現われる場合、それぞれ現在考察されているビットにおいて 、すべてのＫ個の入力値にわたって見て、１に等しいＲ最大ビット値が求められ、そ うでない場合Ｒ最大ビット値が０に等しく
ｃ）Ｒ最大ビット値が、Ｒ最大値従って出力値の現在考察されているビットに対するビッ ト値であり、
ｄ）現在考察されているビットのビット値がＲ最大ビット値に一致しないような入力値に 対して、すべての後続即ち低い値のビットのビット値として、これらの入力値のビッ ト値が現在考察されているビットにおいて使用される、
請求項１に記載のディジタル濾波方法。
【請求項３】
出力値として、中央値が、奇数Ｋ個の入力値から、符号なしの２進表示で、形成され、従ってＲ＝（Ｋ＋１）／２であり、
ａ）低下するビット重みにおける個々のビットに対して、最上位ビット（ＭＳＢ）で始ま って順次に最下位ビット（ＬＳＢ）まで、
ｂ）すべてのＫ個の入力値にわたって見て、現在考察されているビットにおいて、ビット 値として１又は０が現われ、
ｃ）一層頻繁に現われるビット値が、中央値従って出力値の現在考察されているビットの ビット値であり、
ｄ）現在考察されているビットのビット値が一層頻繁に現われるビット値に一致しないよ うな入力値に対して、すべての後続即ち低い値のビットのビット値として、これらの 入力値のビット値が現在考察されているビットにおいて使用される、
請求項２に記載のディジタル濾波方法。
【請求項４】
入力値が２進１又は２の補数表示に存在し、
ａ）個々のビットに対して、値が上昇するビット重みにおいて、最上位ビット（ＭＳＢ） で始まって、順次に最下位ビット（ＬＳＢ）まで、
ｂ）それぞれ現在考察されているビットにおいて、
最上位ビット（ＭＳＢ）である場合、すべてのＫ個の入力値にわたって見て、０であ るＲ最小ビット値が求められ、現在考察されているビットにおいてすべてのＫ個の入 力値にわたって見て、Ｒ回より少なくなくビット値０が現われる場合、Ｒ最小値が１ に等しく、
最上位ビット（ＭＳＢ）でない場合、すべてのＫ個の入力値にわたって見て、１であ るＲ最大ビット値が求められ、現在考察されているビットにおいて、すべてのＫ個の 入力値にわたって見て、Ｒ回より少なくなくビット値１が現われ、そうでない場合Ｒ 最小ビット値が１に等しく、
最上位ビット（ＭＳＢ）でない場合、すべてのＫ個の入力値にわたって見て、１であ るＲ最大ビット値が求められ、現在考察されているビットにおいて、すべてのＫ個の 入力値にわたって見て、Ｒ回より少なくなくビット値１が現われ、そうでない場合Ｒ 最大ビット値が０に等しく、
ｃ）こうして求められたビット値が、Ｒ最大値従って出力値の現在考察されているビット 用のビット値であり、
ｄ）かつ現在考察されているビットのビット値がこうして求められたビット値に一致しな いような入力値に対して、すべての次のビット値として、
現在考察されているビットが最上位ビット（ＭＳＢ）である場合、これらの入力値の 反転されたビット値が、
現在考察されているビットにおいて使用され、
現在考察されているビットが最上位ビット（ＭＳＢ）でない場合、これらの入力値の ビット値が、現在考察されているビットにおいて使用される、
請求項１に記載のディジタル濾波方法。
【請求項５】
出力値として、奇数Ｋ個の入力値の中央値が、２進の１又は２の補数表示において発生され、従ってＲ＝（Ｋ＋１／２）であり、
ａ）個々のビットに対して、値が低下するビット重みにおいて、最上位ビット（ＭＳＢ） で始まって順次に最下位ビット（ＬＳＢ）まで、
ｂ）すべてのＫ個の入力値にわたって見て、現在考察されているビットにおいて、ビット 値として多くの１又は０が現われるか否かがそれぞれ検査され、
ｃ）一層頻繁に現われるビット値が、中央値従って出力値の現在考察されているビットの ためのビット値であり、
ｄ）現在考察されているビットのビット値が一層頻繁に現われるビット値に一致しないよ うなビット値に対して、すべての後続のビットのビット値として、
現在考察されているビットが最上位ビット（ＭＳＢ）である場合、これらの入力値の 反転されたビット値が、現在考察されているビットにおいて使用され、
現在考察されているビットが最上位ビット（ＭＳＢ）でない場合、これらの入力値の ビット値が、現在考察されているビットにおいて使用される、
請求項４に記載のディジタル濾波方法。
【請求項６】
入力値が２進符号値表示で存在し、
ａ）個々のビットに対して、符号ビット（ＶＺＢ）で始まって、値が下降するビット重み に関して順次に、最下位ビット（ＬＳＢ）まで、
ｂ）それぞれ現在考察されているビットにおいて、
それが符号ビット（ＶＺＢ）である場合、すべてのＫ個の入力値にわたって見て、０ のＲ最小ビット値が求められ、現在考察されているビットにおいて、すべてのＫ個の 入力値にわたって見て、Ｒ回より少なくなくビット値０が現われる場合、ビット値０ が現われ、そうでない場合Ｒ最小ビット値が１に等しく、
それが符号ビット（ＶＺＢ）でない場合、すべてのＫ個の入力値にわたって見て１で あるＲ最大ビット値が求められ、現在考察されているビットにおいて、すべてのＫ個 の入力値にわたって見て、Ｒ回より少なくなくビット値１が現われ、そうでない場合 Ｒ最大ビット値が０に等しく、
ｃ）こうして求められたビット値が、Ｒ最大値従って出力値の現在考察されているビット に対するビット値を示し、
ｄ）現在考察されているビットのビット値が、こうして求められたビット値に一致しない ような入力値に対して、順序に関してａ）に従って続くすべてのビットのビット値と して、
現在考察されているビットが符号ビット（ＶＺＢ）である場合、ビット値０が使用さ れ、
現在考察されているビットが符号ビット（ＶＺＢ）でない場合、これらの入力値のビ ット値が、現在考察されているビットにおいて使用される、
請求項１に記載のディジタル濾波方法。
【請求項７】
出力値として、奇数Ｋ個の入力値の中央値が、２進符号値表示で発生され、従ってＲ＝（Ｋ＋１）／２であり、
ａ）個々のビットに対して、符号ビット（ＶＺＢ）で始まって、値が低下するビット重み に関して順次に、最下位ビット（ＬＳＢ）まで、
ｂ）すべてのＫ個の入力値にわたって見て、現在考察されているビットにおいて、ビット 値として１又は０が現われ、
ｃ）一層頻繁に現われるビット値が、中央値従って出力値の現在考察されているビットに 対するビット値を示し、
ｄ）現在考察されているビットが一層頻繁に現われるビット値に一致しないような入力値 に対して、順序に関してａ）に従って続くすべてのビット値として、
現在考察されているビットが符号ビット（ＶＺＢ）である場合、ビット値０が使用さ れ、
現在考察されているビットが符号ビット（ＶＺＢ）でない場合、これらの入力値のビ ット値が、現在考察されているビットにおいて使用される、
請求項６に記載のディジタル濾波方法。
【請求項８】
現在考察されているビットのビット値がｃ）において求められる出力値のビット値に一致しないような入力値のためのステップｄ）を実行するため、すべての後続のビットがメモリにおいて適当に代えられ、続くステップｂ）に対して、適当に代えられたビット値にアクセスされることを特徴とする、請求項１〜７の１つに記載の方法。
【請求項９】
レジスタが設けられ、このレジスタにおいて各入力値に対して
それぞれの入力値に対して、既に先に考察されたビット値において既に、この入力値の ビット値が、ｃ）において求められた出力値のビット値に一致していなかったか否かが 記憶され、
ｙｅｓの場合、どんなビット値が現在これらの入力値に対してステップｂ）で使用され るべきかが、記憶されている、請求項１〜８の１つに記載の方法。
【請求項１０】
ステップｂ）において、ビット値１又は０の現われる数の算定が、ビット値を２進加算することにより、現在考察されているビットにおいて、Ｋ個の入力値にわたって行われ、従って加算値が、値１の現われる数又はＫマイナス値０の現われる数の加算値に一致する、請求項１〜９の１つに記載の方法。
【請求項１１】
現在考察されているビットを含めて今まで考察されたすべてのビットにおいてｃ）で求められる出力値のビット値に一致するビット値を持つ入力値が存在すると、方法が中断され、その際出力値の残りのビットが入力値のビットに一致する、請求項１〜１０の１つに記載の方法。
【請求項１２】
任意の長さの一次元又は多次元入力信号のＫ個の隣接する値から順次に請求項１〜１１に記載の方法の１つに従って出力信号のディジタル値を求めるディジタルフィルタであって、フィルタの入力端におけるデータ転送速度と出力端におけるデータ転送速度が等しい、ディジタルフィルタ。
【請求項１３】
任意の長さの一次元又は多次元入力信号のＫ個の隣接する値から順次に請求項１〜１１に記載の方法の１つに従って出力信号のディジタル値を求めるディジタルフィルタであって、フィルタの入力端におけるデータ転送速度が出力端におけるデータ転送速度より大きい、ディジタルフィルタ。
【請求項１４】
任意の長さの一次元又は多次元入力信号のＫ個の隣接する値から順次に請求項１〜１１に記載の方法の１つに従って出力信号のディジタル値を求めるディジタルフィルタであって、フィルタの入力端におけるデータ転送速度が出力端におけるデータ転送速度より係数Ｋだけ大きく、即ち入力信号の各値が１回だけ使用される、ディジタルフィルタ。
【請求項１５】
入力信号を走査する走査装置、走査された入力信号をディジタル化するアナログ−ディジタル変換器、及び請求項１２〜１４の１つに記載のディジタルフィルタを持つ信号処理システム。
【請求項１６】
請求項３，５及び７の１つに関連して請求項３，５，７，８〜１１の１つに記載の中央値濾波方法により入力信号中の過渡的妨害を抑制するため、請求項１５に記載の信号処理システムの使用。
【請求項１７】
個々の離散値においてのみ雑音レベルより上の有効レベルを持つ時間範囲又は周波数範囲のディジタル信号に対して、雑音閾値を求め、この雑音閾値より上で信号レベルを有効レベルと解釈して、更に使用するため、請求項１〜１１に記載の方法の使用。
【請求項１８】
なるべく赤外線波長範囲にある光パルスを送信し、請求項１５に記載の信号処理システムを持つ、物体検出用光学システム。
【請求項１９】
請求項１５に記載の信号処理システムを持つ物体検出用レーダシステム。
【請求項２０】
請求項１５に記載の信号処理システムを持つ物体検出用超音波システム。
【図１】
【図４】
【図７】
【図８】
【図１２】
【図１３】
【図４】
【図７】
【図８】
【図１２】
【図１３】
【公表番号】特表２００６−５１０２３６（Ｐ２００６−５１０２３６Ａ）
【公表日】平成１８年３月２３日（２００６．３．２３）
【国際特許分類】
【出願番号】特願２００４−５１４２１８（Ｐ２００４−５１４２１８）
【出願日】平成１５年６月１８日（２００３．６．１８）
【国際出願番号】ＰＣＴ／ＤＥ２００３／００２０５０
【国際公開番号】ＷＯ２００３／１０７５３３
【国際公開日】平成１５年１２月２４日（２００３．１２．２４）
【出願人】（５０４０８７２０４）アーデーツエー・オートモテイブ・デイスタンス・コントロール・システムズ・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング (33)
【Ｆターム（参考）】
【公表日】平成１８年３月２３日（２００６．３．２３）
【国際特許分類】
【出願日】平成１５年６月１８日（２００３．６．１８）
【国際出願番号】ＰＣＴ／ＤＥ２００３／００２０５０
【国際公開番号】ＷＯ２００３／１０７５３３
【国際公開日】平成１５年１２月２４日（２００３．１２．２４）
【出願人】（５０４０８７２０４）アーデーツエー・オートモテイブ・デイスタンス・コントロール・システムズ・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング (33)
【Ｆターム（参考）】
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