データ転送回路、データ転送回路ＬＳＩ、データ転送装置、データ処理装置、情報処理装置、データ転送方法、データ処理方法、および、情報処理方法。
【課題】 データ転送回路の入力ポート（入力ピン）と出力ポート（出力ピン）との組み合わせを可変とし、データ転送回路とプロセッサ等との配線不可等を回避する。
【解決手段】 データ転送回路１００は、プロセッサ２００〜プロセッサ２０３からのリクエストを行きクロスバ調停回路６００で調停し、レジスタ５００〜レジスタ５０３に格納された戻りクロスバ出力ポート番号と伴に、行きクロスバ４００からメモリモジュール３００〜メモリモジュール３０３に出力する。メモリモジュール３００〜メモリモジュール３０３は、リードデータ等と伴に戻りクロスバ出力ポート番号を出力する。戻りクロスバ調停回路６０１は、リードデータ等を戻りクロスバ４０１から戻りクロスバ出力ポート番号で指定された戻りクロスバ出力ポートＯＴ０等に出力させる制御を行う。戻りクロスバ出力ポート番号は、戻りクロスバ調停回路６０１まで持ち回られる。
【解決手段】 データ転送回路１００は、プロセッサ２００〜プロセッサ２０３からのリクエストを行きクロスバ調停回路６００で調停し、レジスタ５００〜レジスタ５０３に格納された戻りクロスバ出力ポート番号と伴に、行きクロスバ４００からメモリモジュール３００〜メモリモジュール３０３に出力する。メモリモジュール３００〜メモリモジュール３０３は、リードデータ等と伴に戻りクロスバ出力ポート番号を出力する。戻りクロスバ調停回路６０１は、リードデータ等を戻りクロスバ４０１から戻りクロスバ出力ポート番号で指定された戻りクロスバ出力ポートＯＴ０等に出力させる制御を行う。戻りクロスバ出力ポート番号は、戻りクロスバ調停回路６０１まで持ち回られる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ転送回路、データ転送回路ＬＳＩ、データ転送装置、データ処理装置、情報処理装置、データ転送方法、データ処理方法、および、情報処理方法に関し、特に、入力ポートと出力ポートとの組み合わせを任意に設定可能とするデータ転送回路、データ転送回路ＬＳＩ、データ転送装置、データ処理装置、情報処理装置、データ転送方法、データ処理方法、および、情報処理方法に関する。
【背景技術】
【０００２】
従来のクロスバを備えるデータ転送回路では、複数のプロセッサの出力が接続される入力ポートと、複数のプロセッサの入力が接続される出力ポートとの組み合わせは固定的であった。たとえば、引用文献１記載の技術では、あるプロセッサからのリクエスト（アドレス）を入力するポートと、そのリクエストに対するリードデータを出力する出力ポートとは、組み合わせが固定的に決まっている。
【０００３】
【特許文献１】特開平１１−３１０７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述した従来の技術の問題点は、複数のプロセッサとデータ転送回路とのポート（すなわち、ＬＳＩ等のポートに対応するピン）の接続に種々のバリエーションが必要であっても、１種のデータ転送回路のＬＳＩでは、実現不可能で、複数種のＬＳＩの開発が必要であった。
【０００５】
たとえば、パッケージ上で配線の混雑等により、複数のプロセッサとデータ転送回路とのポート（ピン）の接続が配線不可の場合があった。このような場合には、パッケージの配線層数を増やす等の製造原価の増加をまねく回避策しか存在しなかった。
【０００６】
その理由は、複数のプロセッサの出力が接続される入力ポート（入力ピン）と、複数のプロセッサの入力が接続される出力ポート（出力ピン）との組み合わせは固定的であるからである。
【０００７】
本発明の目的は、データ転送回路の入力ポート（入力ピン）と出力ポート（出力ピン）との組み合わせを任意に設定可能とし、パッケージ設計等の実装設計において自由度を与え、原価低減を実現することである。
【課題を解決するための手段】
【０００８】
本発明の第１のデータ転送回路は、複数の行きクロスバ入力ポートと、複数の戻りクロスバ出力ポートと、前記戻りクロスバ出力ポートを識別する戻りクロスバ出力ポート識別情報を格納する複数の前記行きクロスバ入力ポート対応のレジスタと、前記行きクロスバ入力ポートから第１の出力情報を入力し、前記戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を外部回路に出力する行きクロスバと、前記外部回路からの前記戻りクロスバ出力ポート識別情報を入力し、前記戻りクロスバ出力ポート識別情報に示される前記戻りクロスバ出力ポートに前記外部回路からの第２の出力情報を出力することを指示する制御情報を出力する戻りクロスバ調停回路と、前記第２の出力情報を入力し、前記制御情報にしたがって前記第２の出力情報を前記戻りクロスバ出力ポートに出力する戻りクロスバとを有することを特徴とする。
【０００９】
本発明の第２のデータ転送回路は、前記第１のデータ転送回路であって、前記第１の出力情報が、「リードを示すコマンド、および、メモリアドレス」、または、「ライトを示すコマンド、メモリアドレス、ライトデータ」を含み、前記第２の出力情報が、「リードデータ転送通知情報、および、リードデータ」、または、「ライト完了通知情報」を含むことを特徴とする。
【００１０】
本発明の第１のデータ転送装置は、１以上の前記第１のデータ転送回路と、前記戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を入力し、前記第１の出力情報に対応する前記戻りクロスバ出力ポート識別情報を付随する前記第２の出力情報を出力する前記外部回路とを有することを特徴とする。
【００１１】
本発明の第２のデータ転送装置は、１以上の前記第２のデータ転送回路と、前記戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を入力し、コマンドがリードを示すと、メモリアドレスにしたがいデータを読み出しリードデータとし、リードデータ転送通知情報、リードデータ、および、付随した前記戻りクロスバ出力ポート識別情報を出力し、コマンドがライトを示すと、メモリアドレスにしたがって、ライトデータを書き込み、ライト完了通知情報、および、付随した前記戻りクロスバ出力ポート識別情報を出力する１以上の前記外部回路であるメモリモジュールとを有することを特徴とする。
【００１２】
本発明の第１のデータ処理装置は、１以上の前記第１のデータ転送回路と、前記データ転送回路に前記第１の出力情報を出力し、前記データ転送回路から前記第２の出力情報を入力する複数の論理回路とを有することを特徴とする。
【００１３】
本発明の第２のデータ処理装置は、１以上の前記第２のデータ転送回路と、前記第２のデータ転送回路に「リクエスト、リードを示すコマンド、および、メモリアドレス」、または、「リクエスト、ライトを示すコマンド、メモリアドレス、ライトデータ」を含む前記第１の出力情報を出力し、「リードデータ転送通知情報、および、リードデータ」、または、「ライト完了通知情報」を含む前記第２の出力情報を入力する複数の論理回路とを有することを特徴とする。
【００１４】
本発明の第１の情報処理装置は、前記第１のデータ処理装置と、前記戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を入力し、前記第１の出力情報に対応する前記戻りクロスバ出力ポート識別情報を付随する前記第２の出力情報を出力する前記外部回路とを有することを特徴とする。
【００１５】
本発明の第２の情報処理装置は、前記第２のデータ処理装置と、前記戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を入力し、コマンドがリードを示すと、メモリアドレスにしたがいデータを読み出しリードデータとし、リードデータ転送通知情報、リードデータ、および、付随した前記戻りクロスバ出力ポート識別情報を出力し、コマンドがライトを示すと、メモリアドレスにしたがって、ライトデータを書き込み、ライト完了通知情報、および、付随した前記戻りクロスバ出力ポート識別情報を出力する１以上の前記外部回路であるメモリモジュールとを有することを特徴とする。
【００１６】
本発明の第３のデータ転送回路は、複数の行きクロスバ入力ポートと、複数の戻りクロスバ出力ポートと、判定情報を格納する判定フラグと、前記戻りクロスバ出力ポートを識別する戻りクロスバ出力ポート識別情報を格納する複数の前記行きクロスバ入力ポート対応のレジスタと、前記行きクロスバ入力ポートからの第１の出力情報の一部と前記判定情報とが対応すれば、前記行きクロスバ入力ポートから第１の出力情報を入力し、前記戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を外部回路に出力する行きクロスバと、前記外部回路からの前記戻りクロスバ出力ポート識別情報を入力し、前記戻りクロスバ出力ポート識別情報に示される前記戻りクロスバ出力ポートに前記外部回路からの第２の出力情報を出力することを指示する制御情報を出力する戻りクロスバ調停回路と、前記第２の出力情報を入力し、前記制御情報にしたがって前記第２の出力情報を前記戻りクロスバ出力ポートに出力する戻りクロスバとを有することを特徴とする。
【００１７】
本発明の第３のデータ転送装置は、１以上の前記第３のデータ転送回路と、前記戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を入力し、前記第１の出力情報に対応する前記戻りクロスバ出力ポート識別情報を付随する前記第２の出力情報を出力する前記外部回路と、を有することを特徴とする。
【００１８】
本発明の第３のデータ処理装置は、１以上の前記第３のデータ転送回路と、前記データ転送回路に前記データ転送回路に前記第１の出力情報を出力し、前記データ転送回路から前記第２の出力情報を入力する複数の論理回路とを有することを特徴とする。
【００１９】
本発明の第３の情報処理装置は、前記第３のデータ処理装置と、前記戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を入力し、前記第１の出力情報に対応する前記戻りクロスバ出力ポート識別情報を付随する前記第２の出力情報を出力する前記外部回路とを有することを特徴とする。
【００２０】
本発明の第４のデータ処理装置は、前記第１、第２、または、第３のデータ処理装置であって、前記論理回路がプロセッサであることを特徴とする。
【００２１】
本発明の第４の情報処理装置は、前記第１、第２、または、第３の情報処理装置であって、前記論理回路がプロセッサであることを特徴とする。
【００２２】
本発明のデータ転送回路ＬＳＩは、複数の行きクロスバ入力ポートに割り当てられる入力ピンと、複数の戻りクロスバ出力ポートに割り当てられる出力ピンと、前記戻りクロスバ出力ポートを識別する戻りクロスバ出力ポート識別情報を格納する複数の前記行きクロスバ入力ポート対応のレジスタと、前記行きクロスバ入力ポートから第１の出力情報を入力し、前記戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を外部回路に出力する行きクロスバと、前記外部回路からの前記戻りクロスバ出力ポート識別情報を入力し、前記戻りクロスバ出力ポート識別情報に示される前記戻りクロスバ出力ポートに前記外部回路からの第２の出力情報を出力することを指示する制御情報を出力する戻りクロスバ調停回路と、前記第２の出力情報を入力し、前記制御情報にしたがって前記第２の出力情報を前記戻りクロスバ出力ポートに出力する戻りクロスバとを有することを特徴とする。
【００２３】
本発明の第５のデータ処理装置は、前記の１以上の前記データ転送回路ＬＳＩと、前記データ転送回路ＬＳＩに前記第１の出力情報を出力し、前記データ転送ＬＳＩから前記第２の出力情報を入力する複数の論理回路とを有することを特徴とする。
【００２４】
本発明の第５の情報処理装置は、前記第５のデータ処理装置と、前記戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を入力し、前記第１の出力情報に対応する前記戻りクロスバ出力ポート識別情報を付随する前記第２の出力情報を出力する前記外部回路とを有することを特徴とする。
【００２５】
本発明の第４のデータ転送回路は、複数の行き入力ポートと、複数の戻り選択回路出力ポートと、前記戻り選択回路出力ポートを識別する戻り選択回路出力ポート識別情報を格納する複数の前記行き入力ポート対応のレジスタと、前記行き入力ポートから第１の出力情報を入力し、前記第１の出力情報を外部回路に出力する行き出力ポートと、前記外部回路からの前記戻り選択回路出力ポート識別情報を入力し、前記戻り選択回路出力ポート識別情報に示される前記戻り選択回路出力ポートに前記外部回路からの第２の出力情報を出力することを指示する制御情報を出力する戻り選択回路用調停回路と、前記第２の出力情報を入力し、前記制御情報にしたがって前記第２の出力情報を前記戻り選択回路出力ポートに出力する戻り選択回路とを有することを特徴とする。
【００２６】
本発明の第６のデータ処理装置は、１以上の前記第４のデータ転送回路と、前記第４のデータ転送回路に前記第１の出力情報を出力し、前記第４のデータ転送回路から前記第２の出力情報を入力する複数の論理回路とを有することを特徴とする。
【００２７】
本発明の第６の情報処理装置は、前記第６のデータ処理装置と、前記戻り選択回路出力ポート識別情報を付随する前記第１の出力情報を入力し、前記第１の出力情報に対応する前記戻り選択回路出力ポート識別情報を付随する前記第２の出力情報を出力する前記外部回路とを有することを特徴とする。
【００２８】
本発明のデータ転送方法は、前記行きクロスバ入力ポートから第１の出力情報を行きクロスバに入力する第１の手順と、戻りクロスバ出力ポートを識別する前記行きクロスバ入力ポート対応の戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を前記行きクロスバから外部回路に出力する第２の手順と、前記外部回路からの前記戻りクロスバ出力ポート識別情報に示される戻りクロスバ出力ポートに前記外部回路からの第２の出力情報を出力することを指示する制御情報を作成する第３の手順と、前記外部回路から戻りクロスバに前記第２の出力情報を入力する第４の手順と、前記制御情報にしたがって前記第２の出力情報を前記戻りクロスバから前記戻りクロスバ出力ポートに出力する第５の手順と、を含むことを特徴とする。
【００２９】
本発明のデータ処理方法は、前記第１〜第５の手順と、前記第１の出力情報を論理回路から出力する第６の手順と、前記第２の出力情報を前記論理回路に入力する第７の手順とを含むことを特徴とする。
【００３０】
本発明の情報処理方法は、前記第１〜第７の手順と、戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を前記外部回路に入力する第８の手順と、前記第１の出力情報に対応する前記戻りクロスバ出力ポート識別情報を付随する前記第２の出力情報を前記外部回路から出力する第９の手順とを含むことを特徴とする。
【発明の効果】
【００３１】
本発明の効果は、複数のプロセッサとデータ転送回路とのポートの接続に種々のバリエーションが可能となることである。
【００３２】
その理由は、複数のプロセッサの出力が接続される入力ポートと、複数のプロセッサの入力が接続される出力ポートとの組み合わせが可変となるからである。
【発明を実施するための最良の形態】
【００３３】
次に、本発明を実施するための第１の最良の形態について図面を参照して詳細に説明する。
【００３４】
図１は、本発明を実施するための第１の最良の形態の情報処理装置９００の構成を示すブロック図である。
【００３５】
図１を参照すると、情報処理装置９００は、データ転送回路１００と、プロセッサ２００、プロセッサ２０１、プロセッサ２０２、プロセッサ２０３（同一構成でなくても可）と、メモリモジュール３００、メモリモジュール３０１、メモリモジュール３０２、メモリモジュール３０３とを含む。プロセッサ２００〜プロセッサ２０３は、４台としたが、複数であればよい。また、メモリモジュール３００〜メモリモジュール３０３は、１台以上であればよいが、プロセッサ２００〜プロセッサ２０３の台数と同一であれば、各メモリモジュール３００〜メモリモジュール３０３から同時にリードデータが出力できるので、高性能である。
【００３６】
データ転送回路１００と、メモリモジュール３００〜メモリモジュール３０３とをまとめてデータ転送装置７００と呼称する。また、データ転送回路１００と、プロセッサ２００〜プロセッサ２０３とをまとめてデータ処理装置８００と呼称する。
【００３７】
メモリモジュール３００〜メモリモジュール３０３は、たとえば、ランダムアクセスメモリ、制御回路等を含んで構成される。メモリ全体が、ある容量で分割され、異なるアドレスが付与され、分割された各々が同時にアクセス可能なメモリモジュール３００〜メモリモジュール３０３となる。メモリモジュール３００〜メモリモジュール３０３は、必ずしも同一容量でなくてもよいが、同一容量であると制御が容易である。データ転送回路１００は、たとえば、プロセッサ２００〜プロセッサ２０３の出力からのメモリアドレスの一部である２ビットによりメモリモジュール３００〜メモリモジュール３０３のどれにアクセスするかを決定する。
【００３８】
図１では、データ転送回路１００に接続されるのはメモリモジュール３００〜メモリモジュール３０３としたが、種々の機能を持つ外部回路でもよい。また、プロセッサ２００〜プロセッサ２０３は、種々の論理回路でもよい。
【００３９】
図２は、図１の情報処理装置９００の詳細ブロック図である。
【００４０】
図２を参照すると、データ転送回路１００は、プロセッサ２００〜プロセッサ２０３の出力それぞれに接続される行きクロスバ入力ポートＩＮ０、行きクロスバ入力ポートＩＮ１、行きクロスバ入力ポートＩＮ２、行きクロスバ入力ポートＩＮ３と、レジスタ５００、レジスタ５０１、レジスタ５０２、レジスタ５０３と、行きクロスバ調停回路６００と、行きクロスバ４００と、メモリモジュール３００〜メモリモジュール３０３の入力それぞれに接続される行きクロスバ出力ポートＭＴ０、行きクロスバ出力ポートＭＴ１、行きクロスバ出力ポートＭＴ２、行きクロスバ出力ポートＭＴ３と、メモリモジュール３００〜メモリモジュール３０３の出力それぞれに接続される戻りクロスバ入力ポートＭＩ０、戻りクロスバ入力ポートＭＩ１、戻りクロスバ入力ポートＭＩ２、戻りクロスバ入力ポートＭＩ３と、戻りクロスバ調停回路６０１と、戻りクロスバ４０１と、プロセッサ２０３〜プロセッサ２００の入力それぞれに接続される戻りクロスバ出力ポートＯＴ０、戻りクロスバ出力ポートＯＴ１、戻りクロスバ出力ポートＯＴ２、戻りクロスバ出力ポートＯＴ３とを含む。すべてのポートは、ＬＳＩ等のピンに割り当てられる。
【００４１】
戻りクロスバ出力ポートＯＴ０〜戻りクロスバ出力ポートＯＴ３には、戻りクロスバ出力ポート番号が重複しないように付与される。たとえば、戻りクロスバ出力ポートＯＴ０〜戻りクロスバ出力ポートＯＴ３それぞれには、戻りクロスバ出力ポート番号“０”、“１”、“２”、“３”（番号でなくても、戻りクロスバ出力ポートＯＴ０〜戻りクロスバ出力ポートＯＴ３が識別できる戻りクロスバ出力ポート識別情報であればよい）が付与される。
【００４２】
レジスタ５００〜レジスタ５０３は、それぞれ、行きクロスバ入力ポートＩＮ０〜行きクロスバ入力ポートＩＮ３に対応しており、システム立ち上げ時のスキャン入力等の初期設定によりそれぞれ戻りクロスバ出力ポート番号が重複しないように設定される。
【００４３】
行きクロスバ４００の入力は、行きクロスバ入力ポートＩＮ０〜行きクロスバ入力ポートＩＮ３、レジスタ５００〜レジスタ５０３に接続され、行きクロスバ４００の出力は、行きクロスバ出力ポートＭＴ０〜行きクロスバ出力ポートＭＴ３に接続される。また、行きクロスバ４００は、たとえば、行きクロスバ出力ポートＭＴ０〜行きクロスバ出力ポートＭＴ３対応に独立した選択回路を含む構成である。
【００４４】
行きクロスバ調停回路６００は、行きクロスバ入力ポートＩＮ０〜行きクロスバ入力ポートＩＮ３から入力したメモリアクセスアドレスの一部を用いて、行きクロスバ４００の競合調停を行う。また、行きクロスバ調停回路６００は、行きクロスバ４００から、行きクロスバ出力ポートＭＴ０〜行きクロスバ出力ポートＭＴ３に同時に出力可能なように制御を行う。
【００４５】
戻りクロスバ４０１の入力は、戻りクロスバ入力ポートＭＩ０〜戻りクロスバ入力ポートＭＩ３に接続され、戻りクロスバ４０１の出力は、戻りクロスバ出力ポートＯＴ０〜戻りクロスバ出力ポートＯＴ３に接続される。また、戻りクロスバ４０１は、たとえば、戻りクロスバ出力ポートＯＴ０〜戻りクロスバ出力ポートＯＴ３対応に独立した選択回路を含む構成である。
【００４６】
戻りクロスバ調停回路６０１は、戻りクロスバ入力ポートＭＩ０〜戻りクロスバ入力ポートＭＩ３から入力した戻りクロスバ出力ポート番号を用いて、戻りクロスバ４０１の競合調停を行う。また、戻りクロスバ調停回路６０１は、戻りクロスバ４０１から、戻りクロスバ出力ポートＯＴ０〜戻りクロスバ出力ポートＯＴ３に同時に出力可能なように制御を行う。
【００４７】
戻りクロスバ出力ポートＯＴ０、戻りクロスバ出力ポートＯＴ１、戻りクロスバ出力ポートＯＴ２、戻りクロスバ出力ポートＯＴ３は、それぞれ、プロセッサ２０３、プロセッサ２０２、プロセッサ２０１、プロセッサ２００の入力に接続される。
【００４８】
以上のように、プロセッサ２００〜プロセッサ２０３は、それぞれ、行きクロスバ入力ポートＩＮ０〜行きクロスバ入力ポートＩＮ３に接続される。また、行きクロスバ入力ポートＩＮ０〜行きクロスバ入力ポートＩＮ３に対応するレジスタ５００〜レジスタ５０３には、たとえば、それぞれ、戻りクロスバ出力ポート番号“３”、“２”、“１”、“０”が設定される。すなわち、プロセッサ２００、プロセッサ２０１、プロセッサ２０２、プロセッサ２０３からのリクエストには、それぞれ、戻りクロスバ出力ポート番号“３”、“２”、“１”、“０”が対応し、付随する。したがって、戻りクロスバ出力ポートＯＴ０、戻りクロスバ出力ポートＯＴ１、戻りクロスバ出力ポートＯＴ２、戻りクロスバ出力ポートＯＴ３には、それぞれ、対応するプロセッサ２０３、プロセッサ２０２、プロセッサ２０１、プロセッサ２００の入力が接続される。
【００４９】
レジスタ５００〜レジスタ５０３への戻りクロスバ出力ポート番号の設定は、可変である。たとえば、レジスタ５００〜レジスタ５０３にそれぞれ、戻りクロスバ出力ポート番号“０”、“１”、“２”、“３”が設定可能である。また、プロセッサ２００〜プロセッサ２０３の出力と、行きクロスバ入力ポートＩＮ０〜行きクロスバ入力ポートＩＮ３との接続も可変である。たとえば、行きクロスバ入力ポートＩＮ０〜行きクロスバ入力ポートＩＮ３にそれぞれ、プロセッサ２０３、プロセッサ２０２、プロセッサ２０１、プロセッサ２００の出力が接続可能である。また、プロセッサ２００〜プロセッサ２０３の入力と、戻りクロスバ出力ポートＯＴ０〜戻りクロスバ出力ポートＯＴ３との接続も可変である。しかし、プロセッサ２００〜プロセッサ２０３の入力は、それぞれ、プロセッサ２００〜プロセッサ２０３に対応する戻りクロスバ出力ポート番号を持つ戻りクロスバ出力ポートＯＴ０〜戻りクロスバ出力ポートＯＴ３に接続されなければならない。
【００５０】
図３は、複数のデータ転送回路１００〜データ転送回路１０３を含む情報処理装置９０１の構成を示すブロック図である。
【００５１】
図３を参照すると、情報処理装置９０１は、プロセッサ２００〜プロセッサ２０３と、データ転送回路１００、データ転送回路１０１、データ転送回路１０２、データ転送回路１０３と、メモリモジュール３００〜メモリモジュール３０３、メモリモジュール３１０、メモリモジュール３１１、メモリモジュール３１２、メモリモジュール３１３、メモリモジュール３２０、メモリモジュール３２１、メモリモジュール３２２、メモリモジュール３２３、メモリモジュール３３０、メモリモジュール３３１、メモリモジュール３３２、メモリモジュール３３３とを含む。
【００５２】
データ転送回路１００の行きクロスバ入力ポートＩＮ０〜行きクロスバ入力ポートＩＮ３には、それぞれ、プロセッサ２００、プロセッサ２０１、プロセッサ２０２、プロセッサ２０３の出力が接続される。戻りクロスバ出力ポートＯＴ０〜戻りクロスバ出力ポートＯＴ３には、それぞれ、プロセッサ２０３、プロセッサ２０２、プロセッサ２０１、プロセッサ２００の入力が接続される。
【００５３】
データ転送回路１０１の行きクロスバ入力ポートＩＮ０〜行きクロスバ入力ポートＩＮ３には、それぞれ、プロセッサ２０１、プロセッサ２０１、プロセッサ２０２、プロセッサ２０３の出力が接続される。戻りクロスバ出力ポートＯＴ０〜戻りクロスバ出力ポートＯＴ３には、それぞれ、プロセッサ２００、プロセッサ２０３、プロセッサ２０２、プロセッサ２０１の入力が接続される。
【００５４】
データ転送回路１０２の行きクロスバ入力ポートＩＮ０〜行きクロスバ入力ポートＩＮ３には、それぞれ、プロセッサ２０２、プロセッサ２０３、プロセッサ２００、プロセッサ２０１の出力が接続される。戻りクロスバ出力ポートＯＴ０〜戻りクロスバ出力ポートＯＴ３には、それぞれ、プロセッサ２０１、プロセッサ２００、プロセッサ２０３、プロセッサ２０２の入力が接続される。
【００５５】
データ転送回路１０３の行きクロスバ入力ポートＩＮ０〜行きクロスバ入力ポートＩＮ３には、それぞれ、プロセッサ２０３、プロセッサ２００、プロセッサ２０１、プロセッサ２０２の出力が接続される。戻りクロスバ出力ポートＯＴ０〜戻りクロスバ出力ポートＯＴ３には、それぞれ、プロセッサ２０２、プロセッサ２０１、プロセッサ２００、プロセッサ２０３の入力が接続される。
【００５６】
次に、本発明を実施するための第１の最良の形態の動作について図面を参照して説明する。
【００５７】
図４は、図２、図３の各機能ブロックの入出力を示す説明図である。
【００５８】
図４を参照すると、プロセッサ２００〜プロセッサ２０３の出力は、リクエスト、リクエストの内容を示すコマンド（リードリクエスト、ライトリクエストの区別）、メモリモジュール３００〜メモリモジュール３３３のアドレスであるメモリメモリアドレス、ライトリクエストの場合のライトデータを含む。プロセッサ２００〜プロセッサ２０３の入力は、リードリクエストに対するリードデータの転送を通知するリードデータ転送通知情報、リードリクエストに対するメモリモジュール３００〜メモリモジュール３３３からのリードデータ、ライトリクエストに対するライト完了通知情報を含む。
【００５９】
レジスタ５００〜レジスタ５０３の出力は、戻りクロスバの出力ポート番号である。図３に示す接続では、データ転送回路１００のレジスタ５００〜レジスタ５０３には、それぞれ、戻りクロスバ出力ポート番号“３”、“２”、“１”、“０”が設定される。データ転送回路１０１のレジスタ５００〜レジスタ５０３には、それぞれ、戻りクロスバ出力ポート番号“０”、“３”、“２”、“１”が設定される。データ転送回路１０２のレジスタ５００〜レジスタ５０３には、それぞれ、戻りクロスバ出力ポート番号“１”、“０”、“３”、“２”が設定される。データ転送回路１０３のレジスタ５００〜レジスタ５０３には、それぞれ、戻りクロスバ出力ポート番号“２”、“１”、“０”“３”が設定される。
【００６０】
行きクロスバ調停回路６００の入力は、リクエスト、メモリアドレスの一部（たとえば、２ビット）を含む。行きクロスバ調停回路６００の出力は、行きクロスバ４００の競合調停を実施する行きクロスバ制御情報を含む。行きクロスバ制御情報は、たとえば、行きクロスバ出力ポートＭＴ０〜行きクロスバ出力ポートＭＴ３へ行きクロスバ４００への入力をどのように選択して出力するかを指示する行きクロスバ選択信号を含む。また、行きクロスバ調停回路６００は、出力の競合が発生すると、リクエストを待たせる制御を行う。
【００６１】
行きクロスバ４００の入力は、行きクロスバ入力ポートＩＮ０〜行きクロスバ入力ポートＩＮ３からのリクエスト、コマンド、メモリアドレス、ライトデータ（ライト時）、レジスタ５００〜レジスタ５０３からの戻りクロスバ出力ポート番号、および、行きクロスバ調停回路６００からの行きクロスバ制御情報を含む。行きクロスバ４００の出力は、リクエスト、コマンド、メモリアドレス、ライトデータ（ライト時）、レジスタ５００〜レジスタ５０３からの戻りクロスバ出力ポート番号を含む。
【００６２】
メモリモジュール３００〜メモリモジュール３３３の入力は、行きクロスバ出力ポートＭＴ０〜行きクロスバ出力ポートＭＴ３からのリクエスト、コマンド、メモリアドレス、ライトデータ（ライト時）、および、戻りクロスバ出力ポート番号を含む。メモリモジュール３００〜メモリモジュール３３３の出力は、リードリクエストに対するリードデータの転送を示すリードデータ転送通知情報、メモリモジュール３００〜メモリモジュール３３３からリードされたリードデータ、ライトリクエストに対するライトデータのメモリモジュール３００〜メモリモジュール３３３のライトの完了を示すライト完了通知情報、および、行きクロスバ出力ポートＭＴ０〜行きクロスバ出力ポートＭＴ３からの戻りクロスバ出力ポート番号を含む。
【００６３】
戻りクロスバ調停回路６０１の入力は、リードデータ転送通知情報、ライト完了通知情報、および、戻りクロスバ出力ポート番号を含む。戻りクロスバ調停回路６０１の出力は、戻りクロスバ４０１の競合調停を実施する戻りクロスバ制御情報を含む。戻りクロスバ制御情報は、たとえば、戻りクロスバ出力ポートＯＴ０〜戻りクロスバ出力ポートＯＴ３へ戻りクロスバ４０１への入力をどのように選択して出力するかを指示する戻りクロスバ選択信号を含む。また、戻りクロスバ調停回路６０１は、出力の競合が発生すると、リードデータ転送通知情報、ライト完了通知情報を待たせる制御を行う。
【００６４】
以上において、戻りクロスバ出力ポート番号は、リクエスト、および、リクエストに対するリードデータ転送通知情報、ライト完了通知情報に付随して、行きクロスバ４００、メモリモジュール３００〜メモリモジュール３３３を経由して戻りクロスバ調停回路６０１まで転送される。
【００６５】
次に、プロセッサ２００からメモリモジュール３０２へのリクエストのアクセスの動作について説明する。
【００６６】
図５は、プロセッサ２００からメモリモジュール３０２へのリクエストのアクセスの動作を示すフローチャートである。
【００６７】
上述のように、データ転送回路１００のレジスタ５００〜レジスタ５０３には、それぞれ、戻りクロスバ出力ポート番号“３”、“２”、“１”、“０”が初期に設定される。
【００６８】
次に、プロセッサ２００は、メモリアドレス（たとえば３２ビット）のたとえば上位２ビット（上位２ビットでなくてもよい）を判定し、データ転送回路１００〜データ転送回路１０３のどれか１つに図４に示す出力情報を出力する。たとえば、メモリアドレスの上位２ビットが、“００”、“０１”、“１０”、“１１”であれば、それぞれ、データ転送回路１００、データ転送回路１０１、データ転送回路１０２、データ転送回路１０３に図４に示す出力情報を出力する（図５ステップＳ１）。ここでは、メモリアドレスの上位２ビットが、“００”であり、プロセッサ２００が、データ転送回路１００にリクエスト、コマンド、メモリアドレス（上記上位２ビットを除く３０ビット）、ライトデータ（コマンドがライトを示す場合）を出力する場合について説明する。
【００６９】
次に、データ転送回路１００は、行きクロスバ入力ポートＩＮ０にリクエスト、コマンド、メモリアドレス（３０ビット）、ライトデータ（ライト時）を入力する。行きクロスバ調停回路６００は、リクエスト、メモリアドレス（３０ビット）うちの２ビットである選択用アドレスを入力し、行きクロスバ制御情報である２ビットの行きクロスバ選択信号を作成し、行きクロスバ出力ポートＭＴ０〜行きクロスバ出力ポートＭＴ３対応に４組出力する（ステップＳ２）。
【００７０】
行きクロスバ選択信号は、行きクロスバ４００への入力を、選択用アドレスが“００”であれば、行きクロスバ出力ポートＭＴ０に出力し、選択用アドレスが“０１”であれば、行きクロスバ出力ポートＭＴ１に出力し、選択用アドレスが“１０”であれば、行きクロスバ出力ポートＭＴ２に出力し、選択用アドレスが“１１”であれば、行きクロスバ出力ポートＭＴ３に出力することを指示する。
【００７１】
ここでは、上記選択用アドレスが、“１０”である。したがって、行きクロスバ４００は、行きクロスバ調停回路６００からの行きクロスバ選択信号にしたがい、行きクロスバ入力ポートＩＮ０に入力されたリクエスト、コマンド、メモリアドレス（選択用アドレスを除く２８ビット）、ライトデータ（ライト時）、および、レジスタ５００からの戻りクロスバ出力ポート番号（“３”）を行きクロスバ出力ポートＭＴ２に出力する（ステップＳ３）。
【００７２】
次に、メモリモジュール３０２は、行きクロスバ出力ポートＭＴ２からのリクエスト、コマンド、メモリアドレス（２８ビット）、ライトデータ（ライト時）、戻りクロスバ出力ポート番号を入力し、コマンドがリードを示していれば（ステップＳ４／ＹＥＳ）、メモリアドレスで指定される領域からデータを読み出し、リードデータとしてリードデータ転送通知情報、戻りクロスバ出力ポート番号と伴に戻りクロスバ入力ポートＭＩ２に出力する（ステップＳ５）。メモリモジュール３０２は、コマンドが、ライトを示していれば（ステップＳ４／ＮＯ）、メモリアドレスで指定される領域にライトデータを書き込み、ライト完了通知情報、戻りクロスバ出力ポート番号を戻りクロスバ入力ポートＭＩ２に出力する（ステップＳ５）。
【００７３】
次に、データ転送回路１００は、戻りクロスバ入力ポートＭＩ２に、リードデータ転送通知情報（リード時）、リードデータ（リード時）、戻りクロスバ出力ポート番号、または、ライト完了通知（ライト時）、戻りクロスバ出力ポート番号を入力する。戻りクロスバ調停回路６０１は、戻りクロスバ入力ポートＭＩ２に、リードデータ転送通知情報（リード時）、リードデータ（リード時）、戻りクロスバ出力ポート番号、または、ライト完了通知（ライト時）、戻りクロスバ出力ポート番号を入力し、戻りクロスバ制御情報である２ビットの戻りクロスバ選択信号を作成し、戻りクロスバ出力ポートＯＴ０〜戻りクロスバ出力ポートＯＴ３対応に４組出力する（ステップＳ７）。
【００７４】
戻りクロスバ選択信号は、戻りクロスバ４０１への入力を、戻りクロスバ出力ポート番号が“０”であれば、戻りクロスバ出力ポートＯＴ０に出力し、戻りクロスバ出力ポート番号が“１”であれば、戻りクロスバ出力ポートＯＴ１に出力し、戻りクロスバ出力ポート番号が“２”であれば、戻りクロスバ出力ポートＯＴ２に出力し、戻りクロスバ出力ポート番号が“３”であれば、戻りクロスバ出力ポートＯＴ３に出力することを指示する。
【００７５】
ここでは、戻りクロスバ出力ポート番号が、“３”である。したがって、戻りクロスバ４０１は、戻りクロスバ調停回路６０１からの戻りクロスバ選択信号にしたがい、戻りクロスバ入力ポートＭＩ２に入力されたリードデータ転送通知情報（リード時）、リードデータ（リード時）、または、ライト完了通知（ライト時）を戻りクロスバ出力ポートＯＴ３に出力する（ステップＳ８）。
【００７６】
次に、プロセッサ２００は、戻りクロスバ出力ポートＯＴ３からの戻りクロスバ入力ポートＭＩ２に入力されたリードデータ転送通知情報（リード時）、リードデータ（リード時）、または、ライト完了通知（ライト時）を入力する（ステップＳ９）。
【００７７】
図２に示す行きクロスバ４００は、存在しなくてもよい。すなわち、行きクロスバ入力ポートＩＮ０〜行きクロスバ入力ポートＩＮ３からの入力情報を行きクロスバ出力ポートＭＴ０〜行きクロスバ出力ポートＭＴ３に出力してもよい。この場合、行き入力ポートＩＮ０〜入力ポートＩＮ３と呼称する。また、行き出力ポートＭＴ０〜行き出力ポートＭＴ３と呼称する。また、戻りクロスバ４００、戻りクロスバ４０１の替わりに、入力情報を選択して出力する選択回路等の論理回路を用いてもよい。この場合、戻りクロスバ出力ポートは、戻り選択回路出力ポートと呼称する。また、戻りクロスバ調停回路６０１の替わりに、戻り選択回路用調停回路となる。
【００７８】
したがって、本発明では、プロセッサ２００〜プロセッサ２０３とデータ転送回路１００（または、データ転送回路１０１、または、データ転送回路１０２、または、データ転送回路１０３）とのポートの接続に種々のバリエーションが可能となる。ＬＳＩ設計において、入力ポートは、入力ピンを割り当てられ、出力ポートは、出力ピンを割り当てられる。したがって、プロセッサ２００〜プロセッサ２０３とデータ転送回路１００〜データ転送回路１０３とのピン間の接続に種々のバリエーションが可能となる。したがって、接続を種々試行することにより、パッケージでの配線の混雑による配線不可を回避することが容易となる。
【００７９】
次に、本発明を実施するための第２の最良の形態について図面を参照して詳細に説明する。
【００８０】
本発明を実施するための第２の最良の形態は、プロセッサ２００〜プロセッサ２０３は、メモリアドレス（たとえば３２ビット）のたとえば上位２ビットを判定せず、３２ビットのメモリアドレスを出力する。データ転送回路１００〜データ転送回路１０３が、たとえば、メモリアドレス（３２ビット）の上位２ビットを判断して、それぞれ、自身で入力する出力情報であるかどうかを判断する。
【００８１】
たとえば、データ転送回路１００〜データ転送回路１０３は、初期に重複しない判定情報を設定される判定フラグを持ち、判定情報と、メモリアドレスの上位２ビットとを比較し、対応すれば、入力情報を処理する構成が可能である。
【００８２】
本発明を実施するための第２の最良の形態は、本発明を実施するための第１の最良の形態に比べて、プロセッサ２００〜プロセッサ２０３の構造が簡単になるという効果を持つ。
【００８３】
次に、本発明を実施するための第３の最良の形態について説明する。
【００８４】
本発明を実施するための第３の最良の形態は、データ転送回路１００が、戻りクロスバ出力ポート番号を、行きクロスバ出力ポートＭＴ０〜行きクロスバ出力ポートＭＴ３に出力せず、直接、戻りクロスバ調停回路６０１に入力する構成を持つ。戻りクロスバ調停回路６０１は、リードデータ転送通知情報、または、ライト完了通知情報と、対応する戻りクロスバ出力ポート番号とから戻りクロスバ制御情報を作成する。
【００８５】
本発明を実施するための第３の最良の形態は、本発明を実施するための第１、第２の最良の形態に比べて、メモリモジュール３００〜メモリモジュール３３３の構成が簡単になるという効果を持つ。
【図面の簡単な説明】
【００８６】
【図１】本発明を実施するための第１の最良の形態の情報処理装置の構成を示すブロック図。
【図２】図１の情報処理装置の詳細ブロック図である。
【図３】図３は、複数のデータ転送回路を含む情報処理装置の構成を示すブロック図。
【図４】図４は、図２、図３の各機能ブロックの入出力を示す説明図。
【図５】本発明を実施するための第１の最良の形態の情報処理装置の動作を示すフローチャート。
【符号の説明】
【００８７】
１００ データ転送回路
１０１ データ転送回路
１０２ データ転送回路
１０３ データ転送回路
２００ プロセッサ
２０１ プロセッサ
２０２ プロセッサ
２０３ プロセッサ
３００ メモリモジュール
３０１ メモリモジュール
３０２ メモリモジュール
３０３ メモリモジュール
３１０ メモリモジュール
３１１ メモリモジュール
３１２ メモリモジュール
３１３ メモリモジュール
３２０ メモリモジュール
３２１ メモリモジュール
３２２ メモリモジュール
３２３ メモリモジュール
３３０ メモリモジュール
３３１ メモリモジュール
３３２ メモリモジュール
３３３ メモリモジュール
４００ 行きクロスバ
４０１ 戻りクロスバ
５００ レジスタ
５０１ レジスタ
５０２ レジスタ
５０３ レジスタ
６００ 行きクロスバ調停回路
６０１ 戻りクロスバ調停回路
７００ データ転送装置
８００ データ処理装置
９００ 情報処理装置
９０１ 情報処理装置
ＩＮ０ 行きクロスバ入力ポート
ＩＮ１ 行きクロスバ入力ポート
ＩＮ２ 行きクロスバ入力ポート
ＩＮ３ 行きクロスバ入力ポート
ＭＴ０ 行きクロスバ出力ポート
ＭＴ１ 行きクロスバ出力ポート
ＭＴ２ 行きクロスバ出力ポート
ＭＴ３ 行きクロスバ出力ポート
ＭＩ０ 戻りクロスバ入力ポート
ＭＩ１ 戻りクロスバ入力ポート
ＭＩ２ 戻りクロスバ入力ポート
ＭＩ３ 戻りクロスバ入力ポート
ＯＴ０ 戻りクロスバ出力ポート
ＯＴ１ 戻りクロスバ出力ポート
ＯＴ２ 戻りクロスバ出力ポート
ＯＴ３ 戻りクロスバ出力ポート
【技術分野】
【０００１】
本発明は、データ転送回路、データ転送回路ＬＳＩ、データ転送装置、データ処理装置、情報処理装置、データ転送方法、データ処理方法、および、情報処理方法に関し、特に、入力ポートと出力ポートとの組み合わせを任意に設定可能とするデータ転送回路、データ転送回路ＬＳＩ、データ転送装置、データ処理装置、情報処理装置、データ転送方法、データ処理方法、および、情報処理方法に関する。
【背景技術】
【０００２】
従来のクロスバを備えるデータ転送回路では、複数のプロセッサの出力が接続される入力ポートと、複数のプロセッサの入力が接続される出力ポートとの組み合わせは固定的であった。たとえば、引用文献１記載の技術では、あるプロセッサからのリクエスト（アドレス）を入力するポートと、そのリクエストに対するリードデータを出力する出力ポートとは、組み合わせが固定的に決まっている。
【０００３】
【特許文献１】特開平１１−３１０７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述した従来の技術の問題点は、複数のプロセッサとデータ転送回路とのポート（すなわち、ＬＳＩ等のポートに対応するピン）の接続に種々のバリエーションが必要であっても、１種のデータ転送回路のＬＳＩでは、実現不可能で、複数種のＬＳＩの開発が必要であった。
【０００５】
たとえば、パッケージ上で配線の混雑等により、複数のプロセッサとデータ転送回路とのポート（ピン）の接続が配線不可の場合があった。このような場合には、パッケージの配線層数を増やす等の製造原価の増加をまねく回避策しか存在しなかった。
【０００６】
その理由は、複数のプロセッサの出力が接続される入力ポート（入力ピン）と、複数のプロセッサの入力が接続される出力ポート（出力ピン）との組み合わせは固定的であるからである。
【０００７】
本発明の目的は、データ転送回路の入力ポート（入力ピン）と出力ポート（出力ピン）との組み合わせを任意に設定可能とし、パッケージ設計等の実装設計において自由度を与え、原価低減を実現することである。
【課題を解決するための手段】
【０００８】
本発明の第１のデータ転送回路は、複数の行きクロスバ入力ポートと、複数の戻りクロスバ出力ポートと、前記戻りクロスバ出力ポートを識別する戻りクロスバ出力ポート識別情報を格納する複数の前記行きクロスバ入力ポート対応のレジスタと、前記行きクロスバ入力ポートから第１の出力情報を入力し、前記戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を外部回路に出力する行きクロスバと、前記外部回路からの前記戻りクロスバ出力ポート識別情報を入力し、前記戻りクロスバ出力ポート識別情報に示される前記戻りクロスバ出力ポートに前記外部回路からの第２の出力情報を出力することを指示する制御情報を出力する戻りクロスバ調停回路と、前記第２の出力情報を入力し、前記制御情報にしたがって前記第２の出力情報を前記戻りクロスバ出力ポートに出力する戻りクロスバとを有することを特徴とする。
【０００９】
本発明の第２のデータ転送回路は、前記第１のデータ転送回路であって、前記第１の出力情報が、「リードを示すコマンド、および、メモリアドレス」、または、「ライトを示すコマンド、メモリアドレス、ライトデータ」を含み、前記第２の出力情報が、「リードデータ転送通知情報、および、リードデータ」、または、「ライト完了通知情報」を含むことを特徴とする。
【００１０】
本発明の第１のデータ転送装置は、１以上の前記第１のデータ転送回路と、前記戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を入力し、前記第１の出力情報に対応する前記戻りクロスバ出力ポート識別情報を付随する前記第２の出力情報を出力する前記外部回路とを有することを特徴とする。
【００１１】
本発明の第２のデータ転送装置は、１以上の前記第２のデータ転送回路と、前記戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を入力し、コマンドがリードを示すと、メモリアドレスにしたがいデータを読み出しリードデータとし、リードデータ転送通知情報、リードデータ、および、付随した前記戻りクロスバ出力ポート識別情報を出力し、コマンドがライトを示すと、メモリアドレスにしたがって、ライトデータを書き込み、ライト完了通知情報、および、付随した前記戻りクロスバ出力ポート識別情報を出力する１以上の前記外部回路であるメモリモジュールとを有することを特徴とする。
【００１２】
本発明の第１のデータ処理装置は、１以上の前記第１のデータ転送回路と、前記データ転送回路に前記第１の出力情報を出力し、前記データ転送回路から前記第２の出力情報を入力する複数の論理回路とを有することを特徴とする。
【００１３】
本発明の第２のデータ処理装置は、１以上の前記第２のデータ転送回路と、前記第２のデータ転送回路に「リクエスト、リードを示すコマンド、および、メモリアドレス」、または、「リクエスト、ライトを示すコマンド、メモリアドレス、ライトデータ」を含む前記第１の出力情報を出力し、「リードデータ転送通知情報、および、リードデータ」、または、「ライト完了通知情報」を含む前記第２の出力情報を入力する複数の論理回路とを有することを特徴とする。
【００１４】
本発明の第１の情報処理装置は、前記第１のデータ処理装置と、前記戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を入力し、前記第１の出力情報に対応する前記戻りクロスバ出力ポート識別情報を付随する前記第２の出力情報を出力する前記外部回路とを有することを特徴とする。
【００１５】
本発明の第２の情報処理装置は、前記第２のデータ処理装置と、前記戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を入力し、コマンドがリードを示すと、メモリアドレスにしたがいデータを読み出しリードデータとし、リードデータ転送通知情報、リードデータ、および、付随した前記戻りクロスバ出力ポート識別情報を出力し、コマンドがライトを示すと、メモリアドレスにしたがって、ライトデータを書き込み、ライト完了通知情報、および、付随した前記戻りクロスバ出力ポート識別情報を出力する１以上の前記外部回路であるメモリモジュールとを有することを特徴とする。
【００１６】
本発明の第３のデータ転送回路は、複数の行きクロスバ入力ポートと、複数の戻りクロスバ出力ポートと、判定情報を格納する判定フラグと、前記戻りクロスバ出力ポートを識別する戻りクロスバ出力ポート識別情報を格納する複数の前記行きクロスバ入力ポート対応のレジスタと、前記行きクロスバ入力ポートからの第１の出力情報の一部と前記判定情報とが対応すれば、前記行きクロスバ入力ポートから第１の出力情報を入力し、前記戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を外部回路に出力する行きクロスバと、前記外部回路からの前記戻りクロスバ出力ポート識別情報を入力し、前記戻りクロスバ出力ポート識別情報に示される前記戻りクロスバ出力ポートに前記外部回路からの第２の出力情報を出力することを指示する制御情報を出力する戻りクロスバ調停回路と、前記第２の出力情報を入力し、前記制御情報にしたがって前記第２の出力情報を前記戻りクロスバ出力ポートに出力する戻りクロスバとを有することを特徴とする。
【００１７】
本発明の第３のデータ転送装置は、１以上の前記第３のデータ転送回路と、前記戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を入力し、前記第１の出力情報に対応する前記戻りクロスバ出力ポート識別情報を付随する前記第２の出力情報を出力する前記外部回路と、を有することを特徴とする。
【００１８】
本発明の第３のデータ処理装置は、１以上の前記第３のデータ転送回路と、前記データ転送回路に前記データ転送回路に前記第１の出力情報を出力し、前記データ転送回路から前記第２の出力情報を入力する複数の論理回路とを有することを特徴とする。
【００１９】
本発明の第３の情報処理装置は、前記第３のデータ処理装置と、前記戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を入力し、前記第１の出力情報に対応する前記戻りクロスバ出力ポート識別情報を付随する前記第２の出力情報を出力する前記外部回路とを有することを特徴とする。
【００２０】
本発明の第４のデータ処理装置は、前記第１、第２、または、第３のデータ処理装置であって、前記論理回路がプロセッサであることを特徴とする。
【００２１】
本発明の第４の情報処理装置は、前記第１、第２、または、第３の情報処理装置であって、前記論理回路がプロセッサであることを特徴とする。
【００２２】
本発明のデータ転送回路ＬＳＩは、複数の行きクロスバ入力ポートに割り当てられる入力ピンと、複数の戻りクロスバ出力ポートに割り当てられる出力ピンと、前記戻りクロスバ出力ポートを識別する戻りクロスバ出力ポート識別情報を格納する複数の前記行きクロスバ入力ポート対応のレジスタと、前記行きクロスバ入力ポートから第１の出力情報を入力し、前記戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を外部回路に出力する行きクロスバと、前記外部回路からの前記戻りクロスバ出力ポート識別情報を入力し、前記戻りクロスバ出力ポート識別情報に示される前記戻りクロスバ出力ポートに前記外部回路からの第２の出力情報を出力することを指示する制御情報を出力する戻りクロスバ調停回路と、前記第２の出力情報を入力し、前記制御情報にしたがって前記第２の出力情報を前記戻りクロスバ出力ポートに出力する戻りクロスバとを有することを特徴とする。
【００２３】
本発明の第５のデータ処理装置は、前記の１以上の前記データ転送回路ＬＳＩと、前記データ転送回路ＬＳＩに前記第１の出力情報を出力し、前記データ転送ＬＳＩから前記第２の出力情報を入力する複数の論理回路とを有することを特徴とする。
【００２４】
本発明の第５の情報処理装置は、前記第５のデータ処理装置と、前記戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を入力し、前記第１の出力情報に対応する前記戻りクロスバ出力ポート識別情報を付随する前記第２の出力情報を出力する前記外部回路とを有することを特徴とする。
【００２５】
本発明の第４のデータ転送回路は、複数の行き入力ポートと、複数の戻り選択回路出力ポートと、前記戻り選択回路出力ポートを識別する戻り選択回路出力ポート識別情報を格納する複数の前記行き入力ポート対応のレジスタと、前記行き入力ポートから第１の出力情報を入力し、前記第１の出力情報を外部回路に出力する行き出力ポートと、前記外部回路からの前記戻り選択回路出力ポート識別情報を入力し、前記戻り選択回路出力ポート識別情報に示される前記戻り選択回路出力ポートに前記外部回路からの第２の出力情報を出力することを指示する制御情報を出力する戻り選択回路用調停回路と、前記第２の出力情報を入力し、前記制御情報にしたがって前記第２の出力情報を前記戻り選択回路出力ポートに出力する戻り選択回路とを有することを特徴とする。
【００２６】
本発明の第６のデータ処理装置は、１以上の前記第４のデータ転送回路と、前記第４のデータ転送回路に前記第１の出力情報を出力し、前記第４のデータ転送回路から前記第２の出力情報を入力する複数の論理回路とを有することを特徴とする。
【００２７】
本発明の第６の情報処理装置は、前記第６のデータ処理装置と、前記戻り選択回路出力ポート識別情報を付随する前記第１の出力情報を入力し、前記第１の出力情報に対応する前記戻り選択回路出力ポート識別情報を付随する前記第２の出力情報を出力する前記外部回路とを有することを特徴とする。
【００２８】
本発明のデータ転送方法は、前記行きクロスバ入力ポートから第１の出力情報を行きクロスバに入力する第１の手順と、戻りクロスバ出力ポートを識別する前記行きクロスバ入力ポート対応の戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を前記行きクロスバから外部回路に出力する第２の手順と、前記外部回路からの前記戻りクロスバ出力ポート識別情報に示される戻りクロスバ出力ポートに前記外部回路からの第２の出力情報を出力することを指示する制御情報を作成する第３の手順と、前記外部回路から戻りクロスバに前記第２の出力情報を入力する第４の手順と、前記制御情報にしたがって前記第２の出力情報を前記戻りクロスバから前記戻りクロスバ出力ポートに出力する第５の手順と、を含むことを特徴とする。
【００２９】
本発明のデータ処理方法は、前記第１〜第５の手順と、前記第１の出力情報を論理回路から出力する第６の手順と、前記第２の出力情報を前記論理回路に入力する第７の手順とを含むことを特徴とする。
【００３０】
本発明の情報処理方法は、前記第１〜第７の手順と、戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を前記外部回路に入力する第８の手順と、前記第１の出力情報に対応する前記戻りクロスバ出力ポート識別情報を付随する前記第２の出力情報を前記外部回路から出力する第９の手順とを含むことを特徴とする。
【発明の効果】
【００３１】
本発明の効果は、複数のプロセッサとデータ転送回路とのポートの接続に種々のバリエーションが可能となることである。
【００３２】
その理由は、複数のプロセッサの出力が接続される入力ポートと、複数のプロセッサの入力が接続される出力ポートとの組み合わせが可変となるからである。
【発明を実施するための最良の形態】
【００３３】
次に、本発明を実施するための第１の最良の形態について図面を参照して詳細に説明する。
【００３４】
図１は、本発明を実施するための第１の最良の形態の情報処理装置９００の構成を示すブロック図である。
【００３５】
図１を参照すると、情報処理装置９００は、データ転送回路１００と、プロセッサ２００、プロセッサ２０１、プロセッサ２０２、プロセッサ２０３（同一構成でなくても可）と、メモリモジュール３００、メモリモジュール３０１、メモリモジュール３０２、メモリモジュール３０３とを含む。プロセッサ２００〜プロセッサ２０３は、４台としたが、複数であればよい。また、メモリモジュール３００〜メモリモジュール３０３は、１台以上であればよいが、プロセッサ２００〜プロセッサ２０３の台数と同一であれば、各メモリモジュール３００〜メモリモジュール３０３から同時にリードデータが出力できるので、高性能である。
【００３６】
データ転送回路１００と、メモリモジュール３００〜メモリモジュール３０３とをまとめてデータ転送装置７００と呼称する。また、データ転送回路１００と、プロセッサ２００〜プロセッサ２０３とをまとめてデータ処理装置８００と呼称する。
【００３７】
メモリモジュール３００〜メモリモジュール３０３は、たとえば、ランダムアクセスメモリ、制御回路等を含んで構成される。メモリ全体が、ある容量で分割され、異なるアドレスが付与され、分割された各々が同時にアクセス可能なメモリモジュール３００〜メモリモジュール３０３となる。メモリモジュール３００〜メモリモジュール３０３は、必ずしも同一容量でなくてもよいが、同一容量であると制御が容易である。データ転送回路１００は、たとえば、プロセッサ２００〜プロセッサ２０３の出力からのメモリアドレスの一部である２ビットによりメモリモジュール３００〜メモリモジュール３０３のどれにアクセスするかを決定する。
【００３８】
図１では、データ転送回路１００に接続されるのはメモリモジュール３００〜メモリモジュール３０３としたが、種々の機能を持つ外部回路でもよい。また、プロセッサ２００〜プロセッサ２０３は、種々の論理回路でもよい。
【００３９】
図２は、図１の情報処理装置９００の詳細ブロック図である。
【００４０】
図２を参照すると、データ転送回路１００は、プロセッサ２００〜プロセッサ２０３の出力それぞれに接続される行きクロスバ入力ポートＩＮ０、行きクロスバ入力ポートＩＮ１、行きクロスバ入力ポートＩＮ２、行きクロスバ入力ポートＩＮ３と、レジスタ５００、レジスタ５０１、レジスタ５０２、レジスタ５０３と、行きクロスバ調停回路６００と、行きクロスバ４００と、メモリモジュール３００〜メモリモジュール３０３の入力それぞれに接続される行きクロスバ出力ポートＭＴ０、行きクロスバ出力ポートＭＴ１、行きクロスバ出力ポートＭＴ２、行きクロスバ出力ポートＭＴ３と、メモリモジュール３００〜メモリモジュール３０３の出力それぞれに接続される戻りクロスバ入力ポートＭＩ０、戻りクロスバ入力ポートＭＩ１、戻りクロスバ入力ポートＭＩ２、戻りクロスバ入力ポートＭＩ３と、戻りクロスバ調停回路６０１と、戻りクロスバ４０１と、プロセッサ２０３〜プロセッサ２００の入力それぞれに接続される戻りクロスバ出力ポートＯＴ０、戻りクロスバ出力ポートＯＴ１、戻りクロスバ出力ポートＯＴ２、戻りクロスバ出力ポートＯＴ３とを含む。すべてのポートは、ＬＳＩ等のピンに割り当てられる。
【００４１】
戻りクロスバ出力ポートＯＴ０〜戻りクロスバ出力ポートＯＴ３には、戻りクロスバ出力ポート番号が重複しないように付与される。たとえば、戻りクロスバ出力ポートＯＴ０〜戻りクロスバ出力ポートＯＴ３それぞれには、戻りクロスバ出力ポート番号“０”、“１”、“２”、“３”（番号でなくても、戻りクロスバ出力ポートＯＴ０〜戻りクロスバ出力ポートＯＴ３が識別できる戻りクロスバ出力ポート識別情報であればよい）が付与される。
【００４２】
レジスタ５００〜レジスタ５０３は、それぞれ、行きクロスバ入力ポートＩＮ０〜行きクロスバ入力ポートＩＮ３に対応しており、システム立ち上げ時のスキャン入力等の初期設定によりそれぞれ戻りクロスバ出力ポート番号が重複しないように設定される。
【００４３】
行きクロスバ４００の入力は、行きクロスバ入力ポートＩＮ０〜行きクロスバ入力ポートＩＮ３、レジスタ５００〜レジスタ５０３に接続され、行きクロスバ４００の出力は、行きクロスバ出力ポートＭＴ０〜行きクロスバ出力ポートＭＴ３に接続される。また、行きクロスバ４００は、たとえば、行きクロスバ出力ポートＭＴ０〜行きクロスバ出力ポートＭＴ３対応に独立した選択回路を含む構成である。
【００４４】
行きクロスバ調停回路６００は、行きクロスバ入力ポートＩＮ０〜行きクロスバ入力ポートＩＮ３から入力したメモリアクセスアドレスの一部を用いて、行きクロスバ４００の競合調停を行う。また、行きクロスバ調停回路６００は、行きクロスバ４００から、行きクロスバ出力ポートＭＴ０〜行きクロスバ出力ポートＭＴ３に同時に出力可能なように制御を行う。
【００４５】
戻りクロスバ４０１の入力は、戻りクロスバ入力ポートＭＩ０〜戻りクロスバ入力ポートＭＩ３に接続され、戻りクロスバ４０１の出力は、戻りクロスバ出力ポートＯＴ０〜戻りクロスバ出力ポートＯＴ３に接続される。また、戻りクロスバ４０１は、たとえば、戻りクロスバ出力ポートＯＴ０〜戻りクロスバ出力ポートＯＴ３対応に独立した選択回路を含む構成である。
【００４６】
戻りクロスバ調停回路６０１は、戻りクロスバ入力ポートＭＩ０〜戻りクロスバ入力ポートＭＩ３から入力した戻りクロスバ出力ポート番号を用いて、戻りクロスバ４０１の競合調停を行う。また、戻りクロスバ調停回路６０１は、戻りクロスバ４０１から、戻りクロスバ出力ポートＯＴ０〜戻りクロスバ出力ポートＯＴ３に同時に出力可能なように制御を行う。
【００４７】
戻りクロスバ出力ポートＯＴ０、戻りクロスバ出力ポートＯＴ１、戻りクロスバ出力ポートＯＴ２、戻りクロスバ出力ポートＯＴ３は、それぞれ、プロセッサ２０３、プロセッサ２０２、プロセッサ２０１、プロセッサ２００の入力に接続される。
【００４８】
以上のように、プロセッサ２００〜プロセッサ２０３は、それぞれ、行きクロスバ入力ポートＩＮ０〜行きクロスバ入力ポートＩＮ３に接続される。また、行きクロスバ入力ポートＩＮ０〜行きクロスバ入力ポートＩＮ３に対応するレジスタ５００〜レジスタ５０３には、たとえば、それぞれ、戻りクロスバ出力ポート番号“３”、“２”、“１”、“０”が設定される。すなわち、プロセッサ２００、プロセッサ２０１、プロセッサ２０２、プロセッサ２０３からのリクエストには、それぞれ、戻りクロスバ出力ポート番号“３”、“２”、“１”、“０”が対応し、付随する。したがって、戻りクロスバ出力ポートＯＴ０、戻りクロスバ出力ポートＯＴ１、戻りクロスバ出力ポートＯＴ２、戻りクロスバ出力ポートＯＴ３には、それぞれ、対応するプロセッサ２０３、プロセッサ２０２、プロセッサ２０１、プロセッサ２００の入力が接続される。
【００４９】
レジスタ５００〜レジスタ５０３への戻りクロスバ出力ポート番号の設定は、可変である。たとえば、レジスタ５００〜レジスタ５０３にそれぞれ、戻りクロスバ出力ポート番号“０”、“１”、“２”、“３”が設定可能である。また、プロセッサ２００〜プロセッサ２０３の出力と、行きクロスバ入力ポートＩＮ０〜行きクロスバ入力ポートＩＮ３との接続も可変である。たとえば、行きクロスバ入力ポートＩＮ０〜行きクロスバ入力ポートＩＮ３にそれぞれ、プロセッサ２０３、プロセッサ２０２、プロセッサ２０１、プロセッサ２００の出力が接続可能である。また、プロセッサ２００〜プロセッサ２０３の入力と、戻りクロスバ出力ポートＯＴ０〜戻りクロスバ出力ポートＯＴ３との接続も可変である。しかし、プロセッサ２００〜プロセッサ２０３の入力は、それぞれ、プロセッサ２００〜プロセッサ２０３に対応する戻りクロスバ出力ポート番号を持つ戻りクロスバ出力ポートＯＴ０〜戻りクロスバ出力ポートＯＴ３に接続されなければならない。
【００５０】
図３は、複数のデータ転送回路１００〜データ転送回路１０３を含む情報処理装置９０１の構成を示すブロック図である。
【００５１】
図３を参照すると、情報処理装置９０１は、プロセッサ２００〜プロセッサ２０３と、データ転送回路１００、データ転送回路１０１、データ転送回路１０２、データ転送回路１０３と、メモリモジュール３００〜メモリモジュール３０３、メモリモジュール３１０、メモリモジュール３１１、メモリモジュール３１２、メモリモジュール３１３、メモリモジュール３２０、メモリモジュール３２１、メモリモジュール３２２、メモリモジュール３２３、メモリモジュール３３０、メモリモジュール３３１、メモリモジュール３３２、メモリモジュール３３３とを含む。
【００５２】
データ転送回路１００の行きクロスバ入力ポートＩＮ０〜行きクロスバ入力ポートＩＮ３には、それぞれ、プロセッサ２００、プロセッサ２０１、プロセッサ２０２、プロセッサ２０３の出力が接続される。戻りクロスバ出力ポートＯＴ０〜戻りクロスバ出力ポートＯＴ３には、それぞれ、プロセッサ２０３、プロセッサ２０２、プロセッサ２０１、プロセッサ２００の入力が接続される。
【００５３】
データ転送回路１０１の行きクロスバ入力ポートＩＮ０〜行きクロスバ入力ポートＩＮ３には、それぞれ、プロセッサ２０１、プロセッサ２０１、プロセッサ２０２、プロセッサ２０３の出力が接続される。戻りクロスバ出力ポートＯＴ０〜戻りクロスバ出力ポートＯＴ３には、それぞれ、プロセッサ２００、プロセッサ２０３、プロセッサ２０２、プロセッサ２０１の入力が接続される。
【００５４】
データ転送回路１０２の行きクロスバ入力ポートＩＮ０〜行きクロスバ入力ポートＩＮ３には、それぞれ、プロセッサ２０２、プロセッサ２０３、プロセッサ２００、プロセッサ２０１の出力が接続される。戻りクロスバ出力ポートＯＴ０〜戻りクロスバ出力ポートＯＴ３には、それぞれ、プロセッサ２０１、プロセッサ２００、プロセッサ２０３、プロセッサ２０２の入力が接続される。
【００５５】
データ転送回路１０３の行きクロスバ入力ポートＩＮ０〜行きクロスバ入力ポートＩＮ３には、それぞれ、プロセッサ２０３、プロセッサ２００、プロセッサ２０１、プロセッサ２０２の出力が接続される。戻りクロスバ出力ポートＯＴ０〜戻りクロスバ出力ポートＯＴ３には、それぞれ、プロセッサ２０２、プロセッサ２０１、プロセッサ２００、プロセッサ２０３の入力が接続される。
【００５６】
次に、本発明を実施するための第１の最良の形態の動作について図面を参照して説明する。
【００５７】
図４は、図２、図３の各機能ブロックの入出力を示す説明図である。
【００５８】
図４を参照すると、プロセッサ２００〜プロセッサ２０３の出力は、リクエスト、リクエストの内容を示すコマンド（リードリクエスト、ライトリクエストの区別）、メモリモジュール３００〜メモリモジュール３３３のアドレスであるメモリメモリアドレス、ライトリクエストの場合のライトデータを含む。プロセッサ２００〜プロセッサ２０３の入力は、リードリクエストに対するリードデータの転送を通知するリードデータ転送通知情報、リードリクエストに対するメモリモジュール３００〜メモリモジュール３３３からのリードデータ、ライトリクエストに対するライト完了通知情報を含む。
【００５９】
レジスタ５００〜レジスタ５０３の出力は、戻りクロスバの出力ポート番号である。図３に示す接続では、データ転送回路１００のレジスタ５００〜レジスタ５０３には、それぞれ、戻りクロスバ出力ポート番号“３”、“２”、“１”、“０”が設定される。データ転送回路１０１のレジスタ５００〜レジスタ５０３には、それぞれ、戻りクロスバ出力ポート番号“０”、“３”、“２”、“１”が設定される。データ転送回路１０２のレジスタ５００〜レジスタ５０３には、それぞれ、戻りクロスバ出力ポート番号“１”、“０”、“３”、“２”が設定される。データ転送回路１０３のレジスタ５００〜レジスタ５０３には、それぞれ、戻りクロスバ出力ポート番号“２”、“１”、“０”“３”が設定される。
【００６０】
行きクロスバ調停回路６００の入力は、リクエスト、メモリアドレスの一部（たとえば、２ビット）を含む。行きクロスバ調停回路６００の出力は、行きクロスバ４００の競合調停を実施する行きクロスバ制御情報を含む。行きクロスバ制御情報は、たとえば、行きクロスバ出力ポートＭＴ０〜行きクロスバ出力ポートＭＴ３へ行きクロスバ４００への入力をどのように選択して出力するかを指示する行きクロスバ選択信号を含む。また、行きクロスバ調停回路６００は、出力の競合が発生すると、リクエストを待たせる制御を行う。
【００６１】
行きクロスバ４００の入力は、行きクロスバ入力ポートＩＮ０〜行きクロスバ入力ポートＩＮ３からのリクエスト、コマンド、メモリアドレス、ライトデータ（ライト時）、レジスタ５００〜レジスタ５０３からの戻りクロスバ出力ポート番号、および、行きクロスバ調停回路６００からの行きクロスバ制御情報を含む。行きクロスバ４００の出力は、リクエスト、コマンド、メモリアドレス、ライトデータ（ライト時）、レジスタ５００〜レジスタ５０３からの戻りクロスバ出力ポート番号を含む。
【００６２】
メモリモジュール３００〜メモリモジュール３３３の入力は、行きクロスバ出力ポートＭＴ０〜行きクロスバ出力ポートＭＴ３からのリクエスト、コマンド、メモリアドレス、ライトデータ（ライト時）、および、戻りクロスバ出力ポート番号を含む。メモリモジュール３００〜メモリモジュール３３３の出力は、リードリクエストに対するリードデータの転送を示すリードデータ転送通知情報、メモリモジュール３００〜メモリモジュール３３３からリードされたリードデータ、ライトリクエストに対するライトデータのメモリモジュール３００〜メモリモジュール３３３のライトの完了を示すライト完了通知情報、および、行きクロスバ出力ポートＭＴ０〜行きクロスバ出力ポートＭＴ３からの戻りクロスバ出力ポート番号を含む。
【００６３】
戻りクロスバ調停回路６０１の入力は、リードデータ転送通知情報、ライト完了通知情報、および、戻りクロスバ出力ポート番号を含む。戻りクロスバ調停回路６０１の出力は、戻りクロスバ４０１の競合調停を実施する戻りクロスバ制御情報を含む。戻りクロスバ制御情報は、たとえば、戻りクロスバ出力ポートＯＴ０〜戻りクロスバ出力ポートＯＴ３へ戻りクロスバ４０１への入力をどのように選択して出力するかを指示する戻りクロスバ選択信号を含む。また、戻りクロスバ調停回路６０１は、出力の競合が発生すると、リードデータ転送通知情報、ライト完了通知情報を待たせる制御を行う。
【００６４】
以上において、戻りクロスバ出力ポート番号は、リクエスト、および、リクエストに対するリードデータ転送通知情報、ライト完了通知情報に付随して、行きクロスバ４００、メモリモジュール３００〜メモリモジュール３３３を経由して戻りクロスバ調停回路６０１まで転送される。
【００６５】
次に、プロセッサ２００からメモリモジュール３０２へのリクエストのアクセスの動作について説明する。
【００６６】
図５は、プロセッサ２００からメモリモジュール３０２へのリクエストのアクセスの動作を示すフローチャートである。
【００６７】
上述のように、データ転送回路１００のレジスタ５００〜レジスタ５０３には、それぞれ、戻りクロスバ出力ポート番号“３”、“２”、“１”、“０”が初期に設定される。
【００６８】
次に、プロセッサ２００は、メモリアドレス（たとえば３２ビット）のたとえば上位２ビット（上位２ビットでなくてもよい）を判定し、データ転送回路１００〜データ転送回路１０３のどれか１つに図４に示す出力情報を出力する。たとえば、メモリアドレスの上位２ビットが、“００”、“０１”、“１０”、“１１”であれば、それぞれ、データ転送回路１００、データ転送回路１０１、データ転送回路１０２、データ転送回路１０３に図４に示す出力情報を出力する（図５ステップＳ１）。ここでは、メモリアドレスの上位２ビットが、“００”であり、プロセッサ２００が、データ転送回路１００にリクエスト、コマンド、メモリアドレス（上記上位２ビットを除く３０ビット）、ライトデータ（コマンドがライトを示す場合）を出力する場合について説明する。
【００６９】
次に、データ転送回路１００は、行きクロスバ入力ポートＩＮ０にリクエスト、コマンド、メモリアドレス（３０ビット）、ライトデータ（ライト時）を入力する。行きクロスバ調停回路６００は、リクエスト、メモリアドレス（３０ビット）うちの２ビットである選択用アドレスを入力し、行きクロスバ制御情報である２ビットの行きクロスバ選択信号を作成し、行きクロスバ出力ポートＭＴ０〜行きクロスバ出力ポートＭＴ３対応に４組出力する（ステップＳ２）。
【００７０】
行きクロスバ選択信号は、行きクロスバ４００への入力を、選択用アドレスが“００”であれば、行きクロスバ出力ポートＭＴ０に出力し、選択用アドレスが“０１”であれば、行きクロスバ出力ポートＭＴ１に出力し、選択用アドレスが“１０”であれば、行きクロスバ出力ポートＭＴ２に出力し、選択用アドレスが“１１”であれば、行きクロスバ出力ポートＭＴ３に出力することを指示する。
【００７１】
ここでは、上記選択用アドレスが、“１０”である。したがって、行きクロスバ４００は、行きクロスバ調停回路６００からの行きクロスバ選択信号にしたがい、行きクロスバ入力ポートＩＮ０に入力されたリクエスト、コマンド、メモリアドレス（選択用アドレスを除く２８ビット）、ライトデータ（ライト時）、および、レジスタ５００からの戻りクロスバ出力ポート番号（“３”）を行きクロスバ出力ポートＭＴ２に出力する（ステップＳ３）。
【００７２】
次に、メモリモジュール３０２は、行きクロスバ出力ポートＭＴ２からのリクエスト、コマンド、メモリアドレス（２８ビット）、ライトデータ（ライト時）、戻りクロスバ出力ポート番号を入力し、コマンドがリードを示していれば（ステップＳ４／ＹＥＳ）、メモリアドレスで指定される領域からデータを読み出し、リードデータとしてリードデータ転送通知情報、戻りクロスバ出力ポート番号と伴に戻りクロスバ入力ポートＭＩ２に出力する（ステップＳ５）。メモリモジュール３０２は、コマンドが、ライトを示していれば（ステップＳ４／ＮＯ）、メモリアドレスで指定される領域にライトデータを書き込み、ライト完了通知情報、戻りクロスバ出力ポート番号を戻りクロスバ入力ポートＭＩ２に出力する（ステップＳ５）。
【００７３】
次に、データ転送回路１００は、戻りクロスバ入力ポートＭＩ２に、リードデータ転送通知情報（リード時）、リードデータ（リード時）、戻りクロスバ出力ポート番号、または、ライト完了通知（ライト時）、戻りクロスバ出力ポート番号を入力する。戻りクロスバ調停回路６０１は、戻りクロスバ入力ポートＭＩ２に、リードデータ転送通知情報（リード時）、リードデータ（リード時）、戻りクロスバ出力ポート番号、または、ライト完了通知（ライト時）、戻りクロスバ出力ポート番号を入力し、戻りクロスバ制御情報である２ビットの戻りクロスバ選択信号を作成し、戻りクロスバ出力ポートＯＴ０〜戻りクロスバ出力ポートＯＴ３対応に４組出力する（ステップＳ７）。
【００７４】
戻りクロスバ選択信号は、戻りクロスバ４０１への入力を、戻りクロスバ出力ポート番号が“０”であれば、戻りクロスバ出力ポートＯＴ０に出力し、戻りクロスバ出力ポート番号が“１”であれば、戻りクロスバ出力ポートＯＴ１に出力し、戻りクロスバ出力ポート番号が“２”であれば、戻りクロスバ出力ポートＯＴ２に出力し、戻りクロスバ出力ポート番号が“３”であれば、戻りクロスバ出力ポートＯＴ３に出力することを指示する。
【００７５】
ここでは、戻りクロスバ出力ポート番号が、“３”である。したがって、戻りクロスバ４０１は、戻りクロスバ調停回路６０１からの戻りクロスバ選択信号にしたがい、戻りクロスバ入力ポートＭＩ２に入力されたリードデータ転送通知情報（リード時）、リードデータ（リード時）、または、ライト完了通知（ライト時）を戻りクロスバ出力ポートＯＴ３に出力する（ステップＳ８）。
【００７６】
次に、プロセッサ２００は、戻りクロスバ出力ポートＯＴ３からの戻りクロスバ入力ポートＭＩ２に入力されたリードデータ転送通知情報（リード時）、リードデータ（リード時）、または、ライト完了通知（ライト時）を入力する（ステップＳ９）。
【００７７】
図２に示す行きクロスバ４００は、存在しなくてもよい。すなわち、行きクロスバ入力ポートＩＮ０〜行きクロスバ入力ポートＩＮ３からの入力情報を行きクロスバ出力ポートＭＴ０〜行きクロスバ出力ポートＭＴ３に出力してもよい。この場合、行き入力ポートＩＮ０〜入力ポートＩＮ３と呼称する。また、行き出力ポートＭＴ０〜行き出力ポートＭＴ３と呼称する。また、戻りクロスバ４００、戻りクロスバ４０１の替わりに、入力情報を選択して出力する選択回路等の論理回路を用いてもよい。この場合、戻りクロスバ出力ポートは、戻り選択回路出力ポートと呼称する。また、戻りクロスバ調停回路６０１の替わりに、戻り選択回路用調停回路となる。
【００７８】
したがって、本発明では、プロセッサ２００〜プロセッサ２０３とデータ転送回路１００（または、データ転送回路１０１、または、データ転送回路１０２、または、データ転送回路１０３）とのポートの接続に種々のバリエーションが可能となる。ＬＳＩ設計において、入力ポートは、入力ピンを割り当てられ、出力ポートは、出力ピンを割り当てられる。したがって、プロセッサ２００〜プロセッサ２０３とデータ転送回路１００〜データ転送回路１０３とのピン間の接続に種々のバリエーションが可能となる。したがって、接続を種々試行することにより、パッケージでの配線の混雑による配線不可を回避することが容易となる。
【００７９】
次に、本発明を実施するための第２の最良の形態について図面を参照して詳細に説明する。
【００８０】
本発明を実施するための第２の最良の形態は、プロセッサ２００〜プロセッサ２０３は、メモリアドレス（たとえば３２ビット）のたとえば上位２ビットを判定せず、３２ビットのメモリアドレスを出力する。データ転送回路１００〜データ転送回路１０３が、たとえば、メモリアドレス（３２ビット）の上位２ビットを判断して、それぞれ、自身で入力する出力情報であるかどうかを判断する。
【００８１】
たとえば、データ転送回路１００〜データ転送回路１０３は、初期に重複しない判定情報を設定される判定フラグを持ち、判定情報と、メモリアドレスの上位２ビットとを比較し、対応すれば、入力情報を処理する構成が可能である。
【００８２】
本発明を実施するための第２の最良の形態は、本発明を実施するための第１の最良の形態に比べて、プロセッサ２００〜プロセッサ２０３の構造が簡単になるという効果を持つ。
【００８３】
次に、本発明を実施するための第３の最良の形態について説明する。
【００８４】
本発明を実施するための第３の最良の形態は、データ転送回路１００が、戻りクロスバ出力ポート番号を、行きクロスバ出力ポートＭＴ０〜行きクロスバ出力ポートＭＴ３に出力せず、直接、戻りクロスバ調停回路６０１に入力する構成を持つ。戻りクロスバ調停回路６０１は、リードデータ転送通知情報、または、ライト完了通知情報と、対応する戻りクロスバ出力ポート番号とから戻りクロスバ制御情報を作成する。
【００８５】
本発明を実施するための第３の最良の形態は、本発明を実施するための第１、第２の最良の形態に比べて、メモリモジュール３００〜メモリモジュール３３３の構成が簡単になるという効果を持つ。
【図面の簡単な説明】
【００８６】
【図１】本発明を実施するための第１の最良の形態の情報処理装置の構成を示すブロック図。
【図２】図１の情報処理装置の詳細ブロック図である。
【図３】図３は、複数のデータ転送回路を含む情報処理装置の構成を示すブロック図。
【図４】図４は、図２、図３の各機能ブロックの入出力を示す説明図。
【図５】本発明を実施するための第１の最良の形態の情報処理装置の動作を示すフローチャート。
【符号の説明】
【００８７】
１００ データ転送回路
１０１ データ転送回路
１０２ データ転送回路
１０３ データ転送回路
２００ プロセッサ
２０１ プロセッサ
２０２ プロセッサ
２０３ プロセッサ
３００ メモリモジュール
３０１ メモリモジュール
３０２ メモリモジュール
３０３ メモリモジュール
３１０ メモリモジュール
３１１ メモリモジュール
３１２ メモリモジュール
３１３ メモリモジュール
３２０ メモリモジュール
３２１ メモリモジュール
３２２ メモリモジュール
３２３ メモリモジュール
３３０ メモリモジュール
３３１ メモリモジュール
３３２ メモリモジュール
３３３ メモリモジュール
４００ 行きクロスバ
４０１ 戻りクロスバ
５００ レジスタ
５０１ レジスタ
５０２ レジスタ
５０３ レジスタ
６００ 行きクロスバ調停回路
６０１ 戻りクロスバ調停回路
７００ データ転送装置
８００ データ処理装置
９００ 情報処理装置
９０１ 情報処理装置
ＩＮ０ 行きクロスバ入力ポート
ＩＮ１ 行きクロスバ入力ポート
ＩＮ２ 行きクロスバ入力ポート
ＩＮ３ 行きクロスバ入力ポート
ＭＴ０ 行きクロスバ出力ポート
ＭＴ１ 行きクロスバ出力ポート
ＭＴ２ 行きクロスバ出力ポート
ＭＴ３ 行きクロスバ出力ポート
ＭＩ０ 戻りクロスバ入力ポート
ＭＩ１ 戻りクロスバ入力ポート
ＭＩ２ 戻りクロスバ入力ポート
ＭＩ３ 戻りクロスバ入力ポート
ＯＴ０ 戻りクロスバ出力ポート
ＯＴ１ 戻りクロスバ出力ポート
ＯＴ２ 戻りクロスバ出力ポート
ＯＴ３ 戻りクロスバ出力ポート
【特許請求の範囲】
【請求項１】
複数の行きクロスバ入力ポートと、複数の戻りクロスバ出力ポートと、前記戻りクロスバ出力ポートを識別する戻りクロスバ出力ポート識別情報を格納する複数の前記行きクロスバ入力ポート対応のレジスタと、前記行きクロスバ入力ポートから第１の出力情報を入力し、前記戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を外部回路に出力する行きクロスバと、前記外部回路からの前記戻りクロスバ出力ポート識別情報を入力し、前記戻りクロスバ出力ポート識別情報に示される前記戻りクロスバ出力ポートに前記外部回路からの第２の出力情報を出力することを指示する制御情報を出力する戻りクロスバ調停回路と、前記第２の出力情報を入力し、前記制御情報にしたがって前記第２の出力情報を前記戻りクロスバ出力ポートに出力する戻りクロスバとを有することを特徴とするデータ転送回路。
【請求項２】
前記第１の出力情報が、「リードを示すコマンド、および、メモリアドレス」、または、「ライトを示すコマンド、メモリアドレス、ライトデータ」を含み、前記第２の出力情報が、「リードデータ転送通知情報、および、リードデータ」、または、「ライト完了通知情報」を含むことを特徴とする請求項１記載のデータ転送回路。
【請求項３】
請求項１記載の１以上のデータ転送回路と、前記戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を入力し、前記第１の出力情報に対応する前記戻りクロスバ出力ポート識別情報を付随する前記第２の出力情報を出力する前記外部回路とを有することを特徴とするデータ転送装置。
【請求項４】
請求項２記載の１以上のデータ転送回路と、前記戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を入力し、コマンドがリードを示すと、メモリアドレスにしたがいデータを読み出しリードデータとし、リードデータ転送通知情報、リードデータ、および、付随した前記戻りクロスバ出力ポート識別情報を出力し、コマンドがライトを示すと、メモリアドレスにしたがって、ライトデータを書き込み、ライト完了通知情報、および、付随した前記戻りクロスバ出力ポート識別情報を出力する１以上の前記外部回路であるメモリモジュールとを有することを特徴とするデータ転送装置。
【請求項５】
請求項１記載の１以上のデータ転送回路と、前記データ転送回路に前記第１の出力情報を出力し、前記データ転送回路から前記第２の出力情報を入力する複数の論理回路とを有することを特徴とするデータ処理装置。
【請求項６】
請求項２記載の１以上のデータ転送回路と、前記データ転送回路に「リードを示すコマンド、および、メモリアドレス」、または、「ライトを示すコマンド、メモリアドレス、ライトデータ」を含む前記第１の出力情報を出力し、「リードデータ転送通知情報、および、リードデータ」、または、「ライト完了通知情報」を含む前記第２の出力情報を入力する複数の論理回路とを有することを特徴とするデータ処理装置。
【請求項７】
請求項５記載のデータ処理装置と、前記戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を入力し、前記第１の出力情報に対応する前記戻りクロスバ出力ポート識別情報を付随する前記第２の出力情報を出力する前記外部回路とを有することを特徴とする情報処理装置。
【請求項８】
請求項６記載のデータ処理装置と、前記戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を入力し、コマンドがリードを示すと、メモリアドレスにしたがいデータを読み出しリードデータとし、リードデータ転送通知情報、リードデータ、および、付随した前記戻りクロスバ出力ポート識別情報を出力し、コマンドがライトを示すと、メモリアドレスにしたがって、ライトデータを書き込み、ライト完了通知情報、および、付随した前記戻りクロスバ出力ポート識別情報を出力する１以上の前記外部回路であるメモリモジュールとを有することを特徴とする情報処理装置。
【請求項９】
複数の行きクロスバ入力ポートと、複数の戻りクロスバ出力ポートと、判定情報を格納する判定フラグと、前記戻りクロスバ出力ポートを識別する戻りクロスバ出力ポート識別情報を格納する複数の前記行きクロスバ入力ポート対応のレジスタと、前記行きクロスバ入力ポートからの第１の出力情報の一部と前記判定情報とが対応すれば、前記行きクロスバ入力ポートから第１の出力情報を入力し、前記戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を外部回路に出力する行きクロスバと、前記外部回路からの前記戻りクロスバ出力ポート識別情報を入力し、前記戻りクロスバ出力ポート識別情報に示される前記戻りクロスバ出力ポートに前記外部回路からの第２の出力情報を出力することを指示する制御情報を出力する戻りクロスバ調停回路と、前記第２の出力情報を入力し、前記制御情報にしたがって前記第２の出力情報を前記戻りクロスバ出力ポートに出力する戻りクロスバとを有することを特徴とするデータ転送回路。
【請求項１０】
請求項９記載の１以上のデータ転送回路と、前記戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を入力し、前記第１の出力情報に対応する前記戻りクロスバ出力ポート識別情報を付随する前記第２の出力情報を出力する前記外部回路と、を有することを特徴とするデータ転送装置。
【請求項１１】
請求項９記載の１以上のデータ転送回路と、前記データ転送回路に前記データ転送回路に前記第１の出力情報を出力し、前記データ転送回路から前記第２の出力情報を入力する複数の論理回路とを有することを特徴とするデータ処理装置。
【請求項１２】
請求項１１記載のデータ処理装置と、前記戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を入力し、前記第１の出力情報に対応する前記戻りクロスバ出力ポート識別情報を付随する前記第２の出力情報を出力する前記外部回路とを有することを特徴とする情報処理装置。
【請求項１３】
前記論理回路がプロセッサであることを特徴とする請求項５、６、または、１１記載のデータ処理装置。
【請求項１４】
前記論理回路がプロセッサであることを特徴とする請求項７、８、または、１２記載の情報処理装置。
【請求項１５】
複数の行きクロスバ入力ポートに割り当てられる入力ピンと、複数の戻りクロスバ出力ポートに割り当てられる出力ピンと、前記戻りクロスバ出力ポートを識別する戻りクロスバ出力ポート識別情報を格納する複数の前記行きクロスバ入力ポート対応のレジスタと、前記行きクロスバ入力ポートから第１の出力情報を入力し、前記戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を外部回路に出力する行きクロスバと、前記外部回路からの前記戻りクロスバ出力ポート識別情報を入力し、前記戻りクロスバ出力ポート識別情報に示される前記戻りクロスバ出力ポートに前記外部回路からの第２の出力情報を出力することを指示する制御情報を出力する戻りクロスバ調停回路と、前記第２の出力情報を入力し、前記制御情報にしたがって前記第２の出力情報を前記戻りクロスバ出力ポートに出力する戻りクロスバとを有することを特徴とするデータ転送回路ＬＳＩ。
【請求項１６】
請求項１５記載の１以上のデータ転送回路ＬＳＩと、前記データ転送回路ＬＳＩに前記第１の出力情報を出力し、前記データ転送ＬＳＩから前記第２の出力情報を入力する複数の論理回路とを有することを特徴とするデータ処理装置。
【請求項１７】
請求項１６記載のデータ処理装置と、前記戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を入力し、前記第１の出力情報に対応する前記戻りクロスバ出力ポート識別情報を付随する前記第２の出力情報を出力する前記外部回路とを有することを特徴とする情報処理装置。
【請求項１８】
複数の行き入力ポートと、複数の戻り選択回路出力ポートと、前記戻り選択回路出力ポートを識別する戻り選択回路出力ポート識別情報を格納する複数の前記行き入力ポート対応のレジスタと、前記行き入力ポートから第１の出力情報を入力し、前記第１の出力情報を外部回路に出力する行き出力ポートと、前記外部回路からの前記戻り選択回路出力ポート識別情報を入力し、前記戻り選択回路出力ポート識別情報に示される前記戻り選択回路出力ポートに前記外部回路からの第２の出力情報を出力することを指示する制御情報を出力する戻り選択回路用調停回路と、前記第２の出力情報を入力し、前記制御情報にしたがって前記第２の出力情報を前記戻り選択回路出力ポートに出力する戻り選択回路とを有することを特徴とするデータ転送回路。
【請求項１９】
請求項１８記載の１以上のデータ転送回路と、前記データ転送回路に前記第１の出力情報を出力し、前記データ転送回路から前記第２の出力情報を入力する複数の論理回路とを有することを特徴とするデータ処理装置。
【請求項２０】
請求項１９記載のデータ処理装置と、前記戻り選択回路出力ポート識別情報を付随する前記第１の出力情報を入力し、前記第１の出力情報に対応する前記戻り選択回路出力ポート識別情報を付随する前記第２の出力情報を出力する前記外部回路とを有することを特徴とする情報処理装置。
【請求項２１】
前記行きクロスバ入力ポートから第１の出力情報を行きクロスバに入力する第１の手順と、
戻りクロスバ出力ポートを識別する前記行きクロスバ入力ポート対応の戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を前記行きクロスバから外部回路に出力する第２の手順と、
前記外部回路からの前記戻りクロスバ出力ポート識別情報に示される戻りクロスバ出力ポートに前記外部回路からの第２の出力情報を出力することを指示する制御情報を作成する第３の手順と、
前記外部回路から戻りクロスバに前記第２の出力情報を入力する第４の手順と、
前記制御情報にしたがって前記第２の出力情報を前記戻りクロスバから前記戻りクロスバ出力ポートに出力する第５の手順と、
を含むことを特徴とするデータ転送方法。
【請求項２２】
請求項２１記載の前記第１〜第５の手順と、前記第１の出力情報を論理回路から出力する第６の手順と、前記第２の出力情報を前記論理回路に入力する第７の手順とを含むことを特徴とするデータ処理方法。
【請求項２３】
請求項２２記載の前記第１〜第７の手順と、戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を前記外部回路に入力する第８の手順と、前記第１の出力情報に対応する前記戻りクロスバ出力ポート識別情報を付随する前記第２の出力情報を前記外部回路から出力する第９の手順とを含むことを特徴とする情報処理方法。
【請求項１】
複数の行きクロスバ入力ポートと、複数の戻りクロスバ出力ポートと、前記戻りクロスバ出力ポートを識別する戻りクロスバ出力ポート識別情報を格納する複数の前記行きクロスバ入力ポート対応のレジスタと、前記行きクロスバ入力ポートから第１の出力情報を入力し、前記戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を外部回路に出力する行きクロスバと、前記外部回路からの前記戻りクロスバ出力ポート識別情報を入力し、前記戻りクロスバ出力ポート識別情報に示される前記戻りクロスバ出力ポートに前記外部回路からの第２の出力情報を出力することを指示する制御情報を出力する戻りクロスバ調停回路と、前記第２の出力情報を入力し、前記制御情報にしたがって前記第２の出力情報を前記戻りクロスバ出力ポートに出力する戻りクロスバとを有することを特徴とするデータ転送回路。
【請求項２】
前記第１の出力情報が、「リードを示すコマンド、および、メモリアドレス」、または、「ライトを示すコマンド、メモリアドレス、ライトデータ」を含み、前記第２の出力情報が、「リードデータ転送通知情報、および、リードデータ」、または、「ライト完了通知情報」を含むことを特徴とする請求項１記載のデータ転送回路。
【請求項３】
請求項１記載の１以上のデータ転送回路と、前記戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を入力し、前記第１の出力情報に対応する前記戻りクロスバ出力ポート識別情報を付随する前記第２の出力情報を出力する前記外部回路とを有することを特徴とするデータ転送装置。
【請求項４】
請求項２記載の１以上のデータ転送回路と、前記戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を入力し、コマンドがリードを示すと、メモリアドレスにしたがいデータを読み出しリードデータとし、リードデータ転送通知情報、リードデータ、および、付随した前記戻りクロスバ出力ポート識別情報を出力し、コマンドがライトを示すと、メモリアドレスにしたがって、ライトデータを書き込み、ライト完了通知情報、および、付随した前記戻りクロスバ出力ポート識別情報を出力する１以上の前記外部回路であるメモリモジュールとを有することを特徴とするデータ転送装置。
【請求項５】
請求項１記載の１以上のデータ転送回路と、前記データ転送回路に前記第１の出力情報を出力し、前記データ転送回路から前記第２の出力情報を入力する複数の論理回路とを有することを特徴とするデータ処理装置。
【請求項６】
請求項２記載の１以上のデータ転送回路と、前記データ転送回路に「リードを示すコマンド、および、メモリアドレス」、または、「ライトを示すコマンド、メモリアドレス、ライトデータ」を含む前記第１の出力情報を出力し、「リードデータ転送通知情報、および、リードデータ」、または、「ライト完了通知情報」を含む前記第２の出力情報を入力する複数の論理回路とを有することを特徴とするデータ処理装置。
【請求項７】
請求項５記載のデータ処理装置と、前記戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を入力し、前記第１の出力情報に対応する前記戻りクロスバ出力ポート識別情報を付随する前記第２の出力情報を出力する前記外部回路とを有することを特徴とする情報処理装置。
【請求項８】
請求項６記載のデータ処理装置と、前記戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を入力し、コマンドがリードを示すと、メモリアドレスにしたがいデータを読み出しリードデータとし、リードデータ転送通知情報、リードデータ、および、付随した前記戻りクロスバ出力ポート識別情報を出力し、コマンドがライトを示すと、メモリアドレスにしたがって、ライトデータを書き込み、ライト完了通知情報、および、付随した前記戻りクロスバ出力ポート識別情報を出力する１以上の前記外部回路であるメモリモジュールとを有することを特徴とする情報処理装置。
【請求項９】
複数の行きクロスバ入力ポートと、複数の戻りクロスバ出力ポートと、判定情報を格納する判定フラグと、前記戻りクロスバ出力ポートを識別する戻りクロスバ出力ポート識別情報を格納する複数の前記行きクロスバ入力ポート対応のレジスタと、前記行きクロスバ入力ポートからの第１の出力情報の一部と前記判定情報とが対応すれば、前記行きクロスバ入力ポートから第１の出力情報を入力し、前記戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を外部回路に出力する行きクロスバと、前記外部回路からの前記戻りクロスバ出力ポート識別情報を入力し、前記戻りクロスバ出力ポート識別情報に示される前記戻りクロスバ出力ポートに前記外部回路からの第２の出力情報を出力することを指示する制御情報を出力する戻りクロスバ調停回路と、前記第２の出力情報を入力し、前記制御情報にしたがって前記第２の出力情報を前記戻りクロスバ出力ポートに出力する戻りクロスバとを有することを特徴とするデータ転送回路。
【請求項１０】
請求項９記載の１以上のデータ転送回路と、前記戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を入力し、前記第１の出力情報に対応する前記戻りクロスバ出力ポート識別情報を付随する前記第２の出力情報を出力する前記外部回路と、を有することを特徴とするデータ転送装置。
【請求項１１】
請求項９記載の１以上のデータ転送回路と、前記データ転送回路に前記データ転送回路に前記第１の出力情報を出力し、前記データ転送回路から前記第２の出力情報を入力する複数の論理回路とを有することを特徴とするデータ処理装置。
【請求項１２】
請求項１１記載のデータ処理装置と、前記戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を入力し、前記第１の出力情報に対応する前記戻りクロスバ出力ポート識別情報を付随する前記第２の出力情報を出力する前記外部回路とを有することを特徴とする情報処理装置。
【請求項１３】
前記論理回路がプロセッサであることを特徴とする請求項５、６、または、１１記載のデータ処理装置。
【請求項１４】
前記論理回路がプロセッサであることを特徴とする請求項７、８、または、１２記載の情報処理装置。
【請求項１５】
複数の行きクロスバ入力ポートに割り当てられる入力ピンと、複数の戻りクロスバ出力ポートに割り当てられる出力ピンと、前記戻りクロスバ出力ポートを識別する戻りクロスバ出力ポート識別情報を格納する複数の前記行きクロスバ入力ポート対応のレジスタと、前記行きクロスバ入力ポートから第１の出力情報を入力し、前記戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を外部回路に出力する行きクロスバと、前記外部回路からの前記戻りクロスバ出力ポート識別情報を入力し、前記戻りクロスバ出力ポート識別情報に示される前記戻りクロスバ出力ポートに前記外部回路からの第２の出力情報を出力することを指示する制御情報を出力する戻りクロスバ調停回路と、前記第２の出力情報を入力し、前記制御情報にしたがって前記第２の出力情報を前記戻りクロスバ出力ポートに出力する戻りクロスバとを有することを特徴とするデータ転送回路ＬＳＩ。
【請求項１６】
請求項１５記載の１以上のデータ転送回路ＬＳＩと、前記データ転送回路ＬＳＩに前記第１の出力情報を出力し、前記データ転送ＬＳＩから前記第２の出力情報を入力する複数の論理回路とを有することを特徴とするデータ処理装置。
【請求項１７】
請求項１６記載のデータ処理装置と、前記戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を入力し、前記第１の出力情報に対応する前記戻りクロスバ出力ポート識別情報を付随する前記第２の出力情報を出力する前記外部回路とを有することを特徴とする情報処理装置。
【請求項１８】
複数の行き入力ポートと、複数の戻り選択回路出力ポートと、前記戻り選択回路出力ポートを識別する戻り選択回路出力ポート識別情報を格納する複数の前記行き入力ポート対応のレジスタと、前記行き入力ポートから第１の出力情報を入力し、前記第１の出力情報を外部回路に出力する行き出力ポートと、前記外部回路からの前記戻り選択回路出力ポート識別情報を入力し、前記戻り選択回路出力ポート識別情報に示される前記戻り選択回路出力ポートに前記外部回路からの第２の出力情報を出力することを指示する制御情報を出力する戻り選択回路用調停回路と、前記第２の出力情報を入力し、前記制御情報にしたがって前記第２の出力情報を前記戻り選択回路出力ポートに出力する戻り選択回路とを有することを特徴とするデータ転送回路。
【請求項１９】
請求項１８記載の１以上のデータ転送回路と、前記データ転送回路に前記第１の出力情報を出力し、前記データ転送回路から前記第２の出力情報を入力する複数の論理回路とを有することを特徴とするデータ処理装置。
【請求項２０】
請求項１９記載のデータ処理装置と、前記戻り選択回路出力ポート識別情報を付随する前記第１の出力情報を入力し、前記第１の出力情報に対応する前記戻り選択回路出力ポート識別情報を付随する前記第２の出力情報を出力する前記外部回路とを有することを特徴とする情報処理装置。
【請求項２１】
前記行きクロスバ入力ポートから第１の出力情報を行きクロスバに入力する第１の手順と、
戻りクロスバ出力ポートを識別する前記行きクロスバ入力ポート対応の戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を前記行きクロスバから外部回路に出力する第２の手順と、
前記外部回路からの前記戻りクロスバ出力ポート識別情報に示される戻りクロスバ出力ポートに前記外部回路からの第２の出力情報を出力することを指示する制御情報を作成する第３の手順と、
前記外部回路から戻りクロスバに前記第２の出力情報を入力する第４の手順と、
前記制御情報にしたがって前記第２の出力情報を前記戻りクロスバから前記戻りクロスバ出力ポートに出力する第５の手順と、
を含むことを特徴とするデータ転送方法。
【請求項２２】
請求項２１記載の前記第１〜第５の手順と、前記第１の出力情報を論理回路から出力する第６の手順と、前記第２の出力情報を前記論理回路に入力する第７の手順とを含むことを特徴とするデータ処理方法。
【請求項２３】
請求項２２記載の前記第１〜第７の手順と、戻りクロスバ出力ポート識別情報を付随する前記第１の出力情報を前記外部回路に入力する第８の手順と、前記第１の出力情報に対応する前記戻りクロスバ出力ポート識別情報を付随する前記第２の出力情報を前記外部回路から出力する第９の手順とを含むことを特徴とする情報処理方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００６−１１７７９（Ｐ２００６−１１７７９Ａ）
【公開日】平成１８年１月１２日（２００６．１．１２）
【国際特許分類】
【出願番号】特願２００４−１８７４９７（Ｐ２００４−１８７４９７）
【出願日】平成１６年６月２５日（２００４．６．２５）
【出願人】（０００１６８２８５）エヌイーシーコンピュータテクノ株式会社 (572)
【Ｆターム（参考）】
【公開日】平成１８年１月１２日（２００６．１．１２）
【国際特許分類】
【出願日】平成１６年６月２５日（２００４．６．２５）
【出願人】（０００１６８２８５）エヌイーシーコンピュータテクノ株式会社 (572)
【Ｆターム（参考）】
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