ノイズ除去回路
【課題】 電源系の異なる２つの回路間で信号の授受を行う装置において外乱により発生するノイズが後段の回路に取り込まれないように効果的に除去することができるノイズ除去回路を提供する。
【解決手段】 ＡＮＤゲート２４１および２４２は、ゲート信号Ｇに応じて、前段の回路から出力される相互に逆相関係のタイミング信号を通過させ、または遮断する。ＸＯＲゲート２３０は、タイミング信号φａ１およびφｂ１のレベルが一致していないとき、これらを通過させるゲート信号Ｇを出力し、レベルが一致しているとき、これらを遮断させるゲート信号Ｇを出力する。双安定回路２５０は、ＡＮＤゲート２４１および２４２を通過したタイミング信号φａ２およびφｂ２を保持し、保持状態を示すタイミング信号φｃを後段の回路に出力する。
【解決手段】 ＡＮＤゲート２４１および２４２は、ゲート信号Ｇに応じて、前段の回路から出力される相互に逆相関係のタイミング信号を通過させ、または遮断する。ＸＯＲゲート２３０は、タイミング信号φａ１およびφｂ１のレベルが一致していないとき、これらを通過させるゲート信号Ｇを出力し、レベルが一致しているとき、これらを遮断させるゲート信号Ｇを出力する。双安定回路２５０は、ＡＮＤゲート２４１および２４２を通過したタイミング信号φａ２およびφｂ２を保持し、保持状態を示すタイミング信号φｃを後段の回路に出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、別系統の電源が供給される２つの回路間に設けられるノイズ除去回路に関する。
【背景技術】
【０００２】
オーディオ装置に用いられる信号処理装置において波形歪の少ない高品質のオーディオ再生を行うためには、波形再生処理のタイミング制御に用いるタイミング信号として、ジッタの少ないものを発生することが求められる。オーディオ装置以外の装置においても、同期用のタイミング信号に従って動作する装置が多々あるが、それらの中にもジッタの少ないタイミング信号を必要とするものが少なくない。この種の装置においてタイミング信号のジッタを劣化させる要因として電源電圧の変動がある。図７は、オーディオ装置に用いられる信号処理装置の構成例を示すものであるが、この例では、タイミング信号を発生するＰＬＬ（Phase Locked Loop；位相同期ループ）１０１と、このＰＬＬ１０１からのタイミング信号に従って動作する信号処理回路１０２とに共通の電源電圧ＶＤＤ１およびＶＳＳ１が供給されている。このような構成においては、信号処理回路１０２のスイッチング動作によって電源電圧ＶＤＤ１およびＶＳＳ１に変動が発生し、この電源電圧変動によりＰＬＬ１０１におけるタイミング信号のジッタが劣化する。なお、この電源電圧変動に伴うＰＬＬのジッタの劣化に関しては例えば特許文献１に開示されている。この問題を解決するために、図８に示す回路構成が採用される場合がある。この構成では、ＰＬＬ１０１には第１の電源から電源電圧ＶＤＤ１およびＶＳＳ１が供給され、信号処理回路１０２には第１の電源とは異なる第２の電源から電源電圧ＶＤＤ２およびＶＳＳ２が供給される。この構成によれば、信号処理回路１０２の動作によって電源電圧ＶＤＤ２およびＶＳＳ２に変動が発生する状況下においても、ＰＬＬ１０１は信号処理回路１０２とは別系統の電源から安定した電源電圧ＶＤＤ１およびＶＳＳ１の供給を受けるので、ジッタの少ないタイミング信号を信号処理回路１０２に供給することができる。
【特許文献１】特開２００１−２４４８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、図８に示すように、ＰＬＬ１０１と信号処理回路１０２とで電源を別系統にすると、静電ノイズ等の大きな外乱が装置に与えられた場合に、この外乱の影響によって、ＰＬＬ１０１の電源電圧と信号処理回路１０２の電源電圧と間にレベル差が生じ、これによりＰＬＬ１０１から信号処理回路１０２に供給されるタイミング信号に偽信号が発生し、あるいは信号処理回路１０２がＰＬＬ１０１から入力されるタイミング信号のレベルを誤認識し、信号処理回路１０２内に取り込まれたタイミング信号に偽信号が発生することがある。このような偽信号は、タイミング信号と同期していない不規則なタイミングにおいて発生する。従って、規則的な周期でタイミング信号が供給されることを前提として設計された信号処理回路１０２にこのような不規則な偽信号が入力されると、これにより信号処理回路１０２が誤動作する可能性がある。また、この種の偽信号として、極めて幅の狭いパルスが発生し、信号処理回路１０２に入力されることがある。このようなパルス幅の狭い偽信号が入力されると、これが信号処理回路１０２内部の複数の回路に伝播する過程において、ある回路には幅を持ったパルスとして入力されるが、別のある回路には入力される前に消失するということが起こりうる。従って、信号処理回路１０２では、タイミング信号として取り込んだ信号（偽信号を含む）に同期して動作することが困難になり、最悪の場合、強制的なリセットなどの手段によらないと正常な動作に復帰することができなくなる場合がある。このような問題に対処するために、図９に示すように、ＰＬＬ１０１と信号処理回路１０２との間のタイミング信号の伝送経路にＬＰＦ（ローパスフィルタ）３０１を介挿し、タイミング信号中に含まれるパルス幅の狭い偽信号を除去する構成を採用することが考えられる。しかし、偽信号の周波数特性とＬＰＦ３０１の周波数特性のそれぞれにばらつきがあるため、この構成は、正常なタイミング信号を損なうことなく効果的に偽信号を除去することが困難であるという問題がある。すなわち、ＬＰＦ３０１のカットオフ周波数が高いと偽信号の高域成分を除去することができず、逆にＬＰＦ３０１のカットオフ周波数が低いと偽信号のみならず正常なタイミング信号まで減衰させてしまうのである。また、図１０に示すように、ＬＰＦ３０１の代わりに、分周回路３０２を用いて、偽信号を分周し、そのパルス幅を拡大することが考えられる。しかし、偽信号の周波数帯域によっては、分周による拡大後においても依然として偽信号のパルス幅が狭く、信号処理回路１０２の動作が不安定になる場合があるという問題がある。また、この構成は、偽信号自体を消失させるものではないので、信号処理回路１０２の動作を安定化させる手段としては好ましいものではない。
【０００４】
この発明は上述した事情に鑑みてなされたものであり、電源系の異なる２つの回路間で信号の授受を行う装置において外乱により発生するノイズが後段の回路に取り込まれないように効果的に除去することができるノイズ除去回路を提供することを目的としている。
【課題を解決するための手段】
【０００５】
この発明は、第１および第２の回路間に介挿され、前記第１の回路から前記第２の回路に供給される信号のノイズを除去するノイズ除去回路において、ゲート信号に応じて、前記第１の回路から出力される相互に逆相関係の第１および第２の入力信号を通過させ、または遮断する第１および第２のゲート回路と、前記第１および第２の入力信号のレベルが一致していないとき、前記第１および第２の入力信号を通過させるゲート信号を前記第１および第２のゲート回路に出力し、前記第１および第２の入力信号にレベルが一致しているとき、前記第１および第２の入力信号を遮断させるゲート信号を前記第１および第２のゲート回路に出力するゲート信号発生回路と、前記第１および第２のゲート回路を通過した第１および第２の入力信号を保持し、保持状態を示す信号を前記第２の回路に出力する双安定回路とを具備することを特徴とするノイズ除去回路を提供する。
かかる発明によれば、第１の回路からの第１および第２の入力信号が双安定回路により保持され、保持状態を示す信号が第１の回路に供給される。そして、外来のノイズの影響により、第１および第２の入力信号に同相のノイズが発生した場合には、ゲート信号発生回路により、第１および第２の入力信号の双安定回路への入力が阻止される。従って、外来ノイズの影響が第２の回路に伝播するのを阻止することができる。
【発明を実施するための最良の形態】
【０００６】
以下、図面を参照して、本発明の最良な実施の形態について説明する。
図１は、この発明の一実施形態であるノイズ除去回路を用いたオーディオ装置に用いられる信号処理装置の構成を示すブロック図である。この装置では、前掲図８のものと同様、ＰＬＬ１０１には第１の電源から電源電圧ＶＤＤ１およびＶＳＳ１が供給され、信号処理回路１０２には第２の電源から電源電圧ＶＤＤ２およびＶＳＳ２が供給される。そして、ＰＬＬ１０１と信号処理回路１０２との間には、ＰＬＬ１０１から出力されるタイミング信号φから互いに逆相関係にある２相のタイミング信号φａおよびφｂを発生するタイミング信号出力回路１０と、この２相のタイミング信号φａおよびφｂに基づきノイズを含まないタイミング信号φｃを信号処理回路１０２に出力するノイズ除去回路２０とが介挿されている。ここで、タイミング信号出力回路１０には第１の電源から電源電圧ＶＤＤ１およびＶＳＳ１が供給され、ノイズ除去回路２０には第２の電源から電源電圧ＶＤＤ２およびＶＳＳ２が供給される。
【０００７】
図２はノイズ除去回路２０の構成例を示す回路図である。このノイズ除去回路２０において、タイミング信号φａは、ノンインバーティングバッファ２１１および２１２を介してＡＮＤゲート２４１に供給され、タイミング信号φｂは、ノンインバーティングバッファ２２１および２２２を介してＡＮＤゲート２４２に供給される。また、ノンインバーティングバッファ２１１および２２１から各々出力されるタイミング信号φａ１およびφｂ１は、ＸＯＲ（排他的論理和）ゲート２３０に入力される。
【０００８】
既に説明したように、タイミング信号φａおよびφｂは、本来は相互に逆相関係にある２相のタイミング信号であり、第１の電源からの電源電圧ＶＤＤ１およびＶＳＳ１により動作するタイミング信号出力回路１０によって出力される。しかし、ノイズ除去回路２０は、第１の電源とは異なる第２の電源からの電源電圧ＶＤＤ２およびＶＳＳ２により動作する。このため、外乱の影響により、第１の電源からの電源電圧ＶＤＤ１およびＶＳＳ１と第２の電源からの電源電圧ＶＤＤ２およびＶＳＳ２との間に一時的にレベル差が生じると、ノイズ除去回路２０の入力部であるノンインバーティングバッファ２１１または２２１が、タイミング信号出力回路１０から出力されるタイミング信号φａまたはφｂのレベルのＨ／Ｌを誤判定し、同相のノイズ成分（幅の狭い同相の正パルスまたは負パルス）を持ったタイミング信号φａ１およびφｂ１を出力する場合がある。ＸＯＲゲート２３０は、このタイミング信号φａ１およびφｂ１に同相のノイズ成分が現れているときに、タイミング信号φａ１およびφｂ１がＡＮＤゲート２４１および２４２を各々通過しないように阻止するために設けられたゲートである。このＸＯＲゲート２３０は、タイミング信号φａ１およびφｂ１の論理値が一致していないとき（すなわち、逆相であるとき）にはＨレベルのゲート信号Ｇを、一致しているとき（すなわち、同相であるとき）にはＬレベルのゲート信号ＧをＡＮＤゲート２４１および２４２に供給するゲート信号発生回路として機能する。
【０００９】
ＡＮＤゲート２４１および２４２は、Ｈレベルのゲート信号Ｇが与えられるときにはノンインバーティングバッファ２１２および２２２からの各タイミング信号を各々タイミング信号φａ２およびφｂ２として通過させ、Ｌレベルのゲート信号Ｇが与えられるときには、各タイミング信号を遮断する第１および第２のゲート回路として機能する。
【００１０】
この第１および第２のゲート回路の後段には、双安定回路２５０が設けられている。この双安定回路２５０は、２個のＮＯＲゲート２５１および２５２と、遅延回路２５３および２５４とからなる。ここで、第１のゲート回路たるＡＮＤゲート２４１から出力されるタイミング信号φａ２はＮＯＲゲート２５１の一方の入力端子に入力され、第２のゲート回路たるＡＮＤゲート２４２から出力されるタイミング信号φｂ２はＮＯＲゲート２５２の一方の入力端子に入力される。そして、ＮＯＲゲート２５１の出力信号は、遅延回路２５３を介してＮＯＲゲート２５２の他方の入力端子に入力され、ＮＯＲゲート２５２の出力信号は、遅延回路２５４を介してＮＯＲゲート２５１の他方の入力端子に入力される。また、遅延回路２５４の出力信号は、ノンインバーティングバッファ２５５を介し、タイミング信号φｃとして図１における信号処理回路１０２に出力される。
【００１１】
遅延回路２５３および２５４は、各々、偶数段のインバータからなるものであり、各インバータ間の中間ノードには幅の狭いパルスを減衰させるためのキャパシタが形成されている。既に述べたようにＸＯＲゲート２３０には相互に逆相関係にあるタイミング信号φａ１およびφｂ１が入力されるため、これらの各タイミング信号のレベルが反転するときに、ＸＯＲゲート２３０からヒゲ（幅の極めて狭い正パルス）が出力され、このヒゲがＡＮＤゲート２４１およびＮＯＲゲート２５１またはＡＮＤゲート２４２およびＮＯＲゲート２５２を通過する場合がありうる。遅延回路２５３および２５４は、このようにしてＮＯＲゲート２５１または２５２からヒゲが出力された場合に、そのヒゲがＮＯＲゲート２５２またはＮＯＲゲート２５１およびノンインバーティングバッファ２５５に辿り着く前に消滅させる減衰手段である。ＸＯＲゲート２３０の出力信号に発生するヒゲの幅は、タイミング信号φがＰＬＬ１０１から出力されてからタイミング信号φａ１としてＸＯＲゲート２３０に至るまでの遅延時間と、同タイミング信号φがタイミング信号φｂ１としてＸＯＲゲート２３０に至るまでの遅延時間との差に応じた幅となる。遅延回路２５３および２５４の遅延時間は、この遅延時間差によって定まるヒゲの幅よりも十分に長い時間とし、また、このようなヒゲを消失させるのに十分な大きさのキャパシタを各遅延回路内に設ければよい。
【００１２】
双安定回路２５０は、ＮＯＲゲート２５１および２５２の出力信号が各々Ｈレベル、Ｌレベルである第１の状態と、各々Ｌレベル、Ｈレベルである第２の状態を安定状態として持ち、ＡＮＤゲート２４１および２４２の各出力信号がＬレベルのときは前の状態を保持する。既に述べたように、ＸＯＲゲート２３０は、タイミング信号φａ１およびφｂ１に同相ノイズが現れれているときは、これらがＡＮＤゲート２４１および２４２を介して双安定回路２５０に供給されるのを阻止する。従って、タイミング信号φａ１およびφｂ１に同相ノイズが発生したとしても、各タイミング信号は、ＡＮＤゲート２４１および２４２を通過して双安定回路２５０に与えられる過程において、これらの同相ノイズが除去される。そして、双安定回路２５０は、同相ノイズの除去された２相のタイミング信号を保持し、同相ノイズの影響を含まないタイミング信号φｃを出力する。
以上が本実施形態の構成である。
【００１３】
次に図３〜図６の波形図を参照し、本実施形態の動作例を説明する。図３に示す動作例では、タイミング信号φａがＨレベル、タイミング信号φｂがＬレベルである期間内の時刻ｔ１１において、タイミング信号φａおよびφｂの半周期に満たない幅の狭い負のノイズが電源電圧ＶＤＤ１に発生している。この負のノイズの影響により、タイミング信号φａのレベルが一時的にノンインバーティングバッファ２１１の閾値レベルを下回り、ノンインバーティングバッファ２１１の出力信号であるタイミング信号φａ１がＬレベルとなる。しかしながら、これによりＸＯＲゲート２３０の出力信号であるゲート信号ＧがＬレベルとなるため、誤ったタイミング信号がＡＮＤゲート２４１および２４２を通過することはなく、双安定回路２５０は、負のノイズが発生する前のタイミング信号φａ２（＝Ｈ）およびタイミング信号φｂ２（＝Ｌ）を保持し、タイミング信号φｃは負のノイズの影響を受けない。図３に示す動作例では、時刻ｔ１２、ｔ１３においても幅の狭い負のノイズが電源電圧ＶＤＤ１に発生しているが、これらの各時点においても同様な動作が行われる。また、タイミング信号φａ１およびφｂ１のレベルが反転するとき、図示のようにゲート信号Ｇに負のヒゲが現れる。しかし、この負のヒゲは、遅延回路２５３および２５４を伝播する過程において消失する。従って、タイミング信号φｃにヒゲは発生しない。
【００１４】
また、図３に示す動作例では、時刻ｔ１４から時刻ｔ１５までの間、タイミング信号φａおよびφｂの周期よりも長いパルス幅の負のノイズが電源電圧ＶＤＤ１に発生している。この負のノイズが発生している期間、その影響により、タイミング信号φａおよびφｂのレベルがノンインバーティングバッファ２１１および２２１の閾値レベルを下回り、ノンインバーティングバッファ２１１および２２１の出力信号であるタイミング信号φａ１およびφｂ１がＬレベルとなる。しかし、これによりＸＯＲゲート２３０の出力信号であるゲート信号ＧがＬレベルとなるため、負のノイズが発生している期間、タイミング信号φａ２およびφｂ２はＬレベルとされる。従って、この間、双安定回路２５０は、負のノイズが発生する前のタイミング信号φａ２（＝Ｈ）およびφｂ２（＝Ｌ）を保持し、タイミング信号φｃは変化しない。
【００１５】
図４に示す動作例では、時刻ｔ２１、ｔ２２、ｔ２３において、タイミング信号φａおよびφｂの半周期に満たない幅の狭い正のノイズが電源電圧ＶＤＤ１に発生している。時刻ｔ２１では、この正のノイズの影響により、本来Ｌレベルとなるべきタイミング信号φｂのレベルが一時的に上昇してノンインバーティングバッファ２２１の閾値レベルを上回り、ノンインバーティングバッファ２２１の出力信号であるタイミング信号φｂ１に正のパルスが生じる。しかし、このときＸＯＲゲート２３０の出力信号であるゲート信号ＧがＬレベルとなるため、このタイミング信号φｂ１に生じた正のパルスのＡＮＤゲート２４２の通過が阻止される。従って、双安定回路２５０は、正のノイズが発生する前のタイミング信号φａ２（＝Ｈ）およびφｂ２（＝Ｌ）を保持し、タイミング信号φｃは正のノイズの影響を受けない。時刻ｔ２２、ｔ２３においても同様な動作が行われる。
【００１６】
また、図４に示す動作例では、時刻ｔ２４から時刻ｔ２５までの間、タイミング信号φａおよびφｂの周期よりも長いパルス幅の正のノイズが電源電圧ＶＤＤ１に発生している。この正のノイズが発生している期間、その影響によりタイミング信号φａおよびφｂのＬレベルが持ち上がり、ノンインバーティングバッファ２１１および２２１は、タイミング信号φａおよびφｂがＨレベルであると誤認識する。従って、この間、ノンインバーティングバッファ２１１および２２１から出力されるタイミング信号φａ１およびφｂ１はＬレベルとなる。しかし、これによりゲート信号ＧがＬレベルとなるため、誤ったタイミング信号φａ１およびφｂ１のＡＮＤゲート２４１よび２４２の通過が阻止される。従って、この間、双安定回路２５０は、正のノイズが発生する前のタイミング信号φａ２（＝Ｈ）およびφｂ２（＝Ｌ）を保持し、タイミング信号φｃは変化しない。なお、ゲート信号Ｇにおけるヒゲの発生およびこのヒゲに関連した動作は図３の動作例と同様である。
【００１７】
図５に示す動作例では、時刻ｔ３１、ｔ３２、ｔ３３において、タイミング信号φａおよびφｂの半周期に満たない幅の狭い負のノイズが電源電圧ＶＤＤ２に発生している。時刻ｔ３１では、この負のノイズの影響により、ノンインバーティングバッファ２１１および２２１の閾値レベルが一時的に低下し、タイミング信号φｂのレベル（Ｌレベル）がこのノンインバーティングバッファ２２１の閾値レベルを上回り、ノンインバーティングバッファ２２１の出力信号であるタイミング信号φｂ１に正のパルスが生じる。しかし、このときＸＯＲゲート２３０の出力信号であるゲート信号ＧがＬレベルとなるため、このタイミング信号φｂ１に生じた正のパルスのＡＮＤゲート２４２の通過が阻止される。従って、双安定回路２５０は、正のノイズが発生する前のタイミング信号φａ２（＝Ｈ）およびφｂ２（＝Ｌ）を保持し、タイミング信号φｃは正のノイズの影響を受けない。時刻ｔ３２、ｔ３３においても同様な動作が行われる。
【００１８】
また、図５に示す動作例では、時刻ｔ３４から時刻ｔ３５までの間、タイミング信号φａおよびφｂの周期よりも長いパルス幅の負のノイズが電源電圧ＶＤＤ２に発生している。この正のノイズが発生している期間、ノンインバーティングバッファ２１１および２２１の閾値レベルが低下するため、ノンインバーティングバッファ２１１および２２１は、タイミング信号φａおよびφｂがＨレベルであると誤認識する。従って、この間、ノンインバーティングバッファ２１１および２２１から出力されるタイミング信号φａ１およびφｂ１はＬレベルとなる。しかし、これによりゲート信号ＧがＬレベルとなるため、誤ったタイミング信号φａ１およびφｂ１のＡＮＤゲート２４１よび２４２の通過が阻止される。従って、この間、双安定回路２５０は、負のノイズが発生する前のタイミング信号φａ２（＝Ｈ）およびφｂ２（＝Ｌ）を保持し、タイミング信号φｃは変化しない。なお、ゲート信号Ｇにおけるヒゲの発生およびこのヒゲに関連した動作は図３の動作例と同様である。
【００１９】
図６に示す動作例では、時刻ｔ４１、ｔ４２、ｔ４３において、タイミング信号φａおよびφｂの半周期に満たない幅の狭い正のノイズが電源電圧ＶＤＤ２に発生している。また、時刻ｔ４４から時刻ｔ４５までの間、タイミング信号φａおよびφｂの周期よりも長いパルス幅の負のノイズが電源電圧ＶＤＤ２に発生している。前掲図５の動作例では、負のノイズの影響によりノンインバーティングバッファ２１１および２２１の閾値レベルが低下し、Ｌレベルであるタイミング信号φaおよびφｂがＨレベルであると誤認識された。これに対し、図６の動作例では、正のノイズの影響によりノンインバーティングバッファ２１１および２２１の閾値レベルが上昇し、Ｈレベルであるタイミング信号φaおよびφｂがＬレベルであると誤認識される。この場合においても、前掲図５の動作例と基本的に同様な動作が行われ、ノイズの影響によりタイミング信号φａおよびφｂの誤認識が行われる期間は、ゲート信号ＧがＬレベルとされ、ノイズの影響の双安定回路２５０への伝播が阻止される。
【００２０】
以上説明したように、本実施形態によれば、タイミング信号として逆相関係にある２相のタイミング信号φａおよびφｂを用い、ノイズ除去回路２０では、タイミング信号φａおよびφｂのレベルが一致していないと認識される場合のみそれらを双安定回路２５０に送って保持させ、タイミング信号φａおよびφｂのレベルが一致していると認識される場合にはそれらの双安定回路２５０への供給を阻止するようにしたので、電源ノイズの影響によりタイミング信号φａおよびφｂに同相ノイズが生じる場合であっても、その影響を受けることなく、ＰＬＬ１０１から出力されるタイミング信号に同期したタイミング信号φｃを双安定回路２５０により生成し、後段の回路に供給することができる。また、本実施形態によれば、タイミング信号φaおよびφｂのレベル反転により、幅の狭いパルスであるヒゲが双安定回路２５０内に入力される可能性があるが、このヒゲは、双安定回路２５０内に設けられた減衰手段たる遅延回路２５３および２５４において減衰され、消失する。従って、タイミング信号φｃにヒゲが発生することはない。
【図面の簡単な説明】
【００２１】
【図１】この発明の一実施形態であるノイズ除去回路を用いたオーディオ装置の構成を示すブロック図である。
【図２】同実施形態におけるノイズ除去回路の構成を示す回路図である。
【図３】同実施形態の動作例を示す波形図である。
【図４】同実施形態の動作例を示す波形図である。
【図５】同実施形態の動作例を示す波形図である。
【図６】同実施形態の動作例を示す波形図である。
【図７】従来技術によるオーディオ装置の構成例を示すブロック図である。
【図８】従来技術によるオーディオ装置の構成例を示すブロック図である。
【図９】従来技術によるオーディオ装置の構成例を示すブロック図である。
【図１０】従来技術によるオーディオ装置の構成例を示すブロック図である。
【符号の説明】
【００２２】
２０…ノイズ除去回路、２３０…ＸＯＲゲート（ゲート信号発生回路）、２４１…ＡＮＤゲート（第１のゲート回路）、２４２…ＡＮＤゲート（第２のゲート回路）、２５０…双安定回路、２５３，２５４…遅延回路（減衰手段）。
【技術分野】
【０００１】
この発明は、別系統の電源が供給される２つの回路間に設けられるノイズ除去回路に関する。
【背景技術】
【０００２】
オーディオ装置に用いられる信号処理装置において波形歪の少ない高品質のオーディオ再生を行うためには、波形再生処理のタイミング制御に用いるタイミング信号として、ジッタの少ないものを発生することが求められる。オーディオ装置以外の装置においても、同期用のタイミング信号に従って動作する装置が多々あるが、それらの中にもジッタの少ないタイミング信号を必要とするものが少なくない。この種の装置においてタイミング信号のジッタを劣化させる要因として電源電圧の変動がある。図７は、オーディオ装置に用いられる信号処理装置の構成例を示すものであるが、この例では、タイミング信号を発生するＰＬＬ（Phase Locked Loop；位相同期ループ）１０１と、このＰＬＬ１０１からのタイミング信号に従って動作する信号処理回路１０２とに共通の電源電圧ＶＤＤ１およびＶＳＳ１が供給されている。このような構成においては、信号処理回路１０２のスイッチング動作によって電源電圧ＶＤＤ１およびＶＳＳ１に変動が発生し、この電源電圧変動によりＰＬＬ１０１におけるタイミング信号のジッタが劣化する。なお、この電源電圧変動に伴うＰＬＬのジッタの劣化に関しては例えば特許文献１に開示されている。この問題を解決するために、図８に示す回路構成が採用される場合がある。この構成では、ＰＬＬ１０１には第１の電源から電源電圧ＶＤＤ１およびＶＳＳ１が供給され、信号処理回路１０２には第１の電源とは異なる第２の電源から電源電圧ＶＤＤ２およびＶＳＳ２が供給される。この構成によれば、信号処理回路１０２の動作によって電源電圧ＶＤＤ２およびＶＳＳ２に変動が発生する状況下においても、ＰＬＬ１０１は信号処理回路１０２とは別系統の電源から安定した電源電圧ＶＤＤ１およびＶＳＳ１の供給を受けるので、ジッタの少ないタイミング信号を信号処理回路１０２に供給することができる。
【特許文献１】特開２００１−２４４８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、図８に示すように、ＰＬＬ１０１と信号処理回路１０２とで電源を別系統にすると、静電ノイズ等の大きな外乱が装置に与えられた場合に、この外乱の影響によって、ＰＬＬ１０１の電源電圧と信号処理回路１０２の電源電圧と間にレベル差が生じ、これによりＰＬＬ１０１から信号処理回路１０２に供給されるタイミング信号に偽信号が発生し、あるいは信号処理回路１０２がＰＬＬ１０１から入力されるタイミング信号のレベルを誤認識し、信号処理回路１０２内に取り込まれたタイミング信号に偽信号が発生することがある。このような偽信号は、タイミング信号と同期していない不規則なタイミングにおいて発生する。従って、規則的な周期でタイミング信号が供給されることを前提として設計された信号処理回路１０２にこのような不規則な偽信号が入力されると、これにより信号処理回路１０２が誤動作する可能性がある。また、この種の偽信号として、極めて幅の狭いパルスが発生し、信号処理回路１０２に入力されることがある。このようなパルス幅の狭い偽信号が入力されると、これが信号処理回路１０２内部の複数の回路に伝播する過程において、ある回路には幅を持ったパルスとして入力されるが、別のある回路には入力される前に消失するということが起こりうる。従って、信号処理回路１０２では、タイミング信号として取り込んだ信号（偽信号を含む）に同期して動作することが困難になり、最悪の場合、強制的なリセットなどの手段によらないと正常な動作に復帰することができなくなる場合がある。このような問題に対処するために、図９に示すように、ＰＬＬ１０１と信号処理回路１０２との間のタイミング信号の伝送経路にＬＰＦ（ローパスフィルタ）３０１を介挿し、タイミング信号中に含まれるパルス幅の狭い偽信号を除去する構成を採用することが考えられる。しかし、偽信号の周波数特性とＬＰＦ３０１の周波数特性のそれぞれにばらつきがあるため、この構成は、正常なタイミング信号を損なうことなく効果的に偽信号を除去することが困難であるという問題がある。すなわち、ＬＰＦ３０１のカットオフ周波数が高いと偽信号の高域成分を除去することができず、逆にＬＰＦ３０１のカットオフ周波数が低いと偽信号のみならず正常なタイミング信号まで減衰させてしまうのである。また、図１０に示すように、ＬＰＦ３０１の代わりに、分周回路３０２を用いて、偽信号を分周し、そのパルス幅を拡大することが考えられる。しかし、偽信号の周波数帯域によっては、分周による拡大後においても依然として偽信号のパルス幅が狭く、信号処理回路１０２の動作が不安定になる場合があるという問題がある。また、この構成は、偽信号自体を消失させるものではないので、信号処理回路１０２の動作を安定化させる手段としては好ましいものではない。
【０００４】
この発明は上述した事情に鑑みてなされたものであり、電源系の異なる２つの回路間で信号の授受を行う装置において外乱により発生するノイズが後段の回路に取り込まれないように効果的に除去することができるノイズ除去回路を提供することを目的としている。
【課題を解決するための手段】
【０００５】
この発明は、第１および第２の回路間に介挿され、前記第１の回路から前記第２の回路に供給される信号のノイズを除去するノイズ除去回路において、ゲート信号に応じて、前記第１の回路から出力される相互に逆相関係の第１および第２の入力信号を通過させ、または遮断する第１および第２のゲート回路と、前記第１および第２の入力信号のレベルが一致していないとき、前記第１および第２の入力信号を通過させるゲート信号を前記第１および第２のゲート回路に出力し、前記第１および第２の入力信号にレベルが一致しているとき、前記第１および第２の入力信号を遮断させるゲート信号を前記第１および第２のゲート回路に出力するゲート信号発生回路と、前記第１および第２のゲート回路を通過した第１および第２の入力信号を保持し、保持状態を示す信号を前記第２の回路に出力する双安定回路とを具備することを特徴とするノイズ除去回路を提供する。
かかる発明によれば、第１の回路からの第１および第２の入力信号が双安定回路により保持され、保持状態を示す信号が第１の回路に供給される。そして、外来のノイズの影響により、第１および第２の入力信号に同相のノイズが発生した場合には、ゲート信号発生回路により、第１および第２の入力信号の双安定回路への入力が阻止される。従って、外来ノイズの影響が第２の回路に伝播するのを阻止することができる。
【発明を実施するための最良の形態】
【０００６】
以下、図面を参照して、本発明の最良な実施の形態について説明する。
図１は、この発明の一実施形態であるノイズ除去回路を用いたオーディオ装置に用いられる信号処理装置の構成を示すブロック図である。この装置では、前掲図８のものと同様、ＰＬＬ１０１には第１の電源から電源電圧ＶＤＤ１およびＶＳＳ１が供給され、信号処理回路１０２には第２の電源から電源電圧ＶＤＤ２およびＶＳＳ２が供給される。そして、ＰＬＬ１０１と信号処理回路１０２との間には、ＰＬＬ１０１から出力されるタイミング信号φから互いに逆相関係にある２相のタイミング信号φａおよびφｂを発生するタイミング信号出力回路１０と、この２相のタイミング信号φａおよびφｂに基づきノイズを含まないタイミング信号φｃを信号処理回路１０２に出力するノイズ除去回路２０とが介挿されている。ここで、タイミング信号出力回路１０には第１の電源から電源電圧ＶＤＤ１およびＶＳＳ１が供給され、ノイズ除去回路２０には第２の電源から電源電圧ＶＤＤ２およびＶＳＳ２が供給される。
【０００７】
図２はノイズ除去回路２０の構成例を示す回路図である。このノイズ除去回路２０において、タイミング信号φａは、ノンインバーティングバッファ２１１および２１２を介してＡＮＤゲート２４１に供給され、タイミング信号φｂは、ノンインバーティングバッファ２２１および２２２を介してＡＮＤゲート２４２に供給される。また、ノンインバーティングバッファ２１１および２２１から各々出力されるタイミング信号φａ１およびφｂ１は、ＸＯＲ（排他的論理和）ゲート２３０に入力される。
【０００８】
既に説明したように、タイミング信号φａおよびφｂは、本来は相互に逆相関係にある２相のタイミング信号であり、第１の電源からの電源電圧ＶＤＤ１およびＶＳＳ１により動作するタイミング信号出力回路１０によって出力される。しかし、ノイズ除去回路２０は、第１の電源とは異なる第２の電源からの電源電圧ＶＤＤ２およびＶＳＳ２により動作する。このため、外乱の影響により、第１の電源からの電源電圧ＶＤＤ１およびＶＳＳ１と第２の電源からの電源電圧ＶＤＤ２およびＶＳＳ２との間に一時的にレベル差が生じると、ノイズ除去回路２０の入力部であるノンインバーティングバッファ２１１または２２１が、タイミング信号出力回路１０から出力されるタイミング信号φａまたはφｂのレベルのＨ／Ｌを誤判定し、同相のノイズ成分（幅の狭い同相の正パルスまたは負パルス）を持ったタイミング信号φａ１およびφｂ１を出力する場合がある。ＸＯＲゲート２３０は、このタイミング信号φａ１およびφｂ１に同相のノイズ成分が現れているときに、タイミング信号φａ１およびφｂ１がＡＮＤゲート２４１および２４２を各々通過しないように阻止するために設けられたゲートである。このＸＯＲゲート２３０は、タイミング信号φａ１およびφｂ１の論理値が一致していないとき（すなわち、逆相であるとき）にはＨレベルのゲート信号Ｇを、一致しているとき（すなわち、同相であるとき）にはＬレベルのゲート信号ＧをＡＮＤゲート２４１および２４２に供給するゲート信号発生回路として機能する。
【０００９】
ＡＮＤゲート２４１および２４２は、Ｈレベルのゲート信号Ｇが与えられるときにはノンインバーティングバッファ２１２および２２２からの各タイミング信号を各々タイミング信号φａ２およびφｂ２として通過させ、Ｌレベルのゲート信号Ｇが与えられるときには、各タイミング信号を遮断する第１および第２のゲート回路として機能する。
【００１０】
この第１および第２のゲート回路の後段には、双安定回路２５０が設けられている。この双安定回路２５０は、２個のＮＯＲゲート２５１および２５２と、遅延回路２５３および２５４とからなる。ここで、第１のゲート回路たるＡＮＤゲート２４１から出力されるタイミング信号φａ２はＮＯＲゲート２５１の一方の入力端子に入力され、第２のゲート回路たるＡＮＤゲート２４２から出力されるタイミング信号φｂ２はＮＯＲゲート２５２の一方の入力端子に入力される。そして、ＮＯＲゲート２５１の出力信号は、遅延回路２５３を介してＮＯＲゲート２５２の他方の入力端子に入力され、ＮＯＲゲート２５２の出力信号は、遅延回路２５４を介してＮＯＲゲート２５１の他方の入力端子に入力される。また、遅延回路２５４の出力信号は、ノンインバーティングバッファ２５５を介し、タイミング信号φｃとして図１における信号処理回路１０２に出力される。
【００１１】
遅延回路２５３および２５４は、各々、偶数段のインバータからなるものであり、各インバータ間の中間ノードには幅の狭いパルスを減衰させるためのキャパシタが形成されている。既に述べたようにＸＯＲゲート２３０には相互に逆相関係にあるタイミング信号φａ１およびφｂ１が入力されるため、これらの各タイミング信号のレベルが反転するときに、ＸＯＲゲート２３０からヒゲ（幅の極めて狭い正パルス）が出力され、このヒゲがＡＮＤゲート２４１およびＮＯＲゲート２５１またはＡＮＤゲート２４２およびＮＯＲゲート２５２を通過する場合がありうる。遅延回路２５３および２５４は、このようにしてＮＯＲゲート２５１または２５２からヒゲが出力された場合に、そのヒゲがＮＯＲゲート２５２またはＮＯＲゲート２５１およびノンインバーティングバッファ２５５に辿り着く前に消滅させる減衰手段である。ＸＯＲゲート２３０の出力信号に発生するヒゲの幅は、タイミング信号φがＰＬＬ１０１から出力されてからタイミング信号φａ１としてＸＯＲゲート２３０に至るまでの遅延時間と、同タイミング信号φがタイミング信号φｂ１としてＸＯＲゲート２３０に至るまでの遅延時間との差に応じた幅となる。遅延回路２５３および２５４の遅延時間は、この遅延時間差によって定まるヒゲの幅よりも十分に長い時間とし、また、このようなヒゲを消失させるのに十分な大きさのキャパシタを各遅延回路内に設ければよい。
【００１２】
双安定回路２５０は、ＮＯＲゲート２５１および２５２の出力信号が各々Ｈレベル、Ｌレベルである第１の状態と、各々Ｌレベル、Ｈレベルである第２の状態を安定状態として持ち、ＡＮＤゲート２４１および２４２の各出力信号がＬレベルのときは前の状態を保持する。既に述べたように、ＸＯＲゲート２３０は、タイミング信号φａ１およびφｂ１に同相ノイズが現れれているときは、これらがＡＮＤゲート２４１および２４２を介して双安定回路２５０に供給されるのを阻止する。従って、タイミング信号φａ１およびφｂ１に同相ノイズが発生したとしても、各タイミング信号は、ＡＮＤゲート２４１および２４２を通過して双安定回路２５０に与えられる過程において、これらの同相ノイズが除去される。そして、双安定回路２５０は、同相ノイズの除去された２相のタイミング信号を保持し、同相ノイズの影響を含まないタイミング信号φｃを出力する。
以上が本実施形態の構成である。
【００１３】
次に図３〜図６の波形図を参照し、本実施形態の動作例を説明する。図３に示す動作例では、タイミング信号φａがＨレベル、タイミング信号φｂがＬレベルである期間内の時刻ｔ１１において、タイミング信号φａおよびφｂの半周期に満たない幅の狭い負のノイズが電源電圧ＶＤＤ１に発生している。この負のノイズの影響により、タイミング信号φａのレベルが一時的にノンインバーティングバッファ２１１の閾値レベルを下回り、ノンインバーティングバッファ２１１の出力信号であるタイミング信号φａ１がＬレベルとなる。しかしながら、これによりＸＯＲゲート２３０の出力信号であるゲート信号ＧがＬレベルとなるため、誤ったタイミング信号がＡＮＤゲート２４１および２４２を通過することはなく、双安定回路２５０は、負のノイズが発生する前のタイミング信号φａ２（＝Ｈ）およびタイミング信号φｂ２（＝Ｌ）を保持し、タイミング信号φｃは負のノイズの影響を受けない。図３に示す動作例では、時刻ｔ１２、ｔ１３においても幅の狭い負のノイズが電源電圧ＶＤＤ１に発生しているが、これらの各時点においても同様な動作が行われる。また、タイミング信号φａ１およびφｂ１のレベルが反転するとき、図示のようにゲート信号Ｇに負のヒゲが現れる。しかし、この負のヒゲは、遅延回路２５３および２５４を伝播する過程において消失する。従って、タイミング信号φｃにヒゲは発生しない。
【００１４】
また、図３に示す動作例では、時刻ｔ１４から時刻ｔ１５までの間、タイミング信号φａおよびφｂの周期よりも長いパルス幅の負のノイズが電源電圧ＶＤＤ１に発生している。この負のノイズが発生している期間、その影響により、タイミング信号φａおよびφｂのレベルがノンインバーティングバッファ２１１および２２１の閾値レベルを下回り、ノンインバーティングバッファ２１１および２２１の出力信号であるタイミング信号φａ１およびφｂ１がＬレベルとなる。しかし、これによりＸＯＲゲート２３０の出力信号であるゲート信号ＧがＬレベルとなるため、負のノイズが発生している期間、タイミング信号φａ２およびφｂ２はＬレベルとされる。従って、この間、双安定回路２５０は、負のノイズが発生する前のタイミング信号φａ２（＝Ｈ）およびφｂ２（＝Ｌ）を保持し、タイミング信号φｃは変化しない。
【００１５】
図４に示す動作例では、時刻ｔ２１、ｔ２２、ｔ２３において、タイミング信号φａおよびφｂの半周期に満たない幅の狭い正のノイズが電源電圧ＶＤＤ１に発生している。時刻ｔ２１では、この正のノイズの影響により、本来Ｌレベルとなるべきタイミング信号φｂのレベルが一時的に上昇してノンインバーティングバッファ２２１の閾値レベルを上回り、ノンインバーティングバッファ２２１の出力信号であるタイミング信号φｂ１に正のパルスが生じる。しかし、このときＸＯＲゲート２３０の出力信号であるゲート信号ＧがＬレベルとなるため、このタイミング信号φｂ１に生じた正のパルスのＡＮＤゲート２４２の通過が阻止される。従って、双安定回路２５０は、正のノイズが発生する前のタイミング信号φａ２（＝Ｈ）およびφｂ２（＝Ｌ）を保持し、タイミング信号φｃは正のノイズの影響を受けない。時刻ｔ２２、ｔ２３においても同様な動作が行われる。
【００１６】
また、図４に示す動作例では、時刻ｔ２４から時刻ｔ２５までの間、タイミング信号φａおよびφｂの周期よりも長いパルス幅の正のノイズが電源電圧ＶＤＤ１に発生している。この正のノイズが発生している期間、その影響によりタイミング信号φａおよびφｂのＬレベルが持ち上がり、ノンインバーティングバッファ２１１および２２１は、タイミング信号φａおよびφｂがＨレベルであると誤認識する。従って、この間、ノンインバーティングバッファ２１１および２２１から出力されるタイミング信号φａ１およびφｂ１はＬレベルとなる。しかし、これによりゲート信号ＧがＬレベルとなるため、誤ったタイミング信号φａ１およびφｂ１のＡＮＤゲート２４１よび２４２の通過が阻止される。従って、この間、双安定回路２５０は、正のノイズが発生する前のタイミング信号φａ２（＝Ｈ）およびφｂ２（＝Ｌ）を保持し、タイミング信号φｃは変化しない。なお、ゲート信号Ｇにおけるヒゲの発生およびこのヒゲに関連した動作は図３の動作例と同様である。
【００１７】
図５に示す動作例では、時刻ｔ３１、ｔ３２、ｔ３３において、タイミング信号φａおよびφｂの半周期に満たない幅の狭い負のノイズが電源電圧ＶＤＤ２に発生している。時刻ｔ３１では、この負のノイズの影響により、ノンインバーティングバッファ２１１および２２１の閾値レベルが一時的に低下し、タイミング信号φｂのレベル（Ｌレベル）がこのノンインバーティングバッファ２２１の閾値レベルを上回り、ノンインバーティングバッファ２２１の出力信号であるタイミング信号φｂ１に正のパルスが生じる。しかし、このときＸＯＲゲート２３０の出力信号であるゲート信号ＧがＬレベルとなるため、このタイミング信号φｂ１に生じた正のパルスのＡＮＤゲート２４２の通過が阻止される。従って、双安定回路２５０は、正のノイズが発生する前のタイミング信号φａ２（＝Ｈ）およびφｂ２（＝Ｌ）を保持し、タイミング信号φｃは正のノイズの影響を受けない。時刻ｔ３２、ｔ３３においても同様な動作が行われる。
【００１８】
また、図５に示す動作例では、時刻ｔ３４から時刻ｔ３５までの間、タイミング信号φａおよびφｂの周期よりも長いパルス幅の負のノイズが電源電圧ＶＤＤ２に発生している。この正のノイズが発生している期間、ノンインバーティングバッファ２１１および２２１の閾値レベルが低下するため、ノンインバーティングバッファ２１１および２２１は、タイミング信号φａおよびφｂがＨレベルであると誤認識する。従って、この間、ノンインバーティングバッファ２１１および２２１から出力されるタイミング信号φａ１およびφｂ１はＬレベルとなる。しかし、これによりゲート信号ＧがＬレベルとなるため、誤ったタイミング信号φａ１およびφｂ１のＡＮＤゲート２４１よび２４２の通過が阻止される。従って、この間、双安定回路２５０は、負のノイズが発生する前のタイミング信号φａ２（＝Ｈ）およびφｂ２（＝Ｌ）を保持し、タイミング信号φｃは変化しない。なお、ゲート信号Ｇにおけるヒゲの発生およびこのヒゲに関連した動作は図３の動作例と同様である。
【００１９】
図６に示す動作例では、時刻ｔ４１、ｔ４２、ｔ４３において、タイミング信号φａおよびφｂの半周期に満たない幅の狭い正のノイズが電源電圧ＶＤＤ２に発生している。また、時刻ｔ４４から時刻ｔ４５までの間、タイミング信号φａおよびφｂの周期よりも長いパルス幅の負のノイズが電源電圧ＶＤＤ２に発生している。前掲図５の動作例では、負のノイズの影響によりノンインバーティングバッファ２１１および２２１の閾値レベルが低下し、Ｌレベルであるタイミング信号φaおよびφｂがＨレベルであると誤認識された。これに対し、図６の動作例では、正のノイズの影響によりノンインバーティングバッファ２１１および２２１の閾値レベルが上昇し、Ｈレベルであるタイミング信号φaおよびφｂがＬレベルであると誤認識される。この場合においても、前掲図５の動作例と基本的に同様な動作が行われ、ノイズの影響によりタイミング信号φａおよびφｂの誤認識が行われる期間は、ゲート信号ＧがＬレベルとされ、ノイズの影響の双安定回路２５０への伝播が阻止される。
【００２０】
以上説明したように、本実施形態によれば、タイミング信号として逆相関係にある２相のタイミング信号φａおよびφｂを用い、ノイズ除去回路２０では、タイミング信号φａおよびφｂのレベルが一致していないと認識される場合のみそれらを双安定回路２５０に送って保持させ、タイミング信号φａおよびφｂのレベルが一致していると認識される場合にはそれらの双安定回路２５０への供給を阻止するようにしたので、電源ノイズの影響によりタイミング信号φａおよびφｂに同相ノイズが生じる場合であっても、その影響を受けることなく、ＰＬＬ１０１から出力されるタイミング信号に同期したタイミング信号φｃを双安定回路２５０により生成し、後段の回路に供給することができる。また、本実施形態によれば、タイミング信号φaおよびφｂのレベル反転により、幅の狭いパルスであるヒゲが双安定回路２５０内に入力される可能性があるが、このヒゲは、双安定回路２５０内に設けられた減衰手段たる遅延回路２５３および２５４において減衰され、消失する。従って、タイミング信号φｃにヒゲが発生することはない。
【図面の簡単な説明】
【００２１】
【図１】この発明の一実施形態であるノイズ除去回路を用いたオーディオ装置の構成を示すブロック図である。
【図２】同実施形態におけるノイズ除去回路の構成を示す回路図である。
【図３】同実施形態の動作例を示す波形図である。
【図４】同実施形態の動作例を示す波形図である。
【図５】同実施形態の動作例を示す波形図である。
【図６】同実施形態の動作例を示す波形図である。
【図７】従来技術によるオーディオ装置の構成例を示すブロック図である。
【図８】従来技術によるオーディオ装置の構成例を示すブロック図である。
【図９】従来技術によるオーディオ装置の構成例を示すブロック図である。
【図１０】従来技術によるオーディオ装置の構成例を示すブロック図である。
【符号の説明】
【００２２】
２０…ノイズ除去回路、２３０…ＸＯＲゲート（ゲート信号発生回路）、２４１…ＡＮＤゲート（第１のゲート回路）、２４２…ＡＮＤゲート（第２のゲート回路）、２５０…双安定回路、２５３，２５４…遅延回路（減衰手段）。
【特許請求の範囲】
【請求項１】
第１および第２の回路間に介挿され、前記第１の回路から前記第２の回路に供給される信号のノイズを除去するノイズ除去回路において、
ゲート信号に応じて、前記第１の回路から出力される相互に逆相関係の第１および第２の入力信号を通過させ、または遮断する第１および第２のゲート回路と、
前記第１および第２の入力信号のレベルが一致していないとき、前記第１および第２の入力信号を通過させるゲート信号を前記第１および第２のゲート回路に出力し、前記第１および第２の入力信号にレベルが一致しているとき、前記第１および第２の入力信号を遮断させるゲート信号を前記第１および第２のゲート回路に出力するゲート信号発生回路と、
前記第１および第２のゲート回路を通過した第１および第２の入力信号を保持し、保持状態を示す信号を前記第２の回路に出力する双安定回路と
を具備することを特徴とするノイズ除去回路。
【請求項２】
前記双安定回路は、前記第１および第２のゲート回路を通過した第１および第２の入力信号に現れる所定パルス幅以内のパルスを消失させる減衰手段を具備することを特徴とする請求項１に記載のノイズ除去回路。
【請求項１】
第１および第２の回路間に介挿され、前記第１の回路から前記第２の回路に供給される信号のノイズを除去するノイズ除去回路において、
ゲート信号に応じて、前記第１の回路から出力される相互に逆相関係の第１および第２の入力信号を通過させ、または遮断する第１および第２のゲート回路と、
前記第１および第２の入力信号のレベルが一致していないとき、前記第１および第２の入力信号を通過させるゲート信号を前記第１および第２のゲート回路に出力し、前記第１および第２の入力信号にレベルが一致しているとき、前記第１および第２の入力信号を遮断させるゲート信号を前記第１および第２のゲート回路に出力するゲート信号発生回路と、
前記第１および第２のゲート回路を通過した第１および第２の入力信号を保持し、保持状態を示す信号を前記第２の回路に出力する双安定回路と
を具備することを特徴とするノイズ除去回路。
【請求項２】
前記双安定回路は、前記第１および第２のゲート回路を通過した第１および第２の入力信号に現れる所定パルス幅以内のパルスを消失させる減衰手段を具備することを特徴とする請求項１に記載のノイズ除去回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００７−３６８２０（Ｐ２００７−３６８２０Ａ）
【公開日】平成１９年２月８日（２００７．２．８）
【国際特許分類】
【出願番号】特願２００５−２１８８５４（Ｐ２００５−２１８８５４）
【出願日】平成１７年７月２８日（２００５．７．２８）
【出願人】（０００００４０７５）ヤマハ株式会社 (5,930)
【Ｆターム（参考）】
【公開日】平成１９年２月８日（２００７．２．８）
【国際特許分類】
【出願日】平成１７年７月２８日（２００５．７．２８）
【出願人】（０００００４０７５）ヤマハ株式会社 (5,930)
【Ｆターム（参考）】
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