パワーマネージメント回路およびそれを内蔵する高周波回路ＩＣ
【課題】ゲート耐圧が低いトランジスタを含むパワーマネージメント回路とそれを内蔵する高周波回路ＩＣを提供する。
【解決手段】第１の電源電圧から出力電圧を生成するパワーマネージメント回路において，第１の電源電圧の立ち上がりに応答して，立ち上げる第２の電源発生回路と，第１の電源電圧の立ち上がりに応答して，立ち下げる第３の電源発生回路と，グランドと第１の電源配線との間に直列に設けられた第１，第２の出力トランジスタを有し第１，第２の出力トランジスタのオン，オフ制御する第１の制御回路と，第２の出力トランジスタのゲートを制御する第２の制御回路と，第１の電源電圧の立ち上がり後の初期動作期間経過後に，第１の電源電圧が第１の電圧のときに第２の制御回路をイネーブルに制御し，第１の電源電圧が第１の電圧より低い第２の電圧のときに第１の制御回路をイネーブルに制御するパワーマネージメント制御回路とを有する。
【解決手段】第１の電源電圧から出力電圧を生成するパワーマネージメント回路において，第１の電源電圧の立ち上がりに応答して，立ち上げる第２の電源発生回路と，第１の電源電圧の立ち上がりに応答して，立ち下げる第３の電源発生回路と，グランドと第１の電源配線との間に直列に設けられた第１，第２の出力トランジスタを有し第１，第２の出力トランジスタのオン，オフ制御する第１の制御回路と，第２の出力トランジスタのゲートを制御する第２の制御回路と，第１の電源電圧の立ち上がり後の初期動作期間経過後に，第１の電源電圧が第１の電圧のときに第２の制御回路をイネーブルに制御し，第１の電源電圧が第１の電圧より低い第２の電圧のときに第１の制御回路をイネーブルに制御するパワーマネージメント制御回路とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，パワーマネージメント回路およびそれを内蔵する高周波回路ＩＣに関する。
【背景技術】
【０００２】
無線通信装置などに搭載される高周波回路ＩＣは，アンテナに供給する高周波送信信号を生成し，アンテナから受信した高周波受信信号を受信する。そのため，高周波通信回路は，高周波を生成するシンセサイザやその高周波信号を乗算するミキサなど高速動作可能なトランジスタ回路を有する。その場合，高速動作するトランジスタは，ゲート長をより短くするテクノロジにより製造されるため，プロセスの制約からそのゲート酸化膜はより薄くなり，一般的にゲート耐圧が低くなる。すなわち，高速トランジスタはゲート酸化膜が薄く，低ゲート耐圧で且つ低閾値電圧である。
【０００３】
一方，無線通信装置は，携帯端末においてリチウム電池などの電池からの電源で動作することが求められる。電池電源電圧は，通常は４V前後であるので，その電池電源電圧を更に降圧して内部電源を生成するパワーマネージメント回路が必要になる。降圧された内部電源で高周波回路を動作させることで，高周波回路内の高速トランジスタはその耐圧未満の電圧で動作させることができ，低閾値電圧に対応させることができる。
【０００４】
パワーマネージメント回路としてＤＣＤＣコンバータやスイッチングレギレータなどが知られている。このような回路については，特許文献１，２，３などに記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−７２８７２号公報
【特許文献２】特開２００９−２２５６４２号公報
【特許文献３】特開平５−３０４７６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし，パワーマネージメント回路を高周波回路ＩＣに内蔵させた場合，パワーマネージメント回路自体は外部電源電圧に堪えられる耐圧を持つ必要がある。ただし，トランジスタの耐圧はゲート酸化膜の厚さに比例するので，高速動作可能なトランジスタのテクノロジとはトレードオフの関係にある。パワーマネージメント回路を内蔵する高周波回路を共通プロセスで製造するためには，ゲート耐圧が低い高速動作可能なトランジスタを含むパワーマネージメント回路が要求される。
【０００７】
特に，電池を充電する場合，充電器から電池電圧より高い電圧が印加される場合があり，そのような高い外部電源電圧に対しても，ゲート耐圧以下で動作可能なパワーマネージメント回路が求められる。
【０００８】
そこで，本発明の目的は，ゲート耐圧が低いトランジスタを含むパワーマネージメント回路とそれを内蔵する高周波回路ＩＣを提供することにある。
【課題を解決するための手段】
【０００９】
パワーマネージメント回路の第１の側面は，外部から第１の電源電圧を供給される第１の電源配線と，
前記第１の電源配線に接続され，前記第１の電源電圧の立ち上がりに応答して，第２の電源配線をグランドから前記グランドと前記第１の電源電圧との間の第２の電源電圧に立ち上げる第２の電源発生回路と，
前記第１の電源配線に接続され，前記第１の電源電圧の立ち上がりに応答して，第３の電源配線を第１の電源電圧から前記第１の電源電圧とグランドとの間の第３の電源電圧に立ち下げる第３の電源発生回路と，
前記グランドと第１の電源配線との間に直列に設けられた第１，第２の出力トランジスタを有し，前記第１，第２の出力トランジスタの接続端子から出力電圧が生成される出力回路と，
前記グランドの配線と前記第２の電源配線との間に設けられ，前記第１，第２の出力トランジスタのゲートを制御してオン，オフ制御する第１の制御回路と，
前記第３の電源配線と前記第１の電源配線との間に設けられ，前記第２の出力トランジスタのゲートを制御する第２の制御回路と，
前記第１の電源電圧の立ち上がり後の初期動作期間経過後に，前記第１の電源電圧が第１の電圧のときに前記第２の制御回路をイネーブルに制御し前記第１の制御回路をディセーブルに制御し，前記第１の電源電圧が前記第１の電圧より低い第２の電圧のときに前記第２の制御回路をディセーブルに制御し前記第１の制御回路をイネーブルに制御するパワーマネージメント制御回路と，を有する。
【発明の効果】
【００１０】
第１の側面によれば，耐圧が低い高速トランジスタを含むパワーマネージメント回路を得ることができる。また，高い電源が印加されても高速トランジスタにゲート耐圧を超える電圧が印加されることが回避される。
【図面の簡単な説明】
【００１１】
【図１】本実施の形態の高周波回路ＩＣを搭載する携帯通信端末である。
【図２】本実施の形態の高周波回路ＩＣの概略図である。
【図３】本実施の形態におけるパワーマネージメント回路である。
【図４】第１の電源VDD1に高い電圧，例えば６Vが印加されたときのパワーマネージメント回路の動作を示す図である。
【図５】第１の電源VDD1に高い電圧，例えば６Vが印加されたときのパワーマネージメント回路の動作を示す図である。
【図６】第１の電源VDD1に通常の電池電圧，例えば４Vが印加されたときのパワーマネージメント回路の動作を示す図である。
【図７】第１の電源VDD1に通常の電池電圧，例えば４Vが印加されたときのパワーマネージメント回路の動作を示す図である。
【図８】本実施の形態におけるパワーマネージメント回路の電源制御のフローチャート図である。
【図９】基準電圧生成回路１１の回路図である。
【図１０】立ち上がり時バイアス回路１１の回路図である。
【図１１】立ち上がり時バイアス回路１１の電源VDD1の立ち上がり時の動作波形図である。
【図１２】出力端子保護回路１８の回路図である。
【図１３】第２の電源発生回路１２の回路図である。
【図１４】第３の電源発生回路１３の回路図である。
【図１５】PMM制御回路１７の回路図である。
【図１６】LDO制御回路１５の回路図である。
【図１７】DCDC制御回路１６の回路図である。
【図１８】第１の電源VDD1が高い電圧６Vのときのタイミングチャートである。
【図１９】第１の電源VDD1が低い電圧４Vのときのタイミングチャートである。
【発明を実施するための形態】
【００１２】
図１は，本実施の形態の高周波回路ＩＣを搭載する携帯通信端末である。携帯通信端末は，アンテナに接続された高周波回路ＩＣ３と，キーボードなどの入出力手段４と，本体モジュール５とを有する。そして，リチウム電池２などの充電可能な電池を搭載し，それにより生成される電源ＶＤＤ１が高周波回路ＩＣ３などに供給される。リチウム電池の電圧は，例えば４．２Ｖ前後であるが，この明細書では一例として４Ｖで説明する。
【００１３】
一方，電池を充電する場合，外部の充電器６が接続される。そのため，外部の充電器６が接続された状態では，電源ＶＤＤ１の電圧は電池２の電圧（例えば４Ｖ）よりも高い電圧，例えば５〜６Ｖになる。この明細書では一例として６Ｖで説明する。そのため，高周波回路ＩＣ３は，充電器を接続した状態の高い電源電圧ＶＤＤ１でも，内蔵するトランジスタの印加電圧が耐圧未満になる場合がある。
【００１４】
以下の説明では，高速動作するトランジスタのゲート耐圧は，例えば４．０〜４．６Ｖ程度とする。そして，このゲート耐圧で第１の電源ＶＤＤ１が４〜６Ｖに対応可能なパワーマネージメント回路について説明する。
【００１５】
図２は，本実施の形態の高周波回路ＩＣの概略図である。この高周波回路ＩＣ３は，第１の電源ＶＤＤ１から電源ＶＤＤ４を生成するパワーマネージメント回路１０と，その電源ＶＤＤ４を供給される高周波回路３０とを有する。このパワーマネージメント回路１０は，ＤＣＤＣコンバータなどのスイッチングレギュレータを内蔵し，電池などの第１の電源ＶＤＤ１を降圧して内部電源として出力電圧ＶＤＤ４を生成する。パワーマネージメント回路１０の出力端子ＶＬには，スイッチングレギュレータにより生成されるパルス出力が生成され，外部に設けられたインダクタンスＬ１とキャパシタンスＣ１により平滑化され，所望のレベルの出力電圧ＶＤＤ４が生成される。
【００１６】
一方，高周波回路３０は，例えば，出力電圧ＶＤＤ４からさらに内部電源ＶＤＤ５を生成するＬＤＯ（Low Drop Output）３１と，その内部電源ＶＤＤ５が電源として供給されるＲＦコア部３２とを有する。ＲＦコア部３２は，たとえば，送信回路３３と受信回路３４とを有し，送信回路３３は，送信信号をシンセサイザ３５が生成するローカル周波数信号によりアップコンバートするミキサとパワーアンプとを有し，受信回路３４は，受信した高周波信号を増幅するローノイズアンプと，それにローカル周波数信号を乗算してダウンコンバートするミキサとを有する。
【００１７】
高周波回路ＩＣ３は，同じチップにパワーマネージメント回路１０と高周波回路３０とが形成される集積回路装置である。したがって，パワーマネージメント回路１０と高周波回路３０とは，同じテクノロジで製造され，同じゲート耐圧を有するトランジスタを含んでいてもよい。高周波回路３０の高速動作を実現するためには，そのトランジスタは高速動作可能な短チャネル長でゲート酸化膜が薄いトランジスタであり，そのためトランジスタのゲート耐圧は低くなる。ところが，パワーマネージメント回路１０には第１の電源ＶＤＤ１が直接印加されるので，パワーマネージメント回路内の低いゲート耐圧のトランジスタが，電池電圧（４Ｖ）や外部充電器電圧（６Ｖ）でも堪えられるような回路が好ましい。
【００１８】
図３は，本実施の形態におけるパワーマネージメント回路である。パワーマネージメント回路１０は，第１の電源VDD1とグランドVssとの間に第１の基準電圧Vref1を生成する基準電圧発生回路１１を有し，第１の電源VDD1が起動したときにそれに追従して第１の基準電圧Vref1が生成される。この第１の基準電圧Vref1は，例えば第１の電源VDD1を半分に分圧したVDD1/2である。
【００１９】
さらに，パワーマネージメント回路１０は，第１の電源VDD1とグランドVssの間に設けられ第１の電源VDD1から第２の電源VDD2を生成する第２電源発生回路１２と，第１の電源VDD1とグランドVssの間に設けられ第１の電源VDD1から第３の電源VDD3を生成する第３電源発生回路１３とを有する。第２電源発生回路１２は，グランドから例えば＋３Vの電圧VDD2を生成する。この生成電圧VDD2＝Vss＋３Vは，第１の電源VDD1に充電器の電圧が印加される場合に予想される高い第１の電源電圧６Vの半分の電圧である。一方，第３電源発生回路１３は，第１の電源VDD1から例えば−３Ｖの電圧VDD3を生成する。この生成電圧VDD3＝VDD1-3Vも，第１の電源VDD1に予想される高い電圧６Vが印加されたときの半分の電圧である。したがって，このVDD2,VDD3の＋３V，−３Vは，特にその電圧に限定されるものではない。
【００２０】
出力回路１９は，第１の電源VDD1とグランドVssとの間に設けられたPチャネルMOSトランジスタM2（第２の出力トランジスタ）と，NチャネルMOSトランジスタM1（第１の出力トランジスタ）とを有し，それらの接続ノードが出力端子VLである。トランジスタM2のソースは出力端子保護回路１８を介して第１の電源VDD1に接続される。出力端子VLには，前述のとおり，インダクタンスL1とキャパシタンスC1とが設けられ，所望電位の出力電圧VDD4が生成される。
【００２１】
このパワーマネージメント回路１０は，出力回路１０の出力トランジスタＭ２と共にＬＤＯ回路を有し，トランジスタＭ２のゲート電圧を制御するＬＤＯ制御回路１５と，出力トランジスタＭ１，Ｍ２と共にＤＣＤＣコンバータを有しトランジスタＭ１，Ｍ２のゲートに制御パルスを供給するＤＣＤＣ制御回路１６とを有する。
【００２２】
ＬＤＯ制御回路１５は，第１の電源VDD1と第３の電源VDD3との間に設けられ，ＤＣＤＣコンバータ制御回路１６は，第２の電源VDD2とグランドVssとの間に設けられる。この回路により，ＬＤＯ制御回路１５とＤＣＤＣ制御回路１６のトランジスタには，最大でも３Ｖ程度しか印加されない。したがって，第２，第３の電源VDD2,VDD3が所望の電圧に制御される通常動作状態では，前述のゲート耐圧が４〜４．６Ｖの高速トランジスタでも破壊されることはない。
【００２３】
また，立ち上がり時バイアス回路１４は，第１の電源VDD1とグランドVssとの間に設けられ，電源VDD1が立ち上がった後の初期状態では，第１の基準電圧Vref1を出力トランジスタM2のゲートのノードNd1にバイアス電圧として印加する。これにより出力トランジスタM2のゲート・ソース間，ゲート・ドレイン間にVDD1-Vref1，Vref1-Vssしか印加されないようにし，トランジスタM2のゲートが破壊されるのを防止する。
【００２４】
さらに，PMM制御回路１７は，第２の電源VDD2とグランドVssとの間に設けられ，初期動作後の通常動作では，第１の電源VDD1の電圧レベルに応じて，LDO制御回路１５かDCDC制御回路１６かいずれかをイネーブルにする。つまり，第１の電源VDD1が６Vと高い電圧の場合は，LDO制御回路１５をイネーブルにしDCDC制御回路１６はディセーブルにする。逆に，第１の電源VDD1が４Vと低い電圧の場合は，LDO制御回路１５をディセーブルにし，DCDC制御回路１６をイネーブルにする。
【００２５】
LDO回路は，後述するとおり第１の電源VDD1にソースが接続されるトランジスタM2のゲートを制御し，第１の電源VDD1と第３の電源VDD3との間に設けられたLDO制御回路１５により出力トランジスタM2のゲート電圧が制御される。よって，第１の電源VDD1が充電器電圧のように高い電圧６Vのときは，LDO制御回路１５により出力トランジスタM2のゲートを制御するのが好ましい。
【００２６】
一方，DCDCコンバータ回路は，後述するとおり出力トランジスタM1,M2を交互にスイッチングさせ，そのスイッチングのパルス幅を制御することで電源VDD4の電圧を制御する。グランドVssに接続される出力トランジスタM1のゲートを制御するためには，第２の電源VDD2とグランドVssとの間に設けられたDCDC制御回路１６により，トランジスタM1,M2を制御するのが好ましい。そして，DCDCコンバータ回路の効率は，LDO回路よりも一般に高くできるので，第１の電源VDD1が電池の電圧の４Vの場合に，DCDC制御回路１６をイネーブルにすることで，省電力化を図ることができる。
【００２７】
上記のとおり，通常動作状態ではLDO制御回路１５やDCDC制御回路１６のゲート耐圧の問題は解消されている。一方，電源VDD1が起動したときの初期動作でのゲート耐圧の保護は概略以下のとおりである。
【００２８】
第２電源発生回路１２には第１の電源VDD1が印加される。そのため，後述するとおり，第１の電源VDD1に追従して立ち上がる第１の基準電圧Vref1を利用して，第２電源発生回路１２のトランジスタにその耐圧４〜４．６Vを超える高い電圧が印加されないようにゲートにVref1が印加されるカスコードトランジスタを設けるなど回路を工夫している。同様に，第３電源発生回路１５にも第１の電源電圧ＶＤＤ１が印加される。そのため，第２電源発生回路１２と同様に，第３電源発生回路１３も，第１の基準電圧Vref1を利用してそのトランジスタにゲート耐圧を超える電圧が印加されないようにカスコードトランジスタを設けるなど回路が工夫されている。これらの回路については後述する。
【００２９】
出力回路１９のトランジスタM2のソースは第１の電源VDD1に接続される。したがって，第１のノードNd1にグランドVssなどの低い電圧が印加されると，トランジスタM2のゲート耐圧を超える電圧がゲート・ソース間に印加される。または，何らかの理由で第１のノードNd1に第１の電源VDD1に近い高い電圧が印加されると，トランジスタM2のゲート耐圧を超える電圧がゲート・ドレイン間に印加される。そこで，初期動作期間中は，立ち上がり時バイアス回路１４がイネーブルにされ，第１のノードNd1に基準電圧Vref1を印加する。これにより，第１の電源VDD1が高い電圧６Vであっても，トランジスタM2のゲート・ソース間及びゲート・ドレイン間にはVDD1-Vref1＝３V，Vref1-Vss＝３Vしか印加されず，ゲート耐圧未満に保たれる。
【００３０】
そのために，立ち上がり時バイアス回路１４は，第１の電源VDD1の立ち上がりと同時に立ち上がる第１の基準電圧Vref1を，初期動作期間の最初から第１のノードNd1に供給する。それとともに，PMM制御回路１７は，バイアスイネーブル信号BIAS_ENにより，立ち上がりバイアス回路１４による第１の基準電圧Vref1の第１のノードNd1への供給動作を，所定期間の間継続させる。
【００３１】
出力端子保護回路１８は，出力トランジスタM1,M2をより安全に保護するために設けられた回路であり，第１の電源VDD1が立ち上がった時はハイインピーダンスになり，トランジスタM2のソースに第１の電源VDD1が接続されることを回避する。これにより，トランジスタM2を介してトランジスタM1のドレインの電圧が第１の電源VDD1まで上昇することを回避している。そして，第３の電源VDD3がVDD1から立ち下がり通常の電位VDD1-3Vになるときに導通状態になる。その後は，出力端子VLの上昇に応答して，第１の端子Nd1がLDO制御回路１５またはDCDC制御回路１６により制御されるので，出力端子VLの過度な上昇は回避されトランジスタM1は完全に保護される。
【００３２】
出力トランジスタM2のゲートに第１の基準電源Vref1が印加されると，トランジスタM2により出力端子VLの電圧が上昇する。この出力VLの上昇に応答して，PMM制御回路１７は，立ち上がり時バイアス回路１４による基準電圧Vref1の印加をティセーブルにし，LDOイネーブル信号LDO_ENまたはDCDCイネーブル信号DCDC_ENのいずれかをイネーブルにして，LDO制御回路１５かDCDC制御回路１６かのいずれかを動作させる。前述のとおり，いずれをイネーブルにするかは，第１の電源VDD1が高い電圧６Vの時はLDO制御回路１５を，低い電圧４Vの時はDCDC制御回路１６をイネーブルにする。この制御は通常動作状態での制御である。
【００３３】
図４，図５は，第１の電源VDD1に高い電圧，例えば６Vが印加されたときのパワーマネージメント回路の動作を示す図である。シミュレーション結果である。図４は横軸の時間軸のスケールがnsオーダでありVDD1の立ち上がりから短い時間を示し，図５はμｓオーダであり立ち上がりからより長い時間を示す。
【００３４】
図４に示すとおり，第１の電源VDD1が６Vに立ち上がると，ほぼ同時に基準電圧Vref1がVDD1/2に立ち上がる。また，第３電源発生回路１３は未だ動作していないので，第３の電源VDD3もVDD1と等しくなる。第２電源発生回路１２も未だ動作していないので，第２の電源VDD2はグランドVssのままである。
【００３５】
図５に示すとおり，やがて，第２電源発生回路１２の動作により第２の電源VDD2がグランドVssからVss＋３Vに立ち上がり，それに続いて第３電源発生回路１３の動作により第３の電源VDD3が第１の電源VDD1からVDD1−３Vに立ち下がる。
【００３６】
図６，図７は，第１の電源VDD1に通常の電池電圧，例えば４Vが印加されたときのパワーマネージメント回路の動作を示す図である。これもシミュレーション結果である。図６，７の時間軸のスケールは図４，５と同じ関係にある。
【００３７】
この場合は，図６に示すとおり，第１の電源VDD1が４Vに立ち上がると，ほぼ同時に基準電圧Vref1がVDD1/2に立ち上がる。また，第３電源発生回路１３は未だ動作していないので，第３の電源VDD3もVDD1と等しくなる。第２電源発生回路１２も未だ動作していないので，第２の電源VDD2はグランドVssのままである。
【００３８】
図７に示すとおり，やがて，第２電源発生回路１２の動作により第２の電源VDD2がグランドVssから一旦立ち上がり，それに続いて第３電源発生回路１３の動作により第３の電源VDD3が第１の電源VDD1から立ち下がる。そして，第２の電源VDD2は最終的にVss＋３Vに立ち上がり，第３の電源VDD3は最終的にVDD1−３Vに立ち下がる。つまり，VDD1=4Vであるので，VDD2=3V，VDD3＝１Vになっている。
【００３９】
図６，７の場合は，第１の電源VDD1が４V程度であるので，内蔵の高速トランジスタのゲート酸化膜にはゲート耐圧（４〜4.6V）以上印加されることはない。
【００４０】
図８は，本実施の形態におけるパワーマネージメント回路の電源制御のフローチャート図である。以下，このフローチャートを参照しながら，具体的なパワーマネージメント回路内の各回路とその動作について説明する。
【００４１】
［基準電圧生成回路］
図９は，基準電圧生成回路１１の回路図である。基準電圧生成回路１１は，グランドVssと第１の電源VDD1の第１の電源配線との間に設けられた比較的大きい抵抗値で等しい抵抗値を有する抵抗R301,R302と，等しい容量値を有するキャパシタC301,C302を有する。そして，抵抗R301,R302の接続ノードに基準電圧Vref1が生成される。この基準電圧Vref1は，第１の電源VDD1の１／２の電圧VDD1/2に常時追従する。また，基準電圧生成回路１１は，大きな抵抗R301,R302を使用しているため，基準電圧Vref1の駆動能力は余り大きくはない。したがって，第２，第３の電源発生回路１２，１３が設けられている。
【００４２】
図８のフローチャートにおいて，最初のVDD1=0Vの状態から（S1），第１の電源VDD1が立ち上げられ（S2），基準電圧発生回路が基準電圧Vref1をVDD1の立ち上げに追従させ，VDD1/2に立ち上げる（S3）。
【００４３】
［立ち上がり時バイアス回路］
図１０は，立ち上がり時バイアス回路１１の回路図である。また，図１１は，立ち上がり時バイアス回路１１の電源VDD1の立ち上がり時の動作波形図である。立ち上がり時バイアス回路１１は，基準電圧Vref1の配線と出力トランジスタM2のゲートである第１のノードNd1との間を接続するスイッチを有し，そのスイッチはNチャネルトランジスタM107とPチャネルトランジスタM108と，PチャネルトランジスタM109とからなる。そして，トランジスタM107のゲートは，CR時定数回路R101,C102とインバータ１０５とが生成するノードA2の電圧に制御され，トランジスタM108は，CR時定数回路R104,C103とインバータ１０６とが生成するノードA4の電圧に制御される。また，トランジスタM109のゲートは，バイアスイネーブル信号BIAS_ENにより制御される。
【００４４】
図１１に示されるとおり，第１の電源VDD1が立ち上がると，基準電圧Vref1もそれに追従してVDD1/2に立ち上がる。それに応答して，CR時定数回路によりノードA1は基準電圧Vref1から第１の電源VDD1の電圧に徐々に上昇し，それに伴いインバータ１０５の出力ノードA2はVDD1からVref1に低下する。したがって，ノードA2がVDD1の間は，トランジスタM107が導通する。一方，もうひとつのCR時定数回路によりノードA3は基準電圧Vref1からグランドVssに徐々に低下し，それに伴いインバータ１０６の出力ノードA4は，グランドVssから基準電圧Vref1に上昇する。したがって，ノードA4がグランドVssの間は，トランジスタM108が導通する。つまり，第１の電源VDD1の立ち上がり時にトランジスタM107,M108がオンし，基準電圧Vref1は第１のノードNd1に接続される。これにより，出力トランジスタM2のゲートは基準電圧Vref1になる。
【００４５】
その後，トランジスタM107,M108はオフになるが，その前からバイアスイネーブル信号BIAS_ENがLレベルに制御され，トランジスタM109がオンになっている。このトランジスタM109のオンにより，第１の電源VDD1の立ち上がりから初期動作期間の間は，第１のノードNd1は基準電圧Vref1が接続される。この動作は，図８の工程S3に示されている。
【００４６】
［出力端子保護回路］
図１２は，出力端子保護回路１８の回路図である。出力端子保護回路１８は，第１の電源VDD1を立ち上げたときに出力トランジスタM2のソースである第２のノードNd2を第１の電源VDD1を切り離してハイインピーダンスになり，第３の電源VDD3が第１の電源VDD1からVDD1-3Vに低下するときに短絡状態になり第２のノードNd2を第１の電源VDD1に接続する。そのために，PチャネルトランジスタM701が設けられている。トランジスタM701のゲートにはキャパシタC702と抵抗R703とからなる時定数回路が設けられている。
【００４７】
VDD1=0Vの初期状態（S1）では，ノードA5も０Vである。その状態から第１の電源VDD1が立ち上がると，ノードA5は０Vから徐々にVDD1に立ち上がる。その時，トランジスタM701はオフ状態を維持しハイインピーダンス状態になる。ただし，トランジスタM701のゲート・ソース間とゲート・ドレイン間の寄生容量による容量カップfin具により，第２のノードNd2が第１の電源VDD1と共に立ち上げる。ただし，第２のノードNd2には出力トランジスタM2のソースが接続され，出力トランジスタM2のゲートには基準電圧Vref1が印加されているので，第２のノードNd2は，Vref1＋Vth(M2)まで上昇して停止する。これ以上上昇するとトランジスタM2がオンになるからである。
【００４８】
このトランジスタM701のハイインピーダンス状態は，図８の工程S3に示される通りである。これは未だ初期動作期間である。
【００４９】
そして，第３の電源発生回路１３がイネーブル状態にされて第３の電源VDD3がVDD1から立ち下がりVDD1-３Vに低下すると，トランジスタM701はオンして，第２のノードNd2にはVDD1が接続される。この状態は通常動作状態であり，図８の工程S5の通りである。
【００５０】
［第２の電源発生回路］
図１３は，第２の電源発生回路１２の回路図である。第２の電源発生回路は，第１の電源VDD1から第２の電源VDD2の出力端子に設けられた電源VDD2安定化のためのキャパシタC411をチャージ回路４１３により充電して出力端子の電圧をグランドVssからVss+3Vに立ち上げる。そのために，第２の電源VDD2の電圧をモニタするモニタ回路４１２と，第２の基準電圧Vref2を生成するバンドギャップレファレンス回路４０１と，オペアンプ４０２とを有する。さらに，オペアンプ４０２の出力に応じて第１の電源VDD1から第２の電源VDD2にチャージ電流を供給するチャージ回路４１３を有する。
【００５１】
チャージ回路４１３は，カレントミラー回路となるPチャネルのトランジスタM407,M408と，オペアンプ４０２の出力ノードA7により駆動されるトランジスタM405とを有する。オペアンプ４０２で駆動されるトランジスタM405の電流が，カレントミラー回路を介してトランジスタM408に流れ，第１の電源VDD1,トランジスタM408,M409，キャパシタC411の経路でチャージ電流が供給され第２の電源VDD2の出力端子の電圧が所望のレベルに制御される。オペアンプ４０２は，VDD2モニタ回路４１２のノードA6の電圧がバンドギャップレファレンス回路４０１の基準電圧Vref2に等しくなるようにトランジスタM405の電流量を制御する。
【００５２】
また，トランジスタM409は，トランジスタM408と出力端子VDD2との間に設けられ，ゲートに基準電圧Vref1が供給される。同様に，トランジスタM405とトランジスタM406との間にもトランジスタM406が設けられ，そのゲートに基準電圧Vref1が供給される。このようにカスコードトランジスタM409,M406により，第１の電源VDD1が立ち上がったときにトランジスタM408のゲート・ドレイン間と，トランジスタM406のゲート・ドレイン間に，そのゲート耐圧を超える電圧が印加されるのが防止される。つまり，トランジスタM409のゲートは基準電圧Vref1=3Vであるので，トランジスタM408のドレインであるノードA10は，Vref1+Vth(M409)までしか低下せず，よってトランジスタM408のゲート・ドレイン間が保護される。同様に，トランジスタM405のドレインであるノードA8は，Vref1+Vth(M406)までしか上昇せず，よってトランジスタM405のゲート・ドレイン間は保護される。
【００５３】
第１の電源VDD1が０Vのときは，第２の電源VDD2も０Vである。そこで，第１の電源VDD1が立ち上がると，それと同時に基準電圧Vref1も立ち上がりVDD1/2になる。このとき，カスコードトランジスタM409,M406により，トランジスタM408,M405のゲート・ドレイン間に第１の電源VDD1のような高い電圧が印加されるのが防止される。
【００５４】
第１の電源VDD1の立ち上がりに伴い，バンドギャップレファレンス回路４０１が基準電圧Vref2を徐々に上昇させる。ノートA6は未だグランドレベルであるので，第２の基準電圧Vref2の上昇に伴いオペアンプ４０２の出力が上昇し，トランジスタM405のドレイン電流が増大する。この電流がカレントミラー回路M407,M408を介してトランジスタM408に流れ，キャパシタC411が充電され，第２の電源VDD2が上昇する。そして，モニタ回路４１２のノードA6がBGR回路が生成する基準電圧Vref2に一致するように，オペアンプ４０２がトランジスタM405の電流量を制御し，第２の電源VDD2はVss+3Vで安定する。
【００５５】
なお，トランジスタM406,M409はカスコード接続されており，ゲートに第１の基準電圧Vref1が与えられているので，第２の電源VDD2の立ち上がり変化は，トランジスタM408には影響を与えないようになっている。
【００５６】
以上のように，第２の電源発生回路では，カスコード接続のトランジスタM409,M406を設けてそのゲートに基準電圧Vref1を印加することで，第１の電源Vdd1が立ち上がって第２の電源VDD2が立ち上がるまでの間に，トランジスタに過大な電圧が印加されることが防止されている。
【００５７】
［第３の電源発生回路］
図１４は，第３の電源発生回路１３の回路図である。第３の電源発生回路は，VDD3参照電圧発生回路５１４と，それが生成する第３の基準電圧Vref3と第３の電源VDD3とを比較するオペアンプ５１５と，オペアンプの出力ノードA12で駆動されるトランジスタM510を有するディスチャージ回路５１６とを有する。第３の電源VDD3の出力端子と第１の電源VDD1の配線との間には，出力安定化のためのキャパシタC513と，抵抗R512が設けられている。
【００５８】
VDD3参照電圧発生回路５１４は，抵抗５０３とバイアス電流源５０１とを有し，バイアス電流源５０１は，図中左下に示された回路である。オペアンプ５１５は，比較用のトランジスタM504,M509と，負荷電流回路となるカレントミラー回路M506,M507を有する。そして，ゲートにVref1が接続されたカスコードトランジスタM502,M505,M508,M510を設け，第１の電源VDD1が立ち上がったときにそれらのトランジスタのソースA11,A12,A13,A14がVref1-Vthにクランプされ，それ以上高い電圧にならないように保護する。同様に，トランジスタM504,M509のゲート・ドレイン間も耐圧以下にされる。
【００５９】
第１の電源VDD1が０Vのときは，第３の電源VDD3も０Vである。第１の電源VDD1が立ち上がると，キャパシタC513のカップリングにより第３の電源VDD3もVDD1と等しい電圧に立ち上がる。一方，バイアス電流源５０１は，例えば，トランジスタM502との間にスイッチを設け，第２の電源VDD2が立ち上がった後にそのスイッチを導通させて，VDD3参照電圧発生回路５１４の動作を開始させる。オペアンプ５１５とトランジスタM514と抵抗R516により，ノードA15が所定の電圧になるように動作する。その結果，抵抗R506とR516との抵抗比に応じた第３の基準電圧Vref3が参照電圧として生成される。
【００６０】
オペアンプ５１４は，第３の電源電圧VDD3と参照電圧Vref3とを比較し，ディスチャージ回路５１６のトランジスタM510を駆動し，トランジスタM510の電流によりキャパシタC513を放電し，第３の電源電圧VDD3をVDD1から低下させる。参照電圧Vref3はVDD1-3V程度になるように抵抗R503,R516の抵抗値が設定されている。したがって，第３の電源電圧VDD3は，オペアンプ５１５とディスチャージ回路５１６により，キャパシタC513は徐々に放電され，第３の電源VDD3はVDD1-3Vまで低下し安定する。
【００６１】
［PMM制御回路］
図１５は，PMM制御回路１７の回路図である。PMM制御回路１７は，図３に示されるとおり第２の電源VDD2とグランドVssとの間に設けられている。したがって，図１５中のコンパレータやアンドゲート，インバータなどは第２の電源VDD2に接続されている。PMM制御回路は，第１の電源VDD1が立ち上がる初期動作では，バイアスイネーブル信号BIAS_ENをLレベルにし，制御信号LDO_EN,DCDC_ENを共にLレベルにする。また，出力端子VLが所定の電圧に上昇した後の通常動作では，第１の電源VDD1の電圧レベルに応じて，LDO制御回路１５かDCDC制御回路１６かいずれかをイネーブルにする。すなわち，第１の電源VDD1が６Vと高い電圧の場合は，LDOイネーブル信号LDO_ENをHレベル，DCDCイネーブル信号DCDC_ENをLレベルにして，LDO制御回路１５をイネーブルにしDCDC制御回路１６はディセーブルにする。逆に，第１の電源VDD1が４Vと低い電圧の場合は，DCDCイネーブル信号DCDC_ENをHレベルに，LDOイネーブル信号LDO_ENをLレベルにし，LDO制御回路１５をディセーブルにし，DCDC制御回路１６をイネーブルにする。
【００６２】
コンパレータ６１０は，第１の電源VDD1が高い電圧６Vか低い電圧４Vかを検出する。コンパレータ６１１は出力端子の電圧VLが所定電圧を超えたか否かを検出する。
【００６３】
第１の電源VDD1が立ち上がった後の初期動作時は，出力端子VLの電圧が未だ上昇していないので，ノードA21はレファレンス電圧６０２より低く，コンパレータ６１１の出力はLレベルとなる。その結果，バイアスイネーブル信号BIAS_ENはLレベル，アンドゲート６１３，６１４の出力は共にＬレベルになる。つまり，イネーブル信号LDO_EN,DCDC_ENは共にLレベルである。これで，立ち上がり時バイアス回路１４のトランジスタM109はオンになり，第１のノードNd1は基準電圧Vref1になっている。
【００６４】
やがて，第３の電源VDD3がVDD1-3Vに低下すると，出力端子保護回路１８が短絡状態になり，出力トランジスタM2の駆動動作により出力端子VLの電圧が上昇し，コンパレータ６１１の出力はHレベルになる。これにより通常動作状態に制御される。この時，コンパレータ６１０は，第１の電源VDD1１をR603,R604で抵抗分割したノードA20の電圧がレファレンス電圧601より高ければ，出力をHレベルにし，LDOイネーブル信号LDO_ENをHレベルにし，LDO制御回路１５が動作する。逆に，ノードA20の電圧がレファレンス電圧601より低ければ，出力をLレベルにし，DCDCイネーブル信号DCDC_ENをHレベルにし，DCDC制御回路１６が動作する。
【００６５】
第１の電源VDD1が６Vと高い場合は，LDO制御回路１５が動作し，後述のとおり出力端子VLの電圧が３V程度に制御される。それにより，出力トランジスタM1,M2にはゲート耐圧を超える電圧が印加されず保護される。
【００６６】
［LDO制御回路］
図１６は，LDO制御回路１５の回路図である。図中，LDO制御回路１５に加えて，出力トランジスタM1,M2も示されている。LDO制御回路１５と出力トランジスタM2がLDO回路となる。
【００６７】
LDO制御回路１５は，第１，第３の電源VDD1,VDD3の間に設けられた回路であり，出力電源VDD4とレファレンス電圧８０１とを比較するオペアンプ８０２と，LDOイネーブル信号LDO_ENにより制御されるスイッチSW1，トランジスタM803,M804からなるスイッチとを有する。図１６のPMM制御回路１７がLDOイネーブル信号LDOI_ENをHレベルにすると，スイッチSW1が導通し，オペアンプ８０２による出力トランジスタM2のゲートNd2の制御が始まる。出力端子LVに接続される外付けのインダクタンスL1とキャパシタC1で平滑化された出力電圧VDD4が，レファレンス電圧８０１（例えば３V）になるように，オペアンプ８０２が出力トランジスタM2を駆動する。
【００６８】
通常動作状態では，第１の電源VDD1が例えば６Vと高い場合に，このLDO制御回路１５がイネーブルになり，第１のノードNd1の電圧をVDD1-αに制御して，出力電圧VDD4を生成する。出力トランジスタM2のソースには第１の電源VDD1の高い電圧６Vが印加されるが，第１のノードNd1の電圧もVDD1-αに制御されるので，出力トランジスタM2のゲート・ソース間，ゲート・ドレイン間にゲート耐圧を超える電圧が印加されることはなく，トランジスタM2は高い電圧VDD1から保護される。また，出力端子VLの電圧は出力電圧VDD4と同等であり，レファレンス電圧８０１（３V）に制御されるので，出力トランジスタM1が破壊されることも回避される。
【００６９】
［DCDC制御回路］
図１７は，DCDC制御回路１６の回路図である。DCDC制御回路１６は，グランドVssと第２の電源VDD2との間に設けられる。DCDC制御回路１６は，出力トランジスタM1,M2を交互にオン，オフ制御するパルス信号をノードNd1，Nd3に生成し，出力電圧VDD4を所望の電圧に制御する。DCDC制御回路１６と出力トランジスタM1，M2と，インダクタL1と，キャパシタC1がDCDCコンバータ，またはスイッチングレギュレータである。DCDCコンバータはLDO回路より変換効率が高い。しかし，出力トランジスタM2のゲートにパルス信号が印加されるので，DCDC制御回路１６は第１の電源VDD1が高い６Vのときは出力トランジスタM2の保護のため動作せず，第１の電源VDD1が低い４Vのときに動作する。第１の電源VDD1が低いときは電池駆動であるので，効率の高いDCDCコンバータが動作するのが望ましい。
【００７０】
DCDC制御回路１６は，三角波発生回路９０６と，出力電圧VDD4と三角波信号とを比較するコンパレータ９０１と，コンパレータ出力に応じて出力トランジスタM2，M1のゲートのノードNd1，Nd3にパルス信号を生成するドライバ９０２とを有する。さらに，ドライバ９０２とノードNd1との間には，DCDCイネーブル信号DCDC_ENにより制御されるスイッチSW2が設けられている。
【００７１】
PMM制御回路１７がDCDCイネーブル信号DCDC_ENをHレベルにすると，三角波発生回路９０６，コンパレータ９０１，ドライバ９０２が動作を開始する。コンパレータ９０１は，出力電圧VDD4と三角波とを比較し，出力電圧VDD4が所望の電圧になるようにパルス幅変調された出力パルスを生成する。ドライバ９０２はそのコンパレータの出力パルスに応じた駆動パルスをノードNd1，Nd2に出力する。トランジスタM2がオン，M1がオフになると，出力端子VLが上昇し，第１の電源VDD1からの電流がインダクタンスL1に流れ，キャパシタC1に電荷が蓄積される。この時インダクタンスL1にはエネルギーが蓄積される。そして，トランジスタM2がオフ，M1がオンになると，インダクタンスL1にVLからVDD4に向かう電流は，トランジスタM1から供給され，キャパシタC1への電荷注入は継続される。やがて，インダクタンスL１のエネルギーがなくなると，例えばトランジスタM1はオフにされる。
【００７２】
［全体の動作］
図１８は，第１の電源VDD1が高い電圧６Vのときのタイミングチャートである。時間ｔ０で第１の電源VDD1が立ち上がると，基準電圧Vref1もVDD1/2＝３Vに立ち上がる。第３の電源VDD3は，キャパシタC513（図１４）のカップリングによりVDD1と共に６Vに立ち上がる。立ち上がり時バイアス回路１４により第１のノードNd1がVref1=3Vとなり，出力トランジスタM2は保護される。また，出力端子保護回路１８内のトランジスタM701（図１２）の寄生容量によるカップリングにより，第２のノードNd2は第１の電源VDD1の上昇と共に上昇する。ただし，出力トランジスタM2のゲートがVref1であるので，第２のノードNd2はVref1+Vth(M2)までしか上昇せず，出力トランジスタM1は破壊されない。
【００７３】
やがて，第２の電源発生回路１２により第２の電源VDD2がVss+3Vまで立ち上がり，次に，第３の電源発生回路１３により第３の電源VDD3がVDD1-3Vまで立ち下がる。そして，時間ｔ１で，VDD3の立ち下がりで出力端子保護回路１８のトランジスタM701（図１２）がオンになり，第２のノードNd2は第１の電源VDD1まで上昇し，出力トランジスタM2の駆動により，出力端子LVは０Vから３Vに向かって上昇する。
【００７４】
時間ｔ２にて，出力端子LVの上昇に応答して，PMM制御回路１７がLDOイネーブル信号LDO_ENをHレベルにし，LDO制御回路１５が動作開始し，出力トランジスタM2のゲートを制御して，出力電圧VDD4を所望の電圧３Vにする。これにより，出力トランジスタM1が破壊されることはない。このとき，PMM制御回路１７はDCDCイネーブル信号DCDC_ENはLレベルにし，DCDC制御回路１６は動作しない。
【００７５】
第１の電源VDD1が高い電圧６Vのときは，充電器が接続されている状態であり，LDO制御回路１５を動作させて出力トランジスタM2，M1が破壊されるのを防止する。LDO回路は変換効率が高くないが，充電器が接続され外部電源から電力が供給されるので問題はない。
【００７６】
図１９は，第１の電源VDD1が低い電圧４Vのときのタイミングチャートである。時間ｔ０で第１の電源VDD1が４Vまで立ち上がる。これに伴い基準電圧Vref1がVDD1/2に立ち上がり，第３の電源VDD3がVDD1と一緒に立ち上がる。そして，第１のノードNd1がVref1=2Vになり，第２のノードNd2がVref1+Vth（M2）になる。
【００７７】
その後，第２の電源VDD2がVssからVSS+3Vまで立ち上がり，次に，第３の電源VDD3がVDD1からVDD1-3Vまで立ち下がる。そのため，時間ｔ１で第２のノードNd2がVDD1=4Vまで上昇し，出力端子VLがトランジスタM2によりVssから２Vまで上昇する。ここまでは，VDD1=4Vであるが，図１８と同様の動作である。
【００７８】
そして，時間ｔ２にて出力端子VLの上昇に応答して，PMM制御回路１７がDCDCイネーブル信号DCDC_ENをHレベルにし，DCDC制御回路１６が動作開始し，トランジスタM2，M1を交互にオン，オフ制御して，出力電圧VDD4を所望の電圧３Vにする。このとき，PMM制御回路１７はLDOイネーブル信号LDO_ENはHレベルにし，LDO制御回路１５は動作しない。
【００７９】
第１の電源VDD1が低い電圧４Vであるので，電池駆動になっている。よって，変換効率がLDOより高いDCDCコンバータを動作させて出力電圧VDD4を生成する。また，出力トランジスタM2のゲートにパルス信号が印加されVssレベルになることがあるが，第１の電源VDD1が４Vと低いのでトランジスタM2が破壊されることはない。
【００８０】
以上説明したとおり，本実施の形態のパワーマネージメント回路は，第１の電源VDD1に高い電圧，６Vが印加された場合でも，初期動作期間とその後の通常動作期間とで回路のトランジスタのゲート・ソース間及びゲート・ドレイン間にゲート耐圧以上の電圧が印加されることが防止される。したがって，高速動作が要求される高周波回路と共に共通のチップに設けても，同じテクノロジのプロセスで製造される高速トランジスタを有するパワーマネージメント回路とすることができる。
【００８１】
以上の実施の形態をまとめると，次の付記のとおりである。
【００８２】
（付記１）
外部から第１の電源電圧を供給される第１の電源配線と，
前記第１の電源配線に接続され，前記第１の電源電圧の立ち上がりに応答して，第２の電源配線をグランドから前記グランドと前記第１の電源電圧との間の第２の電源電圧に立ち上げる第２の電源発生回路と，
前記第１の電源配線に接続され，前記第１の電源電圧の立ち上がりに応答して，第３の電源配線を第１の電源電圧から前記第１の電源電圧とグランドとの間の第３の電源電圧に立ち下げる第３の電源発生回路と，
前記グランドと第１の電源配線との間に直列に設けられた第１，第２の出力トランジスタを有し，前記第１，第２の出力トランジスタの接続端子から出力電圧が生成される出力回路と，
前記グランドの配線と前記第２の電源配線との間に設けられ，前記第１，第２の出力トランジスタのゲートを制御してオン，オフ制御する第１の制御回路と，
前記第３の電源配線と前記第１の電源配線との間に設けられ，前記第２の出力トランジスタのゲートを制御する第２の制御回路と，
前記第１の電源電圧の立ち上がり後の初期動作期間経過後に，前記第１の電源電圧が第１の電圧のときに前記第２の制御回路をイネーブルに制御し前記第１の制御回路をディセーブルに制御し，前記第１の電源電圧が前記第１の電圧より低い第２の電圧のときに前記第２の制御回路をディセーブルに制御し前記第１の制御回路をイネーブルに制御するパワーマネージメント制御回路と，を有するパワーマネージメント回路。（通常動作状態のときに第１の電源電圧に応じて第１または第２の制御回路が出力トランジスタを制御する）
（付記２）
付記１において，
さらに，前記第１の電源配線に接続され，前記第１の電源電圧の立ち上がりに追従して当該第１の電源電圧とグランドとの間の第１の基準電圧を出力する基準電圧発生回路と，
前記第１の基準電圧が出力される第１の基準電圧配線と前記第２の出力トランジスタのゲートとの間を接続または非接続する立ち上がり時バイアス回路を有し，
前記立ち上がり時バイアス回路は，前記初期動作期間中に前記基準電圧配線と前記第２の出力トランジスタのゲートとを接続し，前記初期動作期間経過後に非接続にするパワーマネージメント回路。（初期動作期間中は，基準電圧が第２の出力トランジスタのゲートに印加される）
（付記３）
付記２において，
さらに，前記第２のトランジスタと第１の電源配線との間に設けられ，前記初期動作期間中，前記第１の電源電圧の立ち上がり後ハイインピーダンス状態になり，前記第３の電源配線が前記第３の電源電圧に立ち下がったときに短絡状態になる出力端子保護回路を有するパワーマネージメント回路。
【００８３】
（付記４）
付記３において，
前記パワーマネージメント制御回路は，前記出力端子保護回路が短絡状態になった後，前記第１，第２の出力トランジスタの接続端子の電圧が所定の電位に達したときに，前記第１，第２の制御回路のイネーブルまたはディセーブルへの制御を開始するパワーマネージメント回路。（接続端子ＶＬが立ち上がってからＬＤＯをイネーブルにして，ＶＬを制御する）
（付記５）
付記２〜５のいずれかにおいて，
前記第１の制御回路は，前記出力電圧の電位に応じて前記第１，第２の出力トランジスタを交互にオン，オフ制御して，前記出力端子に接続されるインダクタンス素子を介して所望の前記出力電圧を生成させるＤＣＤＣコンバータ用制御回路であり，
前記第２の制御回路は，前記接続端子の電圧を所望の電圧にするように前記第２の出力トランジスタのゲート電圧を制御するＬＤＯ制御回路であるパワーマネージメント回路。（ＬＤＯがＶＬを３Ｖに維持するので，Ｍ１が保護される）
（付記６）
付記２〜５のいずれかにおいて，
前記第２の電源生成回路は，前記第２の電源配線の電圧に対応するモニタ電圧と第２の基準電圧とを比較する第１のオペアンプと，前記第１のオペアンプの出力に応じて前記第１の電源配線から前記第２の電源配線に供給される電流を発生するチャージ回路とを有し，
前記チャージ回路は，前記第１の基準電圧がゲートに印加されるカスコードトランジスタにより，前記第１の電源配線側に接続されたトランジスタと，前記グランド側に接続されたトランジスタとを分離するパワーマネージメント回路。（カスコードトランジスタＭ４０９，Ｍ４０６）
（付記７）
付記２〜４のいずれかにおいて，
前記第３の電源生成回路は，前記第３の電源配線の電圧と第３の基準電圧とを比較する第２のオペアンプと，前記第２のオペアンプの出力に応じて前記第３の電源配線の電圧を引き下げるディスチャージ回路とを有し，
前記第２のオペアンプは，前記第１の基準電圧がゲートに印加されるカスコードトランジスタにより，前記第１の電源配線側に接続されたトランジスタと，前記グランド側に接続されたトランジスタとを分離するパワーマネージメント回路。（カスコードトランジスタＭ５０５，Ｍ５０８）
（付記８）
付記１〜７に記載されたパワーマネージメント回路と，
前記パワーマネージメント回路が生成する出力電圧を内部電源電圧として供給され，前記パワーマネージメント回路のトランジスタと同じプロセスで製造されるトランジスタを含む高周波回路とを有する高周波回路ＩＣ。
【符号の説明】
【００８４】
VDD1:第１の電源 VDD2:第２の電源
VDD3:第３の電源 Vref1:第１の基準電圧
１１：基準電圧発生回路 １２：第２電源発生回路
１３：第３電源発生回路 １４：立ち上がり時バイアス回路
１５：LDO制御回路 １６：DCDC制御回路
１７：PMM制御回路 １８：出力端子保護回路
【技術分野】
【０００１】
本発明は，パワーマネージメント回路およびそれを内蔵する高周波回路ＩＣに関する。
【背景技術】
【０００２】
無線通信装置などに搭載される高周波回路ＩＣは，アンテナに供給する高周波送信信号を生成し，アンテナから受信した高周波受信信号を受信する。そのため，高周波通信回路は，高周波を生成するシンセサイザやその高周波信号を乗算するミキサなど高速動作可能なトランジスタ回路を有する。その場合，高速動作するトランジスタは，ゲート長をより短くするテクノロジにより製造されるため，プロセスの制約からそのゲート酸化膜はより薄くなり，一般的にゲート耐圧が低くなる。すなわち，高速トランジスタはゲート酸化膜が薄く，低ゲート耐圧で且つ低閾値電圧である。
【０００３】
一方，無線通信装置は，携帯端末においてリチウム電池などの電池からの電源で動作することが求められる。電池電源電圧は，通常は４V前後であるので，その電池電源電圧を更に降圧して内部電源を生成するパワーマネージメント回路が必要になる。降圧された内部電源で高周波回路を動作させることで，高周波回路内の高速トランジスタはその耐圧未満の電圧で動作させることができ，低閾値電圧に対応させることができる。
【０００４】
パワーマネージメント回路としてＤＣＤＣコンバータやスイッチングレギレータなどが知られている。このような回路については，特許文献１，２，３などに記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−７２８７２号公報
【特許文献２】特開２００９−２２５６４２号公報
【特許文献３】特開平５−３０４７６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし，パワーマネージメント回路を高周波回路ＩＣに内蔵させた場合，パワーマネージメント回路自体は外部電源電圧に堪えられる耐圧を持つ必要がある。ただし，トランジスタの耐圧はゲート酸化膜の厚さに比例するので，高速動作可能なトランジスタのテクノロジとはトレードオフの関係にある。パワーマネージメント回路を内蔵する高周波回路を共通プロセスで製造するためには，ゲート耐圧が低い高速動作可能なトランジスタを含むパワーマネージメント回路が要求される。
【０００７】
特に，電池を充電する場合，充電器から電池電圧より高い電圧が印加される場合があり，そのような高い外部電源電圧に対しても，ゲート耐圧以下で動作可能なパワーマネージメント回路が求められる。
【０００８】
そこで，本発明の目的は，ゲート耐圧が低いトランジスタを含むパワーマネージメント回路とそれを内蔵する高周波回路ＩＣを提供することにある。
【課題を解決するための手段】
【０００９】
パワーマネージメント回路の第１の側面は，外部から第１の電源電圧を供給される第１の電源配線と，
前記第１の電源配線に接続され，前記第１の電源電圧の立ち上がりに応答して，第２の電源配線をグランドから前記グランドと前記第１の電源電圧との間の第２の電源電圧に立ち上げる第２の電源発生回路と，
前記第１の電源配線に接続され，前記第１の電源電圧の立ち上がりに応答して，第３の電源配線を第１の電源電圧から前記第１の電源電圧とグランドとの間の第３の電源電圧に立ち下げる第３の電源発生回路と，
前記グランドと第１の電源配線との間に直列に設けられた第１，第２の出力トランジスタを有し，前記第１，第２の出力トランジスタの接続端子から出力電圧が生成される出力回路と，
前記グランドの配線と前記第２の電源配線との間に設けられ，前記第１，第２の出力トランジスタのゲートを制御してオン，オフ制御する第１の制御回路と，
前記第３の電源配線と前記第１の電源配線との間に設けられ，前記第２の出力トランジスタのゲートを制御する第２の制御回路と，
前記第１の電源電圧の立ち上がり後の初期動作期間経過後に，前記第１の電源電圧が第１の電圧のときに前記第２の制御回路をイネーブルに制御し前記第１の制御回路をディセーブルに制御し，前記第１の電源電圧が前記第１の電圧より低い第２の電圧のときに前記第２の制御回路をディセーブルに制御し前記第１の制御回路をイネーブルに制御するパワーマネージメント制御回路と，を有する。
【発明の効果】
【００１０】
第１の側面によれば，耐圧が低い高速トランジスタを含むパワーマネージメント回路を得ることができる。また，高い電源が印加されても高速トランジスタにゲート耐圧を超える電圧が印加されることが回避される。
【図面の簡単な説明】
【００１１】
【図１】本実施の形態の高周波回路ＩＣを搭載する携帯通信端末である。
【図２】本実施の形態の高周波回路ＩＣの概略図である。
【図３】本実施の形態におけるパワーマネージメント回路である。
【図４】第１の電源VDD1に高い電圧，例えば６Vが印加されたときのパワーマネージメント回路の動作を示す図である。
【図５】第１の電源VDD1に高い電圧，例えば６Vが印加されたときのパワーマネージメント回路の動作を示す図である。
【図６】第１の電源VDD1に通常の電池電圧，例えば４Vが印加されたときのパワーマネージメント回路の動作を示す図である。
【図７】第１の電源VDD1に通常の電池電圧，例えば４Vが印加されたときのパワーマネージメント回路の動作を示す図である。
【図８】本実施の形態におけるパワーマネージメント回路の電源制御のフローチャート図である。
【図９】基準電圧生成回路１１の回路図である。
【図１０】立ち上がり時バイアス回路１１の回路図である。
【図１１】立ち上がり時バイアス回路１１の電源VDD1の立ち上がり時の動作波形図である。
【図１２】出力端子保護回路１８の回路図である。
【図１３】第２の電源発生回路１２の回路図である。
【図１４】第３の電源発生回路１３の回路図である。
【図１５】PMM制御回路１７の回路図である。
【図１６】LDO制御回路１５の回路図である。
【図１７】DCDC制御回路１６の回路図である。
【図１８】第１の電源VDD1が高い電圧６Vのときのタイミングチャートである。
【図１９】第１の電源VDD1が低い電圧４Vのときのタイミングチャートである。
【発明を実施するための形態】
【００１２】
図１は，本実施の形態の高周波回路ＩＣを搭載する携帯通信端末である。携帯通信端末は，アンテナに接続された高周波回路ＩＣ３と，キーボードなどの入出力手段４と，本体モジュール５とを有する。そして，リチウム電池２などの充電可能な電池を搭載し，それにより生成される電源ＶＤＤ１が高周波回路ＩＣ３などに供給される。リチウム電池の電圧は，例えば４．２Ｖ前後であるが，この明細書では一例として４Ｖで説明する。
【００１３】
一方，電池を充電する場合，外部の充電器６が接続される。そのため，外部の充電器６が接続された状態では，電源ＶＤＤ１の電圧は電池２の電圧（例えば４Ｖ）よりも高い電圧，例えば５〜６Ｖになる。この明細書では一例として６Ｖで説明する。そのため，高周波回路ＩＣ３は，充電器を接続した状態の高い電源電圧ＶＤＤ１でも，内蔵するトランジスタの印加電圧が耐圧未満になる場合がある。
【００１４】
以下の説明では，高速動作するトランジスタのゲート耐圧は，例えば４．０〜４．６Ｖ程度とする。そして，このゲート耐圧で第１の電源ＶＤＤ１が４〜６Ｖに対応可能なパワーマネージメント回路について説明する。
【００１５】
図２は，本実施の形態の高周波回路ＩＣの概略図である。この高周波回路ＩＣ３は，第１の電源ＶＤＤ１から電源ＶＤＤ４を生成するパワーマネージメント回路１０と，その電源ＶＤＤ４を供給される高周波回路３０とを有する。このパワーマネージメント回路１０は，ＤＣＤＣコンバータなどのスイッチングレギュレータを内蔵し，電池などの第１の電源ＶＤＤ１を降圧して内部電源として出力電圧ＶＤＤ４を生成する。パワーマネージメント回路１０の出力端子ＶＬには，スイッチングレギュレータにより生成されるパルス出力が生成され，外部に設けられたインダクタンスＬ１とキャパシタンスＣ１により平滑化され，所望のレベルの出力電圧ＶＤＤ４が生成される。
【００１６】
一方，高周波回路３０は，例えば，出力電圧ＶＤＤ４からさらに内部電源ＶＤＤ５を生成するＬＤＯ（Low Drop Output）３１と，その内部電源ＶＤＤ５が電源として供給されるＲＦコア部３２とを有する。ＲＦコア部３２は，たとえば，送信回路３３と受信回路３４とを有し，送信回路３３は，送信信号をシンセサイザ３５が生成するローカル周波数信号によりアップコンバートするミキサとパワーアンプとを有し，受信回路３４は，受信した高周波信号を増幅するローノイズアンプと，それにローカル周波数信号を乗算してダウンコンバートするミキサとを有する。
【００１７】
高周波回路ＩＣ３は，同じチップにパワーマネージメント回路１０と高周波回路３０とが形成される集積回路装置である。したがって，パワーマネージメント回路１０と高周波回路３０とは，同じテクノロジで製造され，同じゲート耐圧を有するトランジスタを含んでいてもよい。高周波回路３０の高速動作を実現するためには，そのトランジスタは高速動作可能な短チャネル長でゲート酸化膜が薄いトランジスタであり，そのためトランジスタのゲート耐圧は低くなる。ところが，パワーマネージメント回路１０には第１の電源ＶＤＤ１が直接印加されるので，パワーマネージメント回路内の低いゲート耐圧のトランジスタが，電池電圧（４Ｖ）や外部充電器電圧（６Ｖ）でも堪えられるような回路が好ましい。
【００１８】
図３は，本実施の形態におけるパワーマネージメント回路である。パワーマネージメント回路１０は，第１の電源VDD1とグランドVssとの間に第１の基準電圧Vref1を生成する基準電圧発生回路１１を有し，第１の電源VDD1が起動したときにそれに追従して第１の基準電圧Vref1が生成される。この第１の基準電圧Vref1は，例えば第１の電源VDD1を半分に分圧したVDD1/2である。
【００１９】
さらに，パワーマネージメント回路１０は，第１の電源VDD1とグランドVssの間に設けられ第１の電源VDD1から第２の電源VDD2を生成する第２電源発生回路１２と，第１の電源VDD1とグランドVssの間に設けられ第１の電源VDD1から第３の電源VDD3を生成する第３電源発生回路１３とを有する。第２電源発生回路１２は，グランドから例えば＋３Vの電圧VDD2を生成する。この生成電圧VDD2＝Vss＋３Vは，第１の電源VDD1に充電器の電圧が印加される場合に予想される高い第１の電源電圧６Vの半分の電圧である。一方，第３電源発生回路１３は，第１の電源VDD1から例えば−３Ｖの電圧VDD3を生成する。この生成電圧VDD3＝VDD1-3Vも，第１の電源VDD1に予想される高い電圧６Vが印加されたときの半分の電圧である。したがって，このVDD2,VDD3の＋３V，−３Vは，特にその電圧に限定されるものではない。
【００２０】
出力回路１９は，第１の電源VDD1とグランドVssとの間に設けられたPチャネルMOSトランジスタM2（第２の出力トランジスタ）と，NチャネルMOSトランジスタM1（第１の出力トランジスタ）とを有し，それらの接続ノードが出力端子VLである。トランジスタM2のソースは出力端子保護回路１８を介して第１の電源VDD1に接続される。出力端子VLには，前述のとおり，インダクタンスL1とキャパシタンスC1とが設けられ，所望電位の出力電圧VDD4が生成される。
【００２１】
このパワーマネージメント回路１０は，出力回路１０の出力トランジスタＭ２と共にＬＤＯ回路を有し，トランジスタＭ２のゲート電圧を制御するＬＤＯ制御回路１５と，出力トランジスタＭ１，Ｍ２と共にＤＣＤＣコンバータを有しトランジスタＭ１，Ｍ２のゲートに制御パルスを供給するＤＣＤＣ制御回路１６とを有する。
【００２２】
ＬＤＯ制御回路１５は，第１の電源VDD1と第３の電源VDD3との間に設けられ，ＤＣＤＣコンバータ制御回路１６は，第２の電源VDD2とグランドVssとの間に設けられる。この回路により，ＬＤＯ制御回路１５とＤＣＤＣ制御回路１６のトランジスタには，最大でも３Ｖ程度しか印加されない。したがって，第２，第３の電源VDD2,VDD3が所望の電圧に制御される通常動作状態では，前述のゲート耐圧が４〜４．６Ｖの高速トランジスタでも破壊されることはない。
【００２３】
また，立ち上がり時バイアス回路１４は，第１の電源VDD1とグランドVssとの間に設けられ，電源VDD1が立ち上がった後の初期状態では，第１の基準電圧Vref1を出力トランジスタM2のゲートのノードNd1にバイアス電圧として印加する。これにより出力トランジスタM2のゲート・ソース間，ゲート・ドレイン間にVDD1-Vref1，Vref1-Vssしか印加されないようにし，トランジスタM2のゲートが破壊されるのを防止する。
【００２４】
さらに，PMM制御回路１７は，第２の電源VDD2とグランドVssとの間に設けられ，初期動作後の通常動作では，第１の電源VDD1の電圧レベルに応じて，LDO制御回路１５かDCDC制御回路１６かいずれかをイネーブルにする。つまり，第１の電源VDD1が６Vと高い電圧の場合は，LDO制御回路１５をイネーブルにしDCDC制御回路１６はディセーブルにする。逆に，第１の電源VDD1が４Vと低い電圧の場合は，LDO制御回路１５をディセーブルにし，DCDC制御回路１６をイネーブルにする。
【００２５】
LDO回路は，後述するとおり第１の電源VDD1にソースが接続されるトランジスタM2のゲートを制御し，第１の電源VDD1と第３の電源VDD3との間に設けられたLDO制御回路１５により出力トランジスタM2のゲート電圧が制御される。よって，第１の電源VDD1が充電器電圧のように高い電圧６Vのときは，LDO制御回路１５により出力トランジスタM2のゲートを制御するのが好ましい。
【００２６】
一方，DCDCコンバータ回路は，後述するとおり出力トランジスタM1,M2を交互にスイッチングさせ，そのスイッチングのパルス幅を制御することで電源VDD4の電圧を制御する。グランドVssに接続される出力トランジスタM1のゲートを制御するためには，第２の電源VDD2とグランドVssとの間に設けられたDCDC制御回路１６により，トランジスタM1,M2を制御するのが好ましい。そして，DCDCコンバータ回路の効率は，LDO回路よりも一般に高くできるので，第１の電源VDD1が電池の電圧の４Vの場合に，DCDC制御回路１６をイネーブルにすることで，省電力化を図ることができる。
【００２７】
上記のとおり，通常動作状態ではLDO制御回路１５やDCDC制御回路１６のゲート耐圧の問題は解消されている。一方，電源VDD1が起動したときの初期動作でのゲート耐圧の保護は概略以下のとおりである。
【００２８】
第２電源発生回路１２には第１の電源VDD1が印加される。そのため，後述するとおり，第１の電源VDD1に追従して立ち上がる第１の基準電圧Vref1を利用して，第２電源発生回路１２のトランジスタにその耐圧４〜４．６Vを超える高い電圧が印加されないようにゲートにVref1が印加されるカスコードトランジスタを設けるなど回路を工夫している。同様に，第３電源発生回路１５にも第１の電源電圧ＶＤＤ１が印加される。そのため，第２電源発生回路１２と同様に，第３電源発生回路１３も，第１の基準電圧Vref1を利用してそのトランジスタにゲート耐圧を超える電圧が印加されないようにカスコードトランジスタを設けるなど回路が工夫されている。これらの回路については後述する。
【００２９】
出力回路１９のトランジスタM2のソースは第１の電源VDD1に接続される。したがって，第１のノードNd1にグランドVssなどの低い電圧が印加されると，トランジスタM2のゲート耐圧を超える電圧がゲート・ソース間に印加される。または，何らかの理由で第１のノードNd1に第１の電源VDD1に近い高い電圧が印加されると，トランジスタM2のゲート耐圧を超える電圧がゲート・ドレイン間に印加される。そこで，初期動作期間中は，立ち上がり時バイアス回路１４がイネーブルにされ，第１のノードNd1に基準電圧Vref1を印加する。これにより，第１の電源VDD1が高い電圧６Vであっても，トランジスタM2のゲート・ソース間及びゲート・ドレイン間にはVDD1-Vref1＝３V，Vref1-Vss＝３Vしか印加されず，ゲート耐圧未満に保たれる。
【００３０】
そのために，立ち上がり時バイアス回路１４は，第１の電源VDD1の立ち上がりと同時に立ち上がる第１の基準電圧Vref1を，初期動作期間の最初から第１のノードNd1に供給する。それとともに，PMM制御回路１７は，バイアスイネーブル信号BIAS_ENにより，立ち上がりバイアス回路１４による第１の基準電圧Vref1の第１のノードNd1への供給動作を，所定期間の間継続させる。
【００３１】
出力端子保護回路１８は，出力トランジスタM1,M2をより安全に保護するために設けられた回路であり，第１の電源VDD1が立ち上がった時はハイインピーダンスになり，トランジスタM2のソースに第１の電源VDD1が接続されることを回避する。これにより，トランジスタM2を介してトランジスタM1のドレインの電圧が第１の電源VDD1まで上昇することを回避している。そして，第３の電源VDD3がVDD1から立ち下がり通常の電位VDD1-3Vになるときに導通状態になる。その後は，出力端子VLの上昇に応答して，第１の端子Nd1がLDO制御回路１５またはDCDC制御回路１６により制御されるので，出力端子VLの過度な上昇は回避されトランジスタM1は完全に保護される。
【００３２】
出力トランジスタM2のゲートに第１の基準電源Vref1が印加されると，トランジスタM2により出力端子VLの電圧が上昇する。この出力VLの上昇に応答して，PMM制御回路１７は，立ち上がり時バイアス回路１４による基準電圧Vref1の印加をティセーブルにし，LDOイネーブル信号LDO_ENまたはDCDCイネーブル信号DCDC_ENのいずれかをイネーブルにして，LDO制御回路１５かDCDC制御回路１６かのいずれかを動作させる。前述のとおり，いずれをイネーブルにするかは，第１の電源VDD1が高い電圧６Vの時はLDO制御回路１５を，低い電圧４Vの時はDCDC制御回路１６をイネーブルにする。この制御は通常動作状態での制御である。
【００３３】
図４，図５は，第１の電源VDD1に高い電圧，例えば６Vが印加されたときのパワーマネージメント回路の動作を示す図である。シミュレーション結果である。図４は横軸の時間軸のスケールがnsオーダでありVDD1の立ち上がりから短い時間を示し，図５はμｓオーダであり立ち上がりからより長い時間を示す。
【００３４】
図４に示すとおり，第１の電源VDD1が６Vに立ち上がると，ほぼ同時に基準電圧Vref1がVDD1/2に立ち上がる。また，第３電源発生回路１３は未だ動作していないので，第３の電源VDD3もVDD1と等しくなる。第２電源発生回路１２も未だ動作していないので，第２の電源VDD2はグランドVssのままである。
【００３５】
図５に示すとおり，やがて，第２電源発生回路１２の動作により第２の電源VDD2がグランドVssからVss＋３Vに立ち上がり，それに続いて第３電源発生回路１３の動作により第３の電源VDD3が第１の電源VDD1からVDD1−３Vに立ち下がる。
【００３６】
図６，図７は，第１の電源VDD1に通常の電池電圧，例えば４Vが印加されたときのパワーマネージメント回路の動作を示す図である。これもシミュレーション結果である。図６，７の時間軸のスケールは図４，５と同じ関係にある。
【００３７】
この場合は，図６に示すとおり，第１の電源VDD1が４Vに立ち上がると，ほぼ同時に基準電圧Vref1がVDD1/2に立ち上がる。また，第３電源発生回路１３は未だ動作していないので，第３の電源VDD3もVDD1と等しくなる。第２電源発生回路１２も未だ動作していないので，第２の電源VDD2はグランドVssのままである。
【００３８】
図７に示すとおり，やがて，第２電源発生回路１２の動作により第２の電源VDD2がグランドVssから一旦立ち上がり，それに続いて第３電源発生回路１３の動作により第３の電源VDD3が第１の電源VDD1から立ち下がる。そして，第２の電源VDD2は最終的にVss＋３Vに立ち上がり，第３の電源VDD3は最終的にVDD1−３Vに立ち下がる。つまり，VDD1=4Vであるので，VDD2=3V，VDD3＝１Vになっている。
【００３９】
図６，７の場合は，第１の電源VDD1が４V程度であるので，内蔵の高速トランジスタのゲート酸化膜にはゲート耐圧（４〜4.6V）以上印加されることはない。
【００４０】
図８は，本実施の形態におけるパワーマネージメント回路の電源制御のフローチャート図である。以下，このフローチャートを参照しながら，具体的なパワーマネージメント回路内の各回路とその動作について説明する。
【００４１】
［基準電圧生成回路］
図９は，基準電圧生成回路１１の回路図である。基準電圧生成回路１１は，グランドVssと第１の電源VDD1の第１の電源配線との間に設けられた比較的大きい抵抗値で等しい抵抗値を有する抵抗R301,R302と，等しい容量値を有するキャパシタC301,C302を有する。そして，抵抗R301,R302の接続ノードに基準電圧Vref1が生成される。この基準電圧Vref1は，第１の電源VDD1の１／２の電圧VDD1/2に常時追従する。また，基準電圧生成回路１１は，大きな抵抗R301,R302を使用しているため，基準電圧Vref1の駆動能力は余り大きくはない。したがって，第２，第３の電源発生回路１２，１３が設けられている。
【００４２】
図８のフローチャートにおいて，最初のVDD1=0Vの状態から（S1），第１の電源VDD1が立ち上げられ（S2），基準電圧発生回路が基準電圧Vref1をVDD1の立ち上げに追従させ，VDD1/2に立ち上げる（S3）。
【００４３】
［立ち上がり時バイアス回路］
図１０は，立ち上がり時バイアス回路１１の回路図である。また，図１１は，立ち上がり時バイアス回路１１の電源VDD1の立ち上がり時の動作波形図である。立ち上がり時バイアス回路１１は，基準電圧Vref1の配線と出力トランジスタM2のゲートである第１のノードNd1との間を接続するスイッチを有し，そのスイッチはNチャネルトランジスタM107とPチャネルトランジスタM108と，PチャネルトランジスタM109とからなる。そして，トランジスタM107のゲートは，CR時定数回路R101,C102とインバータ１０５とが生成するノードA2の電圧に制御され，トランジスタM108は，CR時定数回路R104,C103とインバータ１０６とが生成するノードA4の電圧に制御される。また，トランジスタM109のゲートは，バイアスイネーブル信号BIAS_ENにより制御される。
【００４４】
図１１に示されるとおり，第１の電源VDD1が立ち上がると，基準電圧Vref1もそれに追従してVDD1/2に立ち上がる。それに応答して，CR時定数回路によりノードA1は基準電圧Vref1から第１の電源VDD1の電圧に徐々に上昇し，それに伴いインバータ１０５の出力ノードA2はVDD1からVref1に低下する。したがって，ノードA2がVDD1の間は，トランジスタM107が導通する。一方，もうひとつのCR時定数回路によりノードA3は基準電圧Vref1からグランドVssに徐々に低下し，それに伴いインバータ１０６の出力ノードA4は，グランドVssから基準電圧Vref1に上昇する。したがって，ノードA4がグランドVssの間は，トランジスタM108が導通する。つまり，第１の電源VDD1の立ち上がり時にトランジスタM107,M108がオンし，基準電圧Vref1は第１のノードNd1に接続される。これにより，出力トランジスタM2のゲートは基準電圧Vref1になる。
【００４５】
その後，トランジスタM107,M108はオフになるが，その前からバイアスイネーブル信号BIAS_ENがLレベルに制御され，トランジスタM109がオンになっている。このトランジスタM109のオンにより，第１の電源VDD1の立ち上がりから初期動作期間の間は，第１のノードNd1は基準電圧Vref1が接続される。この動作は，図８の工程S3に示されている。
【００４６】
［出力端子保護回路］
図１２は，出力端子保護回路１８の回路図である。出力端子保護回路１８は，第１の電源VDD1を立ち上げたときに出力トランジスタM2のソースである第２のノードNd2を第１の電源VDD1を切り離してハイインピーダンスになり，第３の電源VDD3が第１の電源VDD1からVDD1-3Vに低下するときに短絡状態になり第２のノードNd2を第１の電源VDD1に接続する。そのために，PチャネルトランジスタM701が設けられている。トランジスタM701のゲートにはキャパシタC702と抵抗R703とからなる時定数回路が設けられている。
【００４７】
VDD1=0Vの初期状態（S1）では，ノードA5も０Vである。その状態から第１の電源VDD1が立ち上がると，ノードA5は０Vから徐々にVDD1に立ち上がる。その時，トランジスタM701はオフ状態を維持しハイインピーダンス状態になる。ただし，トランジスタM701のゲート・ソース間とゲート・ドレイン間の寄生容量による容量カップfin具により，第２のノードNd2が第１の電源VDD1と共に立ち上げる。ただし，第２のノードNd2には出力トランジスタM2のソースが接続され，出力トランジスタM2のゲートには基準電圧Vref1が印加されているので，第２のノードNd2は，Vref1＋Vth(M2)まで上昇して停止する。これ以上上昇するとトランジスタM2がオンになるからである。
【００４８】
このトランジスタM701のハイインピーダンス状態は，図８の工程S3に示される通りである。これは未だ初期動作期間である。
【００４９】
そして，第３の電源発生回路１３がイネーブル状態にされて第３の電源VDD3がVDD1から立ち下がりVDD1-３Vに低下すると，トランジスタM701はオンして，第２のノードNd2にはVDD1が接続される。この状態は通常動作状態であり，図８の工程S5の通りである。
【００５０】
［第２の電源発生回路］
図１３は，第２の電源発生回路１２の回路図である。第２の電源発生回路は，第１の電源VDD1から第２の電源VDD2の出力端子に設けられた電源VDD2安定化のためのキャパシタC411をチャージ回路４１３により充電して出力端子の電圧をグランドVssからVss+3Vに立ち上げる。そのために，第２の電源VDD2の電圧をモニタするモニタ回路４１２と，第２の基準電圧Vref2を生成するバンドギャップレファレンス回路４０１と，オペアンプ４０２とを有する。さらに，オペアンプ４０２の出力に応じて第１の電源VDD1から第２の電源VDD2にチャージ電流を供給するチャージ回路４１３を有する。
【００５１】
チャージ回路４１３は，カレントミラー回路となるPチャネルのトランジスタM407,M408と，オペアンプ４０２の出力ノードA7により駆動されるトランジスタM405とを有する。オペアンプ４０２で駆動されるトランジスタM405の電流が，カレントミラー回路を介してトランジスタM408に流れ，第１の電源VDD1,トランジスタM408,M409，キャパシタC411の経路でチャージ電流が供給され第２の電源VDD2の出力端子の電圧が所望のレベルに制御される。オペアンプ４０２は，VDD2モニタ回路４１２のノードA6の電圧がバンドギャップレファレンス回路４０１の基準電圧Vref2に等しくなるようにトランジスタM405の電流量を制御する。
【００５２】
また，トランジスタM409は，トランジスタM408と出力端子VDD2との間に設けられ，ゲートに基準電圧Vref1が供給される。同様に，トランジスタM405とトランジスタM406との間にもトランジスタM406が設けられ，そのゲートに基準電圧Vref1が供給される。このようにカスコードトランジスタM409,M406により，第１の電源VDD1が立ち上がったときにトランジスタM408のゲート・ドレイン間と，トランジスタM406のゲート・ドレイン間に，そのゲート耐圧を超える電圧が印加されるのが防止される。つまり，トランジスタM409のゲートは基準電圧Vref1=3Vであるので，トランジスタM408のドレインであるノードA10は，Vref1+Vth(M409)までしか低下せず，よってトランジスタM408のゲート・ドレイン間が保護される。同様に，トランジスタM405のドレインであるノードA8は，Vref1+Vth(M406)までしか上昇せず，よってトランジスタM405のゲート・ドレイン間は保護される。
【００５３】
第１の電源VDD1が０Vのときは，第２の電源VDD2も０Vである。そこで，第１の電源VDD1が立ち上がると，それと同時に基準電圧Vref1も立ち上がりVDD1/2になる。このとき，カスコードトランジスタM409,M406により，トランジスタM408,M405のゲート・ドレイン間に第１の電源VDD1のような高い電圧が印加されるのが防止される。
【００５４】
第１の電源VDD1の立ち上がりに伴い，バンドギャップレファレンス回路４０１が基準電圧Vref2を徐々に上昇させる。ノートA6は未だグランドレベルであるので，第２の基準電圧Vref2の上昇に伴いオペアンプ４０２の出力が上昇し，トランジスタM405のドレイン電流が増大する。この電流がカレントミラー回路M407,M408を介してトランジスタM408に流れ，キャパシタC411が充電され，第２の電源VDD2が上昇する。そして，モニタ回路４１２のノードA6がBGR回路が生成する基準電圧Vref2に一致するように，オペアンプ４０２がトランジスタM405の電流量を制御し，第２の電源VDD2はVss+3Vで安定する。
【００５５】
なお，トランジスタM406,M409はカスコード接続されており，ゲートに第１の基準電圧Vref1が与えられているので，第２の電源VDD2の立ち上がり変化は，トランジスタM408には影響を与えないようになっている。
【００５６】
以上のように，第２の電源発生回路では，カスコード接続のトランジスタM409,M406を設けてそのゲートに基準電圧Vref1を印加することで，第１の電源Vdd1が立ち上がって第２の電源VDD2が立ち上がるまでの間に，トランジスタに過大な電圧が印加されることが防止されている。
【００５７】
［第３の電源発生回路］
図１４は，第３の電源発生回路１３の回路図である。第３の電源発生回路は，VDD3参照電圧発生回路５１４と，それが生成する第３の基準電圧Vref3と第３の電源VDD3とを比較するオペアンプ５１５と，オペアンプの出力ノードA12で駆動されるトランジスタM510を有するディスチャージ回路５１６とを有する。第３の電源VDD3の出力端子と第１の電源VDD1の配線との間には，出力安定化のためのキャパシタC513と，抵抗R512が設けられている。
【００５８】
VDD3参照電圧発生回路５１４は，抵抗５０３とバイアス電流源５０１とを有し，バイアス電流源５０１は，図中左下に示された回路である。オペアンプ５１５は，比較用のトランジスタM504,M509と，負荷電流回路となるカレントミラー回路M506,M507を有する。そして，ゲートにVref1が接続されたカスコードトランジスタM502,M505,M508,M510を設け，第１の電源VDD1が立ち上がったときにそれらのトランジスタのソースA11,A12,A13,A14がVref1-Vthにクランプされ，それ以上高い電圧にならないように保護する。同様に，トランジスタM504,M509のゲート・ドレイン間も耐圧以下にされる。
【００５９】
第１の電源VDD1が０Vのときは，第３の電源VDD3も０Vである。第１の電源VDD1が立ち上がると，キャパシタC513のカップリングにより第３の電源VDD3もVDD1と等しい電圧に立ち上がる。一方，バイアス電流源５０１は，例えば，トランジスタM502との間にスイッチを設け，第２の電源VDD2が立ち上がった後にそのスイッチを導通させて，VDD3参照電圧発生回路５１４の動作を開始させる。オペアンプ５１５とトランジスタM514と抵抗R516により，ノードA15が所定の電圧になるように動作する。その結果，抵抗R506とR516との抵抗比に応じた第３の基準電圧Vref3が参照電圧として生成される。
【００６０】
オペアンプ５１４は，第３の電源電圧VDD3と参照電圧Vref3とを比較し，ディスチャージ回路５１６のトランジスタM510を駆動し，トランジスタM510の電流によりキャパシタC513を放電し，第３の電源電圧VDD3をVDD1から低下させる。参照電圧Vref3はVDD1-3V程度になるように抵抗R503,R516の抵抗値が設定されている。したがって，第３の電源電圧VDD3は，オペアンプ５１５とディスチャージ回路５１６により，キャパシタC513は徐々に放電され，第３の電源VDD3はVDD1-3Vまで低下し安定する。
【００６１】
［PMM制御回路］
図１５は，PMM制御回路１７の回路図である。PMM制御回路１７は，図３に示されるとおり第２の電源VDD2とグランドVssとの間に設けられている。したがって，図１５中のコンパレータやアンドゲート，インバータなどは第２の電源VDD2に接続されている。PMM制御回路は，第１の電源VDD1が立ち上がる初期動作では，バイアスイネーブル信号BIAS_ENをLレベルにし，制御信号LDO_EN,DCDC_ENを共にLレベルにする。また，出力端子VLが所定の電圧に上昇した後の通常動作では，第１の電源VDD1の電圧レベルに応じて，LDO制御回路１５かDCDC制御回路１６かいずれかをイネーブルにする。すなわち，第１の電源VDD1が６Vと高い電圧の場合は，LDOイネーブル信号LDO_ENをHレベル，DCDCイネーブル信号DCDC_ENをLレベルにして，LDO制御回路１５をイネーブルにしDCDC制御回路１６はディセーブルにする。逆に，第１の電源VDD1が４Vと低い電圧の場合は，DCDCイネーブル信号DCDC_ENをHレベルに，LDOイネーブル信号LDO_ENをLレベルにし，LDO制御回路１５をディセーブルにし，DCDC制御回路１６をイネーブルにする。
【００６２】
コンパレータ６１０は，第１の電源VDD1が高い電圧６Vか低い電圧４Vかを検出する。コンパレータ６１１は出力端子の電圧VLが所定電圧を超えたか否かを検出する。
【００６３】
第１の電源VDD1が立ち上がった後の初期動作時は，出力端子VLの電圧が未だ上昇していないので，ノードA21はレファレンス電圧６０２より低く，コンパレータ６１１の出力はLレベルとなる。その結果，バイアスイネーブル信号BIAS_ENはLレベル，アンドゲート６１３，６１４の出力は共にＬレベルになる。つまり，イネーブル信号LDO_EN,DCDC_ENは共にLレベルである。これで，立ち上がり時バイアス回路１４のトランジスタM109はオンになり，第１のノードNd1は基準電圧Vref1になっている。
【００６４】
やがて，第３の電源VDD3がVDD1-3Vに低下すると，出力端子保護回路１８が短絡状態になり，出力トランジスタM2の駆動動作により出力端子VLの電圧が上昇し，コンパレータ６１１の出力はHレベルになる。これにより通常動作状態に制御される。この時，コンパレータ６１０は，第１の電源VDD1１をR603,R604で抵抗分割したノードA20の電圧がレファレンス電圧601より高ければ，出力をHレベルにし，LDOイネーブル信号LDO_ENをHレベルにし，LDO制御回路１５が動作する。逆に，ノードA20の電圧がレファレンス電圧601より低ければ，出力をLレベルにし，DCDCイネーブル信号DCDC_ENをHレベルにし，DCDC制御回路１６が動作する。
【００６５】
第１の電源VDD1が６Vと高い場合は，LDO制御回路１５が動作し，後述のとおり出力端子VLの電圧が３V程度に制御される。それにより，出力トランジスタM1,M2にはゲート耐圧を超える電圧が印加されず保護される。
【００６６】
［LDO制御回路］
図１６は，LDO制御回路１５の回路図である。図中，LDO制御回路１５に加えて，出力トランジスタM1,M2も示されている。LDO制御回路１５と出力トランジスタM2がLDO回路となる。
【００６７】
LDO制御回路１５は，第１，第３の電源VDD1,VDD3の間に設けられた回路であり，出力電源VDD4とレファレンス電圧８０１とを比較するオペアンプ８０２と，LDOイネーブル信号LDO_ENにより制御されるスイッチSW1，トランジスタM803,M804からなるスイッチとを有する。図１６のPMM制御回路１７がLDOイネーブル信号LDOI_ENをHレベルにすると，スイッチSW1が導通し，オペアンプ８０２による出力トランジスタM2のゲートNd2の制御が始まる。出力端子LVに接続される外付けのインダクタンスL1とキャパシタC1で平滑化された出力電圧VDD4が，レファレンス電圧８０１（例えば３V）になるように，オペアンプ８０２が出力トランジスタM2を駆動する。
【００６８】
通常動作状態では，第１の電源VDD1が例えば６Vと高い場合に，このLDO制御回路１５がイネーブルになり，第１のノードNd1の電圧をVDD1-αに制御して，出力電圧VDD4を生成する。出力トランジスタM2のソースには第１の電源VDD1の高い電圧６Vが印加されるが，第１のノードNd1の電圧もVDD1-αに制御されるので，出力トランジスタM2のゲート・ソース間，ゲート・ドレイン間にゲート耐圧を超える電圧が印加されることはなく，トランジスタM2は高い電圧VDD1から保護される。また，出力端子VLの電圧は出力電圧VDD4と同等であり，レファレンス電圧８０１（３V）に制御されるので，出力トランジスタM1が破壊されることも回避される。
【００６９】
［DCDC制御回路］
図１７は，DCDC制御回路１６の回路図である。DCDC制御回路１６は，グランドVssと第２の電源VDD2との間に設けられる。DCDC制御回路１６は，出力トランジスタM1,M2を交互にオン，オフ制御するパルス信号をノードNd1，Nd3に生成し，出力電圧VDD4を所望の電圧に制御する。DCDC制御回路１６と出力トランジスタM1，M2と，インダクタL1と，キャパシタC1がDCDCコンバータ，またはスイッチングレギュレータである。DCDCコンバータはLDO回路より変換効率が高い。しかし，出力トランジスタM2のゲートにパルス信号が印加されるので，DCDC制御回路１６は第１の電源VDD1が高い６Vのときは出力トランジスタM2の保護のため動作せず，第１の電源VDD1が低い４Vのときに動作する。第１の電源VDD1が低いときは電池駆動であるので，効率の高いDCDCコンバータが動作するのが望ましい。
【００７０】
DCDC制御回路１６は，三角波発生回路９０６と，出力電圧VDD4と三角波信号とを比較するコンパレータ９０１と，コンパレータ出力に応じて出力トランジスタM2，M1のゲートのノードNd1，Nd3にパルス信号を生成するドライバ９０２とを有する。さらに，ドライバ９０２とノードNd1との間には，DCDCイネーブル信号DCDC_ENにより制御されるスイッチSW2が設けられている。
【００７１】
PMM制御回路１７がDCDCイネーブル信号DCDC_ENをHレベルにすると，三角波発生回路９０６，コンパレータ９０１，ドライバ９０２が動作を開始する。コンパレータ９０１は，出力電圧VDD4と三角波とを比較し，出力電圧VDD4が所望の電圧になるようにパルス幅変調された出力パルスを生成する。ドライバ９０２はそのコンパレータの出力パルスに応じた駆動パルスをノードNd1，Nd2に出力する。トランジスタM2がオン，M1がオフになると，出力端子VLが上昇し，第１の電源VDD1からの電流がインダクタンスL1に流れ，キャパシタC1に電荷が蓄積される。この時インダクタンスL1にはエネルギーが蓄積される。そして，トランジスタM2がオフ，M1がオンになると，インダクタンスL1にVLからVDD4に向かう電流は，トランジスタM1から供給され，キャパシタC1への電荷注入は継続される。やがて，インダクタンスL１のエネルギーがなくなると，例えばトランジスタM1はオフにされる。
【００７２】
［全体の動作］
図１８は，第１の電源VDD1が高い電圧６Vのときのタイミングチャートである。時間ｔ０で第１の電源VDD1が立ち上がると，基準電圧Vref1もVDD1/2＝３Vに立ち上がる。第３の電源VDD3は，キャパシタC513（図１４）のカップリングによりVDD1と共に６Vに立ち上がる。立ち上がり時バイアス回路１４により第１のノードNd1がVref1=3Vとなり，出力トランジスタM2は保護される。また，出力端子保護回路１８内のトランジスタM701（図１２）の寄生容量によるカップリングにより，第２のノードNd2は第１の電源VDD1の上昇と共に上昇する。ただし，出力トランジスタM2のゲートがVref1であるので，第２のノードNd2はVref1+Vth(M2)までしか上昇せず，出力トランジスタM1は破壊されない。
【００７３】
やがて，第２の電源発生回路１２により第２の電源VDD2がVss+3Vまで立ち上がり，次に，第３の電源発生回路１３により第３の電源VDD3がVDD1-3Vまで立ち下がる。そして，時間ｔ１で，VDD3の立ち下がりで出力端子保護回路１８のトランジスタM701（図１２）がオンになり，第２のノードNd2は第１の電源VDD1まで上昇し，出力トランジスタM2の駆動により，出力端子LVは０Vから３Vに向かって上昇する。
【００７４】
時間ｔ２にて，出力端子LVの上昇に応答して，PMM制御回路１７がLDOイネーブル信号LDO_ENをHレベルにし，LDO制御回路１５が動作開始し，出力トランジスタM2のゲートを制御して，出力電圧VDD4を所望の電圧３Vにする。これにより，出力トランジスタM1が破壊されることはない。このとき，PMM制御回路１７はDCDCイネーブル信号DCDC_ENはLレベルにし，DCDC制御回路１６は動作しない。
【００７５】
第１の電源VDD1が高い電圧６Vのときは，充電器が接続されている状態であり，LDO制御回路１５を動作させて出力トランジスタM2，M1が破壊されるのを防止する。LDO回路は変換効率が高くないが，充電器が接続され外部電源から電力が供給されるので問題はない。
【００７６】
図１９は，第１の電源VDD1が低い電圧４Vのときのタイミングチャートである。時間ｔ０で第１の電源VDD1が４Vまで立ち上がる。これに伴い基準電圧Vref1がVDD1/2に立ち上がり，第３の電源VDD3がVDD1と一緒に立ち上がる。そして，第１のノードNd1がVref1=2Vになり，第２のノードNd2がVref1+Vth（M2）になる。
【００７７】
その後，第２の電源VDD2がVssからVSS+3Vまで立ち上がり，次に，第３の電源VDD3がVDD1からVDD1-3Vまで立ち下がる。そのため，時間ｔ１で第２のノードNd2がVDD1=4Vまで上昇し，出力端子VLがトランジスタM2によりVssから２Vまで上昇する。ここまでは，VDD1=4Vであるが，図１８と同様の動作である。
【００７８】
そして，時間ｔ２にて出力端子VLの上昇に応答して，PMM制御回路１７がDCDCイネーブル信号DCDC_ENをHレベルにし，DCDC制御回路１６が動作開始し，トランジスタM2，M1を交互にオン，オフ制御して，出力電圧VDD4を所望の電圧３Vにする。このとき，PMM制御回路１７はLDOイネーブル信号LDO_ENはHレベルにし，LDO制御回路１５は動作しない。
【００７９】
第１の電源VDD1が低い電圧４Vであるので，電池駆動になっている。よって，変換効率がLDOより高いDCDCコンバータを動作させて出力電圧VDD4を生成する。また，出力トランジスタM2のゲートにパルス信号が印加されVssレベルになることがあるが，第１の電源VDD1が４Vと低いのでトランジスタM2が破壊されることはない。
【００８０】
以上説明したとおり，本実施の形態のパワーマネージメント回路は，第１の電源VDD1に高い電圧，６Vが印加された場合でも，初期動作期間とその後の通常動作期間とで回路のトランジスタのゲート・ソース間及びゲート・ドレイン間にゲート耐圧以上の電圧が印加されることが防止される。したがって，高速動作が要求される高周波回路と共に共通のチップに設けても，同じテクノロジのプロセスで製造される高速トランジスタを有するパワーマネージメント回路とすることができる。
【００８１】
以上の実施の形態をまとめると，次の付記のとおりである。
【００８２】
（付記１）
外部から第１の電源電圧を供給される第１の電源配線と，
前記第１の電源配線に接続され，前記第１の電源電圧の立ち上がりに応答して，第２の電源配線をグランドから前記グランドと前記第１の電源電圧との間の第２の電源電圧に立ち上げる第２の電源発生回路と，
前記第１の電源配線に接続され，前記第１の電源電圧の立ち上がりに応答して，第３の電源配線を第１の電源電圧から前記第１の電源電圧とグランドとの間の第３の電源電圧に立ち下げる第３の電源発生回路と，
前記グランドと第１の電源配線との間に直列に設けられた第１，第２の出力トランジスタを有し，前記第１，第２の出力トランジスタの接続端子から出力電圧が生成される出力回路と，
前記グランドの配線と前記第２の電源配線との間に設けられ，前記第１，第２の出力トランジスタのゲートを制御してオン，オフ制御する第１の制御回路と，
前記第３の電源配線と前記第１の電源配線との間に設けられ，前記第２の出力トランジスタのゲートを制御する第２の制御回路と，
前記第１の電源電圧の立ち上がり後の初期動作期間経過後に，前記第１の電源電圧が第１の電圧のときに前記第２の制御回路をイネーブルに制御し前記第１の制御回路をディセーブルに制御し，前記第１の電源電圧が前記第１の電圧より低い第２の電圧のときに前記第２の制御回路をディセーブルに制御し前記第１の制御回路をイネーブルに制御するパワーマネージメント制御回路と，を有するパワーマネージメント回路。（通常動作状態のときに第１の電源電圧に応じて第１または第２の制御回路が出力トランジスタを制御する）
（付記２）
付記１において，
さらに，前記第１の電源配線に接続され，前記第１の電源電圧の立ち上がりに追従して当該第１の電源電圧とグランドとの間の第１の基準電圧を出力する基準電圧発生回路と，
前記第１の基準電圧が出力される第１の基準電圧配線と前記第２の出力トランジスタのゲートとの間を接続または非接続する立ち上がり時バイアス回路を有し，
前記立ち上がり時バイアス回路は，前記初期動作期間中に前記基準電圧配線と前記第２の出力トランジスタのゲートとを接続し，前記初期動作期間経過後に非接続にするパワーマネージメント回路。（初期動作期間中は，基準電圧が第２の出力トランジスタのゲートに印加される）
（付記３）
付記２において，
さらに，前記第２のトランジスタと第１の電源配線との間に設けられ，前記初期動作期間中，前記第１の電源電圧の立ち上がり後ハイインピーダンス状態になり，前記第３の電源配線が前記第３の電源電圧に立ち下がったときに短絡状態になる出力端子保護回路を有するパワーマネージメント回路。
【００８３】
（付記４）
付記３において，
前記パワーマネージメント制御回路は，前記出力端子保護回路が短絡状態になった後，前記第１，第２の出力トランジスタの接続端子の電圧が所定の電位に達したときに，前記第１，第２の制御回路のイネーブルまたはディセーブルへの制御を開始するパワーマネージメント回路。（接続端子ＶＬが立ち上がってからＬＤＯをイネーブルにして，ＶＬを制御する）
（付記５）
付記２〜５のいずれかにおいて，
前記第１の制御回路は，前記出力電圧の電位に応じて前記第１，第２の出力トランジスタを交互にオン，オフ制御して，前記出力端子に接続されるインダクタンス素子を介して所望の前記出力電圧を生成させるＤＣＤＣコンバータ用制御回路であり，
前記第２の制御回路は，前記接続端子の電圧を所望の電圧にするように前記第２の出力トランジスタのゲート電圧を制御するＬＤＯ制御回路であるパワーマネージメント回路。（ＬＤＯがＶＬを３Ｖに維持するので，Ｍ１が保護される）
（付記６）
付記２〜５のいずれかにおいて，
前記第２の電源生成回路は，前記第２の電源配線の電圧に対応するモニタ電圧と第２の基準電圧とを比較する第１のオペアンプと，前記第１のオペアンプの出力に応じて前記第１の電源配線から前記第２の電源配線に供給される電流を発生するチャージ回路とを有し，
前記チャージ回路は，前記第１の基準電圧がゲートに印加されるカスコードトランジスタにより，前記第１の電源配線側に接続されたトランジスタと，前記グランド側に接続されたトランジスタとを分離するパワーマネージメント回路。（カスコードトランジスタＭ４０９，Ｍ４０６）
（付記７）
付記２〜４のいずれかにおいて，
前記第３の電源生成回路は，前記第３の電源配線の電圧と第３の基準電圧とを比較する第２のオペアンプと，前記第２のオペアンプの出力に応じて前記第３の電源配線の電圧を引き下げるディスチャージ回路とを有し，
前記第２のオペアンプは，前記第１の基準電圧がゲートに印加されるカスコードトランジスタにより，前記第１の電源配線側に接続されたトランジスタと，前記グランド側に接続されたトランジスタとを分離するパワーマネージメント回路。（カスコードトランジスタＭ５０５，Ｍ５０８）
（付記８）
付記１〜７に記載されたパワーマネージメント回路と，
前記パワーマネージメント回路が生成する出力電圧を内部電源電圧として供給され，前記パワーマネージメント回路のトランジスタと同じプロセスで製造されるトランジスタを含む高周波回路とを有する高周波回路ＩＣ。
【符号の説明】
【００８４】
VDD1:第１の電源 VDD2:第２の電源
VDD3:第３の電源 Vref1:第１の基準電圧
１１：基準電圧発生回路 １２：第２電源発生回路
１３：第３電源発生回路 １４：立ち上がり時バイアス回路
１５：LDO制御回路 １６：DCDC制御回路
１７：PMM制御回路 １８：出力端子保護回路
【特許請求の範囲】
【請求項１】
外部から第１の電源電圧を供給される第１の電源配線と，
前記第１の電源配線に接続され，前記第１の電源電圧の立ち上がりに応答して，第２の電源配線をグランドから前記グランドと前記第１の電源電圧との間の第２の電源電圧に立ち上げる第２の電源発生回路と，
前記第１の電源配線に接続され，前記第１の電源電圧の立ち上がりに応答して，第３の電源配線を第１の電源電圧から前記第１の電源電圧とグランドとの間の第３の電源電圧に立ち下げる第３の電源発生回路と，
前記グランドと第１の電源配線との間に直列に設けられた第１，第２の出力トランジスタを有し，前記第１，第２の出力トランジスタの接続端子から出力電圧が生成される出力回路と，
前記グランドの配線と前記第２の電源配線との間に設けられ，前記第１，第２の出力トランジスタのゲートを制御してオン，オフ制御する第１の制御回路と，
前記第３の電源配線と前記第１の電源配線との間に設けられ，前記第２の出力トランジスタのゲートを制御する第２の制御回路と，
前記第１の電源電圧の立ち上がり後の初期動作期間経過後に，前記第１の電源電圧が第１の電圧のときに前記第２の制御回路をイネーブルに制御し前記第１の制御回路をディセーブルに制御し，前記第１の電源電圧が前記第１の電圧より低い第２の電圧のときに前記第２の制御回路をディセーブルに制御し前記第１の制御回路をイネーブルに制御するパワーマネージメント制御回路と，を有するパワーマネージメント回路。
【請求項２】
請求項１において，
さらに，前記第１の電源配線に接続され，前記第１の電源電圧の立ち上がりに追従して当該第１の電源電圧とグランドとの間の第１の基準電圧を出力する基準電圧発生回路と，
前記第１の基準電圧が出力される第１の基準電圧配線と前記第２の出力トランジスタのゲートとの間を接続または非接続する立ち上がり時バイアス回路を有し，
前記立ち上がり時バイアス回路は，前記初期動作期間中に前記基準電圧配線と前記第２の出力トランジスタのゲートとを接続し，前記初期動作期間経過後に非接続にするパワーマネージメント回路。
【請求項３】
請求項２において，
さらに，前記第２のトランジスタと第１の電源配線との間に設けられ，前記初期動作期間中，前記第１の電源電圧の立ち上がり後ハイインピーダンス状態になり，前記第３の電源配線が前記第３の電源電圧に立ち下がったときに短絡状態になる出力端子保護回路を有するパワーマネージメント回路。
【請求項４】
請求項３において，
前記パワーマネージメント制御回路は，前記出力端子保護回路が短絡状態になった後，前記第１，第２の出力トランジスタの接続端子の電圧が所定の電位に達したときに，前記第１，第２の制御回路のイネーブルまたはディセーブルへの制御を開始するパワーマネージメント回路。
【請求項５】
請求項１〜５に記載されたパワーマネージメント回路と，
前記パワーマネージメント回路が生成する出力電圧を内部電源電圧として供給され，前記パワーマネージメント回路のトランジスタと同じプロセスで製造されるトランジスタを含む高周波回路とを有する高周波回路ＩＣ。
【請求項１】
外部から第１の電源電圧を供給される第１の電源配線と，
前記第１の電源配線に接続され，前記第１の電源電圧の立ち上がりに応答して，第２の電源配線をグランドから前記グランドと前記第１の電源電圧との間の第２の電源電圧に立ち上げる第２の電源発生回路と，
前記第１の電源配線に接続され，前記第１の電源電圧の立ち上がりに応答して，第３の電源配線を第１の電源電圧から前記第１の電源電圧とグランドとの間の第３の電源電圧に立ち下げる第３の電源発生回路と，
前記グランドと第１の電源配線との間に直列に設けられた第１，第２の出力トランジスタを有し，前記第１，第２の出力トランジスタの接続端子から出力電圧が生成される出力回路と，
前記グランドの配線と前記第２の電源配線との間に設けられ，前記第１，第２の出力トランジスタのゲートを制御してオン，オフ制御する第１の制御回路と，
前記第３の電源配線と前記第１の電源配線との間に設けられ，前記第２の出力トランジスタのゲートを制御する第２の制御回路と，
前記第１の電源電圧の立ち上がり後の初期動作期間経過後に，前記第１の電源電圧が第１の電圧のときに前記第２の制御回路をイネーブルに制御し前記第１の制御回路をディセーブルに制御し，前記第１の電源電圧が前記第１の電圧より低い第２の電圧のときに前記第２の制御回路をディセーブルに制御し前記第１の制御回路をイネーブルに制御するパワーマネージメント制御回路と，を有するパワーマネージメント回路。
【請求項２】
請求項１において，
さらに，前記第１の電源配線に接続され，前記第１の電源電圧の立ち上がりに追従して当該第１の電源電圧とグランドとの間の第１の基準電圧を出力する基準電圧発生回路と，
前記第１の基準電圧が出力される第１の基準電圧配線と前記第２の出力トランジスタのゲートとの間を接続または非接続する立ち上がり時バイアス回路を有し，
前記立ち上がり時バイアス回路は，前記初期動作期間中に前記基準電圧配線と前記第２の出力トランジスタのゲートとを接続し，前記初期動作期間経過後に非接続にするパワーマネージメント回路。
【請求項３】
請求項２において，
さらに，前記第２のトランジスタと第１の電源配線との間に設けられ，前記初期動作期間中，前記第１の電源電圧の立ち上がり後ハイインピーダンス状態になり，前記第３の電源配線が前記第３の電源電圧に立ち下がったときに短絡状態になる出力端子保護回路を有するパワーマネージメント回路。
【請求項４】
請求項３において，
前記パワーマネージメント制御回路は，前記出力端子保護回路が短絡状態になった後，前記第１，第２の出力トランジスタの接続端子の電圧が所定の電位に達したときに，前記第１，第２の制御回路のイネーブルまたはディセーブルへの制御を開始するパワーマネージメント回路。
【請求項５】
請求項１〜５に記載されたパワーマネージメント回路と，
前記パワーマネージメント回路が生成する出力電圧を内部電源電圧として供給され，前記パワーマネージメント回路のトランジスタと同じプロセスで製造されるトランジスタを含む高周波回路とを有する高周波回路ＩＣ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１１−２５９６５３（Ｐ２０１１−２５９６５３Ａ）
【公開日】平成２３年１２月２２日（２０１１．１２．２２）
【国際特許分類】
【出願番号】特願２０１０−１３３７６７（Ｐ２０１０−１３３７６７）
【出願日】平成２２年６月１１日（２０１０．６．１１）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２３年１２月２２日（２０１１．１２．２２）
【国際特許分類】
【出願日】平成２２年６月１１日（２０１０．６．１１）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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