プラズマディスプレイパネル
【課題】プラズマディスプレイパネルの駆動方法を提供する。
【解決手段】放電セルを横切って延びる共通−アドレス電極ラインと、隔壁内で共通−アドレス電極ラインに離隔されて、各放電セルで共通−アドレス電極ラインと交差するように延びる走査電極ラインと、を備え、リセット期間で、走査電極ラインへのランプアップパルスの印加による第1初期化放電と、ランプダウンパルスの印加による第2初期化放電とを経て、アドレス期間で、スキャンハイレベルを維持する複数個の走査電極ラインにスキャンローレベルの走査パルスが順次に印加され、走査パルスが印加される走査電極ラインに交差する共通−アドレス電極ラインに選択的に表示データ信号が印加され、維持放電期間で、走査電極ラインに交互維持パルスが印加され、リセット期間でのランプダウンパルスの最低電圧の電圧大きさVnfは、前記維持放電期間での前記交互維持パルスの電圧大きさVsと異なる。
【解決手段】放電セルを横切って延びる共通−アドレス電極ラインと、隔壁内で共通−アドレス電極ラインに離隔されて、各放電セルで共通−アドレス電極ラインと交差するように延びる走査電極ラインと、を備え、リセット期間で、走査電極ラインへのランプアップパルスの印加による第1初期化放電と、ランプダウンパルスの印加による第2初期化放電とを経て、アドレス期間で、スキャンハイレベルを維持する複数個の走査電極ラインにスキャンローレベルの走査パルスが順次に印加され、走査パルスが印加される走査電極ラインに交差する共通−アドレス電極ラインに選択的に表示データ信号が印加され、維持放電期間で、走査電極ラインに交互維持パルスが印加され、リセット期間でのランプダウンパルスの最低電圧の電圧大きさVnfは、前記維持放電期間での前記交互維持パルスの電圧大きさVsと異なる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、プラズマディスプレイパネル(PDP:Plasma Display Panel)に関わり、さらに詳細には、発光効率が向上し、永久残像が減少したPDPに関する。
【背景技術】
【0002】
PDPを採用した装置は、大画面を有しつつも、高画質、超薄型、軽量化及び、広視野角の優秀な特性を有しており、他の平板ディスプレイ装置に比べて、製造方法が簡単かつ大型化が容易で次世代平板ディスプレイ装置として注目されている。
【0003】
このようなPDPは、印加される放電電圧によって直流(DC:Direct Current)型、交流(AC:Alternating Current)型及び、混合型に分類され、放電構造によって、対向放電型及び面放電に分類されることができる。
【0004】
初期には、2電極対向放電PDPについての研究が活発に行われた。しかし、前記PDPでは、放電が第1基板と蛍光体層の塗布された第2基板との間で発生して、イオンスパッタリングによる蛍光体層の劣化が非常に激しく発生するという問題点がある。このような問題点を克服するために、最近には、AC型3電極面放電構造を有する交流型PDPが、一般的に採用されている。
【0005】
図1は、通常的な3電極面放電方式のPDP 1の構造を示す斜視図であり、図2は、図1のPDP 1を備えるプラズマディスプレイ装置100のブロック図である。図1及び図2を参照すれば、通常的な3電極面放電PDP 1の第1基板10と第2基板13との間には、共通−アドレス電極ラインAR1,... ,ABm、誘電体層11,15、Y電極ラインY1,...,Yn、X電極ラインX1,...,Xn、蛍光体層16、隔壁17及び保護層としてのMgO層12が設けられている。
【0006】
共通−アドレス電極ラインAR1,... ,ABmは、第2基板13の前方に一定のパターンで形成される。下部誘電体層15は、アドレス電極ラインAR1,...,ABmの前方で全面塗布される。第1誘電体層15の前方には、隔壁17がアドレス電極ラインAR1,... ,ABm と平行方向に形成される。この隔壁17は、各ディスプレイセルの放電領域を区画し、各ディスプレイセル間の光学的干渉を防止する機能を行う。蛍光体層16は、隔壁17の間に塗布される。
【0007】
X電極ラインX1,...,Xn とY電極ラインY1,...,Ynとは、アドレス電極ラインAR1,...,ABm と交差するように前方ガラス基板10の後方に一定のパターンで形成される。各交差点は、対応する放電セルを設定する。第2誘電体層11は、X電極ラインX1,...,Xn とY電極ラインY1,...,Ynとの後方に全面塗布されて形成される。強い電界からパネル1を保護するための保護層12、例えば、MgO層は、第2誘電体層11の後方に全面塗布されて形成される。放電空間14には、プラズマ形成用ガスが密封される。
【0008】
また、プラズマディスプレイ装置100は、映像処理部56、論理制御部62、アドレス駆動部3、X駆動部4及びY駆動部5を含む。制御部62は、映像処理部56からの内部映像信号によって、駆動制御信号SA,SY,SXを発生させる。アドレス駆動部3、X駆動部4及びY駆動部5は、論理制御部62からの駆動制御信号SA,SY,SXのうち、それぞれアドレス信号SA、X駆動制御信号SX、Y駆動制御信号SYを処理してY電極ラインに印加する。
【0009】
図3は、PDP駆動信号を示す波形図によって、それぞれの単位サブフィールドでPDPの電極に印加される駆動信号を示す。図3の駆動方法に含まれた従来のリセッティング方法は、特許文献1及び2に開示されている。
【0010】
図3を参照すれば、単位サブフィールドSFのリセッティング時間PRの上昇期間では、Y電極X1,...,Xnで電位が第2電位VT1まで上昇した後、第2電位VT1より第5電位VSETほどさらに高い第1電位VT1+VSETまで持続的に上昇する。ここで、X電極X1,...,Xnとアドレス電極A1,...,Amとには、接地電位VGが印加される。これにより、Y電極とX電極との間に弱い放電が起こる一方、Y電極とアドレス電極との間にさらに弱い放電が起こる。これにより、Y電極の周囲には、負極性の壁電荷が多く形成され、X電極の周囲には、正極性の壁電荷が形成され、アドレス電極の周囲には、正極性の壁電荷が少なく形成される。
【0011】
リセッティング時間PRの下降期間では、X電極に印加される電位がバイアス電位Veとして維持された状態で、Y電極に印加される電位が第3電位VT2から第4電位Vnfまで持続的に下降する。ここで、アドレス電極には、接地電位VGが印加される。これにより、X電極とY電極との間の弱い放電によって、Y電極の周囲の負極性の壁電荷の一部がX電極の周囲に移動する。これにより、X電極X1,...,Xnの壁電位がアドレス電極の壁電位より低め、Y電極の壁電位より高まる。これにより、続くアドレッシング期間PAで選択されたアドレス電極とY電極ラインとの間の対向放電に要求されるアドレッシング電圧VA−VSC−Lが低められる。一方、全てのアドレス電極には、接地電位VGが印加されるので、アドレス電極は、X電極とY電極とに対して放電を行い、この放電によって、アドレス電極の周囲の正極性の壁電荷が消滅する。
【0012】
続くアドレッシング期間PAでは、X電極にバイアス電圧Veが印加された状態で、アドレス電極に表示データ信号が印加され、第2電位VT1より低い第6電位VSC−HにバイアスされたY電極にローレベル電位VSC−Lの走査パルスが順次に印加されるにつれて、円滑なアドレッシングが行われる。各アドレス電極に印加される表示データ信号は、ディスプレイセルを選択する場合に、正極性アドレッシング電位VAが、そうでない場合に、接地電位VGが印加される。これにより、ローレベル電位VSC−Lの走査パルスが印加される間に正極性アドレッシング電位VAの表示データ信号が印加されれば、相応するディスプレイセルでアドレッシング放電によって壁電荷が形成され、そうでないディスプレイセルでは、壁電荷が形成されない。
【0013】
続く維持放電期間PSでは、全てのY電極とX電極とに維持電圧VSの維持パルスが交互に印加され、相応するアドレッシング時間PAで、壁電荷が形成されたディスプレイセルでディスプレイ維持のための放電を起こす。
【0014】
一方、前記PDP 1の場合にも、前記第1基板10の下側から電極ラインと、第2誘電体層11及び保護層12が順次に形成された構造によって、蛍光体層16から発散された可視光線が約40%ほど吸収されることによって、発光効率を高めるのに限界があった。そして、長時間同じ画像を表示している場合には、放電ガスの荷電粒子が、電界によって蛍光体層16にイオンスパッタリングされることによって、永久残像をもたらして寿命が短縮されるという問題点がある。また、PDP 1を駆動するための3個の駆動部、すなわち、X駆動部4、Y駆動部5及びアドレス駆動部3が必要であるため、全体的な構造が複雑になるので、駆動装置及び電源回路の製造コストが大きいという問題点がある。
【特許文献1】特開第214,823号公報
【特許文献2】特開第242,224号公報
【発明の開示】
【発明が解決しようとする課題】
【0015】
本発明が解決しようとする課題は、発光効率が向上し、永久残像が減少した特性を有するPDPを提供することである。
【課題を解決するための手段】
【0016】
前記課題を達成するために、本発明は、第1基板及びそれに対向する第2基板と、第1基板及び第2基板と共に放電セルを限定し、誘電体から形成された隔壁と、前記放電セルを取り囲むように前記第1隔壁内に配置され、前記放電セルを横切って延びる共通−アドレス電極ラインと、前記放電セルを取り囲むように、前記隔壁内で前記共通−アドレス電極ラインに離隔されて配置され、前記各放電セルで前記共通−アドレス電極ラインと交差するように延びる走査電極ラインと、前記放電セル内に配置された蛍光体層と、前記放電セル内にある放電ガスと、を備え、リセット期間、アドレス期間、及び維持放電期間からなる駆動波形によって駆動され、前記リセット期間で、前記走査電極ラインへのランプアップパルスの印加による第1初期化放電とランプダウンパルスの印加による第2初期化放電とを経て、前記アドレス期間で、スキャンハイレベルVSC−Hを維持する複数個の前記走査電極ラインに、スキャンローレベルVSC−Lの走査パルスが順次に印加され、前記走査パルスが印加される走査電極ラインに交差する前記共通−アドレス電極ラインに選択的に表示データ信号が印加され、前記維持放電期間で、前記走査電極ラインに交互維持パルスが印加され、前記リセット期間でのランプダウンパルスの最低電圧の電圧大きさVnfは、前記維持放電期間での前記交互維持パルスの電圧大きさVsと異なることを特徴とするPDPを提供する。
【0017】
すなわち、前記リセット期間でのランプダウンパルスの最低電圧の電圧大きさVnfは、前記維持放電期間での前記交互維持パルスの電圧大きさVsよりも大きい。
【0018】
一方、前記リセット期間で、前記走査電極ラインにランプダウンパルスが印加される時、前記共通−アドレス電極ラインに前記表示データ信号と同じ電圧大きさを有するバイアス電圧Vaが印加され、前記ランプダウンパルスの最低電圧の電圧大きさは、前記アドレス期間で前記走査電極ラインに順次に印加される走査パルスのスキャンローレベルVSC−L電圧よりも小さい。
【0019】
そして、前記放電セルは、前記隔壁に蓄積された壁電荷による壁電圧と、共通−アドレス電極と走査電極とに印加される信号の電圧差との和が前記放電セルの固有放電開始電圧Vfを超過する時、強放電を発生させ、前記リセット期間の固有放電開始電圧と、前記アドレス放電期間の固有放電開始電圧、及び前記維持放電期間の固有放電開始電圧は同一である。
【0020】
そして、前記維持放電期間で、前記走査電極ラインに印加される交互維持パルスの電圧大きさVsは、前記固有放電開始電圧Vfの半分よりも大きいことが望ましい。
【0021】
また、前記リセット期間で前記走査電極に印加されるランプダウンパルスは、前記ランプダウンパルスの電圧よりも前記固有放電開始電圧ほど高い壁電圧が維持されつつ、第2初期化放電が発生する傾斜度を有することが望ましい。
【0022】
そして、本発明の他の特徴によれば、前記ランプダウンパルスの印加が終了した後には、前記放電セルに前記ランプダウンパルスの最低電圧よりも前記固有放電開始電圧Vfほど高いリセット後壁電圧Vwが維持される。
【0023】
また、本発明のさらに他の特徴によれば、前記放電セルでの前記リセット後壁電圧Vwの大きさは、前記固有放電開始電圧Vfの半分よりも小さく形成される。
【0024】
そして、本発明のさらに他の特徴によれば、前記放電セルでの前記リセット後壁電圧Vwと前記交互維持パルスの電圧大きさVsとの和は、前記固有放電開始電圧Vfよりも小さい。
【0025】
望ましくは、前記PDPの前記共通−アドレス電極ライン及び走査電極ラインは、導電性電極から形成され、一方向に延びた台形になっている。
【発明の効果】
【0026】
本発明のPDPによれば、次のような効果がある。
まず、本発明のPDPによれば、第一に、維持放電が隔壁によって限定される部分でのみなされるので、従来のPDPの問題点であった荷電粒子による蛍光体のイオンスパッタリングが防止され、これにより、同じ画像を長時間表示しても永久残像が生じない。
【0027】
第二に、本発明のPDPによれば、面放電が放電空間を形成する全ての側面で発生するので、放電面積が大きく拡大される。
【0028】
第三に、本発明のPDPによれば、放電が放電セルを形成する側面で発生して放電セルの中央部に広がるので、放電領域が従来に比べて甚だしく向上することによって、放電セル全体を効率的に利用できる。したがって、低い電圧でも駆動が可能になって、発光効率を画期的に向上させることができる。
【0029】
第四に、本発明のPDPを駆動するための駆動装置は、走査電極ラインを駆動するための走査駆動部と、共通−アドレス電極ラインを駆動するためのアドレス駆動部のみが要求されるので、従来のように、X駆動部とアドレス駆動部とを別途に備える必要はない。したがって、駆動装置の製造コストが甚だしく減少する。
【0030】
第五に、第2初期化放電を形成するために、走査電極ラインにランプダウンパルス印加される時、共通−アドレス電極ラインに印加されるバイアス電圧と、アドレス期間でアドレッシングのための表示データ信号の電圧Vaとを同一にして、PDPに印加される電源レベルの種類が単純化される。したがって、PDPの駆動回路の製造コストが低減する。
【発明を実施するための最良の形態】
【0031】
以下、図4ないし図12を参照して、本発明の望ましい実施形態を詳細に説明する。
図4ないし図7に示したように、本発明の一実施形態によるPDP 200は、第1基板201と、第1基板201と対向するように配置された第2基板202と、第1基板201と第2基板202との間に配置され、第1基板201及び第2基板202と共に放電セル220を限定し、誘電体から形成された第1隔壁205と、放電セル220を取り囲むように第1隔壁205内に配置され、放電セル220を横切って延びる共通−アドレス電極ラインA1,...,Anと、放電セル220を取り囲むように第1隔壁205内で共通−アドレス電極ラインA1,...,Anに離隔されて配置され、各放電セル220で共通−アドレス電極ラインA1,...,Anと交差するように延びる走査電極ラインS1,...,Smと、放電セル220内に配置された蛍光体層210と、放電セル220内にある放電ガスと、を備える。
【0032】
第1基板201は、ガラスのように透光性の良い材料で製造される。第1基板201には、従来のPDPの全面基板に存在した電極ラインX1,...,Xn,Y1,...,Ynが存在していないため、可視光線の前方透過率が甚だしく向上する。したがって、従来のレベルの輝度で画像を具現すれば、電極ラインX1,...,Xn,Y1,...,Ynを相対的に低い電圧で駆動し、したがって、発光効率が向上する。
【0033】
第2基板202は、第1基板201に平行に配置され、通常的には、ガラスを主成分とする材料で製造される。
【0034】
第2基板202と第1基板201との間には、両基板201,202と共に複数の放電セル220を限定する第1隔壁205が配置されている。第1隔壁205は、1ピクセルを構成する赤色発光サブピクセル、緑色発光サブピクセル、及び青色発光サブピクセルのうち何れか一つのサブピクセルに該当する放電セル220を区画し、この放電セル220の間に誤放電が起こることを防止する。
【0035】
第1隔壁205は、放電時、共通−アドレス電極ラインA1,...,Anと走査電極ラインS1,...,Smとが直接通電されることを防止し、荷電粒子が前記電極に直接衝突してこれらを損傷させることを防止し、荷電粒子を誘導して壁電荷を蓄積できる誘電体として形成されるが、このような誘電体としては、PbO、B2O3、SiO2がある。
【0036】
第1隔壁205内には、放電セル220を取り囲む共通−アドレス電極ラインA1,...,Anと走査電極ラインS1,...,Smとが垂直方向に互いに離隔されて交差するように配置され、前記電極ラインは、アルミニウム、銅のような導電性金属から形成される。ここで、共通−アドレス電極ラインA1,...,Anは、共通及びアドレス電極として作用し、走査電極ラインS1,...,Smは、スキャン電極として作用する。
【0037】
また、共通−アドレス電極ラインA1,...,Anと走査電極ラインS1,...,Smとは、一方向に延びる台形になっている。
【0038】
少なくとも第1隔壁205の側面は、保護膜209としてMgO膜209によって覆われておることが望ましい。MgO膜209が必須的な構成要素ではないが、これは、荷電粒子が誘電体で形成された第1隔壁205に衝突して第1隔壁205を損傷させることを防止し、放電時、2次電子を多く放出する。
【0039】
本発明によるPDP 200は、第1隔壁205と背面基板202との間に配置され、第1隔壁205と共に放電セル220を限定する第2隔壁208をさらに備えることができる。図4には、第2隔壁208がマトリックス状に区画されると示されているが、これに限定されず、多様なパターンの隔壁、例えば、ストライプのような開放型隔壁はもとより、ワッフル、マトリックス、デルタのような閉鎖型隔壁からなることもできる。また、閉鎖型隔壁は、放電空間の横断面が、本実施形態のような四角形以外にも、三角形、五角形などの多角形、または円形、楕円形に形成される。図4に示したように、第1隔壁205と第2隔壁208とは、同じ形状に形成されるが、相異なる形状に形成されることもできる。
【0040】
図5に示したように、蛍光体層210は、第2隔壁208と同じレベルに形成され、望ましくは、第2隔壁208の側面及び、第2隔壁208の間にある第2基板202上に塗布される。
【0041】
蛍光体層210は、紫外線を受けて可視光線を発生させる成分を有するが、赤色発光サブピクセルに形成された蛍光体層は、Y(V,P)O4:Euのような蛍光体を含み、緑色発光サブピクセルに形成された蛍光体層は、Zn2SiO4:Mn、YBO3:Tbのような蛍光体を含み、青色発光サブピクセルに形成された蛍光体層は、BAM:Euのような蛍光体を備える。
【0042】
放電セル220には、Ne、Xe及びこれらの混合気体のような放電ガスが封じ込まれる。本実施形態を含む本発明の場合、放電面が増加し、放電領域が拡大されて、形成されるプラズマの量が増加するので、低電圧駆動が可能になる。したがって、本発明の場合、高濃度Xeガスを放電ガスとして使用しても、低電圧駆動が可能になることによって、発光効率を画期的に向上させることができる。このような点は、従来のPDPで高濃度Xeガスを放電ガスとして使用する場合、低電圧駆動が非常に難しくなるという問題点を解決したことである。
【0043】
一方、前記共通−アドレス電極ライン及び走査電極ラインは、導電性電極で形成され、一方向に延びた台形になっている。例えば、図6は、図5のV−V線の共通−アドレス電極ラインA1〜Anの配置を示す配置図であって、一方向に延びた台形になっている。また、例えば、図7は、図5のVI−VI線の走査電極ラインS1〜Smの配置を示す配置図であり、一方向に延びた台形になっている。
【0044】
本発明の一実施形態によるプラズマディスプレイ装置300は、図8に示したように、前述したPDP 200、映像処理部156、論理制御部162、A駆動部154、S駆動部155を含む。
【0045】
また、プラズマディスプレイ装置は、映像処理部156をさらに備えることができる。映像処理部156は、外部アナログ映像信号をデジタル信号に変換して内部映像信号、例えば、それぞれ8ビットの赤色(R)、緑色(G)及び青色(B)映像データ、クロック信号、垂直及び水平動機信号を発生させる。論理制御部162は、映像処理部156からの内部映像信号によって駆動制御信号SA,SSを発生させる。
【0046】
A駆動部154は、論理制御部162からの駆動制御信号SA,SSのうち、A駆動信号SAを処理してディスプレイデータ信号を発生させ、発生したディスプレイデータ信号を共通−アドレス電極ラインA1,...,Anに印加する。S駆動部155は、論理制御部162からの駆動制御信号SA,SSのうち、S駆動制御信号SSを処理して走査電極ラインS1,...,Smに印加する。
【0047】
本発明の一実施形態によるプラズマディスプレイ装置300では、PDP 200を駆動するためには、S駆動部155及びA駆動部154の2つの駆動部のみが要求されるため、従来の技術によるプラズマディスプレイ装置100より駆動部の数が減少し、全体的な構造が単純化される。
【0048】
図9は、図4のPDPの駆動方式の一例を示す。図面を参照すれば、全ての単位フレームそれぞれは、時分割諧調ディスプレイを実現するために、8つのサブフィールドSF1,...,SF8に分割される。また、各サブフィールドSF1,...,SF8は、リセッティング時間PR1,...,PR8、アドレッシング時間PA1,...,PA8、及び維持−放電時間PS1,...,PS8に分割される。
【0049】
全てのディスプレイセルの放電条件は、各リセッティング時間PR1,...,PR8で均一になると同時に、次の段階で行われるアドレッシングに適するようになる。
【0050】
各アドレッシング時間PA1,...,PA8では、共通−アドレス電極ラインA1,...,Anにディスプレイデータ信号が印加されると同時に、各走査電極ラインS1,...,Smに対応する走査パルスが順次に印加される。これにより、走査パルスが印加される間に高いレベルのディスプレイデータ信号が印加されれば、相応する放電セルでアドレッシング放電によって壁電荷が形成され、そうでない放電セルでは、壁電荷が形成されない。
【0051】
各維持−放電時間PS1,...,PS8では、全ての共通−アドレス電極ラインA1,...,Anは、接地電位VGが維持され、全ての走査電極ラインS1,...,Smに維持−放電パルスが交互に印加され、相応するアドレッシング時間PA1,...,PA8で壁電荷が形成された放電セルで維持放電を起こす。したがってPDPの輝度は、単位フレームで占める維持−放電時間PS1,...,PS8の長さに比例する。単位フレームで占める維持−放電時間PS1,...,PS8の長さは、255T(Tは、単位時間)である。したがって、単位フレームで一度もディスプレイされていない場合を含んで256諧調としてディスプレイできる。
【0052】
ここで、第1サブフィールドSF1の維持−放電時間PS1には、0に相応する時間1Tが、第2サブフィールドSF2の維持−放電時間PS2には、1に相応する時間2Tが、第3サブフィールドSF3の維持−放電時間PS3には、2に相応する時間4Tが、そして第8サブフィールドSF8の維持−放電時間PS8には、7に相応する時間128Tがそれぞれ設定される。これにより、8個のサブフィールドのうち、ディスプレイされるサブフィールドを適切に選択すれば、どのサブフィールドでもディスプレイされていない0(零)諧調を含んで、何れも256諧調のディスプレイが行われる。
【0053】
図10は、図9の単位サブ−フィールドSFでPDP 200の電極ラインに印加される信号を示す。図10で、A1:Anは、共通−アドレス電極ラインに印加される駆動信号を、S1,...,Smは、各走査電極ラインに印加される駆動信号を表す。
【0054】
放電過程を説明すれば、リセット期間PRは、走査電極ラインS1〜Smについてリセット信号を印加して、強制的に記入放電を行うことによって、セルの壁電荷状態を初期化する。アドレス期間PAに入る前にリセット期間PRが行われ、これは、全画面にわたって行うので、非常に均一でありつつも所望の分布の壁電荷配置を作ることができる。リセット期間PRによって初期化されたセルは、セル内部の壁電荷条件が何れも類似して形成される。リセット期間PRで、走査電極ラインS1〜Smの上昇ランプt2〜t3では、第1回の弱放電が発生しつつ走査電極ラインS1〜Smに陰電荷が多く溜まり、アドレス電極とX電極ラインとには陽電荷が溜まる。
【0055】
次いで、走査電極ラインS1〜Smの下降ランプt3〜t4では、第2回の弱放電が発生しつつ走査電極ラインS1〜Smの電圧が段々低下するので、走査電極ラインS1〜Smの陰電荷は、段々消去されて放電空間に排出される。放電空間での弱放電によって放電セルの内部が初期化される。
【0056】
走査電極ラインS1〜Smの下降ランプ時、共通−アドレス電極ラインA1〜Anに正のバイアス電圧が印加されていない場合には、X電極ライン及び走査電極ラインS1〜Smでの初期化放電のために、走査電極ラインS1〜Smの電圧は、t4時点で非常に低い電圧Vnfまで下降せねばならない。したがって、アドレス期間で、走査電極ラインS1〜Smには、接地電圧VGより低い電圧が印加される。しかし、下降ランプ時、共通−アドレス電極ラインA1〜Anに正のバイアス電圧Vbが印加されても、本発明の要旨と関係ない以上、本発明の範囲に属している。
【0057】
前記リセット期間PRで、第1回弱放電を起こすランプアップパルスt2〜t3は、走査電極S1〜Smに基準電位より所定の電圧VT1ほど高い電圧から印加される。この場合、ランプアップパルスt2〜t3が走査パルスのパルス大きさVsほど基準電位より高い電圧から印加され始めれば、走査パルスに使われる電源回路及びスイッチング回路以外に、ランプアップパルス印加用回路を別途に設置することによる製造コストの増加を低減できる。そして、第2回弱放電を起こすランプダウンパルスt3〜t4は、走査電極S1〜Smに基準電位より所定の電圧VT2ほど高い電圧から印加される。この場合、ランプダウンパルスt3〜t4が走査パルスのパルス大きさVsほど基準電位より高い電圧から印加され始めれば、走査パルスに使われる電源回路及びスイッチング回路以外に、ランプダウンパルス印加用回路を別途に設置することによる製造コストの増加を低減できる。
【0058】
アドレス期間PAで、複数のスキャン電極にスキャンハイレベルVSC−Hの電圧が印加された途中に、それぞれのスキャン電極にスキャンハイレベルより低いスキャンローレベルVSC−Lの走査パルスが順次に印加されれば、共通−アドレス電極が同時にターンオンされて選択された表示セルでは、Y電極の近くで陰電荷が多量放出され、アドレス電極の近くで陽電荷が多量放出されてアドレス放電が発生し、これにより、Y電極の近くには多量の陽電荷が溜まって維持放電準備状態となる。
【0059】
アドレス期間PAが行われた後に、走査電極ラインS1〜Smには、正の維持電圧Vs+と負の維持電圧Vs−とが交互に印加される交互維持パルスによって維持放電期間PSが行われる。
【0060】
維持パルスが印加される時点で、アドレス区間で溜まった陽電荷が走査電極ラインS1〜Smに溜まっており、共通−アドレス電極ラインA1〜Anには、陰電荷が溜まっている。一方、正の維持電圧Vs+と負の維持電圧Vs−とで構成された交互維持パルスのうち、走査電極ラインS1〜Smに正の維持電圧Vs+に向かって印加され始める途中には、走査電極ラインS1〜Smに溜まった陽電荷が空間電荷として排出され、共通−アドレス電極ラインA1〜Anでも陰電荷が空間電荷として排出され、空間電荷の影響によって弱放電が始まる。そして、Vs+電圧が印加されれば、走査電極ラインS1〜Smでは、さらに多くの陽電荷が共通−アドレス電極ラインA1〜Anでは、さらに多くの陰電荷が空間電荷として排出され、前記弱放電を根拠として速くて強い維持放電が行われる。このような1次維持放電は、走査電極ラインS1〜Smの近くに溜まっている陽電荷Vs+電圧との和と共通−アドレス電極ラインA1〜Anに溜まっている陰電荷との差(すなわち、全ての電位値の絶対値の和)が放電開始電圧を超過しつつなされる。1次維持放電が生じれば、走査電極ラインS1〜Smの近くに陰電荷が溜まってX電極ラインの近くに陽電荷が溜まる。
【0061】
次いで、走査電極ラインS1〜Smに負の維持電圧Vs−が印加され始めれば、共通−アドレス電極ラインA1〜Anでは、陽電荷が空間電荷として排出され始め、走査電極ラインS1〜Smでは、陰電荷が空間電荷として排出され始め、最低電圧値Vs−に到達すれば、2次維持放電が行われる。このような2次維持放電は、共通−アドレス電極ラインA1〜Anの近くに溜まっている陽電荷による電位から、走査電極ラインS1〜Smの近くに溜まっている陰電荷とVs−電圧との和を減算した値(すなわち、全ての電位値の絶対値の和)が放電開始電圧を超過しつつなされる。2次維持放電が生じれば、走査電極ラインS1〜Smの近くに、再び1次維持放電直前状態のように陽電荷が溜まり、X電極ラインの近くに陰電荷が溜まる。その後、再び1次維持放電と同じ作用によって3次維持放電が生じ、その後、再び2次維持放電と同じ作用によって、4次維持放電が生じる。サブフィールド別に所定の時間の間に交互維持パルスが持続されて、このような維持放電が持続される。
【0062】
図11は、単位サブ−フィールドで、前記本発明によるPDP 200の共通−アドレス電極ラインSmに印加される信号波形図及び、オンセルとオフセルとにおける壁電荷によって形成される壁電圧V(ON),V(OFF)を示す分布図である。
【0063】
以下では、本発明の特徴によって、壁電荷によって形成される壁電圧を考慮した駆動信号波形の傾斜度及びサイズを限定しようとする。
【0064】
図11の第1波形図は、共通−アドレス電極ラインA1〜Anにデータ電圧Vaを有する表示データ信号が印加される形を示し、第2波形図は、第m走査電極ラインSmに印加される信号波形を示す。図11の第3波形図のV(S−A)は、走査電極と共通−アドレス電極とに印加される信号の電圧差VS−VAを表し、V(ON)は、第m走査電極ラインSmに交差する共通−アドレス電極ラインA1〜Anにデータ電圧Vaを有する表示データ信号が印加されて、当該放電セルがオンになる時の壁電圧を表す。図11の第4波形図のV(S−A)は、走査電極と共通−アドレス電極とに印加される信号の電圧差VS−VAを表し、V(OFF)は、第m走査電極ラインSmに交差する共通−アドレス電極ラインA1〜Anに表示データ信号が印加されなくて、当該放電セルがオフになる時の壁電圧を表す。
【0065】
本発明のリセット期間PRでは、走査電極ラインS1〜Smへのランプアップパルスt2〜t3の印加による第1初期化放電と、ランプダウンパルスt3〜t4の印加による第2初期化放電とを経る。第1初期化放電は、走査電極ラインS1〜Smに急でない傾斜度を有するランプアップパルスt2〜t3が印加されつつ、弱放電が発生すると同時に、走査電極の近く(すなわち、走査電極上の誘電体層)に負極性電荷が溜まる現象を称す。第1初期化放電にかかる時間t2〜t3を減らすために、ランプアップパルスは、第2電位VT1から印加されることが望ましい。以後、ランプアップパルスは、第1電位であるVSET+VT1まで上昇する。
【0066】
そして、第2初期化放電では、走査電極ラインS1〜Smにランプダウンパルスが印加されつつ、走査電極ラインS1〜Smの近く(すなわち、走査電極上の誘電体層)に溜まっている陰電荷が放出されつつ弱放電が発生する。このとき、走査電極ラインS1〜Smに印加されるランプダウンパルスは、強放電が発生しないほどの急でない傾斜度を有せねばならず、具体的には、ランプダウンパルスの電圧よりも固有放電開始電圧Vf(これについては、後述する)ほど高い壁電圧が維持されつつ、第2初期化放電の発生する傾斜度を有することが望ましい。ランプダウンパルスは、第2初期化放電期間t3〜t4を短縮させるために、第1電位VSET+VT1から第3電位VT2まで電圧を下降させた後に印加されることが望ましい。
【0067】
そして、アドレス期間PAでは、スキャンハイレベルVSC−Hを維持する複数個の走査電極ラインS1〜Smに、スキャンローレベルVSC−Lの走査パルスが順次に印加され、走査パルスが印加される走査電極ラインS1〜Smに交差する共通−アドレス電極ラインA1〜Anに選択的に表示データ信号が印加される。データ電圧Vaを有する表示データ信号が印加される放電セルは、アドレス放電が発生するが、表示データ信号が印加されていない放電セルは、アドレス放電が発生しない。
【0068】
そして、維持放電期間PSで、走査電極ラインS1〜Smに交互維持パルスが印加される。アドレス期間PAで、データ電圧Vaを有する表示データ信号が印加された放電セルは、アドレス放電が発生してオン(ON)になり、維持放電が発生するが、表示データ信号が印加されていない放電セルは、アドレス放電が発生しなくてオフ(OFF)になり、維持放電も発生しない。
【0069】
一方、PDP 200の放電セルは、所定の臨界電圧が放電セル内の電極間に発生して始めて、強放電が発生し、このような前記所定の臨界電圧を固有放電開始電圧Vfという。放電セル内では、隔壁に蓄積された壁電荷による壁電圧V(ON)と、共通−アドレス電極と走査電極とに印加される信号間の電圧差との和が放電セルの固有放電開始電圧Vfを超過する時、強放電を発生させる。
【0070】
しかし、本発明によるPDP 200の単位放電セルは、1個の走査信号と1個のアドレス信号とが印加されるので、ただ2個の電極間の電圧差のみが問題となる。したがって、本発明のように、2電極からなるPDPでは、リセット期間の固有放電開始電圧と、前記アドレス放電期間の固有放電開始電圧、及び前記維持放電期間の固有放電開始電圧は同一である。
【0071】
一方、図11の第3波形図の参照符号V(ON)を参照すれば、選択された放電セルにおいて、前記維持放電期間PSで、走査電極ラインS1〜Smに印加される交互維持パルスの電圧大きさVsは、固有放電開始電圧Vfの半分、すなわち、Vf/2よりも大きく印加されることが、安定的な維持放電の発生のために望ましい。
Vs>Vf/2 ...(1)
【0072】
一方、前述したように、走査電極ラインS1〜Smに印加されるランプダウンパルスは、強放電が発生しないほどの急でない傾斜度を有するので、前記ランプダウンパルスの印加中には、放電セルでは、ランプダウンパルスの最低電圧Vnfよりも固有放電開始電圧Vfほど高い壁電圧が維持されつつ、類似した傾斜度を有して下降する。
【0073】
そして、前記ランプダウンパルスが印加された以後には、放電セルでは、ランプダウンパルスの最低電圧Vnfよりも固有放電開始電圧Vfほど高いリセット後壁電圧Vwが維持される。リセット後壁電圧Vwは、当該放電セルが選択されない場合(すなわち、アドレス放電が発生しない場合)には、維持放電期間PSまでも維持される。
【0074】
ここで、ランプダウンパルスが印加された直後の壁電圧、すなわち、リセット後壁電圧Vwは、
Vw=Vf−Vnf ...(2)
となる。
【0075】
一方、選択されていない放電セルで、前記リセット後壁電圧Vwによって維持放電期間で誤放電が発生しないようにするためには、リセット後壁電圧Vwの大きさは、固有放電開始電圧Vfの半分よりも小さくなければならない。
【0076】
したがって、リセット後壁電圧Vwの大きさは、
|Vw|<Vf/2 ...(3)
となる。
【0077】
さらに一方、選択されていない放電セルで、前記リセット後壁電圧Vwと前記交互維持パルスの電圧大きさVsとの和は、前記固有放電開始電圧Vfよりも小さくなければならない。したがって、
|Vs|+Vw<Vf ...(4)
となる。
【0078】
例えば、選択されていない放電セルに印加される第2維持パルスで、Vs+Vw<Vfであって始めて、誤放電が発生しない。前記式2で、Vw=Vf−Vnfであるので、これを式4に代入すれば、
Vs+(Vf−Vnf)<Vf
したがって、Vnf>Vs ...(5)
の式が得られる。
【0079】
したがって、リセット期間PRでのランプダウンパルスの最低電圧の電圧大きさVnfは、維持放電期間PSでの交互維持パルスの電圧大きさVsよりも大きいことが望ましいということが分かる。
【0080】
一方、図12の波形図に示したように、走査電極ラインS1〜Smにランプダウンパルスが印加される時、第2初期化放電を助けるために、前記共通−アドレス電極ラインA1〜Anに印加されるバイアス電圧Vx(図示せず)が、アドレス期間PAでの表示データ信号の電圧Vaと同じ電圧大きさで印加されている。すなわち、
Vx=Va ...(6)
となる。
【0081】
このように、第2初期化放電時の前記共通−アドレス電極ラインA1〜Anに印加されるバイアス電圧Vxが表示データ信号の電圧Vaと同一であれば、共通−アドレス電極ラインA1〜Anを駆動するための駆動回路の製造に必要な電源回路が簡単になるので、アドレス駆動部の製造コストが減少する。
【0082】
この場合に、Vnf=Vnf2−Vx=Vnf2−Vaであり、図12で把握されるVnfの大きさは、
|Vnf|=|Vnf2|+|Va| ...(7)
が得られる。
【0083】
一方、アドレス期間PAで、アドレス放電条件は、走査パルスの電圧VSC−Lと、表示データ信号の電圧Vaと、蓄積された壁電荷によって形成される壁電圧Vwとの総和が、固有放電開始電圧Vfを超過することである。したがって、次の式が成立する。
【0084】
|VSC−L|+Va+Vw>Vf ...(8)
そして、式2で、Vw=Vf−Vnfであるので、式8に代入すれば、
|VSC−L|+Va+Vf−Vnf>Vf、
したがって、|VSC−L|+Va>Vnf ...(9)
式7で、|Vnf|=|Vnf2|+|Va|であるので、Vnf=Vnf2+Vaを式9に代入すれば、
|VSC−L|+Va>|Vnf2|+Va
したがって、|VSC−L|>|Vnf2| ...(10)
が成立する。
【0085】
結論的に、リセット期間PRでランプダウンパルスによる第2初期化放電時の前記共通−アドレス電極ラインA1〜Anに印加されるバイアス電圧Vxが、表示データ信号の電圧Vaと同一であれば、前記ランプダウンパルスの最低電圧の大きさ|Vnf2|は、アドレス期間PAで放電セルの選択のために印加されるアドレスパルスの電圧大きさ|VSC−L|よりも小さくなければならない。また、リセット期間での前記ランプダウンパルスの最低電圧の大きさ|Vnf2|は、前記維持放電期間での前記交互維持パルスの電圧大きさVsより小さくなる。
【0086】
以上、図面及び明細書で最適の実施形態が開示された。ここで、特定の用語が使われたが、これは、単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であることが分かる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されねばならない。
【産業上の利用可能性】
【0087】
本発明は、PDPに関連した技術分野に適用可能である。
【図面の簡単な説明】
【0088】
【図1】従来の技術による3電極面放電方式のPDPの内部構造を示す斜視図である。
【図2】図1のPDPを備えるプラズマディスプレイ装置を示すブロック図である。
【図3】図1のPDPを駆動する信号の波形を示す波形図である。
【図4】本発明の一実施形態によるPDPを示す部分切開斜視図である。
【図5】図4のIV−IV線の断面図である。
【図6】図5のV−V線の共通−アドレス電極ラインA1〜Anの配置を示す配置図である。
【図7】図5のVI−VI線の走査電極ラインS1〜Smの配置を示す配置図である。
【図8】図4のPDPを備えるプラズマディスプレイ装置を示すブロック図である。
【図9】図4のPDPの駆動方式の一例を示すタイミング図である。
【図10】図9の単位サブフィールドで、図4のPDPの電極ラインに印加される信号の波形図である。
【図11】本発明の一実施形態であって、単位サブ−フィールドで、PDPの電極ラインに印加される信号の波形図、及びオンセルとオフセルとにおける壁電荷によって形成される壁電圧を示す分布図である。
【図12】図4のPDPの駆動方式の一例であって、単位サブフィールドでPDPの電極ラインに印加される信号の波形図、及びオンセルとオフ−セルとにおける壁電荷によって形成される壁電圧を示す分布図である。
【符号の説明】
【0089】
200 PDP
201 第1基板
202 第2基板
205 第1隔壁
208 第2隔壁
209 保護膜(MgO膜)
210 蛍光体層
220 放電セル
An〜Anー1 共通−アドレス電極ライン
Sm〜Sm−1 走査電極ライン
【技術分野】
【0001】
本発明は、プラズマディスプレイパネル(PDP:Plasma Display Panel)に関わり、さらに詳細には、発光効率が向上し、永久残像が減少したPDPに関する。
【背景技術】
【0002】
PDPを採用した装置は、大画面を有しつつも、高画質、超薄型、軽量化及び、広視野角の優秀な特性を有しており、他の平板ディスプレイ装置に比べて、製造方法が簡単かつ大型化が容易で次世代平板ディスプレイ装置として注目されている。
【0003】
このようなPDPは、印加される放電電圧によって直流(DC:Direct Current)型、交流(AC:Alternating Current)型及び、混合型に分類され、放電構造によって、対向放電型及び面放電に分類されることができる。
【0004】
初期には、2電極対向放電PDPについての研究が活発に行われた。しかし、前記PDPでは、放電が第1基板と蛍光体層の塗布された第2基板との間で発生して、イオンスパッタリングによる蛍光体層の劣化が非常に激しく発生するという問題点がある。このような問題点を克服するために、最近には、AC型3電極面放電構造を有する交流型PDPが、一般的に採用されている。
【0005】
図1は、通常的な3電極面放電方式のPDP 1の構造を示す斜視図であり、図2は、図1のPDP 1を備えるプラズマディスプレイ装置100のブロック図である。図1及び図2を参照すれば、通常的な3電極面放電PDP 1の第1基板10と第2基板13との間には、共通−アドレス電極ラインAR1,... ,ABm、誘電体層11,15、Y電極ラインY1,...,Yn、X電極ラインX1,...,Xn、蛍光体層16、隔壁17及び保護層としてのMgO層12が設けられている。
【0006】
共通−アドレス電極ラインAR1,... ,ABmは、第2基板13の前方に一定のパターンで形成される。下部誘電体層15は、アドレス電極ラインAR1,...,ABmの前方で全面塗布される。第1誘電体層15の前方には、隔壁17がアドレス電極ラインAR1,... ,ABm と平行方向に形成される。この隔壁17は、各ディスプレイセルの放電領域を区画し、各ディスプレイセル間の光学的干渉を防止する機能を行う。蛍光体層16は、隔壁17の間に塗布される。
【0007】
X電極ラインX1,...,Xn とY電極ラインY1,...,Ynとは、アドレス電極ラインAR1,...,ABm と交差するように前方ガラス基板10の後方に一定のパターンで形成される。各交差点は、対応する放電セルを設定する。第2誘電体層11は、X電極ラインX1,...,Xn とY電極ラインY1,...,Ynとの後方に全面塗布されて形成される。強い電界からパネル1を保護するための保護層12、例えば、MgO層は、第2誘電体層11の後方に全面塗布されて形成される。放電空間14には、プラズマ形成用ガスが密封される。
【0008】
また、プラズマディスプレイ装置100は、映像処理部56、論理制御部62、アドレス駆動部3、X駆動部4及びY駆動部5を含む。制御部62は、映像処理部56からの内部映像信号によって、駆動制御信号SA,SY,SXを発生させる。アドレス駆動部3、X駆動部4及びY駆動部5は、論理制御部62からの駆動制御信号SA,SY,SXのうち、それぞれアドレス信号SA、X駆動制御信号SX、Y駆動制御信号SYを処理してY電極ラインに印加する。
【0009】
図3は、PDP駆動信号を示す波形図によって、それぞれの単位サブフィールドでPDPの電極に印加される駆動信号を示す。図3の駆動方法に含まれた従来のリセッティング方法は、特許文献1及び2に開示されている。
【0010】
図3を参照すれば、単位サブフィールドSFのリセッティング時間PRの上昇期間では、Y電極X1,...,Xnで電位が第2電位VT1まで上昇した後、第2電位VT1より第5電位VSETほどさらに高い第1電位VT1+VSETまで持続的に上昇する。ここで、X電極X1,...,Xnとアドレス電極A1,...,Amとには、接地電位VGが印加される。これにより、Y電極とX電極との間に弱い放電が起こる一方、Y電極とアドレス電極との間にさらに弱い放電が起こる。これにより、Y電極の周囲には、負極性の壁電荷が多く形成され、X電極の周囲には、正極性の壁電荷が形成され、アドレス電極の周囲には、正極性の壁電荷が少なく形成される。
【0011】
リセッティング時間PRの下降期間では、X電極に印加される電位がバイアス電位Veとして維持された状態で、Y電極に印加される電位が第3電位VT2から第4電位Vnfまで持続的に下降する。ここで、アドレス電極には、接地電位VGが印加される。これにより、X電極とY電極との間の弱い放電によって、Y電極の周囲の負極性の壁電荷の一部がX電極の周囲に移動する。これにより、X電極X1,...,Xnの壁電位がアドレス電極の壁電位より低め、Y電極の壁電位より高まる。これにより、続くアドレッシング期間PAで選択されたアドレス電極とY電極ラインとの間の対向放電に要求されるアドレッシング電圧VA−VSC−Lが低められる。一方、全てのアドレス電極には、接地電位VGが印加されるので、アドレス電極は、X電極とY電極とに対して放電を行い、この放電によって、アドレス電極の周囲の正極性の壁電荷が消滅する。
【0012】
続くアドレッシング期間PAでは、X電極にバイアス電圧Veが印加された状態で、アドレス電極に表示データ信号が印加され、第2電位VT1より低い第6電位VSC−HにバイアスされたY電極にローレベル電位VSC−Lの走査パルスが順次に印加されるにつれて、円滑なアドレッシングが行われる。各アドレス電極に印加される表示データ信号は、ディスプレイセルを選択する場合に、正極性アドレッシング電位VAが、そうでない場合に、接地電位VGが印加される。これにより、ローレベル電位VSC−Lの走査パルスが印加される間に正極性アドレッシング電位VAの表示データ信号が印加されれば、相応するディスプレイセルでアドレッシング放電によって壁電荷が形成され、そうでないディスプレイセルでは、壁電荷が形成されない。
【0013】
続く維持放電期間PSでは、全てのY電極とX電極とに維持電圧VSの維持パルスが交互に印加され、相応するアドレッシング時間PAで、壁電荷が形成されたディスプレイセルでディスプレイ維持のための放電を起こす。
【0014】
一方、前記PDP 1の場合にも、前記第1基板10の下側から電極ラインと、第2誘電体層11及び保護層12が順次に形成された構造によって、蛍光体層16から発散された可視光線が約40%ほど吸収されることによって、発光効率を高めるのに限界があった。そして、長時間同じ画像を表示している場合には、放電ガスの荷電粒子が、電界によって蛍光体層16にイオンスパッタリングされることによって、永久残像をもたらして寿命が短縮されるという問題点がある。また、PDP 1を駆動するための3個の駆動部、すなわち、X駆動部4、Y駆動部5及びアドレス駆動部3が必要であるため、全体的な構造が複雑になるので、駆動装置及び電源回路の製造コストが大きいという問題点がある。
【特許文献1】特開第214,823号公報
【特許文献2】特開第242,224号公報
【発明の開示】
【発明が解決しようとする課題】
【0015】
本発明が解決しようとする課題は、発光効率が向上し、永久残像が減少した特性を有するPDPを提供することである。
【課題を解決するための手段】
【0016】
前記課題を達成するために、本発明は、第1基板及びそれに対向する第2基板と、第1基板及び第2基板と共に放電セルを限定し、誘電体から形成された隔壁と、前記放電セルを取り囲むように前記第1隔壁内に配置され、前記放電セルを横切って延びる共通−アドレス電極ラインと、前記放電セルを取り囲むように、前記隔壁内で前記共通−アドレス電極ラインに離隔されて配置され、前記各放電セルで前記共通−アドレス電極ラインと交差するように延びる走査電極ラインと、前記放電セル内に配置された蛍光体層と、前記放電セル内にある放電ガスと、を備え、リセット期間、アドレス期間、及び維持放電期間からなる駆動波形によって駆動され、前記リセット期間で、前記走査電極ラインへのランプアップパルスの印加による第1初期化放電とランプダウンパルスの印加による第2初期化放電とを経て、前記アドレス期間で、スキャンハイレベルVSC−Hを維持する複数個の前記走査電極ラインに、スキャンローレベルVSC−Lの走査パルスが順次に印加され、前記走査パルスが印加される走査電極ラインに交差する前記共通−アドレス電極ラインに選択的に表示データ信号が印加され、前記維持放電期間で、前記走査電極ラインに交互維持パルスが印加され、前記リセット期間でのランプダウンパルスの最低電圧の電圧大きさVnfは、前記維持放電期間での前記交互維持パルスの電圧大きさVsと異なることを特徴とするPDPを提供する。
【0017】
すなわち、前記リセット期間でのランプダウンパルスの最低電圧の電圧大きさVnfは、前記維持放電期間での前記交互維持パルスの電圧大きさVsよりも大きい。
【0018】
一方、前記リセット期間で、前記走査電極ラインにランプダウンパルスが印加される時、前記共通−アドレス電極ラインに前記表示データ信号と同じ電圧大きさを有するバイアス電圧Vaが印加され、前記ランプダウンパルスの最低電圧の電圧大きさは、前記アドレス期間で前記走査電極ラインに順次に印加される走査パルスのスキャンローレベルVSC−L電圧よりも小さい。
【0019】
そして、前記放電セルは、前記隔壁に蓄積された壁電荷による壁電圧と、共通−アドレス電極と走査電極とに印加される信号の電圧差との和が前記放電セルの固有放電開始電圧Vfを超過する時、強放電を発生させ、前記リセット期間の固有放電開始電圧と、前記アドレス放電期間の固有放電開始電圧、及び前記維持放電期間の固有放電開始電圧は同一である。
【0020】
そして、前記維持放電期間で、前記走査電極ラインに印加される交互維持パルスの電圧大きさVsは、前記固有放電開始電圧Vfの半分よりも大きいことが望ましい。
【0021】
また、前記リセット期間で前記走査電極に印加されるランプダウンパルスは、前記ランプダウンパルスの電圧よりも前記固有放電開始電圧ほど高い壁電圧が維持されつつ、第2初期化放電が発生する傾斜度を有することが望ましい。
【0022】
そして、本発明の他の特徴によれば、前記ランプダウンパルスの印加が終了した後には、前記放電セルに前記ランプダウンパルスの最低電圧よりも前記固有放電開始電圧Vfほど高いリセット後壁電圧Vwが維持される。
【0023】
また、本発明のさらに他の特徴によれば、前記放電セルでの前記リセット後壁電圧Vwの大きさは、前記固有放電開始電圧Vfの半分よりも小さく形成される。
【0024】
そして、本発明のさらに他の特徴によれば、前記放電セルでの前記リセット後壁電圧Vwと前記交互維持パルスの電圧大きさVsとの和は、前記固有放電開始電圧Vfよりも小さい。
【0025】
望ましくは、前記PDPの前記共通−アドレス電極ライン及び走査電極ラインは、導電性電極から形成され、一方向に延びた台形になっている。
【発明の効果】
【0026】
本発明のPDPによれば、次のような効果がある。
まず、本発明のPDPによれば、第一に、維持放電が隔壁によって限定される部分でのみなされるので、従来のPDPの問題点であった荷電粒子による蛍光体のイオンスパッタリングが防止され、これにより、同じ画像を長時間表示しても永久残像が生じない。
【0027】
第二に、本発明のPDPによれば、面放電が放電空間を形成する全ての側面で発生するので、放電面積が大きく拡大される。
【0028】
第三に、本発明のPDPによれば、放電が放電セルを形成する側面で発生して放電セルの中央部に広がるので、放電領域が従来に比べて甚だしく向上することによって、放電セル全体を効率的に利用できる。したがって、低い電圧でも駆動が可能になって、発光効率を画期的に向上させることができる。
【0029】
第四に、本発明のPDPを駆動するための駆動装置は、走査電極ラインを駆動するための走査駆動部と、共通−アドレス電極ラインを駆動するためのアドレス駆動部のみが要求されるので、従来のように、X駆動部とアドレス駆動部とを別途に備える必要はない。したがって、駆動装置の製造コストが甚だしく減少する。
【0030】
第五に、第2初期化放電を形成するために、走査電極ラインにランプダウンパルス印加される時、共通−アドレス電極ラインに印加されるバイアス電圧と、アドレス期間でアドレッシングのための表示データ信号の電圧Vaとを同一にして、PDPに印加される電源レベルの種類が単純化される。したがって、PDPの駆動回路の製造コストが低減する。
【発明を実施するための最良の形態】
【0031】
以下、図4ないし図12を参照して、本発明の望ましい実施形態を詳細に説明する。
図4ないし図7に示したように、本発明の一実施形態によるPDP 200は、第1基板201と、第1基板201と対向するように配置された第2基板202と、第1基板201と第2基板202との間に配置され、第1基板201及び第2基板202と共に放電セル220を限定し、誘電体から形成された第1隔壁205と、放電セル220を取り囲むように第1隔壁205内に配置され、放電セル220を横切って延びる共通−アドレス電極ラインA1,...,Anと、放電セル220を取り囲むように第1隔壁205内で共通−アドレス電極ラインA1,...,Anに離隔されて配置され、各放電セル220で共通−アドレス電極ラインA1,...,Anと交差するように延びる走査電極ラインS1,...,Smと、放電セル220内に配置された蛍光体層210と、放電セル220内にある放電ガスと、を備える。
【0032】
第1基板201は、ガラスのように透光性の良い材料で製造される。第1基板201には、従来のPDPの全面基板に存在した電極ラインX1,...,Xn,Y1,...,Ynが存在していないため、可視光線の前方透過率が甚だしく向上する。したがって、従来のレベルの輝度で画像を具現すれば、電極ラインX1,...,Xn,Y1,...,Ynを相対的に低い電圧で駆動し、したがって、発光効率が向上する。
【0033】
第2基板202は、第1基板201に平行に配置され、通常的には、ガラスを主成分とする材料で製造される。
【0034】
第2基板202と第1基板201との間には、両基板201,202と共に複数の放電セル220を限定する第1隔壁205が配置されている。第1隔壁205は、1ピクセルを構成する赤色発光サブピクセル、緑色発光サブピクセル、及び青色発光サブピクセルのうち何れか一つのサブピクセルに該当する放電セル220を区画し、この放電セル220の間に誤放電が起こることを防止する。
【0035】
第1隔壁205は、放電時、共通−アドレス電極ラインA1,...,Anと走査電極ラインS1,...,Smとが直接通電されることを防止し、荷電粒子が前記電極に直接衝突してこれらを損傷させることを防止し、荷電粒子を誘導して壁電荷を蓄積できる誘電体として形成されるが、このような誘電体としては、PbO、B2O3、SiO2がある。
【0036】
第1隔壁205内には、放電セル220を取り囲む共通−アドレス電極ラインA1,...,Anと走査電極ラインS1,...,Smとが垂直方向に互いに離隔されて交差するように配置され、前記電極ラインは、アルミニウム、銅のような導電性金属から形成される。ここで、共通−アドレス電極ラインA1,...,Anは、共通及びアドレス電極として作用し、走査電極ラインS1,...,Smは、スキャン電極として作用する。
【0037】
また、共通−アドレス電極ラインA1,...,Anと走査電極ラインS1,...,Smとは、一方向に延びる台形になっている。
【0038】
少なくとも第1隔壁205の側面は、保護膜209としてMgO膜209によって覆われておることが望ましい。MgO膜209が必須的な構成要素ではないが、これは、荷電粒子が誘電体で形成された第1隔壁205に衝突して第1隔壁205を損傷させることを防止し、放電時、2次電子を多く放出する。
【0039】
本発明によるPDP 200は、第1隔壁205と背面基板202との間に配置され、第1隔壁205と共に放電セル220を限定する第2隔壁208をさらに備えることができる。図4には、第2隔壁208がマトリックス状に区画されると示されているが、これに限定されず、多様なパターンの隔壁、例えば、ストライプのような開放型隔壁はもとより、ワッフル、マトリックス、デルタのような閉鎖型隔壁からなることもできる。また、閉鎖型隔壁は、放電空間の横断面が、本実施形態のような四角形以外にも、三角形、五角形などの多角形、または円形、楕円形に形成される。図4に示したように、第1隔壁205と第2隔壁208とは、同じ形状に形成されるが、相異なる形状に形成されることもできる。
【0040】
図5に示したように、蛍光体層210は、第2隔壁208と同じレベルに形成され、望ましくは、第2隔壁208の側面及び、第2隔壁208の間にある第2基板202上に塗布される。
【0041】
蛍光体層210は、紫外線を受けて可視光線を発生させる成分を有するが、赤色発光サブピクセルに形成された蛍光体層は、Y(V,P)O4:Euのような蛍光体を含み、緑色発光サブピクセルに形成された蛍光体層は、Zn2SiO4:Mn、YBO3:Tbのような蛍光体を含み、青色発光サブピクセルに形成された蛍光体層は、BAM:Euのような蛍光体を備える。
【0042】
放電セル220には、Ne、Xe及びこれらの混合気体のような放電ガスが封じ込まれる。本実施形態を含む本発明の場合、放電面が増加し、放電領域が拡大されて、形成されるプラズマの量が増加するので、低電圧駆動が可能になる。したがって、本発明の場合、高濃度Xeガスを放電ガスとして使用しても、低電圧駆動が可能になることによって、発光効率を画期的に向上させることができる。このような点は、従来のPDPで高濃度Xeガスを放電ガスとして使用する場合、低電圧駆動が非常に難しくなるという問題点を解決したことである。
【0043】
一方、前記共通−アドレス電極ライン及び走査電極ラインは、導電性電極で形成され、一方向に延びた台形になっている。例えば、図6は、図5のV−V線の共通−アドレス電極ラインA1〜Anの配置を示す配置図であって、一方向に延びた台形になっている。また、例えば、図7は、図5のVI−VI線の走査電極ラインS1〜Smの配置を示す配置図であり、一方向に延びた台形になっている。
【0044】
本発明の一実施形態によるプラズマディスプレイ装置300は、図8に示したように、前述したPDP 200、映像処理部156、論理制御部162、A駆動部154、S駆動部155を含む。
【0045】
また、プラズマディスプレイ装置は、映像処理部156をさらに備えることができる。映像処理部156は、外部アナログ映像信号をデジタル信号に変換して内部映像信号、例えば、それぞれ8ビットの赤色(R)、緑色(G)及び青色(B)映像データ、クロック信号、垂直及び水平動機信号を発生させる。論理制御部162は、映像処理部156からの内部映像信号によって駆動制御信号SA,SSを発生させる。
【0046】
A駆動部154は、論理制御部162からの駆動制御信号SA,SSのうち、A駆動信号SAを処理してディスプレイデータ信号を発生させ、発生したディスプレイデータ信号を共通−アドレス電極ラインA1,...,Anに印加する。S駆動部155は、論理制御部162からの駆動制御信号SA,SSのうち、S駆動制御信号SSを処理して走査電極ラインS1,...,Smに印加する。
【0047】
本発明の一実施形態によるプラズマディスプレイ装置300では、PDP 200を駆動するためには、S駆動部155及びA駆動部154の2つの駆動部のみが要求されるため、従来の技術によるプラズマディスプレイ装置100より駆動部の数が減少し、全体的な構造が単純化される。
【0048】
図9は、図4のPDPの駆動方式の一例を示す。図面を参照すれば、全ての単位フレームそれぞれは、時分割諧調ディスプレイを実現するために、8つのサブフィールドSF1,...,SF8に分割される。また、各サブフィールドSF1,...,SF8は、リセッティング時間PR1,...,PR8、アドレッシング時間PA1,...,PA8、及び維持−放電時間PS1,...,PS8に分割される。
【0049】
全てのディスプレイセルの放電条件は、各リセッティング時間PR1,...,PR8で均一になると同時に、次の段階で行われるアドレッシングに適するようになる。
【0050】
各アドレッシング時間PA1,...,PA8では、共通−アドレス電極ラインA1,...,Anにディスプレイデータ信号が印加されると同時に、各走査電極ラインS1,...,Smに対応する走査パルスが順次に印加される。これにより、走査パルスが印加される間に高いレベルのディスプレイデータ信号が印加されれば、相応する放電セルでアドレッシング放電によって壁電荷が形成され、そうでない放電セルでは、壁電荷が形成されない。
【0051】
各維持−放電時間PS1,...,PS8では、全ての共通−アドレス電極ラインA1,...,Anは、接地電位VGが維持され、全ての走査電極ラインS1,...,Smに維持−放電パルスが交互に印加され、相応するアドレッシング時間PA1,...,PA8で壁電荷が形成された放電セルで維持放電を起こす。したがってPDPの輝度は、単位フレームで占める維持−放電時間PS1,...,PS8の長さに比例する。単位フレームで占める維持−放電時間PS1,...,PS8の長さは、255T(Tは、単位時間)である。したがって、単位フレームで一度もディスプレイされていない場合を含んで256諧調としてディスプレイできる。
【0052】
ここで、第1サブフィールドSF1の維持−放電時間PS1には、0に相応する時間1Tが、第2サブフィールドSF2の維持−放電時間PS2には、1に相応する時間2Tが、第3サブフィールドSF3の維持−放電時間PS3には、2に相応する時間4Tが、そして第8サブフィールドSF8の維持−放電時間PS8には、7に相応する時間128Tがそれぞれ設定される。これにより、8個のサブフィールドのうち、ディスプレイされるサブフィールドを適切に選択すれば、どのサブフィールドでもディスプレイされていない0(零)諧調を含んで、何れも256諧調のディスプレイが行われる。
【0053】
図10は、図9の単位サブ−フィールドSFでPDP 200の電極ラインに印加される信号を示す。図10で、A1:Anは、共通−アドレス電極ラインに印加される駆動信号を、S1,...,Smは、各走査電極ラインに印加される駆動信号を表す。
【0054】
放電過程を説明すれば、リセット期間PRは、走査電極ラインS1〜Smについてリセット信号を印加して、強制的に記入放電を行うことによって、セルの壁電荷状態を初期化する。アドレス期間PAに入る前にリセット期間PRが行われ、これは、全画面にわたって行うので、非常に均一でありつつも所望の分布の壁電荷配置を作ることができる。リセット期間PRによって初期化されたセルは、セル内部の壁電荷条件が何れも類似して形成される。リセット期間PRで、走査電極ラインS1〜Smの上昇ランプt2〜t3では、第1回の弱放電が発生しつつ走査電極ラインS1〜Smに陰電荷が多く溜まり、アドレス電極とX電極ラインとには陽電荷が溜まる。
【0055】
次いで、走査電極ラインS1〜Smの下降ランプt3〜t4では、第2回の弱放電が発生しつつ走査電極ラインS1〜Smの電圧が段々低下するので、走査電極ラインS1〜Smの陰電荷は、段々消去されて放電空間に排出される。放電空間での弱放電によって放電セルの内部が初期化される。
【0056】
走査電極ラインS1〜Smの下降ランプ時、共通−アドレス電極ラインA1〜Anに正のバイアス電圧が印加されていない場合には、X電極ライン及び走査電極ラインS1〜Smでの初期化放電のために、走査電極ラインS1〜Smの電圧は、t4時点で非常に低い電圧Vnfまで下降せねばならない。したがって、アドレス期間で、走査電極ラインS1〜Smには、接地電圧VGより低い電圧が印加される。しかし、下降ランプ時、共通−アドレス電極ラインA1〜Anに正のバイアス電圧Vbが印加されても、本発明の要旨と関係ない以上、本発明の範囲に属している。
【0057】
前記リセット期間PRで、第1回弱放電を起こすランプアップパルスt2〜t3は、走査電極S1〜Smに基準電位より所定の電圧VT1ほど高い電圧から印加される。この場合、ランプアップパルスt2〜t3が走査パルスのパルス大きさVsほど基準電位より高い電圧から印加され始めれば、走査パルスに使われる電源回路及びスイッチング回路以外に、ランプアップパルス印加用回路を別途に設置することによる製造コストの増加を低減できる。そして、第2回弱放電を起こすランプダウンパルスt3〜t4は、走査電極S1〜Smに基準電位より所定の電圧VT2ほど高い電圧から印加される。この場合、ランプダウンパルスt3〜t4が走査パルスのパルス大きさVsほど基準電位より高い電圧から印加され始めれば、走査パルスに使われる電源回路及びスイッチング回路以外に、ランプダウンパルス印加用回路を別途に設置することによる製造コストの増加を低減できる。
【0058】
アドレス期間PAで、複数のスキャン電極にスキャンハイレベルVSC−Hの電圧が印加された途中に、それぞれのスキャン電極にスキャンハイレベルより低いスキャンローレベルVSC−Lの走査パルスが順次に印加されれば、共通−アドレス電極が同時にターンオンされて選択された表示セルでは、Y電極の近くで陰電荷が多量放出され、アドレス電極の近くで陽電荷が多量放出されてアドレス放電が発生し、これにより、Y電極の近くには多量の陽電荷が溜まって維持放電準備状態となる。
【0059】
アドレス期間PAが行われた後に、走査電極ラインS1〜Smには、正の維持電圧Vs+と負の維持電圧Vs−とが交互に印加される交互維持パルスによって維持放電期間PSが行われる。
【0060】
維持パルスが印加される時点で、アドレス区間で溜まった陽電荷が走査電極ラインS1〜Smに溜まっており、共通−アドレス電極ラインA1〜Anには、陰電荷が溜まっている。一方、正の維持電圧Vs+と負の維持電圧Vs−とで構成された交互維持パルスのうち、走査電極ラインS1〜Smに正の維持電圧Vs+に向かって印加され始める途中には、走査電極ラインS1〜Smに溜まった陽電荷が空間電荷として排出され、共通−アドレス電極ラインA1〜Anでも陰電荷が空間電荷として排出され、空間電荷の影響によって弱放電が始まる。そして、Vs+電圧が印加されれば、走査電極ラインS1〜Smでは、さらに多くの陽電荷が共通−アドレス電極ラインA1〜Anでは、さらに多くの陰電荷が空間電荷として排出され、前記弱放電を根拠として速くて強い維持放電が行われる。このような1次維持放電は、走査電極ラインS1〜Smの近くに溜まっている陽電荷Vs+電圧との和と共通−アドレス電極ラインA1〜Anに溜まっている陰電荷との差(すなわち、全ての電位値の絶対値の和)が放電開始電圧を超過しつつなされる。1次維持放電が生じれば、走査電極ラインS1〜Smの近くに陰電荷が溜まってX電極ラインの近くに陽電荷が溜まる。
【0061】
次いで、走査電極ラインS1〜Smに負の維持電圧Vs−が印加され始めれば、共通−アドレス電極ラインA1〜Anでは、陽電荷が空間電荷として排出され始め、走査電極ラインS1〜Smでは、陰電荷が空間電荷として排出され始め、最低電圧値Vs−に到達すれば、2次維持放電が行われる。このような2次維持放電は、共通−アドレス電極ラインA1〜Anの近くに溜まっている陽電荷による電位から、走査電極ラインS1〜Smの近くに溜まっている陰電荷とVs−電圧との和を減算した値(すなわち、全ての電位値の絶対値の和)が放電開始電圧を超過しつつなされる。2次維持放電が生じれば、走査電極ラインS1〜Smの近くに、再び1次維持放電直前状態のように陽電荷が溜まり、X電極ラインの近くに陰電荷が溜まる。その後、再び1次維持放電と同じ作用によって3次維持放電が生じ、その後、再び2次維持放電と同じ作用によって、4次維持放電が生じる。サブフィールド別に所定の時間の間に交互維持パルスが持続されて、このような維持放電が持続される。
【0062】
図11は、単位サブ−フィールドで、前記本発明によるPDP 200の共通−アドレス電極ラインSmに印加される信号波形図及び、オンセルとオフセルとにおける壁電荷によって形成される壁電圧V(ON),V(OFF)を示す分布図である。
【0063】
以下では、本発明の特徴によって、壁電荷によって形成される壁電圧を考慮した駆動信号波形の傾斜度及びサイズを限定しようとする。
【0064】
図11の第1波形図は、共通−アドレス電極ラインA1〜Anにデータ電圧Vaを有する表示データ信号が印加される形を示し、第2波形図は、第m走査電極ラインSmに印加される信号波形を示す。図11の第3波形図のV(S−A)は、走査電極と共通−アドレス電極とに印加される信号の電圧差VS−VAを表し、V(ON)は、第m走査電極ラインSmに交差する共通−アドレス電極ラインA1〜Anにデータ電圧Vaを有する表示データ信号が印加されて、当該放電セルがオンになる時の壁電圧を表す。図11の第4波形図のV(S−A)は、走査電極と共通−アドレス電極とに印加される信号の電圧差VS−VAを表し、V(OFF)は、第m走査電極ラインSmに交差する共通−アドレス電極ラインA1〜Anに表示データ信号が印加されなくて、当該放電セルがオフになる時の壁電圧を表す。
【0065】
本発明のリセット期間PRでは、走査電極ラインS1〜Smへのランプアップパルスt2〜t3の印加による第1初期化放電と、ランプダウンパルスt3〜t4の印加による第2初期化放電とを経る。第1初期化放電は、走査電極ラインS1〜Smに急でない傾斜度を有するランプアップパルスt2〜t3が印加されつつ、弱放電が発生すると同時に、走査電極の近く(すなわち、走査電極上の誘電体層)に負極性電荷が溜まる現象を称す。第1初期化放電にかかる時間t2〜t3を減らすために、ランプアップパルスは、第2電位VT1から印加されることが望ましい。以後、ランプアップパルスは、第1電位であるVSET+VT1まで上昇する。
【0066】
そして、第2初期化放電では、走査電極ラインS1〜Smにランプダウンパルスが印加されつつ、走査電極ラインS1〜Smの近く(すなわち、走査電極上の誘電体層)に溜まっている陰電荷が放出されつつ弱放電が発生する。このとき、走査電極ラインS1〜Smに印加されるランプダウンパルスは、強放電が発生しないほどの急でない傾斜度を有せねばならず、具体的には、ランプダウンパルスの電圧よりも固有放電開始電圧Vf(これについては、後述する)ほど高い壁電圧が維持されつつ、第2初期化放電の発生する傾斜度を有することが望ましい。ランプダウンパルスは、第2初期化放電期間t3〜t4を短縮させるために、第1電位VSET+VT1から第3電位VT2まで電圧を下降させた後に印加されることが望ましい。
【0067】
そして、アドレス期間PAでは、スキャンハイレベルVSC−Hを維持する複数個の走査電極ラインS1〜Smに、スキャンローレベルVSC−Lの走査パルスが順次に印加され、走査パルスが印加される走査電極ラインS1〜Smに交差する共通−アドレス電極ラインA1〜Anに選択的に表示データ信号が印加される。データ電圧Vaを有する表示データ信号が印加される放電セルは、アドレス放電が発生するが、表示データ信号が印加されていない放電セルは、アドレス放電が発生しない。
【0068】
そして、維持放電期間PSで、走査電極ラインS1〜Smに交互維持パルスが印加される。アドレス期間PAで、データ電圧Vaを有する表示データ信号が印加された放電セルは、アドレス放電が発生してオン(ON)になり、維持放電が発生するが、表示データ信号が印加されていない放電セルは、アドレス放電が発生しなくてオフ(OFF)になり、維持放電も発生しない。
【0069】
一方、PDP 200の放電セルは、所定の臨界電圧が放電セル内の電極間に発生して始めて、強放電が発生し、このような前記所定の臨界電圧を固有放電開始電圧Vfという。放電セル内では、隔壁に蓄積された壁電荷による壁電圧V(ON)と、共通−アドレス電極と走査電極とに印加される信号間の電圧差との和が放電セルの固有放電開始電圧Vfを超過する時、強放電を発生させる。
【0070】
しかし、本発明によるPDP 200の単位放電セルは、1個の走査信号と1個のアドレス信号とが印加されるので、ただ2個の電極間の電圧差のみが問題となる。したがって、本発明のように、2電極からなるPDPでは、リセット期間の固有放電開始電圧と、前記アドレス放電期間の固有放電開始電圧、及び前記維持放電期間の固有放電開始電圧は同一である。
【0071】
一方、図11の第3波形図の参照符号V(ON)を参照すれば、選択された放電セルにおいて、前記維持放電期間PSで、走査電極ラインS1〜Smに印加される交互維持パルスの電圧大きさVsは、固有放電開始電圧Vfの半分、すなわち、Vf/2よりも大きく印加されることが、安定的な維持放電の発生のために望ましい。
Vs>Vf/2 ...(1)
【0072】
一方、前述したように、走査電極ラインS1〜Smに印加されるランプダウンパルスは、強放電が発生しないほどの急でない傾斜度を有するので、前記ランプダウンパルスの印加中には、放電セルでは、ランプダウンパルスの最低電圧Vnfよりも固有放電開始電圧Vfほど高い壁電圧が維持されつつ、類似した傾斜度を有して下降する。
【0073】
そして、前記ランプダウンパルスが印加された以後には、放電セルでは、ランプダウンパルスの最低電圧Vnfよりも固有放電開始電圧Vfほど高いリセット後壁電圧Vwが維持される。リセット後壁電圧Vwは、当該放電セルが選択されない場合(すなわち、アドレス放電が発生しない場合)には、維持放電期間PSまでも維持される。
【0074】
ここで、ランプダウンパルスが印加された直後の壁電圧、すなわち、リセット後壁電圧Vwは、
Vw=Vf−Vnf ...(2)
となる。
【0075】
一方、選択されていない放電セルで、前記リセット後壁電圧Vwによって維持放電期間で誤放電が発生しないようにするためには、リセット後壁電圧Vwの大きさは、固有放電開始電圧Vfの半分よりも小さくなければならない。
【0076】
したがって、リセット後壁電圧Vwの大きさは、
|Vw|<Vf/2 ...(3)
となる。
【0077】
さらに一方、選択されていない放電セルで、前記リセット後壁電圧Vwと前記交互維持パルスの電圧大きさVsとの和は、前記固有放電開始電圧Vfよりも小さくなければならない。したがって、
|Vs|+Vw<Vf ...(4)
となる。
【0078】
例えば、選択されていない放電セルに印加される第2維持パルスで、Vs+Vw<Vfであって始めて、誤放電が発生しない。前記式2で、Vw=Vf−Vnfであるので、これを式4に代入すれば、
Vs+(Vf−Vnf)<Vf
したがって、Vnf>Vs ...(5)
の式が得られる。
【0079】
したがって、リセット期間PRでのランプダウンパルスの最低電圧の電圧大きさVnfは、維持放電期間PSでの交互維持パルスの電圧大きさVsよりも大きいことが望ましいということが分かる。
【0080】
一方、図12の波形図に示したように、走査電極ラインS1〜Smにランプダウンパルスが印加される時、第2初期化放電を助けるために、前記共通−アドレス電極ラインA1〜Anに印加されるバイアス電圧Vx(図示せず)が、アドレス期間PAでの表示データ信号の電圧Vaと同じ電圧大きさで印加されている。すなわち、
Vx=Va ...(6)
となる。
【0081】
このように、第2初期化放電時の前記共通−アドレス電極ラインA1〜Anに印加されるバイアス電圧Vxが表示データ信号の電圧Vaと同一であれば、共通−アドレス電極ラインA1〜Anを駆動するための駆動回路の製造に必要な電源回路が簡単になるので、アドレス駆動部の製造コストが減少する。
【0082】
この場合に、Vnf=Vnf2−Vx=Vnf2−Vaであり、図12で把握されるVnfの大きさは、
|Vnf|=|Vnf2|+|Va| ...(7)
が得られる。
【0083】
一方、アドレス期間PAで、アドレス放電条件は、走査パルスの電圧VSC−Lと、表示データ信号の電圧Vaと、蓄積された壁電荷によって形成される壁電圧Vwとの総和が、固有放電開始電圧Vfを超過することである。したがって、次の式が成立する。
【0084】
|VSC−L|+Va+Vw>Vf ...(8)
そして、式2で、Vw=Vf−Vnfであるので、式8に代入すれば、
|VSC−L|+Va+Vf−Vnf>Vf、
したがって、|VSC−L|+Va>Vnf ...(9)
式7で、|Vnf|=|Vnf2|+|Va|であるので、Vnf=Vnf2+Vaを式9に代入すれば、
|VSC−L|+Va>|Vnf2|+Va
したがって、|VSC−L|>|Vnf2| ...(10)
が成立する。
【0085】
結論的に、リセット期間PRでランプダウンパルスによる第2初期化放電時の前記共通−アドレス電極ラインA1〜Anに印加されるバイアス電圧Vxが、表示データ信号の電圧Vaと同一であれば、前記ランプダウンパルスの最低電圧の大きさ|Vnf2|は、アドレス期間PAで放電セルの選択のために印加されるアドレスパルスの電圧大きさ|VSC−L|よりも小さくなければならない。また、リセット期間での前記ランプダウンパルスの最低電圧の大きさ|Vnf2|は、前記維持放電期間での前記交互維持パルスの電圧大きさVsより小さくなる。
【0086】
以上、図面及び明細書で最適の実施形態が開示された。ここで、特定の用語が使われたが、これは、単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であることが分かる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されねばならない。
【産業上の利用可能性】
【0087】
本発明は、PDPに関連した技術分野に適用可能である。
【図面の簡単な説明】
【0088】
【図1】従来の技術による3電極面放電方式のPDPの内部構造を示す斜視図である。
【図2】図1のPDPを備えるプラズマディスプレイ装置を示すブロック図である。
【図3】図1のPDPを駆動する信号の波形を示す波形図である。
【図4】本発明の一実施形態によるPDPを示す部分切開斜視図である。
【図5】図4のIV−IV線の断面図である。
【図6】図5のV−V線の共通−アドレス電極ラインA1〜Anの配置を示す配置図である。
【図7】図5のVI−VI線の走査電極ラインS1〜Smの配置を示す配置図である。
【図8】図4のPDPを備えるプラズマディスプレイ装置を示すブロック図である。
【図9】図4のPDPの駆動方式の一例を示すタイミング図である。
【図10】図9の単位サブフィールドで、図4のPDPの電極ラインに印加される信号の波形図である。
【図11】本発明の一実施形態であって、単位サブ−フィールドで、PDPの電極ラインに印加される信号の波形図、及びオンセルとオフセルとにおける壁電荷によって形成される壁電圧を示す分布図である。
【図12】図4のPDPの駆動方式の一例であって、単位サブフィールドでPDPの電極ラインに印加される信号の波形図、及びオンセルとオフ−セルとにおける壁電荷によって形成される壁電圧を示す分布図である。
【符号の説明】
【0089】
200 PDP
201 第1基板
202 第2基板
205 第1隔壁
208 第2隔壁
209 保護膜(MgO膜)
210 蛍光体層
220 放電セル
An〜Anー1 共通−アドレス電極ライン
Sm〜Sm−1 走査電極ライン
【特許請求の範囲】
【請求項1】
第1基板及びそれに対向する第2基板と、前記第1基板及び第2基板と共に放電セルを限定し、誘電体から形成された隔壁と、前記放電セルを取り囲むように前記第1隔壁内に配置され、前記放電セルを横切って延びる共通−アドレス電極ラインと、前記放電セルを取り囲むように前記隔壁内で前記共通−アドレス電極ラインに離隔されて配置され、前記各放電セルで前記共通−アドレス電極ラインと交差するように延びる走査電極ラインと、前記放電セル内に配置された蛍光体層と、前記放電セル内にある放電ガスと、を備え、
リセット期間、アドレス期間、及び維持放電期間からなる駆動波形によって駆動され、
前記リセット期間で、前記走査電極ラインへのランプアップパルスの印加による第1初期化放電とランプダウンパルスの印加による第2初期化放電を経て、
前記アドレス期間で、走査パルスのスキャンハイレベルVSC−Hを維持する複数個の前記走査電極ラインに走査パルスのスキャンローレベルVSC−Lが順次に印加され、前記走査パルスが印加される走査電極ラインに交差する前記共通−アドレス電極ラインに選択的に表示データ信号が印加され、
前記維持放電期間で、前記走査電極ラインに交互維持パルスが印加され、
前記リセット期間でのランプダウンパルスの最低電圧の電圧大きさVnfは、前記維持放電期間での前記交互維持パルスの電圧大きさVSと異なることを特徴とするプラズマディスプレイパネル。
【請求項2】
前記リセット期間でのランプダウンパルスの最低電圧の電圧大きさVnfは、前記維持放電期間での前記交互維持パルスの電圧大きさVsよりも大きいことを特徴とする請求項1に記載のプラズマディスプレイパネル。
【請求項3】
前記リセット期間で、前記走査電極ラインにランプダウンパルスが印加される時、前記共通−アドレス電極ラインに前記表示データ信号と同じ電圧大きさを有するバイアス電圧Vaが印加されることを特徴とする請求項1に記載のプラズマディスプレイパネル。
【請求項4】
前記ランプダウンパルスの最低電圧の電圧大きさは、前記アドレス期間で、前記走査電極ラインに順次に印加される走査パルスのスキャンローレベルVSC−L電圧よりも小さいことを特徴とする請求項3に記載のプラズマディスプレイパネル。
【請求項5】
前記プラズマディスプレイパネルの放電セルは、前記隔壁に蓄積された壁電荷による壁電圧と、共通−アドレス電極と走査電極とに印加される信号間の電圧差との和が前記放電セルの固有放電開始電圧Vfを超過する時、強放電を発生させ、
前記リセット期間の固有放電開始電圧と、前記アドレス放電期間の固有放電開始電圧、及び前記維持放電期間の固有放電開始電圧は同じであることを特徴とする請求項1に記載のプラズマディスプレイパネル。
【請求項6】
前記維持放電期間で、前記走査電極ラインに印加される交互維持パルスの電圧大きさVsは、前記固有放電開始電圧Vfの半分よりも大きいことを特徴とする請求項5に記載のプラズマディスプレイパネル。
【請求項7】
前記リセット期間で、前記走査電極に印加されるランプダウンパルスは、前記ランプダウンパルスの電圧よりも前記固有放電開始電圧ほど高い壁電圧が維持されつつ、第2初期化放電が発生する傾斜度を有することを特徴とする請求項5に記載のプラズマディスプレイパネル。
【請求項8】
前記ランプダウンパルスの印加が終了した後には、前記放電セルに前記ランプダウンパルスの最低電圧よりも前記固有放電開始電圧Vfほど高いリセット後壁電圧Vwが維持されることを特徴とする請求項5に記載のプラズマディスプレイパネル。
【請求項9】
前記放電セルでの前記リセット後壁電圧Vwの大きさは、前記固有放電開始電圧Vfの半分よりも小さいことを特徴とする請求項8に記載のプラズマディスプレイパネル。
【請求項10】
前記放電セルでの前記リセット後壁電圧Vwと前記交互維持パルスの電圧大きさVsとの和は、前記固有放電開始電圧Vfよりも小さいことを特徴とする請求項8に記載のプラズマディスプレイパネル。
【請求項1】
第1基板及びそれに対向する第2基板と、前記第1基板及び第2基板と共に放電セルを限定し、誘電体から形成された隔壁と、前記放電セルを取り囲むように前記第1隔壁内に配置され、前記放電セルを横切って延びる共通−アドレス電極ラインと、前記放電セルを取り囲むように前記隔壁内で前記共通−アドレス電極ラインに離隔されて配置され、前記各放電セルで前記共通−アドレス電極ラインと交差するように延びる走査電極ラインと、前記放電セル内に配置された蛍光体層と、前記放電セル内にある放電ガスと、を備え、
リセット期間、アドレス期間、及び維持放電期間からなる駆動波形によって駆動され、
前記リセット期間で、前記走査電極ラインへのランプアップパルスの印加による第1初期化放電とランプダウンパルスの印加による第2初期化放電を経て、
前記アドレス期間で、走査パルスのスキャンハイレベルVSC−Hを維持する複数個の前記走査電極ラインに走査パルスのスキャンローレベルVSC−Lが順次に印加され、前記走査パルスが印加される走査電極ラインに交差する前記共通−アドレス電極ラインに選択的に表示データ信号が印加され、
前記維持放電期間で、前記走査電極ラインに交互維持パルスが印加され、
前記リセット期間でのランプダウンパルスの最低電圧の電圧大きさVnfは、前記維持放電期間での前記交互維持パルスの電圧大きさVSと異なることを特徴とするプラズマディスプレイパネル。
【請求項2】
前記リセット期間でのランプダウンパルスの最低電圧の電圧大きさVnfは、前記維持放電期間での前記交互維持パルスの電圧大きさVsよりも大きいことを特徴とする請求項1に記載のプラズマディスプレイパネル。
【請求項3】
前記リセット期間で、前記走査電極ラインにランプダウンパルスが印加される時、前記共通−アドレス電極ラインに前記表示データ信号と同じ電圧大きさを有するバイアス電圧Vaが印加されることを特徴とする請求項1に記載のプラズマディスプレイパネル。
【請求項4】
前記ランプダウンパルスの最低電圧の電圧大きさは、前記アドレス期間で、前記走査電極ラインに順次に印加される走査パルスのスキャンローレベルVSC−L電圧よりも小さいことを特徴とする請求項3に記載のプラズマディスプレイパネル。
【請求項5】
前記プラズマディスプレイパネルの放電セルは、前記隔壁に蓄積された壁電荷による壁電圧と、共通−アドレス電極と走査電極とに印加される信号間の電圧差との和が前記放電セルの固有放電開始電圧Vfを超過する時、強放電を発生させ、
前記リセット期間の固有放電開始電圧と、前記アドレス放電期間の固有放電開始電圧、及び前記維持放電期間の固有放電開始電圧は同じであることを特徴とする請求項1に記載のプラズマディスプレイパネル。
【請求項6】
前記維持放電期間で、前記走査電極ラインに印加される交互維持パルスの電圧大きさVsは、前記固有放電開始電圧Vfの半分よりも大きいことを特徴とする請求項5に記載のプラズマディスプレイパネル。
【請求項7】
前記リセット期間で、前記走査電極に印加されるランプダウンパルスは、前記ランプダウンパルスの電圧よりも前記固有放電開始電圧ほど高い壁電圧が維持されつつ、第2初期化放電が発生する傾斜度を有することを特徴とする請求項5に記載のプラズマディスプレイパネル。
【請求項8】
前記ランプダウンパルスの印加が終了した後には、前記放電セルに前記ランプダウンパルスの最低電圧よりも前記固有放電開始電圧Vfほど高いリセット後壁電圧Vwが維持されることを特徴とする請求項5に記載のプラズマディスプレイパネル。
【請求項9】
前記放電セルでの前記リセット後壁電圧Vwの大きさは、前記固有放電開始電圧Vfの半分よりも小さいことを特徴とする請求項8に記載のプラズマディスプレイパネル。
【請求項10】
前記放電セルでの前記リセット後壁電圧Vwと前記交互維持パルスの電圧大きさVsとの和は、前記固有放電開始電圧Vfよりも小さいことを特徴とする請求項8に記載のプラズマディスプレイパネル。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2006−18259(P2006−18259A)
【公開日】平成18年1月19日(2006.1.19)
【国際特許分類】
【出願番号】特願2005−179965(P2005−179965)
【出願日】平成17年6月20日(2005.6.20)
【出願人】(590002817)三星エスディアイ株式会社 (2,784)
【Fターム(参考)】
【公開日】平成18年1月19日(2006.1.19)
【国際特許分類】
【出願日】平成17年6月20日(2005.6.20)
【出願人】(590002817)三星エスディアイ株式会社 (2,784)
【Fターム(参考)】
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