マスクレイアウト分割方法、マスクレイアウト分割装置、及びマスクレイアウト分割プログラム
【課題】歩留まりの低下を防止することができる、マスクレイアウト分割方法及びマスクレイアウト分割装置を提供する。
【解決手段】複数の種類の各々のセルのセルレイアウトデータを取得するステップと、前記セルレイアウトを複数のマスクレイアウトに分割する際に発生するパターン分断部分の複数の候補を、複数の分断候補として設定し、前記複数の種類の各々のセルに対応する分断候補付きセルレイアウトデータを生成するステップと、前記分断候補付きセルレイアウトデータに基づいて、複数のセルを含むフルチップのレイアウトを示すフルチップレイアウトデータを生成し、そのデータに示される前記複数の分断候補の中から採用する分断候補群を選択するステップと、前記選択した分断候補群でパターンが分断されるように前記フルチップレイアウトデータが示すレイアウトを分割するステップと、分割結果を示す分割レイアウトデータを生成するステップとを具備する。
【解決手段】複数の種類の各々のセルのセルレイアウトデータを取得するステップと、前記セルレイアウトを複数のマスクレイアウトに分割する際に発生するパターン分断部分の複数の候補を、複数の分断候補として設定し、前記複数の種類の各々のセルに対応する分断候補付きセルレイアウトデータを生成するステップと、前記分断候補付きセルレイアウトデータに基づいて、複数のセルを含むフルチップのレイアウトを示すフルチップレイアウトデータを生成し、そのデータに示される前記複数の分断候補の中から採用する分断候補群を選択するステップと、前記選択した分断候補群でパターンが分断されるように前記フルチップレイアウトデータが示すレイアウトを分割するステップと、分割結果を示す分割レイアウトデータを生成するステップとを具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マスクレイアウト分割方法、マスクレイアウト分割装置、及びマスクレイアウト分割プログラムに関する。
【背景技術】
【０００２】
半導体装置の製造過程では、リソグラフィ工程により、被加工膜（例えばシリコン膜）が加工される。リソグラフィ工程において、多重パターニング法が採用される場合がある。多重パターニング法では、１つのレイアウトが複数のマスクレイアウトに分割され、複数のマスクを用いて多重に露光が行なわれる。多重パターニング法を用いることにより、加工寸法を微細化することが可能である。
【０００３】
多重パターニング法を用いる場合には、どのようにレイアウトを分割するかが重要である。関連技術として、特許文献１（特開２００９−１３９９３８号公報）には、フルチップ設計のパターン分解を行なう為の方法が開示されている。特許文献１には、フルチップ設計を複数の個々のパッチに割る点、各パッチを個々に分解して着色、分割する点、及び、パッチの処理を並列で実行する点が開示されている。
【０００４】
他の関連技術として、特許文献２（特開２００９−２９４３０８号公報）には、パターン検証方法が開示されている。このパターン検証方法では、第１のパターンに対する第２のパターンの重ね合わせ誤差を、第１のパターン及び第２のパターンの少なくとも一方に反映する点、重ね合わせ誤差を反映した後の第１のパターンと第２のパターンの相対距離を算出する点、及び相対距離が基準を満たすか否かを判断する点が開示されている。
【０００５】
また、更に他の関連技術として、特許文献３（米国特許公開公報 ＵＳ２０１０／０１１５４８９Ａ１）には、ダブルパターニングプロセスのリソグラフィ工程の検証方法が開示されている。
【０００６】
また、更に他の関連技術として、特許文献４（特開２０１０−１７５７３３号公報）には、パターンレイアウト作成方法が開示されている。このパターンレイアウト作成方法は、パターンレイアウト図に基づいて生成されるそれぞれのパターンをノードとし、第１の距離で互いに隣接するパターンのノード同士を互いにエッジで接続したグラフを生成するグラフ生成工程と、それぞれのパターンを２種類に分類する分類工程と、パターンをエッジで接続されたノード群毎にグループ分けし、第２の距離で隣接する、それぞれ異なるグループに属する同一の種類に分類されたパターンの対のうちの一方のパターンと同一のグループに属するパターンの種類を反転することによって分類結果を修正する分類修正工程とを含む。分類修正工程により修正された分類結果に基づいて、パターンレイアウト図が分割される。
【０００７】
また、更に他の関連技術として、特許文献５（米国特許公開公報 ＵＳ２０１０／０１９９２５３Ａ１）には、ダブルパターニング用マスクの設計方法が開示されている。
【０００８】
一方、半導体装置のマスクレイアウトを設計する際には、セルライブラリが用いられる。セルライブラリには、単位機能を実現するためのセル毎に、セルレイアウトを示すデータが記憶されている。マスクレイアウトの設計時には、自動配置配線ツールなどにより、セルライブラリが参照され、所望する機能が得られるように、フルチップにおける複数のセルの配置が決定される。これにより、フルチップにおけるマスクレイアウト（フルチップレイアウト）が決められる。関連して、特許文献６（特開２０１１−１２４４２２３号公報）には、セルライブラリが開示されている。このセルライブラリは、半導体集積回路のレイアウト設計に用いられる、単位機能を実現するセル毎の設計データのライブラリであるセルライブラリである。このセルライブラリにおいて、設計データは、セルが備える端部と、端部を介して隣接する欠陥を生じせしめ易いか否、及び隣接するセルから欠陥を生じせしめられ易いか否か、を示す属性値とを対応付けした属性情報をそれぞれ含む。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−１３９９３８号公報
【特許文献２】特開２００９−２９４３０８号公報
【特許文献３】米国特許公開公報 ＵＳ２０１０／０１１５４８９Ａ１
【特許文献４】特開２０１０−１７５７３３号公報
【特許文献５】米国特許公開公報 ＵＳ２０１０／０１９９２５３Ａ１
【特許文献６】特開２０１１−１２４４２２３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところで、一のレイアウトを複数のマスクレイアウトに分割する際には、レイアウトに含まれるパターンが分断される場合がある。以下に、この点について説明する。図１は、分割されるレイアウトの一例を示す図である。図１に示されるレイアウトには、複数のパターンが含まれている。複数のパターンは、距離Ｓ１又は距離Ｓ２の間隔で、配置されている。距離Ｓ１は、製造限界よりも小さく、距離Ｓ２は、製造限界よりも大きいものとする。以下の説明では、処理対象レイアウトとして、中央部分に配置された７つのパターンのレイアウトに着目する。この７つのパターンは、パターン幅がＷ１である４本のパターンと、パターン幅がＷ２である３本のパターンとを含んでいる。これらの７つのパターンは、距離Ｓ１の間隔で配置されている。また、Ｗ１はＷ２よりも大きいものとする。
【００１１】
図２は、パターンの分断処理の一例を示す概念図である。図２（ａ）には、処理対象レイアウトが示されている。処理対象レイアウトにおいては、上述のように、複数のパターンが、製造限界よりも小さい距離Ｓ１の間隔で配置されている。そのため、この処理対象レイアウトに含まれる７つのパターンを一つのマスクに割り当てた場合には、リソグラフィ工程において、図２（ｂ）に示されるように、隣接するパターン同士が解像されない。そこで、図２（ｃ）に示されるように、隣接するパターン同士が互いに異なるマスク（マスクＡ及びマスクＢ）に割り当てられるように、処理対象レイアウトが分割される。図２（ｄ）には、一方のマスクＡに割り当てられたマスクレイアウトが示されており、図２（ｅ）には、他方のマスクＢに割り当てられたマスクレイアウトが示されている。ここで、図２（ｄ）に示されるように、マスクＡに割り当てられたレイアウトにおいては、隣接するパターン同士が十分に離れており、リソグラフィ工程において問題は発生しない。一方、図２（ｅ）に示されるように、マスクＢに割り当てられたレイアウトにおいては、依然として、隣接するパターンの間隔が製造限界よりも小さい部分が存在している。そこで、図２（ｆ）に示されるように、パターン幅がＷ２である３つのパターンのそれぞれに、分断部分Ｃが設定され、各パターンが分断部分Ｃにおいて分断される。その結果、同一のマスクに割り当てられたレイアウトにおいて、製造限界よりも小さい間隔でパターンが隣接する部分をなくすことができる。
【００１２】
図３は、コンピュータによりパターン分断処理を実行する場合の動作方法を示すフローチャートである。まず、コンピュータは、配置配線によって複数のセルを配置し、フルチップレイアウトを示すフルチップレイアウトデータを生成する（ステップＳ１００）。次いで、フルチップレイアウトにおいて、隣接するパターン同士がグループ化される（ステップＳ１０１）。次いで、各グループにおいて、各パターンが複数のマスクのいずれかに割り当てられる（ステップＳ１０２）。全てのグループについてステップＳ１０２の処理が施された後、同一のマスクに割り当てられたパターン同士の間隔がエラーとなる距離（製造限界よりも小さい距離）である部分が存在するか否かが判断される。そのような部分が存在する場合には、その部分がエラー部分として検出される（ステップＳ１０３）。次いで、エラー部分の検出結果に基づいて、同一のマスクに割り当てられたパターン同士が隣接しないように、パターンが分断され（ステップＳ１０４）、分割レイアウトデータが出力される（ステップＳ１０５）。尚、ステップＳ１０３及Ｓ１０４において、エラー部分同士が近接して存在していた場合には、パターン分割をあきらめ、配置配線（ステップＳ１００）がやり直される。
【００１３】
以上説明したように、パターンを分断することにより、リソグラフィ工程において解像されない部分が生じることを防止することができる。しかしながら、図３に示した方法では、エラー部分同士が近接して存在していた場合に、配置配線をやり直す必要がある。そのため、設計工数が増加してしまうという問題点があった。
【００１４】
また、パターンが分断された部分では、複数のマスクの重ね合わせ誤差により、加工劣化が生じる。幅が小さいパターンが分断された場合には、加工劣化が大きくなり、歩留まりが低下してしまう場合がある。更に、回路動作上重要なパターン（クリティカルパスなど）には、高い加工精度が求められる。そのような重要なパターンが分断された場合も、歩留まりが低下してしまう、という問題点があった。
【００１５】
尚、既述の特許文献１乃至５には、ダブルパターニングに関する技術が開示されているが、パターンが分断される部分がどのように決定されるかについての記載はない。また、特許文献６には、セルに属性情報を付与する点が開示されているが、ダブルパターニングに関する記載はなく、パターンが分断される部分がどのように決定されるかについての記載もない。
【課題を解決するための手段】
【００１６】
本発明に係るマスクレイアウト分割方法は、複数の種類の各々のセルのセルレイアウトを示すセルレイアウトデータを取得するステップと、前記セルレイアウトを複数のマスクレイアウトに分割する際に発生するパターン分断部分の複数の候補を、複数の分断候補として設定し、前記複数の種類の各々のセルに対応する分断候補付きセルレイアウトデータを生成するステップと、前記分断候補付きセルレイアウトデータに基づいて、複数のセルを含むフルチップのレイアウトとフルチップにおける前記複数の分断候補の位置とを示すフルチップレイアウトデータを生成し、前記フルチップレイアウトデータに示される前記複数の分断候補の中から採用する分断候補群を選択するステップと、前記選択した分断候補群でパターンが分断されるように、前記フルチップレイアウトデータが示すレイアウトを分割するステップと、分割結果を示す分割レイアウトデータを生成するステップとを具備する。
【００１７】
本発明に係るマスクレイアウト分割装置は、複数の種類の各々のセルのセルレイアウトを示すセルレイアウトデータを取得し、前記セルレイアウトを複数のマスクレイアウトに分割する際に発生するパターン分断部分の複数の候補を、複数の分断候補として設定し、前記複数の種類の各々のセルに対応する分断候補付きセルレイアウトデータを生成する、分断候補生成部と、前記分断候補付きセルレイアウトデータに基づいて、複数のセルを含むフルチップのレイアウト及びフルチップにおける前記複数の分断候補の位置を示すフルチップレイアウトデータを生成し、前記フルチップレイアウトデータに示される前記複数の分断候補の中から採用する分断候補群を選択し、前記選択した分断候補群でパターンが分断されるように、前記フルチップレイアウトデータが示すレイアウトを分割し、分割結果を示す分割レイアウトデータを生成する、パターン分割部とを具備する。
【００１８】
本発明に係るセルライブラリのデータ構造は、複数のセルの各々のセルレイアウトを示すセルレイアウトデータと、前記セルレイアウトを複数のマスクレイアウトに分割する際に発生するパターン分断部分の複数の候補を、複数の分断候補として示す、分断候補データとを具備する。
【発明の効果】
【００１９】
本発明によれば、適切な部分でパターンを分断することができる、マスクレイアウト分割方法、マスクレイアウト分割装置、及びセルライブラリのデータ構造が提供される。
【図面の簡単な説明】
【００２０】
【図１】分割されるレイアウトの一例を示す図である。
【図２】パターンの分断処理の一例を示す概念図である。
【図３】パターン分断処理を示すフローチャートである。
【図４】本発明の概要を示す図である。
【図５】実施形態に係るマスクレイアウト分割装置を示すブロック図である。
【図６】各種類のセルに対する処理を示すフローチャートである。
【図７】セルレイアウトの一例を示す図である。
【図８Ａ】分割候補パターンを示す図である。
【図８Ｂ】分割候補パターンを示す図である。
【図９】ランク値が設定された分断候補付きセルレイアウトデータの一例を示す図である。
【図１０】セルライブラリのデータ構造の一例を示す概念図である。
【図１１】ＧＤＳＩＩフォーマットによるセルの記述例を示す図である。
【図１２】フルチップにおける処理を示すフローチャートである。
【図１３】フルチップレイアウトの一部を示す図である。
【図１４Ａ】複数の分割候補パターンを示す図である。
【図１４Ｂ】複数の分割候補パターンを示す図である。
【図１５Ａ】フルチップパターンの分割方法の一例を示す図である。
【図１５Ｂ】フルチップパターンの分割方法の一例を示す図である。
【図１５Ｃ】フルチップパターンの分割方法の一例を示す図である。
【図１６Ａ】第２の実施形態における複数の分割候補パターンを示す図である。
【図１６Ｂ】第２の実施形態における複数の分割候補パターンを示す図である。
【発明を実施するための形態】
【００２１】
以下に、図面を参照しつつ、本発明の実施形態を説明する。
【００２２】
図４は、本発明の概要を示す図である。図４に示されるように、本実施形態では、複数の種類のセルの各々のセルレイアウトに対し、複数のパターン分断部分の候補（以下、分断候補）と、各分断候補のランク値とが設定される（セルの分断ランク生成）。これにより、各種類のセルを示す分断候補付きセルレイアウトデータが得られる。尚、ランク値とは、各分断候補でパターンが分断された場合の危険度を示すパラメータであり、プロセスシミュレーションにより求められる。その後、複数の種類のセルに関する分断候補付きセルレイアウトデータがセルライブラリとして用いられ、配置配線により、所望する機能が得られるように複数のセルが配置され、フルチップレイアウトを示すフルチップレイアウトデータが得られる。このとき、フルチップレイアウトデータには、複数の分断候補及びそれらのランク値を示す情報が取り込まれる。次いで、フルチップレイアウトデータ及び設計インテント情報に基づいて、フルチップレイアウトデータにおける各分断候補のランク値が変更される。尚、設計インテント情報とは、フルチップレイアウトデータの生成時に発生する情報であり、回路の動作上重要な部分の位置を示す情報である。そして、変更後のランク値に基づいて、危険度が小さくなるように、複数の分断候補の中から採用する分断候補群が選択され、フルチップレイアウトが複数のマスクレイアウトに分割される。
【００２３】
上述のような処理によれば、セルライブラリの設計段階において、各セルに複数の分断候補が設定される。複数の分断候補が設定されているので、フルチップレイアウトを分割する際の自由度を高めることができ、配置配線のやり直しを防ぐことができる。また、各分断候補にランク値が設定されているので、危険度が小さくなるように、フルチップレイアウトを分割することが可能である。更に、設計インテント情報に基づいてランク値が変更されるので、回路の動作上重要なパターンが分断され難くすることができる。
【００２４】
（第１の実施形態）
以下に、第１の実施形態に係るマスクレイアウト分割装置１を説明する。図５は、本実施形態に係るマスクレイアウト分割装置１を示すブロック図である。マスクレイアウト分割装置１は、入力部２、隣接パターン生成部３、分断候補生成部４、プロセスシミュレーション部５、ランク生成部６、パターン分割部８、設計インテント入力部９、及び出力部１０を備えている。これらは、例えば、ＣＰＵがＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）に格納されたマスクレイアウト分割プログラムを実行することにより、実現される。
【００２５】
本実施形態に係るマスクレイアウト分割装置１は、複数の種類のセルの各々に対する処理（セルライブラリを構築する処理）と、フルチップ処理とを行なう。まず、各種類のセルに対する処理を説明する。図６は、各種類のセルに対する処理を示すフローチャートである。
【００２６】
ステップＳ１：セルレイアウト入力
まず、入力部２が、複数の種類のセルの各々のセルレイアウトを示すセルレイアウトデータを取得する。図７（ａ）は、セルレイアウトの一例を示す図である。図７（ａ）に示されるセルレイアウトには、図１に示した例と同様に、７つのパターンが含まれている。この７個のパターンには、パターン幅がＷ１である４つのパターン（以下、パターンＷ１と称す）と、パターン幅がＷ２である３つのパターン（以下、パターンＷ２と称す）が含まれている。幅Ｗ１は、幅Ｗ２よりも大きい。これらのパターンは、製造限界よりも小さい距離Ｓ１の間隔で、配置されている。以下の説明では、図７（ａ）に示されるセルレイアウトに対する処理を例に挙げて説明を行う。
【００２７】
ステップＳ２：分断候補の作成
続いて、セルレイアウトに、複数の分断候補が設定される。具体的には、隣接パターン生成部３が、セルレイアウトデータに基づいて、セルレイアウトにおけるパターン間の距離を求め、求めた距離が製造限界よりも小さい部分を認識する。そして、認識結果に基づいて、分断候補生成部４が、パターンが分断される可能性がある複数の部分を、複数の分断候補として設定し、分断候補付きセルレイアウトデータを生成する。図７（ｂ）には、分断候補付きセルレイアウトデータの一例が示されている。図７（ｂ）に示される例では、７つのパターンが、製造限界よりも小さい距離Ｓ１の間隔で配置されている。そのため、７つのパターンのそれぞれに、分断候補１１が設定されている。
【００２８】
ステップＳ３：分割候補パターンの作成
続いて、分断候補生成部４は、設定された複数の分断候補１１に基づいて、複数の分割候補パターンを決定する。図８Ａ及び図８Ｂは、複数の分割候補パターンを示す図である。図８Ａに示される分割候補パターンでは、３個のパターンＷ２に設定された３つの分断候補１１が採用されている。一方、図８Ｂに示される分割候補パターンでは、４個のパターンＷ１に設定された４つの分断候補１１が採用されている。
【００２９】
ステップＳ４：プロセスシミュレーション
続いて、プロセスシミュレーション部５が、複数の分割候補パターンのそれぞれについて、リソグラフィ工程のシミュレーションを行い、出来上がり形状を算出する。
【００３０】
ステップＳ５：分断箇所にランクを付与
次いで、ランク生成部６が、プロセスシミュレーション部５におけるシミュレーション結果、目標とするパターン形状、及びマスクの重ね合わせ誤差等に基づいて、各分断候補１１が採用された場合の加工精度を求める。ランク生成部６は、求めた加工精度に基づいて、各分断候補に危険度の大きさを示すランク値を設定する。すなわち、加工精度が低い場合ほど、ランク値として大きな値が設定される。図９は、ランク値が設定された分断候補付きセルレイアウトデータの一例を示す図である。幅が小さいパターンが分断された場合には、幅が大きいパターンが分断された場合よりも、加工精度が低くなる。そのため、図９に示される例においては、幅が大きいパターンＷ１に設定された各分断候補１１のランク値（＝１）よりも、幅が小さいパターンＷ２に設定された各分断候補１１のランク値（＝２）の方が、大きくなっている。
【００３１】
ステップＳ６：全てのセルが終わったか？
ついで、ランク生成部６は、複数のセルの全てについてステップＳ２乃至Ｓ５の処理が行われたか否かを判別する。未処理のセルが存在する場合には、未処理のセルが処理対象のセルとして選択され、ステップＳ２以降の処理が繰り返される。
【００３２】
ステップＳ７：分断候補付きセルレイアウト出力
複数のセルの全てに対してステップＳ２乃至６の処理が終了した場合、ランク生成部６は、ランク値が設定された分断候補付きセルレイアウトデータ（図９参照）を出力する。これにより、複数のセルの各々について分断候補付きセルレイアウトデータを示す、セルライブラリ７が構築される。
【００３３】
図１０は、セルライブラリ７のデータ構造の一例を示す概念図である。図１０に示される例では、セルＡの内部に、セルＢ及びセルＣが含まれている。セルＢ及びセルＣのそれぞれには、セルレイアウトを示す図形情報と、分断候補を示す分断情報とが含まれている。図形情報には、層番号、及びポリゴン座標情報が含まれている。また、分断情報にも、層番号及びポリゴン座標情報が含まれている。分断候補のランク値は、分断情報の層番号に反映されている。すなわち、セルＢには、ランク値が「１」の分断候補が含まれており、セルＣには、ランク値が「２」の分断候補が含まれている。図１１は、ＧＤＳＩＩフォーマットによるセルＢの記述例である。図１１に示される例では、「ＳＴＲＵＣＴＵＲＥ」により、セルＢとして定義されていう。また、「ＬＡＹＥＲ」により、分断候補の層番号が規定されている。更に「ＤＡＴＡＴＹＰＥ」により、ランク値が規定されている。更に、「ＣＯＯＲＤＩＮＡＴＥＳ」により、分断候補の位置（分断マーク図形）が規定されている。
【００３４】
続いて、フルチップ処理について説明する。図１２は、フルチップにおける処理を示すフローチャートである。
【００３５】
ステップＳ８：フルチップレイアウト生成
パターン分割部８は、セルライブラリ７を参照し、配置配線により、所望する機能が得られるように複数のセルを配置し、フルチップレイアウトを示すフルチップレイアウトデータを生成する。この際、フルチップレイアウトデータには、分断候補及びランク値が取り込まれる。また、フルチップレイアウトデータの生成時には、設計インテント情報が生成される。設計インテント情報は、既述のように、回路の動作上重要な部分を示す情報である。本実施形態では、設計インテント情報として、クリティカルパスを示す情報が生成されるものとする。
【００３６】
ステップＳ９：設計インテント情報の入力
続いて、設計インテント入力部９が、設計インテント情報を取得する。
【００３７】
ステップＳ１０：設計インテント情報に基づくランク加算
次いで、パターン分割部８が、フルチップレイアウトデータと設計インテント情報とに基づいて、フルチップレイアウトデータにおける各分断候補のランク値を変更する。図１３は、フルチップレイアウトデータが示すフルチップレイアウトの一部を示す概念図であり、図９に示したセルが配置された部分を示す図である。図１３には、クリティカルパス１３の位置も示されている。図１３に示されるように、フルチップレイアウトにおいては、４つのパターンＷ１のうちの一つが、クリティカルパス１３と重なっている。そこで、パターン分割部８は、クリティカルパスと重なっている分断候補１１のランク値を増加させる。図１３に示される例では、クリティカルパス１３と重なっている分断候補１１のランク値が、「１」から「５」に変更されている。
【００３８】
ステップＳ１１：分断マークから候補パターンの生成
続いて、パターン分割部８は、フルチップレイアウトデータに示される複数の分断候補１１に基づいて、配置されたセル毎に、複数の分割候補パターンを生成する。図１４Ａ及び図１４Ｂは、複数の分割候補パターンを示す図である。図１４Ａに示される分割候補パターンでは、４つのパターンＷ１の分断候補１１が採用されている。一方、図１４Ｂに示される分割候補パターンでは、３つのパターンＷ２の分断候補１１が採用されている。
【００３９】
ステップＳ１２：総ランクが低い候補パターンを選択
次いで、パターン分割部８は、複数の分割候補パターンのなかから、ランク値の合計が最も小さい分割候補パターンを選択する。図１４Ａに示される分割候補パターンでは、ランク値の合計は、８（＝１＋１＋１＋５）である。一方、図１４Ｂに示される分割候補パターンでは、ランク値の合計は、６（＝２＋２＋２）である。従って、パターン分割部８は、図１４Ｂに示される分割候補パターンを選択する。これにより、フルチップレイアウトデータに示される複数の分断候補の中から採用する分断候補群が選択される。
【００４０】
ステップＳ１３：分割パターンを生成
次いで、パターン分割部８は、選択した分割候補パターンで分割されるように、フルチップレイアウトを複数のマスクレイアウトに分割する。
【００４１】
ステップＳ１４：隣接パターンに同種の色がないか？
次いで、パターン分割部８は、隣接するパターン同士が同じ色（マスク）に割り当てられている箇所があるか否かを判別する。隣接するパターン同士が同じマスクに割り当てられている箇所がある場合、ステップＳ１２以降の動作が繰り返される。
【００４２】
ステップＳ１５：全てのセルが終わったか？
隣接するパターン同士が同じマスクに割り当てられている箇所がない場合、パターン分割部８は、配置された全てのセルについて処理が終わったか否かを確認する。終わってないセルが存在する場合、ステップＳ１１以降の動作が繰り返される。
【００４３】
ステップＳ１６：分割レイアウト出力
全てのセルが終わった場合、出力部１０が、フルチップレイアウトの分割結果を分割レイアウトデータとして出力する。
【００４４】
続いて、本実施形態の作用効果について説明する。
【００４５】
本実施形態によれば、セルライブラリ７において、各セルに複数の分断候補が設定されており、フルチップレイアウトデータに、複数の分断候補が取り込まれる。このため、フルチップレイアウトを分割する際の自由度を高めることができ、配置配線のやり直しを防止することができ、設計工数を抑えることが可能である。
【００４６】
また、本実施形態によれば、各分断候補に危険度を示すランク値が設定されている。従って、ランク値に基づいて、危険度が小さくなるようにフルチップレイアウトを分割することができ、歩留まりを高めることが可能である。例えば、図１４Ａ及び図１４Ｂに示した例の場合、既述のように、図１４Ｂに示される分割候補パターンが採用される。これにより、クリティカルパス１３を形成するパターンが分断されることが防止できる。回路の動作上重要な部分において、マスクずれによる製造劣化による影響を低減することができ、歩留まり向上及び性能劣化防止が実現される。また、仮に、図１３において、どのパターンもクリティカルパス１３と重ならない場合には、図１４Ａに示される分割候補パターンにおけるランク値の合計は４（＝１＋１＋１＋１）になり、図１４Ａに示される分割候補パターンが選択される。これにより、幅が小さいパターンが分断されることが防止できる。すなわち、幅が小さいパターンほど分断され難くすることが可能である。
【００４７】
図１５Ａ乃至図１５Ｃは、フルチップパターンの分割方法の一例を示す図である。図１５Ａは、セルライブラリ７に登録された各セルのレイアウトの一例を示している。このセルには、中央に配置された中央パターン、及び両側部に配置された一対の側部パターンが含まれている。このセルにおいて、中央パターン、及び一対の側部パターンのそれぞれに、分断候補１１が設定されている。図１５Ｂ及び図１５Ｃは、フルチップレイアウトの分割結果の一例を示す図であり、図１５Ａに示されるセルに対応する部分の図である。図１５Ｂ及び図１５Ｃには、クリティカルパス１３が重ねられて描かれている。通常であれば、クリティカルパス１３が考慮されず、分断箇所が１箇所で済むようにするため、図１５Ｂに示される分割結果が採用される。一方、本実施形態では、クリティカルパス１３が考慮されるため、クリティカルパス１３と重なる分断候補１１が採用されず、図１５Ｃに示される分割結果が採用される。すなわち、本実施形態によれば、クリティカルパス１３においてパターンが分断されることが回避される。
【００４８】
尚、ステップＳ１２において、パターン分割部８は、クリティカルパス１３に重なるパターン同士が同一のマスクに割り当てられるように、分割候補パターンを選択することが好ましい。クリティカルパス１３に重なるパターン同士が同一のマスクにより形成されるので、マスクの出来上がり精度を管理しやすくすることが可能になる。
【００４９】
また、本実施形態で生成される分割レイアウトデータに基づいて、マスクが製造される。マスクは、製造後に、欠陥検査が行なわれる。この際、本実施形態で得られるランク値に応じて、欠陥検査における精度を決めるとよい。より高い精度が求められている箇所を高精度に検査することにより、歩留まりを向上させることができる。
【００５０】
（第２の実施形態）
続いて、第２の実施形態について説明する。第１の実施形態では、設計インテント情報として、クリティカルパス１３を示す情報が用いられる場合について説明した。これに対して、本実施形態では、設計インテント情報として、トランジスタの拡散層の位置を示す情報が用いられる。その他の点については、第１の実施形態と同様である。
【００５１】
図１６Ａ及び図１６Ｂは、複数の分割候補パターンを示す図であり、第１の実施形態における図１４Ａ及び図１４Ｂに対応する図である。図１６Ａ及び図１６Ｂに示されるように、このレイアウトにおいては、幅がＷ１である４つのパターンのうちの２つが、拡散層１２と重なっている。そのため、図１６Ａに示されるように、拡散層１２と重なる２つのパターンに設定された分断候補のランク値が、「１」から「３」に変更されている。その結果、図１６Ａに示される分割候補パターンにおけるランク値の合計は、「８（＝１＋３＋３＋１）」となり、図１６Ｂに示される分割候補パターンにおけるランク値の合計である「６（＝２＋２＋２）」よりも、大きくなっている。従って、図１６Ｂに示される分割候補パターンが採用され、拡散層に重なるパターンが分断されることが防止される。
【００５２】
トランジスタが形成される部分においてパターンが分断されると、トランジスタ動作に大きな影響が出ることがある。本実施形態によれば、トランジスタの拡散層１２と重なる部分が分断され難くなるので、トランジスタ形成部分における加工精度の劣化を防ぐことが出来、歩留まり低下を防止できる。
【００５３】
以上、本発明について、第１及び第２の実施形態を用いて説明した。尚、これらの実施形態は互いに独立するものではなく、矛盾のない範囲内で組み合わせて用いることも可能である。
【符号の説明】
【００５４】
１ マスクレイアウト分割装置
２ 入力部
３ 隣接パターン生成部
４ 分断候補生成部
５ プロセスシミュレーション部
６ ランク生成部
７ セルライブラリ
８ パターン分割部
９ 設計インテント入力部
１０ 出力部
１１ 分断候補
１２ 拡散層と重なる領域
１３ クリティカルパス
【技術分野】
【０００１】
本発明は、マスクレイアウト分割方法、マスクレイアウト分割装置、及びマスクレイアウト分割プログラムに関する。
【背景技術】
【０００２】
半導体装置の製造過程では、リソグラフィ工程により、被加工膜（例えばシリコン膜）が加工される。リソグラフィ工程において、多重パターニング法が採用される場合がある。多重パターニング法では、１つのレイアウトが複数のマスクレイアウトに分割され、複数のマスクを用いて多重に露光が行なわれる。多重パターニング法を用いることにより、加工寸法を微細化することが可能である。
【０００３】
多重パターニング法を用いる場合には、どのようにレイアウトを分割するかが重要である。関連技術として、特許文献１（特開２００９−１３９９３８号公報）には、フルチップ設計のパターン分解を行なう為の方法が開示されている。特許文献１には、フルチップ設計を複数の個々のパッチに割る点、各パッチを個々に分解して着色、分割する点、及び、パッチの処理を並列で実行する点が開示されている。
【０００４】
他の関連技術として、特許文献２（特開２００９−２９４３０８号公報）には、パターン検証方法が開示されている。このパターン検証方法では、第１のパターンに対する第２のパターンの重ね合わせ誤差を、第１のパターン及び第２のパターンの少なくとも一方に反映する点、重ね合わせ誤差を反映した後の第１のパターンと第２のパターンの相対距離を算出する点、及び相対距離が基準を満たすか否かを判断する点が開示されている。
【０００５】
また、更に他の関連技術として、特許文献３（米国特許公開公報 ＵＳ２０１０／０１１５４８９Ａ１）には、ダブルパターニングプロセスのリソグラフィ工程の検証方法が開示されている。
【０００６】
また、更に他の関連技術として、特許文献４（特開２０１０−１７５７３３号公報）には、パターンレイアウト作成方法が開示されている。このパターンレイアウト作成方法は、パターンレイアウト図に基づいて生成されるそれぞれのパターンをノードとし、第１の距離で互いに隣接するパターンのノード同士を互いにエッジで接続したグラフを生成するグラフ生成工程と、それぞれのパターンを２種類に分類する分類工程と、パターンをエッジで接続されたノード群毎にグループ分けし、第２の距離で隣接する、それぞれ異なるグループに属する同一の種類に分類されたパターンの対のうちの一方のパターンと同一のグループに属するパターンの種類を反転することによって分類結果を修正する分類修正工程とを含む。分類修正工程により修正された分類結果に基づいて、パターンレイアウト図が分割される。
【０００７】
また、更に他の関連技術として、特許文献５（米国特許公開公報 ＵＳ２０１０／０１９９２５３Ａ１）には、ダブルパターニング用マスクの設計方法が開示されている。
【０００８】
一方、半導体装置のマスクレイアウトを設計する際には、セルライブラリが用いられる。セルライブラリには、単位機能を実現するためのセル毎に、セルレイアウトを示すデータが記憶されている。マスクレイアウトの設計時には、自動配置配線ツールなどにより、セルライブラリが参照され、所望する機能が得られるように、フルチップにおける複数のセルの配置が決定される。これにより、フルチップにおけるマスクレイアウト（フルチップレイアウト）が決められる。関連して、特許文献６（特開２０１１−１２４４２２３号公報）には、セルライブラリが開示されている。このセルライブラリは、半導体集積回路のレイアウト設計に用いられる、単位機能を実現するセル毎の設計データのライブラリであるセルライブラリである。このセルライブラリにおいて、設計データは、セルが備える端部と、端部を介して隣接する欠陥を生じせしめ易いか否、及び隣接するセルから欠陥を生じせしめられ易いか否か、を示す属性値とを対応付けした属性情報をそれぞれ含む。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−１３９９３８号公報
【特許文献２】特開２００９−２９４３０８号公報
【特許文献３】米国特許公開公報 ＵＳ２０１０／０１１５４８９Ａ１
【特許文献４】特開２０１０−１７５７３３号公報
【特許文献５】米国特許公開公報 ＵＳ２０１０／０１９９２５３Ａ１
【特許文献６】特開２０１１−１２４４２２３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところで、一のレイアウトを複数のマスクレイアウトに分割する際には、レイアウトに含まれるパターンが分断される場合がある。以下に、この点について説明する。図１は、分割されるレイアウトの一例を示す図である。図１に示されるレイアウトには、複数のパターンが含まれている。複数のパターンは、距離Ｓ１又は距離Ｓ２の間隔で、配置されている。距離Ｓ１は、製造限界よりも小さく、距離Ｓ２は、製造限界よりも大きいものとする。以下の説明では、処理対象レイアウトとして、中央部分に配置された７つのパターンのレイアウトに着目する。この７つのパターンは、パターン幅がＷ１である４本のパターンと、パターン幅がＷ２である３本のパターンとを含んでいる。これらの７つのパターンは、距離Ｓ１の間隔で配置されている。また、Ｗ１はＷ２よりも大きいものとする。
【００１１】
図２は、パターンの分断処理の一例を示す概念図である。図２（ａ）には、処理対象レイアウトが示されている。処理対象レイアウトにおいては、上述のように、複数のパターンが、製造限界よりも小さい距離Ｓ１の間隔で配置されている。そのため、この処理対象レイアウトに含まれる７つのパターンを一つのマスクに割り当てた場合には、リソグラフィ工程において、図２（ｂ）に示されるように、隣接するパターン同士が解像されない。そこで、図２（ｃ）に示されるように、隣接するパターン同士が互いに異なるマスク（マスクＡ及びマスクＢ）に割り当てられるように、処理対象レイアウトが分割される。図２（ｄ）には、一方のマスクＡに割り当てられたマスクレイアウトが示されており、図２（ｅ）には、他方のマスクＢに割り当てられたマスクレイアウトが示されている。ここで、図２（ｄ）に示されるように、マスクＡに割り当てられたレイアウトにおいては、隣接するパターン同士が十分に離れており、リソグラフィ工程において問題は発生しない。一方、図２（ｅ）に示されるように、マスクＢに割り当てられたレイアウトにおいては、依然として、隣接するパターンの間隔が製造限界よりも小さい部分が存在している。そこで、図２（ｆ）に示されるように、パターン幅がＷ２である３つのパターンのそれぞれに、分断部分Ｃが設定され、各パターンが分断部分Ｃにおいて分断される。その結果、同一のマスクに割り当てられたレイアウトにおいて、製造限界よりも小さい間隔でパターンが隣接する部分をなくすことができる。
【００１２】
図３は、コンピュータによりパターン分断処理を実行する場合の動作方法を示すフローチャートである。まず、コンピュータは、配置配線によって複数のセルを配置し、フルチップレイアウトを示すフルチップレイアウトデータを生成する（ステップＳ１００）。次いで、フルチップレイアウトにおいて、隣接するパターン同士がグループ化される（ステップＳ１０１）。次いで、各グループにおいて、各パターンが複数のマスクのいずれかに割り当てられる（ステップＳ１０２）。全てのグループについてステップＳ１０２の処理が施された後、同一のマスクに割り当てられたパターン同士の間隔がエラーとなる距離（製造限界よりも小さい距離）である部分が存在するか否かが判断される。そのような部分が存在する場合には、その部分がエラー部分として検出される（ステップＳ１０３）。次いで、エラー部分の検出結果に基づいて、同一のマスクに割り当てられたパターン同士が隣接しないように、パターンが分断され（ステップＳ１０４）、分割レイアウトデータが出力される（ステップＳ１０５）。尚、ステップＳ１０３及Ｓ１０４において、エラー部分同士が近接して存在していた場合には、パターン分割をあきらめ、配置配線（ステップＳ１００）がやり直される。
【００１３】
以上説明したように、パターンを分断することにより、リソグラフィ工程において解像されない部分が生じることを防止することができる。しかしながら、図３に示した方法では、エラー部分同士が近接して存在していた場合に、配置配線をやり直す必要がある。そのため、設計工数が増加してしまうという問題点があった。
【００１４】
また、パターンが分断された部分では、複数のマスクの重ね合わせ誤差により、加工劣化が生じる。幅が小さいパターンが分断された場合には、加工劣化が大きくなり、歩留まりが低下してしまう場合がある。更に、回路動作上重要なパターン（クリティカルパスなど）には、高い加工精度が求められる。そのような重要なパターンが分断された場合も、歩留まりが低下してしまう、という問題点があった。
【００１５】
尚、既述の特許文献１乃至５には、ダブルパターニングに関する技術が開示されているが、パターンが分断される部分がどのように決定されるかについての記載はない。また、特許文献６には、セルに属性情報を付与する点が開示されているが、ダブルパターニングに関する記載はなく、パターンが分断される部分がどのように決定されるかについての記載もない。
【課題を解決するための手段】
【００１６】
本発明に係るマスクレイアウト分割方法は、複数の種類の各々のセルのセルレイアウトを示すセルレイアウトデータを取得するステップと、前記セルレイアウトを複数のマスクレイアウトに分割する際に発生するパターン分断部分の複数の候補を、複数の分断候補として設定し、前記複数の種類の各々のセルに対応する分断候補付きセルレイアウトデータを生成するステップと、前記分断候補付きセルレイアウトデータに基づいて、複数のセルを含むフルチップのレイアウトとフルチップにおける前記複数の分断候補の位置とを示すフルチップレイアウトデータを生成し、前記フルチップレイアウトデータに示される前記複数の分断候補の中から採用する分断候補群を選択するステップと、前記選択した分断候補群でパターンが分断されるように、前記フルチップレイアウトデータが示すレイアウトを分割するステップと、分割結果を示す分割レイアウトデータを生成するステップとを具備する。
【００１７】
本発明に係るマスクレイアウト分割装置は、複数の種類の各々のセルのセルレイアウトを示すセルレイアウトデータを取得し、前記セルレイアウトを複数のマスクレイアウトに分割する際に発生するパターン分断部分の複数の候補を、複数の分断候補として設定し、前記複数の種類の各々のセルに対応する分断候補付きセルレイアウトデータを生成する、分断候補生成部と、前記分断候補付きセルレイアウトデータに基づいて、複数のセルを含むフルチップのレイアウト及びフルチップにおける前記複数の分断候補の位置を示すフルチップレイアウトデータを生成し、前記フルチップレイアウトデータに示される前記複数の分断候補の中から採用する分断候補群を選択し、前記選択した分断候補群でパターンが分断されるように、前記フルチップレイアウトデータが示すレイアウトを分割し、分割結果を示す分割レイアウトデータを生成する、パターン分割部とを具備する。
【００１８】
本発明に係るセルライブラリのデータ構造は、複数のセルの各々のセルレイアウトを示すセルレイアウトデータと、前記セルレイアウトを複数のマスクレイアウトに分割する際に発生するパターン分断部分の複数の候補を、複数の分断候補として示す、分断候補データとを具備する。
【発明の効果】
【００１９】
本発明によれば、適切な部分でパターンを分断することができる、マスクレイアウト分割方法、マスクレイアウト分割装置、及びセルライブラリのデータ構造が提供される。
【図面の簡単な説明】
【００２０】
【図１】分割されるレイアウトの一例を示す図である。
【図２】パターンの分断処理の一例を示す概念図である。
【図３】パターン分断処理を示すフローチャートである。
【図４】本発明の概要を示す図である。
【図５】実施形態に係るマスクレイアウト分割装置を示すブロック図である。
【図６】各種類のセルに対する処理を示すフローチャートである。
【図７】セルレイアウトの一例を示す図である。
【図８Ａ】分割候補パターンを示す図である。
【図８Ｂ】分割候補パターンを示す図である。
【図９】ランク値が設定された分断候補付きセルレイアウトデータの一例を示す図である。
【図１０】セルライブラリのデータ構造の一例を示す概念図である。
【図１１】ＧＤＳＩＩフォーマットによるセルの記述例を示す図である。
【図１２】フルチップにおける処理を示すフローチャートである。
【図１３】フルチップレイアウトの一部を示す図である。
【図１４Ａ】複数の分割候補パターンを示す図である。
【図１４Ｂ】複数の分割候補パターンを示す図である。
【図１５Ａ】フルチップパターンの分割方法の一例を示す図である。
【図１５Ｂ】フルチップパターンの分割方法の一例を示す図である。
【図１５Ｃ】フルチップパターンの分割方法の一例を示す図である。
【図１６Ａ】第２の実施形態における複数の分割候補パターンを示す図である。
【図１６Ｂ】第２の実施形態における複数の分割候補パターンを示す図である。
【発明を実施するための形態】
【００２１】
以下に、図面を参照しつつ、本発明の実施形態を説明する。
【００２２】
図４は、本発明の概要を示す図である。図４に示されるように、本実施形態では、複数の種類のセルの各々のセルレイアウトに対し、複数のパターン分断部分の候補（以下、分断候補）と、各分断候補のランク値とが設定される（セルの分断ランク生成）。これにより、各種類のセルを示す分断候補付きセルレイアウトデータが得られる。尚、ランク値とは、各分断候補でパターンが分断された場合の危険度を示すパラメータであり、プロセスシミュレーションにより求められる。その後、複数の種類のセルに関する分断候補付きセルレイアウトデータがセルライブラリとして用いられ、配置配線により、所望する機能が得られるように複数のセルが配置され、フルチップレイアウトを示すフルチップレイアウトデータが得られる。このとき、フルチップレイアウトデータには、複数の分断候補及びそれらのランク値を示す情報が取り込まれる。次いで、フルチップレイアウトデータ及び設計インテント情報に基づいて、フルチップレイアウトデータにおける各分断候補のランク値が変更される。尚、設計インテント情報とは、フルチップレイアウトデータの生成時に発生する情報であり、回路の動作上重要な部分の位置を示す情報である。そして、変更後のランク値に基づいて、危険度が小さくなるように、複数の分断候補の中から採用する分断候補群が選択され、フルチップレイアウトが複数のマスクレイアウトに分割される。
【００２３】
上述のような処理によれば、セルライブラリの設計段階において、各セルに複数の分断候補が設定される。複数の分断候補が設定されているので、フルチップレイアウトを分割する際の自由度を高めることができ、配置配線のやり直しを防ぐことができる。また、各分断候補にランク値が設定されているので、危険度が小さくなるように、フルチップレイアウトを分割することが可能である。更に、設計インテント情報に基づいてランク値が変更されるので、回路の動作上重要なパターンが分断され難くすることができる。
【００２４】
（第１の実施形態）
以下に、第１の実施形態に係るマスクレイアウト分割装置１を説明する。図５は、本実施形態に係るマスクレイアウト分割装置１を示すブロック図である。マスクレイアウト分割装置１は、入力部２、隣接パターン生成部３、分断候補生成部４、プロセスシミュレーション部５、ランク生成部６、パターン分割部８、設計インテント入力部９、及び出力部１０を備えている。これらは、例えば、ＣＰＵがＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）に格納されたマスクレイアウト分割プログラムを実行することにより、実現される。
【００２５】
本実施形態に係るマスクレイアウト分割装置１は、複数の種類のセルの各々に対する処理（セルライブラリを構築する処理）と、フルチップ処理とを行なう。まず、各種類のセルに対する処理を説明する。図６は、各種類のセルに対する処理を示すフローチャートである。
【００２６】
ステップＳ１：セルレイアウト入力
まず、入力部２が、複数の種類のセルの各々のセルレイアウトを示すセルレイアウトデータを取得する。図７（ａ）は、セルレイアウトの一例を示す図である。図７（ａ）に示されるセルレイアウトには、図１に示した例と同様に、７つのパターンが含まれている。この７個のパターンには、パターン幅がＷ１である４つのパターン（以下、パターンＷ１と称す）と、パターン幅がＷ２である３つのパターン（以下、パターンＷ２と称す）が含まれている。幅Ｗ１は、幅Ｗ２よりも大きい。これらのパターンは、製造限界よりも小さい距離Ｓ１の間隔で、配置されている。以下の説明では、図７（ａ）に示されるセルレイアウトに対する処理を例に挙げて説明を行う。
【００２７】
ステップＳ２：分断候補の作成
続いて、セルレイアウトに、複数の分断候補が設定される。具体的には、隣接パターン生成部３が、セルレイアウトデータに基づいて、セルレイアウトにおけるパターン間の距離を求め、求めた距離が製造限界よりも小さい部分を認識する。そして、認識結果に基づいて、分断候補生成部４が、パターンが分断される可能性がある複数の部分を、複数の分断候補として設定し、分断候補付きセルレイアウトデータを生成する。図７（ｂ）には、分断候補付きセルレイアウトデータの一例が示されている。図７（ｂ）に示される例では、７つのパターンが、製造限界よりも小さい距離Ｓ１の間隔で配置されている。そのため、７つのパターンのそれぞれに、分断候補１１が設定されている。
【００２８】
ステップＳ３：分割候補パターンの作成
続いて、分断候補生成部４は、設定された複数の分断候補１１に基づいて、複数の分割候補パターンを決定する。図８Ａ及び図８Ｂは、複数の分割候補パターンを示す図である。図８Ａに示される分割候補パターンでは、３個のパターンＷ２に設定された３つの分断候補１１が採用されている。一方、図８Ｂに示される分割候補パターンでは、４個のパターンＷ１に設定された４つの分断候補１１が採用されている。
【００２９】
ステップＳ４：プロセスシミュレーション
続いて、プロセスシミュレーション部５が、複数の分割候補パターンのそれぞれについて、リソグラフィ工程のシミュレーションを行い、出来上がり形状を算出する。
【００３０】
ステップＳ５：分断箇所にランクを付与
次いで、ランク生成部６が、プロセスシミュレーション部５におけるシミュレーション結果、目標とするパターン形状、及びマスクの重ね合わせ誤差等に基づいて、各分断候補１１が採用された場合の加工精度を求める。ランク生成部６は、求めた加工精度に基づいて、各分断候補に危険度の大きさを示すランク値を設定する。すなわち、加工精度が低い場合ほど、ランク値として大きな値が設定される。図９は、ランク値が設定された分断候補付きセルレイアウトデータの一例を示す図である。幅が小さいパターンが分断された場合には、幅が大きいパターンが分断された場合よりも、加工精度が低くなる。そのため、図９に示される例においては、幅が大きいパターンＷ１に設定された各分断候補１１のランク値（＝１）よりも、幅が小さいパターンＷ２に設定された各分断候補１１のランク値（＝２）の方が、大きくなっている。
【００３１】
ステップＳ６：全てのセルが終わったか？
ついで、ランク生成部６は、複数のセルの全てについてステップＳ２乃至Ｓ５の処理が行われたか否かを判別する。未処理のセルが存在する場合には、未処理のセルが処理対象のセルとして選択され、ステップＳ２以降の処理が繰り返される。
【００３２】
ステップＳ７：分断候補付きセルレイアウト出力
複数のセルの全てに対してステップＳ２乃至６の処理が終了した場合、ランク生成部６は、ランク値が設定された分断候補付きセルレイアウトデータ（図９参照）を出力する。これにより、複数のセルの各々について分断候補付きセルレイアウトデータを示す、セルライブラリ７が構築される。
【００３３】
図１０は、セルライブラリ７のデータ構造の一例を示す概念図である。図１０に示される例では、セルＡの内部に、セルＢ及びセルＣが含まれている。セルＢ及びセルＣのそれぞれには、セルレイアウトを示す図形情報と、分断候補を示す分断情報とが含まれている。図形情報には、層番号、及びポリゴン座標情報が含まれている。また、分断情報にも、層番号及びポリゴン座標情報が含まれている。分断候補のランク値は、分断情報の層番号に反映されている。すなわち、セルＢには、ランク値が「１」の分断候補が含まれており、セルＣには、ランク値が「２」の分断候補が含まれている。図１１は、ＧＤＳＩＩフォーマットによるセルＢの記述例である。図１１に示される例では、「ＳＴＲＵＣＴＵＲＥ」により、セルＢとして定義されていう。また、「ＬＡＹＥＲ」により、分断候補の層番号が規定されている。更に「ＤＡＴＡＴＹＰＥ」により、ランク値が規定されている。更に、「ＣＯＯＲＤＩＮＡＴＥＳ」により、分断候補の位置（分断マーク図形）が規定されている。
【００３４】
続いて、フルチップ処理について説明する。図１２は、フルチップにおける処理を示すフローチャートである。
【００３５】
ステップＳ８：フルチップレイアウト生成
パターン分割部８は、セルライブラリ７を参照し、配置配線により、所望する機能が得られるように複数のセルを配置し、フルチップレイアウトを示すフルチップレイアウトデータを生成する。この際、フルチップレイアウトデータには、分断候補及びランク値が取り込まれる。また、フルチップレイアウトデータの生成時には、設計インテント情報が生成される。設計インテント情報は、既述のように、回路の動作上重要な部分を示す情報である。本実施形態では、設計インテント情報として、クリティカルパスを示す情報が生成されるものとする。
【００３６】
ステップＳ９：設計インテント情報の入力
続いて、設計インテント入力部９が、設計インテント情報を取得する。
【００３７】
ステップＳ１０：設計インテント情報に基づくランク加算
次いで、パターン分割部８が、フルチップレイアウトデータと設計インテント情報とに基づいて、フルチップレイアウトデータにおける各分断候補のランク値を変更する。図１３は、フルチップレイアウトデータが示すフルチップレイアウトの一部を示す概念図であり、図９に示したセルが配置された部分を示す図である。図１３には、クリティカルパス１３の位置も示されている。図１３に示されるように、フルチップレイアウトにおいては、４つのパターンＷ１のうちの一つが、クリティカルパス１３と重なっている。そこで、パターン分割部８は、クリティカルパスと重なっている分断候補１１のランク値を増加させる。図１３に示される例では、クリティカルパス１３と重なっている分断候補１１のランク値が、「１」から「５」に変更されている。
【００３８】
ステップＳ１１：分断マークから候補パターンの生成
続いて、パターン分割部８は、フルチップレイアウトデータに示される複数の分断候補１１に基づいて、配置されたセル毎に、複数の分割候補パターンを生成する。図１４Ａ及び図１４Ｂは、複数の分割候補パターンを示す図である。図１４Ａに示される分割候補パターンでは、４つのパターンＷ１の分断候補１１が採用されている。一方、図１４Ｂに示される分割候補パターンでは、３つのパターンＷ２の分断候補１１が採用されている。
【００３９】
ステップＳ１２：総ランクが低い候補パターンを選択
次いで、パターン分割部８は、複数の分割候補パターンのなかから、ランク値の合計が最も小さい分割候補パターンを選択する。図１４Ａに示される分割候補パターンでは、ランク値の合計は、８（＝１＋１＋１＋５）である。一方、図１４Ｂに示される分割候補パターンでは、ランク値の合計は、６（＝２＋２＋２）である。従って、パターン分割部８は、図１４Ｂに示される分割候補パターンを選択する。これにより、フルチップレイアウトデータに示される複数の分断候補の中から採用する分断候補群が選択される。
【００４０】
ステップＳ１３：分割パターンを生成
次いで、パターン分割部８は、選択した分割候補パターンで分割されるように、フルチップレイアウトを複数のマスクレイアウトに分割する。
【００４１】
ステップＳ１４：隣接パターンに同種の色がないか？
次いで、パターン分割部８は、隣接するパターン同士が同じ色（マスク）に割り当てられている箇所があるか否かを判別する。隣接するパターン同士が同じマスクに割り当てられている箇所がある場合、ステップＳ１２以降の動作が繰り返される。
【００４２】
ステップＳ１５：全てのセルが終わったか？
隣接するパターン同士が同じマスクに割り当てられている箇所がない場合、パターン分割部８は、配置された全てのセルについて処理が終わったか否かを確認する。終わってないセルが存在する場合、ステップＳ１１以降の動作が繰り返される。
【００４３】
ステップＳ１６：分割レイアウト出力
全てのセルが終わった場合、出力部１０が、フルチップレイアウトの分割結果を分割レイアウトデータとして出力する。
【００４４】
続いて、本実施形態の作用効果について説明する。
【００４５】
本実施形態によれば、セルライブラリ７において、各セルに複数の分断候補が設定されており、フルチップレイアウトデータに、複数の分断候補が取り込まれる。このため、フルチップレイアウトを分割する際の自由度を高めることができ、配置配線のやり直しを防止することができ、設計工数を抑えることが可能である。
【００４６】
また、本実施形態によれば、各分断候補に危険度を示すランク値が設定されている。従って、ランク値に基づいて、危険度が小さくなるようにフルチップレイアウトを分割することができ、歩留まりを高めることが可能である。例えば、図１４Ａ及び図１４Ｂに示した例の場合、既述のように、図１４Ｂに示される分割候補パターンが採用される。これにより、クリティカルパス１３を形成するパターンが分断されることが防止できる。回路の動作上重要な部分において、マスクずれによる製造劣化による影響を低減することができ、歩留まり向上及び性能劣化防止が実現される。また、仮に、図１３において、どのパターンもクリティカルパス１３と重ならない場合には、図１４Ａに示される分割候補パターンにおけるランク値の合計は４（＝１＋１＋１＋１）になり、図１４Ａに示される分割候補パターンが選択される。これにより、幅が小さいパターンが分断されることが防止できる。すなわち、幅が小さいパターンほど分断され難くすることが可能である。
【００４７】
図１５Ａ乃至図１５Ｃは、フルチップパターンの分割方法の一例を示す図である。図１５Ａは、セルライブラリ７に登録された各セルのレイアウトの一例を示している。このセルには、中央に配置された中央パターン、及び両側部に配置された一対の側部パターンが含まれている。このセルにおいて、中央パターン、及び一対の側部パターンのそれぞれに、分断候補１１が設定されている。図１５Ｂ及び図１５Ｃは、フルチップレイアウトの分割結果の一例を示す図であり、図１５Ａに示されるセルに対応する部分の図である。図１５Ｂ及び図１５Ｃには、クリティカルパス１３が重ねられて描かれている。通常であれば、クリティカルパス１３が考慮されず、分断箇所が１箇所で済むようにするため、図１５Ｂに示される分割結果が採用される。一方、本実施形態では、クリティカルパス１３が考慮されるため、クリティカルパス１３と重なる分断候補１１が採用されず、図１５Ｃに示される分割結果が採用される。すなわち、本実施形態によれば、クリティカルパス１３においてパターンが分断されることが回避される。
【００４８】
尚、ステップＳ１２において、パターン分割部８は、クリティカルパス１３に重なるパターン同士が同一のマスクに割り当てられるように、分割候補パターンを選択することが好ましい。クリティカルパス１３に重なるパターン同士が同一のマスクにより形成されるので、マスクの出来上がり精度を管理しやすくすることが可能になる。
【００４９】
また、本実施形態で生成される分割レイアウトデータに基づいて、マスクが製造される。マスクは、製造後に、欠陥検査が行なわれる。この際、本実施形態で得られるランク値に応じて、欠陥検査における精度を決めるとよい。より高い精度が求められている箇所を高精度に検査することにより、歩留まりを向上させることができる。
【００５０】
（第２の実施形態）
続いて、第２の実施形態について説明する。第１の実施形態では、設計インテント情報として、クリティカルパス１３を示す情報が用いられる場合について説明した。これに対して、本実施形態では、設計インテント情報として、トランジスタの拡散層の位置を示す情報が用いられる。その他の点については、第１の実施形態と同様である。
【００５１】
図１６Ａ及び図１６Ｂは、複数の分割候補パターンを示す図であり、第１の実施形態における図１４Ａ及び図１４Ｂに対応する図である。図１６Ａ及び図１６Ｂに示されるように、このレイアウトにおいては、幅がＷ１である４つのパターンのうちの２つが、拡散層１２と重なっている。そのため、図１６Ａに示されるように、拡散層１２と重なる２つのパターンに設定された分断候補のランク値が、「１」から「３」に変更されている。その結果、図１６Ａに示される分割候補パターンにおけるランク値の合計は、「８（＝１＋３＋３＋１）」となり、図１６Ｂに示される分割候補パターンにおけるランク値の合計である「６（＝２＋２＋２）」よりも、大きくなっている。従って、図１６Ｂに示される分割候補パターンが採用され、拡散層に重なるパターンが分断されることが防止される。
【００５２】
トランジスタが形成される部分においてパターンが分断されると、トランジスタ動作に大きな影響が出ることがある。本実施形態によれば、トランジスタの拡散層１２と重なる部分が分断され難くなるので、トランジスタ形成部分における加工精度の劣化を防ぐことが出来、歩留まり低下を防止できる。
【００５３】
以上、本発明について、第１及び第２の実施形態を用いて説明した。尚、これらの実施形態は互いに独立するものではなく、矛盾のない範囲内で組み合わせて用いることも可能である。
【符号の説明】
【００５４】
１ マスクレイアウト分割装置
２ 入力部
３ 隣接パターン生成部
４ 分断候補生成部
５ プロセスシミュレーション部
６ ランク生成部
７ セルライブラリ
８ パターン分割部
９ 設計インテント入力部
１０ 出力部
１１ 分断候補
１２ 拡散層と重なる領域
１３ クリティカルパス
【特許請求の範囲】
【請求項１】
複数の種類の各々のセルのセルレイアウトを示すセルレイアウトデータを取得するステップと、
前記セルレイアウトを複数のマスクレイアウトに分割する際に発生するパターン分断部分の複数の候補を、複数の分断候補として設定し、前記複数の種類の各々のセルに対応する分断候補付きセルレイアウトデータを生成するステップと、
前記分断候補付きセルレイアウトデータに基づいて、複数のセルを含むフルチップのレイアウトを示すフルチップレイアウトデータを生成し、前記フルチップレイアウトデータに示される前記複数の分断候補の中から採用する分断候補群を選択するステップと、
前記選択した分断候補群でパターンが分断されるように、前記フルチップレイアウトデータが示すレイアウトを分割するステップと、
分割結果を示す分割レイアウトデータを生成するステップと、
を具備する
マスクレイアウト分割方法。
【請求項２】
請求項１に記載されたマスクレイアウト分割方法であって、
更に、
前記分断候補付きセルレイアウトデータを取得し、前記複数の分断候補の各々に危険度の大きさを示すランク値を設定するステップ、
を具備し、
前記分断候補群を選択するステップは、前記ランク値に基づいて、前記採用する分断候補群を選択するステップを含んでいる
マスクレイアウト分割方法。
【請求項３】
請求項２に記載されたマスクレイアウト分割方法であって、
前記分断候補群を選択するステップは、
予め準備され、重要部分の位置を示す設計インテント情報に基づいて、前記フルチップレイアウトデータにおける前記各分断候補の前記ランク値を変更するステップと、
前記変更後のランク値に基づいて、前記採用する分断候補群を選択するステップとを含んでいる
マスクレイアウト分割方法。
【請求項４】
請求項３に記載されたマスクレイアウト分割方法であって、
前記設計インテント情報は、クリティカルパスの位置を示す情報を含んでおり、
前記ランク値を変更するステップは、前記各分断候補が前記クリティカルパスと重なる場合に、前記ランク値を増加させるステップを含んでいる
マスクレイアウト分割方法。
【請求項５】
請求項３又は４に記載されたマスクレイアウト分割方法であって、
前記設計インテント情報は、トランジスタにおける拡散層の位置を示す情報を含んでおり、
前記ランク値を変更するステップは、前記各分断候補が前記拡散層と重なる場合に、前記ランク値を増加させるステップを含んでいる
マスクレイアウト分割方法。
【請求項６】
請求項３乃至５のいずれかに記載されたマスクレイアウト分割方法であって、
前記分割するステップは、前記重要部分と重なるパターンが同一のマスクに割り当てられるように、前記フルチップレイアウトデータが示すレイアウトを分割するステップを含んでいる
マスクレイアウト分割方法。
【請求項７】
請求項２乃至６のいずれかに記載されたマスクレイアウト分割方法であって、
更に、
前記各分断候補が採用された場合に実際に形成されるパターン形状をシミュレーションにより計算するステップ、
を具備し、
前記ランク値を設定するステップは、前記計算されたパターン形状に基づいて、前記各分断候補が採用された場合における製造誤差を算出し、前記製造誤差に基づいて、前記ランク値を決定するステップを含んでいる
マスクレイアウト分割方法。
【請求項８】
請求項１乃至７のいずれかに記載されたマスクレイアウト分割方法をコンピュータにより実現するための、マスクレイアウト分割プログラム。
【請求項９】
複数の種類の各々のセルのセルレイアウトを示すセルレイアウトデータを取得し、前記セルレイアウトを複数のマスクレイアウトに分割する際に発生するパターン分断部分の複数の候補を、複数の分断候補として設定し、前記複数の種類の各々のセルに対応する分断候補付きセルレイアウトデータを生成する、分断候補生成部と、
前記分断候補付きセルレイアウトデータに基づいて、複数のセルを含むフルチップのレイアウト及びフルチップにおける前記複数の分断候補の位置を示すフルチップレイアウトデータを生成し、前記フルチップレイアウトデータに示される前記複数の分断候補の中から採用する分断候補群を選択し、前記選択した分断候補群でパターンが分断されるように、前記フルチップレイアウトデータが示すレイアウトを分割し、分割結果を示す分割レイアウトデータを生成する、パターン分割部と、
を具備する
マスクレイアウト分割装置。
【請求項１０】
請求項９に記載されたマスクレイアウト分割装置であって、
更に、
前記分断候補付きセルレイアウトデータを取得し、前記複数の分断候補の各々に危険度の大きさを示すランク値を設定する、ランク生成部、
を具備し、
前記パターン分割部は、前記ランク値に基づいて、前記採用する分断候補群を選択する
マスクレイアウト分割装置。
【請求項１１】
請求項１０に記載されたマスクレイアウト分割装置であって、
前記パターン分割部は、予め準備され、重要部分の位置を示す設計インテント情報に基づいて、前記フルチップレイアウトデータにおける前記各分断候補の前記ランク値を変更し、前記変更後のランク値に基づいて、前記採用する分断候補群を選択する
マスクレイアウト分割装置。
【請求項１２】
請求項１１に記載されたマスクレイアウト分割装置であって、
前記設計インテント情報は、クリティカルパスの位置を示す情報を含んでおり、
前記パターン分割部は、前記各分断候補が前記クリティカルパスと重なる場合に、前記ランク値を増加させる
マスクレイアウト分割装置。
【請求項１３】
請求項１１又は１２に記載されたマスクレイアウト分割装置であって、
前記設計インテント情報は、トランジスタにおける拡散層の位置を示す情報を含んでおり、
前記パターン分割部は、前記各分断候補が前記拡散層と重なる場合に、前記ランク値を増加させる
マスクレイアウト分割装置。
【請求項１４】
請求項１１乃至１３のいずれかに記載されたマスクレイアウト分割装置であって、
前記パターン分割部は、前記重要部分と重なるパターンが同一のマスクに割り当てられるように、前記フルチップレイアウトデータが示すレイアウトを分割する
マスクレイアウト分割装置。
【請求項１５】
請求項１０乃至１４のいずれかに記載されたマスクレイアウト分割装置であって、
更に、
前記各分断候補が採用された場合に実際に形成されるパターン形状をシミュレーションにより計算する、プロセスシミュレーション部、
を具備し、
前記ランク生成部は、前記計算されたパターン形状に基づいて、前記各分断候補が採用された場合における製造誤差を算出し、前記製造誤差に基づいて、前記ランク値を決定する
マスクレイアウト分割装置。
【請求項１６】
複数のセルの各々のセルレイアウトを示すセルレイアウトデータと、
前記セルレイアウトを複数のマスクレイアウトに分割する際に発生するパターン分断部分の複数の候補を、複数の分断候補として示す、分断候補データと、
を具備する
セルライブラリのデータ構造。
【請求項１】
複数の種類の各々のセルのセルレイアウトを示すセルレイアウトデータを取得するステップと、
前記セルレイアウトを複数のマスクレイアウトに分割する際に発生するパターン分断部分の複数の候補を、複数の分断候補として設定し、前記複数の種類の各々のセルに対応する分断候補付きセルレイアウトデータを生成するステップと、
前記分断候補付きセルレイアウトデータに基づいて、複数のセルを含むフルチップのレイアウトを示すフルチップレイアウトデータを生成し、前記フルチップレイアウトデータに示される前記複数の分断候補の中から採用する分断候補群を選択するステップと、
前記選択した分断候補群でパターンが分断されるように、前記フルチップレイアウトデータが示すレイアウトを分割するステップと、
分割結果を示す分割レイアウトデータを生成するステップと、
を具備する
マスクレイアウト分割方法。
【請求項２】
請求項１に記載されたマスクレイアウト分割方法であって、
更に、
前記分断候補付きセルレイアウトデータを取得し、前記複数の分断候補の各々に危険度の大きさを示すランク値を設定するステップ、
を具備し、
前記分断候補群を選択するステップは、前記ランク値に基づいて、前記採用する分断候補群を選択するステップを含んでいる
マスクレイアウト分割方法。
【請求項３】
請求項２に記載されたマスクレイアウト分割方法であって、
前記分断候補群を選択するステップは、
予め準備され、重要部分の位置を示す設計インテント情報に基づいて、前記フルチップレイアウトデータにおける前記各分断候補の前記ランク値を変更するステップと、
前記変更後のランク値に基づいて、前記採用する分断候補群を選択するステップとを含んでいる
マスクレイアウト分割方法。
【請求項４】
請求項３に記載されたマスクレイアウト分割方法であって、
前記設計インテント情報は、クリティカルパスの位置を示す情報を含んでおり、
前記ランク値を変更するステップは、前記各分断候補が前記クリティカルパスと重なる場合に、前記ランク値を増加させるステップを含んでいる
マスクレイアウト分割方法。
【請求項５】
請求項３又は４に記載されたマスクレイアウト分割方法であって、
前記設計インテント情報は、トランジスタにおける拡散層の位置を示す情報を含んでおり、
前記ランク値を変更するステップは、前記各分断候補が前記拡散層と重なる場合に、前記ランク値を増加させるステップを含んでいる
マスクレイアウト分割方法。
【請求項６】
請求項３乃至５のいずれかに記載されたマスクレイアウト分割方法であって、
前記分割するステップは、前記重要部分と重なるパターンが同一のマスクに割り当てられるように、前記フルチップレイアウトデータが示すレイアウトを分割するステップを含んでいる
マスクレイアウト分割方法。
【請求項７】
請求項２乃至６のいずれかに記載されたマスクレイアウト分割方法であって、
更に、
前記各分断候補が採用された場合に実際に形成されるパターン形状をシミュレーションにより計算するステップ、
を具備し、
前記ランク値を設定するステップは、前記計算されたパターン形状に基づいて、前記各分断候補が採用された場合における製造誤差を算出し、前記製造誤差に基づいて、前記ランク値を決定するステップを含んでいる
マスクレイアウト分割方法。
【請求項８】
請求項１乃至７のいずれかに記載されたマスクレイアウト分割方法をコンピュータにより実現するための、マスクレイアウト分割プログラム。
【請求項９】
複数の種類の各々のセルのセルレイアウトを示すセルレイアウトデータを取得し、前記セルレイアウトを複数のマスクレイアウトに分割する際に発生するパターン分断部分の複数の候補を、複数の分断候補として設定し、前記複数の種類の各々のセルに対応する分断候補付きセルレイアウトデータを生成する、分断候補生成部と、
前記分断候補付きセルレイアウトデータに基づいて、複数のセルを含むフルチップのレイアウト及びフルチップにおける前記複数の分断候補の位置を示すフルチップレイアウトデータを生成し、前記フルチップレイアウトデータに示される前記複数の分断候補の中から採用する分断候補群を選択し、前記選択した分断候補群でパターンが分断されるように、前記フルチップレイアウトデータが示すレイアウトを分割し、分割結果を示す分割レイアウトデータを生成する、パターン分割部と、
を具備する
マスクレイアウト分割装置。
【請求項１０】
請求項９に記載されたマスクレイアウト分割装置であって、
更に、
前記分断候補付きセルレイアウトデータを取得し、前記複数の分断候補の各々に危険度の大きさを示すランク値を設定する、ランク生成部、
を具備し、
前記パターン分割部は、前記ランク値に基づいて、前記採用する分断候補群を選択する
マスクレイアウト分割装置。
【請求項１１】
請求項１０に記載されたマスクレイアウト分割装置であって、
前記パターン分割部は、予め準備され、重要部分の位置を示す設計インテント情報に基づいて、前記フルチップレイアウトデータにおける前記各分断候補の前記ランク値を変更し、前記変更後のランク値に基づいて、前記採用する分断候補群を選択する
マスクレイアウト分割装置。
【請求項１２】
請求項１１に記載されたマスクレイアウト分割装置であって、
前記設計インテント情報は、クリティカルパスの位置を示す情報を含んでおり、
前記パターン分割部は、前記各分断候補が前記クリティカルパスと重なる場合に、前記ランク値を増加させる
マスクレイアウト分割装置。
【請求項１３】
請求項１１又は１２に記載されたマスクレイアウト分割装置であって、
前記設計インテント情報は、トランジスタにおける拡散層の位置を示す情報を含んでおり、
前記パターン分割部は、前記各分断候補が前記拡散層と重なる場合に、前記ランク値を増加させる
マスクレイアウト分割装置。
【請求項１４】
請求項１１乃至１３のいずれかに記載されたマスクレイアウト分割装置であって、
前記パターン分割部は、前記重要部分と重なるパターンが同一のマスクに割り当てられるように、前記フルチップレイアウトデータが示すレイアウトを分割する
マスクレイアウト分割装置。
【請求項１５】
請求項１０乃至１４のいずれかに記載されたマスクレイアウト分割装置であって、
更に、
前記各分断候補が採用された場合に実際に形成されるパターン形状をシミュレーションにより計算する、プロセスシミュレーション部、
を具備し、
前記ランク生成部は、前記計算されたパターン形状に基づいて、前記各分断候補が採用された場合における製造誤差を算出し、前記製造誤差に基づいて、前記ランク値を決定する
マスクレイアウト分割装置。
【請求項１６】
複数のセルの各々のセルレイアウトを示すセルレイアウトデータと、
前記セルレイアウトを複数のマスクレイアウトに分割する際に発生するパターン分断部分の複数の候補を、複数の分断候補として示す、分断候補データと、
を具備する
セルライブラリのデータ構造。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８Ａ】
【図８Ｂ】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４Ａ】
【図１４Ｂ】
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１６Ａ】
【図１６Ｂ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８Ａ】
【図８Ｂ】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４Ａ】
【図１４Ｂ】
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１６Ａ】
【図１６Ｂ】
【公開番号】特開２０１３−７３１３９（Ｐ２０１３−７３１３９Ａ）
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願番号】特願２０１１−２１３７７０（Ｐ２０１１−２１３７７０）
【出願日】平成２３年９月２９日（２０１１．９．２９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願日】平成２３年９月２９日（２０１１．９．２９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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