マルチプロセッサ装置、マルチプロセッサ装置の制御方法、及びプログラム
【課題】デバッグデータの可読性を高め、デバッグにおけるユーザーの利便性を向上させること
【解決手段】マルチプロセッサ装置１００は、複数のプロセッサ１１、１２と、複数のプロセッサ１１、１２の各々に個別に接続され、各プロセッサのデバッグに必要なデバッグデータをそれぞれ記録し、出力する複数の第１メモリ１３、１４と、複数の第１のメモリ１３、１４から出力されたデバッグデータに対してマージ処理を行う出力マージ回路１５と、出力マージ回路のマージ処理内容を規定するための設定データを、記録する設定レジスタ１６と、を備える。出力マージ回路１５は、設定レジスタ１６に記録された設定データに基づいてマージ処理を行い、マージデータを生成する。
【解決手段】マルチプロセッサ装置１００は、複数のプロセッサ１１、１２と、複数のプロセッサ１１、１２の各々に個別に接続され、各プロセッサのデバッグに必要なデバッグデータをそれぞれ記録し、出力する複数の第１メモリ１３、１４と、複数の第１のメモリ１３、１４から出力されたデバッグデータに対してマージ処理を行う出力マージ回路１５と、出力マージ回路のマージ処理内容を規定するための設定データを、記録する設定レジスタ１６と、を備える。出力マージ回路１５は、設定レジスタ１６に記録された設定データに基づいてマージ処理を行い、マージデータを生成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチプロセッサ装置、マルチプロセッサ装置の制御方法、及びプログラム関するものである。
【背景技術】
【０００２】
近年の電子機器の高機能化に伴い、複数のプロセッサを内蔵する組み込みマルチプロセッサ装置が実用化されている。このような装置の開発において、デバッグにおけるユーザーの利便性を向上させることにより、開発の短期化が図られている。
【０００３】
マルチプロセッサ装置の開発では、装置内の複数のプロセッサのデバッグを同時に行う必要がある。しかし、マルチプロセッサ装置の根底部分のデバッグを行う際に、プロセッサ間通信等の高度な機能をデバッグ支援に使用できない局面がある。そのため、シングルプロセッサ装置の原始的なデバッグ手法として有効であるキャラクタレベルのメッセージ出力を、マルチプロセッサ装置でも使用できることが求められている。
【０００４】
この場合、マルチプロセッサ装置においてキャラクタレベルのメッセージを出力する情報ソースは、装置内のプロセッサの数だけ存在することとなる。ここで、マルチプロセッサ装置にプロセッサ数と同数だけメッセージ出力端子を設けることとすると、チップの端子数が増大することとなり、コストの増加に繋がる。
【０００５】
特許文献１には、複数のプロセッサからそれぞれキャラクタメッセージを出力する際に、１つの出力端子を兼用するマルチプロセッサ装置に関する技術が開示されている。これによれば、デバッグを行いたいプロセッサが選択されると、ＣＰＵ選択端子１ａから入力された情報により、選択接続手段１ｂが選択されたプロセッサに対応するデバッグＩ／Ｆを選択し、これをデバッグ端子５６に接続する。したがって、マルチプロセッサ装置において、選択されたプロセッサから出力されたデータを、１つのデバッグ端子から出力することができる。
【０００６】
特許文献２には、複数プロセッサの協調デバッグ回路を備えるコンピュータシステム及びデバッグ回路に関する技術が開示されている。これによれば、複数のプロセッサから出力されるトレースデータについて、どのプロセッサからのデータであるかを判別するための情報を付加して、１つのセレクタ及びＦＩＦＯ制御回路に集約する。集約されたトレースデータはマージ処理され、１つの出力端子から出力される。したがって、マルチプロセッサ装置において、複数プロセッサから出力されたデータを、１つのデバッグ端子から出力することができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−７６１９９号公報
【特許文献２】特開２００３−１６２４２６号公報
【特許文献３】特開２００７−１４１２００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１に開示された技術では、選択接続手段が選択したプロセッサに対応して、データ出力端子の接続先を次々と切り替える必要がある。ここで、デバッグメッセージ受信装置は単にメッセージを受信するものであり、メッセージの発生自体を通知とするものである。このような受信装置を用いる場合、プロセッサの切り替えのタイミングを他の端子から通知することは出来ても、特別な回路を追加しない限り受信側の装置から出力先の切り替えを制御することはできない。したがって、出力先の制御方法は、各プロセッサの出力を手動で順番にポーリングすることにより行う必要がある。また、このときポーリングを行う順序によっては、データの発生順序とデータの取り出し順序の逆転がおこる可能性がある。
したがって、出力先として選択されていないプロセッサからのデータをリアルタイムに入手することが困難であり、さらに、格納されたデータの順番が保障されないという問題がある。
【０００９】
また、特許文献２に開示された技術によると、マルチプロセッサから出力されたトレースデータについて、セレクタ及びＦＩＦＯ制御回路に集約されて出力されるが、出力されるデータの形式は一意に決定される。
ここで、例えば、デバッグを行う際には出力されるデータの可読性が高いことが望ましく、出力されるデータの特性に合わせてルール設定を容易に変更できるものとすることで、出力されるデータの可読性を高め、デバッグにおけるユーザーの利便性を向上させたいという要望がある。
【課題を解決するための手段】
【００１０】
本発明にかかる態様は、複数のプロセッサと、前記複数のプロセッサの各々に接続され、前記各プロセッサのデバッグに必要なデバッグデータをそれぞれ記録し、出力する複数の第１メモリと、前記複数の第１メモリから出力された前記デバッグデータに対してマージ処理を行う出力マージ回路と、前記出力マージ回路のマージ処理内容を規定するための設定データを記録する設定レジスタと、を備えたマルチプロセッサ装置において、前記出力マージ回路は、前記設定レジスタに記録された設定データに基づいて、前記マージ処理を行い、マージデータを生成することを特徴とするマルチプロセッサ装置である。
このような構成により、デバッグデータの特性に合わせて設定データを設定することで、出力されるマージデータの可読性を高めることができる。
【００１１】
本発明にかかる他の態様は、マルチプロセッサ装置の制御方法であって、複数のプロセッサから出力された、該各プロセッサのデバッグに必要なデバッグデータをそれぞれ記録し、出力する工程と、前記出力されたデバッグデータに対してマージ処理を行う工程と、前記マージ処理内容を規定する設定データを、記録する工程と、を含むことを特徴とする、マルチプロセッサ装置の制御方法である。
このような方法により、出力されるマージデータの可読性を高めることができる。
【００１２】
本発明にかかる他の態様は、マルチプロセッサの制御をコンピュータに実行させるためのプログラムであって、複数のプロセッサから出力された、該各プロセッサのデバッグに必要なデバッグデータをそれぞれ記録し、出力する工程と、前記出力されたデバッグデータに対してマージ処理を行う工程と、前記マージ処理内容を規定する設定データを、記録する工程と、をコンピュータに実行させることを特徴とするプログラムである。
このようなプログラムにより、出力されるマージデータの可読性を高めることができる。
【発明の効果】
【００１３】
マルチプロセッサ装置のデバッグにおけるユーザーの利便性を向上させ、開発の短期化を図ることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１に係るマルチプロセッサ装置の概略的なシステム構成の一例を示すブロック図である。
【図２】本発明の実施の形態１にかかる出力マージ回路の動作の一例を示すフローチャートである。
【図３】本発明の実施の形態１にかかる各プロセッサから出力されたメッセージのチェック動作の一例を示すフローチャートである。
【図４】従来のマルチプロセッサ装置のデバッグメッセージ出力回路の全体構成図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照して本発明の実施の形態について説明する。図１は、マルチプロセッサ装置の概略的なシステム構成の一例を示すブロック図である。
本実施の形態においては、２個のプロセッサ１１、１２を内蔵するマルチプロセッサ装置１００について説明する。なお、マルチプロセッサ装置１００に内蔵されるプロセッサの数は３個以上でもよく、任意でよい。また、メモリとして、例えば、ＦＩＦＯ(First In First Out)メモリを使用する。以下ではＦＩＦＯメモリを「ＦＩＦＯ」と呼ぶこととする。
【００１６】
マルチプロセッサ装置１００は、プロセッサ１１と、プロセッサ１２と、プロセッサ１１から出力されたデバックデータを格納するＦＩＦＯ（第１メモリ）１３と、プロセッサ１２から出力されたデバックデータを格納するＦＩＦＯ（第１メモリ）１４と、ＦＩＦＯ１３とＦＩＦＯ１４から出力されたデバックデータに基づいて、これらデバックデータに対してマージ処理を行い、マージデータを生成する出力マージ回路１５と、出力マージ回路１５のマージ処理内容を規定する設定データを記録する設定レジスタ１６と、を備える。
また、マルチプロセッサ装置１００は、出力マージ回路１５から出力されたマージデータを格納するＦＩＦＯ（第２メモリ）１７と、データ出力端子１８と、を備える。
【００１７】
プロセッサ１１及びプロセッサ１２は、制御プログラムに基づいてシステム内の各種処理を実行する中央制御装置であり、典型的にはＣＰＵである。また、プロセッサ１１及びプロセッサ１２から出力されるデバックデータは、これらプロセッサ１１及びプロセッサ１２のデバッグに用いるためのデータであり、例えば、キャラクタメッセージであるものとする。なお、デバックデータは、キャラクタメッセージに限らずに、プロセッサ１１及びプロセッサ１２のデバッグに用いることができる任意のデータでよい。
【００１８】
ＦＩＦＯ１３及びＦＩＦＯ１４は、プロセッサ１１及びプロセッサ１２にそれぞれ個別に接続され、プロセッサ１１及びプロセッサ１２から出力されたキャラクタメッセージをそれぞれ記録し、出力マージ回路１５に対して出力する。
【００１９】
出力マージ回路１５は、設定レジスタ１６に設定された設定データに基づいて、各ＦＩＦＯ１３、１４から出力されたキャラクタメッセージに対してマージ処理（併合処理）を行い、これらキャラクタメッセージを併合したマージデータ（併合データ）を生成する。
出力マージ回路１５は、ＦＩＦＯ１３及びＦＩＦＯ１４から出力されたキャラクタメッセージをマージ処理する際に、例えば、併合された後のキャラクラメッセージから出力元プロセッサ１１、１２の特定をするためのプロセッサ識別子をキャラクタメッセージ中に挿入する機能を備える。
設定レジスタ１６は、出力マージ回路１５のマージ処理内容を規定するための設定データを、記録している。
【００２０】
ここで、出力マージ回路１５において単純に１キャラクタ毎にプロセッサ識別子を挿入した場合、キャラクタメッセージの可読性が大きく損なわれることとなる。そこで、設定レジスタ１６には、以下のレジスタ群が定義され、その定義内容が設定データとして記録される。
OutMaskReg：プロセッサ１１及びＦＩＦＯ１３のキャラクラメッセージを、出力マージ回路１５を介してＦＩＦＯ１７に出力する又は出力しない。及び、プロセッサ１２及びＦＩＦＯ１４のキャラクタメッセージを、出力マージ回路１５を介してＦＩＦＯ１７に出力する又は出力しない。
PrefixEnableReg：プロセッサ識別子挿入モード：キャラクタメッセージにプロセッサ識別子を１バイト毎に挿入する、プロセッサ識別子を出力ソース（出力プロセッサ）の切替わり時のみ挿入する、又は、プロセッサ識別子を挿入しない。また、プロセッサ１１からのキャラクタメッセージに対してプロセッサ識別子を使用する（有効）又は使用しない（無効）。及び、プロセッサ１２からのキャラクタメッセージに対してプロセッサ識別子を使用する（有効）又は使用しない（無効）。
OutPrefixReg1：プロセッサ１１からのキャラクタメッセージに対するプロセッサ識別子キャラクタ値。
OutPrefixReg2：プロセッサ１２からのキャラクタメッセージに対するプロセッサ識別子キャラクタ値。
なお、プロセッサ識別子キャラクタ値は、識別子を表すものとして定めた特定のアスキーコードとする。
【００２１】
ＦＩＦＯ１７は、出力マージ回路１５により出力されたキャラクタメッセージを記録する。ＦＩＦＯ１７に記録されたキャラクタメッセージは、データ出力端子１８から出力される。
【００２２】
ここで、マルチプロセッサ装置１００の動作について詳細に説明する。図２は、出力マージ回路の動作の一例を示すフローチャートであり、図３は、各プロセッサのメッセージチェックの動作の一例を示すフローチャートである。
出力マージ回路１５は、設定レジスタ１６の設定データに従い、入力クロック毎に、図２に示す概略的な手順でキャラクタメッセージのマージ処理を行う。
【００２３】
出力マージ回路１５は、キャラクタメッセージのマージ処理を開始する（ステップＳ１０）。なお、マージ処理の開始タイミングは、例えば、出力マージ回路１５へのクロック入力のタイミングとする。
次に、出力マージ回路１５はプロセッサ１１からのキャラクタメッセージを確認する（ステップＳ１１）。
その後、出力マージ回路１５はプロセッサ１２からのキャラクタメッセージを確認する（ステップＳ１２）。
そして、出力マージ回路１５は、プロセッサ１１及びプロセッサ１２からのキャラクタメッセージに基づいてマージ処理を行い、マージデータを生成すると、このマージ処理を終了する（ステップＳ１３）。
【００２４】
ここで、上記プロセッサ１１のキャラクタメッセージの確認（ステップＳ１１）とプロセッサ１２のキャラクタメッセージの確認（ステップＳ１２）は、例えば、図３に示す手順により行われる。
【００２５】
出力マージ回路１５は、マージ処理を開始すると（ステップＳ２０）、まず、対象プロセッサ１１、１２のＦＩＦＯ１３、１４にキャラクタメッセージが存在するか否かを確認する（ステップＳ２１）。例えば、対象プロセッサがプロセッサ１１となる場合は、出力マージ回路１５は、ＦＩＦＯ１３を確認し、対象プロセッサがプロセッサ１２となる場合は、出力マージ回路１５は、ＦＩＦＯ１４を確認する。
【００２６】
次に、出力マージ回路１５は、ＦＩＦＯ１３、１４にキャラクタメッセージが存在すると判断した場合（ステップＳ２１のＹＥＳ）、対象プロセッサ１１、１２からのキャラクタメッセージ出力が設定レジスタ１６に記録されたOutMaskRegによって許可されているか否かを確認する（ステップＳ２２）。
【００２７】
その後、出力マージ回路１５は、対象プロセッサ１１、１２からのキャラクタメッセージ出力が設定レジスタ１６のOutMaskRegによって許可されていると判断した場合（ステップＳ２２のＹＥＳ）、現在キャラクタメッセージをチェックしているプロセッサ１１、１２と、この直前にキャラクタメッセージを出力したプロセッサ１１、１２と、が同一であり、同一のプロセッサ１１、１２から連続してキャラクタメッセージが出力されているか否かを判定する（ステップＳ２３）。
【００２８】
さらに、出力マージ回路１５は、現在メッセージをチェックしているプロセッサ１１、１２と、この直前にキャラクタメッセージを出力したプロセッサ１１、１２と、が同一であり、同一プロセッサ１１、１２の連続出力と判定した場合に（ステップＳ２３のＹＥＳ）、設定レジスタ１６のPrefixEnableRegに記録されたプロセッサ識別子挿入モードの設定を確認し、その設定がマージ後のキャラクタメッセージに対して「プロセッサ識別子を１バイト毎に挿入する」に設定されているか否かを判断する（ステップＳ２４）。
【００２９】
そして、出力マージ回路１５は、設定レジスタ１６のPrefixEnableRegの設定に基づいて、「プロセッサ識別子を１バイト毎に挿入する」に設定されていると判断した場合（ステップＳ２４のＹＥＳ）、プロセッサ毎のプロセッサ識別子が有効又は無効であるかを判定する（ステップＳ２５）。例えば、対象プロセッサがプロセッサ１１である場合は、出力マージ回路１５は、プロセッサ１１からのキャラクタメッセージに対するプロセッサ識別子が有効又は無効であるかを判定する。同様に、対象プロセッサがプロセッサ１２である場合は、出力マージ回路１５は、プロセッサ１２からのキャラクタメッセージに対するプロセッサ識別子が有効又は無効であるかを判定する。
【００３０】
出力マージ回路１５は、設定レジスタ１６のPrefixEnableRegの設定に基づいて、プロセッサ毎のプロセッサ識別子が有効であると判定した場合（ステップＳ２５のＹＥＳ）、マージ後のキャラクタメッセージに対してプロセッサ識別子を、１バイト毎に又は出力プロセッサの切替り時に挿入する（ステップＳ２６）。
ここで、対象プロセッサがプロセッサ１１の場合、出力マージ回路１５は、設定レジスタ１６に設定されたOutPrefixReg1のプロセッサ識別子キャラクタ値をＦＩＦＯ１７に対して出力する。同様に、対象プロセッサがプロセッサ１２の場合、出力マージ回路１５は、設定レジスタ１６に設定されたOutPrefixReg2のプロセッサ識別子キャラクタ値をＦＩＦＯ１７に対して出力する。
なお、出力マージ回路１５は、キャラクタメッセージに対してプロセッサ識別子を、１バイト毎に挿入しているが、これに限らず、例えば、２バイト毎に挿入してもよく、所定の容量毎に挿入してもよい。
【００３１】
その後、出力マージ回路１５は、ＦＩＦＯ１３、１４から先頭の１キャラクタを読出して、ＦＩＦＯ１７のマージ後のキャラクタメッセージに出力し（ステップＳ２７）、本処理を終了する（ステップＳ３０）。例えば、対象プロセッサがプロセッサ１１である場合、出力マージ回路１５は、ＦＩＦＯ１３の先頭の１キャラクタをＦＩＦＯ１７に対して出力する。同様に、対象プロセッサがプロセッサ１２である場合、出力マージ回路１５は、ＦＩＦＯ１４の先頭の１キャラクタをＦＩＦＯ１７に対して出力する。
【００３２】
なお、上記（ステップＳ２１）において、出力マージ回路１５は、ＦＩＦＯ１３、１４にキャラクタメッセージが存在しないと判断した場合（ステップＳ２１のＮＯ）、本処理を終了する（ステップＳ３０）。
【００３３】
また、上記（ステップＳ２２）において、出力マージ回路１５は、対象プロセッサ１１、１２からのキャラクタメッセージ出力が設定レジスタ１６のOutMaskRegによって許可されていないと判断した場合（ステップＳ２２のＮＯ）、対象プロセッサ１１、１２に対応するＦＩＦＯ１３、１４のデータをフラッシュ（クリア）し（ステップＳ２８）、本処理を終了する（ステップＳ３０）。例えば、対象プロセッサがプロセッサ１１である場合は、出力マージ回路１５は、ＦＩＦＯ１３の全データをフラッシュする。同様に、対象プロセッサがプロセッサ１２である場合は、出力マージ回路１５は、ＦＩＦＯ１４の全データをフラッシュする。
【００３４】
さらに、上記（ステップＳ２３）において、出力マージ回路１５は、現在メッセージをチェックしているプロセッサ１１、１２と、この直前にキャラクタメッセージを出力したプロセッサ１１、１２と、が異なると判定した場合に（ステップＳ２３のＮＯ）、設定レジスタ１６に設定されたPrefixEnableRegのプロセッサ識別子挿入モードを判定し、「プロセッサ識別子を出力ソースの切替わり時のみ挿入する」に設定されているか否かを判定する（ステップＳ２９）。
出力マージ回路１５は、PrefixEnableRegに「プロセッサ識別子を出力ソースの切り替わり時のみ挿入する」と設定されていると判断した場合（ステップＳ２９のＹＥＳ）、上記（ステップＳ２５）の処理に移行する。一方、出力マージ回路１５は、PrefixEnableRegに「プロセッサ識別子を出力ソースの切り替わり時のみ挿入する」以外が設定されていると判断した場合（ステップＳ２９のＮＯ）、上記（ステップＳ２７）の処理に移行する。
【００３５】
さらにまた、上記（ステップＳ２４）において、出力マージ回路１５は、設定レジスタ１６のPrefixEnableRegに、「プロセッサ識別子を１バイト毎に挿入する」以外が設定されていると判断した場合（ステップＳ２４のＮＯ）、上記（ステップＳ２７）の処理に移行する。
【００３６】
なお、上記（ステップＳ２５）において、出力マージ回路１５は、プロセッサ毎のプロセッサ識別子が無効であると判定した場合（ステップＳ２５のＮＯ）、上記（ステップＳ２７）の処理に移行する。
【００３７】
このように単一のマルチプロセッサ装置１００に複数のプロセッサ１１、１２が内蔵され、且つ複数のプロセッサ１１、１２からデバッグメッセージが不規則に出力される場合でも、本実施形態に係る出力マージ回路１５によりマージ処理を行い、そのデバッグメッセージをマルチプロセッサ装置１００の外部に出力することで、単一のキャラクタ文字端末やホストＰＣ等に全てのデバックメッセージを出力することができる。したがって、デバッグメッセージ解析のための治具等を作成する必要がなくなり、メッセージ出力によるデバッグを実施するための準備に要する時間とコストが削減できる。
【００３８】
なお、出力マージ回路１５は、例えば、シリアル通信コントローラとしての機能を有しており、マルチプロセッサ装置１００とホストＰＣや端末等の表示装置とをシリアルケーブル等で接続してもよい。これにより、表示装置に複数のプロセッサ１１、１２のデバッグデータを表示することができ、効率的なデバックが可能となる。
設定レジスタ１６によって、出力メッセージの特性に合わせたルール設定を行うことで、出力マージ回路１５で生成されるデバッグメッセージの可読性を高めることができ、デバッグメッセージのログ解析のコスト軽減を図ることができる。
すなわち、マルチプロセッサ装置１００のデバッグにおけるユーザーの利便性を向上させ、開発の短期化を図ることができる。
【００３９】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態において、メモリとしてはＦＩＦＯが適用されているが、これに限らず、例えば、ＬＩＦＯ(Last In First Out)やランダムアクセスで制御されるメモリを用いることもできる。
【００４０】
また、図２及び３に示した制御処理は、マイクロプロセッサ等のコンピュータに１又は複数のプログラムを実行させることによって実現してもよい。このプログラムは、様々な種類の記憶媒体に格納することが可能であり、また、通信媒体を介して伝達されることが可能である。ここで、記憶媒体には、例えば、フレキシブルディスク、ハードディスク、磁気ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＤＶＤ、ＲＯＭカートリッジ、バッテリバックアップ付きＲＡＭメモリカートリッジ、フラッシュメモリカートリッジ、不揮発性ＲＡＭカートリッジ等が含まれる。また、通信媒体には、電話回線等の有線通信媒体、マイクロ波回線等の無線通信媒体等が含まれ、インターネットも含まれる。
【符号の説明】
【００４１】
１１ プロセッサ
１２ プロセッサ
１３ ＦＩＦＯ
１４ ＦＩＦＯ
１５ 出力マージ回路
１６ 設定レジスタ
１７ ＦＩＦＯ
１８ データ出力端子
１００ マルチプロセッサ装置
【技術分野】
【０００１】
本発明は、マルチプロセッサ装置、マルチプロセッサ装置の制御方法、及びプログラム関するものである。
【背景技術】
【０００２】
近年の電子機器の高機能化に伴い、複数のプロセッサを内蔵する組み込みマルチプロセッサ装置が実用化されている。このような装置の開発において、デバッグにおけるユーザーの利便性を向上させることにより、開発の短期化が図られている。
【０００３】
マルチプロセッサ装置の開発では、装置内の複数のプロセッサのデバッグを同時に行う必要がある。しかし、マルチプロセッサ装置の根底部分のデバッグを行う際に、プロセッサ間通信等の高度な機能をデバッグ支援に使用できない局面がある。そのため、シングルプロセッサ装置の原始的なデバッグ手法として有効であるキャラクタレベルのメッセージ出力を、マルチプロセッサ装置でも使用できることが求められている。
【０００４】
この場合、マルチプロセッサ装置においてキャラクタレベルのメッセージを出力する情報ソースは、装置内のプロセッサの数だけ存在することとなる。ここで、マルチプロセッサ装置にプロセッサ数と同数だけメッセージ出力端子を設けることとすると、チップの端子数が増大することとなり、コストの増加に繋がる。
【０００５】
特許文献１には、複数のプロセッサからそれぞれキャラクタメッセージを出力する際に、１つの出力端子を兼用するマルチプロセッサ装置に関する技術が開示されている。これによれば、デバッグを行いたいプロセッサが選択されると、ＣＰＵ選択端子１ａから入力された情報により、選択接続手段１ｂが選択されたプロセッサに対応するデバッグＩ／Ｆを選択し、これをデバッグ端子５６に接続する。したがって、マルチプロセッサ装置において、選択されたプロセッサから出力されたデータを、１つのデバッグ端子から出力することができる。
【０００６】
特許文献２には、複数プロセッサの協調デバッグ回路を備えるコンピュータシステム及びデバッグ回路に関する技術が開示されている。これによれば、複数のプロセッサから出力されるトレースデータについて、どのプロセッサからのデータであるかを判別するための情報を付加して、１つのセレクタ及びＦＩＦＯ制御回路に集約する。集約されたトレースデータはマージ処理され、１つの出力端子から出力される。したがって、マルチプロセッサ装置において、複数プロセッサから出力されたデータを、１つのデバッグ端子から出力することができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−７６１９９号公報
【特許文献２】特開２００３−１６２４２６号公報
【特許文献３】特開２００７−１４１２００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１に開示された技術では、選択接続手段が選択したプロセッサに対応して、データ出力端子の接続先を次々と切り替える必要がある。ここで、デバッグメッセージ受信装置は単にメッセージを受信するものであり、メッセージの発生自体を通知とするものである。このような受信装置を用いる場合、プロセッサの切り替えのタイミングを他の端子から通知することは出来ても、特別な回路を追加しない限り受信側の装置から出力先の切り替えを制御することはできない。したがって、出力先の制御方法は、各プロセッサの出力を手動で順番にポーリングすることにより行う必要がある。また、このときポーリングを行う順序によっては、データの発生順序とデータの取り出し順序の逆転がおこる可能性がある。
したがって、出力先として選択されていないプロセッサからのデータをリアルタイムに入手することが困難であり、さらに、格納されたデータの順番が保障されないという問題がある。
【０００９】
また、特許文献２に開示された技術によると、マルチプロセッサから出力されたトレースデータについて、セレクタ及びＦＩＦＯ制御回路に集約されて出力されるが、出力されるデータの形式は一意に決定される。
ここで、例えば、デバッグを行う際には出力されるデータの可読性が高いことが望ましく、出力されるデータの特性に合わせてルール設定を容易に変更できるものとすることで、出力されるデータの可読性を高め、デバッグにおけるユーザーの利便性を向上させたいという要望がある。
【課題を解決するための手段】
【００１０】
本発明にかかる態様は、複数のプロセッサと、前記複数のプロセッサの各々に接続され、前記各プロセッサのデバッグに必要なデバッグデータをそれぞれ記録し、出力する複数の第１メモリと、前記複数の第１メモリから出力された前記デバッグデータに対してマージ処理を行う出力マージ回路と、前記出力マージ回路のマージ処理内容を規定するための設定データを記録する設定レジスタと、を備えたマルチプロセッサ装置において、前記出力マージ回路は、前記設定レジスタに記録された設定データに基づいて、前記マージ処理を行い、マージデータを生成することを特徴とするマルチプロセッサ装置である。
このような構成により、デバッグデータの特性に合わせて設定データを設定することで、出力されるマージデータの可読性を高めることができる。
【００１１】
本発明にかかる他の態様は、マルチプロセッサ装置の制御方法であって、複数のプロセッサから出力された、該各プロセッサのデバッグに必要なデバッグデータをそれぞれ記録し、出力する工程と、前記出力されたデバッグデータに対してマージ処理を行う工程と、前記マージ処理内容を規定する設定データを、記録する工程と、を含むことを特徴とする、マルチプロセッサ装置の制御方法である。
このような方法により、出力されるマージデータの可読性を高めることができる。
【００１２】
本発明にかかる他の態様は、マルチプロセッサの制御をコンピュータに実行させるためのプログラムであって、複数のプロセッサから出力された、該各プロセッサのデバッグに必要なデバッグデータをそれぞれ記録し、出力する工程と、前記出力されたデバッグデータに対してマージ処理を行う工程と、前記マージ処理内容を規定する設定データを、記録する工程と、をコンピュータに実行させることを特徴とするプログラムである。
このようなプログラムにより、出力されるマージデータの可読性を高めることができる。
【発明の効果】
【００１３】
マルチプロセッサ装置のデバッグにおけるユーザーの利便性を向上させ、開発の短期化を図ることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１に係るマルチプロセッサ装置の概略的なシステム構成の一例を示すブロック図である。
【図２】本発明の実施の形態１にかかる出力マージ回路の動作の一例を示すフローチャートである。
【図３】本発明の実施の形態１にかかる各プロセッサから出力されたメッセージのチェック動作の一例を示すフローチャートである。
【図４】従来のマルチプロセッサ装置のデバッグメッセージ出力回路の全体構成図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照して本発明の実施の形態について説明する。図１は、マルチプロセッサ装置の概略的なシステム構成の一例を示すブロック図である。
本実施の形態においては、２個のプロセッサ１１、１２を内蔵するマルチプロセッサ装置１００について説明する。なお、マルチプロセッサ装置１００に内蔵されるプロセッサの数は３個以上でもよく、任意でよい。また、メモリとして、例えば、ＦＩＦＯ(First In First Out)メモリを使用する。以下ではＦＩＦＯメモリを「ＦＩＦＯ」と呼ぶこととする。
【００１６】
マルチプロセッサ装置１００は、プロセッサ１１と、プロセッサ１２と、プロセッサ１１から出力されたデバックデータを格納するＦＩＦＯ（第１メモリ）１３と、プロセッサ１２から出力されたデバックデータを格納するＦＩＦＯ（第１メモリ）１４と、ＦＩＦＯ１３とＦＩＦＯ１４から出力されたデバックデータに基づいて、これらデバックデータに対してマージ処理を行い、マージデータを生成する出力マージ回路１５と、出力マージ回路１５のマージ処理内容を規定する設定データを記録する設定レジスタ１６と、を備える。
また、マルチプロセッサ装置１００は、出力マージ回路１５から出力されたマージデータを格納するＦＩＦＯ（第２メモリ）１７と、データ出力端子１８と、を備える。
【００１７】
プロセッサ１１及びプロセッサ１２は、制御プログラムに基づいてシステム内の各種処理を実行する中央制御装置であり、典型的にはＣＰＵである。また、プロセッサ１１及びプロセッサ１２から出力されるデバックデータは、これらプロセッサ１１及びプロセッサ１２のデバッグに用いるためのデータであり、例えば、キャラクタメッセージであるものとする。なお、デバックデータは、キャラクタメッセージに限らずに、プロセッサ１１及びプロセッサ１２のデバッグに用いることができる任意のデータでよい。
【００１８】
ＦＩＦＯ１３及びＦＩＦＯ１４は、プロセッサ１１及びプロセッサ１２にそれぞれ個別に接続され、プロセッサ１１及びプロセッサ１２から出力されたキャラクタメッセージをそれぞれ記録し、出力マージ回路１５に対して出力する。
【００１９】
出力マージ回路１５は、設定レジスタ１６に設定された設定データに基づいて、各ＦＩＦＯ１３、１４から出力されたキャラクタメッセージに対してマージ処理（併合処理）を行い、これらキャラクタメッセージを併合したマージデータ（併合データ）を生成する。
出力マージ回路１５は、ＦＩＦＯ１３及びＦＩＦＯ１４から出力されたキャラクタメッセージをマージ処理する際に、例えば、併合された後のキャラクラメッセージから出力元プロセッサ１１、１２の特定をするためのプロセッサ識別子をキャラクタメッセージ中に挿入する機能を備える。
設定レジスタ１６は、出力マージ回路１５のマージ処理内容を規定するための設定データを、記録している。
【００２０】
ここで、出力マージ回路１５において単純に１キャラクタ毎にプロセッサ識別子を挿入した場合、キャラクタメッセージの可読性が大きく損なわれることとなる。そこで、設定レジスタ１６には、以下のレジスタ群が定義され、その定義内容が設定データとして記録される。
OutMaskReg：プロセッサ１１及びＦＩＦＯ１３のキャラクラメッセージを、出力マージ回路１５を介してＦＩＦＯ１７に出力する又は出力しない。及び、プロセッサ１２及びＦＩＦＯ１４のキャラクタメッセージを、出力マージ回路１５を介してＦＩＦＯ１７に出力する又は出力しない。
PrefixEnableReg：プロセッサ識別子挿入モード：キャラクタメッセージにプロセッサ識別子を１バイト毎に挿入する、プロセッサ識別子を出力ソース（出力プロセッサ）の切替わり時のみ挿入する、又は、プロセッサ識別子を挿入しない。また、プロセッサ１１からのキャラクタメッセージに対してプロセッサ識別子を使用する（有効）又は使用しない（無効）。及び、プロセッサ１２からのキャラクタメッセージに対してプロセッサ識別子を使用する（有効）又は使用しない（無効）。
OutPrefixReg1：プロセッサ１１からのキャラクタメッセージに対するプロセッサ識別子キャラクタ値。
OutPrefixReg2：プロセッサ１２からのキャラクタメッセージに対するプロセッサ識別子キャラクタ値。
なお、プロセッサ識別子キャラクタ値は、識別子を表すものとして定めた特定のアスキーコードとする。
【００２１】
ＦＩＦＯ１７は、出力マージ回路１５により出力されたキャラクタメッセージを記録する。ＦＩＦＯ１７に記録されたキャラクタメッセージは、データ出力端子１８から出力される。
【００２２】
ここで、マルチプロセッサ装置１００の動作について詳細に説明する。図２は、出力マージ回路の動作の一例を示すフローチャートであり、図３は、各プロセッサのメッセージチェックの動作の一例を示すフローチャートである。
出力マージ回路１５は、設定レジスタ１６の設定データに従い、入力クロック毎に、図２に示す概略的な手順でキャラクタメッセージのマージ処理を行う。
【００２３】
出力マージ回路１５は、キャラクタメッセージのマージ処理を開始する（ステップＳ１０）。なお、マージ処理の開始タイミングは、例えば、出力マージ回路１５へのクロック入力のタイミングとする。
次に、出力マージ回路１５はプロセッサ１１からのキャラクタメッセージを確認する（ステップＳ１１）。
その後、出力マージ回路１５はプロセッサ１２からのキャラクタメッセージを確認する（ステップＳ１２）。
そして、出力マージ回路１５は、プロセッサ１１及びプロセッサ１２からのキャラクタメッセージに基づいてマージ処理を行い、マージデータを生成すると、このマージ処理を終了する（ステップＳ１３）。
【００２４】
ここで、上記プロセッサ１１のキャラクタメッセージの確認（ステップＳ１１）とプロセッサ１２のキャラクタメッセージの確認（ステップＳ１２）は、例えば、図３に示す手順により行われる。
【００２５】
出力マージ回路１５は、マージ処理を開始すると（ステップＳ２０）、まず、対象プロセッサ１１、１２のＦＩＦＯ１３、１４にキャラクタメッセージが存在するか否かを確認する（ステップＳ２１）。例えば、対象プロセッサがプロセッサ１１となる場合は、出力マージ回路１５は、ＦＩＦＯ１３を確認し、対象プロセッサがプロセッサ１２となる場合は、出力マージ回路１５は、ＦＩＦＯ１４を確認する。
【００２６】
次に、出力マージ回路１５は、ＦＩＦＯ１３、１４にキャラクタメッセージが存在すると判断した場合（ステップＳ２１のＹＥＳ）、対象プロセッサ１１、１２からのキャラクタメッセージ出力が設定レジスタ１６に記録されたOutMaskRegによって許可されているか否かを確認する（ステップＳ２２）。
【００２７】
その後、出力マージ回路１５は、対象プロセッサ１１、１２からのキャラクタメッセージ出力が設定レジスタ１６のOutMaskRegによって許可されていると判断した場合（ステップＳ２２のＹＥＳ）、現在キャラクタメッセージをチェックしているプロセッサ１１、１２と、この直前にキャラクタメッセージを出力したプロセッサ１１、１２と、が同一であり、同一のプロセッサ１１、１２から連続してキャラクタメッセージが出力されているか否かを判定する（ステップＳ２３）。
【００２８】
さらに、出力マージ回路１５は、現在メッセージをチェックしているプロセッサ１１、１２と、この直前にキャラクタメッセージを出力したプロセッサ１１、１２と、が同一であり、同一プロセッサ１１、１２の連続出力と判定した場合に（ステップＳ２３のＹＥＳ）、設定レジスタ１６のPrefixEnableRegに記録されたプロセッサ識別子挿入モードの設定を確認し、その設定がマージ後のキャラクタメッセージに対して「プロセッサ識別子を１バイト毎に挿入する」に設定されているか否かを判断する（ステップＳ２４）。
【００２９】
そして、出力マージ回路１５は、設定レジスタ１６のPrefixEnableRegの設定に基づいて、「プロセッサ識別子を１バイト毎に挿入する」に設定されていると判断した場合（ステップＳ２４のＹＥＳ）、プロセッサ毎のプロセッサ識別子が有効又は無効であるかを判定する（ステップＳ２５）。例えば、対象プロセッサがプロセッサ１１である場合は、出力マージ回路１５は、プロセッサ１１からのキャラクタメッセージに対するプロセッサ識別子が有効又は無効であるかを判定する。同様に、対象プロセッサがプロセッサ１２である場合は、出力マージ回路１５は、プロセッサ１２からのキャラクタメッセージに対するプロセッサ識別子が有効又は無効であるかを判定する。
【００３０】
出力マージ回路１５は、設定レジスタ１６のPrefixEnableRegの設定に基づいて、プロセッサ毎のプロセッサ識別子が有効であると判定した場合（ステップＳ２５のＹＥＳ）、マージ後のキャラクタメッセージに対してプロセッサ識別子を、１バイト毎に又は出力プロセッサの切替り時に挿入する（ステップＳ２６）。
ここで、対象プロセッサがプロセッサ１１の場合、出力マージ回路１５は、設定レジスタ１６に設定されたOutPrefixReg1のプロセッサ識別子キャラクタ値をＦＩＦＯ１７に対して出力する。同様に、対象プロセッサがプロセッサ１２の場合、出力マージ回路１５は、設定レジスタ１６に設定されたOutPrefixReg2のプロセッサ識別子キャラクタ値をＦＩＦＯ１７に対して出力する。
なお、出力マージ回路１５は、キャラクタメッセージに対してプロセッサ識別子を、１バイト毎に挿入しているが、これに限らず、例えば、２バイト毎に挿入してもよく、所定の容量毎に挿入してもよい。
【００３１】
その後、出力マージ回路１５は、ＦＩＦＯ１３、１４から先頭の１キャラクタを読出して、ＦＩＦＯ１７のマージ後のキャラクタメッセージに出力し（ステップＳ２７）、本処理を終了する（ステップＳ３０）。例えば、対象プロセッサがプロセッサ１１である場合、出力マージ回路１５は、ＦＩＦＯ１３の先頭の１キャラクタをＦＩＦＯ１７に対して出力する。同様に、対象プロセッサがプロセッサ１２である場合、出力マージ回路１５は、ＦＩＦＯ１４の先頭の１キャラクタをＦＩＦＯ１７に対して出力する。
【００３２】
なお、上記（ステップＳ２１）において、出力マージ回路１５は、ＦＩＦＯ１３、１４にキャラクタメッセージが存在しないと判断した場合（ステップＳ２１のＮＯ）、本処理を終了する（ステップＳ３０）。
【００３３】
また、上記（ステップＳ２２）において、出力マージ回路１５は、対象プロセッサ１１、１２からのキャラクタメッセージ出力が設定レジスタ１６のOutMaskRegによって許可されていないと判断した場合（ステップＳ２２のＮＯ）、対象プロセッサ１１、１２に対応するＦＩＦＯ１３、１４のデータをフラッシュ（クリア）し（ステップＳ２８）、本処理を終了する（ステップＳ３０）。例えば、対象プロセッサがプロセッサ１１である場合は、出力マージ回路１５は、ＦＩＦＯ１３の全データをフラッシュする。同様に、対象プロセッサがプロセッサ１２である場合は、出力マージ回路１５は、ＦＩＦＯ１４の全データをフラッシュする。
【００３４】
さらに、上記（ステップＳ２３）において、出力マージ回路１５は、現在メッセージをチェックしているプロセッサ１１、１２と、この直前にキャラクタメッセージを出力したプロセッサ１１、１２と、が異なると判定した場合に（ステップＳ２３のＮＯ）、設定レジスタ１６に設定されたPrefixEnableRegのプロセッサ識別子挿入モードを判定し、「プロセッサ識別子を出力ソースの切替わり時のみ挿入する」に設定されているか否かを判定する（ステップＳ２９）。
出力マージ回路１５は、PrefixEnableRegに「プロセッサ識別子を出力ソースの切り替わり時のみ挿入する」と設定されていると判断した場合（ステップＳ２９のＹＥＳ）、上記（ステップＳ２５）の処理に移行する。一方、出力マージ回路１５は、PrefixEnableRegに「プロセッサ識別子を出力ソースの切り替わり時のみ挿入する」以外が設定されていると判断した場合（ステップＳ２９のＮＯ）、上記（ステップＳ２７）の処理に移行する。
【００３５】
さらにまた、上記（ステップＳ２４）において、出力マージ回路１５は、設定レジスタ１６のPrefixEnableRegに、「プロセッサ識別子を１バイト毎に挿入する」以外が設定されていると判断した場合（ステップＳ２４のＮＯ）、上記（ステップＳ２７）の処理に移行する。
【００３６】
なお、上記（ステップＳ２５）において、出力マージ回路１５は、プロセッサ毎のプロセッサ識別子が無効であると判定した場合（ステップＳ２５のＮＯ）、上記（ステップＳ２７）の処理に移行する。
【００３７】
このように単一のマルチプロセッサ装置１００に複数のプロセッサ１１、１２が内蔵され、且つ複数のプロセッサ１１、１２からデバッグメッセージが不規則に出力される場合でも、本実施形態に係る出力マージ回路１５によりマージ処理を行い、そのデバッグメッセージをマルチプロセッサ装置１００の外部に出力することで、単一のキャラクタ文字端末やホストＰＣ等に全てのデバックメッセージを出力することができる。したがって、デバッグメッセージ解析のための治具等を作成する必要がなくなり、メッセージ出力によるデバッグを実施するための準備に要する時間とコストが削減できる。
【００３８】
なお、出力マージ回路１５は、例えば、シリアル通信コントローラとしての機能を有しており、マルチプロセッサ装置１００とホストＰＣや端末等の表示装置とをシリアルケーブル等で接続してもよい。これにより、表示装置に複数のプロセッサ１１、１２のデバッグデータを表示することができ、効率的なデバックが可能となる。
設定レジスタ１６によって、出力メッセージの特性に合わせたルール設定を行うことで、出力マージ回路１５で生成されるデバッグメッセージの可読性を高めることができ、デバッグメッセージのログ解析のコスト軽減を図ることができる。
すなわち、マルチプロセッサ装置１００のデバッグにおけるユーザーの利便性を向上させ、開発の短期化を図ることができる。
【００３９】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態において、メモリとしてはＦＩＦＯが適用されているが、これに限らず、例えば、ＬＩＦＯ(Last In First Out)やランダムアクセスで制御されるメモリを用いることもできる。
【００４０】
また、図２及び３に示した制御処理は、マイクロプロセッサ等のコンピュータに１又は複数のプログラムを実行させることによって実現してもよい。このプログラムは、様々な種類の記憶媒体に格納することが可能であり、また、通信媒体を介して伝達されることが可能である。ここで、記憶媒体には、例えば、フレキシブルディスク、ハードディスク、磁気ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＤＶＤ、ＲＯＭカートリッジ、バッテリバックアップ付きＲＡＭメモリカートリッジ、フラッシュメモリカートリッジ、不揮発性ＲＡＭカートリッジ等が含まれる。また、通信媒体には、電話回線等の有線通信媒体、マイクロ波回線等の無線通信媒体等が含まれ、インターネットも含まれる。
【符号の説明】
【００４１】
１１ プロセッサ
１２ プロセッサ
１３ ＦＩＦＯ
１４ ＦＩＦＯ
１５ 出力マージ回路
１６ 設定レジスタ
１７ ＦＩＦＯ
１８ データ出力端子
１００ マルチプロセッサ装置
【特許請求の範囲】
【請求項１】
複数のプロセッサと、
前記複数のプロセッサの各々に接続され、前記各プロセッサのデバッグに必要なデバッグデータをそれぞれ記録し、出力する複数の第１メモリと、
前記複数の第１メモリから出力された前記デバッグデータに対してマージ処理を行う出力マージ回路と、
前記出力マージ回路のマージ処理内容を規定するための設定データを、記録する設定レジスタと、
を備えたマルチプロセッサ装置において、
前記出力マージ回路は、前記設定レジスタに記録された設定データに基づいて、前記マージ処理を行い、マージデータを生成することを特徴とする、
マルチプロセッサ装置。
【請求項２】
前記出力マージ回路は、前記設定レジスタに記録されている前記設定データに基づいて、出力元である前記第１メモリが切り替わる際に、前記デバックデータに対して前記プロセッサを識別するためのプロセッサ識別子を自動で挿入する、
請求項１に記載のマルチプロセッサ装置。
【請求項３】
前記出力マージ回路は、前記設定レジスタに記録されている前記設定データに基づいて、所定の容量毎に、前記デバックデータに対して前記プロセッサを識別するためのプロセッサ識別子を挿入する、
請求項１に記載のマルチプロセッサ装置。
【請求項４】
前記出力マージ回路は、前記複数のプロセッサのうち、デバッグを行わないプロセッサから出力された前記デバッグデータをマージ処理の対象から外し、
前記複数の第１メモリは、当該プロセッサから出力された前記デバッグデータを自動で消去する、
請求項１乃至請求項３のいずれか一項に記載のマルチプロセッサ装置。
【請求項５】
前記出力マージ回路から出力された前記マージデータを蓄積し、当該マルチプロセッサ装置の外部に前記マージデータを出力する第２メモリをさらに備える、
請求項１乃至請求項４のいずれか一項に記載のマルチプロセッサ装置。
【請求項６】
前記デバッグデータは、キャラクタメッセージである、
請求項１または請求項５に記載のマルチプロセッサ装置。
【請求項７】
前記出力マージ回路により生成された前記マージデータを表示する表示装置を更に備える、
請求項１乃至請求項６のいずれか一項に記載のマルチプロセッサ装置。
【請求項８】
複数のプロセッサから出力された、該各プロセッサのデバッグに必要なデバッグデータをそれぞれ記録し、出力する工程と、
前記出力されたデバッグデータに対してマージ処理を行う工程と、
前記マージ処理内容を規定する設定データを、記録する工程と、
を含むことを特徴とする、
マルチプロセッサ装置の制御方法。
【請求項９】
複数のプロセッサから出力された、該各プロセッサのデバッグに必要なデバッグデータをそれぞれ記録し、出力する工程と、
前記出力されたデバッグデータに対してマージ処理を行う工程と、
前記マージ処理内容を規定する設定データを、記録する工程と、
をコンピュータに実行させることを特徴とするプログラム。
【請求項１】
複数のプロセッサと、
前記複数のプロセッサの各々に接続され、前記各プロセッサのデバッグに必要なデバッグデータをそれぞれ記録し、出力する複数の第１メモリと、
前記複数の第１メモリから出力された前記デバッグデータに対してマージ処理を行う出力マージ回路と、
前記出力マージ回路のマージ処理内容を規定するための設定データを、記録する設定レジスタと、
を備えたマルチプロセッサ装置において、
前記出力マージ回路は、前記設定レジスタに記録された設定データに基づいて、前記マージ処理を行い、マージデータを生成することを特徴とする、
マルチプロセッサ装置。
【請求項２】
前記出力マージ回路は、前記設定レジスタに記録されている前記設定データに基づいて、出力元である前記第１メモリが切り替わる際に、前記デバックデータに対して前記プロセッサを識別するためのプロセッサ識別子を自動で挿入する、
請求項１に記載のマルチプロセッサ装置。
【請求項３】
前記出力マージ回路は、前記設定レジスタに記録されている前記設定データに基づいて、所定の容量毎に、前記デバックデータに対して前記プロセッサを識別するためのプロセッサ識別子を挿入する、
請求項１に記載のマルチプロセッサ装置。
【請求項４】
前記出力マージ回路は、前記複数のプロセッサのうち、デバッグを行わないプロセッサから出力された前記デバッグデータをマージ処理の対象から外し、
前記複数の第１メモリは、当該プロセッサから出力された前記デバッグデータを自動で消去する、
請求項１乃至請求項３のいずれか一項に記載のマルチプロセッサ装置。
【請求項５】
前記出力マージ回路から出力された前記マージデータを蓄積し、当該マルチプロセッサ装置の外部に前記マージデータを出力する第２メモリをさらに備える、
請求項１乃至請求項４のいずれか一項に記載のマルチプロセッサ装置。
【請求項６】
前記デバッグデータは、キャラクタメッセージである、
請求項１または請求項５に記載のマルチプロセッサ装置。
【請求項７】
前記出力マージ回路により生成された前記マージデータを表示する表示装置を更に備える、
請求項１乃至請求項６のいずれか一項に記載のマルチプロセッサ装置。
【請求項８】
複数のプロセッサから出力された、該各プロセッサのデバッグに必要なデバッグデータをそれぞれ記録し、出力する工程と、
前記出力されたデバッグデータに対してマージ処理を行う工程と、
前記マージ処理内容を規定する設定データを、記録する工程と、
を含むことを特徴とする、
マルチプロセッサ装置の制御方法。
【請求項９】
複数のプロセッサから出力された、該各プロセッサのデバッグに必要なデバッグデータをそれぞれ記録し、出力する工程と、
前記出力されたデバッグデータに対してマージ処理を行う工程と、
前記マージ処理内容を規定する設定データを、記録する工程と、
をコンピュータに実行させることを特徴とするプログラム。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１１−１００２５６（Ｐ２０１１−１００２５６Ａ）
【公開日】平成２３年５月１９日（２０１１．５．１９）
【国際特許分類】
【出願番号】特願２００９−２５３９２４（Ｐ２００９−２５３９２４）
【出願日】平成２１年１１月５日（２００９．１１．５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年５月１９日（２０１１．５．１９）
【国際特許分類】
【出願日】平成２１年１１月５日（２００９．１１．５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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