メモリインタフェース装置、メモリインタフェース方法、およびモデム装置
【課題】所定量単位でメモリにデータを書き込む度に、当該メモリからのデータの読み出しが完了したことを確認してから、次の当該メモリへのデータ書き込みを行うメモリ書き込み手順に対応することができ、且つ、メモリ読み出し側のＣＰＵの負荷軽減を図る。
【解決手段】ＰＣ２からＦＩＦＯメモリ１００へ所定量単位のデータ書き込みが検出された場合に、ＰＣ２に対して、ＦＩＦＯメモリ１００からのデータの読み出しが完了したことを通知する信号を発生し、ＦＩＦＯメモリ１００内のデータ蓄積量が所定の読み出し開始蓄積量に到達した場合に、ＰＣカード１のＣＰＵ１０に対して割り込み信号を発生する。
【解決手段】ＰＣ２からＦＩＦＯメモリ１００へ所定量単位のデータ書き込みが検出された場合に、ＰＣ２に対して、ＦＩＦＯメモリ１００からのデータの読み出しが完了したことを通知する信号を発生し、ＦＩＦＯメモリ１００内のデータ蓄積量が所定の読み出し開始蓄積量に到達した場合に、ＰＣカード１のＣＰＵ１０に対して割り込み信号を発生する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリインタフェース装置、メモリインタフェース方法、およびモデム装置に関する。
【背景技術】
【０００２】
従来、ＰＣカードと呼ばれるカード型電子装置があり、携帯型パーソナルコンピュータ等の機能拡張用に各種機能を具備するものが実現されている。例えば、モデム、ＬＡＮ、無線電話等の通信カードやメモリカードなどがある。それらのＰＣカードは、ホスト装置（例えば、携帯型パーソナルコンピュータ）に装着されて使用される。
【０００３】
ＰＣカードは、ホスト装置のＣＰＵとの間でデータを送受信するときのバッファとしてのＦＩＦＯ（First In First Out）メモリと、このＦＩＦＯメモリへのアクセスを制御するインタフェース回路とを備えている。そして、そのＦＩＦＯメモリを介することにより、ホスト装置のＣＰＵとの間でデータ通信速度を整合することができる。
【０００４】
上記したＦＩＦＯメモリを介してホスト装置からＰＣカードへデータを送る場合の従来の手順は、先ず、ホスト装置が送信データを一定量（例えば１６バイト）のデータに分割し、この分割したデータの一つをＦＩＦＯメモリに書き込む。
【０００５】
次いで、この書き込みの検出により、ＦＩＦＯメモリのインタフェース回路が、ＰＣカードのＣＰＵへＦＩＦＯメモリ内にデータが有ることを通知するために、割り込み信号を発生する。
【０００６】
次いで、この割り込み処理において、ＰＣカードのＣＰＵが、ＦＩＦＯメモリからデータを読み出す。次いで、この読み出しの検出により、ＦＩＦＯメモリのインタフェース回路が、読み出し完了通知信号をホスト装置へ出力する。
【０００７】
この読み出し完了通知により、ホスト装置のＣＰＵは、次のデータがある場合にはＦＩＦＯメモリに書き込む。
【０００８】
このように、従来は、ホスト装置が送信データを一定量のデータに分割し、この分割したデータ毎に上記した手順を繰り返すことにより、ＰＣカードへのデータ送信を行っている。
【０００９】
また、ＦＩＦＯメモリからデータを読み出すＣＰＵの負荷を軽減するために、ＦＩＦＯメモリ内に蓄積されたデータ量が所定量となった場合に割り込み信号を発生するようにしたカウント機能付きＦＩＦＯメモリが知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平６−３２５５６５号公報（第２頁、第１図）
【発明の概要】
【発明が解決しようとする課題】
【００１１】
近年、ＰＣカードに搭載されるＦＩＦＯメモリは大容量化が可能となっている。これにより、ホスト装置からＰＣカードへ送る一回分のデータ量をＦＩＦＯメモリの最大蓄積容量に合わせて増大させれば、送信データの分割数が減るので、ＰＣカードのＣＰＵへの割り込み発生回数を減らすことができるとともに、一つの割り込み処理で扱うデータ量を増やすことができるので、割り込み処理による負荷が軽減される、データ処理をまとめて実行できるので効率的である、などの要因により処理速度の向上を図ることが可能となる。
【００１２】
しかしながら、そのためには、ホスト装置のＣＰＵが実行する既存の通信制御プログラムを変更して、ホスト装置からＰＣカードへ送る一回分のデータ量を新しいＦＩＦＯメモリに合わせる必要がある。また、ＰＣカードに搭載するＦＩＦＯメモリをバージョンアップする都度、新しいＦＩＦＯメモリに合わせてホスト装置用の通信制御プログラムを変更することは、コストアップの要因となるばかりかバグ等の不良要因を増加させることとなる。このような理由から、ホスト装置用の既存の通信制御プログラムは流用したいという要求がある。
【００１３】
同様の理由から、上記したカウント機能付きＦＩＦＯメモリについても、ホスト装置用の通信制御プログラムを変更しなければその効果が得られないので、適用し難い。
【００１４】
本発明は、このような事情を考慮してなされたもので、その目的は、所定量単位でメモリにデータを書き込む度に、当該メモリからのデータの読み出しが完了したことを確認してから、次の当該メモリへのデータ書き込みを行うメモリ書き込み手順に対応することができ、且つ、メモリ読み出し側のＣＰＵの負荷を軽減することができるメモリインタフェース装置及びメモリインタフェース方法を提供することにある。
【課題を解決するための手段】
【００１５】
上記の課題を解決するために、本発明のメモリインタフェース装置は、所定量単位でデータを書き込む度に、データの読み出しが完了したことを通知する読み出し完了通知を受信してから、次の前記所定量単位のデータの書き込みを行う手順を遵守する第1の機器と、メモリを有する第２の機器との間で、前記所定量単位のデータを相互に送受信し、
前記所定量単位で前記第1の機器から前記メモリにデータを書き込む第1のメモリ書き込み読み出し装置、及び前記所定量単位で前記メモリからデータを読み出し、前記第1の機器に送信する第２のメモリ書き込み読み出し装置に対してメモリアクセスを制御するメモリインタフェース装置において、前記第1のメモリ書き込み読み出し装置は、前記第１の機器からの前記メモリへの前記所定量単位のデータ書き込みを検出する書き込み検出手段と、前記所定量単位のデータ書き込みが検出された場合に、前記第1の機器に対して、前記メモリからのデータの読み出しが完了したことを通知する前期読み出し完了通知を発生する第１の完了信号発生手段と、前記メモリ内のデータ蓄積量を計測する第１のデータ蓄積量計測手段と、前記メモリ内のデータ蓄積量が所定の読み出し開始蓄積量に到達した場合に、割り込み信号を発生して前記メモリ内のデータを全て読み出す第１のメモリ読み出し制御手段を備え、前記第２のメモリ書き込み読み出し装置は、前記メモリへの所定量のデータ書き込みを検出する書き込み量検出手段と、前記所定量のデータ書き込みが検出された場合に、前記第1の機器に対して、前記メモリへのデータの書き込みの完了を通知する書き込み完了通知信号を発生する第２の完了信号発生手段と、前記メモリ内のデータ蓄積量を計測する第２のデータ蓄積量計測手段と、前記第２の完了信号発生手段からの書き込み完了通知信号発生後に、前記第1の機器が前記メモリから前記所定量単位毎のデータ読み出しを開始することで、前記メモリ内のデータ蓄積量が所定の読み出し完了蓄積量に到達して前記メモリからの読み出しが完了した場合に割り込み信号を発生する第２のメモリ読み出し制御手段と、を備えたことを特徴としている。
【００１６】
この構成によれば、第1のメモリ書き込み読み出し装置からの所定量単位のデータ書き込みの度に読み出し完了通知信号を発生するので、当該メモリ書き込み読み出し装置におけるメモリ書き込み手順に対応することができる。さらに、メモリ内に該メモリ書き込み手順による所定量以上のデータを蓄積し、当該メモリ書き込み読み出し装置から書き込まれたデータをまとめて読み出すことができるので、第２のメモリ書き込み読み出し装置への割り込み発生回数を減らすことができるとともに、当該メモリ書き込み読み出し装置が一つの割り込み処理で扱うデータ量を増やして効率よく処理することができる。
【００１７】
また、第２のメモリ書き込み読み出し装置からの所定量単位のデータ書き込後に書き込み完了通知信号を第１のメモリ書き込み読み出し装置発生するので、第２のメモリ書き込み読み出し装置から書き込まれたデータをまとめて読み出すことができ効率よく処理することができる。これにより第１および第２のメモリ書き込み読み出し装置の負荷が軽減される。
【００１８】
また、本発明のメモリインターフェース装置においては、前記第１のメモリ読み出し制御手段は、前記メモリ内のデータ蓄積量が所定の読み出し開始蓄積量に到達した場合に、前記第１の完了信号発生手段による信号発生を一時的に停止させることを特徴とする。
【００１９】
この構成によれば、メモリ内にはデータが蓄積されていないものと判断してデータを書き込んでいるメモリ書き込み装置に対して、該データ書き込みを停止させ、メモリの最大蓄積容量を超えてデータが書き込まれることを防止することができる。
【００２０】
また、本発明のメモリインターフェース装置においては、前記第1の機器から前記メモリへの前記所定量単位のデータ書き込みが途切れている期間を計時し、この計時値が所定のタイマ期間に達すると、前記第１のメモリ読み出し制御手段へタイムアウト信号を出力する第1のタイマを備え、前記第１のメモリ読み出し制御手段は、前記タイムアウト信号を受信した場合にも、割り込み信号を発生することを特徴とする。
【００２１】
この構成によれば、第１のメモリ書き込み読み出し装置の総書き込みデータ量が読み出し開始蓄積量未満であり、メモリ内には読み出し開始蓄積量までデータが蓄積されずに、第１のメモリ書き込み読み出し装置からのデータ書き込みが終了する場合に対応することが可能となる。
【００２２】
また、本発明のメモリインターフェース装置においては、前記第２のメモリ書き込み読み出し装置からメモリへのデータ書き込みが途切れている期間を計時し、この計時値が所定のタイマ期間に達すると、前記第２の完了信号発生手段にタイムアウト信号を出力する第２のタイマを備え、前記第２の完了信号発生手段は、前記タイムアウト信号を受信した場合に、前記第１の機器に対して完了通知信号を発生することを特徴とする。
【００２３】
この構成によれば、第２のメモリ書き込み読み出し装置の総書き込みデータ量が書き込み完了蓄積量未満であり、メモリ内には書き込み完了蓄積量までデータが蓄積されずに、第２のメモリ書き込み読み込み装置からのデータ書き込みが終了する場合に対応することが可能となる。
【００２４】
本発明のメモリインタフェース方法は、所定量単位でデータを書き込む度に、データの読み出しが完了したことを通知する読み出し完了通知を受信してから、次の前記所定量単位のデータの書き込みを行う手順を遵守する第1の機器と、メモリを有する第２の機器との間で、前記所定量単位のデータを相互に送受信し、前記所定量単位で前記第1の機器から前記メモリにデータを書き込む第1のメモリ書き込み読み出し装置、及び前記所定量単位で前記メモリからデータを読み出し、前記第1の機器に送信する第２のメモリ書き込み読み出し装置に対してメモリアクセスを制御するメモリインタフェース方法において、前記第1のメモリ書き込み読み出し装置において、前記第１の機器からの前記メモリへの前記所定量単位のデータ書き込みを書き込み検出手段により検出する過程と、前記所定量単位のデータ書き込みが検出された場合に、前記第1の機器に対して、第１の完了信号発生手段により読み出し完了通知信号を発生して前記メモリからのデータの読み出しが完了したことを通知する過程と、前記メモリ内のデータ蓄積量を第１のデータ蓄積量計測手段により計測する過程と、前記メモリ内のデータ蓄積量が所定の読み出し開始蓄積量に到達した場合に、第１のメモリ読み出し制御手段により割り込み信号を発生して前記メモリ内のデータを全て読み出す過程と、前記第２のメモリ書き込み読み出し装置において、前記メモリへの所定量のデータ書き込みを書き込み量検出手段により検出する過程と、前記所定量のデータ書き込みが検出された場合に、前記第1の機器に対して、第２の完了信号発生手段により前記メモリへのデータの書き込みの完了を通知する書き込み完了通知信号を発生する過程と、前記メモリ内のデータ蓄積量を第２のデータ蓄積量計測手段により計測する過程と、第２のメモリ読み出し制御手段により前記第２の完了信号発生手段からの書き込み完了通知信号発生後に前期メモリから前記第1の機器が前記所定量単位毎のデータ読み出しを開始することで、前記メモリ内のデータ蓄積量が所定の読み出し完了蓄積量に到達し前期メモリからの読み出しが完了した場合に割り込み信号を発生する過程と、を含むことを特徴としている。
【００２５】
また、本発明のメモリインタフェース方法においては、前記メモリ内のデータ蓄積量が所定の読み出し開始蓄積量に到達した場合に、前記第１のメモリ読み出し制御手段により前記読み出し完了通知を一時的に停止させる過程をさらに含むことを特徴とする。
【００２６】
また、本発明のメモリインタフェース方法においては、前記第1の機器から前記メモリへの前記所定量単位のデータ書き込みが途切れている期間を第1のタイマにより計時する過程と、この計時値が所定のタイマ期間に達した場合に、前記第１のメモリ読み出し制御手段により割り込み信号を発生する過程とをさらに含むことを特徴とする。
【００２７】
また、本発明のメモリインタフェース方法においては、前記第２のメモリ書き込み読み出し装置から前記メモリへのデータ書き込みが途切れている期間を第２のタイマにより計時する過程と、この計時値が所定のタイマ期間に達すると、第２のタイマによりタイムアウト信号を出力する過程と、前記タイムアウト信号により前記第1の機器に対して前記第２のメモリ読み出し制御手段から書き込み完了通知信号を出力する過程とをさらに含むことを特徴とする。
また本発明のモデム装置は、所定量単位毎にメモリに通信データ、制御コマンドのデータを書き込む度に、前記メモリからのデータの読み出しが完了したことを確認してから、前記メモリへ次の前記所定単位量毎のデータ書き込みを行うメモリ書き込み手順を遵守するデータ処理装置に接続され、前記データ処理装置とのデータ交換を行うモデムインターフェースと、前記メモリと、前記メモリに前記データを書き込み読み出すメモリ書き込み読み出し装置とを備えたモデム装置において、前記メモリ書き込み読み出し装置は、前記データ処理装置から、前記所定量単位で前記メモリにデータを書き込む第１のメモリ書き込み読み出し装置と、前記モデム装置の前記メモリから前記所定量単位毎にデータを読み出し、前記データ処理装置に送信する第２のメモリ書き込み読み出し装置を備え、前記第1のメモリ書き込み読み出し装置は、前記データ処理装置からの前記メモリへの前記所定量単位のデータ書き込みを検出する書き込み検出手段と、前記所定量単位のデータ書き込みが検出された場合に、前記データ処理装置に対して、前記メモリからのデータの読み出しが完了したとして読み出し完了通知信号を発生する第１の完了信号発生手段と、前記メモリ内のデータ蓄積量を計測する第１のデータ蓄積量計測手段と、前記メモリ内のデータ蓄積量が所定の読み出し開始蓄積量に到達した場合に、割り込み信号を発生して前記メモリ内のデータを全て読み出す第１のメモリ読み出し制御手段を備え、前記第２のメモリ書き込み読み出し装置は、前記第２のメモリ書き込み読み出し装置から前記メモリへの前記所定量のデータ書き込みを検出する書き込み量検出手段と、前記所定量のデータ書き込みが検出された場合に、前記データ処理装置に対して、前記メモリへのデータの書き込みの完了を通知する書き込み完了通知信号を発生する第２の完了信号発生手段と、前記メモリ内のデータ蓄積量を計測する第２のデータ蓄積量計測手段と、前記第２の完了信号発生手段からの書き込み完了通知信号発生後に、前記第1の機器が前記メモリから前記所定量単位毎のデータ読み出しを開始することで、前記メモリ内のデータ蓄積量が所定の読み出し完了蓄積量に到達して前記メモリからの読み出しが完了した場合に割り込み信号を発生する第２のメモリ読み出し制御手段と、を備えたことを特徴とする。
【発明の効果】
【００２８】
本発明によれば、メモリ書き込み装置からの所定量単位のデータ書き込みの度に読み出し完了通知信号を発生するので、当該メモリ書き込み装置におけるメモリ書き込み手順に対応することができ、当該メモリ書き込み装置（例えばＰＣカードのホスト装置）用の既存の通信制御プログラムを流用することが可能である。
【００２９】
さらに、メモリ内に該メモリ書き込み手順による所定量以上のデータを蓄積し、当該メモリ書き込み装置から書き込まれたデータをまとめて読み出すことができるので、メモリ読み出し装置への割り込み発生回数を減らすことができるとともに、当該メモリ読み出し装置が一つの割り込み処理で扱うデータ量を増やすことができる。
【００３０】
この結果、割り込み処理による負荷が軽減されること、データ処理をまとめて効率的に実行できること等により、メモリ読み出し装置（例えばＰＣカードのＣＰＵ）の負荷が軽減されて、処理速度が向上するという優れた効果が得られる。また、データをＰＣカードからＰＣ書き込む場合も、第２のメモリ書き込み読み出し装置（ＣＰＵ）からの所定量単位のデータ書き込後に書き込み完了通知信号を第１のメモリ書き込み読み出し装置（ＰＣ）に発生するので、第２のメモリ書き込み読み出し装置から書き込まれたデータをまとめて読み出すことができ効率よく処理することができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施形態に係るメモリインタフェース装置を具備するＰＣカード１の構成を示すブロック図である。
【図２】図１に示すＰＣカード１と装着相手である携帯型パーソナルコンピュータ２の外観図である。
【図３】本発明の一実施形態に係るメモリインタフェース処理の流れを示す第１のシーケンスチャートである。
【図４】本発明の一実施形態に係るメモリインタフェース処理の流れを示す第２のシーケンスチャートである。
【図５】本発明の第二の実施形態に係るメモリインタフェース装置を具備するＰＣカード１ａの構成を示すブロック図である。
【図６】本発明の第二の実施形態に係るメモリインタフェース処理の流れを示す第１のシーケンスチャートである。
【図７】本発明の第二の実施形態に係るメモリインタフェース処理の流れを示す第２のシーケンスチャートである。
【図８】本発明を無線モデム装置１ｂに応用した場合の構成を示すブロック図である。
【発明を実施するための形態】
【００３２】
以下、図面を参照し、本発明の一実施形態を説明する。本実施形態においては、メモリインタフェース装置がＰＣカードと呼ばれるカード型電子装置に具備される場合を例に挙げて説明する。
【００３３】
図１は、本発明の一実施形態に係るメモリインタフェース装置を具備するＰＣカード１の構成を示すブロック図である。図２は、そのＰＣカード１と装着相手である携帯型パーソナルコンピュータ（以下、単にＰＣと称する）２の外観図である。
【００３４】
図２に示されるように、ＰＣカード１はＰＣ２のＰＣカードスロット２０に装着することが可能である。そして、図１には、ＰＣカード１がＰＣ２に装着された場合に、ＰＣ２のＣＰＵ（図示せず）からＰＣカード１のＣＰＵ１０へデータを送るための構成のみが示されており、その他の構成は省略している。
【００３５】
図１のＰＣカード１において、ＦＩＦＯメモリ１００は、ＰＣ２のＣＰＵから、データを受信するときのバッファとして機能する。
【００３６】
ＰＣ２のＣＰＵは、このＦＩＦＯメモリ１００を介してＰＣカード１のＣＰＵ１０へデータを受け渡す。ここで、ＰＣ２におけるメモリ書き込み手順を説明する。先ず、ＰＣ２のＣＰＵは
、送信データを一定量のデータに分割する。そして、該所定量単位でＦＩＦＯメモリ１００にデータを書き込む度に、ＦＩＦＯメモリ１００からのデータの読み出しが完了したことを確認してから、次のＦＩＦＯメモリ１００へのデータ書き込みを行う。ＰＣ２のＣＰＵは、ＰＣカード１からの読み出し完了通知信号（図１参照）の受信により、ＦＩＦＯメモリ１００からのデータの読み出しが完了したと判断する。
【００３７】
図１のＰＣカード１において、メモリライト部１０１は、ＰＣ２からデータ及びライトコマンドを受信すると、ＦＩＦＯメモリ１００に対し、ライト信号を出力して該受信データを書き込む。
【００３８】
メモリリード部１０２は、ＣＰＵ１０からデータ読み出し指示を受けると、ＦＩＦＯメモリ１００に対し、リード信号を出力してデータを読み出し、該読み出したデータをＣＰＵ１０へ出力する。
【００３９】
カウンタ１０３は、ＦＩＦＯメモリ１００へのライト信号を計数する。この計数値は、ＦＩＦＯメモリ１００内のデータ蓄積量を示す。例えば、ライト信号がバイト単位で出力される場合には、カウンタ１０３の計数値はＦＩＦＯメモリ１００内のデータ蓄積量をバイト単位で示している。また、カウンタ１０３は、ＣＰＵ１０からのリセット信号により計数値をゼロに設定する。このリセット信号は、ＣＰＵ１０がメモリリード部１０２を介してＦＩＦＯメモリ１００から蓄積されたデータを全て読み出した時に出力される。
【００４０】
レジスタ１０４は、カウンタ１０３の計数値、即ちＦＩＦＯメモリ１００内のデータ蓄積量を保持する。このレジスタ１０４の保持値は、ＣＰＵ１０から読み出し可能である。このレジスタ１０４により、ＣＰＵ１０は、ＦＩＦＯメモリ１００内のデータ蓄積量を取得することができる。
【００４１】
レジスタ１０５は、上記したＰＣ２におけるメモリ書き込み手順のＦＩＦＯメモリ１００へのデータ書き込み単位量（ホスト書き込み単位量）を保持する。このホスト書き込み単位量は、ＣＰＵ１０により任意の値に設定可能である。
【００４２】
比較部１０６は、カウンタ１０３の計数値すなわちＦＩＦＯメモリ１００内のデータ蓄積量と、レジスタ１０５の保持値すなわちホスト書き込み単位量とを比較する。そして、双方が一致した場合に、読み出し完了通知信号発生部１０７へ一致信号を出力する。
【００４３】
読み出し完了通知信号発生部１０７は、比較部１０６から一致信号を受信すると、読
み出し完了通知信号を発生してＰＣ２へ出力する。すなわち、ＰＣ２による上記した所定量単位のＦＩＦＯメモリ１００へのデータ書き込みが検出された場合に、読み出し完了通知信号を発生する。これにより、ＰＣ２のＣＰＵは、ＦＩＦＯメモリ１００からのデータ読み出しが実際には完了していないが、該読み出し完了通知信号の受信によりＦＩＦＯメモリ１００からのデータ読み出しが完了したと判断して、次のＦＩＦＯメモリ１００へのデータ書き込みを行う。この結果、ＦＩＦＯメモリ１００には、ＰＣ２による上記したデータ書き込みの所定量を超えてデータが蓄積されることとなる。
【００４４】
また、読み出し完了通知信号発生部１０７は、後述する停止信号を受信している期間において、読み出し完了通知信号の発生を停止する。
【００４５】
タイマ１０８は、ＦＩＦＯメモリ１００へのライト信号が途切れている期間を計時する。そして、計時値が所定のタイマ期間に達すると（タイムアウト時）、割り込み信号発生部１１１へタイムアウト信号を出力する。
【００４６】
レジスタ１０９は、ＦＩＦＯメモリ１００からのデータの読み出し開始時期を示す蓄積量（読み出し開始蓄積量）を保持する。この読み出し開始蓄積量は、ＣＰＵ１０により任意の値に設定可能である。例えば、ＦＩＦＯメモリ１００の最大蓄積容量に合わせて設定される。
【００４７】
比較部１１０は、カウンタ１０３の計数値すなわちＦＩＦＯメモリ１００内のデータ蓄積量と、レジスタ１０９の保持値すなわち読み出し開始蓄積量とを比較する。そして、双方が一致した場合に、割り込み信号発生部１１１へ一致信号を出力する。
【００４８】
また、この一致信号は、上記した読み出し完了通知信号発生部１０７への停止信号となる。すなわち、ＦＩＦＯメモリ１００内のデータ蓄積量が読み出し開始蓄積量に到達した場合には、読み出し完了通知信号の発生を停止させる。これにより、ＦＩＦＯメモリ１００内にはデータが蓄積されていないものと判断してデータを書き込んでいるＰＣ２に対して、該データ書き込みを停止させ、ＦＩＦＯメモリ１００の最大蓄積容量を超えてデータが書き込まれることを防止することができる。
【００４９】
割り込み信号発生部１１１は、比較部１１０から一致信号を受信した場合、又は、タイマ１０８からタイムアウト信号を受信した場合に、割り込み信号を発生してＣＰＵ１０へ出力する。この割り込み信号を受けると、ＣＰＵ１０は、レジスタ１０４からデータ蓄積量を取得し、このデータ蓄積量に相当する回数分のデータ読み出し動作をメモリリード部１０２を介して行う。これにより、ＦＩＦＯメモリ１００内に蓄積されたデータが、ＣＰＵ１０により全て読み出される。この読み出し完了後に、ＣＰＵ１０は、カウンタ１０３をリセットする。
【００５０】
なお、本実施形態においては、メモリインタフェース部１２０は、上記図１のＰＣカード１の各部のうち、カウンタ１０３、レジスタ１０４，１０５，１０９、比較部１０６，１１０、読み出し完了通知信号発生部１０７、タイマ１０８及び割り込み信号発生部１１１を含むものである。
【００５１】
次に、図３、図４を参照して、上記図１に示すＰＣカード１におけるメモリインタフェースに係る動作を説明する。図３，図４は、本実施形態に係るメモリインタフェース処理の流れを示す第１，第２のシーケンスチャートである。
【００５２】
初めに、図３を参照して、第１のシーケンスを説明する。この第１のシーケンスは、ＦＩＦＯメモリ１００内に読み出し開始蓄積量（例えばＦＩＦＯメモリ１００の最大蓄積容量）までデータが蓄積される場合を示している。これは、ＰＣ２の送信データ量が読み出し開始蓄積量以上である場合に対応する。
【００５３】
図３において、ＰＣ２が所定量単位（図３の例では１６バイト単位）でＦＩＦＯメモリ１００にデータを書き込む（ステップＳ１）。このデータ書き込みの度に、ＰＣカード１のメモリインタフェース部１２０は、読み出し完了通知信号発生部１０７により読み出し完了通知信号を発生し、ＰＣ２へ出力する（ステップＳ２）。
【００５４】
次いで、ＦＩＦＯメモリ１００内のデータ蓄積量がレジスタ１０９に保持される読み出し開始蓄積量に到達すると、メモリインタフェース部１２０は、割り込み信号発生部１１１により割り込み信号を発生し、ＣＰＵ１０へ出力する（ステップＳ３）。この時、読み出し完了通知信号発生部１０７には比較部１１０からの停止信号が入力されて、読み出し完了通知信号の発生が停止する。
【００５５】
次いで、その割り込みにより、ＣＰＵ１０がレジスタ１０４からデータ蓄積量を読み出す（ステップＳ４、Ｓ５）。そして、その読み出したデータ蓄積量に基づいてＦＩＦＯメモリ１００から全蓄積データを読み出す（ステップＳ６）。この読み出しが完了すると、ＣＰＵ１０がカウンタ１０３をリセットする（ステップＳ７）。このカウンタリセットにより上記比較部１１０からの停止信号出力が解除されて、読み出し完了通知信号発生部１０７が読み出し完了通知信号の発生を再開し、ＰＣ２へ読み出し完了通知信号を出力する（ステップＳ２ａ）。
【００５６】
次に、図４を参照して、第２のシーケンスを説明する。この第２のシーケンスは、ＦＩＦＯメモリ１００内には読み出し開始蓄積量までデータが蓄積されずに、ＰＣ２からのデータ書き込みが終了する場合を示している。これは、ＰＣ２の送信データ量が読み出し開始蓄積量未満である場合に対応する。
【００５７】
図４において、上記図３と同様に、ＰＣ２が所定量単位でＦＩＦＯメモリ１００にデータを書き込み、このデータ書き込みの度に、ＰＣカード１のメモリインタフェース部１２０が、読み出し完了通知信号発生部１０７により読み出し完了通知信号を発生し、ＰＣ２へ出力する（ステップＳ１、Ｓ２）。この時、タイマ１０８は、ＦＩＦＯメモリ１００へのデータ書き込みの度にリセットされている。
【００５８】
次いで、ＰＣ２からのデータ書き込みが終了した後、タイマ１０８がタイマ期間を満了し、タイムアウトすると、メモリインタフェース部１２０は、割り込み信号発生部１１１により割り込み信号を発生し、ＣＰＵ１０へ出力する（ステップＳ３ａ）。この割り込みにより、ＣＰＵ１０が、上記図３と同様にして、ＦＩＦＯメモリ１００から全蓄積データを読み出し、カウンタ１０３をリセットする（ステップＳ４〜Ｓ７）。
【００５９】
上述したように本実施形態によれば、ＰＣ２からの所定量単位のデータ書き込みの度に読み出し完了通知信号を発生するので、上記したＰＣ２におけるメモリ書き込み手順に対応することができ、ＰＣ２（ホスト装置）用の既存の通信制御プログラムを流用することができる。
【００６０】
さらに、ＦＩＦＯメモリ１００内に該メモリ書き込み手順による所定量以上のデータを蓄積し、ＰＣ２から書き込まれたデータをまとめて読み出すことができるので、ＰＣカード１のＣＰＵ１０への割り込み発生回数を減らすことができるとともに、ＣＰＵ１０が一つの割り込み処理で扱うデータ量を増やすことができる。この結果、割り込み処理による負荷が軽減されること、データ処理をまとめて効率的に実行できること等により、ＰＣカード１のＣＰＵ１０の負荷が軽減されて、処理速度が向上するという優れた効果が得られる。
【００６１】
また、ＰＣカード１のＣＰＵ１０は、ＦＩＦＯメモリ１００内のデータ蓄積量を把握した上で、ＦＩＦＯメモリ１００からデータを読み出すことができるので、データ処理を計画的に行うことができる。
【００６２】
次に本発明の第２の実施形態を説明する。第２の実施形態においては、ＰＣカードからＰＣへのデータの書き込みにも対応する構成とした。図５に本発明の第２の実施形態に係るメモリインタフェース装置を具備するＰＣカード１aの構成を示す。ここで、図１と同様の構成や動作、すなわちＰＣからＰＣカードへのデータの書き込みについては説明を省略する。
【００６３】
図５のＰＣカード１ａにおいて、ＦＩＦＯメモリ１００は、図１と同様にＰＣ２のＣＰＵから、データを受信するときのバッファとして機能すると共に、ここではデータを送信する時のバッファとしても機能する。
【００６４】
ＰＣ２のＣＰＵは、このＦＩＦＯメモリ１００を介してＰＣカード１ａのＣＰＵ１０へデータを受け渡し、且つＰＣカード１ａのＣＰＵ１０は、このＦＩＦＯメモリ１００を介してＰＣ２のＣＰＵへデータを受け渡す。
【００６５】
次にＰＣ２におけるメモリ読み込み手順を説明する。先ず、ＰＣカード１ａのＣＰＵ１０は、メモリライト部２０２にＦＩＦＯメモリ１００に対してライト信号を出力させ、データのＦＩＦＯメモリ１００への書き込みを行う。メモリリード部２０１は、ＰＣ２からのリードコマンドを受信して、リード信号をＦＩＦＯメモリ１００に出力し、ＦＩＦＯメモリ１００からＰＣ２へデータを送信する。ＰＣ２のＣＰＵは、ＰＣカード１ａからの書き込み完了通知信号（図５参照）の受信により、ＦＩＦＯメモリ１００からのデータの読み込みがの準備が完了したと判断する。
【００６６】
カウンタ２０３は、メモリライト部２０２からのＦＩＦＯメモリ１００へのライト信号、およびメモリリード部２０１からのＦＩＦＯメモリ１００へのリード信号を計数する。カウンタ２０３は、メモリライト部２０２からのＦＩＦＯメモリ１００へのライト信号によりカウントアップし、メモリリード部２０１からのＦＩＦＯメモリ１００へのリード信号によりカウントダウンする。これによりカウンタ２０３内の計数値は、ＦＩＦＯメモリ１００内のデータ蓄積量を示す。また、カウンタ２０３は、ＣＰＵ１０からのリセット信号により計数値をゼロに設定する。このリセット信号は、電源投入時などカウンタを初期状態に戻す時に出力される。
【００６７】
レジスタ２０４は、カウンタ２０３の計数値、即ちＦＩＦＯメモリ１００内のデータ蓄積量を保持する。このレジスタ２０４の保持値は、ＣＰＵ１０から読み出し可能である。このレジスタ２０４により、ＣＰＵ１０は、ＦＩＦＯメモリ１００内のデータ蓄積量を取得することができる。
【００６８】
レジスタ２０５は、ＣＰＵ１０からＦＩＦＯメモリ１００へのデータ書き込みを完了させる量を保持する。この書き込み完了蓄積量は、ＣＰＵ１０により任意の値に設定可能である。
【００６９】
比較部２０６は、カウンタ２０３の計数値すなわちＦＩＦＯメモリ１００内のデータ蓄積量と、レジスタ２０５の保持値すなわち書き込み完了蓄積量とを比較する。そして、双方が一致した場合に、書き込み完了通知信号発生部２０７へ一致信号を出力する。
【００７０】
書き込み完了通知信号発生部２０７は、比較部２０６から一致信号を受信すると、書き込み開始通知信号を発生してＰＣ２へ割り込み信号として出力する。すなわち、ＣＰＵ１０による上記した所定量のＦＩＦＯメモリ１００へのデータ書き込みが検出された場合に、書き込み完了通知信号を発生する。これにより、ＰＣ２のＣＰＵは、ＦＩＦＯメモリ１００からのデータ読み出しを開始する。
【００７１】
タイマ２０８は、メモリライト部２０２からＦＩＦＯメモリ１００へのライト信号が発生した後、その次のライト信号が途切れている期間を計時する。そして、計時値が所定のタイマ期間に達すると（タイムアウト時）、書き込み完了通知発生部２０７へタイムアウト信号を出力する。
【００７２】
書き込み完了通知信号発生部２０７は、タイマ２０８からタイムアウト信号を受信すると、書き込み完了通知信号を発生してＰＣ２へ割り込み信号として出力する。すなわち、ＣＰＵ１０によるＦＩＦＯメモリ１００へのデータ書き込みの終了が検出された場合に、書き込み完了通知信号を発生する。これにより、ＰＣ２のＣＰＵは、ＦＩＦＯメモリ１００からのデータ読み出しを開始する。また、書き込み完了通知信号はタイマ２０８に入力され、タイマ２０８をリセットする。
【００７３】
レジスタ２０９は、ＦＩＦＯメモリ１００からのデータの読み出しが完了する蓄積量（読み出し完了蓄積量）を保持する。この読み出し完了蓄積量は、ＣＰＵ１０により任意の値に設定可能であるが、通常は０がセットされる。
【００７４】
比較部２１０は、カウンタ２０３の計数値すなわちＦＩＦＯメモリ１００内のデータ蓄積量と、レジスタ２０９の保持値すなわち読み出し完了蓄積量とを比較する。そして、双方が一致した場合に、割り込み信号発生部２１１へ一致信号を出力する。
【００７５】
割り込み信号発生部２１１は、比較部２１０から一致信号を受信した場合、割り込み信号を発生してＣＰＵ１０へ出力する。この割り込み信号を受けると、ＣＰＵ１０は、それ以降のデータ書き出し動作の可能を通知される。
【００７６】
次に、図６、図７を参照して、上記図１に示すＰＣカード１aにおけるメモリインタフェースに係るＰＣカード１ａからＰＣ２へのデータ書き込み時の動作を説明する。図６、図７は、本実施形態に係るメモリインタフェース処理の流れを示す第１，第２のシーケンスチャートである。
【００７７】
初めに、図６を参照して、第１のシーケンスを説明する。この第１のシーケンスは、ＣＰＵ１０からＦＩＦＯメモリ１００に書き込まれるデータ量が所定値以上である場合に対応する。
【００７８】
図６において、ＣＰＵ１０が現在ＦＩＦＯメモリ１００に蓄積されているデータ蓄積量をレジスタ２０４の内容から確認する（ステップＳ２１、ステップＳ２２）。確認されたデータ蓄積量によりＣＰＵ１０がＦＩＦＯメモリ１００にデータを書き込む（ステップＳ２３）。
【００７９】
このときメモリライト部２０２からのライト信号はカウンタ２０３のカウント値をアップさせる。
【００８０】
次いで、ＦＩＦＯメモリ１００内のデータ蓄積量がレジスタ２０５に保持される書込み完了蓄積量に到達すると、メモリインタフェース部２２０は、書き込み完了通知発生部からＰＣ２に対して書き込み完了通知信号である割り込み信号を出力する（ステップＳ２４）。
【００８１】
割り込み信号を入力したＰＣ２はメモリリード部２０１に対してリードコマンドを出力し、メモリリード部２０１はＦＩＦＯメモリ１００からデータを所定単位ごと（ここでは１６バイト）に読み出し、ＰＣ２に出力する（ステップＳ２５）。このときメモリリード部２０１からのリード信号はカウンタ２０３の値をダウンさせる。
【００８２】
ＰＣ２に出力されるデータは、付加されるデータステータスにより最後のデータが判別される（ステップＳ２６）。
【００８３】
また、カウンタ２０３の値がメモリリード部２０１からのリード信号は、カウンタ２０３の値をダウンし、レジスタ２０９の読み出し完了蓄積量と同じになる、即ちＦＩＦＯメモリ１００からの読み出しが完了したと判断されると、比較部２１０から割り込み信号発生部２１１へ割り込み信号が出力され、ＣＰＵ１０のデータ書き出し動作の可能を通知する（ステップＳ２７）。
【００８４】
次に、図７を参照して、第２のシーケンスを説明する。この第２のシーケンスは、ＣＰＵ１０からＦＩＦＯメモリ１００に書き込まれるデータが所定値未満であるときに対応する。
【００８５】
図７において、上記図６と同様に、ＣＰＵ１０が現在ＦＩＦＯメモリ１００に蓄積されているデータ蓄積量をレジスタ２０４の内容から確認する（ステップＳ２１、ステップＳ２２）。確認されたデータ蓄積量によりＣＰＵ１０がＦＩＦＯメモリ１００にデータを書き込む（ステップＳ２３）。
【００８６】
次いで、ＣＰＵ１０からのデータ書き込みが終了した後、書き込み完了蓄積量がレジスタ２０５にセットされた蓄積量に達しなかった場合、タイマ２０８がタイマ期間を満了し、タイムアウトする。これによりメモリインタフェース部２２０は、書き込み完了通知発生部２０７により割り込み信号を発生し、ＰＣ２へ出力する（ステップＳ２４ａ）。この割り込みにより、ＰＣ２が、上記図６と同様にして、ＦＩＦＯメモリ１００から全蓄積データを読み出す（ステップＳ２５〜ステップＳ２７）。
【００８７】
上述したように本実施形態によれば、ＰＣカード１ａからＰＣ２へのデータ書き込みの際にもＦＩＦＯメモリ１００内のデータ蓄積量を把握した上で、ＦＩＦＯメモリ１００からＰＣ２へデータを書き込むことができるので、データ処理を計画的に行うことができる。
【００８８】
以上、本発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【００８９】
例えば、上述した実施形態では、ＦＩＦＯメモリを使用したが、ランダムアクセスメモリ（ＲＡＭ）にも応用することができる。例えば、メモリライト部１０１がＲＡＭの０番地から大きな番地へと順番にデータを書き込み、ＣＰＵ１０が同様にＲＡＭの０番地から大きな番地へと順番にデータを読み出すようにする。
【００９０】
また、本発明に係るメモリインタフェース装置の制御対象のメモリ書き込み装置として携帯型パーソナルコンピュータを例に挙げたが、メモリ書き込み装置はこれに限定されるものではない。同様に、メモリ読み出し装置は、ＰＣカードのＣＰＵに限定されるものではない。
【００９１】
すなわち、本発明に係るメモリインタフェース装置は、上記したメモリ書き込み手順を遵守するメモリ書き込み装置、及びこのメモリ書き込み装置によってアクセスされるメモリからデータを読み出すメモリ読み出し装置、に対するメモリアクセス制御を実現するものとして、広く適用することができる。また、本発明に係るメモリインタフェース装置は、メモリ書き込み装置によってアクセスされるメモリからデータを読み出し、該読み出したデータに対して所定の処理を行うデータ処理手段を具備するものであってもよい。
【００９２】
図８にその一例を示す。図８は発明のメモリインターフェース装置を無線モデム装置に応用した例を示すブロック図である。ＲＡＭ３０３、ＲＯＭ３０４はＣＰＵ１０ａに接続され、モデム動作に必要なデータを入出力する。ＰＣカード型などの無線モデム装置１ｂは、モデムインターフェース３００を介してＰＣ２とデータや各種コマンドのやり取りを行う。
【００９３】
パケット通信データなどの通信データ、ＣＰＵ１０ａの制御ＡＴコマンド、ＦＩＦＯメモリ１００のライトコマンド、リードコマンドは本発明の実施形態で説明したようにＦＩＦＯメモリにより書き込み、読み出しが行われる。書き込まれた通信データはＣＰＵ１０ａにより各種無線プロトコルに準じて無線部３０１に接続されたアンテナ３０２より送信され、また無線部３０１により受信された各種無線プロトコルに準じた通信データは、ＣＰＵ１０ａにより通信データに変換され、ＦＩＦＯメモリ１００を介してＰＣ２に書き込まれる。
【符号の説明】
【００９４】
１、１ａ ＰＣカード
１ｂ 無線モデム装置
２ 携帯型パーソナルコンピュータ（ＰＣ）
１０、１０ａ ＣＰＵ
１００ ＦＩＦＯメモリ
１２０、２２０ メモリインターフェース部
３０２ アンテナ
【技術分野】
【０００１】
本発明は、メモリインタフェース装置、メモリインタフェース方法、およびモデム装置に関する。
【背景技術】
【０００２】
従来、ＰＣカードと呼ばれるカード型電子装置があり、携帯型パーソナルコンピュータ等の機能拡張用に各種機能を具備するものが実現されている。例えば、モデム、ＬＡＮ、無線電話等の通信カードやメモリカードなどがある。それらのＰＣカードは、ホスト装置（例えば、携帯型パーソナルコンピュータ）に装着されて使用される。
【０００３】
ＰＣカードは、ホスト装置のＣＰＵとの間でデータを送受信するときのバッファとしてのＦＩＦＯ（First In First Out）メモリと、このＦＩＦＯメモリへのアクセスを制御するインタフェース回路とを備えている。そして、そのＦＩＦＯメモリを介することにより、ホスト装置のＣＰＵとの間でデータ通信速度を整合することができる。
【０００４】
上記したＦＩＦＯメモリを介してホスト装置からＰＣカードへデータを送る場合の従来の手順は、先ず、ホスト装置が送信データを一定量（例えば１６バイト）のデータに分割し、この分割したデータの一つをＦＩＦＯメモリに書き込む。
【０００５】
次いで、この書き込みの検出により、ＦＩＦＯメモリのインタフェース回路が、ＰＣカードのＣＰＵへＦＩＦＯメモリ内にデータが有ることを通知するために、割り込み信号を発生する。
【０００６】
次いで、この割り込み処理において、ＰＣカードのＣＰＵが、ＦＩＦＯメモリからデータを読み出す。次いで、この読み出しの検出により、ＦＩＦＯメモリのインタフェース回路が、読み出し完了通知信号をホスト装置へ出力する。
【０００７】
この読み出し完了通知により、ホスト装置のＣＰＵは、次のデータがある場合にはＦＩＦＯメモリに書き込む。
【０００８】
このように、従来は、ホスト装置が送信データを一定量のデータに分割し、この分割したデータ毎に上記した手順を繰り返すことにより、ＰＣカードへのデータ送信を行っている。
【０００９】
また、ＦＩＦＯメモリからデータを読み出すＣＰＵの負荷を軽減するために、ＦＩＦＯメモリ内に蓄積されたデータ量が所定量となった場合に割り込み信号を発生するようにしたカウント機能付きＦＩＦＯメモリが知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平６−３２５５６５号公報（第２頁、第１図）
【発明の概要】
【発明が解決しようとする課題】
【００１１】
近年、ＰＣカードに搭載されるＦＩＦＯメモリは大容量化が可能となっている。これにより、ホスト装置からＰＣカードへ送る一回分のデータ量をＦＩＦＯメモリの最大蓄積容量に合わせて増大させれば、送信データの分割数が減るので、ＰＣカードのＣＰＵへの割り込み発生回数を減らすことができるとともに、一つの割り込み処理で扱うデータ量を増やすことができるので、割り込み処理による負荷が軽減される、データ処理をまとめて実行できるので効率的である、などの要因により処理速度の向上を図ることが可能となる。
【００１２】
しかしながら、そのためには、ホスト装置のＣＰＵが実行する既存の通信制御プログラムを変更して、ホスト装置からＰＣカードへ送る一回分のデータ量を新しいＦＩＦＯメモリに合わせる必要がある。また、ＰＣカードに搭載するＦＩＦＯメモリをバージョンアップする都度、新しいＦＩＦＯメモリに合わせてホスト装置用の通信制御プログラムを変更することは、コストアップの要因となるばかりかバグ等の不良要因を増加させることとなる。このような理由から、ホスト装置用の既存の通信制御プログラムは流用したいという要求がある。
【００１３】
同様の理由から、上記したカウント機能付きＦＩＦＯメモリについても、ホスト装置用の通信制御プログラムを変更しなければその効果が得られないので、適用し難い。
【００１４】
本発明は、このような事情を考慮してなされたもので、その目的は、所定量単位でメモリにデータを書き込む度に、当該メモリからのデータの読み出しが完了したことを確認してから、次の当該メモリへのデータ書き込みを行うメモリ書き込み手順に対応することができ、且つ、メモリ読み出し側のＣＰＵの負荷を軽減することができるメモリインタフェース装置及びメモリインタフェース方法を提供することにある。
【課題を解決するための手段】
【００１５】
上記の課題を解決するために、本発明のメモリインタフェース装置は、所定量単位でデータを書き込む度に、データの読み出しが完了したことを通知する読み出し完了通知を受信してから、次の前記所定量単位のデータの書き込みを行う手順を遵守する第1の機器と、メモリを有する第２の機器との間で、前記所定量単位のデータを相互に送受信し、
前記所定量単位で前記第1の機器から前記メモリにデータを書き込む第1のメモリ書き込み読み出し装置、及び前記所定量単位で前記メモリからデータを読み出し、前記第1の機器に送信する第２のメモリ書き込み読み出し装置に対してメモリアクセスを制御するメモリインタフェース装置において、前記第1のメモリ書き込み読み出し装置は、前記第１の機器からの前記メモリへの前記所定量単位のデータ書き込みを検出する書き込み検出手段と、前記所定量単位のデータ書き込みが検出された場合に、前記第1の機器に対して、前記メモリからのデータの読み出しが完了したことを通知する前期読み出し完了通知を発生する第１の完了信号発生手段と、前記メモリ内のデータ蓄積量を計測する第１のデータ蓄積量計測手段と、前記メモリ内のデータ蓄積量が所定の読み出し開始蓄積量に到達した場合に、割り込み信号を発生して前記メモリ内のデータを全て読み出す第１のメモリ読み出し制御手段を備え、前記第２のメモリ書き込み読み出し装置は、前記メモリへの所定量のデータ書き込みを検出する書き込み量検出手段と、前記所定量のデータ書き込みが検出された場合に、前記第1の機器に対して、前記メモリへのデータの書き込みの完了を通知する書き込み完了通知信号を発生する第２の完了信号発生手段と、前記メモリ内のデータ蓄積量を計測する第２のデータ蓄積量計測手段と、前記第２の完了信号発生手段からの書き込み完了通知信号発生後に、前記第1の機器が前記メモリから前記所定量単位毎のデータ読み出しを開始することで、前記メモリ内のデータ蓄積量が所定の読み出し完了蓄積量に到達して前記メモリからの読み出しが完了した場合に割り込み信号を発生する第２のメモリ読み出し制御手段と、を備えたことを特徴としている。
【００１６】
この構成によれば、第1のメモリ書き込み読み出し装置からの所定量単位のデータ書き込みの度に読み出し完了通知信号を発生するので、当該メモリ書き込み読み出し装置におけるメモリ書き込み手順に対応することができる。さらに、メモリ内に該メモリ書き込み手順による所定量以上のデータを蓄積し、当該メモリ書き込み読み出し装置から書き込まれたデータをまとめて読み出すことができるので、第２のメモリ書き込み読み出し装置への割り込み発生回数を減らすことができるとともに、当該メモリ書き込み読み出し装置が一つの割り込み処理で扱うデータ量を増やして効率よく処理することができる。
【００１７】
また、第２のメモリ書き込み読み出し装置からの所定量単位のデータ書き込後に書き込み完了通知信号を第１のメモリ書き込み読み出し装置発生するので、第２のメモリ書き込み読み出し装置から書き込まれたデータをまとめて読み出すことができ効率よく処理することができる。これにより第１および第２のメモリ書き込み読み出し装置の負荷が軽減される。
【００１８】
また、本発明のメモリインターフェース装置においては、前記第１のメモリ読み出し制御手段は、前記メモリ内のデータ蓄積量が所定の読み出し開始蓄積量に到達した場合に、前記第１の完了信号発生手段による信号発生を一時的に停止させることを特徴とする。
【００１９】
この構成によれば、メモリ内にはデータが蓄積されていないものと判断してデータを書き込んでいるメモリ書き込み装置に対して、該データ書き込みを停止させ、メモリの最大蓄積容量を超えてデータが書き込まれることを防止することができる。
【００２０】
また、本発明のメモリインターフェース装置においては、前記第1の機器から前記メモリへの前記所定量単位のデータ書き込みが途切れている期間を計時し、この計時値が所定のタイマ期間に達すると、前記第１のメモリ読み出し制御手段へタイムアウト信号を出力する第1のタイマを備え、前記第１のメモリ読み出し制御手段は、前記タイムアウト信号を受信した場合にも、割り込み信号を発生することを特徴とする。
【００２１】
この構成によれば、第１のメモリ書き込み読み出し装置の総書き込みデータ量が読み出し開始蓄積量未満であり、メモリ内には読み出し開始蓄積量までデータが蓄積されずに、第１のメモリ書き込み読み出し装置からのデータ書き込みが終了する場合に対応することが可能となる。
【００２２】
また、本発明のメモリインターフェース装置においては、前記第２のメモリ書き込み読み出し装置からメモリへのデータ書き込みが途切れている期間を計時し、この計時値が所定のタイマ期間に達すると、前記第２の完了信号発生手段にタイムアウト信号を出力する第２のタイマを備え、前記第２の完了信号発生手段は、前記タイムアウト信号を受信した場合に、前記第１の機器に対して完了通知信号を発生することを特徴とする。
【００２３】
この構成によれば、第２のメモリ書き込み読み出し装置の総書き込みデータ量が書き込み完了蓄積量未満であり、メモリ内には書き込み完了蓄積量までデータが蓄積されずに、第２のメモリ書き込み読み込み装置からのデータ書き込みが終了する場合に対応することが可能となる。
【００２４】
本発明のメモリインタフェース方法は、所定量単位でデータを書き込む度に、データの読み出しが完了したことを通知する読み出し完了通知を受信してから、次の前記所定量単位のデータの書き込みを行う手順を遵守する第1の機器と、メモリを有する第２の機器との間で、前記所定量単位のデータを相互に送受信し、前記所定量単位で前記第1の機器から前記メモリにデータを書き込む第1のメモリ書き込み読み出し装置、及び前記所定量単位で前記メモリからデータを読み出し、前記第1の機器に送信する第２のメモリ書き込み読み出し装置に対してメモリアクセスを制御するメモリインタフェース方法において、前記第1のメモリ書き込み読み出し装置において、前記第１の機器からの前記メモリへの前記所定量単位のデータ書き込みを書き込み検出手段により検出する過程と、前記所定量単位のデータ書き込みが検出された場合に、前記第1の機器に対して、第１の完了信号発生手段により読み出し完了通知信号を発生して前記メモリからのデータの読み出しが完了したことを通知する過程と、前記メモリ内のデータ蓄積量を第１のデータ蓄積量計測手段により計測する過程と、前記メモリ内のデータ蓄積量が所定の読み出し開始蓄積量に到達した場合に、第１のメモリ読み出し制御手段により割り込み信号を発生して前記メモリ内のデータを全て読み出す過程と、前記第２のメモリ書き込み読み出し装置において、前記メモリへの所定量のデータ書き込みを書き込み量検出手段により検出する過程と、前記所定量のデータ書き込みが検出された場合に、前記第1の機器に対して、第２の完了信号発生手段により前記メモリへのデータの書き込みの完了を通知する書き込み完了通知信号を発生する過程と、前記メモリ内のデータ蓄積量を第２のデータ蓄積量計測手段により計測する過程と、第２のメモリ読み出し制御手段により前記第２の完了信号発生手段からの書き込み完了通知信号発生後に前期メモリから前記第1の機器が前記所定量単位毎のデータ読み出しを開始することで、前記メモリ内のデータ蓄積量が所定の読み出し完了蓄積量に到達し前期メモリからの読み出しが完了した場合に割り込み信号を発生する過程と、を含むことを特徴としている。
【００２５】
また、本発明のメモリインタフェース方法においては、前記メモリ内のデータ蓄積量が所定の読み出し開始蓄積量に到達した場合に、前記第１のメモリ読み出し制御手段により前記読み出し完了通知を一時的に停止させる過程をさらに含むことを特徴とする。
【００２６】
また、本発明のメモリインタフェース方法においては、前記第1の機器から前記メモリへの前記所定量単位のデータ書き込みが途切れている期間を第1のタイマにより計時する過程と、この計時値が所定のタイマ期間に達した場合に、前記第１のメモリ読み出し制御手段により割り込み信号を発生する過程とをさらに含むことを特徴とする。
【００２７】
また、本発明のメモリインタフェース方法においては、前記第２のメモリ書き込み読み出し装置から前記メモリへのデータ書き込みが途切れている期間を第２のタイマにより計時する過程と、この計時値が所定のタイマ期間に達すると、第２のタイマによりタイムアウト信号を出力する過程と、前記タイムアウト信号により前記第1の機器に対して前記第２のメモリ読み出し制御手段から書き込み完了通知信号を出力する過程とをさらに含むことを特徴とする。
また本発明のモデム装置は、所定量単位毎にメモリに通信データ、制御コマンドのデータを書き込む度に、前記メモリからのデータの読み出しが完了したことを確認してから、前記メモリへ次の前記所定単位量毎のデータ書き込みを行うメモリ書き込み手順を遵守するデータ処理装置に接続され、前記データ処理装置とのデータ交換を行うモデムインターフェースと、前記メモリと、前記メモリに前記データを書き込み読み出すメモリ書き込み読み出し装置とを備えたモデム装置において、前記メモリ書き込み読み出し装置は、前記データ処理装置から、前記所定量単位で前記メモリにデータを書き込む第１のメモリ書き込み読み出し装置と、前記モデム装置の前記メモリから前記所定量単位毎にデータを読み出し、前記データ処理装置に送信する第２のメモリ書き込み読み出し装置を備え、前記第1のメモリ書き込み読み出し装置は、前記データ処理装置からの前記メモリへの前記所定量単位のデータ書き込みを検出する書き込み検出手段と、前記所定量単位のデータ書き込みが検出された場合に、前記データ処理装置に対して、前記メモリからのデータの読み出しが完了したとして読み出し完了通知信号を発生する第１の完了信号発生手段と、前記メモリ内のデータ蓄積量を計測する第１のデータ蓄積量計測手段と、前記メモリ内のデータ蓄積量が所定の読み出し開始蓄積量に到達した場合に、割り込み信号を発生して前記メモリ内のデータを全て読み出す第１のメモリ読み出し制御手段を備え、前記第２のメモリ書き込み読み出し装置は、前記第２のメモリ書き込み読み出し装置から前記メモリへの前記所定量のデータ書き込みを検出する書き込み量検出手段と、前記所定量のデータ書き込みが検出された場合に、前記データ処理装置に対して、前記メモリへのデータの書き込みの完了を通知する書き込み完了通知信号を発生する第２の完了信号発生手段と、前記メモリ内のデータ蓄積量を計測する第２のデータ蓄積量計測手段と、前記第２の完了信号発生手段からの書き込み完了通知信号発生後に、前記第1の機器が前記メモリから前記所定量単位毎のデータ読み出しを開始することで、前記メモリ内のデータ蓄積量が所定の読み出し完了蓄積量に到達して前記メモリからの読み出しが完了した場合に割り込み信号を発生する第２のメモリ読み出し制御手段と、を備えたことを特徴とする。
【発明の効果】
【００２８】
本発明によれば、メモリ書き込み装置からの所定量単位のデータ書き込みの度に読み出し完了通知信号を発生するので、当該メモリ書き込み装置におけるメモリ書き込み手順に対応することができ、当該メモリ書き込み装置（例えばＰＣカードのホスト装置）用の既存の通信制御プログラムを流用することが可能である。
【００２９】
さらに、メモリ内に該メモリ書き込み手順による所定量以上のデータを蓄積し、当該メモリ書き込み装置から書き込まれたデータをまとめて読み出すことができるので、メモリ読み出し装置への割り込み発生回数を減らすことができるとともに、当該メモリ読み出し装置が一つの割り込み処理で扱うデータ量を増やすことができる。
【００３０】
この結果、割り込み処理による負荷が軽減されること、データ処理をまとめて効率的に実行できること等により、メモリ読み出し装置（例えばＰＣカードのＣＰＵ）の負荷が軽減されて、処理速度が向上するという優れた効果が得られる。また、データをＰＣカードからＰＣ書き込む場合も、第２のメモリ書き込み読み出し装置（ＣＰＵ）からの所定量単位のデータ書き込後に書き込み完了通知信号を第１のメモリ書き込み読み出し装置（ＰＣ）に発生するので、第２のメモリ書き込み読み出し装置から書き込まれたデータをまとめて読み出すことができ効率よく処理することができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施形態に係るメモリインタフェース装置を具備するＰＣカード１の構成を示すブロック図である。
【図２】図１に示すＰＣカード１と装着相手である携帯型パーソナルコンピュータ２の外観図である。
【図３】本発明の一実施形態に係るメモリインタフェース処理の流れを示す第１のシーケンスチャートである。
【図４】本発明の一実施形態に係るメモリインタフェース処理の流れを示す第２のシーケンスチャートである。
【図５】本発明の第二の実施形態に係るメモリインタフェース装置を具備するＰＣカード１ａの構成を示すブロック図である。
【図６】本発明の第二の実施形態に係るメモリインタフェース処理の流れを示す第１のシーケンスチャートである。
【図７】本発明の第二の実施形態に係るメモリインタフェース処理の流れを示す第２のシーケンスチャートである。
【図８】本発明を無線モデム装置１ｂに応用した場合の構成を示すブロック図である。
【発明を実施するための形態】
【００３２】
以下、図面を参照し、本発明の一実施形態を説明する。本実施形態においては、メモリインタフェース装置がＰＣカードと呼ばれるカード型電子装置に具備される場合を例に挙げて説明する。
【００３３】
図１は、本発明の一実施形態に係るメモリインタフェース装置を具備するＰＣカード１の構成を示すブロック図である。図２は、そのＰＣカード１と装着相手である携帯型パーソナルコンピュータ（以下、単にＰＣと称する）２の外観図である。
【００３４】
図２に示されるように、ＰＣカード１はＰＣ２のＰＣカードスロット２０に装着することが可能である。そして、図１には、ＰＣカード１がＰＣ２に装着された場合に、ＰＣ２のＣＰＵ（図示せず）からＰＣカード１のＣＰＵ１０へデータを送るための構成のみが示されており、その他の構成は省略している。
【００３５】
図１のＰＣカード１において、ＦＩＦＯメモリ１００は、ＰＣ２のＣＰＵから、データを受信するときのバッファとして機能する。
【００３６】
ＰＣ２のＣＰＵは、このＦＩＦＯメモリ１００を介してＰＣカード１のＣＰＵ１０へデータを受け渡す。ここで、ＰＣ２におけるメモリ書き込み手順を説明する。先ず、ＰＣ２のＣＰＵは
、送信データを一定量のデータに分割する。そして、該所定量単位でＦＩＦＯメモリ１００にデータを書き込む度に、ＦＩＦＯメモリ１００からのデータの読み出しが完了したことを確認してから、次のＦＩＦＯメモリ１００へのデータ書き込みを行う。ＰＣ２のＣＰＵは、ＰＣカード１からの読み出し完了通知信号（図１参照）の受信により、ＦＩＦＯメモリ１００からのデータの読み出しが完了したと判断する。
【００３７】
図１のＰＣカード１において、メモリライト部１０１は、ＰＣ２からデータ及びライトコマンドを受信すると、ＦＩＦＯメモリ１００に対し、ライト信号を出力して該受信データを書き込む。
【００３８】
メモリリード部１０２は、ＣＰＵ１０からデータ読み出し指示を受けると、ＦＩＦＯメモリ１００に対し、リード信号を出力してデータを読み出し、該読み出したデータをＣＰＵ１０へ出力する。
【００３９】
カウンタ１０３は、ＦＩＦＯメモリ１００へのライト信号を計数する。この計数値は、ＦＩＦＯメモリ１００内のデータ蓄積量を示す。例えば、ライト信号がバイト単位で出力される場合には、カウンタ１０３の計数値はＦＩＦＯメモリ１００内のデータ蓄積量をバイト単位で示している。また、カウンタ１０３は、ＣＰＵ１０からのリセット信号により計数値をゼロに設定する。このリセット信号は、ＣＰＵ１０がメモリリード部１０２を介してＦＩＦＯメモリ１００から蓄積されたデータを全て読み出した時に出力される。
【００４０】
レジスタ１０４は、カウンタ１０３の計数値、即ちＦＩＦＯメモリ１００内のデータ蓄積量を保持する。このレジスタ１０４の保持値は、ＣＰＵ１０から読み出し可能である。このレジスタ１０４により、ＣＰＵ１０は、ＦＩＦＯメモリ１００内のデータ蓄積量を取得することができる。
【００４１】
レジスタ１０５は、上記したＰＣ２におけるメモリ書き込み手順のＦＩＦＯメモリ１００へのデータ書き込み単位量（ホスト書き込み単位量）を保持する。このホスト書き込み単位量は、ＣＰＵ１０により任意の値に設定可能である。
【００４２】
比較部１０６は、カウンタ１０３の計数値すなわちＦＩＦＯメモリ１００内のデータ蓄積量と、レジスタ１０５の保持値すなわちホスト書き込み単位量とを比較する。そして、双方が一致した場合に、読み出し完了通知信号発生部１０７へ一致信号を出力する。
【００４３】
読み出し完了通知信号発生部１０７は、比較部１０６から一致信号を受信すると、読
み出し完了通知信号を発生してＰＣ２へ出力する。すなわち、ＰＣ２による上記した所定量単位のＦＩＦＯメモリ１００へのデータ書き込みが検出された場合に、読み出し完了通知信号を発生する。これにより、ＰＣ２のＣＰＵは、ＦＩＦＯメモリ１００からのデータ読み出しが実際には完了していないが、該読み出し完了通知信号の受信によりＦＩＦＯメモリ１００からのデータ読み出しが完了したと判断して、次のＦＩＦＯメモリ１００へのデータ書き込みを行う。この結果、ＦＩＦＯメモリ１００には、ＰＣ２による上記したデータ書き込みの所定量を超えてデータが蓄積されることとなる。
【００４４】
また、読み出し完了通知信号発生部１０７は、後述する停止信号を受信している期間において、読み出し完了通知信号の発生を停止する。
【００４５】
タイマ１０８は、ＦＩＦＯメモリ１００へのライト信号が途切れている期間を計時する。そして、計時値が所定のタイマ期間に達すると（タイムアウト時）、割り込み信号発生部１１１へタイムアウト信号を出力する。
【００４６】
レジスタ１０９は、ＦＩＦＯメモリ１００からのデータの読み出し開始時期を示す蓄積量（読み出し開始蓄積量）を保持する。この読み出し開始蓄積量は、ＣＰＵ１０により任意の値に設定可能である。例えば、ＦＩＦＯメモリ１００の最大蓄積容量に合わせて設定される。
【００４７】
比較部１１０は、カウンタ１０３の計数値すなわちＦＩＦＯメモリ１００内のデータ蓄積量と、レジスタ１０９の保持値すなわち読み出し開始蓄積量とを比較する。そして、双方が一致した場合に、割り込み信号発生部１１１へ一致信号を出力する。
【００４８】
また、この一致信号は、上記した読み出し完了通知信号発生部１０７への停止信号となる。すなわち、ＦＩＦＯメモリ１００内のデータ蓄積量が読み出し開始蓄積量に到達した場合には、読み出し完了通知信号の発生を停止させる。これにより、ＦＩＦＯメモリ１００内にはデータが蓄積されていないものと判断してデータを書き込んでいるＰＣ２に対して、該データ書き込みを停止させ、ＦＩＦＯメモリ１００の最大蓄積容量を超えてデータが書き込まれることを防止することができる。
【００４９】
割り込み信号発生部１１１は、比較部１１０から一致信号を受信した場合、又は、タイマ１０８からタイムアウト信号を受信した場合に、割り込み信号を発生してＣＰＵ１０へ出力する。この割り込み信号を受けると、ＣＰＵ１０は、レジスタ１０４からデータ蓄積量を取得し、このデータ蓄積量に相当する回数分のデータ読み出し動作をメモリリード部１０２を介して行う。これにより、ＦＩＦＯメモリ１００内に蓄積されたデータが、ＣＰＵ１０により全て読み出される。この読み出し完了後に、ＣＰＵ１０は、カウンタ１０３をリセットする。
【００５０】
なお、本実施形態においては、メモリインタフェース部１２０は、上記図１のＰＣカード１の各部のうち、カウンタ１０３、レジスタ１０４，１０５，１０９、比較部１０６，１１０、読み出し完了通知信号発生部１０７、タイマ１０８及び割り込み信号発生部１１１を含むものである。
【００５１】
次に、図３、図４を参照して、上記図１に示すＰＣカード１におけるメモリインタフェースに係る動作を説明する。図３，図４は、本実施形態に係るメモリインタフェース処理の流れを示す第１，第２のシーケンスチャートである。
【００５２】
初めに、図３を参照して、第１のシーケンスを説明する。この第１のシーケンスは、ＦＩＦＯメモリ１００内に読み出し開始蓄積量（例えばＦＩＦＯメモリ１００の最大蓄積容量）までデータが蓄積される場合を示している。これは、ＰＣ２の送信データ量が読み出し開始蓄積量以上である場合に対応する。
【００５３】
図３において、ＰＣ２が所定量単位（図３の例では１６バイト単位）でＦＩＦＯメモリ１００にデータを書き込む（ステップＳ１）。このデータ書き込みの度に、ＰＣカード１のメモリインタフェース部１２０は、読み出し完了通知信号発生部１０７により読み出し完了通知信号を発生し、ＰＣ２へ出力する（ステップＳ２）。
【００５４】
次いで、ＦＩＦＯメモリ１００内のデータ蓄積量がレジスタ１０９に保持される読み出し開始蓄積量に到達すると、メモリインタフェース部１２０は、割り込み信号発生部１１１により割り込み信号を発生し、ＣＰＵ１０へ出力する（ステップＳ３）。この時、読み出し完了通知信号発生部１０７には比較部１１０からの停止信号が入力されて、読み出し完了通知信号の発生が停止する。
【００５５】
次いで、その割り込みにより、ＣＰＵ１０がレジスタ１０４からデータ蓄積量を読み出す（ステップＳ４、Ｓ５）。そして、その読み出したデータ蓄積量に基づいてＦＩＦＯメモリ１００から全蓄積データを読み出す（ステップＳ６）。この読み出しが完了すると、ＣＰＵ１０がカウンタ１０３をリセットする（ステップＳ７）。このカウンタリセットにより上記比較部１１０からの停止信号出力が解除されて、読み出し完了通知信号発生部１０７が読み出し完了通知信号の発生を再開し、ＰＣ２へ読み出し完了通知信号を出力する（ステップＳ２ａ）。
【００５６】
次に、図４を参照して、第２のシーケンスを説明する。この第２のシーケンスは、ＦＩＦＯメモリ１００内には読み出し開始蓄積量までデータが蓄積されずに、ＰＣ２からのデータ書き込みが終了する場合を示している。これは、ＰＣ２の送信データ量が読み出し開始蓄積量未満である場合に対応する。
【００５７】
図４において、上記図３と同様に、ＰＣ２が所定量単位でＦＩＦＯメモリ１００にデータを書き込み、このデータ書き込みの度に、ＰＣカード１のメモリインタフェース部１２０が、読み出し完了通知信号発生部１０７により読み出し完了通知信号を発生し、ＰＣ２へ出力する（ステップＳ１、Ｓ２）。この時、タイマ１０８は、ＦＩＦＯメモリ１００へのデータ書き込みの度にリセットされている。
【００５８】
次いで、ＰＣ２からのデータ書き込みが終了した後、タイマ１０８がタイマ期間を満了し、タイムアウトすると、メモリインタフェース部１２０は、割り込み信号発生部１１１により割り込み信号を発生し、ＣＰＵ１０へ出力する（ステップＳ３ａ）。この割り込みにより、ＣＰＵ１０が、上記図３と同様にして、ＦＩＦＯメモリ１００から全蓄積データを読み出し、カウンタ１０３をリセットする（ステップＳ４〜Ｓ７）。
【００５９】
上述したように本実施形態によれば、ＰＣ２からの所定量単位のデータ書き込みの度に読み出し完了通知信号を発生するので、上記したＰＣ２におけるメモリ書き込み手順に対応することができ、ＰＣ２（ホスト装置）用の既存の通信制御プログラムを流用することができる。
【００６０】
さらに、ＦＩＦＯメモリ１００内に該メモリ書き込み手順による所定量以上のデータを蓄積し、ＰＣ２から書き込まれたデータをまとめて読み出すことができるので、ＰＣカード１のＣＰＵ１０への割り込み発生回数を減らすことができるとともに、ＣＰＵ１０が一つの割り込み処理で扱うデータ量を増やすことができる。この結果、割り込み処理による負荷が軽減されること、データ処理をまとめて効率的に実行できること等により、ＰＣカード１のＣＰＵ１０の負荷が軽減されて、処理速度が向上するという優れた効果が得られる。
【００６１】
また、ＰＣカード１のＣＰＵ１０は、ＦＩＦＯメモリ１００内のデータ蓄積量を把握した上で、ＦＩＦＯメモリ１００からデータを読み出すことができるので、データ処理を計画的に行うことができる。
【００６２】
次に本発明の第２の実施形態を説明する。第２の実施形態においては、ＰＣカードからＰＣへのデータの書き込みにも対応する構成とした。図５に本発明の第２の実施形態に係るメモリインタフェース装置を具備するＰＣカード１aの構成を示す。ここで、図１と同様の構成や動作、すなわちＰＣからＰＣカードへのデータの書き込みについては説明を省略する。
【００６３】
図５のＰＣカード１ａにおいて、ＦＩＦＯメモリ１００は、図１と同様にＰＣ２のＣＰＵから、データを受信するときのバッファとして機能すると共に、ここではデータを送信する時のバッファとしても機能する。
【００６４】
ＰＣ２のＣＰＵは、このＦＩＦＯメモリ１００を介してＰＣカード１ａのＣＰＵ１０へデータを受け渡し、且つＰＣカード１ａのＣＰＵ１０は、このＦＩＦＯメモリ１００を介してＰＣ２のＣＰＵへデータを受け渡す。
【００６５】
次にＰＣ２におけるメモリ読み込み手順を説明する。先ず、ＰＣカード１ａのＣＰＵ１０は、メモリライト部２０２にＦＩＦＯメモリ１００に対してライト信号を出力させ、データのＦＩＦＯメモリ１００への書き込みを行う。メモリリード部２０１は、ＰＣ２からのリードコマンドを受信して、リード信号をＦＩＦＯメモリ１００に出力し、ＦＩＦＯメモリ１００からＰＣ２へデータを送信する。ＰＣ２のＣＰＵは、ＰＣカード１ａからの書き込み完了通知信号（図５参照）の受信により、ＦＩＦＯメモリ１００からのデータの読み込みがの準備が完了したと判断する。
【００６６】
カウンタ２０３は、メモリライト部２０２からのＦＩＦＯメモリ１００へのライト信号、およびメモリリード部２０１からのＦＩＦＯメモリ１００へのリード信号を計数する。カウンタ２０３は、メモリライト部２０２からのＦＩＦＯメモリ１００へのライト信号によりカウントアップし、メモリリード部２０１からのＦＩＦＯメモリ１００へのリード信号によりカウントダウンする。これによりカウンタ２０３内の計数値は、ＦＩＦＯメモリ１００内のデータ蓄積量を示す。また、カウンタ２０３は、ＣＰＵ１０からのリセット信号により計数値をゼロに設定する。このリセット信号は、電源投入時などカウンタを初期状態に戻す時に出力される。
【００６７】
レジスタ２０４は、カウンタ２０３の計数値、即ちＦＩＦＯメモリ１００内のデータ蓄積量を保持する。このレジスタ２０４の保持値は、ＣＰＵ１０から読み出し可能である。このレジスタ２０４により、ＣＰＵ１０は、ＦＩＦＯメモリ１００内のデータ蓄積量を取得することができる。
【００６８】
レジスタ２０５は、ＣＰＵ１０からＦＩＦＯメモリ１００へのデータ書き込みを完了させる量を保持する。この書き込み完了蓄積量は、ＣＰＵ１０により任意の値に設定可能である。
【００６９】
比較部２０６は、カウンタ２０３の計数値すなわちＦＩＦＯメモリ１００内のデータ蓄積量と、レジスタ２０５の保持値すなわち書き込み完了蓄積量とを比較する。そして、双方が一致した場合に、書き込み完了通知信号発生部２０７へ一致信号を出力する。
【００７０】
書き込み完了通知信号発生部２０７は、比較部２０６から一致信号を受信すると、書き込み開始通知信号を発生してＰＣ２へ割り込み信号として出力する。すなわち、ＣＰＵ１０による上記した所定量のＦＩＦＯメモリ１００へのデータ書き込みが検出された場合に、書き込み完了通知信号を発生する。これにより、ＰＣ２のＣＰＵは、ＦＩＦＯメモリ１００からのデータ読み出しを開始する。
【００７１】
タイマ２０８は、メモリライト部２０２からＦＩＦＯメモリ１００へのライト信号が発生した後、その次のライト信号が途切れている期間を計時する。そして、計時値が所定のタイマ期間に達すると（タイムアウト時）、書き込み完了通知発生部２０７へタイムアウト信号を出力する。
【００７２】
書き込み完了通知信号発生部２０７は、タイマ２０８からタイムアウト信号を受信すると、書き込み完了通知信号を発生してＰＣ２へ割り込み信号として出力する。すなわち、ＣＰＵ１０によるＦＩＦＯメモリ１００へのデータ書き込みの終了が検出された場合に、書き込み完了通知信号を発生する。これにより、ＰＣ２のＣＰＵは、ＦＩＦＯメモリ１００からのデータ読み出しを開始する。また、書き込み完了通知信号はタイマ２０８に入力され、タイマ２０８をリセットする。
【００７３】
レジスタ２０９は、ＦＩＦＯメモリ１００からのデータの読み出しが完了する蓄積量（読み出し完了蓄積量）を保持する。この読み出し完了蓄積量は、ＣＰＵ１０により任意の値に設定可能であるが、通常は０がセットされる。
【００７４】
比較部２１０は、カウンタ２０３の計数値すなわちＦＩＦＯメモリ１００内のデータ蓄積量と、レジスタ２０９の保持値すなわち読み出し完了蓄積量とを比較する。そして、双方が一致した場合に、割り込み信号発生部２１１へ一致信号を出力する。
【００７５】
割り込み信号発生部２１１は、比較部２１０から一致信号を受信した場合、割り込み信号を発生してＣＰＵ１０へ出力する。この割り込み信号を受けると、ＣＰＵ１０は、それ以降のデータ書き出し動作の可能を通知される。
【００７６】
次に、図６、図７を参照して、上記図１に示すＰＣカード１aにおけるメモリインタフェースに係るＰＣカード１ａからＰＣ２へのデータ書き込み時の動作を説明する。図６、図７は、本実施形態に係るメモリインタフェース処理の流れを示す第１，第２のシーケンスチャートである。
【００７７】
初めに、図６を参照して、第１のシーケンスを説明する。この第１のシーケンスは、ＣＰＵ１０からＦＩＦＯメモリ１００に書き込まれるデータ量が所定値以上である場合に対応する。
【００７８】
図６において、ＣＰＵ１０が現在ＦＩＦＯメモリ１００に蓄積されているデータ蓄積量をレジスタ２０４の内容から確認する（ステップＳ２１、ステップＳ２２）。確認されたデータ蓄積量によりＣＰＵ１０がＦＩＦＯメモリ１００にデータを書き込む（ステップＳ２３）。
【００７９】
このときメモリライト部２０２からのライト信号はカウンタ２０３のカウント値をアップさせる。
【００８０】
次いで、ＦＩＦＯメモリ１００内のデータ蓄積量がレジスタ２０５に保持される書込み完了蓄積量に到達すると、メモリインタフェース部２２０は、書き込み完了通知発生部からＰＣ２に対して書き込み完了通知信号である割り込み信号を出力する（ステップＳ２４）。
【００８１】
割り込み信号を入力したＰＣ２はメモリリード部２０１に対してリードコマンドを出力し、メモリリード部２０１はＦＩＦＯメモリ１００からデータを所定単位ごと（ここでは１６バイト）に読み出し、ＰＣ２に出力する（ステップＳ２５）。このときメモリリード部２０１からのリード信号はカウンタ２０３の値をダウンさせる。
【００８２】
ＰＣ２に出力されるデータは、付加されるデータステータスにより最後のデータが判別される（ステップＳ２６）。
【００８３】
また、カウンタ２０３の値がメモリリード部２０１からのリード信号は、カウンタ２０３の値をダウンし、レジスタ２０９の読み出し完了蓄積量と同じになる、即ちＦＩＦＯメモリ１００からの読み出しが完了したと判断されると、比較部２１０から割り込み信号発生部２１１へ割り込み信号が出力され、ＣＰＵ１０のデータ書き出し動作の可能を通知する（ステップＳ２７）。
【００８４】
次に、図７を参照して、第２のシーケンスを説明する。この第２のシーケンスは、ＣＰＵ１０からＦＩＦＯメモリ１００に書き込まれるデータが所定値未満であるときに対応する。
【００８５】
図７において、上記図６と同様に、ＣＰＵ１０が現在ＦＩＦＯメモリ１００に蓄積されているデータ蓄積量をレジスタ２０４の内容から確認する（ステップＳ２１、ステップＳ２２）。確認されたデータ蓄積量によりＣＰＵ１０がＦＩＦＯメモリ１００にデータを書き込む（ステップＳ２３）。
【００８６】
次いで、ＣＰＵ１０からのデータ書き込みが終了した後、書き込み完了蓄積量がレジスタ２０５にセットされた蓄積量に達しなかった場合、タイマ２０８がタイマ期間を満了し、タイムアウトする。これによりメモリインタフェース部２２０は、書き込み完了通知発生部２０７により割り込み信号を発生し、ＰＣ２へ出力する（ステップＳ２４ａ）。この割り込みにより、ＰＣ２が、上記図６と同様にして、ＦＩＦＯメモリ１００から全蓄積データを読み出す（ステップＳ２５〜ステップＳ２７）。
【００８７】
上述したように本実施形態によれば、ＰＣカード１ａからＰＣ２へのデータ書き込みの際にもＦＩＦＯメモリ１００内のデータ蓄積量を把握した上で、ＦＩＦＯメモリ１００からＰＣ２へデータを書き込むことができるので、データ処理を計画的に行うことができる。
【００８８】
以上、本発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【００８９】
例えば、上述した実施形態では、ＦＩＦＯメモリを使用したが、ランダムアクセスメモリ（ＲＡＭ）にも応用することができる。例えば、メモリライト部１０１がＲＡＭの０番地から大きな番地へと順番にデータを書き込み、ＣＰＵ１０が同様にＲＡＭの０番地から大きな番地へと順番にデータを読み出すようにする。
【００９０】
また、本発明に係るメモリインタフェース装置の制御対象のメモリ書き込み装置として携帯型パーソナルコンピュータを例に挙げたが、メモリ書き込み装置はこれに限定されるものではない。同様に、メモリ読み出し装置は、ＰＣカードのＣＰＵに限定されるものではない。
【００９１】
すなわち、本発明に係るメモリインタフェース装置は、上記したメモリ書き込み手順を遵守するメモリ書き込み装置、及びこのメモリ書き込み装置によってアクセスされるメモリからデータを読み出すメモリ読み出し装置、に対するメモリアクセス制御を実現するものとして、広く適用することができる。また、本発明に係るメモリインタフェース装置は、メモリ書き込み装置によってアクセスされるメモリからデータを読み出し、該読み出したデータに対して所定の処理を行うデータ処理手段を具備するものであってもよい。
【００９２】
図８にその一例を示す。図８は発明のメモリインターフェース装置を無線モデム装置に応用した例を示すブロック図である。ＲＡＭ３０３、ＲＯＭ３０４はＣＰＵ１０ａに接続され、モデム動作に必要なデータを入出力する。ＰＣカード型などの無線モデム装置１ｂは、モデムインターフェース３００を介してＰＣ２とデータや各種コマンドのやり取りを行う。
【００９３】
パケット通信データなどの通信データ、ＣＰＵ１０ａの制御ＡＴコマンド、ＦＩＦＯメモリ１００のライトコマンド、リードコマンドは本発明の実施形態で説明したようにＦＩＦＯメモリにより書き込み、読み出しが行われる。書き込まれた通信データはＣＰＵ１０ａにより各種無線プロトコルに準じて無線部３０１に接続されたアンテナ３０２より送信され、また無線部３０１により受信された各種無線プロトコルに準じた通信データは、ＣＰＵ１０ａにより通信データに変換され、ＦＩＦＯメモリ１００を介してＰＣ２に書き込まれる。
【符号の説明】
【００９４】
１、１ａ ＰＣカード
１ｂ 無線モデム装置
２ 携帯型パーソナルコンピュータ（ＰＣ）
１０、１０ａ ＣＰＵ
１００ ＦＩＦＯメモリ
１２０、２２０ メモリインターフェース部
３０２ アンテナ
【特許請求の範囲】
【請求項１】
所定量単位でデータを書き込む度に、データの読み出しが完了したことを通知する読み出し完了通知を受信してから、次の前記所定量単位のデータの書き込みを行う手順を遵守する第1の機器と、メモリを有する第２の機器との間で、前記所定量単位のデータを相互に送受信し、
前記所定量単位で前記第1の機器から前記メモリにデータを書き込む第1のメモリ書き込み読み出し装置、及び前記所定量単位で前記メモリからデータを読み出し、前記第1の機器に送信する第２のメモリ書き込み読み出し装置に対してメモリアクセスを制御するメモリインタフェース装置において、
前記第1のメモリ書き込み読み出し装置は、
前記第１の機器からの前記メモリへの前記所定量単位のデータ書き込みを検出する書き込み検出手段と、
前記所定量単位のデータ書き込みが検出された場合に、前記第1の機器に対して、前記メモリからのデータの読み出しが完了したことを通知する前期読み出し完了通知を発生する第１の完了信号発生手段と、
前記メモリ内のデータ蓄積量を計測する第１のデータ蓄積量計測手段と、
前記メモリ内のデータ蓄積量が所定の読み出し開始蓄積量に到達した場合に、割り込み信号を発生して前記メモリ内のデータを全て読み出す第１のメモリ読み出し制御手段を備え、
前記第２のメモリ書き込み読み出し装置は、
前記メモリへの所定量のデータ書き込みを検出する書き込み量検出手段と、
前記所定量のデータ書き込みが検出された場合に、前記第1の機器に対して、前記メモリへのデータの書き込みの完了を通知する書き込み完了通知信号を発生する第２の完了信号発生手段と、
前記メモリ内のデータ蓄積量を計測する第２のデータ蓄積量計測手段と、
前記第２の完了信号発生手段からの書き込み完了通知信号発生後に、前記第1の機器が前記メモリから前記所定量単位毎のデータ読み出しを開始することで、前記メモリ内のデータ蓄積量が所定の読み出し完了蓄積量に到達して前記メモリからの読み出しが完了した場合に割り込み信号を発生する第２のメモリ読み出し制御手段と、
を備えたことを特徴とするメモリインタフェース装置。
【請求項２】
前記第１のメモリ読み出し制御手段は、前記メモリ内のデータ蓄積量が所定の読み出し開始蓄積量に到達した場合に、前記第１の完了信号発生手段による信号発生を一時的に停止させることを特徴とする
請求項１に記載のメモリインタフェース装置。
【請求項３】
前記第1の機器から前記メモリへの前記所定量単位のデータ書き込みが途切れている期間を計時し、この計時値が所定のタイマ期間に達すると、前記第１のメモリ読み出し制御手段へタイムアウト信号を出力する第1のタイマを備え、
前記第１のメモリ読み出し制御手段は、前記タイムアウト信号を受信した場合にも、割り込み信号を発生することを特徴とする
請求項１または請求項２のいずれかに記載のメモリインタフェース装置。
【請求項４】
前記第２のメモリ書き込み読み出し装置からメモリへのデータ書き込みが途切れている期間を計時し、この計時値が所定のタイマ期間に達すると、前記第２の完了信号発生手段にタイムアウト信号を出力する第２のタイマを備え、
前記第２の完了信号発生手段は、前記タイムアウト信号を受信した場合に、前記第１の機器に対して完了通知信号を発生することを特徴とする
請求項１乃至請求項３のいずれかに記載のメモリインタフェース装置。
【請求項５】
所定量単位でデータを書き込む度に、データの読み出しが完了したことを通知する読み出し完了通知を受信してから、次の前記所定量単位のデータの書き込みを行う手順を遵守する第1の機器と、メモリを有する第２の機器との間で、前記所定量単位のデータを相互に送受信し、
前記所定量単位で前記第1の機器から前記メモリにデータを書き込む第1のメモリ書き込み読み出し装置、及び前記所定量単位で前記メモリからデータを読み出し、前記第1の機器に送信する第２のメモリ書き込み読み出し装置に対してメモリアクセスを制御するメモリインタフェース方法において、
前記第1のメモリ書き込み読み出し装置において、
前記第１の機器からの前記メモリへの前記所定量単位のデータ書き込みを書き込み検出手段により検出する過程と、
前記所定量単位のデータ書き込みが検出された場合に、前記第1の機器に対して、第１の完了信号発生手段により読み出し完了通知信号を発生して前記メモリからのデータの読み出しが完了したことを通知する過程と、
前記メモリ内のデータ蓄積量を第１のデータ蓄積量計測手段により計測する過程と、
前記メモリ内のデータ蓄積量が所定の読み出し開始蓄積量に到達した場合に、第１のメモリ読み出し制御手段により割り込み信号を発生して前記メモリ内のデータを全て読み出す過程と、
前記第２のメモリ書き込み読み出し装置において、
前記メモリへの所定量のデータ書き込みを書き込み量検出手段により検出する過程と、
前記所定量のデータ書き込みが検出された場合に、前記第1の機器に対して、第２の完了信号発生手段により前記メモリへのデータの書き込みの完了を通知する書き込み完了通知信号を発生する過程と、
前記メモリ内のデータ蓄積量を第２のデータ蓄積量計測手段により計測する過程と、
第２のメモリ読み出し制御手段により前記第２の完了信号発生手段からの書き込み完了通知信号発生後に前期メモリから前記第1の機器が前記所定量単位毎のデータ読み出しを開始することで、前記メモリ内のデータ蓄積量が所定の読み出し完了蓄積量に到達し前期メモリからの読み出しが完了した場合に割り込み信号を発生する過程と、
を含むことを特徴とするメモリインタフェース方法。
【請求項６】
前記メモリ内のデータ蓄積量が所定の読み出し開始蓄積量に到達した場合に、前記第１のメモリ読み出し制御手段により前記読み出し完了通知を一時的に停止させる過程をさらに含むことを特徴とする請求項５に記載のメモリインタフェース方法。
【請求項７】
前記第1の機器から前記メモリへの前記所定量単位のデータ書き込みが途切れている期間を第1のタイマにより計時する過程と、
この計時値が所定のタイマ期間に達した場合に、前記第１のメモリ読み出し制御手段により割り込み信号を発生する過程と、
をさらに含むことを特徴とする
請求項５または請求項６に記載のメモリインタフェース方法。
【請求項８】
前記第２のメモリ書き込み読み出し装置から前記メモリへのデータ書き込みが途切れている期間を第２のタイマにより計時する過程と、
この計時値が所定のタイマ期間に達すると、第２のタイマによりタイムアウト信号を出力する過程と、
前記タイムアウト信号により前記第1の機器に対して前記第２のメモリ読み出し制御手段から書き込み完了通知信号を出力する過程と、
をさらに含むことを特徴とする
請求項５乃至請求項７のいずれかに記載のメモリインタフェース方法。
【請求項９】
所定量単位毎にメモリに通信データ、制御コマンドのデータを書き込む度に、前記メモリからのデータの読み出しが完了したことを確認してから、前記メモリへ次の前記所定単位量毎のデータ書き込みを行うメモリ書き込み手順を遵守するデータ処理装置に接続され、
前記データ処理装置とのデータ交換を行うモデムインターフェースと、前記メモリと、前記メモリに前記データを書き込み読み出すメモリ書き込み読み出し装置とを備えたモデム装置において、
前記メモリ書き込み読み出し装置は、
前記データ処理装置から、前記所定量単位で前記メモリにデータを書き込む第１のメモリ書き込み読み出し装置と、
前記モデム装置の前記メモリから前記所定量単位毎にデータを読み出し、前記データ処理装置に送信する第２のメモリ書き込み読み出し装置を備え、
前記第1のメモリ書き込み読み出し装置は、
前記データ処理装置からの前記メモリへの前記所定量単位のデータ書き込みを検出する書き込み検出手段と、
前記所定量単位のデータ書き込みが検出された場合に、前記データ処理装置に対して、前記メモリからのデータの読み出しが完了したとして読み出し完了通知信号を発生する第１の完了信号発生手段と、
前記メモリ内のデータ蓄積量を計測する第１のデータ蓄積量計測手段と、
前記メモリ内のデータ蓄積量が所定の読み出し開始蓄積量に到達した場合に、割り込み信号を発生して前記メモリ内のデータを全て読み出す第１のメモリ読み出し制御手段を備え、
前記第２のメモリ書き込み読み出し装置は、
前記第２のメモリ書き込み読み出し装置から前記メモリへの前記所定量のデータ書き込みを検出する書き込み量検出手段と、
前記所定量のデータ書き込みが検出された場合に、前記データ処理装置に対して、前記メモリへのデータの書き込みの完了を通知する書き込み完了通知信号を発生する第２の完了信号発生手段と、
前記メモリ内のデータ蓄積量を計測する第２のデータ蓄積量計測手段と、
前記第２の完了信号発生手段からの書き込み完了通知信号発生後に、前記第1の機器が前記メモリから前記所定量単位毎のデータ読み出しを開始することで、前記メモリ内のデータ蓄積量が所定の読み出し完了蓄積量に到達して前記メモリからの読み出しが完了した場合に割り込み信号を発生する第２のメモリ読み出し制御手段と、
を備えたことを特徴とするモデム装置。
【請求項１】
所定量単位でデータを書き込む度に、データの読み出しが完了したことを通知する読み出し完了通知を受信してから、次の前記所定量単位のデータの書き込みを行う手順を遵守する第1の機器と、メモリを有する第２の機器との間で、前記所定量単位のデータを相互に送受信し、
前記所定量単位で前記第1の機器から前記メモリにデータを書き込む第1のメモリ書き込み読み出し装置、及び前記所定量単位で前記メモリからデータを読み出し、前記第1の機器に送信する第２のメモリ書き込み読み出し装置に対してメモリアクセスを制御するメモリインタフェース装置において、
前記第1のメモリ書き込み読み出し装置は、
前記第１の機器からの前記メモリへの前記所定量単位のデータ書き込みを検出する書き込み検出手段と、
前記所定量単位のデータ書き込みが検出された場合に、前記第1の機器に対して、前記メモリからのデータの読み出しが完了したことを通知する前期読み出し完了通知を発生する第１の完了信号発生手段と、
前記メモリ内のデータ蓄積量を計測する第１のデータ蓄積量計測手段と、
前記メモリ内のデータ蓄積量が所定の読み出し開始蓄積量に到達した場合に、割り込み信号を発生して前記メモリ内のデータを全て読み出す第１のメモリ読み出し制御手段を備え、
前記第２のメモリ書き込み読み出し装置は、
前記メモリへの所定量のデータ書き込みを検出する書き込み量検出手段と、
前記所定量のデータ書き込みが検出された場合に、前記第1の機器に対して、前記メモリへのデータの書き込みの完了を通知する書き込み完了通知信号を発生する第２の完了信号発生手段と、
前記メモリ内のデータ蓄積量を計測する第２のデータ蓄積量計測手段と、
前記第２の完了信号発生手段からの書き込み完了通知信号発生後に、前記第1の機器が前記メモリから前記所定量単位毎のデータ読み出しを開始することで、前記メモリ内のデータ蓄積量が所定の読み出し完了蓄積量に到達して前記メモリからの読み出しが完了した場合に割り込み信号を発生する第２のメモリ読み出し制御手段と、
を備えたことを特徴とするメモリインタフェース装置。
【請求項２】
前記第１のメモリ読み出し制御手段は、前記メモリ内のデータ蓄積量が所定の読み出し開始蓄積量に到達した場合に、前記第１の完了信号発生手段による信号発生を一時的に停止させることを特徴とする
請求項１に記載のメモリインタフェース装置。
【請求項３】
前記第1の機器から前記メモリへの前記所定量単位のデータ書き込みが途切れている期間を計時し、この計時値が所定のタイマ期間に達すると、前記第１のメモリ読み出し制御手段へタイムアウト信号を出力する第1のタイマを備え、
前記第１のメモリ読み出し制御手段は、前記タイムアウト信号を受信した場合にも、割り込み信号を発生することを特徴とする
請求項１または請求項２のいずれかに記載のメモリインタフェース装置。
【請求項４】
前記第２のメモリ書き込み読み出し装置からメモリへのデータ書き込みが途切れている期間を計時し、この計時値が所定のタイマ期間に達すると、前記第２の完了信号発生手段にタイムアウト信号を出力する第２のタイマを備え、
前記第２の完了信号発生手段は、前記タイムアウト信号を受信した場合に、前記第１の機器に対して完了通知信号を発生することを特徴とする
請求項１乃至請求項３のいずれかに記載のメモリインタフェース装置。
【請求項５】
所定量単位でデータを書き込む度に、データの読み出しが完了したことを通知する読み出し完了通知を受信してから、次の前記所定量単位のデータの書き込みを行う手順を遵守する第1の機器と、メモリを有する第２の機器との間で、前記所定量単位のデータを相互に送受信し、
前記所定量単位で前記第1の機器から前記メモリにデータを書き込む第1のメモリ書き込み読み出し装置、及び前記所定量単位で前記メモリからデータを読み出し、前記第1の機器に送信する第２のメモリ書き込み読み出し装置に対してメモリアクセスを制御するメモリインタフェース方法において、
前記第1のメモリ書き込み読み出し装置において、
前記第１の機器からの前記メモリへの前記所定量単位のデータ書き込みを書き込み検出手段により検出する過程と、
前記所定量単位のデータ書き込みが検出された場合に、前記第1の機器に対して、第１の完了信号発生手段により読み出し完了通知信号を発生して前記メモリからのデータの読み出しが完了したことを通知する過程と、
前記メモリ内のデータ蓄積量を第１のデータ蓄積量計測手段により計測する過程と、
前記メモリ内のデータ蓄積量が所定の読み出し開始蓄積量に到達した場合に、第１のメモリ読み出し制御手段により割り込み信号を発生して前記メモリ内のデータを全て読み出す過程と、
前記第２のメモリ書き込み読み出し装置において、
前記メモリへの所定量のデータ書き込みを書き込み量検出手段により検出する過程と、
前記所定量のデータ書き込みが検出された場合に、前記第1の機器に対して、第２の完了信号発生手段により前記メモリへのデータの書き込みの完了を通知する書き込み完了通知信号を発生する過程と、
前記メモリ内のデータ蓄積量を第２のデータ蓄積量計測手段により計測する過程と、
第２のメモリ読み出し制御手段により前記第２の完了信号発生手段からの書き込み完了通知信号発生後に前期メモリから前記第1の機器が前記所定量単位毎のデータ読み出しを開始することで、前記メモリ内のデータ蓄積量が所定の読み出し完了蓄積量に到達し前期メモリからの読み出しが完了した場合に割り込み信号を発生する過程と、
を含むことを特徴とするメモリインタフェース方法。
【請求項６】
前記メモリ内のデータ蓄積量が所定の読み出し開始蓄積量に到達した場合に、前記第１のメモリ読み出し制御手段により前記読み出し完了通知を一時的に停止させる過程をさらに含むことを特徴とする請求項５に記載のメモリインタフェース方法。
【請求項７】
前記第1の機器から前記メモリへの前記所定量単位のデータ書き込みが途切れている期間を第1のタイマにより計時する過程と、
この計時値が所定のタイマ期間に達した場合に、前記第１のメモリ読み出し制御手段により割り込み信号を発生する過程と、
をさらに含むことを特徴とする
請求項５または請求項６に記載のメモリインタフェース方法。
【請求項８】
前記第２のメモリ書き込み読み出し装置から前記メモリへのデータ書き込みが途切れている期間を第２のタイマにより計時する過程と、
この計時値が所定のタイマ期間に達すると、第２のタイマによりタイムアウト信号を出力する過程と、
前記タイムアウト信号により前記第1の機器に対して前記第２のメモリ読み出し制御手段から書き込み完了通知信号を出力する過程と、
をさらに含むことを特徴とする
請求項５乃至請求項７のいずれかに記載のメモリインタフェース方法。
【請求項９】
所定量単位毎にメモリに通信データ、制御コマンドのデータを書き込む度に、前記メモリからのデータの読み出しが完了したことを確認してから、前記メモリへ次の前記所定単位量毎のデータ書き込みを行うメモリ書き込み手順を遵守するデータ処理装置に接続され、
前記データ処理装置とのデータ交換を行うモデムインターフェースと、前記メモリと、前記メモリに前記データを書き込み読み出すメモリ書き込み読み出し装置とを備えたモデム装置において、
前記メモリ書き込み読み出し装置は、
前記データ処理装置から、前記所定量単位で前記メモリにデータを書き込む第１のメモリ書き込み読み出し装置と、
前記モデム装置の前記メモリから前記所定量単位毎にデータを読み出し、前記データ処理装置に送信する第２のメモリ書き込み読み出し装置を備え、
前記第1のメモリ書き込み読み出し装置は、
前記データ処理装置からの前記メモリへの前記所定量単位のデータ書き込みを検出する書き込み検出手段と、
前記所定量単位のデータ書き込みが検出された場合に、前記データ処理装置に対して、前記メモリからのデータの読み出しが完了したとして読み出し完了通知信号を発生する第１の完了信号発生手段と、
前記メモリ内のデータ蓄積量を計測する第１のデータ蓄積量計測手段と、
前記メモリ内のデータ蓄積量が所定の読み出し開始蓄積量に到達した場合に、割り込み信号を発生して前記メモリ内のデータを全て読み出す第１のメモリ読み出し制御手段を備え、
前記第２のメモリ書き込み読み出し装置は、
前記第２のメモリ書き込み読み出し装置から前記メモリへの前記所定量のデータ書き込みを検出する書き込み量検出手段と、
前記所定量のデータ書き込みが検出された場合に、前記データ処理装置に対して、前記メモリへのデータの書き込みの完了を通知する書き込み完了通知信号を発生する第２の完了信号発生手段と、
前記メモリ内のデータ蓄積量を計測する第２のデータ蓄積量計測手段と、
前記第２の完了信号発生手段からの書き込み完了通知信号発生後に、前記第1の機器が前記メモリから前記所定量単位毎のデータ読み出しを開始することで、前記メモリ内のデータ蓄積量が所定の読み出し完了蓄積量に到達して前記メモリからの読み出しが完了した場合に割り込み信号を発生する第２のメモリ読み出し制御手段と、
を備えたことを特徴とするモデム装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１０−２６２６６３（Ｐ２０１０−２６２６６３Ａ）
【公開日】平成２２年１１月１８日（２０１０．１１．１８）
【国際特許分類】
【出願番号】特願２０１０−１４０８０９（Ｐ２０１０−１４０８０９）
【出願日】平成２２年６月２１日（２０１０．６．２１）
【分割の表示】特願２００５−５１７００２（Ｐ２００５−５１７００２）の分割
【原出願日】平成１７年１月５日（２００５．１．５）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【出願人】（５０１４４０６８４）ソフトバンクモバイル株式会社 (654)
【Ｆターム（参考）】
【公開日】平成２２年１１月１８日（２０１０．１１．１８）
【国際特許分類】
【出願日】平成２２年６月２１日（２０１０．６．２１）
【分割の表示】特願２００５−５１７００２（Ｐ２００５−５１７００２）の分割
【原出願日】平成１７年１月５日（２００５．１．５）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【出願人】（５０１４４０６８４）ソフトバンクモバイル株式会社 (654)
【Ｆターム（参考）】
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