メモリデバイス、ホストデバイス、メモリシステム、メモリデバイスの制御方法、ホストデバイスの制御方法、およびメモリシステムの制御方法
【課題】 送受信信号の信号電圧を安全に変更することのできるメモリカード100等を提供する
【解決手段】 ホストデバイス200に接続可能な、NAND型フラッシュメモリを有するメモリカード100であって、ホストデバイス200と第1の電圧(3.3V)または第2の電圧(1.8V)で信号の送受信が可能であり、信号電圧を切り替える際には、ホストデバイス200とハンドシェイク処理により互いに信号電圧の確認を行う。
【解決手段】 ホストデバイス200に接続可能な、NAND型フラッシュメモリを有するメモリカード100であって、ホストデバイス200と第1の電圧(3.3V)または第2の電圧(1.8V)で信号の送受信が可能であり、信号電圧を切り替える際には、ホストデバイス200とハンドシェイク処理により互いに信号電圧の確認を行う。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体メモリ部を備えたメモリデバイス、ホストデバイス、メモリシステム、メモリデバイスの制御方法、ホストデバイスの制御方法、およびメモリシステムの制御方法に関し、特に、データ転送信号の電圧を変更することのできるメモリデバイス等に関する。
【背景技術】
【0002】
近年、半導体記憶装置、例えば、不揮発性の半導体記憶媒体であるフラッシュメモリカードの開発が行われ、ホストデバイスであるデジタルカメラ等の情報機器の外部記憶装置として普及している。ホストデバイスが扱うデータが大容量化したことに伴い、フラッシュメモリの大容量化および高密度化が進んでいる。
【0003】
NAND型フラッシュメモリは、大容量であることを特徴としファイルメモリ用途などで近年特に多く用いられるフラッシュメモリである。
NAND型フラッシュメモリは、トンネル絶縁膜を介して浮遊ゲートもしくは積層膜からなるトラップ層、言い換えれば、電荷蓄積層、に注入した電荷をその電荷量に応じてデジタルビット情報として用い、2値または多値情報として読み出す。NAND型フラッシュメモリは、DRAM等の破壊読出し型のメモリとは異なりデータ破壊を伴わずにデータの読み出しが可能である。
【0004】
半導体記憶装置においては、書き込みおよび読み出し速度の高速化が要求されており、転送バスのバス転送速度の高速化も求められている。このため、例えば、メモリカードバスの転送クロック周波数を、ノーマルモードの25MHzから、50MHzと上げたハイスピードモードの仕様が規定され、より高速なデータ転送が可能となっている。
【0005】
一方、特開2007−11788号公報には、より高速なデータ転送のために、ホストデバイスから供給されるクロック信号の立ち上がりエッジと立ち下がりエッジとに同期して、データを送受信することで、ハイスピードモードと同じクロック周波数で2倍のデータ転送速度を得ることができるウルトラハイスピードモードを提供するメモリカードが、開示されている。
【0006】
しかし、転送クロック周波数を上げると、不要輻射電磁波をシールドすること、すなわち、EMI(Electro Magnetic Susceptibility)のための対策が問題となる。また、転送クロック周波数を上げると、メモリカードの消費電力が増加してしまうという問題もあった。
【0007】
これらの問題点を解決するためには、メモリカードとホストデバイスとの間の送受信信号の信号電圧を下げることが有効である。しかし、送受信信号の信号電圧を切り替える際には、想定よりも高い電圧が印加されてしまい、メモリカードまたはホストデバイスのI/Oセルを破壊する可能性があった。
【特許文献1】特開2007−11788号公報
【発明の開示】
【発明が解決しようとする課題】
【0008】
本発明は、送受信信号の信号電圧を安全に変更することのできるメモリデバイス、ホストデバイス、メモリシステム、メモリデバイスの制御方法およびメモリシステムの制御方法を提供することを目的とする。
【課題を解決するための手段】
【0009】
本願発明の一態様によれば、ホストデバイスに接続可能な、不揮発性のメモリ部を有するメモリデバイスであってメモリデバイスはホストデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、第1の電圧と、第1の電圧より低い第2の電圧とから選択されたいずれかの信号電圧で送受信が可能な第1のI/Oセルと、第1の電圧および第2の電圧を出力可能な第1のレギュレータとを有し、ホストデバイスから、信号電圧を第1の電圧から第2の電圧に切り替えることを要求するコマンド信号を受信した場合、信号電圧を切り替え可能であることをレスポンス信号にて、ホストデバイスに送信し、第1のレギュレータが出力する電圧を第1の電圧から第2の電圧に切り替え、クロック信号ラインが、第2の電圧であることを検出した場合にはレスポンス信号ラインに、第2の電圧を印加し、クロック信号の発振を検出した場合には、第2の電圧の信号電圧で送受信を開始することを特徴とするメモリデバイスが提供される。
【発明の効果】
【0010】
本発明は、送受信信号の信号電圧を安全に変更することのできるメモリデバイス、ホストデバイス、メモリシステム、メモリデバイスの制御方法、ホストデバイスの制御方法、およびメモリシステムの制御方法を提供するものである。
【発明を実施するための最良の形態】
【0011】
<第1の実施の形態>
以下、本発明の第1の実施の形態のメモリデバイスであるメモリカード100、ホストデバイス200、メモリカード100とホストデバイス200とを有するメモリシステム1について図面を参照して説明する。
図1は、メモリカード100とホストデバイス200とからなるメモリシステム1の構成を示す概略図であり、図2はメモリシステム1の電源回路部分の構成を示すブロック図である。
【0012】
図1に示すように、メモリカード100は、ホストデバイス200に接続可能であり、ホストデバイス200に接続されホストデバイス200の外部記憶装置として用いられるSDメモリカード(登録商標)である。ホストデバイス200としては、画像データまたは音楽データなどの各種データを処理するパーソナルコンピュータやデジタルカメラ等を含む情報処理装置が挙げられる。ホストデバイス200は接続されたメモリカード100との間で、コマンド信号、レスポンス信号、クロック信号およびデータ信号、すなわち伝送信号の送受信を行うための、I/Oセル209を有している。
【0013】
そして、メモリカード100は、不揮発性のメモリからなるメモリ部150と、メモリ部150等を制御するメモリコントローラ151と、データの入出力のための、I/Oセル121と、コネクタ152(ピン1乃至ピン9を含む)とを備えている。メモリコントローラ151は、例えば8ビットバス幅のバスを介してメモリ部150と接続されている。
【0014】
コネクタ152は、メモリカード100がホストデバイス200に装着されると、ホストデバイス200と電気的に接続される。コネクタ152に含まれるピン1乃至ピン9に対する信号線(信号ライン)の割り当ては、SDメモリカード(登録商標)の規格で規定されている。
【0015】
すなわち、データ信号を送受信するためのデータDAT0、DAT1、DAT2、DAT3はそれぞれ、ピン7、ピン8、ピン9、ピン1に割り当てられている。また、ピン1は、カード検出信号CDにも割り当てられている。コマンド信号CMDと、このコマンド信号に対するメモリカード100の応答信号であるレスポンス信号RESは、ピン2に割り当てられている。クロック信号CLKは、ピン5に割り当てられている。電源電圧VDDはピン4に、接地電圧VSS1はピン3に、接地電圧VSS2はピン6に割り当てられている。
【0016】
なお、本実施の形態のメモリカード100においては、メモリ部150は、不揮発性の半導体メモリであり、NAND型のフラッシュメモリにより構成されている。ホストデバイス200から送信されたデータなどはメモリ部150に記憶される。
【0017】
また、図2に示すようにメモリカード100とホストデバイス200の間で、信号等を送受信するバスは、CLKライン111(以下、「クロック信号ライン」ともいう。)、CMD/RESライン112(以下、「CMDライン」ともいう。)、DAT[3:0]ライン113、およびVDDライン(以下、「電源ライン」ともいう。)と、図示しない、DAT1ライン、DAT2ライン、CD/DAT3ライン、VSS1ライン、およびVSS2ラインを含む。なお以下、データ信号ラインとしては、DAT0ライン(以下、「データライン」ともいう。)を、例に説明する。また、CMD/RESラインは、コマンド信号ラインまたはレスポンス信号(RES)ラインともいう。すなわち、コマンド信号ラインとレスポンス信号ラインとは同一のひとつの信号ラインである。
【0018】
SDメモリカード(登録商標)であるメモリカード100のデータ転送時の動作モード(以下、「転送モード」ともいう。)としては、SDモードとSPIモードとが規定されている。さらに、SDモードの転送モードには、データDAT0のみを用いる1ビットモードと、データDAT0〜DAT3を用いる4ビットモードとの2つが規定されている。なお、メモリカード100の転送モードは、転送クロック周波数等により、通常の転送速度のノーマルスピードモードと、NSMの2倍のハイスピードモードに加えて、HSPのさらに2倍のウルトラハイスピードモードもある。
【0019】
そして、図2に示すように、メモリシステム1のメモリカード100は、第1のレギュレータであるレギュレータ(VR2)116を有し、メモリシステム1のホストデバイス200は、第2のレギュレータであるレギュレータ(VR1)204を有している。このため、メモリシステム1では、多くのメモリシステム1が対応している電圧モードである信号電圧が標準の3.3Vのデータ転送モード(以下、「3.3Vモード」という。)に加えて、電源電圧は標準の3.3Vのままで、データ転送の信号電圧をより低電圧の1.8Vとしたモード(以下、「1.8Vモード」という。)に対応している。
【0020】
すなわち、メモリカード100はホストデバイス200と、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、第1の電圧(3.3V)と、第1の電圧より低い第2の電圧(1.8V)とから選択されたいずれかの信号電圧で送受信が可能なマルチドライブ型の第1のI/Oセル121と、第1の電圧および第2の電圧を出力可能な第1のレギュレータ116とを有し、ホストデバイス200は、メモリカード100と同様の仕様のマルチドライブ型の第2のI/Oセル209と第2のレギュレータ204とを有している。
【0021】
図2において、パワースイッチ(PSW)201は、メモリカード100へ印加する電源電圧(VDD)をオン/オフするスイッチである。バンドギャップリファレンス(BGR)115および203は、バンドギャップの電位差を利用した基準電圧発生回路である。ノイズフィルタ(Filter)114および201は、必須の部品ではないが電源ライン(VDD)からのノイズを防ぎ、より安定した基準電圧を発生させるために有効である。そして、第1のレギュレータ(VR2)116および第2のレギュレータ(VR1)204は、3.3Vの電源電圧から1.8Vの電圧を作成するレギュレータで、それぞれBGR115または203の基準電圧を基に1.8Vの電圧を発生させる。
【0022】
内部ロジック回路であるコア用の電圧発生回路である第3のレギュレータ(VR3)122は、ランダムロジック部123に供給する電圧を発生する。ランダムロジック部123は、図1で示したメモリコントローラ151、ROMおよびRAM等を有する回路である。ホストデバイス200も同様に内部ロジック用の電圧発生回路が必要な場合があるが、図示していない。第1の電圧比較回路である比較器(VDCLK)120は、CLKラインの電圧が1.8Vであるかどうかを検出する。また、第2の電圧比較回路である比較器(VDCMD/RES)208は、CMD/RESラインの電圧が1.8Vであるかどうかを検出する。これに対して、第3の電圧比較回路である比較器119または第4の電圧比較回路である比較器207は、それぞれ第1のレギュレータ(VR2)116または第2のレギュレータ(VR1)204から、1.8Vの電圧が正しく生成されているかを検出する。
【0023】
なお、ここで、第2の電圧が1.8Vであるとは、第2の電圧が1.65Vから1.95Vの範囲にあることを意味する。また、第1の電圧であるか、または第2の電圧であるかを検出する比較器は、第1の電圧と第2の電圧との中間に第3の閾値電圧をもつ電圧比較器であり、測定ラインの電圧が、第3の閾値電圧よりも高い場合には、第1の電圧と判定し、測定ラインの電圧が、第3の閾値電圧よりも低い場合には、第2の電圧と判定する。
【0024】
プルアップ抵抗224および225は、バスラインの信号が、トライステートになっているときに、各ラインの電圧を3.3Vまたは1.8Vに保持する。また、コンデンサ118および206は、所定の電圧を安定化するための電荷を蓄積する。
【0025】
次に、図3A、図3Bおよび図4を用いて、メモリシステム1における信号電圧の切り替え動作を説明する。図3Aおよび図3Bは、メモリシステム1における信号電圧の切り替え動作を説明するためのフローチャートであり、図4は、メモリシステム1における信号電圧の切り替え動作の際の信号線ライン群(バス)のタイミングチャートである。
【0026】
ホストデバイス200は、3.3Vモードのみをサポートしたメモリカードとの互換性を考慮した信号電圧の切り替え処理動作を行う。すなわち、ホストデバイス200が、接続されたメモリカードに、最初から1.8Vの信号電圧を印加してしまうと、3.3Vモードのみをサポートしたメモリカードの入力I/Oセルは、印加された1.8Vを中間電圧と認識してしまう。このため、メモリカードの入力I/Oセルには大きな貫通電流が流れてしまうことがある。
【0027】
このため、ホストデバイス200は、最初は、3.3Vの信号電圧の信号をメモリカードに送信しておき、メモリカードが1.8Vモードをサポートしているメモリカードであることを、後述するハンドシェイク処理により、検出してから、1.8Vモードへ切り替えるという手順を行う。
【0028】
以下、図3Aおよび図3Bのフローチャートに従い、メモリシステム1における信号電圧の切り替え動作を説明する。なお、図3Aおよび図3Bの左側はホストデバイス200の動作の流れを、右側はメモリカード100の動作の流れを示している。
【0029】
<ステップS10> メモリカードがホストデバイスに接続
メモリカード100が、ホストデバイス200に接続される。すなわち、バスインターフェイスを構成する各ライン111から113によって、メモリカード100のI/Oセル121と、ホストデバイス200のI/Oセル209とが、コマンド/レスポンス信号ライン、クロック信号ラインおよびデータ信号ライン等により接続される。
【0030】
<ステップS11> CMD8
1.8Vモードをサポートしているホストデバイス200の場合には、ホストデバイス200は、接続されたメモリカード100が、1.8Vモードをサポートしているメモリカード100かどうかを問い合わせる。すなわち、最初に、ホストデバイス200から、コマンドCMD8が発行される(図4:T1)。CMD8の引数には、1.8Vモードへの移行を要求するビットが設定されているため、このホストデバイス200からメモリカード100に送信されるコマンド信号CMD8は、信号電圧を第1の電圧(3.3V)から第2の電圧(1.8V)に切り替えることを、伝えるコマンド信号でもある。
【0031】
<ステップS12> 1.8Vサポート?
メモリカード100は、ホストデバイスからコマンド信号CMD8を受信した場合、メモリカード100が1.8Vモードに対応しているか判断する。
【0032】
<ステップS13> RES1.8V非サポート/RES1.8Vサポート
メモリカード100は、1.8Vモードをサポートしていない場合は(ステップS12:No)、メモリカード100は、1.8Vモードをサポートしていないことを示すレスポンス信号をホストデバイス200に返信する。
【0033】
これに対して、メモリカード100が1.8Vモードをサポートしている場合(ステップS12:Yes)は、メモリカード100は、1.8Vモードに切り替えることを示すレスポンス信号をホストデバイス200に返信する(図4:T2)。
【0034】
<ステップS14> 1.8Vサポート?
ホストデバイス200は、メモリカード100から1.8Vモードをサポートしていないことを示すレスポンス信号を受信した場合(No)には、S33において、3.3Vモードでの初期化処理を開始する。
【0035】
これに対して、ホストデバイス200は、メモリカード100から1.8Vモードをサポートしていることを示すレスポンス信号を受信した場合(Yes)には、互いに、受信信号の内容を基に次の送信信号を送信する処理、いわゆるハンドシェイク処理を行う。
【0036】
<ステップS15> CMD/RESを0Vにドライブ
メモリカード100は、レスポンス信号を送信後、CMDラインを、Lレベル(グランドレベル:0V)に設定する(図4:T3)。
【0037】
<ステップS16> CLK停止0Vに、DAT0Vにドライブ
ホストデバイス200は、DATラインをLレベル(グランドレベル:0V)に設定し(図4:T4)、かつ、クロック発振を停止し、CLKラインも、Lレベル(グランドレベル:0V)に設定する(図4:T5)。なお、DATラインとCLKラインとでは、いずれのラインを先に、Lレベルにしてもよい。
【0038】
ここで、CMDライン、CLKラインをおよびDATラインを、Lレベル(0V)に設定、すなわちドライブするのは、それぞれのラインがトライステートになり、不安定な電圧が印加されることを防ぐためである。電圧切り替え期間に、I/Oセル121等に不安定な電圧が印加されてしまうと、I/Oセル121等に貫通電流が流れてしまう危険がある。このため、ホストデバイス200またはメモリカード100は、信号ラインの電圧をLレベル(0V)に固定しておく。
【0039】
<ステップS17、ステップS18> VR1、VR2を3.3Vから1.8Vに
メモリカード100は、レギュレータVR2が1.8Vを生成するように切り替える。また、ホストデバイス200は、レギュレータVR1が1.8Vを生成するように切り替える。
【0040】
<ステップS19、ステップS20> タイマセット
ホストデバイス200は、所定の時間の経過があるまで待機する(図4:T5〜T6)。このため、例えば、100マイクロ秒のタイマがセットされる。
【0041】
これは、レギュレータVR1とレギュレータVR2とに、それぞれ接続されているコンデンサ206または118が、3.3Vにチャージされた状態から、1.8Vにチャージされた状態にまで放電するために、待つ必要があるためである。もちろん、コンデンサ206または118を積極的に放電させる回路をもつことも可能であるが、放電時間は人の感覚からは十分短い時間であるので、メモリシステム1では、放電回路を設けてはいない。なお、上記説明では、待機時間を100マイクロ秒として説明したが、待機時間はコンデンサ206または118の仕様により異なり、概ね、10〜500マイクロ秒程度である。
【0042】
<ステップS21> CLKを1.8V−DCにドライブ
ホストデバイス200は、所定の時間、上記例では、100マイクロ秒、経過した後、グランドレベルのクロック信号ラインを1.8Vに設定する(図4:T6)。ここでは、ホストデバイス200は、通常はクロック信号を送信するクロック信号ラインに、1.8Vの直流信号を印加する。そして、ホストデバイス200は、レギュレータVR2から1.8Vの信号電圧が供給可能になったことをメモリカード100に伝える。
【0043】
<ステップS22> CLK 1.8V?
メモリカード100は、クロック信号ラインに電圧が印加されると、その信号電圧が1.8Vであるかを、第1の電圧比較回路である比較器120により、確認する。クロック信号ラインに1.8Vの電圧が印加されていない場合(No)には、メモリカード100は、その後の電圧切り替え処理は行わず、ステップS32においてメモリカード100は動作を停止する。
【0044】
<ステップS23> CMD/RESを1.8V−DCにドライブ
ステップS22において、クロック信号ラインの信号電圧が1.8Vであることが確認された場合(Yes)には、メモリカード100は、グランドレベルのCMD/RESライン(レスポンス信号ライン)を1.8Vにドライブする(図4:T7)。ここでは、メモリカード100は、通常は、RES信号を送信するレスポンス信号ラインに、1.8Vの直流信号を印加する。
【0045】
<ステップS24> タイマセット
ホストデバイスはクロック信号ラインの信号電圧を1.8Vに設定した後、タイマをセットする。
【0046】
<ステップS25> CMDライン1.8V?
CMD/RESラインに電圧が印加されると、ホストデバイス200は、CMD/RES信号ラインの信号電圧が1.8Vであるかを、第2の電圧比較回路である比較器(VDCMD/RES)208により検出する
<ステップS26、ステップS27>
ホストデバイス200は、所定の時間、例えば100マイクロ秒経過してもクロック信号ラインに1.8Vの電圧が印加されていない場合(No)には、ステップS27において、パワースイッチ(PSW)201をオフとして、メモリカード100の動作を停止する。
【0047】
以上の説明のように、本実施の形態のメモリシステム1は、電圧切り替え処理におけるハンドシェイク処理の途中で、所定の時間経過してもメモリカード100またはホストデバイス200が所定の動作を実行しなかった場合には、1.8Vへの切り替えができなかったことを検出することで、例えば、エラーコードを出力したり、または、3.3Vモードの初期化処理を実行するようにしてもよい。その一例を図5に示す。
【0048】
図5は、ステップS23において、メモリカード100がCMD/RESライン(レスポンス信号ライン)を1.8Vにドライブしなかった場合のタイミングチャートを示す。ホストデバイス200は、クロック信号ラインに1.8Vの電圧を印加して、メモリカード100からの応答動作、すなわち、レスポンス信号ラインが0V(グランドレベル)から1.8Vとなるのを待っている。しかし、ホストデバイス200は、所定の時間(例えば100マイクロ秒)経過しても、レスポンス信号ラインが1.8Vにならなかった場合には、T12において、パワースイッチ201をOFFとし、メモリカード100へ印加する電源電圧(VDD)を停止する。また、ホストデバイス200は、CLK信号ラインの電圧を0Vとする。
【0049】
図5に示す場合だけでなく、電圧切り替え処理におけるハンドシェイク処理の途中のエラー発生の際には、ホストデバイス200は、CLK信号ラインの電圧を0Vとし、メモリカード100への電源供給を停止する。
【0050】
<ステップS28> CLK発振
ステップS24において、CMD/RES信号ラインの信号電圧が1.8Vであることが確認された場合(Yes)には、ホストデバイス200は、クロック信号線に発振したクロック信号を送信、言い換えれば、クロック信号を発振する(図5:T8)。
【0051】
<ステップS29、ステップ30> DATを1.8Vにドライブ/DATをトライステートに
ホストデバイス200はクロックの発振を開始してから、DAT信号ラインを、短時間だけ、1.8Vの電圧にドライブ(図5:T9〜T10)した後、トライステートにする。DAT信号ラインは、1.8Vでプルアップされているので、1.8Vの電圧レベルを維持する。
【0052】
<ステップS31、ステップ32> CLK発振?/CMD/RESをトライステートに
メモリカード100は、ホストデバイス200から、発振したクロック信号を受信する(Yes)と、ステップS29において、CMD/RESラインをトライステート状態にする(図5:T11)。CMD/RESラインは、1.8Vでプルアップされているので、1.8Vの電圧レベルを維持する。
【0053】
クロック信号ラインに発振したクロック信号が印加されない場合(No)には、メモリカード100は、ステップS35において動作を停止する。
【0054】
<ステップS33>
メモリカード100およびホストデバイス200は、共に3.3Vモードでの初期化処理を行い、以降の信号の送受信を3.3Vの信号電圧で行う。
【0055】
<ステップS34>
メモリカード100およびホストデバイス200は、共に1.8Vモードへの移行処理が完了し、以降の信号の送受信を1.8Vの信号電圧で行う。
【0056】
<ステップS35>
1.8Vモードへの信号電圧移行手順が失敗し、メモリカード100が停止した場合は、ホストデバイス200は、いったん電源をおとしてから、再度3.3Vの信号電圧をメモリカード100に送信して、1.8Vモードへの切り替え処理を行わないで、3.3Vモードでの初期化処理を行う。
【0057】
以上の説明のように、メモリシステム1は、メモリカード100およびホストデバイス200が、ハンドシェイク処理により、使用する信号電圧を互いに確認することでI/Oセル等がダメージを受けることがない。また、メモリシステム1は、メモリカード100およびホストデバイス200が、それぞれのレギュレータ116または204の出力の電圧を互いに確認することにより、信号線に印加する電圧の確実性を高めることができる。また、メモリシステム1は、クロック信号ラインとコマンド信号ラインとを用いたハンドシェイク処理のシーケンスを定義することにより、手順を踏んで安全に第1の電圧(3.3V)から第2の電圧(1.8V)に切り替えることができる。
【0058】
なお、メモリシステム1においても、1.8Vモードへの切り替えを頻繁に行うと、I/Oセル121または209等を壊してしまう可能性がないとはいえない。このため、メモリシステム1では、通常の、初期化処理が始まる前の最初の段階でのみ、信号電圧を1.8Vに切り替えする処理ができることが好ましい。すなわち、メモリシステム1では、1.8Vモードに切り替えた後は、リセットコマンドが発行されても、電圧モードは変更されない。
【0059】
言い換えれば、メモリカード100およびホストデバイス200では、リセットコマンドが発行されても、すべての信号は1.8Vの第2の電圧で送受信され、この状態は電源電圧が0Vになるメモリシステム1の動作の終了時まで継続される。
【0060】
メモリシステム1においては、電圧モードは頻繁に切り替えるべきではないので、リセットによっても信号電圧が変わらないようにすることで、安定性・信頼性を維持できる。
【0061】
次に、図6を用いて、メモリカード100およびホストデバイス200が有する保護ダイオードについて説明する。図6は、メモリカード100およびホストデバイス200のI/Oセル121および209の部分的な構成を示した部分構成図である。
【0062】
ホストデバイス200およびメモリカード100のそれぞれのI/Oセル209と121とに対しては、レギュレータ204または116の出力である3.3V、または1.8Vのいずれかの電圧が切り替えて印加される。このため、電圧の切り替えの際には、レギュレータ204とレギュレータ116との出力電圧が異なる時間が存在する可能性がある。レギュレータ204とレギュレータ116との出力電圧が異なる場合には、予期せぬ経路で電流が流れてI/Oセル121または209等を破損する可能性がある。
【0063】
ホストデバイス200とメモリカード100は、保護ダイオード232と316とが、3.3Vの電圧の電源ラインに接続されている。このため、ホストデバイス200とメモリカード100は、1.8Vモードにおいても、1.8Vを超える印加電圧によって保護ダイオード137または233が破壊されることがない。
【0064】
すなわち、メモリカード100は、ホストデバイス200に接続可能な、不揮発性のメモリ部150を有し、第1の電圧(3.3V)を供給する電源ラインVDD114と、VDD114から第1の電圧(3.3V)と第1の電圧より低い第2の電圧(1.8V)とから選択されたいずれかの電圧の電力を出力可能な第1のレギュレータ116と、第1のレギュレータ116から電力の供給を受け、ホストデバイス200と信号を送受信するI/Oセル121と、I/Oセル121を過電圧から保護するために、I/Oセル121の入力端と、3.3Vの電源ラインと接続されている電源端とに接続された保護ダイオード136を有し、第1の電圧(3.3V)または第2の電圧(1.8V)とから選択されたいずれかの電圧の信号でホストデバイス200と送受信が可能である。
【0065】
メモリシステム1においては、ホストデバイス200およびメモリカード100がいずれも2つの電圧が出力可能なレギュレータ116または204を有するため、レギュレータ出力に保護ダイオードを接続すると保護ダイオードが破損する可能性がある。信号電圧を1.8Vとする場合には、電源電圧自体を1.8Vとすることが一般的であるが、メモリシステム1においては、互換性を考慮しているため、電源電圧を3.3Vとしている。このため、メモリシステム1においては、保護ダイオードの破損を防止するために、上記記載の保護ダイオード136が有効である。
【0066】
なお、上記説明のように、ホストデバイス200とメモリカード100とは、接続開始の段階でのみ、電圧モードの切り替え処理を行う。このため、ホストデバイス200は、スイッチコマンドを送信することで電圧の切り替え処理を行うことはない。図7Aおよび図7Bは、ホストデバイス200が送信する転送モードを変えるための、スイッチコマンドのパラメータ例を示す説明図である。
【0067】
なお、本実施形態では、メモリデバイスとしてSDメモリカード(登録商標)を有するメモリシステム1等を例として説明したが、同様のバス構造をもつメモリシステムであれば、他のメモリカード、メモリデバイスまたは内部メモリ等を有するメモリシステムにも適用可能であり、メモリシステム1等と同様の作用効果を奏することができる。
【0068】
以上の説明のように、本発明のメモリデバイス等は、以下の通りである。
【0069】
1.メモリデバイス、ホストデバイス、メモリシステム、メモリデバイスの制御方法、ホストデバイスの制御方法、メモリシステムの制御方法。
【0070】
2. 前記メモリデバイスは、前記信号電圧を前記第1の電圧から前記第2の電圧に切り替える旨の前記レスポンス信号を送信した場合には、レスポンス信号ラインを0Vに保持することを特徴とする上記1に記載のメモリデバイス。
【0071】
3. 前記ホストデバイスは、前記信号電圧を前記第1の電圧から前記第2の電圧に切り替えることを、前記レスポンス信号にて、受信した場合には、
前記クロック信号を停止し、前記クロック信号ラインおよび前記データ信号ラインを0Vに保持する上記1または2に記載のメモリデバイス。
【0072】
4. 前記第1の電圧比較回路および前記第2の電圧比較回路が検出する電圧が直流電流の電圧である上記1から3のいずれか1項に記載のメモリデバイス。
【0073】
5. 前記第1のレギュレータおよび前記第2のレギュレータが出力する電圧を前記第1の電圧から前記第2の電圧に切り替えを開始後、所定の時間、待機することを特徴とする上記1から4のいずれか1項に記載のメモリデバイス。
【0074】
6. 前記第1のレギュレータおよび前記第2のレギュレータが出力する電圧が、前記第2の電圧であることを検出する第3の電圧比較回路および第4の電圧比較回路を有することを特徴とする上記1から5のいずれか1項に記載のメモリデバイス。
【0075】
7. 前記第1のI/Oセルおよび第2のI/Oセルは、それぞれのI/Oセルを過電圧から保護する保護ダイオードを具備することを特徴とする上記1から6のいずれか1項に記載のメモリデバイス。
【0076】
8. 前記信号電圧を前記第1の電圧から前記第2の電圧に切り替えた後は、電源が遮断されるまで前記第2の電圧で前記信号の送受信を行うことを特徴とする上記1から7のいずれか1項に記載のメモリデバイス。
【0077】
9. 前記メモリ部が、NAND型フラッシュメモリであることを特徴とする上記1から8のいずれか1項に記載のメモリデバイス。
【0078】
また、本発明のメモリデバイス等は、上記2から8のメモリデバイスを有するメモリシステム、上記2から8のメモリデバイスの制御方法、メモリシステムの制御方法である。
【0079】
さらに、本実施の形態のメモリデバイス、ホストデバイス、メモリシステム、メモリデバイスの制御方法、ホストデバイスの制御方法、およびメモリシステムの制御方法の特徴を以下に記載する。
【0080】
1. ホストデバイスに接続可能な、不揮発性のメモリ部を有するメモリデバイスであって前記メモリデバイスは前記ホストデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、第1の電圧と、前記第1の電圧より低い第2の電圧とから選択されたいずれかの信号電圧で送受信が可能な第1のI/Oセルと、前記第1の電圧および前記第2の電圧を出力可能な第1のレギュレータとを有し、前記ホストデバイスから、前記信号電圧を前記第1の電圧から前記第2の電圧に切り替えることを要求する前記コマンド信号を受信した場合、前記信号電圧を切り替えることを前記レスポンス信号にて、前記ホストデバイスに送信し、前記第1のレギュレータが出力する電圧を前記第1の電圧から前記第2の電圧に切り替え、クロック信号ラインが、前記第2の電圧であることを検出した場合にはグランドレベルのレスポンス信号ラインに、前記第2の電圧を印加し、前記クロック信号の発振を検出した場合には、前記第2の電圧の信号電圧で送受信を開始することを特徴とするメモリデバイス。
【0081】
2. 前記クロック信号ラインの信号電圧が、前記第2の電圧であることを検出する第1の電圧比較回路を有することを特徴とする上記1に記載のメモリデバイス。
【0082】
3. 不揮発性のメモリ部を有するメモリデバイスが接続可能な、ホストデバイスであって前記ホストデバイスは前記メモリデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、第1の電圧と、前記第1の電圧より低い第2の電圧とから選択されたいずれかの信号電圧で送受信が可能な第2のI/Oセルと、前記第1の電圧および前記第2の電圧を出力可能な第2のレギュレータとを有し、前記信号電圧を前記第1の電圧から前記第2の電圧に切り替える場合に、前記信号電圧を切り替えることを前記コマンド信号にて送信し、前記信号電圧を切り替え可能であることを示す前記レスポンス信号を受信した場合には、前記第2のレギュレータが出力する電圧を前記第1の電圧から前記第2の電圧に切り替え、グランドレベルのクロック信号ラインに、前記第2の電圧を印加し、レスポンス信号ラインが、前記第2の電圧であることを検出した場合には、前記クロック信号を発振し、前記第2の電圧の信号電圧で送受信を開始することを特徴とするホストデバイス。
【0083】
4. 不揮発性のメモリ部を有するメモリデバイスが接続可能な、ホストデバイスであって前記ホストデバイスは前記メモリデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、第1の電圧と、前記第1の電圧より低い第2の電圧とから選択されたいずれかの信号電圧で送受信が可能な第2のI/Oセルと、前記第1の電圧および前記第2の電圧を出力可能な第2のレギュレータとを有し、前記信号電圧を前記第1の電圧から前記第2の電圧に切り替える場合に、前記信号電圧を切り替えることを前記コマンド信号にて送信し、前記信号電圧を切り替え可能であることを示す前記レスポンス信号を一定時間の間受信できなかった場合または切り替え不可能であるレスポンス信号を受けた場合には、メモリデバイスの電源をいったん切り、再度第1の電圧により送受信を開始することを特徴とするホストデバイス。
【0084】
5. 前記レスポンス信号ラインの信号電圧が、前記第2の電圧であることを検出する第2の電圧比較回路を有することを特徴とする上記3または上記4に記載のホストデバイス。
【0085】
6. ホストデバイスと、前記ホストデバイスに接続可能な、不揮発性のメモリ部を有するメモリデバイスとを有するメモリシステムであって、前記メモリデバイスは、前記ホストデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、第1の電圧と、前記第1の電圧より低い第2の電圧とから選択されたいずれかの信号電圧で送受信が可能な第1のI/Oセルと、前記第1の電圧および前記第2の電圧を出力可能な第1のレギュレータとを有し、前記ホストデバイスは、前記メモリデバイスと、前記第1の電圧と前記第2の電圧とから選択されたいずれかの信号電圧で送受信が可能な第2のI/Oセルと、前記第1の電圧および前記第2の電圧を出力可能な第2のレギュレータとを有し、前記信号電圧を前記第1の電圧から前記第2の電圧に切り替える場合に、前記ホストデバイスは前記信号電圧を切り替えることを要求する前記コマンド信号を、前記メモリデバイスに送信し、前記メモリデバイスは、前記信号電圧を切り替え可能であることを、前記レスポンス信号にて、前記第1の電圧で前記ホストデバイスに送信し、前記メモリデバイスおよび前記ホストデバイスは、前記第1のレギュレータおよび前記第2のレギュレータが出力する電圧を前記第1の電圧から前記第2の電圧に切り替え、前記ホストデバイスは、グランドレベルのクロック信号ラインに、前記第2の電圧を印加し、前記メモリデバイスは、前記クロック信号ラインが、前記第2の電圧であることを検出した場合には、グランドレベルのレスポンス信号ラインに、前記第2の電圧を印加し、前記ホストデバイスは、前記レスポンス信号ラインが、前記第2の電圧であることを検出した場合には、前記クロック信号を発振し、前記メモリデバイスは、前記クロック信号の発振を検出した場合には、前記第2の電圧の信号電圧で、送受信を開始することを特徴とするメモリシステム。
【0086】
7. 前記メモリデバイスは、前記クロック信号ラインの信号電圧が、前記第2の電圧であることを検出する第1の電圧比較回路を有し、前記ホストデバイスは、前記レスポンス信号ラインの信号電圧が、前記第2の電圧であることを検出する第2の電圧比較回路を有することを特徴とする上記6に記載のメモリシステム。
【0087】
8. ホストデバイスに接続可能な、不揮発性のメモリ部を有するメモリデバイスの制御方法であって前記メモリデバイスは前記ホストデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、第1の電圧と、前記第1の電圧より低い第2の電圧とから選択されたいずれかの信号電圧で送受信が可能な第1のI/Oセルと、前記第1の電圧および前記第2の電圧を出力可能な第1のレギュレータとを有し、前記ホストデバイスから、前記信号電圧を前記第1の電圧から前記第2の電圧に切り替えることを要求する前記コマンド信号を受信するコマンド受信ステップと、前記信号電圧を切り替え可能であることを前記レスポンス信号にて、前記ホストデバイスに送信するレスポンス信号送信ステップと、前記第1のレギュレータが出力する電圧を前記第1の電圧から前記第2の電圧に切り替える第1のレギュレータ切り替えステップと、クロック信号ラインが前記第2の電圧であることを検出するクロック信号ライン電圧検出ステップと、グランドレベルのレスポンス信号ラインに、前記第2の電圧を印加するレスポンス信号ライン電圧印加ステップと前記クロック信号の発振を検出するクロック信号発振検出ステップと、前記第2の電圧の信号電圧で送受信を開始する送受信ステップとを有することを特徴とするメモリデバイスの制御方法。
【0088】
9. クロック信号ラインの信号電圧が、前記第2の電圧であることを検出する第1の電圧比較回路を有することを特徴とする上記8に記載のメモリデバイスの制御方法。
【0089】
10. 不揮発性のメモリ部を有するメモリデバイスが接続可能な、ホストデバイスの制御方法であって前記ホストデバイスは前記メモリデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、第1の電圧と、前記第1の電圧より低い第2の電圧とから選択されたいずれかの信号電圧で送受信が可能な第2のI/Oセルと、前記第1の電圧および前記第2の電圧を出力可能な第2のレギュレータとを有し、前記信号電圧を前記第1の電圧から前記第2の電圧に切り替える場合に、前記信号電圧を切り替えることを前記コマンド信号にて送信するコマンド信号送信ステップと、前記信号電圧を切り替え可能であることを示す前記レスポンス信号を受信するレスポンス信号受信ステップと、前記第2のレギュレータが出力する電圧を前記第1の電圧から前記第2の電圧に切り替えるレギュレータ電圧切り替えステップと、グランドレベルのクロック信号ラインに、前記第2の電圧を印加するクロック信号ライン電圧印加ステップと、レスポンス信号ラインが、前記第2の電圧であることを検出するレスポンス信号ライン電圧検出ステップと前記クロック信号を発振するクロック信号発振ステップと、前記第2の電圧の信号電圧で送受信を開始する送受信ステップとを有することを特徴とするホストデバイスの制御方法。
【0090】
11. 前記レスポンス信号ラインの信号電圧が、前記第2の電圧であることを検出する第2の電圧比較回路を有することを特徴とする上記10に記載のホストデバイスの制御方法。
【0091】
12. ホストデバイスと、前記ホストデバイスに接続可能な、不揮発性のメモリ部を有するメモリデバイスとを有するメモリシステムの制御方法であって、前記メモリデバイスは、前記ホストデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、前記第1の電圧と、前記第1の電圧より低い第2の電圧とから選択されたいずれかの信号電圧で送受信が可能な第1のI/Oセルと、前記第1の電圧および前記第2の電圧を出力可能な第1のレギュレータとを有し、前記ホストデバイスは、前記メモリデバイスと、信号を、前記第1の電圧と、前記第2の電圧とから選択されたいずれかの信号電圧で送受信が可能な第2のI/Oセルと、前記第1の電圧および前記第2の電圧を出力可能な第2のレギュレータとを有し、前記信号電圧を前記第1の電圧から前記第2の電圧に切り替える場合に、前記ホストデバイスが前記信号電圧を切り替えることを要求する前記コマンド信号を、前記メモリデバイスに送信するコマンド信号送信ステップと、前記メモリデバイスが、前記信号電圧を切り替え可能であることを、前記レスポンス信号にて、前記第1の電圧で前記ホストデバイスに送信するレスポンス信号送信ステップと、前記メモリデバイスおよび前記ホストデバイスが、前記第1のレギュレータおよび前記第2のレギュレータが出力する電圧を前記第1の電圧から前記第2の電圧に切り替える、レギュレータ電圧切り替えステップと、前記ホストデバイスが、グランドレベルのクロック信号ラインに、前記第2の電圧を印加するクロック信号ライン電圧印加ステップと、前記メモリデバイスが、前記クロック信号ラインが、前記第2の電圧であることを検出するクロック信号ライン電圧検出ステップと、前記メモリデバイスが、グランドレベルのレスポンス信号ラインに、前記第2の電圧を印加するレスポンス信号ライン電圧印加ステップと、前記ホストデバイスが、前記レスポンス信号ラインが、前記第2の電圧であることを検出するレスポンス信号ライン電圧検出ステップと、前記ホストデバイスが、前記クロック信号を発振するクロック信号発振ステップと、前記メモリデバイスが、前記クロック信号の発振を検出するクロック信号発振検出ステップと、前記メモリデバイスおよび前記ホストデバイスが、前記第2の電圧の信号電圧で、送受信を開始する送受信ステップとを有することを特徴とするメモリシステムの制御方法。
【0092】
13 前記メモリデバイスは、クロック信号ラインの信号電圧が、前記第2の電圧であることを検出する第1の電圧比較回路を有し、前記ホストデバイスは、レスポンス信号ラインの信号電圧が、前記第2の電圧であることを検出する第2の電圧比較回路を有することを特徴とする上記12に記載のメモリシステムの制御方法。
【0093】
14 ホストデバイスに接続可能な、不揮発性のメモリ部を有するメモリデバイスであって第1の電圧を供給する電源と、前記電源から前記第1の電圧と前記第1の電圧より低い第2の電圧とから選択されたいずれかの電圧の電力を出力可能なレギュレータと、前記レギュレータから電力の供給を受け、前記ホストデバイスと信号を送受信するI/Oセルと、前記I/Oセルを過電圧から保護するために、前記I/Oセルの入力端と前記電源端との間に接続された保護ダイオードとを有し、前記第1の電圧または第2の電圧とから選択されたいずれかの電圧の信号で前記ホストデバイスと送受信が可能なことを特徴とするメモリデバイス。
【0094】
15. 不揮発性のメモリ部を有するメモリデバイスに接続可能な、ホストデバイスであって第1の電圧を供給する電源と、前記電源から前記第1の電圧と、前記第1の電圧より低い第2の電圧とから選択されたいずれかの電圧の電力を出力可能なレギュレータと、前記レギュレータから電力の供給を受け、前記メモリデバイスと信号を送受信するI/Oセルと、前記I/Oセルを過電圧から保護するために、前記I/Oセルの入力端と前記電源端との間に接続された保護ダイオードとを有し、前記第1の電圧または第2の電圧とから選択されたいずれかの電圧の信号で前記メモリデバイスと送受信が可能なことを特徴とするホストデバイス。
【0095】
<第2の実施の形態>
以下、本発明の第2の実施の形態のメモリデバイスであるメモリカード400、ホストデバイス500、メモリカード400とホストデバイス500とを有するメモリシステム301について図面を参照して説明する。本実施の形態のメモリシステム301等は第1の実施の形態のメモリシステム1等に類似しているため同じ構成要素には同じ符号を付し説明は省略する。
【0096】
次に、図8A、図8B、図9および図10を用いて、メモリシステム301における信号電圧の切り替え動作を説明する。図8Aおよび図8Bは、メモリシステム301における信号電圧の切り替え動作を説明するためのフローチャートであり、図9および図10は、メモリシステム301における信号電圧の切り替え動作の際の信号線ライン群(バス)のタイミングチャートである。
【0097】
以下、図8Aおよび図8Bのフローチャートに従い、メモリシステム301における信号電圧の切り替え動作を説明する。なお、図8Aおよび図8Bの左側はホストデバイス500の動作の流れを、右側はメモリカード400の動作の流れを示している。
【0098】
<ステップS40>〜<ステップS44>
メモリシステム1等のステップS10〜ステップS14と同じであるため説明は省略する。
【0099】
<ステップS45> CMD/RESを0Vにドライブ、DATを0Vにドライブ
メモリカード400は、レスポンス信号を送信後、CMDラインを、Lレベル(グランドレベル:0V)に設定(図9:T3)し、かつDATラインをLレベル(グランドレベル:0V)に設定(図9:T4)する。なお、CMD/RESラインとDATラインとでは、いずれのラインを先に、Lレベルにしてもよい。
【0100】
<ステップS46> CLK停止0Vに
ホストデバイス500は、クロック発振を停止し、CLKラインも、Lレベル(グランドレベル:0V)に設定する(図9:T5)。
【0101】
<ステップS47>〜<ステップS50>
メモリシステム1等のステップS17〜ステップS20と同じであるため説明は省略する。
【0102】
<ステップS51> CLK発振
前記ステップ49、50において一定期間(例えば100マイクロ秒)経過後、ホストデバイス500はクロック信号線に、発振したクロック信号を送信、言い換えれば、クロック信号を発振する(図9:T6)。そして、ホストデバイス500は、レギュレータVR2から1.8Vの信号電圧が供給可能になったことをメモリカード400に伝える。
【0103】
<ステップS52> CLK発振?
メモリカード400は、クロック信号ラインに、所定の電圧がHレベルのクロック信号が印加されたかを、確認する。
【0104】
<ステップS53>
メモリシステム1等のステップS23と同じであるため説明は省略する。
【0105】
<ステップS54> CMD/RESをトライステートに
メモリカード400は、CMD/RESラインを短時間だけ、1.8Vの電圧にドライブ(図9:T7〜T8)した後、トライステート状態にする(図9:T8)。CMD/RESラインは、1.8Vでプルアップされているので、1.8Vの電圧レベルを維持する。
【0106】
<ステップS55、ステップ56> DATを1.8Vにドライブ/DATをトライステートに
メモリカード400は、DAT信号ラインを、短時間だけ、1.8Vの電圧にドライブ(図9:T9〜T10)した後、トライステートにする。DAT信号ラインは、1.8Vでプルアップされているので、1.8Vの電圧レベルを維持する。
【0107】
<ステップS57> クロックカウンタセット
ホストデバイス500はクロック信号を発振後、クロックカウンタをセット、カウント数nをゼロに設定する。
【0108】
<ステップS58、ステップS59>
ホストデバイス500は、最小16クロックをカウントするまで待機する。待機する時間は16クロック以上の値を設定する。
【0109】
<ステップS60> DATライン1.8V?
ホストデバイス500はDAT信号ラインがグランドレベルではないこと、すなわち、所定の電圧が印加されたことを検出する。ここで、所定の電圧とは1.8Vである。
【0110】
ホストデバイス500はDAT信号ラインに電圧が印加されていない場合(No)には、ステップS61において、パワースイッチ(PSW)201をオフとして、メモリカード400の動作を停止する。ホストデバイス500はDAT信号ラインに電圧が印加されていた場合(Yes)には、ステップS63で以降の信号の送受信を1.8Vの信号電圧で行う。
【0111】
なお、さらにホストデバイス500は、DAT信号ラインだけでなく、DAT信号ラインおよびCMD信号ラインもグランドレベルではないこと、すなわち、所定の電圧が印加されたことを検出することで、より安全に電圧切り替え処理を行うことができる。ここで、所定の電圧とは1.8Vである。
【0112】
<ステップS62>
メモリカード400およびホストデバイス500は、共に3.3Vモードでの初期化処理を行い、以降の信号の送受信を3.3Vの信号電圧で行う。
【0113】
<ステップS63>
メモリカード400およびホストデバイス500は、共に1.8Vモードへの移行処理が完了し、以降の信号の送受信を1.8Vの信号電圧で行う。
【0114】
1.8Vモードへの信号電圧移行手順が失敗し、メモリカード400が停止した場合は、ホストデバイス500は、いったん電源をおとしてから、再度3.3Vの信号電圧をメモリカード400に送信して、1.8Vモードへの切り替え処理を行わないで、3.3Vモードでの初期化処理を行う。
【0115】
以上の説明のように、メモリシステム301のメモリカード400は、ホストデバイス500が出力した発振クロック信号の電圧を検出する。このため、メモリシステム1では必要であったクロック信号ラインにDC電圧を印加する回路が不要となる。また、メモリカード400が、DATラインをトライステート状態とする。
【0116】
本実施の形態のメモリシステム301は、より簡単な構成でありながら、第1の実施の形態のメモリシステム1と同様の効果を奏することができる。
【0117】
<第3の実施の形態>
以下、本発明の第3の実施の形態のメモリデバイスであるメモリカード700、ホストデバイス800、メモリカード700とホストデバイス800とを有するメモリシステム601について説明する。本実施の形態のメモリシステム601等は第2の実施の形態のメモリシステム301等に類似しているため同じ構成要素には同じ符号を付し説明は省略する。
【0118】
メモリシステム601等では、電圧が所望の電圧、例えば1.8V、であることを確認するための比較器119,120,207、208(図2参照)を具備していない。
【0119】
このため、メモリカード700は、図8A、ステップS52では、クロック信号ラインがグランドレベルではないこと、すなわちクロックの発振の有無のみを確認する。また、ホストデバイス800は図8B、ステップS55では、CMDラインに何らかの電圧が印加されたか、すなわち、CMDラインがグランドレベルであるかどうかのみを確認する。
【0120】
本実施の形態のメモリシステム601は、より簡単な構成でありながら、第1の実施の形態のメモリシステム1等と同様の効果を奏することができる。
【0121】
また、本発明は、上述した実施の形態および変形例に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。
【図面の簡単な説明】
【0122】
【図1】実施の形態にかかるメモリカードとホストデバイスとからなるメモリシステムの構成を示す概略図である。
【図2】実施の形態にかかるメモリシステムの電源回路部分の構成を示すブロック図である。
【図3A】実施の形態にかかるメモリシステムにおける信号電圧の切り替え動作を説明するためのフローチャートである。
【図3B】実施の形態にかかるメモリシステムにおける信号電圧の切り替え動作を説明するためのフローチャートである。
【図4】実施の形態にかかるメモリシステムにおける信号電圧の切り替え動作の際のバスのタイミングチャートである。
【図5】実施の形態にかかるメモリシステムにおける信号電圧の切り替え動作の際のバスのタイミングチャートである。
【図6】実施の形態にかかるメモリカードおよびホストデバイスのI/Oセルの部分的な構成を示した部分構成図である。
【図7A】実施の形態にかかるホストデバイスが送信するスイッチコマンドのパラメータ例を示す説明図である。
【図7B】実施の形態にかかるホストデバイスが送信するスイッチコマンドのパラメータ例を示す説明図である。
【図8A】第2の実施の形態にかかるメモリシステムにおける信号電圧の切り替え動作を説明するためのフローチャートである。
【図8B】実施の形態にかかるメモリシステムにおける信号電圧の切り替え動作を説明するためのフローチャートである。
【図9】第2の実施の形態にかかるメモリシステムにおける信号電圧の切り替え動作の際のバスのタイミングチャートである。
【図10】第2の実施の形態にかかるメモリシステムにおける信号電圧の切り替え動作の際のバスのタイミングチャートである。
【符号の説明】
【0123】
1…メモリシステム、100…メモリカード、116…第1のレギュレータ、118…コンデンサ、119…比較器、120…比較器、121…I/Oセル、123…ランダムロジック部、136、137…保護ダイオード、150…メモリ部、151…メモリコントローラ、152…コネクタ、200…ホストデバイス、204…第2のレギュレータ、206…コンデンサ、207…比較器、208…比較器、209…I/Oセル、224、225…プルアップ抵抗、232、233…保護ダイオード
【技術分野】
【0001】
本発明は、半導体メモリ部を備えたメモリデバイス、ホストデバイス、メモリシステム、メモリデバイスの制御方法、ホストデバイスの制御方法、およびメモリシステムの制御方法に関し、特に、データ転送信号の電圧を変更することのできるメモリデバイス等に関する。
【背景技術】
【0002】
近年、半導体記憶装置、例えば、不揮発性の半導体記憶媒体であるフラッシュメモリカードの開発が行われ、ホストデバイスであるデジタルカメラ等の情報機器の外部記憶装置として普及している。ホストデバイスが扱うデータが大容量化したことに伴い、フラッシュメモリの大容量化および高密度化が進んでいる。
【0003】
NAND型フラッシュメモリは、大容量であることを特徴としファイルメモリ用途などで近年特に多く用いられるフラッシュメモリである。
NAND型フラッシュメモリは、トンネル絶縁膜を介して浮遊ゲートもしくは積層膜からなるトラップ層、言い換えれば、電荷蓄積層、に注入した電荷をその電荷量に応じてデジタルビット情報として用い、2値または多値情報として読み出す。NAND型フラッシュメモリは、DRAM等の破壊読出し型のメモリとは異なりデータ破壊を伴わずにデータの読み出しが可能である。
【0004】
半導体記憶装置においては、書き込みおよび読み出し速度の高速化が要求されており、転送バスのバス転送速度の高速化も求められている。このため、例えば、メモリカードバスの転送クロック周波数を、ノーマルモードの25MHzから、50MHzと上げたハイスピードモードの仕様が規定され、より高速なデータ転送が可能となっている。
【0005】
一方、特開2007−11788号公報には、より高速なデータ転送のために、ホストデバイスから供給されるクロック信号の立ち上がりエッジと立ち下がりエッジとに同期して、データを送受信することで、ハイスピードモードと同じクロック周波数で2倍のデータ転送速度を得ることができるウルトラハイスピードモードを提供するメモリカードが、開示されている。
【0006】
しかし、転送クロック周波数を上げると、不要輻射電磁波をシールドすること、すなわち、EMI(Electro Magnetic Susceptibility)のための対策が問題となる。また、転送クロック周波数を上げると、メモリカードの消費電力が増加してしまうという問題もあった。
【0007】
これらの問題点を解決するためには、メモリカードとホストデバイスとの間の送受信信号の信号電圧を下げることが有効である。しかし、送受信信号の信号電圧を切り替える際には、想定よりも高い電圧が印加されてしまい、メモリカードまたはホストデバイスのI/Oセルを破壊する可能性があった。
【特許文献1】特開2007−11788号公報
【発明の開示】
【発明が解決しようとする課題】
【0008】
本発明は、送受信信号の信号電圧を安全に変更することのできるメモリデバイス、ホストデバイス、メモリシステム、メモリデバイスの制御方法およびメモリシステムの制御方法を提供することを目的とする。
【課題を解決するための手段】
【0009】
本願発明の一態様によれば、ホストデバイスに接続可能な、不揮発性のメモリ部を有するメモリデバイスであってメモリデバイスはホストデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、第1の電圧と、第1の電圧より低い第2の電圧とから選択されたいずれかの信号電圧で送受信が可能な第1のI/Oセルと、第1の電圧および第2の電圧を出力可能な第1のレギュレータとを有し、ホストデバイスから、信号電圧を第1の電圧から第2の電圧に切り替えることを要求するコマンド信号を受信した場合、信号電圧を切り替え可能であることをレスポンス信号にて、ホストデバイスに送信し、第1のレギュレータが出力する電圧を第1の電圧から第2の電圧に切り替え、クロック信号ラインが、第2の電圧であることを検出した場合にはレスポンス信号ラインに、第2の電圧を印加し、クロック信号の発振を検出した場合には、第2の電圧の信号電圧で送受信を開始することを特徴とするメモリデバイスが提供される。
【発明の効果】
【0010】
本発明は、送受信信号の信号電圧を安全に変更することのできるメモリデバイス、ホストデバイス、メモリシステム、メモリデバイスの制御方法、ホストデバイスの制御方法、およびメモリシステムの制御方法を提供するものである。
【発明を実施するための最良の形態】
【0011】
<第1の実施の形態>
以下、本発明の第1の実施の形態のメモリデバイスであるメモリカード100、ホストデバイス200、メモリカード100とホストデバイス200とを有するメモリシステム1について図面を参照して説明する。
図1は、メモリカード100とホストデバイス200とからなるメモリシステム1の構成を示す概略図であり、図2はメモリシステム1の電源回路部分の構成を示すブロック図である。
【0012】
図1に示すように、メモリカード100は、ホストデバイス200に接続可能であり、ホストデバイス200に接続されホストデバイス200の外部記憶装置として用いられるSDメモリカード(登録商標)である。ホストデバイス200としては、画像データまたは音楽データなどの各種データを処理するパーソナルコンピュータやデジタルカメラ等を含む情報処理装置が挙げられる。ホストデバイス200は接続されたメモリカード100との間で、コマンド信号、レスポンス信号、クロック信号およびデータ信号、すなわち伝送信号の送受信を行うための、I/Oセル209を有している。
【0013】
そして、メモリカード100は、不揮発性のメモリからなるメモリ部150と、メモリ部150等を制御するメモリコントローラ151と、データの入出力のための、I/Oセル121と、コネクタ152(ピン1乃至ピン9を含む)とを備えている。メモリコントローラ151は、例えば8ビットバス幅のバスを介してメモリ部150と接続されている。
【0014】
コネクタ152は、メモリカード100がホストデバイス200に装着されると、ホストデバイス200と電気的に接続される。コネクタ152に含まれるピン1乃至ピン9に対する信号線(信号ライン)の割り当ては、SDメモリカード(登録商標)の規格で規定されている。
【0015】
すなわち、データ信号を送受信するためのデータDAT0、DAT1、DAT2、DAT3はそれぞれ、ピン7、ピン8、ピン9、ピン1に割り当てられている。また、ピン1は、カード検出信号CDにも割り当てられている。コマンド信号CMDと、このコマンド信号に対するメモリカード100の応答信号であるレスポンス信号RESは、ピン2に割り当てられている。クロック信号CLKは、ピン5に割り当てられている。電源電圧VDDはピン4に、接地電圧VSS1はピン3に、接地電圧VSS2はピン6に割り当てられている。
【0016】
なお、本実施の形態のメモリカード100においては、メモリ部150は、不揮発性の半導体メモリであり、NAND型のフラッシュメモリにより構成されている。ホストデバイス200から送信されたデータなどはメモリ部150に記憶される。
【0017】
また、図2に示すようにメモリカード100とホストデバイス200の間で、信号等を送受信するバスは、CLKライン111(以下、「クロック信号ライン」ともいう。)、CMD/RESライン112(以下、「CMDライン」ともいう。)、DAT[3:0]ライン113、およびVDDライン(以下、「電源ライン」ともいう。)と、図示しない、DAT1ライン、DAT2ライン、CD/DAT3ライン、VSS1ライン、およびVSS2ラインを含む。なお以下、データ信号ラインとしては、DAT0ライン(以下、「データライン」ともいう。)を、例に説明する。また、CMD/RESラインは、コマンド信号ラインまたはレスポンス信号(RES)ラインともいう。すなわち、コマンド信号ラインとレスポンス信号ラインとは同一のひとつの信号ラインである。
【0018】
SDメモリカード(登録商標)であるメモリカード100のデータ転送時の動作モード(以下、「転送モード」ともいう。)としては、SDモードとSPIモードとが規定されている。さらに、SDモードの転送モードには、データDAT0のみを用いる1ビットモードと、データDAT0〜DAT3を用いる4ビットモードとの2つが規定されている。なお、メモリカード100の転送モードは、転送クロック周波数等により、通常の転送速度のノーマルスピードモードと、NSMの2倍のハイスピードモードに加えて、HSPのさらに2倍のウルトラハイスピードモードもある。
【0019】
そして、図2に示すように、メモリシステム1のメモリカード100は、第1のレギュレータであるレギュレータ(VR2)116を有し、メモリシステム1のホストデバイス200は、第2のレギュレータであるレギュレータ(VR1)204を有している。このため、メモリシステム1では、多くのメモリシステム1が対応している電圧モードである信号電圧が標準の3.3Vのデータ転送モード(以下、「3.3Vモード」という。)に加えて、電源電圧は標準の3.3Vのままで、データ転送の信号電圧をより低電圧の1.8Vとしたモード(以下、「1.8Vモード」という。)に対応している。
【0020】
すなわち、メモリカード100はホストデバイス200と、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、第1の電圧(3.3V)と、第1の電圧より低い第2の電圧(1.8V)とから選択されたいずれかの信号電圧で送受信が可能なマルチドライブ型の第1のI/Oセル121と、第1の電圧および第2の電圧を出力可能な第1のレギュレータ116とを有し、ホストデバイス200は、メモリカード100と同様の仕様のマルチドライブ型の第2のI/Oセル209と第2のレギュレータ204とを有している。
【0021】
図2において、パワースイッチ(PSW)201は、メモリカード100へ印加する電源電圧(VDD)をオン/オフするスイッチである。バンドギャップリファレンス(BGR)115および203は、バンドギャップの電位差を利用した基準電圧発生回路である。ノイズフィルタ(Filter)114および201は、必須の部品ではないが電源ライン(VDD)からのノイズを防ぎ、より安定した基準電圧を発生させるために有効である。そして、第1のレギュレータ(VR2)116および第2のレギュレータ(VR1)204は、3.3Vの電源電圧から1.8Vの電圧を作成するレギュレータで、それぞれBGR115または203の基準電圧を基に1.8Vの電圧を発生させる。
【0022】
内部ロジック回路であるコア用の電圧発生回路である第3のレギュレータ(VR3)122は、ランダムロジック部123に供給する電圧を発生する。ランダムロジック部123は、図1で示したメモリコントローラ151、ROMおよびRAM等を有する回路である。ホストデバイス200も同様に内部ロジック用の電圧発生回路が必要な場合があるが、図示していない。第1の電圧比較回路である比較器(VDCLK)120は、CLKラインの電圧が1.8Vであるかどうかを検出する。また、第2の電圧比較回路である比較器(VDCMD/RES)208は、CMD/RESラインの電圧が1.8Vであるかどうかを検出する。これに対して、第3の電圧比較回路である比較器119または第4の電圧比較回路である比較器207は、それぞれ第1のレギュレータ(VR2)116または第2のレギュレータ(VR1)204から、1.8Vの電圧が正しく生成されているかを検出する。
【0023】
なお、ここで、第2の電圧が1.8Vであるとは、第2の電圧が1.65Vから1.95Vの範囲にあることを意味する。また、第1の電圧であるか、または第2の電圧であるかを検出する比較器は、第1の電圧と第2の電圧との中間に第3の閾値電圧をもつ電圧比較器であり、測定ラインの電圧が、第3の閾値電圧よりも高い場合には、第1の電圧と判定し、測定ラインの電圧が、第3の閾値電圧よりも低い場合には、第2の電圧と判定する。
【0024】
プルアップ抵抗224および225は、バスラインの信号が、トライステートになっているときに、各ラインの電圧を3.3Vまたは1.8Vに保持する。また、コンデンサ118および206は、所定の電圧を安定化するための電荷を蓄積する。
【0025】
次に、図3A、図3Bおよび図4を用いて、メモリシステム1における信号電圧の切り替え動作を説明する。図3Aおよび図3Bは、メモリシステム1における信号電圧の切り替え動作を説明するためのフローチャートであり、図4は、メモリシステム1における信号電圧の切り替え動作の際の信号線ライン群(バス)のタイミングチャートである。
【0026】
ホストデバイス200は、3.3Vモードのみをサポートしたメモリカードとの互換性を考慮した信号電圧の切り替え処理動作を行う。すなわち、ホストデバイス200が、接続されたメモリカードに、最初から1.8Vの信号電圧を印加してしまうと、3.3Vモードのみをサポートしたメモリカードの入力I/Oセルは、印加された1.8Vを中間電圧と認識してしまう。このため、メモリカードの入力I/Oセルには大きな貫通電流が流れてしまうことがある。
【0027】
このため、ホストデバイス200は、最初は、3.3Vの信号電圧の信号をメモリカードに送信しておき、メモリカードが1.8Vモードをサポートしているメモリカードであることを、後述するハンドシェイク処理により、検出してから、1.8Vモードへ切り替えるという手順を行う。
【0028】
以下、図3Aおよび図3Bのフローチャートに従い、メモリシステム1における信号電圧の切り替え動作を説明する。なお、図3Aおよび図3Bの左側はホストデバイス200の動作の流れを、右側はメモリカード100の動作の流れを示している。
【0029】
<ステップS10> メモリカードがホストデバイスに接続
メモリカード100が、ホストデバイス200に接続される。すなわち、バスインターフェイスを構成する各ライン111から113によって、メモリカード100のI/Oセル121と、ホストデバイス200のI/Oセル209とが、コマンド/レスポンス信号ライン、クロック信号ラインおよびデータ信号ライン等により接続される。
【0030】
<ステップS11> CMD8
1.8Vモードをサポートしているホストデバイス200の場合には、ホストデバイス200は、接続されたメモリカード100が、1.8Vモードをサポートしているメモリカード100かどうかを問い合わせる。すなわち、最初に、ホストデバイス200から、コマンドCMD8が発行される(図4:T1)。CMD8の引数には、1.8Vモードへの移行を要求するビットが設定されているため、このホストデバイス200からメモリカード100に送信されるコマンド信号CMD8は、信号電圧を第1の電圧(3.3V)から第2の電圧(1.8V)に切り替えることを、伝えるコマンド信号でもある。
【0031】
<ステップS12> 1.8Vサポート?
メモリカード100は、ホストデバイスからコマンド信号CMD8を受信した場合、メモリカード100が1.8Vモードに対応しているか判断する。
【0032】
<ステップS13> RES1.8V非サポート/RES1.8Vサポート
メモリカード100は、1.8Vモードをサポートしていない場合は(ステップS12:No)、メモリカード100は、1.8Vモードをサポートしていないことを示すレスポンス信号をホストデバイス200に返信する。
【0033】
これに対して、メモリカード100が1.8Vモードをサポートしている場合(ステップS12:Yes)は、メモリカード100は、1.8Vモードに切り替えることを示すレスポンス信号をホストデバイス200に返信する(図4:T2)。
【0034】
<ステップS14> 1.8Vサポート?
ホストデバイス200は、メモリカード100から1.8Vモードをサポートしていないことを示すレスポンス信号を受信した場合(No)には、S33において、3.3Vモードでの初期化処理を開始する。
【0035】
これに対して、ホストデバイス200は、メモリカード100から1.8Vモードをサポートしていることを示すレスポンス信号を受信した場合(Yes)には、互いに、受信信号の内容を基に次の送信信号を送信する処理、いわゆるハンドシェイク処理を行う。
【0036】
<ステップS15> CMD/RESを0Vにドライブ
メモリカード100は、レスポンス信号を送信後、CMDラインを、Lレベル(グランドレベル:0V)に設定する(図4:T3)。
【0037】
<ステップS16> CLK停止0Vに、DAT0Vにドライブ
ホストデバイス200は、DATラインをLレベル(グランドレベル:0V)に設定し(図4:T4)、かつ、クロック発振を停止し、CLKラインも、Lレベル(グランドレベル:0V)に設定する(図4:T5)。なお、DATラインとCLKラインとでは、いずれのラインを先に、Lレベルにしてもよい。
【0038】
ここで、CMDライン、CLKラインをおよびDATラインを、Lレベル(0V)に設定、すなわちドライブするのは、それぞれのラインがトライステートになり、不安定な電圧が印加されることを防ぐためである。電圧切り替え期間に、I/Oセル121等に不安定な電圧が印加されてしまうと、I/Oセル121等に貫通電流が流れてしまう危険がある。このため、ホストデバイス200またはメモリカード100は、信号ラインの電圧をLレベル(0V)に固定しておく。
【0039】
<ステップS17、ステップS18> VR1、VR2を3.3Vから1.8Vに
メモリカード100は、レギュレータVR2が1.8Vを生成するように切り替える。また、ホストデバイス200は、レギュレータVR1が1.8Vを生成するように切り替える。
【0040】
<ステップS19、ステップS20> タイマセット
ホストデバイス200は、所定の時間の経過があるまで待機する(図4:T5〜T6)。このため、例えば、100マイクロ秒のタイマがセットされる。
【0041】
これは、レギュレータVR1とレギュレータVR2とに、それぞれ接続されているコンデンサ206または118が、3.3Vにチャージされた状態から、1.8Vにチャージされた状態にまで放電するために、待つ必要があるためである。もちろん、コンデンサ206または118を積極的に放電させる回路をもつことも可能であるが、放電時間は人の感覚からは十分短い時間であるので、メモリシステム1では、放電回路を設けてはいない。なお、上記説明では、待機時間を100マイクロ秒として説明したが、待機時間はコンデンサ206または118の仕様により異なり、概ね、10〜500マイクロ秒程度である。
【0042】
<ステップS21> CLKを1.8V−DCにドライブ
ホストデバイス200は、所定の時間、上記例では、100マイクロ秒、経過した後、グランドレベルのクロック信号ラインを1.8Vに設定する(図4:T6)。ここでは、ホストデバイス200は、通常はクロック信号を送信するクロック信号ラインに、1.8Vの直流信号を印加する。そして、ホストデバイス200は、レギュレータVR2から1.8Vの信号電圧が供給可能になったことをメモリカード100に伝える。
【0043】
<ステップS22> CLK 1.8V?
メモリカード100は、クロック信号ラインに電圧が印加されると、その信号電圧が1.8Vであるかを、第1の電圧比較回路である比較器120により、確認する。クロック信号ラインに1.8Vの電圧が印加されていない場合(No)には、メモリカード100は、その後の電圧切り替え処理は行わず、ステップS32においてメモリカード100は動作を停止する。
【0044】
<ステップS23> CMD/RESを1.8V−DCにドライブ
ステップS22において、クロック信号ラインの信号電圧が1.8Vであることが確認された場合(Yes)には、メモリカード100は、グランドレベルのCMD/RESライン(レスポンス信号ライン)を1.8Vにドライブする(図4:T7)。ここでは、メモリカード100は、通常は、RES信号を送信するレスポンス信号ラインに、1.8Vの直流信号を印加する。
【0045】
<ステップS24> タイマセット
ホストデバイスはクロック信号ラインの信号電圧を1.8Vに設定した後、タイマをセットする。
【0046】
<ステップS25> CMDライン1.8V?
CMD/RESラインに電圧が印加されると、ホストデバイス200は、CMD/RES信号ラインの信号電圧が1.8Vであるかを、第2の電圧比較回路である比較器(VDCMD/RES)208により検出する
<ステップS26、ステップS27>
ホストデバイス200は、所定の時間、例えば100マイクロ秒経過してもクロック信号ラインに1.8Vの電圧が印加されていない場合(No)には、ステップS27において、パワースイッチ(PSW)201をオフとして、メモリカード100の動作を停止する。
【0047】
以上の説明のように、本実施の形態のメモリシステム1は、電圧切り替え処理におけるハンドシェイク処理の途中で、所定の時間経過してもメモリカード100またはホストデバイス200が所定の動作を実行しなかった場合には、1.8Vへの切り替えができなかったことを検出することで、例えば、エラーコードを出力したり、または、3.3Vモードの初期化処理を実行するようにしてもよい。その一例を図5に示す。
【0048】
図5は、ステップS23において、メモリカード100がCMD/RESライン(レスポンス信号ライン)を1.8Vにドライブしなかった場合のタイミングチャートを示す。ホストデバイス200は、クロック信号ラインに1.8Vの電圧を印加して、メモリカード100からの応答動作、すなわち、レスポンス信号ラインが0V(グランドレベル)から1.8Vとなるのを待っている。しかし、ホストデバイス200は、所定の時間(例えば100マイクロ秒)経過しても、レスポンス信号ラインが1.8Vにならなかった場合には、T12において、パワースイッチ201をOFFとし、メモリカード100へ印加する電源電圧(VDD)を停止する。また、ホストデバイス200は、CLK信号ラインの電圧を0Vとする。
【0049】
図5に示す場合だけでなく、電圧切り替え処理におけるハンドシェイク処理の途中のエラー発生の際には、ホストデバイス200は、CLK信号ラインの電圧を0Vとし、メモリカード100への電源供給を停止する。
【0050】
<ステップS28> CLK発振
ステップS24において、CMD/RES信号ラインの信号電圧が1.8Vであることが確認された場合(Yes)には、ホストデバイス200は、クロック信号線に発振したクロック信号を送信、言い換えれば、クロック信号を発振する(図5:T8)。
【0051】
<ステップS29、ステップ30> DATを1.8Vにドライブ/DATをトライステートに
ホストデバイス200はクロックの発振を開始してから、DAT信号ラインを、短時間だけ、1.8Vの電圧にドライブ(図5:T9〜T10)した後、トライステートにする。DAT信号ラインは、1.8Vでプルアップされているので、1.8Vの電圧レベルを維持する。
【0052】
<ステップS31、ステップ32> CLK発振?/CMD/RESをトライステートに
メモリカード100は、ホストデバイス200から、発振したクロック信号を受信する(Yes)と、ステップS29において、CMD/RESラインをトライステート状態にする(図5:T11)。CMD/RESラインは、1.8Vでプルアップされているので、1.8Vの電圧レベルを維持する。
【0053】
クロック信号ラインに発振したクロック信号が印加されない場合(No)には、メモリカード100は、ステップS35において動作を停止する。
【0054】
<ステップS33>
メモリカード100およびホストデバイス200は、共に3.3Vモードでの初期化処理を行い、以降の信号の送受信を3.3Vの信号電圧で行う。
【0055】
<ステップS34>
メモリカード100およびホストデバイス200は、共に1.8Vモードへの移行処理が完了し、以降の信号の送受信を1.8Vの信号電圧で行う。
【0056】
<ステップS35>
1.8Vモードへの信号電圧移行手順が失敗し、メモリカード100が停止した場合は、ホストデバイス200は、いったん電源をおとしてから、再度3.3Vの信号電圧をメモリカード100に送信して、1.8Vモードへの切り替え処理を行わないで、3.3Vモードでの初期化処理を行う。
【0057】
以上の説明のように、メモリシステム1は、メモリカード100およびホストデバイス200が、ハンドシェイク処理により、使用する信号電圧を互いに確認することでI/Oセル等がダメージを受けることがない。また、メモリシステム1は、メモリカード100およびホストデバイス200が、それぞれのレギュレータ116または204の出力の電圧を互いに確認することにより、信号線に印加する電圧の確実性を高めることができる。また、メモリシステム1は、クロック信号ラインとコマンド信号ラインとを用いたハンドシェイク処理のシーケンスを定義することにより、手順を踏んで安全に第1の電圧(3.3V)から第2の電圧(1.8V)に切り替えることができる。
【0058】
なお、メモリシステム1においても、1.8Vモードへの切り替えを頻繁に行うと、I/Oセル121または209等を壊してしまう可能性がないとはいえない。このため、メモリシステム1では、通常の、初期化処理が始まる前の最初の段階でのみ、信号電圧を1.8Vに切り替えする処理ができることが好ましい。すなわち、メモリシステム1では、1.8Vモードに切り替えた後は、リセットコマンドが発行されても、電圧モードは変更されない。
【0059】
言い換えれば、メモリカード100およびホストデバイス200では、リセットコマンドが発行されても、すべての信号は1.8Vの第2の電圧で送受信され、この状態は電源電圧が0Vになるメモリシステム1の動作の終了時まで継続される。
【0060】
メモリシステム1においては、電圧モードは頻繁に切り替えるべきではないので、リセットによっても信号電圧が変わらないようにすることで、安定性・信頼性を維持できる。
【0061】
次に、図6を用いて、メモリカード100およびホストデバイス200が有する保護ダイオードについて説明する。図6は、メモリカード100およびホストデバイス200のI/Oセル121および209の部分的な構成を示した部分構成図である。
【0062】
ホストデバイス200およびメモリカード100のそれぞれのI/Oセル209と121とに対しては、レギュレータ204または116の出力である3.3V、または1.8Vのいずれかの電圧が切り替えて印加される。このため、電圧の切り替えの際には、レギュレータ204とレギュレータ116との出力電圧が異なる時間が存在する可能性がある。レギュレータ204とレギュレータ116との出力電圧が異なる場合には、予期せぬ経路で電流が流れてI/Oセル121または209等を破損する可能性がある。
【0063】
ホストデバイス200とメモリカード100は、保護ダイオード232と316とが、3.3Vの電圧の電源ラインに接続されている。このため、ホストデバイス200とメモリカード100は、1.8Vモードにおいても、1.8Vを超える印加電圧によって保護ダイオード137または233が破壊されることがない。
【0064】
すなわち、メモリカード100は、ホストデバイス200に接続可能な、不揮発性のメモリ部150を有し、第1の電圧(3.3V)を供給する電源ラインVDD114と、VDD114から第1の電圧(3.3V)と第1の電圧より低い第2の電圧(1.8V)とから選択されたいずれかの電圧の電力を出力可能な第1のレギュレータ116と、第1のレギュレータ116から電力の供給を受け、ホストデバイス200と信号を送受信するI/Oセル121と、I/Oセル121を過電圧から保護するために、I/Oセル121の入力端と、3.3Vの電源ラインと接続されている電源端とに接続された保護ダイオード136を有し、第1の電圧(3.3V)または第2の電圧(1.8V)とから選択されたいずれかの電圧の信号でホストデバイス200と送受信が可能である。
【0065】
メモリシステム1においては、ホストデバイス200およびメモリカード100がいずれも2つの電圧が出力可能なレギュレータ116または204を有するため、レギュレータ出力に保護ダイオードを接続すると保護ダイオードが破損する可能性がある。信号電圧を1.8Vとする場合には、電源電圧自体を1.8Vとすることが一般的であるが、メモリシステム1においては、互換性を考慮しているため、電源電圧を3.3Vとしている。このため、メモリシステム1においては、保護ダイオードの破損を防止するために、上記記載の保護ダイオード136が有効である。
【0066】
なお、上記説明のように、ホストデバイス200とメモリカード100とは、接続開始の段階でのみ、電圧モードの切り替え処理を行う。このため、ホストデバイス200は、スイッチコマンドを送信することで電圧の切り替え処理を行うことはない。図7Aおよび図7Bは、ホストデバイス200が送信する転送モードを変えるための、スイッチコマンドのパラメータ例を示す説明図である。
【0067】
なお、本実施形態では、メモリデバイスとしてSDメモリカード(登録商標)を有するメモリシステム1等を例として説明したが、同様のバス構造をもつメモリシステムであれば、他のメモリカード、メモリデバイスまたは内部メモリ等を有するメモリシステムにも適用可能であり、メモリシステム1等と同様の作用効果を奏することができる。
【0068】
以上の説明のように、本発明のメモリデバイス等は、以下の通りである。
【0069】
1.メモリデバイス、ホストデバイス、メモリシステム、メモリデバイスの制御方法、ホストデバイスの制御方法、メモリシステムの制御方法。
【0070】
2. 前記メモリデバイスは、前記信号電圧を前記第1の電圧から前記第2の電圧に切り替える旨の前記レスポンス信号を送信した場合には、レスポンス信号ラインを0Vに保持することを特徴とする上記1に記載のメモリデバイス。
【0071】
3. 前記ホストデバイスは、前記信号電圧を前記第1の電圧から前記第2の電圧に切り替えることを、前記レスポンス信号にて、受信した場合には、
前記クロック信号を停止し、前記クロック信号ラインおよび前記データ信号ラインを0Vに保持する上記1または2に記載のメモリデバイス。
【0072】
4. 前記第1の電圧比較回路および前記第2の電圧比較回路が検出する電圧が直流電流の電圧である上記1から3のいずれか1項に記載のメモリデバイス。
【0073】
5. 前記第1のレギュレータおよび前記第2のレギュレータが出力する電圧を前記第1の電圧から前記第2の電圧に切り替えを開始後、所定の時間、待機することを特徴とする上記1から4のいずれか1項に記載のメモリデバイス。
【0074】
6. 前記第1のレギュレータおよび前記第2のレギュレータが出力する電圧が、前記第2の電圧であることを検出する第3の電圧比較回路および第4の電圧比較回路を有することを特徴とする上記1から5のいずれか1項に記載のメモリデバイス。
【0075】
7. 前記第1のI/Oセルおよび第2のI/Oセルは、それぞれのI/Oセルを過電圧から保護する保護ダイオードを具備することを特徴とする上記1から6のいずれか1項に記載のメモリデバイス。
【0076】
8. 前記信号電圧を前記第1の電圧から前記第2の電圧に切り替えた後は、電源が遮断されるまで前記第2の電圧で前記信号の送受信を行うことを特徴とする上記1から7のいずれか1項に記載のメモリデバイス。
【0077】
9. 前記メモリ部が、NAND型フラッシュメモリであることを特徴とする上記1から8のいずれか1項に記載のメモリデバイス。
【0078】
また、本発明のメモリデバイス等は、上記2から8のメモリデバイスを有するメモリシステム、上記2から8のメモリデバイスの制御方法、メモリシステムの制御方法である。
【0079】
さらに、本実施の形態のメモリデバイス、ホストデバイス、メモリシステム、メモリデバイスの制御方法、ホストデバイスの制御方法、およびメモリシステムの制御方法の特徴を以下に記載する。
【0080】
1. ホストデバイスに接続可能な、不揮発性のメモリ部を有するメモリデバイスであって前記メモリデバイスは前記ホストデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、第1の電圧と、前記第1の電圧より低い第2の電圧とから選択されたいずれかの信号電圧で送受信が可能な第1のI/Oセルと、前記第1の電圧および前記第2の電圧を出力可能な第1のレギュレータとを有し、前記ホストデバイスから、前記信号電圧を前記第1の電圧から前記第2の電圧に切り替えることを要求する前記コマンド信号を受信した場合、前記信号電圧を切り替えることを前記レスポンス信号にて、前記ホストデバイスに送信し、前記第1のレギュレータが出力する電圧を前記第1の電圧から前記第2の電圧に切り替え、クロック信号ラインが、前記第2の電圧であることを検出した場合にはグランドレベルのレスポンス信号ラインに、前記第2の電圧を印加し、前記クロック信号の発振を検出した場合には、前記第2の電圧の信号電圧で送受信を開始することを特徴とするメモリデバイス。
【0081】
2. 前記クロック信号ラインの信号電圧が、前記第2の電圧であることを検出する第1の電圧比較回路を有することを特徴とする上記1に記載のメモリデバイス。
【0082】
3. 不揮発性のメモリ部を有するメモリデバイスが接続可能な、ホストデバイスであって前記ホストデバイスは前記メモリデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、第1の電圧と、前記第1の電圧より低い第2の電圧とから選択されたいずれかの信号電圧で送受信が可能な第2のI/Oセルと、前記第1の電圧および前記第2の電圧を出力可能な第2のレギュレータとを有し、前記信号電圧を前記第1の電圧から前記第2の電圧に切り替える場合に、前記信号電圧を切り替えることを前記コマンド信号にて送信し、前記信号電圧を切り替え可能であることを示す前記レスポンス信号を受信した場合には、前記第2のレギュレータが出力する電圧を前記第1の電圧から前記第2の電圧に切り替え、グランドレベルのクロック信号ラインに、前記第2の電圧を印加し、レスポンス信号ラインが、前記第2の電圧であることを検出した場合には、前記クロック信号を発振し、前記第2の電圧の信号電圧で送受信を開始することを特徴とするホストデバイス。
【0083】
4. 不揮発性のメモリ部を有するメモリデバイスが接続可能な、ホストデバイスであって前記ホストデバイスは前記メモリデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、第1の電圧と、前記第1の電圧より低い第2の電圧とから選択されたいずれかの信号電圧で送受信が可能な第2のI/Oセルと、前記第1の電圧および前記第2の電圧を出力可能な第2のレギュレータとを有し、前記信号電圧を前記第1の電圧から前記第2の電圧に切り替える場合に、前記信号電圧を切り替えることを前記コマンド信号にて送信し、前記信号電圧を切り替え可能であることを示す前記レスポンス信号を一定時間の間受信できなかった場合または切り替え不可能であるレスポンス信号を受けた場合には、メモリデバイスの電源をいったん切り、再度第1の電圧により送受信を開始することを特徴とするホストデバイス。
【0084】
5. 前記レスポンス信号ラインの信号電圧が、前記第2の電圧であることを検出する第2の電圧比較回路を有することを特徴とする上記3または上記4に記載のホストデバイス。
【0085】
6. ホストデバイスと、前記ホストデバイスに接続可能な、不揮発性のメモリ部を有するメモリデバイスとを有するメモリシステムであって、前記メモリデバイスは、前記ホストデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、第1の電圧と、前記第1の電圧より低い第2の電圧とから選択されたいずれかの信号電圧で送受信が可能な第1のI/Oセルと、前記第1の電圧および前記第2の電圧を出力可能な第1のレギュレータとを有し、前記ホストデバイスは、前記メモリデバイスと、前記第1の電圧と前記第2の電圧とから選択されたいずれかの信号電圧で送受信が可能な第2のI/Oセルと、前記第1の電圧および前記第2の電圧を出力可能な第2のレギュレータとを有し、前記信号電圧を前記第1の電圧から前記第2の電圧に切り替える場合に、前記ホストデバイスは前記信号電圧を切り替えることを要求する前記コマンド信号を、前記メモリデバイスに送信し、前記メモリデバイスは、前記信号電圧を切り替え可能であることを、前記レスポンス信号にて、前記第1の電圧で前記ホストデバイスに送信し、前記メモリデバイスおよび前記ホストデバイスは、前記第1のレギュレータおよび前記第2のレギュレータが出力する電圧を前記第1の電圧から前記第2の電圧に切り替え、前記ホストデバイスは、グランドレベルのクロック信号ラインに、前記第2の電圧を印加し、前記メモリデバイスは、前記クロック信号ラインが、前記第2の電圧であることを検出した場合には、グランドレベルのレスポンス信号ラインに、前記第2の電圧を印加し、前記ホストデバイスは、前記レスポンス信号ラインが、前記第2の電圧であることを検出した場合には、前記クロック信号を発振し、前記メモリデバイスは、前記クロック信号の発振を検出した場合には、前記第2の電圧の信号電圧で、送受信を開始することを特徴とするメモリシステム。
【0086】
7. 前記メモリデバイスは、前記クロック信号ラインの信号電圧が、前記第2の電圧であることを検出する第1の電圧比較回路を有し、前記ホストデバイスは、前記レスポンス信号ラインの信号電圧が、前記第2の電圧であることを検出する第2の電圧比較回路を有することを特徴とする上記6に記載のメモリシステム。
【0087】
8. ホストデバイスに接続可能な、不揮発性のメモリ部を有するメモリデバイスの制御方法であって前記メモリデバイスは前記ホストデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、第1の電圧と、前記第1の電圧より低い第2の電圧とから選択されたいずれかの信号電圧で送受信が可能な第1のI/Oセルと、前記第1の電圧および前記第2の電圧を出力可能な第1のレギュレータとを有し、前記ホストデバイスから、前記信号電圧を前記第1の電圧から前記第2の電圧に切り替えることを要求する前記コマンド信号を受信するコマンド受信ステップと、前記信号電圧を切り替え可能であることを前記レスポンス信号にて、前記ホストデバイスに送信するレスポンス信号送信ステップと、前記第1のレギュレータが出力する電圧を前記第1の電圧から前記第2の電圧に切り替える第1のレギュレータ切り替えステップと、クロック信号ラインが前記第2の電圧であることを検出するクロック信号ライン電圧検出ステップと、グランドレベルのレスポンス信号ラインに、前記第2の電圧を印加するレスポンス信号ライン電圧印加ステップと前記クロック信号の発振を検出するクロック信号発振検出ステップと、前記第2の電圧の信号電圧で送受信を開始する送受信ステップとを有することを特徴とするメモリデバイスの制御方法。
【0088】
9. クロック信号ラインの信号電圧が、前記第2の電圧であることを検出する第1の電圧比較回路を有することを特徴とする上記8に記載のメモリデバイスの制御方法。
【0089】
10. 不揮発性のメモリ部を有するメモリデバイスが接続可能な、ホストデバイスの制御方法であって前記ホストデバイスは前記メモリデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、第1の電圧と、前記第1の電圧より低い第2の電圧とから選択されたいずれかの信号電圧で送受信が可能な第2のI/Oセルと、前記第1の電圧および前記第2の電圧を出力可能な第2のレギュレータとを有し、前記信号電圧を前記第1の電圧から前記第2の電圧に切り替える場合に、前記信号電圧を切り替えることを前記コマンド信号にて送信するコマンド信号送信ステップと、前記信号電圧を切り替え可能であることを示す前記レスポンス信号を受信するレスポンス信号受信ステップと、前記第2のレギュレータが出力する電圧を前記第1の電圧から前記第2の電圧に切り替えるレギュレータ電圧切り替えステップと、グランドレベルのクロック信号ラインに、前記第2の電圧を印加するクロック信号ライン電圧印加ステップと、レスポンス信号ラインが、前記第2の電圧であることを検出するレスポンス信号ライン電圧検出ステップと前記クロック信号を発振するクロック信号発振ステップと、前記第2の電圧の信号電圧で送受信を開始する送受信ステップとを有することを特徴とするホストデバイスの制御方法。
【0090】
11. 前記レスポンス信号ラインの信号電圧が、前記第2の電圧であることを検出する第2の電圧比較回路を有することを特徴とする上記10に記載のホストデバイスの制御方法。
【0091】
12. ホストデバイスと、前記ホストデバイスに接続可能な、不揮発性のメモリ部を有するメモリデバイスとを有するメモリシステムの制御方法であって、前記メモリデバイスは、前記ホストデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、前記第1の電圧と、前記第1の電圧より低い第2の電圧とから選択されたいずれかの信号電圧で送受信が可能な第1のI/Oセルと、前記第1の電圧および前記第2の電圧を出力可能な第1のレギュレータとを有し、前記ホストデバイスは、前記メモリデバイスと、信号を、前記第1の電圧と、前記第2の電圧とから選択されたいずれかの信号電圧で送受信が可能な第2のI/Oセルと、前記第1の電圧および前記第2の電圧を出力可能な第2のレギュレータとを有し、前記信号電圧を前記第1の電圧から前記第2の電圧に切り替える場合に、前記ホストデバイスが前記信号電圧を切り替えることを要求する前記コマンド信号を、前記メモリデバイスに送信するコマンド信号送信ステップと、前記メモリデバイスが、前記信号電圧を切り替え可能であることを、前記レスポンス信号にて、前記第1の電圧で前記ホストデバイスに送信するレスポンス信号送信ステップと、前記メモリデバイスおよび前記ホストデバイスが、前記第1のレギュレータおよび前記第2のレギュレータが出力する電圧を前記第1の電圧から前記第2の電圧に切り替える、レギュレータ電圧切り替えステップと、前記ホストデバイスが、グランドレベルのクロック信号ラインに、前記第2の電圧を印加するクロック信号ライン電圧印加ステップと、前記メモリデバイスが、前記クロック信号ラインが、前記第2の電圧であることを検出するクロック信号ライン電圧検出ステップと、前記メモリデバイスが、グランドレベルのレスポンス信号ラインに、前記第2の電圧を印加するレスポンス信号ライン電圧印加ステップと、前記ホストデバイスが、前記レスポンス信号ラインが、前記第2の電圧であることを検出するレスポンス信号ライン電圧検出ステップと、前記ホストデバイスが、前記クロック信号を発振するクロック信号発振ステップと、前記メモリデバイスが、前記クロック信号の発振を検出するクロック信号発振検出ステップと、前記メモリデバイスおよび前記ホストデバイスが、前記第2の電圧の信号電圧で、送受信を開始する送受信ステップとを有することを特徴とするメモリシステムの制御方法。
【0092】
13 前記メモリデバイスは、クロック信号ラインの信号電圧が、前記第2の電圧であることを検出する第1の電圧比較回路を有し、前記ホストデバイスは、レスポンス信号ラインの信号電圧が、前記第2の電圧であることを検出する第2の電圧比較回路を有することを特徴とする上記12に記載のメモリシステムの制御方法。
【0093】
14 ホストデバイスに接続可能な、不揮発性のメモリ部を有するメモリデバイスであって第1の電圧を供給する電源と、前記電源から前記第1の電圧と前記第1の電圧より低い第2の電圧とから選択されたいずれかの電圧の電力を出力可能なレギュレータと、前記レギュレータから電力の供給を受け、前記ホストデバイスと信号を送受信するI/Oセルと、前記I/Oセルを過電圧から保護するために、前記I/Oセルの入力端と前記電源端との間に接続された保護ダイオードとを有し、前記第1の電圧または第2の電圧とから選択されたいずれかの電圧の信号で前記ホストデバイスと送受信が可能なことを特徴とするメモリデバイス。
【0094】
15. 不揮発性のメモリ部を有するメモリデバイスに接続可能な、ホストデバイスであって第1の電圧を供給する電源と、前記電源から前記第1の電圧と、前記第1の電圧より低い第2の電圧とから選択されたいずれかの電圧の電力を出力可能なレギュレータと、前記レギュレータから電力の供給を受け、前記メモリデバイスと信号を送受信するI/Oセルと、前記I/Oセルを過電圧から保護するために、前記I/Oセルの入力端と前記電源端との間に接続された保護ダイオードとを有し、前記第1の電圧または第2の電圧とから選択されたいずれかの電圧の信号で前記メモリデバイスと送受信が可能なことを特徴とするホストデバイス。
【0095】
<第2の実施の形態>
以下、本発明の第2の実施の形態のメモリデバイスであるメモリカード400、ホストデバイス500、メモリカード400とホストデバイス500とを有するメモリシステム301について図面を参照して説明する。本実施の形態のメモリシステム301等は第1の実施の形態のメモリシステム1等に類似しているため同じ構成要素には同じ符号を付し説明は省略する。
【0096】
次に、図8A、図8B、図9および図10を用いて、メモリシステム301における信号電圧の切り替え動作を説明する。図8Aおよび図8Bは、メモリシステム301における信号電圧の切り替え動作を説明するためのフローチャートであり、図9および図10は、メモリシステム301における信号電圧の切り替え動作の際の信号線ライン群(バス)のタイミングチャートである。
【0097】
以下、図8Aおよび図8Bのフローチャートに従い、メモリシステム301における信号電圧の切り替え動作を説明する。なお、図8Aおよび図8Bの左側はホストデバイス500の動作の流れを、右側はメモリカード400の動作の流れを示している。
【0098】
<ステップS40>〜<ステップS44>
メモリシステム1等のステップS10〜ステップS14と同じであるため説明は省略する。
【0099】
<ステップS45> CMD/RESを0Vにドライブ、DATを0Vにドライブ
メモリカード400は、レスポンス信号を送信後、CMDラインを、Lレベル(グランドレベル:0V)に設定(図9:T3)し、かつDATラインをLレベル(グランドレベル:0V)に設定(図9:T4)する。なお、CMD/RESラインとDATラインとでは、いずれのラインを先に、Lレベルにしてもよい。
【0100】
<ステップS46> CLK停止0Vに
ホストデバイス500は、クロック発振を停止し、CLKラインも、Lレベル(グランドレベル:0V)に設定する(図9:T5)。
【0101】
<ステップS47>〜<ステップS50>
メモリシステム1等のステップS17〜ステップS20と同じであるため説明は省略する。
【0102】
<ステップS51> CLK発振
前記ステップ49、50において一定期間(例えば100マイクロ秒)経過後、ホストデバイス500はクロック信号線に、発振したクロック信号を送信、言い換えれば、クロック信号を発振する(図9:T6)。そして、ホストデバイス500は、レギュレータVR2から1.8Vの信号電圧が供給可能になったことをメモリカード400に伝える。
【0103】
<ステップS52> CLK発振?
メモリカード400は、クロック信号ラインに、所定の電圧がHレベルのクロック信号が印加されたかを、確認する。
【0104】
<ステップS53>
メモリシステム1等のステップS23と同じであるため説明は省略する。
【0105】
<ステップS54> CMD/RESをトライステートに
メモリカード400は、CMD/RESラインを短時間だけ、1.8Vの電圧にドライブ(図9:T7〜T8)した後、トライステート状態にする(図9:T8)。CMD/RESラインは、1.8Vでプルアップされているので、1.8Vの電圧レベルを維持する。
【0106】
<ステップS55、ステップ56> DATを1.8Vにドライブ/DATをトライステートに
メモリカード400は、DAT信号ラインを、短時間だけ、1.8Vの電圧にドライブ(図9:T9〜T10)した後、トライステートにする。DAT信号ラインは、1.8Vでプルアップされているので、1.8Vの電圧レベルを維持する。
【0107】
<ステップS57> クロックカウンタセット
ホストデバイス500はクロック信号を発振後、クロックカウンタをセット、カウント数nをゼロに設定する。
【0108】
<ステップS58、ステップS59>
ホストデバイス500は、最小16クロックをカウントするまで待機する。待機する時間は16クロック以上の値を設定する。
【0109】
<ステップS60> DATライン1.8V?
ホストデバイス500はDAT信号ラインがグランドレベルではないこと、すなわち、所定の電圧が印加されたことを検出する。ここで、所定の電圧とは1.8Vである。
【0110】
ホストデバイス500はDAT信号ラインに電圧が印加されていない場合(No)には、ステップS61において、パワースイッチ(PSW)201をオフとして、メモリカード400の動作を停止する。ホストデバイス500はDAT信号ラインに電圧が印加されていた場合(Yes)には、ステップS63で以降の信号の送受信を1.8Vの信号電圧で行う。
【0111】
なお、さらにホストデバイス500は、DAT信号ラインだけでなく、DAT信号ラインおよびCMD信号ラインもグランドレベルではないこと、すなわち、所定の電圧が印加されたことを検出することで、より安全に電圧切り替え処理を行うことができる。ここで、所定の電圧とは1.8Vである。
【0112】
<ステップS62>
メモリカード400およびホストデバイス500は、共に3.3Vモードでの初期化処理を行い、以降の信号の送受信を3.3Vの信号電圧で行う。
【0113】
<ステップS63>
メモリカード400およびホストデバイス500は、共に1.8Vモードへの移行処理が完了し、以降の信号の送受信を1.8Vの信号電圧で行う。
【0114】
1.8Vモードへの信号電圧移行手順が失敗し、メモリカード400が停止した場合は、ホストデバイス500は、いったん電源をおとしてから、再度3.3Vの信号電圧をメモリカード400に送信して、1.8Vモードへの切り替え処理を行わないで、3.3Vモードでの初期化処理を行う。
【0115】
以上の説明のように、メモリシステム301のメモリカード400は、ホストデバイス500が出力した発振クロック信号の電圧を検出する。このため、メモリシステム1では必要であったクロック信号ラインにDC電圧を印加する回路が不要となる。また、メモリカード400が、DATラインをトライステート状態とする。
【0116】
本実施の形態のメモリシステム301は、より簡単な構成でありながら、第1の実施の形態のメモリシステム1と同様の効果を奏することができる。
【0117】
<第3の実施の形態>
以下、本発明の第3の実施の形態のメモリデバイスであるメモリカード700、ホストデバイス800、メモリカード700とホストデバイス800とを有するメモリシステム601について説明する。本実施の形態のメモリシステム601等は第2の実施の形態のメモリシステム301等に類似しているため同じ構成要素には同じ符号を付し説明は省略する。
【0118】
メモリシステム601等では、電圧が所望の電圧、例えば1.8V、であることを確認するための比較器119,120,207、208(図2参照)を具備していない。
【0119】
このため、メモリカード700は、図8A、ステップS52では、クロック信号ラインがグランドレベルではないこと、すなわちクロックの発振の有無のみを確認する。また、ホストデバイス800は図8B、ステップS55では、CMDラインに何らかの電圧が印加されたか、すなわち、CMDラインがグランドレベルであるかどうかのみを確認する。
【0120】
本実施の形態のメモリシステム601は、より簡単な構成でありながら、第1の実施の形態のメモリシステム1等と同様の効果を奏することができる。
【0121】
また、本発明は、上述した実施の形態および変形例に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。
【図面の簡単な説明】
【0122】
【図1】実施の形態にかかるメモリカードとホストデバイスとからなるメモリシステムの構成を示す概略図である。
【図2】実施の形態にかかるメモリシステムの電源回路部分の構成を示すブロック図である。
【図3A】実施の形態にかかるメモリシステムにおける信号電圧の切り替え動作を説明するためのフローチャートである。
【図3B】実施の形態にかかるメモリシステムにおける信号電圧の切り替え動作を説明するためのフローチャートである。
【図4】実施の形態にかかるメモリシステムにおける信号電圧の切り替え動作の際のバスのタイミングチャートである。
【図5】実施の形態にかかるメモリシステムにおける信号電圧の切り替え動作の際のバスのタイミングチャートである。
【図6】実施の形態にかかるメモリカードおよびホストデバイスのI/Oセルの部分的な構成を示した部分構成図である。
【図7A】実施の形態にかかるホストデバイスが送信するスイッチコマンドのパラメータ例を示す説明図である。
【図7B】実施の形態にかかるホストデバイスが送信するスイッチコマンドのパラメータ例を示す説明図である。
【図8A】第2の実施の形態にかかるメモリシステムにおける信号電圧の切り替え動作を説明するためのフローチャートである。
【図8B】実施の形態にかかるメモリシステムにおける信号電圧の切り替え動作を説明するためのフローチャートである。
【図9】第2の実施の形態にかかるメモリシステムにおける信号電圧の切り替え動作の際のバスのタイミングチャートである。
【図10】第2の実施の形態にかかるメモリシステムにおける信号電圧の切り替え動作の際のバスのタイミングチャートである。
【符号の説明】
【0123】
1…メモリシステム、100…メモリカード、116…第1のレギュレータ、118…コンデンサ、119…比較器、120…比較器、121…I/Oセル、123…ランダムロジック部、136、137…保護ダイオード、150…メモリ部、151…メモリコントローラ、152…コネクタ、200…ホストデバイス、204…第2のレギュレータ、206…コンデンサ、207…比較器、208…比較器、209…I/Oセル、224、225…プルアップ抵抗、232、233…保護ダイオード
【特許請求の範囲】
【請求項1】
ホストデバイスに接続可能な、不揮発性のメモリ部を有するメモリデバイスであって
前記メモリデバイスは前記ホストデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、第1の電圧と、前記第1の電圧より低い第2の電圧とから選択されたいずれかの信号電圧で送受信が可能な第1のI/Oセルと、
前記第1の電圧および前記第2の電圧を出力可能な第1のレギュレータとを有し、
前記ホストデバイスから、前記信号電圧を前記第1の電圧から前記第2の電圧に切り替えることを要求する前記コマンド信号を受信した場合、
前記信号電圧を切り替えることを前記レスポンス信号にて、前記ホストデバイスに送信し、
前記第1のレギュレータが出力する電圧を前記第1の電圧から前記第2の電圧に切り替え、
一定時間経過後にクロック信号ラインにグランドレベル以外の電圧が印加されたことを検出した場合には、グランドレベルの、レスポンス信号ラインおよびデータ信号ラインに、前記第2の電圧を印加し、
前記第2の電圧の信号電圧で送受信を開始することを特徴とするメモリデバイス。
【請求項2】
前記クロック信号ラインの信号電圧が、前記第2の電圧であるかどうかを判定する第1の電圧比較回路を有し、前記第1の電圧比較回路が第2の電圧と判定した場合にグランドレベルのレスポンス信号ラインおよびデータ信号ラインに、前記第2の電圧を印加し、前記第1の電圧比較回路が第2の電圧ではないと判定した場合に少なくともデータ信号ラインはグランドレベルを継続することを特徴とする請求項1に記載のメモリデバイス。
【請求項3】
メモリデバイスの第1のレギュレータが出力する電圧が前記第2の電圧かどうかを判定する第2の電圧比較回路を有し、前記第2の電圧比較回路が第2の電圧と判定した場合にグランドレベルの、レスポンス信号ラインおよびデータ信号ラインに、前記第2の電圧を印加し、前記第2の電圧比較回路が第2の電圧ではないと判定した場合に少なくともデータ信号ラインはグランドレベルを継続することを特徴とする請求項1に記載のメモリデバイス。
【請求項4】
不揮発性のメモリ部を有するメモリデバイスが接続可能な、ホストデバイスであって
前記ホストデバイスは前記メモリデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、第1の電圧と、前記第1の電圧より低い第2の電圧とから選択されたいずれかの信号電圧で送受信が可能な第2のI/Oセルと、
前記第1の電圧および前記第2の電圧を出力可能な第2のレギュレータとを有し、
前記信号電圧を前記第1の電圧から前記第2の電圧に切り替える場合に、
前記信号電圧を切り替えることを前記コマンド信号にて送信し、
前記信号電圧を切り替え可能であることを示す前記レスポンス信号を受信した場合には、
前記第2のレギュレータが出力する電圧を前記第1の電圧から前記第2の電圧に切り替え、
一定時間経過後にグランドレベルのクロック信号ラインに、前記第2の電圧のクロック信号を供給し、
データ信号ラインが、グランドレベルではないことを検出した場合に前記第2の電圧の信号電圧で送受信を開始することを特徴とするホストデバイス。
【請求項5】
不揮発性のメモリ部を有するメモリデバイスが接続可能な、ホストデバイスであって
前記ホストデバイスは前記メモリデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、第1の電圧と、前記第1の電圧より低い第2の電圧とから選択されたいずれかの信号電圧で送受信が可能な第2のI/Oセルと、
前記第1の電圧および前記第2の電圧を出力可能な第2のレギュレータとを有し、
前記信号電圧を前記第1の電圧から前記第2の電圧に切り替える場合に、
前記信号電圧を切り替えることを前記コマンド信号にて送信し、
前記信号電圧を切り替え可能であることを示す前記レスポンス信号を一定時間の間受信できなかった場合または切り替え不可能であるレスポンス信号を受けた場合には、メモリデバイスの電源をいったん切り、再度第1の電圧により送受信を開始することを特徴とするホストデバイス。
【請求項6】
前記レスポンス信号ラインの信号電圧が、前記第2の電圧であるかどうかを判定する第3の電圧比較回路を有し、
前記第3の電圧比較回路が前記第2の電圧と判定した場合に送受信を開始し、前記第3の電圧比較回路が前記第2の電圧ではないと判定した場合に、前記メモリデバイスの電源をいったん切り、再度前記第1の電圧により送受信を開始することを特徴とする請求項4または請求項5に記載のホストデバイス。
【請求項7】
ホストデバイスと、前記ホストデバイスに接続可能な、不揮発性のメモリ部を有するメモリデバイスとを有するメモリシステムであって、
前記メモリデバイスは、前記ホストデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、第1の電圧と、前記第1の電圧より低い第2の電圧とから選択されたいずれかの信号電圧で送受信が可能な第1のI/Oセルと、
前記第1の電圧および前記第2の電圧を出力可能な第1のレギュレータとを有し、
前記ホストデバイスは、前記メモリデバイスと、前記第1の電圧と前記第2の電圧とから選択されたいずれかの信号電圧で送受信が可能な第2のI/Oセルと、
前記第1の電圧および前記第2の電圧を出力可能な第2のレギュレータとを有し、
前記信号電圧を前記第1の電圧から前記第2の電圧に切り替える場合に、
前記ホストデバイスは前記信号電圧を切り替えることを要求する前記コマンド信号を、前記メモリデバイスに送信し、
前記メモリデバイスは、前記信号電圧を切り替え可能であることを、前記レスポンス信号にて、前記第1の電圧で前記ホストデバイスに送信し、
前記メモリデバイスおよび前記ホストデバイスは、前記第1のレギュレータおよび前記第2のレギュレータが出力する電圧を前記第1の電圧から前記第2の電圧に切り替え、
前記ホストデバイスは、一定時間経過後に前記グランドレベルの前記クロック信号ラインに、前記第2の電圧の前記クロック信号を供給し、
前記メモリデバイスは、一定時間経過後に前記クロック信号ラインに前記グランドレベル以外の電圧が印加されたことを検出した場合には、前記グランドレベルの前記レスポンス信号ラインおよび前記データ信号ラインに、前記第2の電圧を印加し、
前記ホストデバイスは、前記データ信号ラインが、前記グランドレベルではないことを検出した場合には、
前記メモリデバイスおよび前記ホストデバイスが、前記第2の電圧の信号電圧で、送受信を開始することを特徴とするメモリシステム。
【請求項8】
前記メモリデバイスは、前記クロック信号ラインの信号電圧が、前記第2の電圧かどうかを判定する第1の電圧比較回路または、前記第1のレギュレータが前記第2の電圧かどうかを判定する第2の電圧比較回路を有し、メモリデバイスは、前記第1の電圧比較回路および第2の電圧比較回路が第2の電圧と判定した場合にグランドレベルの、レスポンス信号ラインおよびデータ信号ラインに前記第2の電圧を印加し、前記第1の電圧比較回路または前記第2の電圧比較回路のいずれかが前記第2の電圧ではないと判定した場合に少なくとも前記データ信号ラインは前記グランドレベルを継続し、
前記ホストデバイスは、前記データ信号ラインが前記グランドレベルでないと判定した場合に前記第2の電圧の信号電圧で送受信を開始することを特徴とする請求項7に記載のメモリシステム。
【請求項9】
ホストデバイスに接続可能な、不揮発性のメモリ部を有するメモリデバイスの制御方法であって
前記メモリデバイスは前記ホストデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、第1の電圧と、前記第1の電圧より低い第2の電圧とから選択されたいずれかの信号電圧で送受信が可能な第1のI/Oセルと、
前記第1の電圧および前記第2の電圧を出力可能な第1のレギュレータとを有し、
前記ホストデバイスから、前記信号電圧を前記第1の電圧から前記第2の電圧に切り替えることを要求する前記コマンド信号を受信するコマンド受信ステップと、
前記信号電圧を切り替え可能であることを前記レスポンス信号にて、前記ホストデバイスに送信するレスポンス信号送信ステップと、
前記第1のレギュレータが出力する電圧を前記第1の電圧から前記第2の電圧に切り替える第1のレギュレータ切り替えステップと、
一定時間経過後に前記クロック信号ラインに前記グランドレベル以外の電圧が印加されたことを検出するクロック信号ライン電圧検出ステップと、
前記グランドレベルの、前記レスポンス信号ラインおよび前記データ信号ラインに、前記第2の電圧を印加するレスポンス・データ信号・ライン電圧印加ステップと
前記データ信号ラインが前記グランドレベルではない場合に前記第2の電圧の信号電圧で送受信を開始する送受信ステップとを有することを特徴とするメモリデバイスの制御方法。
【請求項10】
前記クロック信号ラインの信号電圧が、前記第2の電圧であるかどうかをを判定する第1の電圧比較回路を有し、前記第1の電圧比較回路が第2の電圧と判定した場合にグランドレベルの、レスポンス信号ラインおよびデータ信号ラインに、前記第2の電圧を印加することで前記送受信ステップを開始し、前記第1の電圧比較回路が第2の電圧ではないと判定した場合に少なくともデータ信号ラインはグランドレベルを継続することにより前記送受信ステップを開始しないことを特徴とする請求項9に記載のメモリデバイスの制御方法。
【請求項11】
前記メモリデバイスの第1のレギュレータが出力する電圧が前記第2の電圧かどうかを判定する第2の電圧比較回路を有し、前記第2の電圧比較回路が前記第2の電圧と判定した場合に前記グランドレベルの、前記レスポンス信号ラインおよび前記データ信号ラインに、前記第2の電圧を印加することで前記送受信ステップを開始し、前記第2の電圧比較回路が前記第2の電圧ではないと判定した場合に少なくとも前記データ信号ラインは前記グランドレベルを継続することにより前記送受信ステップを開始しないことを特徴とする請求項9に記載のメモリデバイスの制御方法。
【請求項12】
不揮発性のメモリ部を有するメモリデバイスが接続可能な、ホストデバイスの制御方法であって
前記ホストデバイスは前記メモリデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、第1の電圧と、前記第1の電圧より低い第2の電圧とから選択されたいずれかの信号電圧で送受信が可能な第2のI/Oセルと、
前記第1の電圧および前記第2の電圧を出力可能な第2のレギュレータとを有し、
前記信号電圧を前記第1の電圧から前記第2の電圧に切り替える場合に、
前記信号電圧を切り替えることを前記コマンド信号にて送信するコマンド信号送信ステップと、
前記信号電圧を切り替え可能であることを示す前記レスポンス信号を受信するレスポンス信号受信ステップと、
前記第2のレギュレータが出力する電圧を前記第1の電圧から前記第2の電圧に切り替えるレギュレータ電圧切り替えステップと、
データ信号ラインが、グランドレベル以外の電圧が印加されたことを検出するデータ信号ライン電圧検出ステップと
前記第2の電圧の信号電圧で送受信を開始する送受信ステップとを有することを特徴とするホストデバイスの制御方法。
【請求項13】
前記レスポンス信号ラインの信号電圧が、前記第2の電圧であるかどうかを判定する第3の電圧比較回路を有し、前記第3の電圧比較回路が第2の電圧と判定した場合に送受信ステップを開始し、前記第3の電圧比較回路が第2の電圧ではないと判定した場合に送受信ステップを開始しないことを特徴とする請求項12に記載のホストデバイスの制御方法。
【請求項14】
ホストデバイスと、前記ホストデバイスに接続可能な、不揮発性のメモリ部を有するメモリデバイスとを有するメモリシステムの制御方法であって、
前記メモリデバイスは、前記ホストデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、前記第1の電圧と、前記第1の電圧より低い第2の電圧とから選択されたいずれかの信号電圧で送受信が可能な第1のI/Oセルと、
前記第1の電圧および前記第2の電圧を出力可能な第1のレギュレータとを有し、
前記ホストデバイスは、前記メモリデバイスと、信号を、前記第1の電圧と、前記第2の電圧とから選択されたいずれかの信号電圧で送受信が可能な第2のI/Oセルと、
前記第1の電圧および前記第2の電圧を出力可能な第2のレギュレータとを有し、
前記信号電圧を前記第1の電圧から前記第2の電圧に切り替える場合に、
前記ホストデバイスが前記信号電圧を切り替えることを要求する前記コマンド信号を、前記メモリデバイスに送信するコマンド信号送信ステップと、
前記メモリデバイスが、前記信号電圧を切り替え可能であることを、前記レスポンス信号にて、前記第1の電圧で前記ホストデバイスに送信するレスポンス信号送信ステップと、
前記メモリデバイスおよび前記ホストデバイスが、前記第1のレギュレータおよび前記第2のレギュレータが出力する電圧を前記第1の電圧から前記第2の電圧に切り替える、レギュレータ電圧切り替えステップと、
前記ホストデバイスが、一定時間後にグランドレベルのクロック信号ラインに、前記第2の電圧のクロック信号を供給するクロック信号発振ステップと、
前記メモリデバイスが、一定時間後に前記クロック信号ラインにグランドレベル以外の電圧が印加されたことを検出するクロック信号ライン電圧検出ステップと、
前記メモリデバイスが、グランドレベルの、レスポンス信号ラインおよびデータ信号ラインに、前記第2の電圧を印加するレスポンス・データ信号ライン電圧印加ステップと、
前記ホストデバイスが、前記データ信号ラインが、前記グランドレベルではないことを検出するデータ信号ライン電圧検出ステップと、
前記メモリデバイスおよび前記ホストデバイスが、前記第2の電圧の信号電圧で、送受信を開始する送受信ステップとを有することを特徴とするメモリシステムの制御方法。
【請求項15】
前記メモリデバイスは、前記クロック信号ラインの信号電圧が、前記第2の電圧かどうかを検出する第1の電圧比較回路、または、前記第1のレギュレータが前記第2の電圧かどうかを検出する第2の電圧比較回路を有し、
前記メモリデバイスは、クロック信号ライン電圧検出ステップにおいて前記第1の電圧比較回路が第2の電圧と判定した場合にレスポンス・データ信号ライン電圧印加ステップに移行し、前記前記第1の電圧比較回路または前記第2の電圧比較回路のいずれかが第2の電圧ではないと判定した場合にレスポンス・データ信号ライン電圧印加ステップを実行せず、
前記ホストデバイスは、データ信号ライン電圧検出ステップにおいてデータ信号がグランドレベルでないと判定した場合と判定した場合に送受信ステップを開始し、データ信号ライン電圧検出ステップにおいてデータ信号がグランドレベルであると判定した場合に送受信ステップを開始しないことを特徴とする請求項14に記載のメモリシステム制御方法。
【請求項16】
ホストデバイスに接続可能な、不揮発性のメモリ部を有するメモリデバイスであって
第1の電圧を供給する電源と、
前記電源から前記第1の電圧と前記第1の電圧より低い第2の電圧とから選択されたいずれかの電圧の電力を出力可能なレギュレータと、
前記レギュレータから電力の供給を受け、前記ホストデバイスと信号を送受信するI/Oセルと、
前記I/Oセルを過電圧から保護するために、前記I/Oセルの入力端と前記電源端との間に接続された保護ダイオードとを有し、
前記第1の電圧または第2の電圧とから選択されたいずれかの電圧の信号で前記ホストデバイスと送受信が可能なことを特徴とするメモリデバイス。
【請求項17】
不揮発性のメモリ部を有するメモリデバイスに接続可能な、ホストデバイスであって
第1の電圧を供給する電源と、
前記電源から前記第1の電圧と、前記第1の電圧より低い第2の電圧とから選択されたいずれかの電圧の電力を出力可能なレギュレータと、
前記レギュレータから電力の供給を受け、前記メモリデバイスと信号を送受信するI/Oセルと、
前記I/Oセルを過電圧から保護するために、前記I/Oセルの入力端と前記電源端との間に接続された保護ダイオードとを有し、
前記第1の電圧または第2の電圧とから選択されたいずれかの電圧の信号で前記メモリデバイスと送受信が可能なことを特徴とするホストデバイス。
【請求項1】
ホストデバイスに接続可能な、不揮発性のメモリ部を有するメモリデバイスであって
前記メモリデバイスは前記ホストデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、第1の電圧と、前記第1の電圧より低い第2の電圧とから選択されたいずれかの信号電圧で送受信が可能な第1のI/Oセルと、
前記第1の電圧および前記第2の電圧を出力可能な第1のレギュレータとを有し、
前記ホストデバイスから、前記信号電圧を前記第1の電圧から前記第2の電圧に切り替えることを要求する前記コマンド信号を受信した場合、
前記信号電圧を切り替えることを前記レスポンス信号にて、前記ホストデバイスに送信し、
前記第1のレギュレータが出力する電圧を前記第1の電圧から前記第2の電圧に切り替え、
一定時間経過後にクロック信号ラインにグランドレベル以外の電圧が印加されたことを検出した場合には、グランドレベルの、レスポンス信号ラインおよびデータ信号ラインに、前記第2の電圧を印加し、
前記第2の電圧の信号電圧で送受信を開始することを特徴とするメモリデバイス。
【請求項2】
前記クロック信号ラインの信号電圧が、前記第2の電圧であるかどうかを判定する第1の電圧比較回路を有し、前記第1の電圧比較回路が第2の電圧と判定した場合にグランドレベルのレスポンス信号ラインおよびデータ信号ラインに、前記第2の電圧を印加し、前記第1の電圧比較回路が第2の電圧ではないと判定した場合に少なくともデータ信号ラインはグランドレベルを継続することを特徴とする請求項1に記載のメモリデバイス。
【請求項3】
メモリデバイスの第1のレギュレータが出力する電圧が前記第2の電圧かどうかを判定する第2の電圧比較回路を有し、前記第2の電圧比較回路が第2の電圧と判定した場合にグランドレベルの、レスポンス信号ラインおよびデータ信号ラインに、前記第2の電圧を印加し、前記第2の電圧比較回路が第2の電圧ではないと判定した場合に少なくともデータ信号ラインはグランドレベルを継続することを特徴とする請求項1に記載のメモリデバイス。
【請求項4】
不揮発性のメモリ部を有するメモリデバイスが接続可能な、ホストデバイスであって
前記ホストデバイスは前記メモリデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、第1の電圧と、前記第1の電圧より低い第2の電圧とから選択されたいずれかの信号電圧で送受信が可能な第2のI/Oセルと、
前記第1の電圧および前記第2の電圧を出力可能な第2のレギュレータとを有し、
前記信号電圧を前記第1の電圧から前記第2の電圧に切り替える場合に、
前記信号電圧を切り替えることを前記コマンド信号にて送信し、
前記信号電圧を切り替え可能であることを示す前記レスポンス信号を受信した場合には、
前記第2のレギュレータが出力する電圧を前記第1の電圧から前記第2の電圧に切り替え、
一定時間経過後にグランドレベルのクロック信号ラインに、前記第2の電圧のクロック信号を供給し、
データ信号ラインが、グランドレベルではないことを検出した場合に前記第2の電圧の信号電圧で送受信を開始することを特徴とするホストデバイス。
【請求項5】
不揮発性のメモリ部を有するメモリデバイスが接続可能な、ホストデバイスであって
前記ホストデバイスは前記メモリデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、第1の電圧と、前記第1の電圧より低い第2の電圧とから選択されたいずれかの信号電圧で送受信が可能な第2のI/Oセルと、
前記第1の電圧および前記第2の電圧を出力可能な第2のレギュレータとを有し、
前記信号電圧を前記第1の電圧から前記第2の電圧に切り替える場合に、
前記信号電圧を切り替えることを前記コマンド信号にて送信し、
前記信号電圧を切り替え可能であることを示す前記レスポンス信号を一定時間の間受信できなかった場合または切り替え不可能であるレスポンス信号を受けた場合には、メモリデバイスの電源をいったん切り、再度第1の電圧により送受信を開始することを特徴とするホストデバイス。
【請求項6】
前記レスポンス信号ラインの信号電圧が、前記第2の電圧であるかどうかを判定する第3の電圧比較回路を有し、
前記第3の電圧比較回路が前記第2の電圧と判定した場合に送受信を開始し、前記第3の電圧比較回路が前記第2の電圧ではないと判定した場合に、前記メモリデバイスの電源をいったん切り、再度前記第1の電圧により送受信を開始することを特徴とする請求項4または請求項5に記載のホストデバイス。
【請求項7】
ホストデバイスと、前記ホストデバイスに接続可能な、不揮発性のメモリ部を有するメモリデバイスとを有するメモリシステムであって、
前記メモリデバイスは、前記ホストデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、第1の電圧と、前記第1の電圧より低い第2の電圧とから選択されたいずれかの信号電圧で送受信が可能な第1のI/Oセルと、
前記第1の電圧および前記第2の電圧を出力可能な第1のレギュレータとを有し、
前記ホストデバイスは、前記メモリデバイスと、前記第1の電圧と前記第2の電圧とから選択されたいずれかの信号電圧で送受信が可能な第2のI/Oセルと、
前記第1の電圧および前記第2の電圧を出力可能な第2のレギュレータとを有し、
前記信号電圧を前記第1の電圧から前記第2の電圧に切り替える場合に、
前記ホストデバイスは前記信号電圧を切り替えることを要求する前記コマンド信号を、前記メモリデバイスに送信し、
前記メモリデバイスは、前記信号電圧を切り替え可能であることを、前記レスポンス信号にて、前記第1の電圧で前記ホストデバイスに送信し、
前記メモリデバイスおよび前記ホストデバイスは、前記第1のレギュレータおよび前記第2のレギュレータが出力する電圧を前記第1の電圧から前記第2の電圧に切り替え、
前記ホストデバイスは、一定時間経過後に前記グランドレベルの前記クロック信号ラインに、前記第2の電圧の前記クロック信号を供給し、
前記メモリデバイスは、一定時間経過後に前記クロック信号ラインに前記グランドレベル以外の電圧が印加されたことを検出した場合には、前記グランドレベルの前記レスポンス信号ラインおよび前記データ信号ラインに、前記第2の電圧を印加し、
前記ホストデバイスは、前記データ信号ラインが、前記グランドレベルではないことを検出した場合には、
前記メモリデバイスおよび前記ホストデバイスが、前記第2の電圧の信号電圧で、送受信を開始することを特徴とするメモリシステム。
【請求項8】
前記メモリデバイスは、前記クロック信号ラインの信号電圧が、前記第2の電圧かどうかを判定する第1の電圧比較回路または、前記第1のレギュレータが前記第2の電圧かどうかを判定する第2の電圧比較回路を有し、メモリデバイスは、前記第1の電圧比較回路および第2の電圧比較回路が第2の電圧と判定した場合にグランドレベルの、レスポンス信号ラインおよびデータ信号ラインに前記第2の電圧を印加し、前記第1の電圧比較回路または前記第2の電圧比較回路のいずれかが前記第2の電圧ではないと判定した場合に少なくとも前記データ信号ラインは前記グランドレベルを継続し、
前記ホストデバイスは、前記データ信号ラインが前記グランドレベルでないと判定した場合に前記第2の電圧の信号電圧で送受信を開始することを特徴とする請求項7に記載のメモリシステム。
【請求項9】
ホストデバイスに接続可能な、不揮発性のメモリ部を有するメモリデバイスの制御方法であって
前記メモリデバイスは前記ホストデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、第1の電圧と、前記第1の電圧より低い第2の電圧とから選択されたいずれかの信号電圧で送受信が可能な第1のI/Oセルと、
前記第1の電圧および前記第2の電圧を出力可能な第1のレギュレータとを有し、
前記ホストデバイスから、前記信号電圧を前記第1の電圧から前記第2の電圧に切り替えることを要求する前記コマンド信号を受信するコマンド受信ステップと、
前記信号電圧を切り替え可能であることを前記レスポンス信号にて、前記ホストデバイスに送信するレスポンス信号送信ステップと、
前記第1のレギュレータが出力する電圧を前記第1の電圧から前記第2の電圧に切り替える第1のレギュレータ切り替えステップと、
一定時間経過後に前記クロック信号ラインに前記グランドレベル以外の電圧が印加されたことを検出するクロック信号ライン電圧検出ステップと、
前記グランドレベルの、前記レスポンス信号ラインおよび前記データ信号ラインに、前記第2の電圧を印加するレスポンス・データ信号・ライン電圧印加ステップと
前記データ信号ラインが前記グランドレベルではない場合に前記第2の電圧の信号電圧で送受信を開始する送受信ステップとを有することを特徴とするメモリデバイスの制御方法。
【請求項10】
前記クロック信号ラインの信号電圧が、前記第2の電圧であるかどうかをを判定する第1の電圧比較回路を有し、前記第1の電圧比較回路が第2の電圧と判定した場合にグランドレベルの、レスポンス信号ラインおよびデータ信号ラインに、前記第2の電圧を印加することで前記送受信ステップを開始し、前記第1の電圧比較回路が第2の電圧ではないと判定した場合に少なくともデータ信号ラインはグランドレベルを継続することにより前記送受信ステップを開始しないことを特徴とする請求項9に記載のメモリデバイスの制御方法。
【請求項11】
前記メモリデバイスの第1のレギュレータが出力する電圧が前記第2の電圧かどうかを判定する第2の電圧比較回路を有し、前記第2の電圧比較回路が前記第2の電圧と判定した場合に前記グランドレベルの、前記レスポンス信号ラインおよび前記データ信号ラインに、前記第2の電圧を印加することで前記送受信ステップを開始し、前記第2の電圧比較回路が前記第2の電圧ではないと判定した場合に少なくとも前記データ信号ラインは前記グランドレベルを継続することにより前記送受信ステップを開始しないことを特徴とする請求項9に記載のメモリデバイスの制御方法。
【請求項12】
不揮発性のメモリ部を有するメモリデバイスが接続可能な、ホストデバイスの制御方法であって
前記ホストデバイスは前記メモリデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、第1の電圧と、前記第1の電圧より低い第2の電圧とから選択されたいずれかの信号電圧で送受信が可能な第2のI/Oセルと、
前記第1の電圧および前記第2の電圧を出力可能な第2のレギュレータとを有し、
前記信号電圧を前記第1の電圧から前記第2の電圧に切り替える場合に、
前記信号電圧を切り替えることを前記コマンド信号にて送信するコマンド信号送信ステップと、
前記信号電圧を切り替え可能であることを示す前記レスポンス信号を受信するレスポンス信号受信ステップと、
前記第2のレギュレータが出力する電圧を前記第1の電圧から前記第2の電圧に切り替えるレギュレータ電圧切り替えステップと、
データ信号ラインが、グランドレベル以外の電圧が印加されたことを検出するデータ信号ライン電圧検出ステップと
前記第2の電圧の信号電圧で送受信を開始する送受信ステップとを有することを特徴とするホストデバイスの制御方法。
【請求項13】
前記レスポンス信号ラインの信号電圧が、前記第2の電圧であるかどうかを判定する第3の電圧比較回路を有し、前記第3の電圧比較回路が第2の電圧と判定した場合に送受信ステップを開始し、前記第3の電圧比較回路が第2の電圧ではないと判定した場合に送受信ステップを開始しないことを特徴とする請求項12に記載のホストデバイスの制御方法。
【請求項14】
ホストデバイスと、前記ホストデバイスに接続可能な、不揮発性のメモリ部を有するメモリデバイスとを有するメモリシステムの制御方法であって、
前記メモリデバイスは、前記ホストデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、前記第1の電圧と、前記第1の電圧より低い第2の電圧とから選択されたいずれかの信号電圧で送受信が可能な第1のI/Oセルと、
前記第1の電圧および前記第2の電圧を出力可能な第1のレギュレータとを有し、
前記ホストデバイスは、前記メモリデバイスと、信号を、前記第1の電圧と、前記第2の電圧とから選択されたいずれかの信号電圧で送受信が可能な第2のI/Oセルと、
前記第1の電圧および前記第2の電圧を出力可能な第2のレギュレータとを有し、
前記信号電圧を前記第1の電圧から前記第2の電圧に切り替える場合に、
前記ホストデバイスが前記信号電圧を切り替えることを要求する前記コマンド信号を、前記メモリデバイスに送信するコマンド信号送信ステップと、
前記メモリデバイスが、前記信号電圧を切り替え可能であることを、前記レスポンス信号にて、前記第1の電圧で前記ホストデバイスに送信するレスポンス信号送信ステップと、
前記メモリデバイスおよび前記ホストデバイスが、前記第1のレギュレータおよび前記第2のレギュレータが出力する電圧を前記第1の電圧から前記第2の電圧に切り替える、レギュレータ電圧切り替えステップと、
前記ホストデバイスが、一定時間後にグランドレベルのクロック信号ラインに、前記第2の電圧のクロック信号を供給するクロック信号発振ステップと、
前記メモリデバイスが、一定時間後に前記クロック信号ラインにグランドレベル以外の電圧が印加されたことを検出するクロック信号ライン電圧検出ステップと、
前記メモリデバイスが、グランドレベルの、レスポンス信号ラインおよびデータ信号ラインに、前記第2の電圧を印加するレスポンス・データ信号ライン電圧印加ステップと、
前記ホストデバイスが、前記データ信号ラインが、前記グランドレベルではないことを検出するデータ信号ライン電圧検出ステップと、
前記メモリデバイスおよび前記ホストデバイスが、前記第2の電圧の信号電圧で、送受信を開始する送受信ステップとを有することを特徴とするメモリシステムの制御方法。
【請求項15】
前記メモリデバイスは、前記クロック信号ラインの信号電圧が、前記第2の電圧かどうかを検出する第1の電圧比較回路、または、前記第1のレギュレータが前記第2の電圧かどうかを検出する第2の電圧比較回路を有し、
前記メモリデバイスは、クロック信号ライン電圧検出ステップにおいて前記第1の電圧比較回路が第2の電圧と判定した場合にレスポンス・データ信号ライン電圧印加ステップに移行し、前記前記第1の電圧比較回路または前記第2の電圧比較回路のいずれかが第2の電圧ではないと判定した場合にレスポンス・データ信号ライン電圧印加ステップを実行せず、
前記ホストデバイスは、データ信号ライン電圧検出ステップにおいてデータ信号がグランドレベルでないと判定した場合と判定した場合に送受信ステップを開始し、データ信号ライン電圧検出ステップにおいてデータ信号がグランドレベルであると判定した場合に送受信ステップを開始しないことを特徴とする請求項14に記載のメモリシステム制御方法。
【請求項16】
ホストデバイスに接続可能な、不揮発性のメモリ部を有するメモリデバイスであって
第1の電圧を供給する電源と、
前記電源から前記第1の電圧と前記第1の電圧より低い第2の電圧とから選択されたいずれかの電圧の電力を出力可能なレギュレータと、
前記レギュレータから電力の供給を受け、前記ホストデバイスと信号を送受信するI/Oセルと、
前記I/Oセルを過電圧から保護するために、前記I/Oセルの入力端と前記電源端との間に接続された保護ダイオードとを有し、
前記第1の電圧または第2の電圧とから選択されたいずれかの電圧の信号で前記ホストデバイスと送受信が可能なことを特徴とするメモリデバイス。
【請求項17】
不揮発性のメモリ部を有するメモリデバイスに接続可能な、ホストデバイスであって
第1の電圧を供給する電源と、
前記電源から前記第1の電圧と、前記第1の電圧より低い第2の電圧とから選択されたいずれかの電圧の電力を出力可能なレギュレータと、
前記レギュレータから電力の供給を受け、前記メモリデバイスと信号を送受信するI/Oセルと、
前記I/Oセルを過電圧から保護するために、前記I/Oセルの入力端と前記電源端との間に接続された保護ダイオードとを有し、
前記第1の電圧または第2の電圧とから選択されたいずれかの電圧の信号で前記メモリデバイスと送受信が可能なことを特徴とするホストデバイス。
【図1】
【図2】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図8A】
【図8B】
【図9】
【図10】
【図2】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図8A】
【図8B】
【図9】
【図10】
【公開番号】特開2009−258773(P2009−258773A)
【公開日】平成21年11月5日(2009.11.5)
【国際特許分類】
【出願番号】特願2008−99740(P2008−99740)
【出願日】平成20年4月7日(2008.4.7)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成21年11月5日(2009.11.5)
【国際特許分類】
【出願日】平成20年4月7日(2008.4.7)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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