リソグラフィ検証装置およびリソグラフィシミュレーションプログラム
【課題】個々のエラーが総合された影響を考慮して精度の高いリソグラフィ検証を実行するリソグラフィ検証装置を提供する。
【解決手段】各種情報（シミュレーション結果、エラー規格等）を入力する（ステップＳ２０）。ばらつき分布値Ｄを計算する（ステップＳ２２）。ばらつき分布値Ｄとばらつき分布エラー規格δとを比較して、ばらつき分布値Ｄがエラー規格δよりも小さいか否かを判断する（ステップＳ２４）。ばらつき分布エラー規格δは、寸法ずれの標準偏差等に関わる値等の規格である。ステップＳ２４において、ばらつき分布値Ｄがエラー規格δよりも小さいと判断した場合には、エラーなしと判断して処理を終了する（エンド）。ばらつき分布値Ｄがエラー規格δよりも小さくないと判断した場合には、エラーありと判断して、エラーリストと、ばらつき分布値Ｄを出力する（ステップＳ２６）。
【解決手段】各種情報（シミュレーション結果、エラー規格等）を入力する（ステップＳ２０）。ばらつき分布値Ｄを計算する（ステップＳ２２）。ばらつき分布値Ｄとばらつき分布エラー規格δとを比較して、ばらつき分布値Ｄがエラー規格δよりも小さいか否かを判断する（ステップＳ２４）。ばらつき分布エラー規格δは、寸法ずれの標準偏差等に関わる値等の規格である。ステップＳ２４において、ばらつき分布値Ｄがエラー規格δよりも小さいと判断した場合には、エラーなしと判断して処理を終了する（エンド）。ばらつき分布値Ｄがエラー規格δよりも小さくないと判断した場合には、エラーありと判断して、エラーリストと、ばらつき分布値Ｄを出力する（ステップＳ２６）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のモデルに対するリソグラフィ検証装置に関する。
【背景技術】
【０００２】
一般的な半導体製造技術として、リソグラフィプロセスが知られている。このリソグラフィプロセスは、露光装置を用いて、ウェハに所定のマスクパターンを光学的に転写する。
【０００３】
近年の微細化要求に伴って、光近接効果補正（ＯＰＣ：Optical Proximity Correction；以下、「ＯＰＣ」とも称す）や解像度向上技術（ＲＥＴ：resolution enhancement techniques；以下、「ＲＥＴ」とも称す）を考慮してマスクパターンが作成されるようになっている。すなわち、回路レイアウト設計やＯＰＣ開発過程においては、所望の回路レイアウトに対して、もしくは元々の回路レイアウト形状の改良をしたものについて、または、これにさらにＯＰＣ等が実行された結果得られたマスクパターンに対して、シミュレーションに基づいて製造上問題となることが予想されるエラーの有無（代表的に、エラー規格値の超過など）を判断する。このようなマスクパターンのいずれの位置（座標ｘ，ｙ）に問題があるのかを検証および判断するものとして、リソグラフィ検証と称される技術が実用化されている（特許文献１および２）。
【０００４】
リソグラフィ検証には、ＯＰＣ開発や、設計フェーズでの活用、いわゆるＤＦＭ（Design For Manufacturability）等、様々な用途があるが、主に、ＯＰＣ開発時にＯＰＣ仕様やＯＰＣツールの完成度を高めるためにこれらソフトウェアの不具合を検出するソフトウェア不具合検出と、デバイス動作・歩留まり上問題となるＯＰＣ結果や設計レイアウトを検出するマスク作製可否判断の２つの目的がある。特にマスク作製可否判断は、製品納期や製品の動作、信頼性に関わる上、開発効果の見積もりのためにも重要である。
【０００５】
当該リソグラフィ検証結果に基づいて、ウェハ上の仕上がり形状が所望の形状、つまり設計が意図した形状となるように、マスクパターンを補正することが求められるが、これに加え、マスク作成上の制約やリソグラフィプロセスマージン上の制約等、様々な制約下での補正を行う必要がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２８０９２号公報
【特許文献２】特開２０１０−４０８９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
一般的に、制約下で補正を行った場合は、寸法精度は劣化する。この寸法精度の劣化に対し、従来は次の２つの方法での検証が行われていた。１つ目としては、制約下での補正により寸法精度が劣化する分を見込んでリソグラフィ検証での寸法規格を一律に緩和して検証する。２つ目としては、規格緩和が過剰となることを防ぐため、ＯＰＣで制約がかかる箇所を抽出し、これらについてのみリソグラフィ検証での寸法規格を緩和し、これら以外には規格の緩和を行わず検証する。
【０００８】
１つ目の方法は、制約がかかる箇所が限定的な場合や、全体的に寸法精度規格を緩和してもよい場合については簡便な方法であるが、プロセス微細化の進行、チップ面積縮小のためのレイアウトシュリンク、チップの信頼性向上の確保要求の高まりや、設計フェーズで考慮している寸法変動マージンの減少等に対し、規格緩和が過剰となり、適用が困難となっている。
【０００９】
一方で、２つ目の方法は、ソフトウェア上の動作が正しいことを検証するためには合致した方法であるが、マスク作製可否判断に合致しない。このため、制約下補正による寸法精度の劣化が、全体の総和として、デバイスの動作や歩留まりに与える影響を検証することができないという問題があった。また、個々の設計レイアウトやＯＰＣ仕様の変更による精度向上の効果を全体の総和から予測することができないという問題があった。
【００１０】
また、いわゆるＤＦＭで、レイアウト修正の開発効率を見積もることや、活性端部の近傍のゲートパターンのように、そもそも物理的に期待値どおりに仕上げられないようなレイアウトパターンに関して、ＯＰＣ仕様開発を継続する効果がどの程度チップ全体で得られるかを定量的に評価することが難しいという問題があった。
【００１１】
本発明は、上記のような問題を解決するためになされたものであって、個々のエラーが総合された影響を考慮して精度の高いリソグラフィ検証を実行するリソグラフィ検証装置およびリソグラフィシミュレーションプログラムを提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の一実施例に従うリソグラフィ検証装置は、ウェハ上に形成すべき複数のレイアウトパターンに関するレイアウトデータと、シミュレーションパラメータを含むシミュレーション条件とに基づいて、その複数のレイアウトパターンの各々について仕様値と仕上がり寸法との差分である状態値を予測するシミュレーション実行部と、シミュレーション実行部によって算出された、複数のレイアウトパターンの状態値のばらつき分布を算出し、このばらつき分布に基づいてシミュレーション結果を判定する判定部とを備える。
【発明の効果】
【００１３】
本発明の一実施例によれば、シミュレーション実行部によって算出されたウェハ上に形成される複数のレイアウトパターンについて状態値のばらつき分布に基づいてシミュレーション結果を判定する。したがって、個々のエラーが総合された影響を考慮して精度の高いリソグラフィ検証を実行することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１に従うリソグラフィ検証装置の機能ブロック図である。
【図２】本発明の実施の形態１に従うシミュレーション判定部２０の機能を説明する図である。
【図３】本発明の実施の形態１に従うリソグラフィシミュレーション部１０におけるシミュレーションの処理を説明するフロー図である。
【図４】本発明の実施の形態１に従うシミュレーション判定部２０の処理を説明するフロー図である。
【図５】本発明の実施の形態１に従うエラーリストを説明する図である。
【図６】本発明の実施の形態１に従うチップの概略を説明する図である。
【図７】本発明の実施の形態１に従うエラー度数の統計分布を説明する図である。
【図８】本発明の実施の形態１に従うエラー度数の統計分布を説明する別の図である。
【図９】本発明の実施の形態２に従うシミュレーション判定部の機能を説明する図である。
【図１０】本発明の実施の形態２に従うエラー箇所の修正を説明する図である。
【図１１】本発明の実施の形態２に従う修正候補リスト生成部２６における処理を説明する図である。
【図１２】本発明の実施の形態２に従うエラーリストの更新を説明する図である。
【図１３】本発明の実施の形態３に従うシミュレーション判定部の機能を説明する図である。
【図１４】本発明の実施の形態３に従う修正候補リスト生成部２６における処理を説明する図である。
【図１５】本発明の実施の形態３に従うエラーリストの更新を説明する図である。
【図１６】本発明の実施の形態４に従うシミュレーション判定部の機能を説明する図である。
【図１７】本発明の実施の形態４に従うエラーリストの更新を説明する図である。
【図１８】本発明の実施の形態５に従うシミュレーション判定部の機能を説明する図である。
【図１９】本発明の実施の形態５に従う修正候補リスト生成部２６＃Ａにおける処理を説明する図である。
【図２０】本発明の実施の形態５に従うエラーリストの更新を説明する図である。
【図２１】本発明の実施の形態６に従うリソグラフィ検証装置の主な機能ブロック図である。
【図２２】この発明の実施の形態に従うリソグラフィ検証装置を実現するための代表的なハードウェア構成であるコンピュータ１００のハードウェア構成を示す概略構成図である。
【発明を実施するための形態】
【００１５】
この発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中の同一または相当部分については、同一符号を付してその説明は繰返さない。
【００１６】
［実施の形態１］
図１は、本発明の実施の形態１に従うリソグラフィ検証装置の機能ブロック図である。
【００１７】
図１を参照して、本発明の実施の形態１に従うリソグラフィ検証装置は、レイアウトデータ格納部２と、レイアウトデータ入力部４と、シミュレーション条件格納部６と、シミュレーション条件入力部８と、リソグラフィシミュレーション部１０と、シミュレーション結果格納部１６と、シミュレーション判定部２０と、アプリケーション部３０とを含む。
【００１８】
レイアウトデータ格納部２は、シミュレーションの入力となる複数のレイアウトデータ群を格納している。レイアウトデータは、ウェハ上に形成すべき複数のレイアウトパターンの各々に関するデータと、例えばそのパターンの形状を規定するためのデータであり、より具体的には、その形成のために露光時に用いるフォトマスクのマスクパターンのデータであっても良い。また、当該レイアウトデータのレイヤ番号やプロパティ等の属性情報も含まれる。これらの回路レイアウトのデータは、製造対象の半導体装置などの別に予め入力される。
【００１９】
レイアウトデータ入力部４は、レイアウトデータ格納部２に格納されているレイアウトのデータ等のうち、必要なものを抽出してリソグラフィシミュレーション部１０へ入力する。
【００２０】
シミュレーション条件格納部６は、シミュレーションを行う際に参照するシミュレーションモデルや、レイアウトデータのシミュレーション内での割り当て、露光装置の光学特性やレジスト特性などのプロセスパラメータ等、シミュレーションに必要なシミュレーション条件を格納している。これらのシミュレーション条件のデータは、製造に用いられる露光装置や製造ラインなどの別に予め入力される。
【００２１】
シミュレーション条件入力部８は、シミュレーション条件格納部６に格納されているシミュレーション条件等のうち、必要なものを抽出してリソグラフィシミュレーション部１０へ入力する。
【００２２】
リソグラフィシミュレーション部１０は、レイアウトデータ入力部４から入力されるレイアウトデータと、シミュレーション条件入力部８から入力されるシミュレーション条件とを用いて、リソグラフィシミュレーションを実行する。より具体的には、レイアウトデータに基づいて形成されるレイアウトパターンに対する、シミュレーション条件である、光学効果、レジスト効果、エッチング効果、荷電ビーム効果や、平坦化効果（ＣＭＰ（Chemical Mechanical Planarization））等の製造条件に関わり、ウェハ上の形状やデバイスの特性への影響を予測するための物理的なシミュレーションを実行する。
【００２３】
シミュレーション結果格納部１６は、リソグラフィシミュレーション部１０の実行結果を格納する。
【００２４】
シミュレーション判定部２０は、リソグラフィシミュレーション部１０の実行結果に基づいてシミュレーション結果を判定する。
【００２５】
アプリケーション部３０は、シミュレーション判定部２０の判定結果を利用する各種アプリケーションを含む。より具体的には、アプリケーション部３０は、ＯＰＣ（Optical Proximity Correction）／ＲＥＴ（Resolution Enhancement Techniques）３２、ＬＰＥ（Layout Parameter Extraction）３３、Ｐ＆Ｒ（Place and Route；自動配置配線）３４、Ｖｉｅｗｅｒ３５（シミュレーション結果の目視）などを含む。
【００２６】
シミュレーション結果に基づいて、アプリケーション部３０のツールを用いてレイアウトや、ＯＰＣ／ＲＥＴ等の修正を行い、これを繰り返す。
【００２７】
図２は、本発明の実施の形態１に従うシミュレーション判定部２０の機能を説明する図である。
【００２８】
図２を参照して、シミュレーション判定部２０は、ばらつき分布計算部２１と、ばらつき分布判定部２２と、ばらつき分布検証エラー出力部２３と、ばらつき分布検証エラー結果格納部２４と、ばらつき分布検証エラー確認部２５とを含む。また、ばらつき分布検証規格条件格納部７と、ばらつき分布検証規格入力部９とが設けられる。
【００２９】
ばらつき分布検証規格条件格納部７は、ばらつき分布検証規格条件を格納している。従来の検証規格は、個々のシミュレーション箇所の誤差のエラー規格であったが、ばらつき分布検証規格は、誤差の平均、標準偏差、レンジ等の統計値に対するエラー規格が格納されている。ここで、これらの統計値をばらつき分布値Ｄと呼ぶ。ばらつき分布値Ｄはこれら統計値であってもよいし、より一般に、チップ歩留まりまたはこれの変化を示す指標であってもよい。
【００３０】
ばらつき分布検証規格入力部９は、ばらつき分布検証規格条件格納部７に格納されているばらつき分布検証規格条件のうち、必要なものを抽出してばらつき分布計算部２１およびばらつき分布判定部２２へ入力する。なお、本例においては、ばらつき分布検証規格条件格納部７、ばらつき分布検証規格入力部９がシミュレーション判定部２０の外に設けられている場合について説明するが、シミュレーション判定部２０の一部とすることも可能である。以下においても同様である。
【００３１】
ばらつき分布計算部２１は、リソグラフィシミュレーション部のシミュレーション結果とばらつき分布検証規格条件を照らして、ばらつき分布を計算する。ここでばらつき分布とは、シミュレーション箇所である、半導体チップ全体または、クリティカルパスや各種モジュール、特定のレイアウト箇所など選択された部分の統計値であってもよく、これらシミュレーション箇所の誤差から算出される歩留まり、遅延時間やリーク電力等、この部分の歩留まりや動作の電気特性を示す指標であってもよい。
【００３２】
ばらつき分布判定部２２は、個々のシミュレーション箇所のエラー判定ではなく、ばらつき分布計算部２１の出力を元に、ばらつき分布検証規格条件に基づいて、ばらつき分布エラー判定を行う。すなわち、本実施の形態に従う方式は、シミュレーション箇所毎のエラー判定ではなく、半導体チップ全体またはシミュレーション箇所とした部分全体について、ばらつき分布値Ｄとばらつき分布エラー規格δとを比較して、ばらつき分布の規格を満たすかどうかを判定する。
【００３３】
ばらつき分布検証エラー出力部２３は、ばらつき分布判定部２２の判定結果に基づいてエラーを出力する。
【００３４】
ばらつき分布検証エラー結果格納部２４は、当該エラー結果を格納する。
ばらつき分布検証エラー確認部２５により、ばらつき分布検証エラー結果格納部２４に格納されたエラー結果を確認する。具体的には、エラー結果を可視化して、検証種、誤差等で分類してディスプレイに表示させるようにしても良い。
【００３５】
図３は、本発明の実施の形態１に従うリソグラフィシミュレーション部１０におけるシミュレーションの処理を説明するフロー図である。
【００３６】
図３を参照して、まず、各種情報（レイアウトデータ、シミュレーション条件のデータ等）を入力する（ステップＳ２）。
【００３７】
次に、エラーリストを初期化する（ステップＳ４）。エラーリストの初期化は、検証エラーを一時的に格納するメモリ領域等の初期化（リセット）を実行する。
【００３８】
次に、シミュレーション対象箇所を全て処理したかどうかを判定する（ステップＳ６）。
【００３９】
シミュレーション対象箇所とは、例えば、検証対象となる半導体チップの一つのレイヤの設計レイアウトに含まれるすべてのレイアウトパターン、又はそのうちの限定された領域に含まれる複数のレイアウトパターンである。半導体チップは半導体基板上に複数の配線層が積層して構成され、その積層される各配線層が一つのレイヤである。一つのレイヤのレイアウトパターンとしては、電界効果トランジスタのゲート電極の形成されるレイヤのポリシリコン又は金属のパターン、若しくは、それより上層であってアルミニウム又は銅を主成分とする金属配線のパターン、が挙げられる。
【００４０】
ステップＳ６において、シミュレーション対象箇所を全て処理したと判断した場合（ステップＳ６においてＹＥＳ）には、処理を終了する（エンド）。
【００４１】
一方、シミュレーション対象箇所を全て処理していないと判断した場合（ステップＳ６においてＮＯ）には、ステップＳ８に進み、該当するシミュレーション対象箇所についてシミュレーションを実施する（ステップＳ８）。具体的には、シミュレーション対象箇所のうちのある選択された一つのレイアウトパターンについて、シミュレーション結果と規格とを比較して誤差Δｓを計算する。ここで、例えば、検証種がウェハ上の設計レイアウトパターンと仕上がり寸法との差分に関するものであれば、シミュレーションによりウェハ上の仕上がり寸法を求めた上で、設計レイアウトパターンの寸法を計測し、その差分を誤差Δｓとする。以下においては、当該誤差Δｓについて説明する。
【００４２】
そして、次に、誤差Δｓをエラーリストに格納する（ステップＳ１０）。
そして、次のシミュレーション対象箇所の処理に移る（ステップＳ１２）。具体的には、ステップＳ６に戻る。
【００４３】
シミュレーション対象箇所の全ての処理が終了していなければ未処理のレイアウトパターンが選択され、ステップＳ８，Ｓ１０が実行される。このように、シミュレーション対象箇所のすべての配線パターンについて、シミュレーションが処理済となるまで当該処理が繰り返される。なお、図３のシミュレーションを行うにあたっては、同一のシミュレーション条件が使用される。すなわち、同一の製造条件において、シミュレーション対象箇所のすべてのレイアウトパターンのそれぞれの誤差Δｓが算出されることになる。
【００４４】
図４は、本発明の実施の形態１に従うシミュレーション判定部２０の処理を説明するフロー図である。
【００４５】
図４を参照して、まず、各種情報（シミュレーション結果、エラー規格等）を入力する（ステップＳ２０）。
【００４６】
次に、ばらつき分布値Ｄを計算する（ステップＳ２２）。ここでは、シミュレーション対象箇所内の全レイアウトパターンの誤差の全体、シミュレーション対象箇所のうちの予め設定された箇所の複数のレイアウトパターンの誤差、または、シミュレーション対象箇所のうちの分類すべきとされた箇所毎の誤差に関してばらつき分布値Ｄの計算が行われる。
【００４７】
次に、ばらつき分布値Ｄとばらつき分布エラー規格（単に、エラー規格とも称する）δとを比較して、条件を満たしているか否か、すなわち、ばらつき分布値Ｄがエラー規格δよりも小さいか否かを判断する（ステップＳ２４）。ここでばらつき分布エラー規格δは、寸法ずれの標準偏差、寸法ずれ平均値と標準偏差の和、歩留まり値やチップ・機能ブロックの電気特性に関わる値等の規格である。
【００４８】
ステップＳ２４において、ばらつき分布値Ｄがエラー規格δよりも小さいと判断した場合（ステップＳ２４においてＹＥＳ）には、エラーなしと判断して処理を終了する（エンド）。
【００４９】
一方、ステップＳ２４において、ばらつき分布値Ｄがエラー規格δよりも小さくないと判断した場合（ステップＳ２４においてＮＯ）には、エラーありと判断して、エラーリストと、ばらつき分布値Ｄを出力する（ステップＳ２６）。そして、処理を終了する（エンド）。
【００５０】
本発明の実施の形態１に従うリソグラフィ検証は、ばらつき分布値Ｄがエラー規格δ内であれば、シミュレーション結果として検証合格として終了する。すなわち、従来であれば１つでもエラーがあれば、エラーとして修正していた箇所についても、回路全体あるいは設計レイアウト全体としてばらつき分布値Ｄ＜エラー規格δとなっていれば、シミュレーション結果として修正を行う必要はないとして終了する。なお、エラー箇所が存在する場合であっても動作が保証されるエラーのみ修正せず、クリティカルエラー（数値が規格から大きく外れるエラー）が存在するエラー箇所については修正を要求するようにしても良い。
【００５１】
エラー規格内とならない場合には、レイアウトやＯＰＣ／ＲＥＴ仕様等の修正を行い、これを繰り返す。具体的には、エラー箇所の全てを修正するのではなく、例えば、チップ全体としてばらつき分布値Ｄ＜エラー規格δとするのに必要な箇所のみ、レイアウトやＯＰＣ／ＲＥＴ仕様等の修正が行われる。
【００５２】
図５は、本発明の実施の形態１に従うエラーリストを説明する図である。
図５を参照して、本発明の実施の形態１に従うエラーリストが示されている。ここでは、一例として３０個のエラー箇所がリスト形式で示されている。検出された順にＩＤが対応付けられた場合が示されている。また、ここで、「ｘ，ｙ」は、エラー箇所のマーカ位置のチップ全体の基準点からのｘ座標、ｙ座標を指し示す。Δｓは、ウェハ上に形成される設計レイアウトパターンの仕様値と仕上がり寸法の差分である。
【００５３】
図６は、本発明の実施の形態１に従うチップの概略を説明する図である。
図６（Ａ）を参照して、チップ全体ＴＰに関して、本発明の実施の形態１に従うリソグラフィ検証が実行される。本例においては、一例として、左端頂点を（０，０）の基準点とした場合において、ｘ座標、ｙ座標を定める場合が示されている。図６（Ｂ）は、設計された一つのレイアウトパターンに対して、実際の仕上がりパターンが示されていて、エラー箇所のマーカ「×」が示されている。当該マーカ「×」の位置が、エラー箇所のｘ座標、ｙ座標に対応する。
【００５４】
図７は、本発明の実施の形態１に従うエラー度数の統計分布を説明する図である。
図７を参照して、エラー度数の統計分布として、ここで、グラフのｘ軸は誤差Δｓであり、ｙ軸は誤差Δｓを有するレイアウトパターンの数をエラー件数として度数にとったものである。
【００５５】
μは誤差Δｓの平均値、σは誤差Δｓの標準偏差、Ｒは、誤差Δｓのレンジである。
εμｐ、εμｍ、εσおよびεＲはこれらに対応したばらつき分布エラー規格である。本図は出力の一例を示したものであり、ばらつき分布値Ｄとばらつき分布エラー規格εが含まれていれば、他の形式であってもよい。この表示をもとに人手で処理を行ってもよいし、これらの値を入力として他のツールの処理を行うことも可能である。
【００５６】
図８は、本発明の実施の形態１に従うエラー度数の統計分布を説明する別の図である。
図８（Ａ）および（Ｂ）を参照して、グラフのｘ軸およびｙ軸ならびに記号は図７と同様である。図８（Ａ）は、誤差Δｓが広い範囲で分布しており、レンジＲはレンジＲのばらつき分布エラー規格εＲに違反しているものとする。従来の検証はレンジ（最大、最小値の規格を超えるかどうか）で個々のエラーを判断するため、図の「○」で示した部分がエラー箇所として検出され、検証エラー有りという検証結果となる。
【００５７】
一方、図８（Ｂ）の例は、誤差Δｓが図８（Ａ）に比較して狭い範囲で分布しており、レンジＲはばらつき分布エラー規格εＲ内におさまっている。
【００５８】
したがって、従来の検証においては、レンジで個々のエラーの合否を判定するため、これについては検証エラーはなしという検証結果となる。
【００５９】
一方、度数分布を見ると、図８（Ａ）は、平均値μ近傍の誤差Δｓに度数が集中しており、結果、ばらつき分布σは比較的小さい。一方で、図８（Ｂ）は、平均値μから離れたΔｓに度数のピークがあり、結果、ばらつき分布σが大きい。このような極端な度数分布は、特に先端プロセスでプロセスマージンが小さい場合、ＯＰＣ／ＲＥＴ仕様等によって生じることがある。
【００６０】
図８（Ａ）および（Ｂ）の比較はεσの設定に依存して判断することが可能であるが、従来の方式では両者の比較を正しく行うことができなかった。
【００６１】
上記で説明した本発明の実施の形態１に従う方式では、度数分布を誤差Δｓのレンジだけでなく、ばらつきという他の尺度からも判定し、たとえば、ばらつき分布σが大きい図８（Ｂ）を検証エラー有りと判定し、ばらつき分布σが小さい図８（Ａ）を検証エラーなしと判断することが可能である。
【００６２】
ばらつき分布がエラー規格値内か否かを検証することにより検証エラーが積算された結果として得られる統計指標で検証合否を判断することが可能となる。これにより、マスク作製可否判断、およびレイアウト、ＯＰＣ／ＲＥＴ仕様の改定要否判断等を従来よりも高精度に実行することが可能となる。また、開発リソースをより効率的に活用することも可能となる。
【００６３】
［実施の形態２］
図９は、本発明の実施の形態２に従うシミュレーション判定部の機能を説明する図である。
【００６４】
図９を参照して、本発明の実施の形態２に従うシミュレーション判定部２０Ａは、ばらつき分布計算部２１と、ばらつき分布判定部２２と、ばらつき分布検証エラー出力部２３と、修正候補リスト生成部２６と、修正候補リスト結果格納部２７と、修正候補リスト確認部２８とを含む。
【００６５】
ばらつき分布計算部２１と、ばらつき分布判定部２２とについては、図２で説明したものと同様である。
【００６６】
修正候補リスト生成部２６は、ばらつき分布検証エラー出力部２３の出力結果に基づいて、ばらつき分布がばらつき分布検証エラー規格内とするために修正が必要なエラー箇所を抽出し、修正候補のリストデータを出力する。
【００６７】
修正候補リスト結果格納部２７は、修正候補のリストデータを格納し当該リストデータには、ばらつき分布を規格内とするために修正が必要なエラー箇所の座標、当該エラーを解消することによる改善度等、修正に必要な情報が格納される。
【００６８】
修正候補リスト確認部２８は、修正候補リスト結果格納部２７に格納された修正候補リストを確認する。具体的には、修正候補リストを可視化して、ディスプレイに表示させるようにしても良い。また、これらの出力をＰ＆Ｒなど後段のツールで利用することも可能である。
【００６９】
図１０は、本発明の実施の形態２に従うエラー箇所の修正を説明する図である。
図１０（Ａ）を参照して、ここでは、チップＴＰにおいて、複数のトランジスタのレイアウトパターンが形成される場合が示されている。本例においては、シミュレーション結果に基づいて、正常トランジスタ６１と、不良トランジスタ６２とが判別された場合が示されている。
【００７０】
図１０（Ｂ）は、正常トランジスタ６１を示す図である。図１０（Ｃ）は、不良トランジスタ６２を示す図である。図１０（Ｄ）は、修正トランジスタ６５を示す図である。
【００７１】
図１０（Ｂ）を参照して、活性領域６４と、導電性のゲート領域６３とが示されている。図１０（Ｃ）を参照して、ここでは、ゲート領域６３の導電性層が折れ曲がり、曲がり部と活性領域６４までの距離が短く、動作上の不良ではないが製造上不良と判定される形状が示されている。すなわち、誤差Δｓがエラー規格εよりも大きい場合である。
【００７２】
一方、図１０（Ｄ）を参照して、ここでは、ゲート領域６３の導電性層が折れ曲がり、曲がり部と活性領域６４との間の距離が長い場合であり、距離が修正されて製造上不良とは判定されない形状が示されている。すなわち、誤差Δｓがエラー規格εよりも小さい場合である。
【００７３】
図１０（Ｅ）は、従来のエラー箇所の修正を説明する図である。図１０（Ｅ）に示されるように、従来は、エラー箇所が検出した場合には、検出したエラー箇所が全てなくなるまで、不良トランジスタ６２を修正トランジスタ６５に修正していた。
【００７４】
図１０（Ｆ）は、本発明の実施の形態に従うエラー箇所の修正を説明する図である。本発明の実施の形態２に従う方式においては、図１０（Ｆ）に示されるようにすべてのエラー箇所を修正するのではなく、ばらつき分布値Ｄがエラー規格δよりも小さくなるまでエラー箇所を図１０（Ｄ）の修正トランジスタ６５に修正する。
【００７５】
本発明の実施の形態２に従う方式によれば、チップＴＰ全体でのばらつき分布を必要分だけ抑制しつつ、必要となる修正の数を減少させることができ、設計修正、ＯＰＣ／ＲＥＴ仕様変更の負荷を低減することができる。
【００７６】
図１１は、本発明の実施の形態２に従う修正候補リスト生成部２６における処理を説明する図である。
【００７７】
図１１を参照して、まず、エラーリストをソートする（ステップＳ３０）。
具体的には、エラーリストをΔｓの大きさ等により、ソートする。ここで、例えばリソグラフィ検証の検証種をシミュレーション寸法と設計レイアウト寸法とした場合であれば、これらのずれである誤差Δｓが大きいものからソートする。
【００７８】
次に、最もばらつき分布を拡大するワーストエラー（Worstエラー）箇所を特定する（ステップＳ３２）。
【００７９】
そして、次に、全てのエラー箇所を処理したかどうかを判断する（ステップＳ３４）。
ステップＳ３４において、全てのエラー箇所を処理したと判断した場合（ステップＳ３４においてＹＥＳ）には、ステップＳ４８に進む。
【００８０】
ステップＳ４８においては、修正候補リストと、ばらつき分布値Ｄを出力する（ステップＳ４８）。そして、終了する（エンド）。
【００８１】
一方、全てのエラー箇所を処理していないと判断した場合（ステップＳ３４においてＮＯ）には、ステップＳ３６に進む。
【００８２】
ステップＳ３６において、ばらつき分布値Ｄを計算する（ステップＳ３６）。
そして、次に、ばらつき分布値Ｄがばらつき分布エラー規格δ内かどうかを判定する（ステップＳ３８）。
【００８３】
そして、ステップＳ３８において、ばらつき分布値Ｄがばらつき分布エラー規格δ内と判断した場合（ステップＳ３８においてＹＥＳ）には、ステップＳ４８に進む。
【００８４】
一方、ステップＳ３８において、ばらつき分布値Ｄがばらつき分布エラー規格δ内でないと判断した場合（ステップＳ３８においてＮＯ）には、該当エラー箇所の修正目標値ε’を計算する（ステップＳ４０）。
【００８５】
そして、次に、該当Δｓを修正目標値ε’としてエラーリストを更新する（ステップＳ４２）。
【００８６】
そして、該当エラー箇所を修正候補リストに追加する（ステップＳ４４）。
そして、次のワーストエラー箇所を特定する（ステップＳ４６）。そして、ステップＳ３４に進む。そして、上記処理を繰り返す。
【００８７】
すなわち、ワーストエラー箇所を特定して、ばらつき分布値Ｄを計算した場合に、ばらつき分布値Ｄがばらつき分布エラー規格δ内であるかどうかを判断して、ばらつき分布エラー規格δ内でない場合には、ワーストエラー箇所を修正目標値に置き換えて、修正候補リストに追加する。ばらつき分布値Ｄがばらつき分布エラー規格δ内となるまで当該処理を繰り返すことにより修正候補リストを生成することが可能となる。
【００８８】
図１２は、本発明の実施の形態２に従うエラーリストの更新を説明する図である。
図１２（Ａ）を参照して、当該エラーリストは、図５と同様のエラーリストである。
【００８９】
なお、ここでは、図５のエラーリストにさらに、修正目標値ε’の値の欄が追加されている場合が示されている。本例においては、修正目標値ε’の値は、基本的に固定値が与えられる。
【００９０】
具体的には、１．５≦Δｓである場合には、修正目標値ε’は、１．５、Δｓ≦−１．５である場合には、修正目標値ε’は、−１．５、−１．５＜Δｓ＜１．５の範囲内である場合には、修正目標値ε’は、Δｓの値とする。
【００９１】
図１２（Ｂ）を参照して、まず、Δｓの大きさ（絶対値）に従ってソートした場合が示されている。
【００９２】
そして、ここでは、修正目標値ε’に置き換える欄（「finalΔｓ」）が設けられている。
【００９３】
図１１のフローに従って、ワーストエラー箇所を特定する。最初のワーストエラー箇所は「ＩＤ１１」である。そして、当該箇所のΔｓを修正目標値ε’とする。具体的には、「１．５」に置き換える。そして、ばらつき分布値Ｄがばらつき分布エラー規格δ内かどうかを判断して、ばらつき分布値Ｄがばらつき分布エラー規格δ内である場合には、修正候補リストの生成を終了する。本例の場合には、ばらつき分布値Ｄがばらつき分布エラー規格δ内となるまで同様の処理を繰り返して、１０個のエラー箇所が修正目標値ε’に置き換えた場合に、ばらつき分布値Ｄがばらつき分布エラー規格δ内となる場合が示されている。
【００９４】
ここでは、一例として、ばらつき分布値Ｄ＝｜μ｜＋3σ、ばらつき分布エラー規格δを「６」とした場合に、ばらつき分布値Ｄ＜ばらつき分布エラー規格δ内となるまでエラー箇所を修正目標値に置き換える場合が示されている。
【００９５】
また、ばらつき分布エラー規格δを「５」とした場合に、ばらつき分布値Ｄ＜ばらつき分布エラー規格δ内となるまでエラー箇所を修正目標値に置き換えた場合も示されている。この場合には、１９個のエラー箇所が修正目標値ε’に置き換えた場合に、ばらつき分布値Ｄがばらつき分布エラー規格δ内となる場合が示されている。
【００９６】
したがって、当該方式により、エラーリスト中で、｜Δｓ｜＞εとなるエラー箇所全てを修正するのではなく、ばらつき分布に影響の高いエラー箇所を優先して修正することにより、チップＴＰ全体でのばらつき分布を必要分だけ抑制しつつ、必要となる修正の数を減少させることができ、設計修正、ＯＰＣ／ＲＥＴ仕様変更の負荷を低減することができる。
【００９７】
［実施の形態３］
図１３は、本発明の実施の形態３に従うシミュレーション判定部の機能を説明する図である。
【００９８】
図１３を参照して、本発明の実施の形態３に従うシミュレーション判定部２０Ｂは、ばらつき分布計算部２１と、ばらつき分布判定部２２と、ばらつき分布検証エラー出力部２３と、修正候補リスト生成部２６と、修正候補リスト結果格納部２７と、修正候補リスト確認部２８とを含む。
【００９９】
図９のシミュレーション判定部と比較して、修正候補リスト生成条件格納部４０が設けられ、修正候補リスト生成条件格納部４０に格納された修正候補リスト生成条件が修正候補リスト生成部２６に入力される点が異なる。
【０１００】
その他の点については、図９で説明したのと同様である。
修正候補リスト生成条件格納部４０は、修正候補リストを生成するための条件が格納されている。具体的には、修正候補リストを生成するにあたり、回路レイアウトパターンに従う重み付けパラメータが格納されている。
【０１０１】
図１４は、本発明の実施の形態３に従う修正候補リスト生成部２６における処理を説明する図である。
【０１０２】
図１４を参照して、まず、重み係数（重み付けパラメータ）が入力される（ステップＳ５０）。
【０１０３】
そして、次に、エラーリストを再計算する（ステップＳ５２）。具体的には、エラーリストをΔｓの大きさ等に重み付けパラメータＷを乗算する。
【０１０４】
そして、エラーリストをソートする（ステップＳ３０）。具体的には、重み付けパラメータを乗算した｜Δｓ｜×Ｗが大きいものからソートする。
【０１０５】
次に、最もばらつき分布を拡大するワーストエラー（Worstエラー）箇所を特定する（ステップＳ３２）。移行の処理は、図１１で説明したのと同様であるのでその詳細な説明は繰り返さない。
【０１０６】
図１５は、本発明の実施の形態３に従うエラーリストの更新を説明する図である。
図１５（Ａ）を参照して、当該エラーリストは、図１２（Ａ）のエラーリストにさらに、重み付けパラメータＷの欄と、｜Δｓ｜×Ｗの欄とを追加した場合が示されている。
【０１０７】
重み付けパラメータＷは、レイアウトパターンにしたがって、予め修正候補リスト生成条件格納部４０に格納されているものである。また、例えば、修正が不要であるか、または修正が難しいレイアウトパターンについては、重み付けパラメータＷを「０」として修正候補から外れるようにすることも可能である。
【０１０８】
図１５（Ｂ）を参照して、Δｓの大きさ（絶対値）×Ｗの値に従ってソートした場合が示されている。
【０１０９】
そして、ここでは、修正目標値ε’に置き換える欄（「finalΔｓ」）が設けられている。
【０１１０】
そして、図１４のフローに従って、ワーストエラー箇所を特定する。例えば、最初のワーストエラー箇所は「ＩＤ２１」である。そして、当該箇所のΔｓを修正目標値ε’constとする。具体的には、「１．５」に置き換える。そして、ばらつき分布値Ｄがばらつき分布エラー規格δ内かどうかを判断して、ばらつき分布値Ｄがばらつき分布エラー規格δ内である場合には、修正候補リストの生成を終了する。本例の場合には、ばらつき分布値Ｄがばらつき分布エラー規格δ内となるまで同様の処理を繰り返して、１０個のエラー箇所が修正目標値ε’constに置き換えた場合に、ばらつき分布値Ｄがばらつき分布エラー規格δ内となる場合が示されている。
【０１１１】
ここでは、一例として、ばらつき分布値Ｄ＝｜μ｜＋3σ、ばらつき分布エラー規格δを「６」とした場合に、ばらつき分布値Ｄ＜ばらつき分布エラー規格δ内となるまでエラー箇所を修正目標値に置き換える場合が示されている。
【０１１２】
実施の形態２に従うエラーリストにおいては、ばらつき分布をばらつき分布規格内に低減するために必要な修正箇所を修正候補リストとして得ることができたが、設計上、およびＯＰＣ／ＲＥＴの要求精度を考慮して修正すべきかどうかを考慮していなかった。
【０１１３】
本実施の形態３に従うエラーリストにおいては、重み付けパラメータを用いることにより、重み付けが高いほどソートで上位に来るようにして、優先して修正することが可能となる。あるいは、修正が難しい箇所を候補の下位にすることが可能となる。すなわち、設計やＯＰＣ／ＲＥＴの精度上、変更すべきではない機能ブロックや回路の重みを低くすることが可能であり、逆にクリティカルパスのトランジスタのような回路動作上重要な箇所の重みを高く設定することが可能である。
【０１１４】
［実施の形態４］
図１６は、本発明の実施の形態４に従うシミュレーション判定部の機能を説明する図である。
【０１１５】
図１６を参照して、本発明の実施の形態４に従うシミュレーション判定部２０Ｃは、ばらつき分布計算部２１と、ばらつき分布判定部２２と、ばらつき分布検証エラー出力部２３と、修正候補リスト生成部２６＃と、修正候補リスト結果格納部２７と、修正候補リスト確認部２８とを含む。
【０１１６】
図９のシミュレーション判定部２０Ａと比較して、修正候補リスト生成部２６を修正候補リスト生成部２６＃に置換した点が異なる。
【０１１７】
修正候補リスト生成部２６＃は、修正試行部４２をさらに含む。修正試行部４２は、修正候補リスト確認部２８の出力を受け、エラー箇所の修正を試みる部位である。当該修正試行部４２は、ルールベースでの自動修正、リソグラフィ検証のエラー箇所の自動修正ツールやＰ＆Ｒツール等、もしくは、エディタやＯＰＣ／ＲＥＴ仕様の開発環境のようなインタラクティブな環境等で構成される。例えば、公知のツール（例えばリソコレクションツール（ホットスポット修正ツール））を用いて、エラー箇所の修正の試行を実現することが可能である。
【０１１８】
図１７は、本発明の実施の形態４に従うエラーリストの更新を説明する図である。
図１７（Ａ）を参照して、当該エラーリストは、図１２（Ａ）のエラーリストにさらに、修正試行部４２で修正試行した誤差Δｓを修正したと仮定した場合の修正目標値ε’accuの欄と、｜Δｓ｜から修正目標値ε’accuを減算した差分量の大きさ（｜Δｓ｜−｜ε’accu｜）の欄とが設けられている。
【０１１９】
図１７（Ｂ）を参照して、差分量の大きさ（｜Δｓ｜−｜ε’accu｜）に従ってソートした場合が示されている。
【０１２０】
そして、ここでは、修正目標値ε’に置き換える欄（「finalΔｓ」）が設けられている。修正目標値ε’は、固定値ではなく、修正試行部４２で試行した修正目標値ε’accuの値である。
【０１２１】
そして、上記のフローと同様の方式に従って、ワーストエラー箇所を特定する。最初のワーストエラー箇所は「ＩＤ１６」である。そして、当該箇所のΔｓを修正目標値ε’accuとする。具体的には、「−０．４」に置き換える。そして、ばらつき分布値Ｄがばらつき分布エラー規格δ内かどうかを判断して、ばらつき分布値Ｄがばらつき分布エラー規格δ内である場合には、修正候補リストの生成を終了する。本例の場合には、ばらつき分布値Ｄがばらつき分布エラー規格δ内となるまで同様の処理を繰り返して、１４個のエラー箇所を修正目標値ε’accuに置き換えた場合に、ばらつき分布値Ｄがばらつき分布エラー規格δ内となる場合が示されている。
【０１２２】
ここでは、一例として、ばらつき分布値Ｄ＝｜μ｜＋3σ、ばらつき分布エラー規格δを「６」とした場合に、ばらつき分布値Ｄ＜ばらつき分布エラー規格δ内となるまでエラー箇所を修正目標値に置き換える場合が示されている。
【０１２３】
また、図１７（Ｃ）を参照して、ここでは、ソート前のエラーリストに基づいてΔｓを修正目標値ε’accuとした場合における比較例が示されている。ここでは、２３個のエラー箇所を修正目標値ε’accuに置き換えた場合に、ばらつき分布値Ｄがばらつき分布エラー規格δ内となる場合が示されている。
【０１２４】
したがって、本実施の形態４に従うエラーリストにおいては、修正目標値ε’accuをε’に代えて用いることにより、より正確な修正箇所の優先度を決定することができる。また、差分量の大きさに従ってソートすることにより、修正効果の高い修正箇所を優先して修正することができるため、修正工程を減らして、修正処理を高速に実行することが可能となる。
【０１２５】
［実施の形態５］
図１８は、本発明の実施の形態５に従うシミュレーション判定部の機能を説明する図である。
【０１２６】
図１８を参照して、本発明の実施の形態５に従うシミュレーション判定部２０Ｄは、ばらつき分布計算部２１と、ばらつき分布判定部２２と、ばらつき分布検証エラー出力部２３と、修正候補リスト生成部２６＃Ａと、修正候補リスト結果格納部２７と、修正候補リスト確認部２８とを含む。
【０１２７】
図９のシミュレーション判定部２０Ａと比較して、修正候補リスト生成部２６を修正候補リスト生成部２６＃Ａに置換した点が異なる。
【０１２８】
修正候補リスト生成部２６＃Ａは、修正効率評価部４６をさらに含む。修正効率評価部４６は、修正効率を評価する部位である。また、修正候補グルーピング指標格納部５２とが設けられ、修正候補グルーピング指標格納部５２に格納された修正候補グルーピング指標が修正候補リスト生成部２６＃Ａに入力される点が異なる。
【０１２９】
その他の点については、図９で説明したのと基本的に同様である。
修正候補グルーピング指標格納部５２は、１つの、または同様の修正とするための指標を格納する。例えば、複数のエラー箇所が同一セルであるかや、パターンの形状がエラー箇所の周辺領域で同一であるか、または同様の形状であるか（いわゆる完全一致や許容度を持たせたパターンマッチング等）、レイアウト修正ツールやＯＰＣ等のツールで同一処理対象となり、１つの設定変更により一度に解決できる見込みとなるか等が指標となる。たとえば、公知のツール（例えばパターンマッチング機能）を用いて、ライブラリに登録されたレイアウトパターンと一致（または類似）するパターンを膨大なレイアウトパターンの中から検索して当該指標を作成するようにしてもよい。当該指標を用いることにより、エラーリストの修正候補をグルーピングすることが可能となる。
【０１３０】
図１９は、本発明の実施の形態５に従う修正候補リスト生成部２６＃Ａにおける処理を説明する図である。
【０１３１】
図１９を参照して、まず、グルーピング指標を入力する（ステップＳ５０）。
具体的には、修正候補グルーピング指標格納部５２に格納されているグルーピング指標を入力する。
【０１３２】
次に、エラーリストをグルーピング指標によりグルーピングする（ステップＳ５１）。
次に、グルーピングされたエラーリストについて、グループ毎の修正効率を計算する（ステップＳ５２）。
【０１３３】
具体的には、該当エラーグループのΔｓを修正目標値ε’とした場合の差分量の大きさ（｜Δｓ｜−｜ε’accu｜）の合計値（sumOfGrp）を計算する。
【０１３４】
次に、グルーピングされたエラーリストについて、差分量の大きさの合計値に従ってソートする（ステップＳ５３）。
【０１３５】
次に、最も修正効率の高いワーストエラー（Worstエラー）グループを特定する（ステップＳ５４）。
【０１３６】
次に、全エラーグループを処理したか否かを判断する（ステップＳ５５）。
そして、全エラーグループを処理したと判断した場合（ステップＳ５５においてＹＥＳ）には、ステップＳ６８に進む。
【０１３７】
一方、全エラーグループを処理していないと判断した場合（ステップＳ５５においてＮＯ）には、ばらつき分布値Ｄを計算する（ステップＳ５６）。
【０１３８】
そして、次に、ばらつき分布値Ｄがばらつき分布エラー規格δ内かどうかを判定する（ステップＳ５８）。
【０１３９】
そして、ステップＳ５８において、ばらつき分布値Ｄがばらつき分布エラー規格δ内と判断した場合（ステップＳ５８においてＹＥＳ）には、ステップＳ６８に進む。
【０１４０】
そして、修正候補グループリストとばらつき分布値Ｄを出力する（ステップＳ６８）。
一方、ステップＳ５８において、ばらつき分布値Ｄがばらつき分布エラー規格δ内でないと判断した場合（ステップＳ５８においてＮＯ）には、該当エラーグループのΔｓを修正目標値ε’としてエラーグループリストを更新する（ステップＳ６０）。
【０１４１】
そして、該当エラーグループを修正候補グループリストに追加する（ステップＳ６２）。
【０１４２】
そして、次の修正候補グループを特定する（ステップＳ６４）。そして、ステップＳ５５に進む。そして、上記処理を繰り返す。
【０１４３】
すなわち、ワーストエラーグループを特定して、ばらつき分布値Ｄを計算した場合に、ばらつき分布値Ｄがばらつき分布エラー規格δ内であるかどうかを判断して、ばらつき分布エラー規格δ内でない場合には、ワーストエラーグループの全体を修正目標値に置き換えて、修正候補グループリストに追加する。ばらつき分布値Ｄがばらつき分布エラー規格δ内となるまで当該処理を繰り返すことにより修正候補グループリストを生成することが可能となる。
【０１４４】
図２０は、本発明の実施の形態５に従うエラーリストの更新を説明する図である。
図２０（Ａ）を参照して、当該エラーリストは、図１２（Ａ）のエラーリストにさらに、グルーピング指標に基づいてグループ（Group）ＩＤの欄が設けられるとともに、｜Δｓ｜から修正目標値ε’constを減算した差分量の大きさ（｜Δｓ｜−｜ε’const｜）の欄とが設けられている。また、グループ毎の差分量の大きさ（｜Δｓ｜−｜ε’const｜）の合計値の欄とが設けられている。
【０１４５】
図２０（Ｂ）を参照して、差分量の大きさ（｜Δｓ｜−｜ε’const｜）の合計値に従ってグルーピングされたエラーリストをソートした場合が示されている。そして、ここでは、修正目標値ε’に置き換える欄（「finalΔｓ」）が設けられている。
【０１４６】
図１９のフローに従って、ワーストエラーグループを特定する。最初のワーストエラー箇所は「グループ（group）ＩＤ７」である。そして、当該箇所のΔｓを修正目標値ε’constとする。具体的には、「１．５」に置き換える。そして、ばらつき分布値Ｄがばらつき分布エラー規格δ内かどうかを判断して、ばらつき分布値Ｄがばらつき分布エラー規格δ内である場合には、修正候補グループリストの生成を終了する。本例の場合には、ばらつき分布値Ｄがばらつき分布エラー規格δ内となるまで同様の処理を繰り返して、１０個のエラー箇所が修正目標値ε’constに置き換えた場合に、ばらつき分布値Ｄがばらつき分布エラー規格δ内となる場合が示されている。
【０１４７】
ここでは、一例として、ばらつき分布値Ｄ＝｜μ｜＋3σ、ばらつき分布エラー規格δを「６」とした場合に、ばらつき分布値Ｄ＜ばらつき分布エラー規格δ内となるまでエラー箇所を修正目標値に置き換える場合が示されている。
【０１４８】
また、ばらつき分布エラー規格δを「５」とした場合に、ばらつき分布値Ｄ＜ばらつき分布エラー規格δ内となるまでエラーグループを修正目標値に置き換えた場合も示されている。この場合には、２４個のエラー箇所が修正目標値ε’constに置き換えた場合に、ばらつき分布値Ｄがばらつき分布エラー規格δ内となる場合が示されている。なお、グループ数は１５個である。
【０１４９】
したがって、本実施の形態５に従うエラーリストにおいては、回路レイアウトパターンをグルーピングして、修正効果の高いグループの修正箇所を優先して修正することができるため、効率的に修正処理を実行することが可能となる。また、グルーピングすることによりまとめて修正することが可能であるため修正効率をさらに高めることが可能である。
【０１５０】
特に、本例においては、３０個のエラーリストの場合について説明しているが、実際の数は膨大であり修正効率は飛躍的に向上する。
【０１５１】
なお、修正候補グループリストに関して、上記においては、修正目標値ε’constを固定として処理していたが、実施の形態４で説明したように修正試行部４２で試行した修正目標値ε’accuを用いて計算するようにしても良い。
【０１５２】
また、本例においては、ばらつき分布低減効果の高い、すなわち修正効率の高いグループとして、グループ毎の差分量の大きさ（｜Δｓ｜−｜ε’const｜）の合計値に基づいて判断していたが、特にこれに限られず、他の方式に基づいてばらつき分布低減効果の高い、すなわち修正効率の高いグループを特定して修正するようにしても良い。たとえば、ばらつき分布低減効果を所定の関数に従って実際に計算することも可能であるし、グループ内のエラー数、寸法ずれ量などエラー値と個数の積の和、修正効果と個数の積の和などを用いて、修正効率の高いグループを特定するようにしてもよい。
【０１５３】
［実施の形態６］
上記の実施の形態においては、ばらつき分布がエラー規格値内となることを検証することにより、個々のリソグラフィ検証エラーが積算された結果として得られる統計指標でリソグラフィ検証の合否を判定することができ、マスク作製可否判断等を従来より高精度に行うことが可能となる場合について説明したが、個々のエラー箇所のシミュレーション結果は一意に収束すると仮定していた。
【０１５４】
一方で、実際のウェハ上の物理値には、ばらつきが存在するため、個々のエラー箇所もチップ間、ウェハ間、ロット間等でばらつきを持つことになる。したがって、ばらつきを考慮したシミュレーションによりさらに高精度のシミュレーションを実行することが可能となる。
【０１５５】
図２１は、本発明の実施の形態６に従うリソグラフィ検証装置の主な機能ブロック図である。
【０１５６】
図２１を参照して、図１で説明した機能ブロック図と比較して、リソグラフィシミュレーション部１０をばらつき考慮リソグラフィシミュレーション部１０＃に置換するとともに、シミュレーション判定部２０をばらつき考慮シミュレーション判定部２０＃に置換した点が異なる。
【０１５７】
また、ばらつき考慮シミュレーション判定部２０＃は、ばらつき分布計算部２１＃と、ばらつき分布判定部２２＃と、ばらつき分布検証エラー出力部２３＃と、ばらつき分布検証エラー結果格納部２４＃と、ばらつき分布検証エラー確認部２５＃とを含む。また、ばらつき分布検証規格条件格納部７＃と、ばらつき分布検証規格入力部９＃とが設けられる。
【０１５８】
ばらつき分布検証規格条件格納部７＃には、上記ばらつきを考慮したばらつき分布検証規格条件が格納されている。また、当該条件が、ばらつき分布計算部２１＃、ばらつき分布判定部２２＃に入力されて、ばらつきを考慮した計算および判定処理が実行される。
【０１５９】
ばらつき考慮リソグラフィシミュレーション部１０＃は、特開２０１０−２６０７６号公報に示されるシミュレーションを行うことにより、個々のエラー箇所の中心値だけでなく、そのエラー箇所の寸法等物理値の分布値等を求めることが可能である。
【０１６０】
そして、当該得られたシミュレーション結果をばらつき考慮シミュレーション判定部２０＃において判定する。具体的には、ばらつき分布計算部２１＃は、以上で得られた物理値の中心値と分布値から、ばらつき分布値Ｄを計算する。本計算の仕方は、物理値の分布値やばらつき分布値Ｄをどうとるかによって異なるが、例えば、平均値については公知の手法によって容易に計算することが可能である。また、物理値が正規分布に従うとした場合に分布値を標準偏差にした場合についても、統計学に基づいて一般に広く行われている方法で容易に計算が可能である。物理値が特殊な分布になるとして分布値を計算した場合には、モンテカルロ法またはそれに類する方法により、同様の分布を擬似的に生じさせて計算することにより、ばらつき分布値Ｄを計算することが可能である。以降の処理については、上記の実施の形態で説明したのと同様の方式により実行することが可能である。処理フローも同様である。
【０１６１】
したがって、ばらつきを考慮したシミュレーションによりさらに高精度のシミュレーションを実行して、リソグラフィ検証の精度をさらに向上させることが可能となる。
【０１６２】
＜ハードウェア構成＞
上述した実施の形態に従うリソグラフィ検証装置は、代表的に、コンピュータベースの装置によって実現される。
【０１６３】
図２２は、この発明の実施の形態に従うリソグラフィ検証装置を実現するための代表的なハードウェア構成であるコンピュータ１００のハードウェア構成を示す概略構成図である。
【０１６４】
図２２を参照して、コンピュータ１００は、ＦＤ（Flexible Disk）駆動装置１１１およびＣＤ−ＲＯＭ（Compact Disk-Read Only Memory)駆動装置１１３を搭載したコンピュータ本体１０１と、モニタ１０２と、キーボード１０３と、マウス１０４とを含む。
【０１６５】
コンピュータ本体１０１は、ＦＤ駆動装置１１１およびＣＤ−ＲＯＭ駆動装置１１３に加えて、相互にバスで接続された、演算装置であるＣＰＵ（Central Processing Unit）１０５と、メモリ１０６と、記憶装置である固定ディスク１０７と、通信インターフェース１０９とを含む。
【０１６６】
本実施の形態に従うリソグラフィ検証装置は、ＣＰＵ１０５がメモリ１０６などのコンピュータハードウェアを用いて、プログラムを実行することで実現される。一般的に、このようなプログラムは、ＦＤ１１２やＣＤ−ＲＯＭ１１４などの記録媒体に格納されて、またはネットワークなどを介して流通する。そして、このようなプログラムは、ＦＤ駆動装置１１１やＣＤ−ＲＯＭ駆動装置１１３などにより記録媒体から読取られて、または通信インターフェース１０９にて受信されて、固定ディスク１０７に格納される。さらに、このようなプログラムは、固定ディスク１０７からメモリ１０６に読出されて、ＣＰＵ１０５により実行される。
【０１６７】
ＣＰＵ１０５は、各種の数値論理演算を行なう演算処理部であり、プログラムされた命令を順次実行することで、上述のリソグラフィ検証を実行する。メモリ１０６は、ＣＰＵ１０５のプログラム実行に応じて、各種の情報を記憶する。
【０１６８】
モニタ１０２は、ＣＰＵ１０５が出力する情報を表示するための表示部であって、一例としてＬＣＤ（Liquid Crystal Display）やＣＲＴ（Cathode Ray Tube）などから構成される。すなわち、モニタ１０２には、リソグラフィ検証や各種アプリケーションの結果が表示される。
【０１６９】
マウス１０４は、クリックやスライドなどの動作に応じたユーザから指令を受付ける。キーボード１０３は、入力されるキーに応じたユーザから指令を受付ける。
【０１７０】
通信インターフェース１０９は、コンピュータ１００と他の装置との間の通信を確立するための装置であり、各種データを外部から受付可能である。
【０１７１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１７２】
２ レイアウトデータ格納部、４ レイアウトデータ入力部、６ シミュレーション条件格納部、７ ばらつき分布検証規格条件格納部、８ シミュレーション条件入力部、９ ばらつき分布検証規格入力部、１０ リソグラフィシミュレーション部、１６ シミュレーション結果格納部、２０，２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ シミュレーション判定部、２１ ばらつき分布計算部、２２ ばらつき分布判定部、２３ ばらつき分布検証エラー出力部、２４ ばらつき分布検証エラー結果格納部、２５ ばらつき分布検証エラー確認部、２６，２６＃，２６＃Ａ 修正候補リスト生成部、２７ 修正候補リスト結果格納部、２８ 修正候補リスト確認部、３０ アプリケーション部、４０ 修正候補リスト生成条件格納部、４２ 修正試行部、４６ 修正効率評価部、５２ 修正候補グルーピング指標格納部。
【技術分野】
【０００１】
本発明は、半導体集積回路のモデルに対するリソグラフィ検証装置に関する。
【背景技術】
【０００２】
一般的な半導体製造技術として、リソグラフィプロセスが知られている。このリソグラフィプロセスは、露光装置を用いて、ウェハに所定のマスクパターンを光学的に転写する。
【０００３】
近年の微細化要求に伴って、光近接効果補正（ＯＰＣ：Optical Proximity Correction；以下、「ＯＰＣ」とも称す）や解像度向上技術（ＲＥＴ：resolution enhancement techniques；以下、「ＲＥＴ」とも称す）を考慮してマスクパターンが作成されるようになっている。すなわち、回路レイアウト設計やＯＰＣ開発過程においては、所望の回路レイアウトに対して、もしくは元々の回路レイアウト形状の改良をしたものについて、または、これにさらにＯＰＣ等が実行された結果得られたマスクパターンに対して、シミュレーションに基づいて製造上問題となることが予想されるエラーの有無（代表的に、エラー規格値の超過など）を判断する。このようなマスクパターンのいずれの位置（座標ｘ，ｙ）に問題があるのかを検証および判断するものとして、リソグラフィ検証と称される技術が実用化されている（特許文献１および２）。
【０００４】
リソグラフィ検証には、ＯＰＣ開発や、設計フェーズでの活用、いわゆるＤＦＭ（Design For Manufacturability）等、様々な用途があるが、主に、ＯＰＣ開発時にＯＰＣ仕様やＯＰＣツールの完成度を高めるためにこれらソフトウェアの不具合を検出するソフトウェア不具合検出と、デバイス動作・歩留まり上問題となるＯＰＣ結果や設計レイアウトを検出するマスク作製可否判断の２つの目的がある。特にマスク作製可否判断は、製品納期や製品の動作、信頼性に関わる上、開発効果の見積もりのためにも重要である。
【０００５】
当該リソグラフィ検証結果に基づいて、ウェハ上の仕上がり形状が所望の形状、つまり設計が意図した形状となるように、マスクパターンを補正することが求められるが、これに加え、マスク作成上の制約やリソグラフィプロセスマージン上の制約等、様々な制約下での補正を行う必要がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２８０９２号公報
【特許文献２】特開２０１０−４０８９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
一般的に、制約下で補正を行った場合は、寸法精度は劣化する。この寸法精度の劣化に対し、従来は次の２つの方法での検証が行われていた。１つ目としては、制約下での補正により寸法精度が劣化する分を見込んでリソグラフィ検証での寸法規格を一律に緩和して検証する。２つ目としては、規格緩和が過剰となることを防ぐため、ＯＰＣで制約がかかる箇所を抽出し、これらについてのみリソグラフィ検証での寸法規格を緩和し、これら以外には規格の緩和を行わず検証する。
【０００８】
１つ目の方法は、制約がかかる箇所が限定的な場合や、全体的に寸法精度規格を緩和してもよい場合については簡便な方法であるが、プロセス微細化の進行、チップ面積縮小のためのレイアウトシュリンク、チップの信頼性向上の確保要求の高まりや、設計フェーズで考慮している寸法変動マージンの減少等に対し、規格緩和が過剰となり、適用が困難となっている。
【０００９】
一方で、２つ目の方法は、ソフトウェア上の動作が正しいことを検証するためには合致した方法であるが、マスク作製可否判断に合致しない。このため、制約下補正による寸法精度の劣化が、全体の総和として、デバイスの動作や歩留まりに与える影響を検証することができないという問題があった。また、個々の設計レイアウトやＯＰＣ仕様の変更による精度向上の効果を全体の総和から予測することができないという問題があった。
【００１０】
また、いわゆるＤＦＭで、レイアウト修正の開発効率を見積もることや、活性端部の近傍のゲートパターンのように、そもそも物理的に期待値どおりに仕上げられないようなレイアウトパターンに関して、ＯＰＣ仕様開発を継続する効果がどの程度チップ全体で得られるかを定量的に評価することが難しいという問題があった。
【００１１】
本発明は、上記のような問題を解決するためになされたものであって、個々のエラーが総合された影響を考慮して精度の高いリソグラフィ検証を実行するリソグラフィ検証装置およびリソグラフィシミュレーションプログラムを提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の一実施例に従うリソグラフィ検証装置は、ウェハ上に形成すべき複数のレイアウトパターンに関するレイアウトデータと、シミュレーションパラメータを含むシミュレーション条件とに基づいて、その複数のレイアウトパターンの各々について仕様値と仕上がり寸法との差分である状態値を予測するシミュレーション実行部と、シミュレーション実行部によって算出された、複数のレイアウトパターンの状態値のばらつき分布を算出し、このばらつき分布に基づいてシミュレーション結果を判定する判定部とを備える。
【発明の効果】
【００１３】
本発明の一実施例によれば、シミュレーション実行部によって算出されたウェハ上に形成される複数のレイアウトパターンについて状態値のばらつき分布に基づいてシミュレーション結果を判定する。したがって、個々のエラーが総合された影響を考慮して精度の高いリソグラフィ検証を実行することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１に従うリソグラフィ検証装置の機能ブロック図である。
【図２】本発明の実施の形態１に従うシミュレーション判定部２０の機能を説明する図である。
【図３】本発明の実施の形態１に従うリソグラフィシミュレーション部１０におけるシミュレーションの処理を説明するフロー図である。
【図４】本発明の実施の形態１に従うシミュレーション判定部２０の処理を説明するフロー図である。
【図５】本発明の実施の形態１に従うエラーリストを説明する図である。
【図６】本発明の実施の形態１に従うチップの概略を説明する図である。
【図７】本発明の実施の形態１に従うエラー度数の統計分布を説明する図である。
【図８】本発明の実施の形態１に従うエラー度数の統計分布を説明する別の図である。
【図９】本発明の実施の形態２に従うシミュレーション判定部の機能を説明する図である。
【図１０】本発明の実施の形態２に従うエラー箇所の修正を説明する図である。
【図１１】本発明の実施の形態２に従う修正候補リスト生成部２６における処理を説明する図である。
【図１２】本発明の実施の形態２に従うエラーリストの更新を説明する図である。
【図１３】本発明の実施の形態３に従うシミュレーション判定部の機能を説明する図である。
【図１４】本発明の実施の形態３に従う修正候補リスト生成部２６における処理を説明する図である。
【図１５】本発明の実施の形態３に従うエラーリストの更新を説明する図である。
【図１６】本発明の実施の形態４に従うシミュレーション判定部の機能を説明する図である。
【図１７】本発明の実施の形態４に従うエラーリストの更新を説明する図である。
【図１８】本発明の実施の形態５に従うシミュレーション判定部の機能を説明する図である。
【図１９】本発明の実施の形態５に従う修正候補リスト生成部２６＃Ａにおける処理を説明する図である。
【図２０】本発明の実施の形態５に従うエラーリストの更新を説明する図である。
【図２１】本発明の実施の形態６に従うリソグラフィ検証装置の主な機能ブロック図である。
【図２２】この発明の実施の形態に従うリソグラフィ検証装置を実現するための代表的なハードウェア構成であるコンピュータ１００のハードウェア構成を示す概略構成図である。
【発明を実施するための形態】
【００１５】
この発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中の同一または相当部分については、同一符号を付してその説明は繰返さない。
【００１６】
［実施の形態１］
図１は、本発明の実施の形態１に従うリソグラフィ検証装置の機能ブロック図である。
【００１７】
図１を参照して、本発明の実施の形態１に従うリソグラフィ検証装置は、レイアウトデータ格納部２と、レイアウトデータ入力部４と、シミュレーション条件格納部６と、シミュレーション条件入力部８と、リソグラフィシミュレーション部１０と、シミュレーション結果格納部１６と、シミュレーション判定部２０と、アプリケーション部３０とを含む。
【００１８】
レイアウトデータ格納部２は、シミュレーションの入力となる複数のレイアウトデータ群を格納している。レイアウトデータは、ウェハ上に形成すべき複数のレイアウトパターンの各々に関するデータと、例えばそのパターンの形状を規定するためのデータであり、より具体的には、その形成のために露光時に用いるフォトマスクのマスクパターンのデータであっても良い。また、当該レイアウトデータのレイヤ番号やプロパティ等の属性情報も含まれる。これらの回路レイアウトのデータは、製造対象の半導体装置などの別に予め入力される。
【００１９】
レイアウトデータ入力部４は、レイアウトデータ格納部２に格納されているレイアウトのデータ等のうち、必要なものを抽出してリソグラフィシミュレーション部１０へ入力する。
【００２０】
シミュレーション条件格納部６は、シミュレーションを行う際に参照するシミュレーションモデルや、レイアウトデータのシミュレーション内での割り当て、露光装置の光学特性やレジスト特性などのプロセスパラメータ等、シミュレーションに必要なシミュレーション条件を格納している。これらのシミュレーション条件のデータは、製造に用いられる露光装置や製造ラインなどの別に予め入力される。
【００２１】
シミュレーション条件入力部８は、シミュレーション条件格納部６に格納されているシミュレーション条件等のうち、必要なものを抽出してリソグラフィシミュレーション部１０へ入力する。
【００２２】
リソグラフィシミュレーション部１０は、レイアウトデータ入力部４から入力されるレイアウトデータと、シミュレーション条件入力部８から入力されるシミュレーション条件とを用いて、リソグラフィシミュレーションを実行する。より具体的には、レイアウトデータに基づいて形成されるレイアウトパターンに対する、シミュレーション条件である、光学効果、レジスト効果、エッチング効果、荷電ビーム効果や、平坦化効果（ＣＭＰ（Chemical Mechanical Planarization））等の製造条件に関わり、ウェハ上の形状やデバイスの特性への影響を予測するための物理的なシミュレーションを実行する。
【００２３】
シミュレーション結果格納部１６は、リソグラフィシミュレーション部１０の実行結果を格納する。
【００２４】
シミュレーション判定部２０は、リソグラフィシミュレーション部１０の実行結果に基づいてシミュレーション結果を判定する。
【００２５】
アプリケーション部３０は、シミュレーション判定部２０の判定結果を利用する各種アプリケーションを含む。より具体的には、アプリケーション部３０は、ＯＰＣ（Optical Proximity Correction）／ＲＥＴ（Resolution Enhancement Techniques）３２、ＬＰＥ（Layout Parameter Extraction）３３、Ｐ＆Ｒ（Place and Route；自動配置配線）３４、Ｖｉｅｗｅｒ３５（シミュレーション結果の目視）などを含む。
【００２６】
シミュレーション結果に基づいて、アプリケーション部３０のツールを用いてレイアウトや、ＯＰＣ／ＲＥＴ等の修正を行い、これを繰り返す。
【００２７】
図２は、本発明の実施の形態１に従うシミュレーション判定部２０の機能を説明する図である。
【００２８】
図２を参照して、シミュレーション判定部２０は、ばらつき分布計算部２１と、ばらつき分布判定部２２と、ばらつき分布検証エラー出力部２３と、ばらつき分布検証エラー結果格納部２４と、ばらつき分布検証エラー確認部２５とを含む。また、ばらつき分布検証規格条件格納部７と、ばらつき分布検証規格入力部９とが設けられる。
【００２９】
ばらつき分布検証規格条件格納部７は、ばらつき分布検証規格条件を格納している。従来の検証規格は、個々のシミュレーション箇所の誤差のエラー規格であったが、ばらつき分布検証規格は、誤差の平均、標準偏差、レンジ等の統計値に対するエラー規格が格納されている。ここで、これらの統計値をばらつき分布値Ｄと呼ぶ。ばらつき分布値Ｄはこれら統計値であってもよいし、より一般に、チップ歩留まりまたはこれの変化を示す指標であってもよい。
【００３０】
ばらつき分布検証規格入力部９は、ばらつき分布検証規格条件格納部７に格納されているばらつき分布検証規格条件のうち、必要なものを抽出してばらつき分布計算部２１およびばらつき分布判定部２２へ入力する。なお、本例においては、ばらつき分布検証規格条件格納部７、ばらつき分布検証規格入力部９がシミュレーション判定部２０の外に設けられている場合について説明するが、シミュレーション判定部２０の一部とすることも可能である。以下においても同様である。
【００３１】
ばらつき分布計算部２１は、リソグラフィシミュレーション部のシミュレーション結果とばらつき分布検証規格条件を照らして、ばらつき分布を計算する。ここでばらつき分布とは、シミュレーション箇所である、半導体チップ全体または、クリティカルパスや各種モジュール、特定のレイアウト箇所など選択された部分の統計値であってもよく、これらシミュレーション箇所の誤差から算出される歩留まり、遅延時間やリーク電力等、この部分の歩留まりや動作の電気特性を示す指標であってもよい。
【００３２】
ばらつき分布判定部２２は、個々のシミュレーション箇所のエラー判定ではなく、ばらつき分布計算部２１の出力を元に、ばらつき分布検証規格条件に基づいて、ばらつき分布エラー判定を行う。すなわち、本実施の形態に従う方式は、シミュレーション箇所毎のエラー判定ではなく、半導体チップ全体またはシミュレーション箇所とした部分全体について、ばらつき分布値Ｄとばらつき分布エラー規格δとを比較して、ばらつき分布の規格を満たすかどうかを判定する。
【００３３】
ばらつき分布検証エラー出力部２３は、ばらつき分布判定部２２の判定結果に基づいてエラーを出力する。
【００３４】
ばらつき分布検証エラー結果格納部２４は、当該エラー結果を格納する。
ばらつき分布検証エラー確認部２５により、ばらつき分布検証エラー結果格納部２４に格納されたエラー結果を確認する。具体的には、エラー結果を可視化して、検証種、誤差等で分類してディスプレイに表示させるようにしても良い。
【００３５】
図３は、本発明の実施の形態１に従うリソグラフィシミュレーション部１０におけるシミュレーションの処理を説明するフロー図である。
【００３６】
図３を参照して、まず、各種情報（レイアウトデータ、シミュレーション条件のデータ等）を入力する（ステップＳ２）。
【００３７】
次に、エラーリストを初期化する（ステップＳ４）。エラーリストの初期化は、検証エラーを一時的に格納するメモリ領域等の初期化（リセット）を実行する。
【００３８】
次に、シミュレーション対象箇所を全て処理したかどうかを判定する（ステップＳ６）。
【００３９】
シミュレーション対象箇所とは、例えば、検証対象となる半導体チップの一つのレイヤの設計レイアウトに含まれるすべてのレイアウトパターン、又はそのうちの限定された領域に含まれる複数のレイアウトパターンである。半導体チップは半導体基板上に複数の配線層が積層して構成され、その積層される各配線層が一つのレイヤである。一つのレイヤのレイアウトパターンとしては、電界効果トランジスタのゲート電極の形成されるレイヤのポリシリコン又は金属のパターン、若しくは、それより上層であってアルミニウム又は銅を主成分とする金属配線のパターン、が挙げられる。
【００４０】
ステップＳ６において、シミュレーション対象箇所を全て処理したと判断した場合（ステップＳ６においてＹＥＳ）には、処理を終了する（エンド）。
【００４１】
一方、シミュレーション対象箇所を全て処理していないと判断した場合（ステップＳ６においてＮＯ）には、ステップＳ８に進み、該当するシミュレーション対象箇所についてシミュレーションを実施する（ステップＳ８）。具体的には、シミュレーション対象箇所のうちのある選択された一つのレイアウトパターンについて、シミュレーション結果と規格とを比較して誤差Δｓを計算する。ここで、例えば、検証種がウェハ上の設計レイアウトパターンと仕上がり寸法との差分に関するものであれば、シミュレーションによりウェハ上の仕上がり寸法を求めた上で、設計レイアウトパターンの寸法を計測し、その差分を誤差Δｓとする。以下においては、当該誤差Δｓについて説明する。
【００４２】
そして、次に、誤差Δｓをエラーリストに格納する（ステップＳ１０）。
そして、次のシミュレーション対象箇所の処理に移る（ステップＳ１２）。具体的には、ステップＳ６に戻る。
【００４３】
シミュレーション対象箇所の全ての処理が終了していなければ未処理のレイアウトパターンが選択され、ステップＳ８，Ｓ１０が実行される。このように、シミュレーション対象箇所のすべての配線パターンについて、シミュレーションが処理済となるまで当該処理が繰り返される。なお、図３のシミュレーションを行うにあたっては、同一のシミュレーション条件が使用される。すなわち、同一の製造条件において、シミュレーション対象箇所のすべてのレイアウトパターンのそれぞれの誤差Δｓが算出されることになる。
【００４４】
図４は、本発明の実施の形態１に従うシミュレーション判定部２０の処理を説明するフロー図である。
【００４５】
図４を参照して、まず、各種情報（シミュレーション結果、エラー規格等）を入力する（ステップＳ２０）。
【００４６】
次に、ばらつき分布値Ｄを計算する（ステップＳ２２）。ここでは、シミュレーション対象箇所内の全レイアウトパターンの誤差の全体、シミュレーション対象箇所のうちの予め設定された箇所の複数のレイアウトパターンの誤差、または、シミュレーション対象箇所のうちの分類すべきとされた箇所毎の誤差に関してばらつき分布値Ｄの計算が行われる。
【００４７】
次に、ばらつき分布値Ｄとばらつき分布エラー規格（単に、エラー規格とも称する）δとを比較して、条件を満たしているか否か、すなわち、ばらつき分布値Ｄがエラー規格δよりも小さいか否かを判断する（ステップＳ２４）。ここでばらつき分布エラー規格δは、寸法ずれの標準偏差、寸法ずれ平均値と標準偏差の和、歩留まり値やチップ・機能ブロックの電気特性に関わる値等の規格である。
【００４８】
ステップＳ２４において、ばらつき分布値Ｄがエラー規格δよりも小さいと判断した場合（ステップＳ２４においてＹＥＳ）には、エラーなしと判断して処理を終了する（エンド）。
【００４９】
一方、ステップＳ２４において、ばらつき分布値Ｄがエラー規格δよりも小さくないと判断した場合（ステップＳ２４においてＮＯ）には、エラーありと判断して、エラーリストと、ばらつき分布値Ｄを出力する（ステップＳ２６）。そして、処理を終了する（エンド）。
【００５０】
本発明の実施の形態１に従うリソグラフィ検証は、ばらつき分布値Ｄがエラー規格δ内であれば、シミュレーション結果として検証合格として終了する。すなわち、従来であれば１つでもエラーがあれば、エラーとして修正していた箇所についても、回路全体あるいは設計レイアウト全体としてばらつき分布値Ｄ＜エラー規格δとなっていれば、シミュレーション結果として修正を行う必要はないとして終了する。なお、エラー箇所が存在する場合であっても動作が保証されるエラーのみ修正せず、クリティカルエラー（数値が規格から大きく外れるエラー）が存在するエラー箇所については修正を要求するようにしても良い。
【００５１】
エラー規格内とならない場合には、レイアウトやＯＰＣ／ＲＥＴ仕様等の修正を行い、これを繰り返す。具体的には、エラー箇所の全てを修正するのではなく、例えば、チップ全体としてばらつき分布値Ｄ＜エラー規格δとするのに必要な箇所のみ、レイアウトやＯＰＣ／ＲＥＴ仕様等の修正が行われる。
【００５２】
図５は、本発明の実施の形態１に従うエラーリストを説明する図である。
図５を参照して、本発明の実施の形態１に従うエラーリストが示されている。ここでは、一例として３０個のエラー箇所がリスト形式で示されている。検出された順にＩＤが対応付けられた場合が示されている。また、ここで、「ｘ，ｙ」は、エラー箇所のマーカ位置のチップ全体の基準点からのｘ座標、ｙ座標を指し示す。Δｓは、ウェハ上に形成される設計レイアウトパターンの仕様値と仕上がり寸法の差分である。
【００５３】
図６は、本発明の実施の形態１に従うチップの概略を説明する図である。
図６（Ａ）を参照して、チップ全体ＴＰに関して、本発明の実施の形態１に従うリソグラフィ検証が実行される。本例においては、一例として、左端頂点を（０，０）の基準点とした場合において、ｘ座標、ｙ座標を定める場合が示されている。図６（Ｂ）は、設計された一つのレイアウトパターンに対して、実際の仕上がりパターンが示されていて、エラー箇所のマーカ「×」が示されている。当該マーカ「×」の位置が、エラー箇所のｘ座標、ｙ座標に対応する。
【００５４】
図７は、本発明の実施の形態１に従うエラー度数の統計分布を説明する図である。
図７を参照して、エラー度数の統計分布として、ここで、グラフのｘ軸は誤差Δｓであり、ｙ軸は誤差Δｓを有するレイアウトパターンの数をエラー件数として度数にとったものである。
【００５５】
μは誤差Δｓの平均値、σは誤差Δｓの標準偏差、Ｒは、誤差Δｓのレンジである。
εμｐ、εμｍ、εσおよびεＲはこれらに対応したばらつき分布エラー規格である。本図は出力の一例を示したものであり、ばらつき分布値Ｄとばらつき分布エラー規格εが含まれていれば、他の形式であってもよい。この表示をもとに人手で処理を行ってもよいし、これらの値を入力として他のツールの処理を行うことも可能である。
【００５６】
図８は、本発明の実施の形態１に従うエラー度数の統計分布を説明する別の図である。
図８（Ａ）および（Ｂ）を参照して、グラフのｘ軸およびｙ軸ならびに記号は図７と同様である。図８（Ａ）は、誤差Δｓが広い範囲で分布しており、レンジＲはレンジＲのばらつき分布エラー規格εＲに違反しているものとする。従来の検証はレンジ（最大、最小値の規格を超えるかどうか）で個々のエラーを判断するため、図の「○」で示した部分がエラー箇所として検出され、検証エラー有りという検証結果となる。
【００５７】
一方、図８（Ｂ）の例は、誤差Δｓが図８（Ａ）に比較して狭い範囲で分布しており、レンジＲはばらつき分布エラー規格εＲ内におさまっている。
【００５８】
したがって、従来の検証においては、レンジで個々のエラーの合否を判定するため、これについては検証エラーはなしという検証結果となる。
【００５９】
一方、度数分布を見ると、図８（Ａ）は、平均値μ近傍の誤差Δｓに度数が集中しており、結果、ばらつき分布σは比較的小さい。一方で、図８（Ｂ）は、平均値μから離れたΔｓに度数のピークがあり、結果、ばらつき分布σが大きい。このような極端な度数分布は、特に先端プロセスでプロセスマージンが小さい場合、ＯＰＣ／ＲＥＴ仕様等によって生じることがある。
【００６０】
図８（Ａ）および（Ｂ）の比較はεσの設定に依存して判断することが可能であるが、従来の方式では両者の比較を正しく行うことができなかった。
【００６１】
上記で説明した本発明の実施の形態１に従う方式では、度数分布を誤差Δｓのレンジだけでなく、ばらつきという他の尺度からも判定し、たとえば、ばらつき分布σが大きい図８（Ｂ）を検証エラー有りと判定し、ばらつき分布σが小さい図８（Ａ）を検証エラーなしと判断することが可能である。
【００６２】
ばらつき分布がエラー規格値内か否かを検証することにより検証エラーが積算された結果として得られる統計指標で検証合否を判断することが可能となる。これにより、マスク作製可否判断、およびレイアウト、ＯＰＣ／ＲＥＴ仕様の改定要否判断等を従来よりも高精度に実行することが可能となる。また、開発リソースをより効率的に活用することも可能となる。
【００６３】
［実施の形態２］
図９は、本発明の実施の形態２に従うシミュレーション判定部の機能を説明する図である。
【００６４】
図９を参照して、本発明の実施の形態２に従うシミュレーション判定部２０Ａは、ばらつき分布計算部２１と、ばらつき分布判定部２２と、ばらつき分布検証エラー出力部２３と、修正候補リスト生成部２６と、修正候補リスト結果格納部２７と、修正候補リスト確認部２８とを含む。
【００６５】
ばらつき分布計算部２１と、ばらつき分布判定部２２とについては、図２で説明したものと同様である。
【００６６】
修正候補リスト生成部２６は、ばらつき分布検証エラー出力部２３の出力結果に基づいて、ばらつき分布がばらつき分布検証エラー規格内とするために修正が必要なエラー箇所を抽出し、修正候補のリストデータを出力する。
【００６７】
修正候補リスト結果格納部２７は、修正候補のリストデータを格納し当該リストデータには、ばらつき分布を規格内とするために修正が必要なエラー箇所の座標、当該エラーを解消することによる改善度等、修正に必要な情報が格納される。
【００６８】
修正候補リスト確認部２８は、修正候補リスト結果格納部２７に格納された修正候補リストを確認する。具体的には、修正候補リストを可視化して、ディスプレイに表示させるようにしても良い。また、これらの出力をＰ＆Ｒなど後段のツールで利用することも可能である。
【００６９】
図１０は、本発明の実施の形態２に従うエラー箇所の修正を説明する図である。
図１０（Ａ）を参照して、ここでは、チップＴＰにおいて、複数のトランジスタのレイアウトパターンが形成される場合が示されている。本例においては、シミュレーション結果に基づいて、正常トランジスタ６１と、不良トランジスタ６２とが判別された場合が示されている。
【００７０】
図１０（Ｂ）は、正常トランジスタ６１を示す図である。図１０（Ｃ）は、不良トランジスタ６２を示す図である。図１０（Ｄ）は、修正トランジスタ６５を示す図である。
【００７１】
図１０（Ｂ）を参照して、活性領域６４と、導電性のゲート領域６３とが示されている。図１０（Ｃ）を参照して、ここでは、ゲート領域６３の導電性層が折れ曲がり、曲がり部と活性領域６４までの距離が短く、動作上の不良ではないが製造上不良と判定される形状が示されている。すなわち、誤差Δｓがエラー規格εよりも大きい場合である。
【００７２】
一方、図１０（Ｄ）を参照して、ここでは、ゲート領域６３の導電性層が折れ曲がり、曲がり部と活性領域６４との間の距離が長い場合であり、距離が修正されて製造上不良とは判定されない形状が示されている。すなわち、誤差Δｓがエラー規格εよりも小さい場合である。
【００７３】
図１０（Ｅ）は、従来のエラー箇所の修正を説明する図である。図１０（Ｅ）に示されるように、従来は、エラー箇所が検出した場合には、検出したエラー箇所が全てなくなるまで、不良トランジスタ６２を修正トランジスタ６５に修正していた。
【００７４】
図１０（Ｆ）は、本発明の実施の形態に従うエラー箇所の修正を説明する図である。本発明の実施の形態２に従う方式においては、図１０（Ｆ）に示されるようにすべてのエラー箇所を修正するのではなく、ばらつき分布値Ｄがエラー規格δよりも小さくなるまでエラー箇所を図１０（Ｄ）の修正トランジスタ６５に修正する。
【００７５】
本発明の実施の形態２に従う方式によれば、チップＴＰ全体でのばらつき分布を必要分だけ抑制しつつ、必要となる修正の数を減少させることができ、設計修正、ＯＰＣ／ＲＥＴ仕様変更の負荷を低減することができる。
【００７６】
図１１は、本発明の実施の形態２に従う修正候補リスト生成部２６における処理を説明する図である。
【００７７】
図１１を参照して、まず、エラーリストをソートする（ステップＳ３０）。
具体的には、エラーリストをΔｓの大きさ等により、ソートする。ここで、例えばリソグラフィ検証の検証種をシミュレーション寸法と設計レイアウト寸法とした場合であれば、これらのずれである誤差Δｓが大きいものからソートする。
【００７８】
次に、最もばらつき分布を拡大するワーストエラー（Worstエラー）箇所を特定する（ステップＳ３２）。
【００７９】
そして、次に、全てのエラー箇所を処理したかどうかを判断する（ステップＳ３４）。
ステップＳ３４において、全てのエラー箇所を処理したと判断した場合（ステップＳ３４においてＹＥＳ）には、ステップＳ４８に進む。
【００８０】
ステップＳ４８においては、修正候補リストと、ばらつき分布値Ｄを出力する（ステップＳ４８）。そして、終了する（エンド）。
【００８１】
一方、全てのエラー箇所を処理していないと判断した場合（ステップＳ３４においてＮＯ）には、ステップＳ３６に進む。
【００８２】
ステップＳ３６において、ばらつき分布値Ｄを計算する（ステップＳ３６）。
そして、次に、ばらつき分布値Ｄがばらつき分布エラー規格δ内かどうかを判定する（ステップＳ３８）。
【００８３】
そして、ステップＳ３８において、ばらつき分布値Ｄがばらつき分布エラー規格δ内と判断した場合（ステップＳ３８においてＹＥＳ）には、ステップＳ４８に進む。
【００８４】
一方、ステップＳ３８において、ばらつき分布値Ｄがばらつき分布エラー規格δ内でないと判断した場合（ステップＳ３８においてＮＯ）には、該当エラー箇所の修正目標値ε’を計算する（ステップＳ４０）。
【００８５】
そして、次に、該当Δｓを修正目標値ε’としてエラーリストを更新する（ステップＳ４２）。
【００８６】
そして、該当エラー箇所を修正候補リストに追加する（ステップＳ４４）。
そして、次のワーストエラー箇所を特定する（ステップＳ４６）。そして、ステップＳ３４に進む。そして、上記処理を繰り返す。
【００８７】
すなわち、ワーストエラー箇所を特定して、ばらつき分布値Ｄを計算した場合に、ばらつき分布値Ｄがばらつき分布エラー規格δ内であるかどうかを判断して、ばらつき分布エラー規格δ内でない場合には、ワーストエラー箇所を修正目標値に置き換えて、修正候補リストに追加する。ばらつき分布値Ｄがばらつき分布エラー規格δ内となるまで当該処理を繰り返すことにより修正候補リストを生成することが可能となる。
【００８８】
図１２は、本発明の実施の形態２に従うエラーリストの更新を説明する図である。
図１２（Ａ）を参照して、当該エラーリストは、図５と同様のエラーリストである。
【００８９】
なお、ここでは、図５のエラーリストにさらに、修正目標値ε’の値の欄が追加されている場合が示されている。本例においては、修正目標値ε’の値は、基本的に固定値が与えられる。
【００９０】
具体的には、１．５≦Δｓである場合には、修正目標値ε’は、１．５、Δｓ≦−１．５である場合には、修正目標値ε’は、−１．５、−１．５＜Δｓ＜１．５の範囲内である場合には、修正目標値ε’は、Δｓの値とする。
【００９１】
図１２（Ｂ）を参照して、まず、Δｓの大きさ（絶対値）に従ってソートした場合が示されている。
【００９２】
そして、ここでは、修正目標値ε’に置き換える欄（「finalΔｓ」）が設けられている。
【００９３】
図１１のフローに従って、ワーストエラー箇所を特定する。最初のワーストエラー箇所は「ＩＤ１１」である。そして、当該箇所のΔｓを修正目標値ε’とする。具体的には、「１．５」に置き換える。そして、ばらつき分布値Ｄがばらつき分布エラー規格δ内かどうかを判断して、ばらつき分布値Ｄがばらつき分布エラー規格δ内である場合には、修正候補リストの生成を終了する。本例の場合には、ばらつき分布値Ｄがばらつき分布エラー規格δ内となるまで同様の処理を繰り返して、１０個のエラー箇所が修正目標値ε’に置き換えた場合に、ばらつき分布値Ｄがばらつき分布エラー規格δ内となる場合が示されている。
【００９４】
ここでは、一例として、ばらつき分布値Ｄ＝｜μ｜＋3σ、ばらつき分布エラー規格δを「６」とした場合に、ばらつき分布値Ｄ＜ばらつき分布エラー規格δ内となるまでエラー箇所を修正目標値に置き換える場合が示されている。
【００９５】
また、ばらつき分布エラー規格δを「５」とした場合に、ばらつき分布値Ｄ＜ばらつき分布エラー規格δ内となるまでエラー箇所を修正目標値に置き換えた場合も示されている。この場合には、１９個のエラー箇所が修正目標値ε’に置き換えた場合に、ばらつき分布値Ｄがばらつき分布エラー規格δ内となる場合が示されている。
【００９６】
したがって、当該方式により、エラーリスト中で、｜Δｓ｜＞εとなるエラー箇所全てを修正するのではなく、ばらつき分布に影響の高いエラー箇所を優先して修正することにより、チップＴＰ全体でのばらつき分布を必要分だけ抑制しつつ、必要となる修正の数を減少させることができ、設計修正、ＯＰＣ／ＲＥＴ仕様変更の負荷を低減することができる。
【００９７】
［実施の形態３］
図１３は、本発明の実施の形態３に従うシミュレーション判定部の機能を説明する図である。
【００９８】
図１３を参照して、本発明の実施の形態３に従うシミュレーション判定部２０Ｂは、ばらつき分布計算部２１と、ばらつき分布判定部２２と、ばらつき分布検証エラー出力部２３と、修正候補リスト生成部２６と、修正候補リスト結果格納部２７と、修正候補リスト確認部２８とを含む。
【００９９】
図９のシミュレーション判定部と比較して、修正候補リスト生成条件格納部４０が設けられ、修正候補リスト生成条件格納部４０に格納された修正候補リスト生成条件が修正候補リスト生成部２６に入力される点が異なる。
【０１００】
その他の点については、図９で説明したのと同様である。
修正候補リスト生成条件格納部４０は、修正候補リストを生成するための条件が格納されている。具体的には、修正候補リストを生成するにあたり、回路レイアウトパターンに従う重み付けパラメータが格納されている。
【０１０１】
図１４は、本発明の実施の形態３に従う修正候補リスト生成部２６における処理を説明する図である。
【０１０２】
図１４を参照して、まず、重み係数（重み付けパラメータ）が入力される（ステップＳ５０）。
【０１０３】
そして、次に、エラーリストを再計算する（ステップＳ５２）。具体的には、エラーリストをΔｓの大きさ等に重み付けパラメータＷを乗算する。
【０１０４】
そして、エラーリストをソートする（ステップＳ３０）。具体的には、重み付けパラメータを乗算した｜Δｓ｜×Ｗが大きいものからソートする。
【０１０５】
次に、最もばらつき分布を拡大するワーストエラー（Worstエラー）箇所を特定する（ステップＳ３２）。移行の処理は、図１１で説明したのと同様であるのでその詳細な説明は繰り返さない。
【０１０６】
図１５は、本発明の実施の形態３に従うエラーリストの更新を説明する図である。
図１５（Ａ）を参照して、当該エラーリストは、図１２（Ａ）のエラーリストにさらに、重み付けパラメータＷの欄と、｜Δｓ｜×Ｗの欄とを追加した場合が示されている。
【０１０７】
重み付けパラメータＷは、レイアウトパターンにしたがって、予め修正候補リスト生成条件格納部４０に格納されているものである。また、例えば、修正が不要であるか、または修正が難しいレイアウトパターンについては、重み付けパラメータＷを「０」として修正候補から外れるようにすることも可能である。
【０１０８】
図１５（Ｂ）を参照して、Δｓの大きさ（絶対値）×Ｗの値に従ってソートした場合が示されている。
【０１０９】
そして、ここでは、修正目標値ε’に置き換える欄（「finalΔｓ」）が設けられている。
【０１１０】
そして、図１４のフローに従って、ワーストエラー箇所を特定する。例えば、最初のワーストエラー箇所は「ＩＤ２１」である。そして、当該箇所のΔｓを修正目標値ε’constとする。具体的には、「１．５」に置き換える。そして、ばらつき分布値Ｄがばらつき分布エラー規格δ内かどうかを判断して、ばらつき分布値Ｄがばらつき分布エラー規格δ内である場合には、修正候補リストの生成を終了する。本例の場合には、ばらつき分布値Ｄがばらつき分布エラー規格δ内となるまで同様の処理を繰り返して、１０個のエラー箇所が修正目標値ε’constに置き換えた場合に、ばらつき分布値Ｄがばらつき分布エラー規格δ内となる場合が示されている。
【０１１１】
ここでは、一例として、ばらつき分布値Ｄ＝｜μ｜＋3σ、ばらつき分布エラー規格δを「６」とした場合に、ばらつき分布値Ｄ＜ばらつき分布エラー規格δ内となるまでエラー箇所を修正目標値に置き換える場合が示されている。
【０１１２】
実施の形態２に従うエラーリストにおいては、ばらつき分布をばらつき分布規格内に低減するために必要な修正箇所を修正候補リストとして得ることができたが、設計上、およびＯＰＣ／ＲＥＴの要求精度を考慮して修正すべきかどうかを考慮していなかった。
【０１１３】
本実施の形態３に従うエラーリストにおいては、重み付けパラメータを用いることにより、重み付けが高いほどソートで上位に来るようにして、優先して修正することが可能となる。あるいは、修正が難しい箇所を候補の下位にすることが可能となる。すなわち、設計やＯＰＣ／ＲＥＴの精度上、変更すべきではない機能ブロックや回路の重みを低くすることが可能であり、逆にクリティカルパスのトランジスタのような回路動作上重要な箇所の重みを高く設定することが可能である。
【０１１４】
［実施の形態４］
図１６は、本発明の実施の形態４に従うシミュレーション判定部の機能を説明する図である。
【０１１５】
図１６を参照して、本発明の実施の形態４に従うシミュレーション判定部２０Ｃは、ばらつき分布計算部２１と、ばらつき分布判定部２２と、ばらつき分布検証エラー出力部２３と、修正候補リスト生成部２６＃と、修正候補リスト結果格納部２７と、修正候補リスト確認部２８とを含む。
【０１１６】
図９のシミュレーション判定部２０Ａと比較して、修正候補リスト生成部２６を修正候補リスト生成部２６＃に置換した点が異なる。
【０１１７】
修正候補リスト生成部２６＃は、修正試行部４２をさらに含む。修正試行部４２は、修正候補リスト確認部２８の出力を受け、エラー箇所の修正を試みる部位である。当該修正試行部４２は、ルールベースでの自動修正、リソグラフィ検証のエラー箇所の自動修正ツールやＰ＆Ｒツール等、もしくは、エディタやＯＰＣ／ＲＥＴ仕様の開発環境のようなインタラクティブな環境等で構成される。例えば、公知のツール（例えばリソコレクションツール（ホットスポット修正ツール））を用いて、エラー箇所の修正の試行を実現することが可能である。
【０１１８】
図１７は、本発明の実施の形態４に従うエラーリストの更新を説明する図である。
図１７（Ａ）を参照して、当該エラーリストは、図１２（Ａ）のエラーリストにさらに、修正試行部４２で修正試行した誤差Δｓを修正したと仮定した場合の修正目標値ε’accuの欄と、｜Δｓ｜から修正目標値ε’accuを減算した差分量の大きさ（｜Δｓ｜−｜ε’accu｜）の欄とが設けられている。
【０１１９】
図１７（Ｂ）を参照して、差分量の大きさ（｜Δｓ｜−｜ε’accu｜）に従ってソートした場合が示されている。
【０１２０】
そして、ここでは、修正目標値ε’に置き換える欄（「finalΔｓ」）が設けられている。修正目標値ε’は、固定値ではなく、修正試行部４２で試行した修正目標値ε’accuの値である。
【０１２１】
そして、上記のフローと同様の方式に従って、ワーストエラー箇所を特定する。最初のワーストエラー箇所は「ＩＤ１６」である。そして、当該箇所のΔｓを修正目標値ε’accuとする。具体的には、「−０．４」に置き換える。そして、ばらつき分布値Ｄがばらつき分布エラー規格δ内かどうかを判断して、ばらつき分布値Ｄがばらつき分布エラー規格δ内である場合には、修正候補リストの生成を終了する。本例の場合には、ばらつき分布値Ｄがばらつき分布エラー規格δ内となるまで同様の処理を繰り返して、１４個のエラー箇所を修正目標値ε’accuに置き換えた場合に、ばらつき分布値Ｄがばらつき分布エラー規格δ内となる場合が示されている。
【０１２２】
ここでは、一例として、ばらつき分布値Ｄ＝｜μ｜＋3σ、ばらつき分布エラー規格δを「６」とした場合に、ばらつき分布値Ｄ＜ばらつき分布エラー規格δ内となるまでエラー箇所を修正目標値に置き換える場合が示されている。
【０１２３】
また、図１７（Ｃ）を参照して、ここでは、ソート前のエラーリストに基づいてΔｓを修正目標値ε’accuとした場合における比較例が示されている。ここでは、２３個のエラー箇所を修正目標値ε’accuに置き換えた場合に、ばらつき分布値Ｄがばらつき分布エラー規格δ内となる場合が示されている。
【０１２４】
したがって、本実施の形態４に従うエラーリストにおいては、修正目標値ε’accuをε’に代えて用いることにより、より正確な修正箇所の優先度を決定することができる。また、差分量の大きさに従ってソートすることにより、修正効果の高い修正箇所を優先して修正することができるため、修正工程を減らして、修正処理を高速に実行することが可能となる。
【０１２５】
［実施の形態５］
図１８は、本発明の実施の形態５に従うシミュレーション判定部の機能を説明する図である。
【０１２６】
図１８を参照して、本発明の実施の形態５に従うシミュレーション判定部２０Ｄは、ばらつき分布計算部２１と、ばらつき分布判定部２２と、ばらつき分布検証エラー出力部２３と、修正候補リスト生成部２６＃Ａと、修正候補リスト結果格納部２７と、修正候補リスト確認部２８とを含む。
【０１２７】
図９のシミュレーション判定部２０Ａと比較して、修正候補リスト生成部２６を修正候補リスト生成部２６＃Ａに置換した点が異なる。
【０１２８】
修正候補リスト生成部２６＃Ａは、修正効率評価部４６をさらに含む。修正効率評価部４６は、修正効率を評価する部位である。また、修正候補グルーピング指標格納部５２とが設けられ、修正候補グルーピング指標格納部５２に格納された修正候補グルーピング指標が修正候補リスト生成部２６＃Ａに入力される点が異なる。
【０１２９】
その他の点については、図９で説明したのと基本的に同様である。
修正候補グルーピング指標格納部５２は、１つの、または同様の修正とするための指標を格納する。例えば、複数のエラー箇所が同一セルであるかや、パターンの形状がエラー箇所の周辺領域で同一であるか、または同様の形状であるか（いわゆる完全一致や許容度を持たせたパターンマッチング等）、レイアウト修正ツールやＯＰＣ等のツールで同一処理対象となり、１つの設定変更により一度に解決できる見込みとなるか等が指標となる。たとえば、公知のツール（例えばパターンマッチング機能）を用いて、ライブラリに登録されたレイアウトパターンと一致（または類似）するパターンを膨大なレイアウトパターンの中から検索して当該指標を作成するようにしてもよい。当該指標を用いることにより、エラーリストの修正候補をグルーピングすることが可能となる。
【０１３０】
図１９は、本発明の実施の形態５に従う修正候補リスト生成部２６＃Ａにおける処理を説明する図である。
【０１３１】
図１９を参照して、まず、グルーピング指標を入力する（ステップＳ５０）。
具体的には、修正候補グルーピング指標格納部５２に格納されているグルーピング指標を入力する。
【０１３２】
次に、エラーリストをグルーピング指標によりグルーピングする（ステップＳ５１）。
次に、グルーピングされたエラーリストについて、グループ毎の修正効率を計算する（ステップＳ５２）。
【０１３３】
具体的には、該当エラーグループのΔｓを修正目標値ε’とした場合の差分量の大きさ（｜Δｓ｜−｜ε’accu｜）の合計値（sumOfGrp）を計算する。
【０１３４】
次に、グルーピングされたエラーリストについて、差分量の大きさの合計値に従ってソートする（ステップＳ５３）。
【０１３５】
次に、最も修正効率の高いワーストエラー（Worstエラー）グループを特定する（ステップＳ５４）。
【０１３６】
次に、全エラーグループを処理したか否かを判断する（ステップＳ５５）。
そして、全エラーグループを処理したと判断した場合（ステップＳ５５においてＹＥＳ）には、ステップＳ６８に進む。
【０１３７】
一方、全エラーグループを処理していないと判断した場合（ステップＳ５５においてＮＯ）には、ばらつき分布値Ｄを計算する（ステップＳ５６）。
【０１３８】
そして、次に、ばらつき分布値Ｄがばらつき分布エラー規格δ内かどうかを判定する（ステップＳ５８）。
【０１３９】
そして、ステップＳ５８において、ばらつき分布値Ｄがばらつき分布エラー規格δ内と判断した場合（ステップＳ５８においてＹＥＳ）には、ステップＳ６８に進む。
【０１４０】
そして、修正候補グループリストとばらつき分布値Ｄを出力する（ステップＳ６８）。
一方、ステップＳ５８において、ばらつき分布値Ｄがばらつき分布エラー規格δ内でないと判断した場合（ステップＳ５８においてＮＯ）には、該当エラーグループのΔｓを修正目標値ε’としてエラーグループリストを更新する（ステップＳ６０）。
【０１４１】
そして、該当エラーグループを修正候補グループリストに追加する（ステップＳ６２）。
【０１４２】
そして、次の修正候補グループを特定する（ステップＳ６４）。そして、ステップＳ５５に進む。そして、上記処理を繰り返す。
【０１４３】
すなわち、ワーストエラーグループを特定して、ばらつき分布値Ｄを計算した場合に、ばらつき分布値Ｄがばらつき分布エラー規格δ内であるかどうかを判断して、ばらつき分布エラー規格δ内でない場合には、ワーストエラーグループの全体を修正目標値に置き換えて、修正候補グループリストに追加する。ばらつき分布値Ｄがばらつき分布エラー規格δ内となるまで当該処理を繰り返すことにより修正候補グループリストを生成することが可能となる。
【０１４４】
図２０は、本発明の実施の形態５に従うエラーリストの更新を説明する図である。
図２０（Ａ）を参照して、当該エラーリストは、図１２（Ａ）のエラーリストにさらに、グルーピング指標に基づいてグループ（Group）ＩＤの欄が設けられるとともに、｜Δｓ｜から修正目標値ε’constを減算した差分量の大きさ（｜Δｓ｜−｜ε’const｜）の欄とが設けられている。また、グループ毎の差分量の大きさ（｜Δｓ｜−｜ε’const｜）の合計値の欄とが設けられている。
【０１４５】
図２０（Ｂ）を参照して、差分量の大きさ（｜Δｓ｜−｜ε’const｜）の合計値に従ってグルーピングされたエラーリストをソートした場合が示されている。そして、ここでは、修正目標値ε’に置き換える欄（「finalΔｓ」）が設けられている。
【０１４６】
図１９のフローに従って、ワーストエラーグループを特定する。最初のワーストエラー箇所は「グループ（group）ＩＤ７」である。そして、当該箇所のΔｓを修正目標値ε’constとする。具体的には、「１．５」に置き換える。そして、ばらつき分布値Ｄがばらつき分布エラー規格δ内かどうかを判断して、ばらつき分布値Ｄがばらつき分布エラー規格δ内である場合には、修正候補グループリストの生成を終了する。本例の場合には、ばらつき分布値Ｄがばらつき分布エラー規格δ内となるまで同様の処理を繰り返して、１０個のエラー箇所が修正目標値ε’constに置き換えた場合に、ばらつき分布値Ｄがばらつき分布エラー規格δ内となる場合が示されている。
【０１４７】
ここでは、一例として、ばらつき分布値Ｄ＝｜μ｜＋3σ、ばらつき分布エラー規格δを「６」とした場合に、ばらつき分布値Ｄ＜ばらつき分布エラー規格δ内となるまでエラー箇所を修正目標値に置き換える場合が示されている。
【０１４８】
また、ばらつき分布エラー規格δを「５」とした場合に、ばらつき分布値Ｄ＜ばらつき分布エラー規格δ内となるまでエラーグループを修正目標値に置き換えた場合も示されている。この場合には、２４個のエラー箇所が修正目標値ε’constに置き換えた場合に、ばらつき分布値Ｄがばらつき分布エラー規格δ内となる場合が示されている。なお、グループ数は１５個である。
【０１４９】
したがって、本実施の形態５に従うエラーリストにおいては、回路レイアウトパターンをグルーピングして、修正効果の高いグループの修正箇所を優先して修正することができるため、効率的に修正処理を実行することが可能となる。また、グルーピングすることによりまとめて修正することが可能であるため修正効率をさらに高めることが可能である。
【０１５０】
特に、本例においては、３０個のエラーリストの場合について説明しているが、実際の数は膨大であり修正効率は飛躍的に向上する。
【０１５１】
なお、修正候補グループリストに関して、上記においては、修正目標値ε’constを固定として処理していたが、実施の形態４で説明したように修正試行部４２で試行した修正目標値ε’accuを用いて計算するようにしても良い。
【０１５２】
また、本例においては、ばらつき分布低減効果の高い、すなわち修正効率の高いグループとして、グループ毎の差分量の大きさ（｜Δｓ｜−｜ε’const｜）の合計値に基づいて判断していたが、特にこれに限られず、他の方式に基づいてばらつき分布低減効果の高い、すなわち修正効率の高いグループを特定して修正するようにしても良い。たとえば、ばらつき分布低減効果を所定の関数に従って実際に計算することも可能であるし、グループ内のエラー数、寸法ずれ量などエラー値と個数の積の和、修正効果と個数の積の和などを用いて、修正効率の高いグループを特定するようにしてもよい。
【０１５３】
［実施の形態６］
上記の実施の形態においては、ばらつき分布がエラー規格値内となることを検証することにより、個々のリソグラフィ検証エラーが積算された結果として得られる統計指標でリソグラフィ検証の合否を判定することができ、マスク作製可否判断等を従来より高精度に行うことが可能となる場合について説明したが、個々のエラー箇所のシミュレーション結果は一意に収束すると仮定していた。
【０１５４】
一方で、実際のウェハ上の物理値には、ばらつきが存在するため、個々のエラー箇所もチップ間、ウェハ間、ロット間等でばらつきを持つことになる。したがって、ばらつきを考慮したシミュレーションによりさらに高精度のシミュレーションを実行することが可能となる。
【０１５５】
図２１は、本発明の実施の形態６に従うリソグラフィ検証装置の主な機能ブロック図である。
【０１５６】
図２１を参照して、図１で説明した機能ブロック図と比較して、リソグラフィシミュレーション部１０をばらつき考慮リソグラフィシミュレーション部１０＃に置換するとともに、シミュレーション判定部２０をばらつき考慮シミュレーション判定部２０＃に置換した点が異なる。
【０１５７】
また、ばらつき考慮シミュレーション判定部２０＃は、ばらつき分布計算部２１＃と、ばらつき分布判定部２２＃と、ばらつき分布検証エラー出力部２３＃と、ばらつき分布検証エラー結果格納部２４＃と、ばらつき分布検証エラー確認部２５＃とを含む。また、ばらつき分布検証規格条件格納部７＃と、ばらつき分布検証規格入力部９＃とが設けられる。
【０１５８】
ばらつき分布検証規格条件格納部７＃には、上記ばらつきを考慮したばらつき分布検証規格条件が格納されている。また、当該条件が、ばらつき分布計算部２１＃、ばらつき分布判定部２２＃に入力されて、ばらつきを考慮した計算および判定処理が実行される。
【０１５９】
ばらつき考慮リソグラフィシミュレーション部１０＃は、特開２０１０−２６０７６号公報に示されるシミュレーションを行うことにより、個々のエラー箇所の中心値だけでなく、そのエラー箇所の寸法等物理値の分布値等を求めることが可能である。
【０１６０】
そして、当該得られたシミュレーション結果をばらつき考慮シミュレーション判定部２０＃において判定する。具体的には、ばらつき分布計算部２１＃は、以上で得られた物理値の中心値と分布値から、ばらつき分布値Ｄを計算する。本計算の仕方は、物理値の分布値やばらつき分布値Ｄをどうとるかによって異なるが、例えば、平均値については公知の手法によって容易に計算することが可能である。また、物理値が正規分布に従うとした場合に分布値を標準偏差にした場合についても、統計学に基づいて一般に広く行われている方法で容易に計算が可能である。物理値が特殊な分布になるとして分布値を計算した場合には、モンテカルロ法またはそれに類する方法により、同様の分布を擬似的に生じさせて計算することにより、ばらつき分布値Ｄを計算することが可能である。以降の処理については、上記の実施の形態で説明したのと同様の方式により実行することが可能である。処理フローも同様である。
【０１６１】
したがって、ばらつきを考慮したシミュレーションによりさらに高精度のシミュレーションを実行して、リソグラフィ検証の精度をさらに向上させることが可能となる。
【０１６２】
＜ハードウェア構成＞
上述した実施の形態に従うリソグラフィ検証装置は、代表的に、コンピュータベースの装置によって実現される。
【０１６３】
図２２は、この発明の実施の形態に従うリソグラフィ検証装置を実現するための代表的なハードウェア構成であるコンピュータ１００のハードウェア構成を示す概略構成図である。
【０１６４】
図２２を参照して、コンピュータ１００は、ＦＤ（Flexible Disk）駆動装置１１１およびＣＤ−ＲＯＭ（Compact Disk-Read Only Memory)駆動装置１１３を搭載したコンピュータ本体１０１と、モニタ１０２と、キーボード１０３と、マウス１０４とを含む。
【０１６５】
コンピュータ本体１０１は、ＦＤ駆動装置１１１およびＣＤ−ＲＯＭ駆動装置１１３に加えて、相互にバスで接続された、演算装置であるＣＰＵ（Central Processing Unit）１０５と、メモリ１０６と、記憶装置である固定ディスク１０７と、通信インターフェース１０９とを含む。
【０１６６】
本実施の形態に従うリソグラフィ検証装置は、ＣＰＵ１０５がメモリ１０６などのコンピュータハードウェアを用いて、プログラムを実行することで実現される。一般的に、このようなプログラムは、ＦＤ１１２やＣＤ−ＲＯＭ１１４などの記録媒体に格納されて、またはネットワークなどを介して流通する。そして、このようなプログラムは、ＦＤ駆動装置１１１やＣＤ−ＲＯＭ駆動装置１１３などにより記録媒体から読取られて、または通信インターフェース１０９にて受信されて、固定ディスク１０７に格納される。さらに、このようなプログラムは、固定ディスク１０７からメモリ１０６に読出されて、ＣＰＵ１０５により実行される。
【０１６７】
ＣＰＵ１０５は、各種の数値論理演算を行なう演算処理部であり、プログラムされた命令を順次実行することで、上述のリソグラフィ検証を実行する。メモリ１０６は、ＣＰＵ１０５のプログラム実行に応じて、各種の情報を記憶する。
【０１６８】
モニタ１０２は、ＣＰＵ１０５が出力する情報を表示するための表示部であって、一例としてＬＣＤ（Liquid Crystal Display）やＣＲＴ（Cathode Ray Tube）などから構成される。すなわち、モニタ１０２には、リソグラフィ検証や各種アプリケーションの結果が表示される。
【０１６９】
マウス１０４は、クリックやスライドなどの動作に応じたユーザから指令を受付ける。キーボード１０３は、入力されるキーに応じたユーザから指令を受付ける。
【０１７０】
通信インターフェース１０９は、コンピュータ１００と他の装置との間の通信を確立するための装置であり、各種データを外部から受付可能である。
【０１７１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１７２】
２ レイアウトデータ格納部、４ レイアウトデータ入力部、６ シミュレーション条件格納部、７ ばらつき分布検証規格条件格納部、８ シミュレーション条件入力部、９ ばらつき分布検証規格入力部、１０ リソグラフィシミュレーション部、１６ シミュレーション結果格納部、２０，２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ シミュレーション判定部、２１ ばらつき分布計算部、２２ ばらつき分布判定部、２３ ばらつき分布検証エラー出力部、２４ ばらつき分布検証エラー結果格納部、２５ ばらつき分布検証エラー確認部、２６，２６＃，２６＃Ａ 修正候補リスト生成部、２７ 修正候補リスト結果格納部、２８ 修正候補リスト確認部、３０ アプリケーション部、４０ 修正候補リスト生成条件格納部、４２ 修正試行部、４６ 修正効率評価部、５２ 修正候補グルーピング指標格納部。
【特許請求の範囲】
【請求項１】
ウェハ上に形成すべき複数のレイアウトパターンに関するレイアウトデータと、シミュレーションパラメータを含むシミュレーション条件とに基づいて、その複数のレイアウトパターンの各々について仕様値と仕上がり寸法との差分である状態値を予測するシミュレーション実行部と、
前記シミュレーション実行部によって算出された、前記複数のレイアウトパターンの前記状態値のばらつき分布を算出し、このばらつき分布に基づいてシミュレーション結果を判定する判定部とを備える、リソグラフィ検証装置。
【請求項２】
前記判定部は、
前記ばらつき分布を計算する計算部と、
前記計算部により計算されたばらつき分布値と、所定値とを比較して、比較結果に基づいてエラー出力する出力部とを含む、請求項１記載のリソグラフィ検証装置。
【請求項３】
前記シミュレーション結果は、前記複数のレイアウトパターンにそれぞれ対応する複数の状態値で構成され、
前記出力部は、前記シミュレーション結果である状態値のエラーリストを出力する、請求項２記載のリソグラフィ検証装置。
【請求項４】
前記シミュレーション結果は、前記複数のレイアウトパターンにそれぞれ対応する複数の状態値で構成され、
前記出力部は、
前記シミュレーション結果である前記複数の状態値のエラーリストを生成するリスト生成部と、
前記リスト生成部により生成されたエラーリストのうち修正候補を抽出して修正エラーリストを生成する修正リスト生成部とを含み、
前記修正リスト生成部は、
前記エラーリストのうちの１つの修正対象となる状態値を所定値に修正し、
修正された修正リストに基づいて、前記計算部を用いて前記複数のレイアウトパターンの状態値のばらつき分布を再計算し、
前記計算部により再計算されたばらつき分布値と、前記所定値とを比較して、比較結果が所定条件を満たすか否かを判断し、
前記比較結果が前記所定条件を満たすまで前記エラーリストのうちの残りの修正対象となる状態値を所定値に修正する処理を繰り返す、請求項２記載のリソグラフィ検証装置。
【請求項５】
前記修正リスト生成部は、修正候補を抽出する前に、修正対象の優先度に従って前記複数のレイアウトパターンについて予めそれぞれ設定された重み係数を前記エラーリストを構成する対応する状態値に乗算して、乗算した値を状態値とする重み付け部をさらに含む、請求項４記載のリソグラフィ検証装置。
【請求項６】
前記シミュレーション結果は、前記複数のレイアウトパターンにそれぞれ対応する複数の状態値で構成され、
前記出力部は、
前記シミュレーション結果である前記複数の状態値のエラーリストを生成するリスト生成部と、
前記リスト生成部により生成されたエラーリストのうち修正候補を抽出して修正エラーリストを生成する修正リスト生成部とを含み、
前記修正リスト生成部は、
前記エラーリストの前記複数の状態値の各々について、対応するパターンを修正した場合に変化する状態値を推定し、
前記エラーリストのうちの１つの修正対象となる状態値を推定された状態値に修正し、
修正された修正リストに基づいて、前記計算部を用いて前記複数のレイアウトパターンの状態値のばらつき分布を再計算し、
前記計算部により再計算されたばらつき分布値と、前記所定値とを比較して、比較結果が所定条件を満たすか否かを判断し、
前記比較結果が前記所定条件を満たすまで前記エラーリストのうちの残りの修正対象となる状態値を推定された状態値に修正する処理を繰り返す、請求項２記載のリソグラフィ検証装置。
【請求項７】
前記シミュレーション結果は、前記複数のレイアウトパターンにそれぞれ対応する複数の状態値で構成され、
前記複数のレイアウトパターンは、複数のグループに分類され、
前記出力部は、
前記シミュレーション結果である前記複数の状態値のエラーリストを生成するリスト生成部と、
前記リスト生成部により生成されたエラーリストのうち修正候補を抽出して修正エラーリストを生成する修正リスト生成部とを含み、
前記修正リスト生成部は、
前記エラーリストの前記複数の状態値に基づいて、前記複数のグループにそれぞれ分類して修正効率を算出し、
前記エラーリストのうちの修正効率の高いグループの修正対象となる状態値を所定値に修正し、
修正された修正リストに基づいて、前記計算部を用いて前記複数のレイアウトパターンの状態値のばらつき分布を再計算し、
前記計算部により再計算されたばらつき分布値と、前記所定値とを比較して、比較結果が所定条件を満たすか否かを判断し、
前記比較結果が前記所定条件を満たすまで前記エラーリストのうちの残りの修正効率の高いグループの修正対象となる状態値を所定値に修正する処理を繰り返す、請求項２記載のリソグラフィ検証装置。
【請求項８】
前記シミュレーション実行部は、前記複数のレイアウトパターンに関するレイアウトデータおよび、当該複数のレイアウトパターンのばらつき情報、前記シミュレーション条件、および当該シミュレーション条件のばらつき情報とに基づいて、ウェハ上に形成される前記複数のレイアウトパターンの各々について仕様値と仕上がり寸法の差分である状態値を予測する、請求項１〜７のいずれかに記載のリソグラフィ検証装置。
【請求項９】
コンピュータをリソグラフィ検証装置として機能させるためのリソグラフィシミュレーションプログラムであって、
前記リソグラフィシミュレーションプログラムは、前記コンピュータを、
ウェハ上に形成すべき複数のレイアウトパターンに関するレイアウトデータと、シミュレーションパラメータを含むシミュレーション条件とに基づいて、前記複数のレイアウトパターンの各々について仕様値と仕上がり寸法との差分である状態値を予測するシミュレーション実行手段と、
前記シミュレーション実行部によって算出された前記複数のレイアウトパターンの状態値のばらつき分布を算出し、このばらつき分布に基づいてシミュレーション結果を判定する判定手段として機能させる、リソグラフィシミュレーションプログラム。
【請求項１】
ウェハ上に形成すべき複数のレイアウトパターンに関するレイアウトデータと、シミュレーションパラメータを含むシミュレーション条件とに基づいて、その複数のレイアウトパターンの各々について仕様値と仕上がり寸法との差分である状態値を予測するシミュレーション実行部と、
前記シミュレーション実行部によって算出された、前記複数のレイアウトパターンの前記状態値のばらつき分布を算出し、このばらつき分布に基づいてシミュレーション結果を判定する判定部とを備える、リソグラフィ検証装置。
【請求項２】
前記判定部は、
前記ばらつき分布を計算する計算部と、
前記計算部により計算されたばらつき分布値と、所定値とを比較して、比較結果に基づいてエラー出力する出力部とを含む、請求項１記載のリソグラフィ検証装置。
【請求項３】
前記シミュレーション結果は、前記複数のレイアウトパターンにそれぞれ対応する複数の状態値で構成され、
前記出力部は、前記シミュレーション結果である状態値のエラーリストを出力する、請求項２記載のリソグラフィ検証装置。
【請求項４】
前記シミュレーション結果は、前記複数のレイアウトパターンにそれぞれ対応する複数の状態値で構成され、
前記出力部は、
前記シミュレーション結果である前記複数の状態値のエラーリストを生成するリスト生成部と、
前記リスト生成部により生成されたエラーリストのうち修正候補を抽出して修正エラーリストを生成する修正リスト生成部とを含み、
前記修正リスト生成部は、
前記エラーリストのうちの１つの修正対象となる状態値を所定値に修正し、
修正された修正リストに基づいて、前記計算部を用いて前記複数のレイアウトパターンの状態値のばらつき分布を再計算し、
前記計算部により再計算されたばらつき分布値と、前記所定値とを比較して、比較結果が所定条件を満たすか否かを判断し、
前記比較結果が前記所定条件を満たすまで前記エラーリストのうちの残りの修正対象となる状態値を所定値に修正する処理を繰り返す、請求項２記載のリソグラフィ検証装置。
【請求項５】
前記修正リスト生成部は、修正候補を抽出する前に、修正対象の優先度に従って前記複数のレイアウトパターンについて予めそれぞれ設定された重み係数を前記エラーリストを構成する対応する状態値に乗算して、乗算した値を状態値とする重み付け部をさらに含む、請求項４記載のリソグラフィ検証装置。
【請求項６】
前記シミュレーション結果は、前記複数のレイアウトパターンにそれぞれ対応する複数の状態値で構成され、
前記出力部は、
前記シミュレーション結果である前記複数の状態値のエラーリストを生成するリスト生成部と、
前記リスト生成部により生成されたエラーリストのうち修正候補を抽出して修正エラーリストを生成する修正リスト生成部とを含み、
前記修正リスト生成部は、
前記エラーリストの前記複数の状態値の各々について、対応するパターンを修正した場合に変化する状態値を推定し、
前記エラーリストのうちの１つの修正対象となる状態値を推定された状態値に修正し、
修正された修正リストに基づいて、前記計算部を用いて前記複数のレイアウトパターンの状態値のばらつき分布を再計算し、
前記計算部により再計算されたばらつき分布値と、前記所定値とを比較して、比較結果が所定条件を満たすか否かを判断し、
前記比較結果が前記所定条件を満たすまで前記エラーリストのうちの残りの修正対象となる状態値を推定された状態値に修正する処理を繰り返す、請求項２記載のリソグラフィ検証装置。
【請求項７】
前記シミュレーション結果は、前記複数のレイアウトパターンにそれぞれ対応する複数の状態値で構成され、
前記複数のレイアウトパターンは、複数のグループに分類され、
前記出力部は、
前記シミュレーション結果である前記複数の状態値のエラーリストを生成するリスト生成部と、
前記リスト生成部により生成されたエラーリストのうち修正候補を抽出して修正エラーリストを生成する修正リスト生成部とを含み、
前記修正リスト生成部は、
前記エラーリストの前記複数の状態値に基づいて、前記複数のグループにそれぞれ分類して修正効率を算出し、
前記エラーリストのうちの修正効率の高いグループの修正対象となる状態値を所定値に修正し、
修正された修正リストに基づいて、前記計算部を用いて前記複数のレイアウトパターンの状態値のばらつき分布を再計算し、
前記計算部により再計算されたばらつき分布値と、前記所定値とを比較して、比較結果が所定条件を満たすか否かを判断し、
前記比較結果が前記所定条件を満たすまで前記エラーリストのうちの残りの修正効率の高いグループの修正対象となる状態値を所定値に修正する処理を繰り返す、請求項２記載のリソグラフィ検証装置。
【請求項８】
前記シミュレーション実行部は、前記複数のレイアウトパターンに関するレイアウトデータおよび、当該複数のレイアウトパターンのばらつき情報、前記シミュレーション条件、および当該シミュレーション条件のばらつき情報とに基づいて、ウェハ上に形成される前記複数のレイアウトパターンの各々について仕様値と仕上がり寸法の差分である状態値を予測する、請求項１〜７のいずれかに記載のリソグラフィ検証装置。
【請求項９】
コンピュータをリソグラフィ検証装置として機能させるためのリソグラフィシミュレーションプログラムであって、
前記リソグラフィシミュレーションプログラムは、前記コンピュータを、
ウェハ上に形成すべき複数のレイアウトパターンに関するレイアウトデータと、シミュレーションパラメータを含むシミュレーション条件とに基づいて、前記複数のレイアウトパターンの各々について仕様値と仕上がり寸法との差分である状態値を予測するシミュレーション実行手段と、
前記シミュレーション実行部によって算出された前記複数のレイアウトパターンの状態値のばらつき分布を算出し、このばらつき分布に基づいてシミュレーション結果を判定する判定手段として機能させる、リソグラフィシミュレーションプログラム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２】
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【図４】
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【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２０１２−１５５２０１（Ｐ２０１２−１５５２０１Ａ）
【公開日】平成２４年８月１６日（２０１２．８．１６）
【国際特許分類】
【出願番号】特願２０１１−１５３７７（Ｐ２０１１−１５３７７）
【出願日】平成２３年１月２７日（２０１１．１．２７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年８月１６日（２０１２．８．１６）
【国際特許分類】
【出願日】平成２３年１月２７日（２０１１．１．２７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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