レーダ装置
【課題】受信信号を積分処理するレーダ装置において、積分スイープ数の多いコヒーレント積分について、回路規模の増加を抑えつつ、すべての周波数成分の出力を可能とする。
【解決手段】レーダ装置は、データ入力部10、第1バタフライ回路20、第1セレクタ回路30、第2バタフライ回路40、及びデータ出力部50を有する。また、積分回路を前半と後半のバタフライ演算(第1及び第2バタフライ回路)をセレクタ回路で分離する。そして、セレクタ回路の選択位置によって出力する周波数成分を選択する。
【解決手段】レーダ装置は、データ入力部10、第1バタフライ回路20、第1セレクタ回路30、第2バタフライ回路40、及びデータ出力部50を有する。また、積分回路を前半と後半のバタフライ演算(第1及び第2バタフライ回路)をセレクタ回路で分離する。そして、セレクタ回路の選択位置によって出力する周波数成分を選択する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、船舶などで使用されるパルスレーダの受信信号を積分処理するレーダ装置に関する。
【背景技術】
【0002】
従来から、船舶などで使用されるレーダ装置では、信号帯雑音比を改善するために、レーダ受信信号を複数のスイープ(掃引)に渡って積分処理する技術が利用されている。特に、位相情報が有効なコヒーレントレーダでは、受信信号を複素データの形式にて積分を実行することによって、積分本数(積分する掃引の数)に比例した信号対雑音比の改善を図ることができる。
【0003】
例えば、回転型アンテナを用いるレーダ装置でそのアンテナのビーム幅内に16回のレーダパルスを送信するレーダであれば、ほぼ同一のデータが16スイープに渡って持続するから、その16スイープの受信信号を積分することができ、その結果、信号対雑音比が約12dB改善する。この改善は、レーダの最大探知距離に換算すると、その距離を約2倍に拡大できることに相当する。
【0004】
また、物標がレーダ装置に対して相対速度をもっている場合には、スイープごとに物標までの距離が変化するため、レーダ受信信号の位相が変化する。この位相変化を利用して積分をすれば、レーダ受信信号をその相対速度に応じて分離することができる。ビーム幅内に16パルスを送信するレーダの例では、サンプリング定理により、16段階の速度成分に対して、信号を分離することが可能である。
【0005】
位相回転を利用したコヒーレントな積分処理は、フーリエ変換の形で実現できる。フーリエ変換には、Fast Fourier Transform (FFT) とよばれる高速手法が使用できることがよく知られている。
【0006】
フーリエ変換を実現するための回路は、図11から図14の積分回路図を見るとわかりやすい。これらの回路は、それぞれ積分スイープ数が「4」「8」「16」「32」に対する積分回路であり、独立に計算可能なすべての相対速度に関するドップラ周波数成分を出力する。これらの図11〜図14は、Split Radixと呼ばれる乗算器が少ないFFTアルゴリズムを実装した回路の例である(特許文献1,非特許文献1)。
【0007】
このような積分回路を用いることにより、受信信号をその位相情報を用いた積分処理に
よって信号対雑音比が改善し、しかも速度成分を取り出すことができる。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開2007−00454号公報(段落「0308」)
【非特許文献】
【0009】
【非特許文献1】FFT(高速フーリエ・コサイン・サイン変換)の概略と設計法、[online]、平成20年12月15日検索、インターネット〈URL: http://www.kurims.kyoto-u.ac.jp/~ooura/fftman/index.html〉
【発明の概要】
【発明が解決しようとする課題】
【0010】
しかしながら、積分スイープ数が増えると、回路は膨大な規模となる。この回路規模に大きく関わってくるのが使用する乗算器の数である。図11〜図14は、積分回路の乗算器が比較的少ないSplit Radixアルゴリズムによる従来の積分回路の例であり、図11は積分スイープ数が4本のときの積分回路、図12は積分スイープ数が8本のときの積分回路、図13は積分スイープ数が16本のときの積分回路、図14は積分スイープ数が32本のときの積分回路である。これらの乗算器が比較的少ない図11〜図14の回路の例でも、やはり積分スイープ数が増大したときの回路規模の増加率は大きくなる。
【0011】
これらの図11〜図14の中で、WNkと記した記号は回転因子と呼ばれ、下記の数式1のように定義される。また、信号線が貫通している乗算器は実部と虚部の交換および符号反転で実装できる演算を行う乗算器であり、一重枠で描かれた乗算器は実数乗算器2個から構成される複素乗算器であり、二重枠で描かれた乗算器は実数乗算器4個から構成される複素乗算器である。なお、「+」を付したデータフローの接点(結合点)は複素加算器を示し、「−」を付したデータフローの接点(結合点)は複素減算器を示している。
【0012】
[数1]
【0013】
まず、−i(i2=−1)を乗じる乗算は、乗算器を用いずに、実部と虚部の交換と符号反転だけで実現できる。続いて、回転因子W81とW83による乗算は、それぞれ乗算器を2つずつ用いて実現できる。また、回転因子W81とW83以外の回転因子による乗算は、それぞれ乗算器4つずつが必要となる。
【0014】
よって、図11の回路で使用する乗算器は0個、図12の回路で使用する乗算器の数は4個である。しかし、図13で必要な乗算器は16個となり、図14の場合にいたっては必要な乗算器は84個となる。乗算器1個あたりの回路規模は、加算器または比較器を演算ビット数だけ使用した場合とほぼ同じ規模であるので、演算回路の実現では乗算器の個数が実質的に回路規模を決定する。
【0015】
本発明は、積分スイープ数の多いコヒーレント積分について、回路規模の増加を抑えつつ、すべての周波数成分の出力を可能とする積分回路を有する、受信信号を積分処理するレーダ装置を提供することを目的とする。
【課題を解決するための手段】
【0016】
請求項1に記載のレーダ装置は、入力クロックに同期してレンジ順に入力される受信信号を積分に必要なスイープ数をスイープごとに保持できる容量をもつスイープメモリに順次保存するとともに、前記スイープメモリに保持された受信信号のうち、積分処理に用いる第1所定数N1本のスイープの受信信号を並列読み出し回路によって並列に前記入力クロックに同期して、レンジ順に基づいた順番で読み出すデータ入力部と、
第2所定数N2の入力端を有する、第3所定数N3個(第1所定数N1=第2所定数N2*第3所定数N3)の第1FFT回路から構成され、それらの第1所定数N1個の入力
端に前記データ入力部から同時に出力される第1所定数N1個の受信信号を入力し、第3所定数N3組の第2所定数N2の周波数成分の初段フーリエ変換結果を出力する第1バタフライ回路と、
前記第1バタフライ回路に含まれる第3所定数N3組の第1FFT回路のそれぞれから出力される第2所定数N2個の初段フーリエ変換結果(周波数成分)のうち、処理クロックに同期して0,1,・・,N2−1を巡回する巡回カウンタによって指定される出力端番号の初段フーリエ変換結果(周波数成分)を1つ選択して、同時に第3所定数N3個の初段フーリエ変換結果(周波数成分)を抽出するセレクタ回路と、
前記セレクタ回路から抽出された第3所定数N3個の初段フーリエ変換結果に対して、規定の第1FFT回路に由来する初段フーリエ変換結果には前記セレクタ回路が前記巡回
カウンタによって指定した出力端番号に対応して切り替えられる回転因子を複素乗算によって乗じて出力し、前記規定の第1FFT回路以外の第1FFT回路に由来する初段フーリエ変換結果をそのまま出力する複素乗算回路と、第3所定数N3の入力端数を有し前記複素乗算回路の出力が入力され、第2段フーリエ変換を行い第3所定数N3個の変換結果を得る第2FFT回路とを含み、前記第2FFT回路で演算された結果を第2段フーリエ変換結果として出力する第2バタフライ回路と、
前記第2バタフライ回路から出力される第3所定数N3個のそれぞれの第2段フーリエ変換結果に対して、前記セレクタ回路が巡回カウンタによって指定した番号に基づいて、第1所定数N1個のフーリエ変換結果を格納するためのフーリエ変換バッファ内のアドレスを一意的に決めて、前記第2バタフライ回路から同時に出力される第3所定数N3個の第2段フーリエ変換結果を順次格納し、前記フーリエ変換バッファ内に、出力されていない第2段フーリエ変換結果が第1所定数N1個格納された時刻に同期して第1所定数N1個の第2段フーリエ変換結果を、前記フーリエ変換バッファから読み出して出力するデータ出力部と、
を有することを特徴とする。
【0017】
請求項2に記載のレーダ装置は、請求項1に記載のレーダ装置において、前記スイープメモリは第1所定数N1スイープ分の受信信号を保持できる記憶容量と1スイープ分の受信信号を書き込める記憶容量とを持ち、前記スイープメモリに第1所定数N1スイープ分の受信信号を保持させるとともに、
前記処理クロックを前記入力クロックの第2所定数N2倍の速度で動作させることにより、第1所定数N1個の入力に対して得られる周波数成分N1個すべてを、前記入力クロックに同期させて算出することを特徴とする。
【0018】
請求項3に記載のレーダ装置は、請求項1に記載のレーダ装置において、前記スイープメモリは、第1所定数N1と第2所定数N2より1少ないスイープ分N1+N2−1の受信信号を保持できる記憶容量と第2所定数N2スイープ分の受信信号を書き込める記憶容量とを持ち、前記スイープメモリに第1所定数N1と第2所定数N2より1少ないスイープ分N1+N2−1の受信信号を保持させるとともに、
前記処理クロックを前記入力クロックと同一速度とし、前記並列読み出し回路によって読み出されるデータが、前記入力クロックの第2所定数N2周期の間はレンジ番号が一定で且つ前記入力クロックに同期してスイープ番号がn,n+1,・・・,n+N2−1(ただし、nは、0〜N1−1)のように巡回するように受信信号の順序を並べ替えて出力し、前記データ出力部において、前記入力クロックの第2所定数N2回に1回の割合で同一レンジに対応する第1所定数N1個の第2段フーリエ変換結果(周波数成分)を算出することを特徴とする。
【発明の効果】
【0019】
本発明によれば、積分スイープ数の多いコヒーレント積分について、回路規模の増加を抑えつつ、すべての周波数成分の出力を可能とする積分回路を有する、受信信号を積分処理するレーダ装置を得ることができる。
【図面の簡単な説明】
【0020】
【図1】本発明のレーダ装置に係る全体的な構成図
【図2】図2は、本発明のスイープ積分回路を示す図
【図3】全周波数成分N1のうち、N2の倍数の周波数成分だけ(N3)を取り出すN1スイープ積分回路
【図4】全周波数成分N1のうち、N2+1の倍数の周波数成分だけ(N3)を取り出すN1スイープ積分回路
【図5】全周波数成分N1のうち、N2+2の倍数の周波数成分だけ(N3)を取り出すN1スイープ積分回路
【図6】全周波数成分N1のうち、N2+3の倍数の周波数成分だけ(N3)を取り出すN1スイープ積分回路
【図7】低速の入力クロックが用いられるデータ入力部10Aの構成を示す図
【図8】データ出力部50の構成を示す図
【図9】高速の入力クロックが用いられるデータ入力部10Bの構成を示す図
【図10】高速の入力クロック時のスイープ方向間引きによる積分結果の概念図
【図11】従来の積分スイープ数が4本のときの積分回路
【図12】従来の積分スイープ数が8本のときの積分回路
【図13】従来の積分スイープ数が16本のときの積分回路
【図14】従来の積分スイープ数が32本のときの積分回路
【発明を実施するための形態】
【0021】
以下、図面を参照して、本発明のレーダ装置の実施例について説明する。図1は、本発明のレーダ装置の全体的な構成を示す図である。
【0022】
図1に示されるように、本発明のレーダ装置は、データ入力部10、第1バタフライ回路20、第1セレクタ回路30、第2バタフライ回路40、及びデータ出力部50を有している。
【0023】
データ入力部10は、入力クロックCPinに同期してレンジ順に入力される受信信号を積分に必要なスイープ数をスイープごとに保持できる容量をもつスイープメモリに順次保存するとともに、そのスイープメモリに保持された受信信号のうち、積分処理に用いる第1所定数N1(例、32)本のスイープの受信信号を並列読み出し回路によって並列に入力クロックCPinに同期して、レンジ順に基づいた順番で読み出す。
【0024】
第1バタフライ回路20は、第2所定数N2(例、4)の入力端を有する、第3所定数N3個(例、8;第1所定数N1=第2所定数N2*第3所定数N3)の第1FFT回路から構成される。それら第1FFT回路の第1所定数N1個の入力端にデータ入力部10から同時に出力される第1所定数N1個の受信信号を規定の入力端割当てに従って入力し、第3所定数N3組の第2所定数N2の周波数成分の初段フーリエ変換結果を出力する。
【0025】
第1セレクタ回路30は、第1バタフライ回路20に含まれる第3所定数N3組の第1FFT回路のそれぞれから出力される第2所定数N2個の初段フーリエ変換結果(周波数成分)のうち、処理クロックに同期して0,1,・・,N2−1を巡回する巡回カウンタによって指定される出力端番号の初段フーリエ変換結果(周波数成分)を1つ選択して、同
時に第3所定数N3個の初段フーリエ変換結果(周波数成分)を抽出する。
【0026】
第2バタフライ回路40は、第1セレクタ回路30から抽出された第3所定数N3個の初段フーリエ変換結果に対して、規定の第1FFT回路に由来する初段フーリエ変換結果には第1セレクタ回路30がその巡回カウンタによって指定した出力端番号に対応して切り替えられる回転因子を複素乗算によって乗じて出力し、且つ規定の第1FFT回路以外の第1FFT回路に由来する初段フーリエ変換結果をそのまま出力する複素乗算回路と、第3所定数N3の入力端数を有しその複素乗算回路の出力が入力され、第3所定数N3個の第2段フーリエ変換を行う第2FFT回路とを含んでいる。これにより、その第2FFT回路で演算された結果を第2段フーリエ変換結果として出力する。
【0027】
データ出力部50は、第2バタフライ回路40から出力される第3所定数N3個のそれぞれの第2段フーリエ変換結果に対して、第1セレクタ回路30がその巡回カウンタによって指定した番号に基づいて、第1所定数N1個のフーリエ変換結果を格納するためのフーリエ変換バッファ内のアドレスを一意的に決めて、第2バタフライ回路40から同時に出力される第3所定数N3個の第2段フーリエ変換結果を順次格納し、そのフーリエ変換バッファ内に、出力されていない第2段フーリエ変換結果が第1所定数N1個格納された時刻に同期して第1所定数N1個の第2段フーリエ変換結果を、そのフーリエ変換バッファから読み出して出力する。
【0028】
これにより、本発明では、受信信号を積分処理するレーダ装置を、積分スイープ数の多いコヒーレント積分について、回路規模の増加を抑えつつ、すべての周波数成分の出力を行う。
【0029】
以下、本発明の各構成要素についてより詳しく説明する。図2は、第1バタフライ回路20、第1セレクタ回路30、第2バタフライ回路40で構成される、スイープ積分回路を示す図である。
【0030】
本発明は、積分スイープ数の多いコヒーレント積分を小規模な回路で実現するものであり、周波数成分を間引いて出力するのではなく、最終的には算出されるすべての周波数成分を出力することを可能とする。
【0031】
ところで、例えば積分スイープ数がn〜n+31(nは任意の数)の32本(第1所定数N1)のとき、32スイープを積分する回路について計算される全周波数成分N1(番号0,1,2,・・・31)のうち、第2所定数N2の倍数(この例では、4の倍数)の周波数成分だけ(第3所定数N3、この例では、ドップラ0,16,8,24,4,20,12,28)を取り出す積分回路は図3のように構成される。この場合、必要な乗算器はわずか4個である。なお、その他の構成要素は、図11〜図14におけると同様である
。
【0032】
また、取り出す周波数成分を、全周波数成分N1(番号0,1,2,・・・31)のうち、第2所定数N2(4)の倍数+1(4で割った余りが1となる)の周波数成分だけ(第3所定数N3、この例では、ドップラ1,17,9,25,5,21,13,29)を取り出す積分回路は図4のように構成される。この場合、必要な乗算器は30個である。
【0033】
また、取り出す周波数成分を、全周波数成分N1(番号0,1,2,・・・31)のうち、第2所定数N2(4)の倍数+2(4で割った余りが2となる)の周波数成分だけ(第3所定数N3、この例では、ドップラ2,18,10,26,6,22,14,30)を取り出す積分回路は図5のように構成される。この場合、必要な乗算器は26個である。
【0034】
同様に、取り出す周波数成分を、全周波数成分N1(番号0,1,2,・・・31)のうち、第2所定数N2(4)の倍数+3(4で割った余りが3となる)の周波数成分だけ(第3所定数N3、この例では、ドップラ3,19,11,27,7,23,15,31)を取り出す積分回路は図6のように構成される。この場合、必要な乗算器は30個である。
【0035】
これらの図3〜図6の積分回路を、纏めるように構成したものが本発明における図2のスイープ積分回路である。
【0036】
図2のスイープ積分回路において、第1バタフライ回路20は、それぞれが第2所定数N2(4個)の入力端を有する、第3所定数N3個(8個)の第1FFT回路から構成される。それら各第1FFT回路の4個の入力端にデータ入力部10から同時に出力される32個の受信信号を規定の入力端割当てに従って入力し、8組の各4の計32の周波数成分の初段フーリエ変換結果を出力する。
【0037】
この規定の入力端割当ては、この例では、第1組の第1FFT回路は、nを基準として、0,+2*N3(16),+N3(8),+3*N3(24)を加えた、スイープ(掃引)n,n+16,n+8,n+24,であり、第2組の第1FFT回路は、n+1を基準として、やはり0,+2*N3(16),+N3(8),+3*N3(24)を加えた、スイープ(掃引)n+1,n+17,n+9,n+25,である。以下、同様にして、第8組の第1FFT回路は、n+7を基準として、やはり0,+2*N3(16),+N3(8),+3*N3(24)を加えた、スイープ(掃引)n+7,n+23,n+15,n+31である。
【0038】
第1セレクタ回路30は、第1バタフライ回路20に含まれる8組の第1FFT回路のそれぞれから出力される4個の初段フーリエ変換結果(周波数成分)のうち、処理クロックCPproに同期して0,1,2,3(N2−1)を巡回する巡回カウンタによって指定される出力端番号の初段フーリエ変換結果(周波数成分)を1つ選択して、同時に8個の
初段フーリエ変換結果(周波数成分)を抽出する。
【0039】
第2バタフライ回路40は、前段側にある複素乗算回路と後段側にある第2FFT回路とを有している。その複素乗算回路は、第1セレクタ回路30から抽出された8個の初段フーリエ変換結果に対して、規定の第1FFT回路に由来する初段フーリエ変換結果には第1セレクタ回路30が巡回カウンタによって指定した出力端番号m(0〜3のいずれか)に対応して切り替えられる回転因子を複素乗算によって乗じて出力し、規定の第1FF
T回路以外の第1FFT回路に由来する初段フーリエ変換結果をそのまま出力する。この例では、規定の第1FFT回路は第2組〜第8組のものであり、それ以外の第1FFT回路は第1組のものである。言い換えると、回転因子WNkのNが32であり、kが第1組の第1FFT回路では0、第2組の第1FFT回路ではm、第3組の第1FFT回路では2m、・・・,第8組の第1FFT回路では7mになる。即ち、回転因子におけるmが、組数の増加とともに基準値(0)から順次増加する。
【0040】
第2FFT回路は、8個の入力端数を有し、複素乗算回路の出力が入力されて、第2段フーリエ変換を行い8個の変換結果を得る。この第2FFT回路で演算された結果を第2段フーリエ変換結果として、第2バタフライ回路40から出力する。なお、この第2FFT回路自体は、図12で示した積分スイープ数8の積分回路と同様であり、また、第1FFT回路自体は、図14で示した積分スイープ数32の積分回路の前段部分と同様であるので、これ以上の説明は省略する。
【0041】
このように、本発明の積分回路は、前半と後半のバタフライ演算(第1バタフライ回路20及び第2バタフライ回路40)を第1セレクタ回路30で分離する構造になっている。そして、第2所定数N2(4)のデータ数の各第1FFT回路の出力に第1セレクタ回路30が設けられ、その選択位置m(=0,1,2,3)によって出力する周波数成分を選択できるようになっている。しかも、具体例を見ると明らかなように、この回路に使用されている乗算器は30個であり、従来の図14に示した32スイープ積分回路に比べると乗算器数は35.7%にすぎない。すなわち、乗算器の数を3分の1程度まで削減できる。
【0042】
さて、図2の積分回路へ32個の受信信号を供給するデータ入力部10は、それに用いる入力クロックCPinが、処理クロックCPproとの速度の関係で、低速の入力クロックCPinlであるか、高速の入力クロックCPinhであるかにより、その構成を異にする。先ず、データ入力部に低速の入力クロックCPinlが用いられる場合について説明する。
【0043】
図7は、低速の入力クロックCPinlが用いられるデータ入力部10Aの構成を示す図である。データ入力部10Aは、レーダ受信信号を低速の入力クロックCPinlで出力する信号入力回路11Aと、入力クロックCPinlに同期してレンジ順に入力される受信信号を積分に必要なスイープ数、この場合は第1所定数N1の32本、をスイープごとに保持できる容量をもち、また入力される受信信号を少なくとも1スイープ分記憶する容量を持ち、順次保存するとともに、保持された受信信号を並列読み出し可能なスイープメモリ12Aと、このスイープメモリ12Aに保持された受信信号のうち、積分処理に用いる第1所定数N1本(32本)のスイープの受信信号を並列に入力クロックCPinlに同期して、レンジ順に読み出す並列読み出し回路14Aを有している。なお、図7のスイープメモリでは、掃引34本分の記憶領域を示しているが、保持用及び入力用を併せて掃引33本分の記憶領域を持っていれば足り、残りは余裕分である。
【0044】
入力クロックCPinl(即ち、入力されるデータ)が低速であり、第1セレクタ回路30以降の演算回路を入力クロックCPinlの4倍速にあたる処理クロックCPproで動作すれば、第1セレクタ回路30が選択する周波数成分の番号(巡回カウンタ)をその処理クロックCPproに同期させて増加させれば、入力クロックCPinlに同期した間隔で全32個の周波数成分を取り出すことができる。
【0045】
このような動作を可能にするために、第1バタフライ回路20の前に図7のような低速入力クロック時のデータ入力部10Aを設ける。
【0046】
この図7に示すデータ入力部10Aは、入力クロックCPinlに同期してレンジ順に入力されるデータを保持し、入力クロックCPinlに同期して且つ積分する全スイープ数32個の信号を並列に読み出す回路である。このデータ入力部10Aのスイープメモリ12Aは、積分するスイープをすべて保持できる容量のメモリが含まれ、入力されるスープデータはリングバッファのようにアドレスが巡回してデータが保存されるものが好ましい。
【0047】
このスイープメモリ12Aは、例えばRAMで構成され、掃引0〜掃引33のデータをそれぞれ記憶可能なメモリ領域RAM0〜RAM33を有する。図7の例では掃引0から掃引31が出力されているが、そのとき入力されているスイープの位置によってことなる。図7の例において、「掃引33」を利用しないとし、「掃引0」にデータが入力されているとき、「掃引1」〜「掃引32」が並列読み出し回路14Aによって読み出され、「掃引3」にデータが入力されているのであれば、「掃引4」〜「掃引32」及び巡回して「掃引0」〜「掃引2」が並列読み出し回路14Aによって読み出される、ようにすることでよい。
【0048】
図8は、データ出力部50の構成を示す図である。このデータ出力部50は、第2バタフライ回路40から出力される第3所定数N3個(8個)のそれぞれの第2段フーリエ変換結果に対して、第1セレクタ回路30が巡回カウンタによって指定した番号m(0−3)に基づいて、32個のフーリエ変換結果を格納するためのフーリエ変換バッファ内のアドレスを一意的に決めて、第2バタフライ回路40から同時に出力される第3所定数N3個(8個)の第2段フーリエ変換結果を順次格納し、フーリエ変換バッファ内に、出力されていない第2段フーリエ変換結果が32個格納された時刻に同期して32個の第2段フーリエ変換結果を、フーリエ変換バッファから読み出して出力する。
【0049】
このために、データ出力部50には、前段に設けられる第2セレクタ51と、後段にこの第2セレクタ51の出力をバッファリングし32個のフーリエ変換結果を出力するフーリエ変換バッファ52(ドップラバンク0〜ドップラバンク31)を後段に設けている。第2セレクタ51は、第1バタフライ回路20と第2バタフライ回路40の間の第1セレクタ回路30と同期して出力先のアドレスを切り替える。この例では、積分スイープ数が32本の例であるが、第2セレクタ51が0,1,2,3のように変化すると、32個の周波数成分を格納するフーリエ変換バッファ52のバッファ領域のすべてにデータが書き込まれる。そのようにフーリエ変換バッファ52が埋め尽くされたタイミングでデータ(第2段フーリエ変換結果)を出力すれば、スイープ方向に積分した結果としての周波数成分をすべて出力することができる。ただし、それは入力クロックCPinlの4倍の速度
(CPpro)でセレクタによる切り替えが可能な場合である。
【0050】
図9は、高速の入力クロックCPinhが用いられるデータ入力部10Bの構成を示す図である。データ入力部10Bは、信号入力回路11Bと、スイープメモリ12Bと、スイープ選択スイッチ13Bと、並列読み出し回路14Bを有している。
【0051】
信号入力回路11Bは、レーダ受信信号を高速の入力クロックCPinh(ここでは、入力クロックCPinhは、処理クロックCPproと同じ速度であり、入力クロックCPinlの4倍速を想定する)で出力する。
【0052】
スイープメモリ12Bは、信号入力回路11Bから入力クロックCPinhに同期してレンジ順に入力される受信信号を積分に必要なスイープ数、この場合は第1所定数N1(32本)と第2所定数N2(4本)より1少ないスイープ分N1+N2−1(35本)の受信信号を保持できる記憶容量と第2所定数N2スイープ分(4本)の受信信号を書き込める記憶容量とを持ち、スイープメモリ12Bには第1所定数N1(32本)と第2所定数N2(4本)より1少ないスイープ分N1+N2−1(35本)の受信信号を保持させる。
【0053】
スイープメモリ12Bは、図7のスープメモリ12Aと同様に、RAMで構成され、入力されるスープデータはリングバッファのようにアドレスが巡回してデータが保存されるものが好ましい。なお、図9のスイープメモリ12Bでは、掃引40本分の記憶領域を示しているが、保持用及び入力用を併せて掃引39本分の記憶領域を持っていれば足り、残りは余裕分である。
【0054】
そして、スイープスイッチ13Bは、保持されている35本のスイープ分の受信信号のうち、その時点で積分のために必要となる32スイープ分の受信信号を、入力クロックCPinhに同期して、並列読み出し回路14Bによって読み出されるように切り換えられる。そして、並列読み出し回路14Bによって読み出されるデータは、入力クロックCPinhの4周期の間はレンジ番号が一定で且つ入力クロックCPinhに同期してスイープ番号がn,n+1,・・・n+N2−1(ただし、nは、0〜N1−1)のように巡回するように受信信号の順序を並べ替えて、図2の積分回路へ出力される。例えば、nを0とすると、0,0+1,・・・,0+N2−1、となる。
【0055】
この高速の入力クロックCPinhが用いられる場合にも、データ入力部10B以外の積分回路及びデータ出力部50は、低速クロックの場合と同じ構成のものが用いられる。また、データ出力部50からは、入力クロックCPinh(即ち、処理クロックCPpro)の第2所定数N2回(4回)に1回の割合で同一レンジに対応する第1所定数N1個(32個)の第2段フーリエ変換結果(周波数成分)が出力される。
【0056】
さて、以上のように構成される高速な入力クロック時の作用について説明する。広帯域の信号処理をするレーダにおいては、入力クロックが速い(例えば、40MHz以上)ので、入力クロックCPinhの4倍速クロックで乗算器を含む第1セレクタ回路30以降の演算を動作させることは困難である。本発明では、そのような高速な入力クロックCPinhの場合には、スイープ方向に間引いた結果を出力することによって、例えば32スイープのような多いスイープ数を積分することを可能にしている。
【0057】
レーダの場合、使用するアンテナによって決まるビーム幅があり、結局、積分本数(積分する掃引の数)もビーム幅によって決まっている。当然、位相の違いを除くと、隣接するスイープ間で受信信号の振幅はほとんど変化がないと考えられる。
【0058】
例えば、「掃引0」を先頭にするスイープ群(掃引0−掃引31)を積分した結果からフーリエ変換バッファ52のドップラバンク4k(但し、kは0〜7の整数)のデータを取り出し、「掃引1」を先頭にするスイープ群(掃引1−掃引32)を積分した結果からドップラバンク4k+1のデータを取り出し、「掃引2」を先頭にするスイープ群(掃引2−掃引33)からドップラバンク4k+2のデータを取り出し、「掃引3」を先頭にするスイープ群(掃引3−掃引34)を積分した結果からドップラバンク4k+3を取り出す。より、具体的に示すと、ドップラバンク4kは、ドップラバンク0,4,8,12,16,20,24,28となり、他の4k+1、4k+2,4k+3もドップラバンクの数が1つずつ増えるだけで同様である。
【0059】
従って、ドップラバンク4k〜4k+3からの出力で全てのドップラバンク0−31からのデータが出力される。ドップラバンク4k〜4k+3からの出力の結果を寄せ集めたものをレーダ装置の出力データとして用いることが出来る。
【0060】
図9のデータ入力部10Bが、積分スイープ数が32で第1バタフライ回路20がデータ数4のフーリエ変換になっている場合、スイープメモリ(スイープバッファ)12Bには、出力を予定しているスイープ数(この例では35本)、とその出力期間中に入力されるスイープ数(この例では4本)の和に相当するスイープを保存できるだけのメモリ領域が必要である。図9では40スイープ分のメモリ領域を使用しているが、実際には39スイープ以上のメモリがあればよい。この場合も、低速クロックの場合と同様、現在入力される信号のスイープ番号に応じて出力されるスイープの番号が一意的に決まる。しかし、低速クロックの場合とは異なり変則的な順序でスイープ信号が取り出されるので、具体例を示しておく。
【0061】
出力されるデータを特定するために、[スイープ番号,レンジ番号]のような2桁表示によってデータ位置を表現する。図9の例では、並列読み出し回路14Bの各出力端から出力されるデータを、入力クロックCPinhに同期して出力される順に書くと、以下の通りとなる。
出力端0:[0,0],[1,0],[2,0],[3,0],[0,1],[1,1],[2,1],[3,1],[0,2],[1,2],[2,2],[3,2],[0,3],[1,3],・・・
出力端子1:[1,0],[2,0],[3,0],[4,0],[1,1],[2,1],[3,1],[4,1],[1,2],[2,2],[3,2],[4,2],[1,3],[2,3],・・・
出力端子2:[2,0],[3,0],[4,0],[5,0],[2,1],[3,1],[4,1],[5,1],[2,2],[3,2],[4,2],[5,2],[2,3],[3,3],・・・
出力端子3:[3,0],[4,0],[5,0],[6,0],[3,1],[4,1],[5,1],[6,1],[3,2],[4,2],[5,2],[6,2],[3
,3],[4,3],・・
出力端子4:[4,0],[5,0],[6,0],[7,0],[4,1],[5,1],[6,1],[7,1],[4,2],[5,2],[6,2],[7,2],[4,3],[5,3],・・・
:
出力端子30:[30,0],[31,0],[32,0],[33,0],[30,1],[31,1],[32,1],[33,1],[30,2],[31,2],[32,2],[33,2],[30,3],[31,3],・・・
出力端子31:[31,0],[32,0],[33,0],[34,0],[31,1],[32,1],[33,1],[34,1],[31,2],[32,2],[33,2],[34,2],[31,3],[32,3],・・・
【0062】
つまり、4クロックの間、同一レンジのデータがスイープを変えながら出力されている
。このような順番で第1バタフライ回路20にデータを入力すれば、第1バタフライ回路20の直後の第1セレクタ回路30が0,1,2,3のように選択を切り替える間、スイープは異なるが同一レンジのデータが第2バタフライ回路40に流れていく。その結果、4クロックを要して、同一レンジの周波数成分がすべてフーリエ変換バッファ52に格納される。
【0063】
実際のレーダ映像に関しても、積分スイープ数が多い設定では、1掃引あたりのアンテナの回転角は非常に小さいので、方位方向に間引いたとしても映像が粗くなることはない。むしろ、積分スイープ数を多くしたことによる信号対雑音比の改善や、異なる相対速度に分離したことによって得られる探知処理などの効果が得られるのでレーダ性能は向上すると考えられる。
【0064】
高速の入力クロックCPinhのデータ入力部10Bを用いる場合には、既に述べたようにスイープ方向にデータが間引かれる。この高速の入力クロック時のスイープ方向間引きによる積分結果の概念を模式的に表したのが、図10である。いうまでもなく、レンジ方向のデータ数は保持される。スイープ方向はN2分の1(1/4)に間引かれるが、計算される周波数成分はN1個(32個)すべてが出力される。
【0065】
本発明は, 位相情報を用いたシステムならば、パルスレーダ、パルス圧縮レーダ、FM−CWレーダなど,レーダ方式に関わらず使用することが可能であり、乗算器の数を抑え、且つ、位相情報を利用したスイープ方向の積分処理が可能になる。
【0066】
また、既に示したように、積分スイープ数がN1=32、第1バタフライ回路における第1FFT回路のデータ数N2=4のとき、乗算器の数はSplit Radixアルゴリズムによって積分回路を構成したときに比べて35.7%の規模まで削減される。
【0067】
本発明の適用にあたり、乗算器を少なくするには、第1バタフライ回路20が乗算器を含まないことが望ましい。つまり、N2=2または4であることが望ましい条件である。また、第2バタフライ回路40にSplit Radixアルゴリズムを適用して乗算器を少なくすることも重要である。例えば、積分スイープ数N1が16本であれば、「N2=2;N3=8」、「N2=4;N3=4」でよく、また、積分スイープ数N1が32本であれば、説明した実施例も含めて、「N2=2;N3=16」、「N2=4;N3=8」の組み合わせ等でよい。
【符号の説明】
【0068】
10、10A、10B・・・データ入力部
11A,11B・・・信号入力回路
12A,12B・・・スイープメモリ
13B・・・スイープスイッチ
14A,14B・・・並列読み出し回路
20・・・第1バタフライ回路
30・・・第1セレクタ回路
40・・・第2バタフライ回路
50・・・データ出力部
51・・・第2セレクタ回路
52・・・フーリエ変換バッファ
【技術分野】
【0001】
本発明は、船舶などで使用されるパルスレーダの受信信号を積分処理するレーダ装置に関する。
【背景技術】
【0002】
従来から、船舶などで使用されるレーダ装置では、信号帯雑音比を改善するために、レーダ受信信号を複数のスイープ(掃引)に渡って積分処理する技術が利用されている。特に、位相情報が有効なコヒーレントレーダでは、受信信号を複素データの形式にて積分を実行することによって、積分本数(積分する掃引の数)に比例した信号対雑音比の改善を図ることができる。
【0003】
例えば、回転型アンテナを用いるレーダ装置でそのアンテナのビーム幅内に16回のレーダパルスを送信するレーダであれば、ほぼ同一のデータが16スイープに渡って持続するから、その16スイープの受信信号を積分することができ、その結果、信号対雑音比が約12dB改善する。この改善は、レーダの最大探知距離に換算すると、その距離を約2倍に拡大できることに相当する。
【0004】
また、物標がレーダ装置に対して相対速度をもっている場合には、スイープごとに物標までの距離が変化するため、レーダ受信信号の位相が変化する。この位相変化を利用して積分をすれば、レーダ受信信号をその相対速度に応じて分離することができる。ビーム幅内に16パルスを送信するレーダの例では、サンプリング定理により、16段階の速度成分に対して、信号を分離することが可能である。
【0005】
位相回転を利用したコヒーレントな積分処理は、フーリエ変換の形で実現できる。フーリエ変換には、Fast Fourier Transform (FFT) とよばれる高速手法が使用できることがよく知られている。
【0006】
フーリエ変換を実現するための回路は、図11から図14の積分回路図を見るとわかりやすい。これらの回路は、それぞれ積分スイープ数が「4」「8」「16」「32」に対する積分回路であり、独立に計算可能なすべての相対速度に関するドップラ周波数成分を出力する。これらの図11〜図14は、Split Radixと呼ばれる乗算器が少ないFFTアルゴリズムを実装した回路の例である(特許文献1,非特許文献1)。
【0007】
このような積分回路を用いることにより、受信信号をその位相情報を用いた積分処理に
よって信号対雑音比が改善し、しかも速度成分を取り出すことができる。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開2007−00454号公報(段落「0308」)
【非特許文献】
【0009】
【非特許文献1】FFT(高速フーリエ・コサイン・サイン変換)の概略と設計法、[online]、平成20年12月15日検索、インターネット〈URL: http://www.kurims.kyoto-u.ac.jp/~ooura/fftman/index.html〉
【発明の概要】
【発明が解決しようとする課題】
【0010】
しかしながら、積分スイープ数が増えると、回路は膨大な規模となる。この回路規模に大きく関わってくるのが使用する乗算器の数である。図11〜図14は、積分回路の乗算器が比較的少ないSplit Radixアルゴリズムによる従来の積分回路の例であり、図11は積分スイープ数が4本のときの積分回路、図12は積分スイープ数が8本のときの積分回路、図13は積分スイープ数が16本のときの積分回路、図14は積分スイープ数が32本のときの積分回路である。これらの乗算器が比較的少ない図11〜図14の回路の例でも、やはり積分スイープ数が増大したときの回路規模の増加率は大きくなる。
【0011】
これらの図11〜図14の中で、WNkと記した記号は回転因子と呼ばれ、下記の数式1のように定義される。また、信号線が貫通している乗算器は実部と虚部の交換および符号反転で実装できる演算を行う乗算器であり、一重枠で描かれた乗算器は実数乗算器2個から構成される複素乗算器であり、二重枠で描かれた乗算器は実数乗算器4個から構成される複素乗算器である。なお、「+」を付したデータフローの接点(結合点)は複素加算器を示し、「−」を付したデータフローの接点(結合点)は複素減算器を示している。
【0012】
[数1]
【0013】
まず、−i(i2=−1)を乗じる乗算は、乗算器を用いずに、実部と虚部の交換と符号反転だけで実現できる。続いて、回転因子W81とW83による乗算は、それぞれ乗算器を2つずつ用いて実現できる。また、回転因子W81とW83以外の回転因子による乗算は、それぞれ乗算器4つずつが必要となる。
【0014】
よって、図11の回路で使用する乗算器は0個、図12の回路で使用する乗算器の数は4個である。しかし、図13で必要な乗算器は16個となり、図14の場合にいたっては必要な乗算器は84個となる。乗算器1個あたりの回路規模は、加算器または比較器を演算ビット数だけ使用した場合とほぼ同じ規模であるので、演算回路の実現では乗算器の個数が実質的に回路規模を決定する。
【0015】
本発明は、積分スイープ数の多いコヒーレント積分について、回路規模の増加を抑えつつ、すべての周波数成分の出力を可能とする積分回路を有する、受信信号を積分処理するレーダ装置を提供することを目的とする。
【課題を解決するための手段】
【0016】
請求項1に記載のレーダ装置は、入力クロックに同期してレンジ順に入力される受信信号を積分に必要なスイープ数をスイープごとに保持できる容量をもつスイープメモリに順次保存するとともに、前記スイープメモリに保持された受信信号のうち、積分処理に用いる第1所定数N1本のスイープの受信信号を並列読み出し回路によって並列に前記入力クロックに同期して、レンジ順に基づいた順番で読み出すデータ入力部と、
第2所定数N2の入力端を有する、第3所定数N3個(第1所定数N1=第2所定数N2*第3所定数N3)の第1FFT回路から構成され、それらの第1所定数N1個の入力
端に前記データ入力部から同時に出力される第1所定数N1個の受信信号を入力し、第3所定数N3組の第2所定数N2の周波数成分の初段フーリエ変換結果を出力する第1バタフライ回路と、
前記第1バタフライ回路に含まれる第3所定数N3組の第1FFT回路のそれぞれから出力される第2所定数N2個の初段フーリエ変換結果(周波数成分)のうち、処理クロックに同期して0,1,・・,N2−1を巡回する巡回カウンタによって指定される出力端番号の初段フーリエ変換結果(周波数成分)を1つ選択して、同時に第3所定数N3個の初段フーリエ変換結果(周波数成分)を抽出するセレクタ回路と、
前記セレクタ回路から抽出された第3所定数N3個の初段フーリエ変換結果に対して、規定の第1FFT回路に由来する初段フーリエ変換結果には前記セレクタ回路が前記巡回
カウンタによって指定した出力端番号に対応して切り替えられる回転因子を複素乗算によって乗じて出力し、前記規定の第1FFT回路以外の第1FFT回路に由来する初段フーリエ変換結果をそのまま出力する複素乗算回路と、第3所定数N3の入力端数を有し前記複素乗算回路の出力が入力され、第2段フーリエ変換を行い第3所定数N3個の変換結果を得る第2FFT回路とを含み、前記第2FFT回路で演算された結果を第2段フーリエ変換結果として出力する第2バタフライ回路と、
前記第2バタフライ回路から出力される第3所定数N3個のそれぞれの第2段フーリエ変換結果に対して、前記セレクタ回路が巡回カウンタによって指定した番号に基づいて、第1所定数N1個のフーリエ変換結果を格納するためのフーリエ変換バッファ内のアドレスを一意的に決めて、前記第2バタフライ回路から同時に出力される第3所定数N3個の第2段フーリエ変換結果を順次格納し、前記フーリエ変換バッファ内に、出力されていない第2段フーリエ変換結果が第1所定数N1個格納された時刻に同期して第1所定数N1個の第2段フーリエ変換結果を、前記フーリエ変換バッファから読み出して出力するデータ出力部と、
を有することを特徴とする。
【0017】
請求項2に記載のレーダ装置は、請求項1に記載のレーダ装置において、前記スイープメモリは第1所定数N1スイープ分の受信信号を保持できる記憶容量と1スイープ分の受信信号を書き込める記憶容量とを持ち、前記スイープメモリに第1所定数N1スイープ分の受信信号を保持させるとともに、
前記処理クロックを前記入力クロックの第2所定数N2倍の速度で動作させることにより、第1所定数N1個の入力に対して得られる周波数成分N1個すべてを、前記入力クロックに同期させて算出することを特徴とする。
【0018】
請求項3に記載のレーダ装置は、請求項1に記載のレーダ装置において、前記スイープメモリは、第1所定数N1と第2所定数N2より1少ないスイープ分N1+N2−1の受信信号を保持できる記憶容量と第2所定数N2スイープ分の受信信号を書き込める記憶容量とを持ち、前記スイープメモリに第1所定数N1と第2所定数N2より1少ないスイープ分N1+N2−1の受信信号を保持させるとともに、
前記処理クロックを前記入力クロックと同一速度とし、前記並列読み出し回路によって読み出されるデータが、前記入力クロックの第2所定数N2周期の間はレンジ番号が一定で且つ前記入力クロックに同期してスイープ番号がn,n+1,・・・,n+N2−1(ただし、nは、0〜N1−1)のように巡回するように受信信号の順序を並べ替えて出力し、前記データ出力部において、前記入力クロックの第2所定数N2回に1回の割合で同一レンジに対応する第1所定数N1個の第2段フーリエ変換結果(周波数成分)を算出することを特徴とする。
【発明の効果】
【0019】
本発明によれば、積分スイープ数の多いコヒーレント積分について、回路規模の増加を抑えつつ、すべての周波数成分の出力を可能とする積分回路を有する、受信信号を積分処理するレーダ装置を得ることができる。
【図面の簡単な説明】
【0020】
【図1】本発明のレーダ装置に係る全体的な構成図
【図2】図2は、本発明のスイープ積分回路を示す図
【図3】全周波数成分N1のうち、N2の倍数の周波数成分だけ(N3)を取り出すN1スイープ積分回路
【図4】全周波数成分N1のうち、N2+1の倍数の周波数成分だけ(N3)を取り出すN1スイープ積分回路
【図5】全周波数成分N1のうち、N2+2の倍数の周波数成分だけ(N3)を取り出すN1スイープ積分回路
【図6】全周波数成分N1のうち、N2+3の倍数の周波数成分だけ(N3)を取り出すN1スイープ積分回路
【図7】低速の入力クロックが用いられるデータ入力部10Aの構成を示す図
【図8】データ出力部50の構成を示す図
【図9】高速の入力クロックが用いられるデータ入力部10Bの構成を示す図
【図10】高速の入力クロック時のスイープ方向間引きによる積分結果の概念図
【図11】従来の積分スイープ数が4本のときの積分回路
【図12】従来の積分スイープ数が8本のときの積分回路
【図13】従来の積分スイープ数が16本のときの積分回路
【図14】従来の積分スイープ数が32本のときの積分回路
【発明を実施するための形態】
【0021】
以下、図面を参照して、本発明のレーダ装置の実施例について説明する。図1は、本発明のレーダ装置の全体的な構成を示す図である。
【0022】
図1に示されるように、本発明のレーダ装置は、データ入力部10、第1バタフライ回路20、第1セレクタ回路30、第2バタフライ回路40、及びデータ出力部50を有している。
【0023】
データ入力部10は、入力クロックCPinに同期してレンジ順に入力される受信信号を積分に必要なスイープ数をスイープごとに保持できる容量をもつスイープメモリに順次保存するとともに、そのスイープメモリに保持された受信信号のうち、積分処理に用いる第1所定数N1(例、32)本のスイープの受信信号を並列読み出し回路によって並列に入力クロックCPinに同期して、レンジ順に基づいた順番で読み出す。
【0024】
第1バタフライ回路20は、第2所定数N2(例、4)の入力端を有する、第3所定数N3個(例、8;第1所定数N1=第2所定数N2*第3所定数N3)の第1FFT回路から構成される。それら第1FFT回路の第1所定数N1個の入力端にデータ入力部10から同時に出力される第1所定数N1個の受信信号を規定の入力端割当てに従って入力し、第3所定数N3組の第2所定数N2の周波数成分の初段フーリエ変換結果を出力する。
【0025】
第1セレクタ回路30は、第1バタフライ回路20に含まれる第3所定数N3組の第1FFT回路のそれぞれから出力される第2所定数N2個の初段フーリエ変換結果(周波数成分)のうち、処理クロックに同期して0,1,・・,N2−1を巡回する巡回カウンタによって指定される出力端番号の初段フーリエ変換結果(周波数成分)を1つ選択して、同
時に第3所定数N3個の初段フーリエ変換結果(周波数成分)を抽出する。
【0026】
第2バタフライ回路40は、第1セレクタ回路30から抽出された第3所定数N3個の初段フーリエ変換結果に対して、規定の第1FFT回路に由来する初段フーリエ変換結果には第1セレクタ回路30がその巡回カウンタによって指定した出力端番号に対応して切り替えられる回転因子を複素乗算によって乗じて出力し、且つ規定の第1FFT回路以外の第1FFT回路に由来する初段フーリエ変換結果をそのまま出力する複素乗算回路と、第3所定数N3の入力端数を有しその複素乗算回路の出力が入力され、第3所定数N3個の第2段フーリエ変換を行う第2FFT回路とを含んでいる。これにより、その第2FFT回路で演算された結果を第2段フーリエ変換結果として出力する。
【0027】
データ出力部50は、第2バタフライ回路40から出力される第3所定数N3個のそれぞれの第2段フーリエ変換結果に対して、第1セレクタ回路30がその巡回カウンタによって指定した番号に基づいて、第1所定数N1個のフーリエ変換結果を格納するためのフーリエ変換バッファ内のアドレスを一意的に決めて、第2バタフライ回路40から同時に出力される第3所定数N3個の第2段フーリエ変換結果を順次格納し、そのフーリエ変換バッファ内に、出力されていない第2段フーリエ変換結果が第1所定数N1個格納された時刻に同期して第1所定数N1個の第2段フーリエ変換結果を、そのフーリエ変換バッファから読み出して出力する。
【0028】
これにより、本発明では、受信信号を積分処理するレーダ装置を、積分スイープ数の多いコヒーレント積分について、回路規模の増加を抑えつつ、すべての周波数成分の出力を行う。
【0029】
以下、本発明の各構成要素についてより詳しく説明する。図2は、第1バタフライ回路20、第1セレクタ回路30、第2バタフライ回路40で構成される、スイープ積分回路を示す図である。
【0030】
本発明は、積分スイープ数の多いコヒーレント積分を小規模な回路で実現するものであり、周波数成分を間引いて出力するのではなく、最終的には算出されるすべての周波数成分を出力することを可能とする。
【0031】
ところで、例えば積分スイープ数がn〜n+31(nは任意の数)の32本(第1所定数N1)のとき、32スイープを積分する回路について計算される全周波数成分N1(番号0,1,2,・・・31)のうち、第2所定数N2の倍数(この例では、4の倍数)の周波数成分だけ(第3所定数N3、この例では、ドップラ0,16,8,24,4,20,12,28)を取り出す積分回路は図3のように構成される。この場合、必要な乗算器はわずか4個である。なお、その他の構成要素は、図11〜図14におけると同様である
。
【0032】
また、取り出す周波数成分を、全周波数成分N1(番号0,1,2,・・・31)のうち、第2所定数N2(4)の倍数+1(4で割った余りが1となる)の周波数成分だけ(第3所定数N3、この例では、ドップラ1,17,9,25,5,21,13,29)を取り出す積分回路は図4のように構成される。この場合、必要な乗算器は30個である。
【0033】
また、取り出す周波数成分を、全周波数成分N1(番号0,1,2,・・・31)のうち、第2所定数N2(4)の倍数+2(4で割った余りが2となる)の周波数成分だけ(第3所定数N3、この例では、ドップラ2,18,10,26,6,22,14,30)を取り出す積分回路は図5のように構成される。この場合、必要な乗算器は26個である。
【0034】
同様に、取り出す周波数成分を、全周波数成分N1(番号0,1,2,・・・31)のうち、第2所定数N2(4)の倍数+3(4で割った余りが3となる)の周波数成分だけ(第3所定数N3、この例では、ドップラ3,19,11,27,7,23,15,31)を取り出す積分回路は図6のように構成される。この場合、必要な乗算器は30個である。
【0035】
これらの図3〜図6の積分回路を、纏めるように構成したものが本発明における図2のスイープ積分回路である。
【0036】
図2のスイープ積分回路において、第1バタフライ回路20は、それぞれが第2所定数N2(4個)の入力端を有する、第3所定数N3個(8個)の第1FFT回路から構成される。それら各第1FFT回路の4個の入力端にデータ入力部10から同時に出力される32個の受信信号を規定の入力端割当てに従って入力し、8組の各4の計32の周波数成分の初段フーリエ変換結果を出力する。
【0037】
この規定の入力端割当ては、この例では、第1組の第1FFT回路は、nを基準として、0,+2*N3(16),+N3(8),+3*N3(24)を加えた、スイープ(掃引)n,n+16,n+8,n+24,であり、第2組の第1FFT回路は、n+1を基準として、やはり0,+2*N3(16),+N3(8),+3*N3(24)を加えた、スイープ(掃引)n+1,n+17,n+9,n+25,である。以下、同様にして、第8組の第1FFT回路は、n+7を基準として、やはり0,+2*N3(16),+N3(8),+3*N3(24)を加えた、スイープ(掃引)n+7,n+23,n+15,n+31である。
【0038】
第1セレクタ回路30は、第1バタフライ回路20に含まれる8組の第1FFT回路のそれぞれから出力される4個の初段フーリエ変換結果(周波数成分)のうち、処理クロックCPproに同期して0,1,2,3(N2−1)を巡回する巡回カウンタによって指定される出力端番号の初段フーリエ変換結果(周波数成分)を1つ選択して、同時に8個の
初段フーリエ変換結果(周波数成分)を抽出する。
【0039】
第2バタフライ回路40は、前段側にある複素乗算回路と後段側にある第2FFT回路とを有している。その複素乗算回路は、第1セレクタ回路30から抽出された8個の初段フーリエ変換結果に対して、規定の第1FFT回路に由来する初段フーリエ変換結果には第1セレクタ回路30が巡回カウンタによって指定した出力端番号m(0〜3のいずれか)に対応して切り替えられる回転因子を複素乗算によって乗じて出力し、規定の第1FF
T回路以外の第1FFT回路に由来する初段フーリエ変換結果をそのまま出力する。この例では、規定の第1FFT回路は第2組〜第8組のものであり、それ以外の第1FFT回路は第1組のものである。言い換えると、回転因子WNkのNが32であり、kが第1組の第1FFT回路では0、第2組の第1FFT回路ではm、第3組の第1FFT回路では2m、・・・,第8組の第1FFT回路では7mになる。即ち、回転因子におけるmが、組数の増加とともに基準値(0)から順次増加する。
【0040】
第2FFT回路は、8個の入力端数を有し、複素乗算回路の出力が入力されて、第2段フーリエ変換を行い8個の変換結果を得る。この第2FFT回路で演算された結果を第2段フーリエ変換結果として、第2バタフライ回路40から出力する。なお、この第2FFT回路自体は、図12で示した積分スイープ数8の積分回路と同様であり、また、第1FFT回路自体は、図14で示した積分スイープ数32の積分回路の前段部分と同様であるので、これ以上の説明は省略する。
【0041】
このように、本発明の積分回路は、前半と後半のバタフライ演算(第1バタフライ回路20及び第2バタフライ回路40)を第1セレクタ回路30で分離する構造になっている。そして、第2所定数N2(4)のデータ数の各第1FFT回路の出力に第1セレクタ回路30が設けられ、その選択位置m(=0,1,2,3)によって出力する周波数成分を選択できるようになっている。しかも、具体例を見ると明らかなように、この回路に使用されている乗算器は30個であり、従来の図14に示した32スイープ積分回路に比べると乗算器数は35.7%にすぎない。すなわち、乗算器の数を3分の1程度まで削減できる。
【0042】
さて、図2の積分回路へ32個の受信信号を供給するデータ入力部10は、それに用いる入力クロックCPinが、処理クロックCPproとの速度の関係で、低速の入力クロックCPinlであるか、高速の入力クロックCPinhであるかにより、その構成を異にする。先ず、データ入力部に低速の入力クロックCPinlが用いられる場合について説明する。
【0043】
図7は、低速の入力クロックCPinlが用いられるデータ入力部10Aの構成を示す図である。データ入力部10Aは、レーダ受信信号を低速の入力クロックCPinlで出力する信号入力回路11Aと、入力クロックCPinlに同期してレンジ順に入力される受信信号を積分に必要なスイープ数、この場合は第1所定数N1の32本、をスイープごとに保持できる容量をもち、また入力される受信信号を少なくとも1スイープ分記憶する容量を持ち、順次保存するとともに、保持された受信信号を並列読み出し可能なスイープメモリ12Aと、このスイープメモリ12Aに保持された受信信号のうち、積分処理に用いる第1所定数N1本(32本)のスイープの受信信号を並列に入力クロックCPinlに同期して、レンジ順に読み出す並列読み出し回路14Aを有している。なお、図7のスイープメモリでは、掃引34本分の記憶領域を示しているが、保持用及び入力用を併せて掃引33本分の記憶領域を持っていれば足り、残りは余裕分である。
【0044】
入力クロックCPinl(即ち、入力されるデータ)が低速であり、第1セレクタ回路30以降の演算回路を入力クロックCPinlの4倍速にあたる処理クロックCPproで動作すれば、第1セレクタ回路30が選択する周波数成分の番号(巡回カウンタ)をその処理クロックCPproに同期させて増加させれば、入力クロックCPinlに同期した間隔で全32個の周波数成分を取り出すことができる。
【0045】
このような動作を可能にするために、第1バタフライ回路20の前に図7のような低速入力クロック時のデータ入力部10Aを設ける。
【0046】
この図7に示すデータ入力部10Aは、入力クロックCPinlに同期してレンジ順に入力されるデータを保持し、入力クロックCPinlに同期して且つ積分する全スイープ数32個の信号を並列に読み出す回路である。このデータ入力部10Aのスイープメモリ12Aは、積分するスイープをすべて保持できる容量のメモリが含まれ、入力されるスープデータはリングバッファのようにアドレスが巡回してデータが保存されるものが好ましい。
【0047】
このスイープメモリ12Aは、例えばRAMで構成され、掃引0〜掃引33のデータをそれぞれ記憶可能なメモリ領域RAM0〜RAM33を有する。図7の例では掃引0から掃引31が出力されているが、そのとき入力されているスイープの位置によってことなる。図7の例において、「掃引33」を利用しないとし、「掃引0」にデータが入力されているとき、「掃引1」〜「掃引32」が並列読み出し回路14Aによって読み出され、「掃引3」にデータが入力されているのであれば、「掃引4」〜「掃引32」及び巡回して「掃引0」〜「掃引2」が並列読み出し回路14Aによって読み出される、ようにすることでよい。
【0048】
図8は、データ出力部50の構成を示す図である。このデータ出力部50は、第2バタフライ回路40から出力される第3所定数N3個(8個)のそれぞれの第2段フーリエ変換結果に対して、第1セレクタ回路30が巡回カウンタによって指定した番号m(0−3)に基づいて、32個のフーリエ変換結果を格納するためのフーリエ変換バッファ内のアドレスを一意的に決めて、第2バタフライ回路40から同時に出力される第3所定数N3個(8個)の第2段フーリエ変換結果を順次格納し、フーリエ変換バッファ内に、出力されていない第2段フーリエ変換結果が32個格納された時刻に同期して32個の第2段フーリエ変換結果を、フーリエ変換バッファから読み出して出力する。
【0049】
このために、データ出力部50には、前段に設けられる第2セレクタ51と、後段にこの第2セレクタ51の出力をバッファリングし32個のフーリエ変換結果を出力するフーリエ変換バッファ52(ドップラバンク0〜ドップラバンク31)を後段に設けている。第2セレクタ51は、第1バタフライ回路20と第2バタフライ回路40の間の第1セレクタ回路30と同期して出力先のアドレスを切り替える。この例では、積分スイープ数が32本の例であるが、第2セレクタ51が0,1,2,3のように変化すると、32個の周波数成分を格納するフーリエ変換バッファ52のバッファ領域のすべてにデータが書き込まれる。そのようにフーリエ変換バッファ52が埋め尽くされたタイミングでデータ(第2段フーリエ変換結果)を出力すれば、スイープ方向に積分した結果としての周波数成分をすべて出力することができる。ただし、それは入力クロックCPinlの4倍の速度
(CPpro)でセレクタによる切り替えが可能な場合である。
【0050】
図9は、高速の入力クロックCPinhが用いられるデータ入力部10Bの構成を示す図である。データ入力部10Bは、信号入力回路11Bと、スイープメモリ12Bと、スイープ選択スイッチ13Bと、並列読み出し回路14Bを有している。
【0051】
信号入力回路11Bは、レーダ受信信号を高速の入力クロックCPinh(ここでは、入力クロックCPinhは、処理クロックCPproと同じ速度であり、入力クロックCPinlの4倍速を想定する)で出力する。
【0052】
スイープメモリ12Bは、信号入力回路11Bから入力クロックCPinhに同期してレンジ順に入力される受信信号を積分に必要なスイープ数、この場合は第1所定数N1(32本)と第2所定数N2(4本)より1少ないスイープ分N1+N2−1(35本)の受信信号を保持できる記憶容量と第2所定数N2スイープ分(4本)の受信信号を書き込める記憶容量とを持ち、スイープメモリ12Bには第1所定数N1(32本)と第2所定数N2(4本)より1少ないスイープ分N1+N2−1(35本)の受信信号を保持させる。
【0053】
スイープメモリ12Bは、図7のスープメモリ12Aと同様に、RAMで構成され、入力されるスープデータはリングバッファのようにアドレスが巡回してデータが保存されるものが好ましい。なお、図9のスイープメモリ12Bでは、掃引40本分の記憶領域を示しているが、保持用及び入力用を併せて掃引39本分の記憶領域を持っていれば足り、残りは余裕分である。
【0054】
そして、スイープスイッチ13Bは、保持されている35本のスイープ分の受信信号のうち、その時点で積分のために必要となる32スイープ分の受信信号を、入力クロックCPinhに同期して、並列読み出し回路14Bによって読み出されるように切り換えられる。そして、並列読み出し回路14Bによって読み出されるデータは、入力クロックCPinhの4周期の間はレンジ番号が一定で且つ入力クロックCPinhに同期してスイープ番号がn,n+1,・・・n+N2−1(ただし、nは、0〜N1−1)のように巡回するように受信信号の順序を並べ替えて、図2の積分回路へ出力される。例えば、nを0とすると、0,0+1,・・・,0+N2−1、となる。
【0055】
この高速の入力クロックCPinhが用いられる場合にも、データ入力部10B以外の積分回路及びデータ出力部50は、低速クロックの場合と同じ構成のものが用いられる。また、データ出力部50からは、入力クロックCPinh(即ち、処理クロックCPpro)の第2所定数N2回(4回)に1回の割合で同一レンジに対応する第1所定数N1個(32個)の第2段フーリエ変換結果(周波数成分)が出力される。
【0056】
さて、以上のように構成される高速な入力クロック時の作用について説明する。広帯域の信号処理をするレーダにおいては、入力クロックが速い(例えば、40MHz以上)ので、入力クロックCPinhの4倍速クロックで乗算器を含む第1セレクタ回路30以降の演算を動作させることは困難である。本発明では、そのような高速な入力クロックCPinhの場合には、スイープ方向に間引いた結果を出力することによって、例えば32スイープのような多いスイープ数を積分することを可能にしている。
【0057】
レーダの場合、使用するアンテナによって決まるビーム幅があり、結局、積分本数(積分する掃引の数)もビーム幅によって決まっている。当然、位相の違いを除くと、隣接するスイープ間で受信信号の振幅はほとんど変化がないと考えられる。
【0058】
例えば、「掃引0」を先頭にするスイープ群(掃引0−掃引31)を積分した結果からフーリエ変換バッファ52のドップラバンク4k(但し、kは0〜7の整数)のデータを取り出し、「掃引1」を先頭にするスイープ群(掃引1−掃引32)を積分した結果からドップラバンク4k+1のデータを取り出し、「掃引2」を先頭にするスイープ群(掃引2−掃引33)からドップラバンク4k+2のデータを取り出し、「掃引3」を先頭にするスイープ群(掃引3−掃引34)を積分した結果からドップラバンク4k+3を取り出す。より、具体的に示すと、ドップラバンク4kは、ドップラバンク0,4,8,12,16,20,24,28となり、他の4k+1、4k+2,4k+3もドップラバンクの数が1つずつ増えるだけで同様である。
【0059】
従って、ドップラバンク4k〜4k+3からの出力で全てのドップラバンク0−31からのデータが出力される。ドップラバンク4k〜4k+3からの出力の結果を寄せ集めたものをレーダ装置の出力データとして用いることが出来る。
【0060】
図9のデータ入力部10Bが、積分スイープ数が32で第1バタフライ回路20がデータ数4のフーリエ変換になっている場合、スイープメモリ(スイープバッファ)12Bには、出力を予定しているスイープ数(この例では35本)、とその出力期間中に入力されるスイープ数(この例では4本)の和に相当するスイープを保存できるだけのメモリ領域が必要である。図9では40スイープ分のメモリ領域を使用しているが、実際には39スイープ以上のメモリがあればよい。この場合も、低速クロックの場合と同様、現在入力される信号のスイープ番号に応じて出力されるスイープの番号が一意的に決まる。しかし、低速クロックの場合とは異なり変則的な順序でスイープ信号が取り出されるので、具体例を示しておく。
【0061】
出力されるデータを特定するために、[スイープ番号,レンジ番号]のような2桁表示によってデータ位置を表現する。図9の例では、並列読み出し回路14Bの各出力端から出力されるデータを、入力クロックCPinhに同期して出力される順に書くと、以下の通りとなる。
出力端0:[0,0],[1,0],[2,0],[3,0],[0,1],[1,1],[2,1],[3,1],[0,2],[1,2],[2,2],[3,2],[0,3],[1,3],・・・
出力端子1:[1,0],[2,0],[3,0],[4,0],[1,1],[2,1],[3,1],[4,1],[1,2],[2,2],[3,2],[4,2],[1,3],[2,3],・・・
出力端子2:[2,0],[3,0],[4,0],[5,0],[2,1],[3,1],[4,1],[5,1],[2,2],[3,2],[4,2],[5,2],[2,3],[3,3],・・・
出力端子3:[3,0],[4,0],[5,0],[6,0],[3,1],[4,1],[5,1],[6,1],[3,2],[4,2],[5,2],[6,2],[3
,3],[4,3],・・
出力端子4:[4,0],[5,0],[6,0],[7,0],[4,1],[5,1],[6,1],[7,1],[4,2],[5,2],[6,2],[7,2],[4,3],[5,3],・・・
:
出力端子30:[30,0],[31,0],[32,0],[33,0],[30,1],[31,1],[32,1],[33,1],[30,2],[31,2],[32,2],[33,2],[30,3],[31,3],・・・
出力端子31:[31,0],[32,0],[33,0],[34,0],[31,1],[32,1],[33,1],[34,1],[31,2],[32,2],[33,2],[34,2],[31,3],[32,3],・・・
【0062】
つまり、4クロックの間、同一レンジのデータがスイープを変えながら出力されている
。このような順番で第1バタフライ回路20にデータを入力すれば、第1バタフライ回路20の直後の第1セレクタ回路30が0,1,2,3のように選択を切り替える間、スイープは異なるが同一レンジのデータが第2バタフライ回路40に流れていく。その結果、4クロックを要して、同一レンジの周波数成分がすべてフーリエ変換バッファ52に格納される。
【0063】
実際のレーダ映像に関しても、積分スイープ数が多い設定では、1掃引あたりのアンテナの回転角は非常に小さいので、方位方向に間引いたとしても映像が粗くなることはない。むしろ、積分スイープ数を多くしたことによる信号対雑音比の改善や、異なる相対速度に分離したことによって得られる探知処理などの効果が得られるのでレーダ性能は向上すると考えられる。
【0064】
高速の入力クロックCPinhのデータ入力部10Bを用いる場合には、既に述べたようにスイープ方向にデータが間引かれる。この高速の入力クロック時のスイープ方向間引きによる積分結果の概念を模式的に表したのが、図10である。いうまでもなく、レンジ方向のデータ数は保持される。スイープ方向はN2分の1(1/4)に間引かれるが、計算される周波数成分はN1個(32個)すべてが出力される。
【0065】
本発明は, 位相情報を用いたシステムならば、パルスレーダ、パルス圧縮レーダ、FM−CWレーダなど,レーダ方式に関わらず使用することが可能であり、乗算器の数を抑え、且つ、位相情報を利用したスイープ方向の積分処理が可能になる。
【0066】
また、既に示したように、積分スイープ数がN1=32、第1バタフライ回路における第1FFT回路のデータ数N2=4のとき、乗算器の数はSplit Radixアルゴリズムによって積分回路を構成したときに比べて35.7%の規模まで削減される。
【0067】
本発明の適用にあたり、乗算器を少なくするには、第1バタフライ回路20が乗算器を含まないことが望ましい。つまり、N2=2または4であることが望ましい条件である。また、第2バタフライ回路40にSplit Radixアルゴリズムを適用して乗算器を少なくすることも重要である。例えば、積分スイープ数N1が16本であれば、「N2=2;N3=8」、「N2=4;N3=4」でよく、また、積分スイープ数N1が32本であれば、説明した実施例も含めて、「N2=2;N3=16」、「N2=4;N3=8」の組み合わせ等でよい。
【符号の説明】
【0068】
10、10A、10B・・・データ入力部
11A,11B・・・信号入力回路
12A,12B・・・スイープメモリ
13B・・・スイープスイッチ
14A,14B・・・並列読み出し回路
20・・・第1バタフライ回路
30・・・第1セレクタ回路
40・・・第2バタフライ回路
50・・・データ出力部
51・・・第2セレクタ回路
52・・・フーリエ変換バッファ
【特許請求の範囲】
【請求項1】
入力クロックに同期してレンジ順に入力される受信信号を積分に必要なスイープ数をスイープごとに保持できる容量をもつスイープメモリに順次保存するとともに、前記スイープメモリに保持された受信信号のうち、積分処理に用いる第1所定数N1本のスイープの受信信号を並列読み出し回路によって並列に前記入力クロックに同期して、レンジ順に基づいた順番で読み出すデータ入力部と、
第2所定数N2の入力端を有する、第3所定数N3個(第1所定数N1=第2所定数N2*第3所定数N3)の第1FFT回路から構成され、それらの第1所定数N1個の入力端に前記データ入力部から同時に出力される第1所定数N1個の受信信号を入力し、第3所定数N3組の第2所定数N2の周波数成分の初段フーリエ変換結果を出力する第1バタフライ回路と、
前記第1バタフライ回路に含まれる第3所定数N3組の第1FFT回路のそれぞれから出力される第2所定数N2個の初段フーリエ変換結果(周波数成分)のうち、処理クロックに同期して0,1,・・,N2−1を巡回する巡回カウンタによって指定される出力端番号の初段フーリエ変換結果(周波数成分)を1つ選択して、同時に第3所定数N3個の初
段フーリエ変換結果(周波数成分)を抽出するセレクタ回路と、
前記セレクタ回路から抽出された第3所定数N3個の初段フーリエ変換結果に対して、規定の第1FFT回路に由来する初段フーリエ変換結果には前記セレクタ回路が前記巡回カウンタによって指定した出力端番号に対応して切り替えられる回転因子を複素乗算によって乗じて出力し、前記規定の第1FFT回路以外の第1FFT回路に由来する初段フーリエ変換結果をそのまま出力する複素乗算回路と、第3所定数N3の入力端数を有し前記複素乗算回路の出力が入力され、第2段フーリエ変換を行い第3所定数N3個の変換結果を得る第2FFT回路とを含み、前記第2FFT回路で演算された結果を第2段フーリエ変換結果として出力する第2バタフライ回路と、
前記第2バタフライ回路から出力される第3所定数N3個のそれぞれの第2段フーリエ変換結果に対して、前記セレクタ回路が巡回カウンタによって指定した番号に基づいて、第1所定数N1個のフーリエ変換結果を格納するためのフーリエ変換バッファ内のアドレスを一意的に決めて、前記第2バタフライ回路から同時に出力される第3所定数N3個の第2段フーリエ変換結果を順次格納し、前記フーリエ変換バッファ内に、出力されていない第2段フーリエ変換結果が第1所定数N1個格納された時刻に同期して第1所定数N1個の第2段フーリエ変換結果を、前記フーリエ変換バッファから読み出して出力するデータ出力部と、
を有することを特徴とするレーダ装置。
【請求項2】
請求項1に記載のレーダ装置において、前記スイープメモリは第1所定数N1スイープ分の受信信号を保持できる記憶容量と1スイープ分の受信信号を書き込める記憶容量とを持ち、前記スイープメモリに第1所定数N1スイープ分の受信信号を保持させるとともに、
前記処理クロックを前記入力クロックの第2所定数N2倍の速度で動作させることにより、第1所定数N1個の入力に対して得られる周波数成分N1個すべてを、前記入力クロックに同期させて算出することを特徴とするレーダ装置。
【請求項3】
請求項1に記載のレーダ装置において、前記スイープメモリは、第1所定数N1と第2所定数N2より1少ないスイープ分N1+N2−1の受信信号を保持できる記憶容量と第2所定数N2スイープ分の受信信号を書き込める記憶容量とを持ち、前記スイープメモリに第1所定数N1と第2所定数N2より1少ないスイープ分N1+N2−1の受信信号を保持させるとともに、
前記処理クロックを前記入力クロックと同一速度とし、前記並列読み出し回路によって読み出されるデータが、前記入力クロックの第2所定数N2周期の間はレンジ番号が一定で且つ前記入力クロックに同期してスイープ番号がn,n+1,・・・n+N2・1(ただし、nは、0〜N1−1)のように巡回するように受信信号の順序を並べ替えて出力し、
前記データ出力部において、前記入力クロックの第2所定数N2回に1回の割合で同一レンジに対応する第1所定数N1個の第2段フーリエ変換結果(周波数成分)を算出することを特徴とするレーダ装置。
【請求項1】
入力クロックに同期してレンジ順に入力される受信信号を積分に必要なスイープ数をスイープごとに保持できる容量をもつスイープメモリに順次保存するとともに、前記スイープメモリに保持された受信信号のうち、積分処理に用いる第1所定数N1本のスイープの受信信号を並列読み出し回路によって並列に前記入力クロックに同期して、レンジ順に基づいた順番で読み出すデータ入力部と、
第2所定数N2の入力端を有する、第3所定数N3個(第1所定数N1=第2所定数N2*第3所定数N3)の第1FFT回路から構成され、それらの第1所定数N1個の入力端に前記データ入力部から同時に出力される第1所定数N1個の受信信号を入力し、第3所定数N3組の第2所定数N2の周波数成分の初段フーリエ変換結果を出力する第1バタフライ回路と、
前記第1バタフライ回路に含まれる第3所定数N3組の第1FFT回路のそれぞれから出力される第2所定数N2個の初段フーリエ変換結果(周波数成分)のうち、処理クロックに同期して0,1,・・,N2−1を巡回する巡回カウンタによって指定される出力端番号の初段フーリエ変換結果(周波数成分)を1つ選択して、同時に第3所定数N3個の初
段フーリエ変換結果(周波数成分)を抽出するセレクタ回路と、
前記セレクタ回路から抽出された第3所定数N3個の初段フーリエ変換結果に対して、規定の第1FFT回路に由来する初段フーリエ変換結果には前記セレクタ回路が前記巡回カウンタによって指定した出力端番号に対応して切り替えられる回転因子を複素乗算によって乗じて出力し、前記規定の第1FFT回路以外の第1FFT回路に由来する初段フーリエ変換結果をそのまま出力する複素乗算回路と、第3所定数N3の入力端数を有し前記複素乗算回路の出力が入力され、第2段フーリエ変換を行い第3所定数N3個の変換結果を得る第2FFT回路とを含み、前記第2FFT回路で演算された結果を第2段フーリエ変換結果として出力する第2バタフライ回路と、
前記第2バタフライ回路から出力される第3所定数N3個のそれぞれの第2段フーリエ変換結果に対して、前記セレクタ回路が巡回カウンタによって指定した番号に基づいて、第1所定数N1個のフーリエ変換結果を格納するためのフーリエ変換バッファ内のアドレスを一意的に決めて、前記第2バタフライ回路から同時に出力される第3所定数N3個の第2段フーリエ変換結果を順次格納し、前記フーリエ変換バッファ内に、出力されていない第2段フーリエ変換結果が第1所定数N1個格納された時刻に同期して第1所定数N1個の第2段フーリエ変換結果を、前記フーリエ変換バッファから読み出して出力するデータ出力部と、
を有することを特徴とするレーダ装置。
【請求項2】
請求項1に記載のレーダ装置において、前記スイープメモリは第1所定数N1スイープ分の受信信号を保持できる記憶容量と1スイープ分の受信信号を書き込める記憶容量とを持ち、前記スイープメモリに第1所定数N1スイープ分の受信信号を保持させるとともに、
前記処理クロックを前記入力クロックの第2所定数N2倍の速度で動作させることにより、第1所定数N1個の入力に対して得られる周波数成分N1個すべてを、前記入力クロックに同期させて算出することを特徴とするレーダ装置。
【請求項3】
請求項1に記載のレーダ装置において、前記スイープメモリは、第1所定数N1と第2所定数N2より1少ないスイープ分N1+N2−1の受信信号を保持できる記憶容量と第2所定数N2スイープ分の受信信号を書き込める記憶容量とを持ち、前記スイープメモリに第1所定数N1と第2所定数N2より1少ないスイープ分N1+N2−1の受信信号を保持させるとともに、
前記処理クロックを前記入力クロックと同一速度とし、前記並列読み出し回路によって読み出されるデータが、前記入力クロックの第2所定数N2周期の間はレンジ番号が一定で且つ前記入力クロックに同期してスイープ番号がn,n+1,・・・n+N2・1(ただし、nは、0〜N1−1)のように巡回するように受信信号の順序を並べ替えて出力し、
前記データ出力部において、前記入力クロックの第2所定数N2回に1回の割合で同一レンジに対応する第1所定数N1個の第2段フーリエ変換結果(周波数成分)を算出することを特徴とするレーダ装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2010−197321(P2010−197321A)
【公開日】平成22年9月9日(2010.9.9)
【国際特許分類】
【出願番号】特願2009−45182(P2009−45182)
【出願日】平成21年2月27日(2009.2.27)
【国等の委託研究の成果に係る記載事項】(出願人による申告)国等の委託研究の成果に係る特許出願(平成20年度、総務省、電波資源拡大のための研究開発における委託研究、産業技術力強化法第19条の適用を受ける特許出願)
【出願人】(000004330)日本無線株式会社 (1,186)
【Fターム(参考)】
【公開日】平成22年9月9日(2010.9.9)
【国際特許分類】
【出願日】平成21年2月27日(2009.2.27)
【国等の委託研究の成果に係る記載事項】(出願人による申告)国等の委託研究の成果に係る特許出願(平成20年度、総務省、電波資源拡大のための研究開発における委託研究、産業技術力強化法第19条の適用を受ける特許出願)
【出願人】(000004330)日本無線株式会社 (1,186)
【Fターム(参考)】
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