一回限りプログラム可能なメモリ及びそれを動作させる方法
一度限りプログラム可能（ＯＴＰ）メモリ（１０）は高密度化のため２ビットセルを有する。各セル（１４）は２つの選択用トランジスタ（２０、２４）とそれらの間に直列接続されたプログラム可能トランジスタ（２２）とを有する。プログラム可能トランジスタ（２２）は２つの独立した記憶箇所（７２）を有する。一方はゲート（４８）と第１のソース／ドレイン領域（６６）との間、他方はゲート（４８）と第２のソース／ドレイン領域（６８）との間である。記憶箇所（７２）は、ソース／ドレイン（６６、６８）がゲート（４８）と重なるゲート誘電体（６０）部分であり、それらにプログラム電流（４４）を選択的に流すことによって独立にプログラムされる。プログラム電流（４４）はプログラムされる記憶箇所（７２）のインピーダンスの大きさを３桁以上、恒久的に低減させるのに十分な大きさ及び期間を有する。プログラム電流（４４）の大きさは、他の回路要素の損傷を回避するために制限され、好ましくは少なくとも部分的にプログラム用トランジスタ（２２）のゲート（４８）に負電圧を印加することによって誘起される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して半導体に関し、より具体的には情報記憶能力を有する半導体デバイスに関する。
【背景技術】
【０００２】
半導体メモリの一形態に、一回限りプログラム可能なワン・タイム・プログラマブル（ＯＴＰ）メモリがある。ＯＴＰメモリの一形態はアンチヒューズである。アンチヒューズは初期状態として非導電性にすることにより、ヒューズとは反対に機能する。プログラムされると、アンチヒューズは導電性になる。アンチヒューズをプログラムするため、例えば酸化物などの誘電体層が、それを通り抜けるトンネル電流を生成させるように高電界に晒される。トンネル電流は、ハード絶縁破壊として知られる現象を引き起こす。絶縁破壊後、誘電体を貫通する導電経路が形成され、それによりアンチヒューズは導電性になる。
【０００３】
プログラムされた後に不揮発性メモリとして機能する、行と列とを有するアレイ状のアンチヒューズが当業者によって実現されてきた。この種のメモリは、プログラミングが非可逆的であるため、読み出し専用メモリ（ＲＯＭ）として機能する。一般的に、アンチヒューズの誘電体材料としてキャパシタ構造が使用されている。情報記憶装置の１つのビットを実現するために、キャパシタ及び選択用トランジスタが必要とされる。選択用トランジスタは、プログラム動作又は読み出し動作の何れかのために、それに結合された特定のキャパシタを選択するために必要とされる。各ビットの境界には、ビット群を互いに分離するために分離素子が必要とされる。故に、ビット当たりの面積が非効率なものになっている。電子デバイスが進化するに連れ、ビット当たりの面積が一層小さいＯＴＰメモリが望まれる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、ビット当たりの面積が一層小さい一回限りプログラム可能なメモリ及びそれを動作させる方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一態様に従った２ビットメモリセルを有する一回限りプログラム可能な（ＯＴＰ）メモリにおいては、２ビットメモリセルは：ビット線に結合された第１の電流電極、第１のワード線に結合された制御電極、及び第２の電流電極を有する第１の選択用トランジスタ；第１の選択用トランジスタの第２の電流電極に結合された第１の電流電極、プログラム線に結合された制御電極、及び第２の電流電極を有するプログラム可能トランジスタ；及びビット線に結合された第１の電流電極、第２のワード線に結合された制御電極、及びプログラム可能トランジスタの第２の電流電極に結合された第２の電流電極を有する第２の選択用トランジスタ；を有し、プログラム可能トランジスタは、その第１の電流電極と制御電極との間の第１のプログラム可能領域、及びその第２の電流電極と制御電極との間の第２のプログラム可能領域を有し、且つ第１のプログラム可能領域及び第２のプログラム可能領域は独立に、当初のインピーダンスから比較的低いインピーダンスに変化させられることが可能である。
【０００６】
また、本発明の一態様に従った一回限りプログラム可能な（ＯＴＰ）メモリを動作させる方法は：ビット線に結合された第１の電流電極、第１のワード線に結合された制御電極、及び第２の電流電極を有する第１の選択用トランジスタを設ける段階；第１の選択用トランジスタの第２の電流電極に結合された第１の電流電極、プログラム線に結合された制御電極、及び第２の電流電極を有するプログラム可能トランジスタを設ける段階；ビット線に結合された第１の電流電極、第２のワード線に結合された制御電極、及びプログラム可能トランジスタの第２の電流電極に結合された第２の電流電極を有する第２の選択用トランジスタを設ける段階であり、第１の選択用トランジスタ、プログラム可能トランジスタ及び第２の選択用トランジスタにより２ビットメモリセルが形成される段階；第１の選択用トランジスタの第１及び第２の電流電極、プログラム可能トランジスタの第１の電流電極、及びプログラム可能トランジスタの制御電極を通して第１のプログラム電流を流すことによって、第１ビットをプログラムする段階；及び第２の選択用トランジスタの第１及び第２の電流電極、プログラム可能トランジスタの第２の電流電極、及びプログラム可能トランジスタの制御電極を通して第２のプログラム電流を流すことによって、第２ビットをプログラムする段階を有する。
【０００７】
また、本発明の一態様に従った、２つの選択用トランジスタの間に直列にプログラム可能トランジスタを有する一回限りプログラム可能な（ＯＴＰ）メモリセルにおいては、プログラム可能トランジスタは、そのゲートとその第１のソース／ドレインとの間の第１のプログラム可能領域、及びそのゲートとその第２のソース／ドレインとの間の第２のプログラム可能領域を有する。
【発明を実施するための最良の形態】
【０００８】
本発明は例によって示され、添付の図面に限定されない。図面において、似通った参照符号は同様の要素を指し示している。当業者に認識されるように、図中の要素は単純化及び明瞭化のために例示されたものであり、必ずしも縮尺通りに描かれてはいない。例えば、図中の一部の要素の寸法は、本発明の実施形態のより良い理解の助けとなるよう、その他の要素に対して誇張されていることがある。
【０００９】
図１には、行列状のトランジスタから成るアレイ状に配置されたメモリ１０が例示されている。メモリ１０は、キャパシタを有さずに、プログラム可能な２ビットを画成する３つのトランジスタを有して実現された効率的なＯＴＰメモリである。図示されるように、メモリ１０はメモリセル１４、メモリセル１５、メモリセル１６及びメモリセル１７を有している。メモリセル１４は第１の選択用トランジスタ２０を有しており、選択用トランジスタ２０は、第１のビット線ＢＬ０に接続されたドレインを有している。第１の選択用トランジスタ２０のゲートは、ワード線選択回路１１によって提供されるワード線ＷＬ０に接続されている。第１の選択用トランジスタ２０のソースはプログラム用トランジスタ２２のドレインに接続されている。プログラム用トランジスタ２２のソースは、メモリセル１４の第２の選択用トランジスタ２４のソースに接続されている。プログラム用トランジスタ２２のゲートは、電流制限回路１２によって提供されるプログラム線信号ＰＧＬ０／１に接続されている。電流制限回路１２はワード線選択回路１１に接続されている。第２の選択用トランジスタ２４のドレインは、メモリセル１５の第１の選択用トランジスタ２６のドレインと第１のビット線ＢＬ０とに接続されている。第２の選択用トランジスタ２４のゲートは、ワード線選択回路１１によって提供されるワード線ＷＬ１に接続されている。第１の選択用トランジスタ２６のゲートは、ワード線選択回路１１によって提供されるワード線ＷＬ２に接続されている。第１の選択用トランジスタ２６のソースはプログラム用トランジスタ２８のドレインに接続されている。プログラム用トランジスタ２８のゲートは、電流制限回路１３によって提供されるプログラム信号ＰＧＬ２／３に接続されている。電流制限回路１３はワード線選択回路１１に接続されている。プログラム用トランジスタ２８のソースは、第２の選択用トランジスタ３０のソースに接続されている。第２の選択用トランジスタ３０のゲートは、ワード線選択回路１１によって提供されるワード線ＷＬ３に接続されている。第２の選択用トランジスタ３０のドレインは、第１のビット線ＢＬ０に接続されており、また、破線によって指し示された同一列内のその他のメモリセル（図示せず）に接続されている。
【００１０】
メモリセル１６のトランジスタ３２は、第２のビット線ＢＬ１に接続されたドレインを有している。トランジスタ３２のゲートはワード線ＷＬ０に接続されている。トランジスタ３２のソースはトランジスタ３４のドレインに接続されている。トランジスタ３４のゲートはプログラム信号ＰＧＬ０／１に接続されている。トランジスタ３４のソースはトランジスタ３６のソースに接続されている。トランジスタ３６のゲートはワード線信号ＷＬ１に接続されている。トランジスタ３６のドレインは、メモリセル１７内のトランジスタ３８のドレインに接続されており、またビット線ＢＬ１に接続されている。トランジスタ３８のゲートはワード線信号ＷＬ２に接続されている。トランジスタ３８のソースはトランジスタ４０のドレインに接続されている。トランジスタ４０のゲートはプログラム信号ＰＧＬ２／３に接続されている。トランジスタ４０のソースはトランジスタ４２のソースに接続されている。トランジスタ４２のゲートはワード線ＷＬ３に接続されている。トランジスタ４２のドレインは、ビット線ＢＬ１と、破線によって指し示されたメモリセル１７の下方のその他の回路（図示せず）とに接続されている。
【００１１】
動作時、メモリセル１４、１５、１６及び１７の各々は、アンチヒューズ、又はメモリセル当たり２つの記憶ビットを有するＯＴＰメモリとして機能する。各メモリセルは３つのトランジスタを含んでいる。メモリ１０のメモリセル１４の第１のビットをプログラムするには、ビット線ＢＬ０、ワード線ＷＬ０及びプログラム線ＰＧＬ０／１の全てがアクティブにされる。十分に理解されるように、アクティブにされる信号の論理状態はトランジスタの導電型に依存し、故に、論理的に高い（ｈｉｇｈ）信号又は論理的に低い（ｌｏｗ）信号の何れともなり得る。ＢＬ０信号及びＷＬ０信号は、一形態において、基板（図１には図示せず）の電圧に対して正の、同一の電圧又は相異なる電圧にされる。一形態において、基板電圧は電気的なグランドである。ＰＧＬ０／１信号は基板電圧に対して負の電圧にされる。ＰＧＬ信号に与えられる負のプログラミング電圧の値は、用途ごとに、実装されるゲート誘電体の厚さに依存する。例えば、−０．７Ｖから−５Ｖまでの範囲内のプログラミング電圧が使用され得る。例えば、１．３ｎｍから５ｎｍの範囲内の厚さを有する誘電体材料として、二酸化シリコンが使用され得る。理解されるように、選択されたプロセスパラメータに応じて、その他の負電圧がその他の誘電体の厚さ又は材料と組み合わされて使用されてもよい。好適なその他の誘電体材料には、シリコン窒化物、シリコン酸窒化物、又は高誘電率（ｈｉｇｈ−ｋ）誘電体と呼ばれることもある金属酸化物の層が含まれる。上記の電圧の結果として、ビット線ＢＬ０から第１の選択用トランジスタ２０を介してプログラム用トランジスタ２２まで、電流４４の電流路が作り出される。プログラム用トランジスタ２２において、電流４４はそのゲート誘電体中を流れ、プログラム用トランジスタ２２のドレイン／ゲート重なり領域で絶縁破壊を生じさせる。この重なり領域については、図２に関連して後述する。結果として、電流４４はプログラム用トランジスタ２２のゲートから電流制限回路１２の入力に流れ続ける。電流制限回路１２は破壊電流の大きさを制限する能動デバイスを有している。誘電体のインピーダンスが低下するに連れて電流は増大する。しかしながら、電流制限回路１２は、プログラム線に印加されるプログラミング電圧を低下させることによって、誘電体電流の自由な増大を防止する。このことは、ソース／ドレインと基板との間の接合を破壊させる暴走効果をもたらし得る誘電体のハード破壊を防止するという利点を有する。プログラミングの終了時において、誘電体を横切るインピーダンスは有意に低くなり、それにより、プログラムされていないビットに対して少なくとも３桁から４桁高い大きさの読み出し電流が、プログラムされたビットを流れることが可能になる。
【００１２】
上述のようにプログラムされたメモリセルの第１のビットを読み出すには、ワード線ＷＬ０及びビット線ＢＬ０がアクティブにされる。プログラム線ＰＧＬ０／１は、基板に対してゼロ又は負の電圧の何れかである所定の一定電圧を印加することによってアクティブにされる。単なる例として、ＰＧＬプログラム線に印加すべき一定の負電圧は、用いられるプロセスパラメータに応じてゼロから−０．７Ｖまでの範囲にされ得る。ＢＬ０信号及びＷＬ０信号は、一形態において、基板（図１には図示せず）の電圧に対して正の、同一の電圧又は相異なる電圧にされる。読み出しでは、ビット線信号ＢＬ０は大きさ的に、プログラミング動作においてよりも小さくされるべきである。ＰＧＬ０／１がアクティブにされている場合、この信号も大きさ的に、プログラミング動作においてよりも実質的に小さくなければならない。信号ＷＬ０は読み出し動作において大きさ的に、プログラミング動作においてより小さくてもよいし、そうでなくてもよい。読み出し動作において、基板電圧は電気的なグランドのままである。ＰＧＬ０／１信号がアクティブにされると、ＰＧＬ０／１信号は基板電圧に対して負の電圧にされる。読み出そうとするビットが前もってプログラムされている場合、ビット線ＢＬ０から第１の選択トランジスタ２０を介してプログラムトランジスタ２２までの電流４４が存在し、その結果、読み出し電流は第１の選択用トランジスタ２０及びプログラム用トランジスタ２２を介してビット線ＢＬ０からプログラム線ＰＧＬ０／１まで流れる。読み出そうとするビットが前もってプログラムされていない場合、電流４４は存在せず、読み出し電流は流れない。一形態において、この読み出し電流が流れているか否かを検知することは、ビット線ＢＬ０に接続された回路（図示せず）によって行われる。信号ＷＬ０及びＢＬ０は読み出し動作において、読み出し中の不測のプログラミングを防止するために、プログラミング動作においてよりも小さくなければならない。
【００１３】
図２には、図１のメモリセル１４の断面図が例示されており、この図は更に、２ビットを記憶するために必要な３つのトランジスタの構造的な実施形態を例示している。例示された形態においては、半導体基板４５が設けられている。半導体基板の上及び内部には、第１の選択用トランジスタ２２、プログラム用トランジスタ２２及び第２の選択用トランジスタ２４である３つのトランジスタが形成されている。第１の選択用トランジスタ２０は、ワード線信号ＷＬ０を受信するゲート４６を有している。第１の選択用トランジスタ２０は、ゲート酸化物５８上に位置するゲート４６に隣接する側壁スペーサ５２を有している。また、第１の選択用トランジスタ２０はドレイン６４及びソース６６を有している。プログラム用トランジスタ２２は、プログラム信号ＰＧＬ０／１を受信するゲート４８を有している。側壁スペーサ５４がゲート４８に隣接している。ゲート４８の下には、絶縁体として機能する誘電体６０が位置している。一形態において、ゲート誘電体６０は酸化物である。プログラム用トランジスタ２２は、ソース６６を形成する拡散領域を第１の選択用トランジスタ２０と共有している。プログラム用トランジスタ２２はまた、ドレインを形成する拡散領域６８を有している。第２の選択用トランジスタ２４は、ワード線信号ＷＬ１を受信するゲート５０を有している。側壁スペーサ５６がゲート５０に隣接している。ゲート５０の下にはゲート酸化物６２が位置している。第２の選択用トランジスタ２４は、プログラム用トランジスタ２２のドレインとしても機能する拡散領域６８によって形成されたソースを有している。第２の選択用トランジスタ２４はまた、半導体基板４５内の拡散領域によって形成されたドレイン７０を有している。コンタクト７４がドレイン６４及びビット線ＢＬ０に接続されている。コンタクト７６がドレイン７０及びビット線ＢＬ０に接続されている。理解されるべきことには、例示された側壁スペーサ、ビット線ＢＬ０、並びにコンタクト７４及び７６との間の領域は、例えば酸化物などの絶縁材料によって電気的に分離されている。
【００１４】
プログラミング動作モードにおいて、電流４４はビット線に始まり、コンタクト７４を通過し、そして第１の選択用トランジスタ２０のチャネル領域を通過する。電流４４はソース６６及びゲート誘電体６０を通過させられ、プログラム用トランジスタ２２のゲート４８に沈められる。なお、電流４４が第１の選択用トランジスタ２０のチャネル領域を通過するとき、この電流はゲート酸化物５８に非常に近接しているが、このことは必ずしも縮尺通りに描かれていない。電流４４は、図２に示された領域７２内のゲート４８とソース６６とが重なり合う領域で、プログラム用トランジスタ２２のゲート誘電体を通過する。電流４４は、例えば、既知のファウラー−ノルドハイム・トンネリング機構又は直接的なトンネリング機構などの電子トンネリング機構を介して通り、また領域７２に制限される。プログラム線ＰＧＬ０／１上の負の電圧バイアスは、電流４４を沈めること（ｓｉｎｋｉｎｇ）を支援する。ゲート４８におけるＰＧＬ０／１信号の負電圧は、ゲート４８が接地電圧である場合と対照的に、上記の重なり領域における電界の向きを、縦方向の特徴が一層強いものにさせる傾向がある。しかしながら、この負電圧は、領域７２の外側のゲート誘電体６０の全体的な破壊を引き起こすほどの負電圧であってはならない。言い換えれば、ゲートのバイアス電圧は絶対値で、ゲート誘電体６０の全体的な破壊と、プログラム用トランジスタ２２の右側の他方のビットの不慮のプログラミングとを回避するのに十分な小ささでなければならない。結果として、ゲート誘電体は２つの物理的に区別可能な領域に分けられる。第１の区別可能な領域は領域７２であり、ソース６６拡散とゲート４８との重なり領域内にある。第２の区別可能な領域は、領域７２とは反対側のゲート４８の端部での、拡散領域６８とゲート４８との重なり領域内にある。これら２つの物理的に区別可能な領域は、プログラム用トランジスタ２２に付随する２つのビットの別々且つ個々のプログラミングを可能にする。
【００１５】
読み出し動作モードにおいては、ビットが前もってプログラムされていない場合、電流４４は存在しないことになる。プログラム用トランジスタ２２の左側に付随するビットが前もってプログラムされていると仮定する。それによれば、読み出し動作中に電流４４が存在することになる。プログラム用トランジスタ２２のゲート４８によって沈められた電流は、図１のプログラム線ＰＧＬ０／１に沿って導かれ、従来からの回路（図示せず）によって検知される。この検知回路は、プログラム用トランジスタ２２のゲートの左側にあるビットが比較的高いインピーダンス状態を有するか、それとも一層低いインピーダンス状態を有するかを検出する。
【００１６】
図３には、メモリセル１４の上面図が例示されている。ワード線ＷＬ０、プログラム信号ＰＧＬ０／１及びワード線ＷＬ１は、平行に配置された導電体によって設けられている。理解されるべきことには、これらの導電体を実現するために、例えば金属又はポリシリコン等の如何なる導電性材料が用いられてもよい。ワード線ＷＬ０及びＷＬ１、並びにプログラム信号ＰＧＬ０／１は、半導体基板４５内のアクティブ領域上に横たわっており、半導体基板４５内の拡散領域を表している。コンタクト７４はドレイン６４に接続している。ワード線ＷＬ０の導電体とプログラム信号ＰＧＬ０／１の導電体との間はソース６６である。プログラム信号ＰＧＬ０／１とワード線ＷＬ１との間は、プログラム用トランジスタ２２のドレイン及び第２の選択用トランジスタ２４のソースとして機能する拡散領域６８である。コンタクト７６はドレイン７０に接続している。
【００１７】
なお、メモリセル１４のレイアウトは簡便且つ小型である。３つの平行な導電体は、所与のデザインルールセットの最小設計寸法以下の幅を有するように形成され利用され得る。これら平行な導電体の間、又はアクティブ領域７８の例示された部分内に絶縁分離構造を設ける必要はない。メモリ構造へのコンタクトは、メモリセル１４に容易に形成され得る。なお、メモリセル１４のレイアウトに伴う大きな位置整合問題は存在しない。対照的に、アクティブ領域７８に例えばキャパシタ等の構造を設ける必要がある場合には、アクティブ領域内に物理的な不連続性が存在することになり、例えばワード線などの導電体の上に位置しなければならない２つのセグメントを生じさせ得る。このような形態においては、下に位置する導電体の幅は、潜在的な位置不整合を補償するために大きくされなければならない。キャパシタンスのバラつきに加え、予期される位置不整合を不具にするために一層大きいセルサイズが必要となる。開示された実施形態を用いると、ＯＴＰの実現のためにキャパシタ構造を使用することに伴う位置整合の問題が回避される。
【００１８】
ここまで、２つの記憶ビットを有するＯＴＰセルを具備したメモリ構造と、半導体ＯＴＰメモリを形成する方法とが説明された。開示されたＯＴＰメモリセルは、従来の読み出し専用メモリ（ＲＯＭ）及び不揮発性メモリ（ＮＶＭ）に含まれるトランジスタセル１つの大きさに近いものである。ビット当たり必要とされる回路面積は有意に削減される。何故なら、図３のレイアウトは、図の縦方向において、セル当たりのピッチを狭めているからである。開示された記憶セルはＲＯＭの置き換え、又はＮＶＭの置き換えとして用いられてもよい。なお、開示された回路は、例えばＣＭＯＳトランジスタなどの従来からのトランジスタを用いて設けられてもよい。プログラミングは電流／電圧プログラミングによって行われるので、様々な半導体パッケージが使用されることができ、パッケージングの種類又は価格に関する制約は存在しない。ここでは、ビット線の２つのコンタクト間に３つのトランジスタが直列に接続された３トランジスタメモリセルが開示された。他の一形態においてはメモリセルの列当たり２つのビット線が設けられてもよいが、この形態は一層大きいレイアウト面積を必要とする。中央に置かれたトランジスタは、ＯＴＰメモリセル又はアンチヒューズとしての役割を果たし、ゲート／ドレイン重なり領域及びゲート／ソース重なり領域内のゲート酸化物の選択的な絶縁破壊によってプログラムされる。３トランジスタのうちの他の２つのトランジスタは選択用トランジスタとしての役割を果たす。
【００１９】
以上の説明において、本発明は特定の実施形態を参照して説明された。しかしながら、当業者に認識されるように、添付の特許請求の範囲にて説明される本発明の範囲を逸脱することなく、様々な変更及び変形が為され得る。例えば、開示されたトランジスタ（すなわち、ＭＯＳ、ＢｉＣＭＯＳ）を実現するために如何なる種類のトランジスタ半導体プロセスが用いられてもよい。ここで説明された回路は数多くの組込型メモリ用途で使用され得る。また、開示された電圧及び導電型は例示されたものとは逆にされてもよい。さらに、メモリ全体、メモリの部分、又は個々のビットセル若しくはトランジスタは、個々の電気的に分離されたウェル拡散領域内に配置されてもよい。ここで説明された記憶回路は、独立型のメモリ製品として実装されてもよいし、その他の回路とともに組み込まれてもよい。一形態において、アレイ内のトランジスタは全てＮチャネルトランジスタとして設けられる。他の一形態においては、プログラム用トランジスタは全てＮチャネル型であり、選択用トランジスタは全てＰチャネル型である。他の一部の形態においては、アレイ内のトランジスタは全てＰチャネルトランジスタとして設けられる。更なる他の一形態においては、プログラム用トランジスタは全てＰチャネル型であり、選択用トランジスタは全てＮチャネル型である。
【００２０】
本発明により、２ビットメモリセルを有する一回限りプログラム可能な（ＯＴＰ）メモリが提供される。２ビットメモリセルは、ビット線に結合された第１の電流電極、第１のワード線に結合された制御電極、及び第２の電流電極を有する第１の選択用トランジスタを有している。プログラム可能トランジスタは、第１の選択用トランジスタの第２の電流電極に結合された第１の電流電極、プログラム線に結合された制御電極、及び第２の電流電極を有している。第２の選択用トランジスタは、ビット線に結合された第１の電流電極、第２のワード線に結合された制御電極、及びプログラム可能トランジスタの第２の電流電極に結合された第２の電流電極を有している。プログラム可能トランジスタは、第１の電流電極と制御電極との間の第１のプログラム可能領域、及び第２の電流電極と制御電極との間の第２のプログラム可能領域を有している。第１及び第２のプログラム可能領域は独立に、当初のインピーダンスから比較的低いインピーダンスに変化させられることが可能である。一形態において、プログラム可能トランジスタの制御電極はゲートであり、プログラム可能トランジスタはゲートの下にゲート誘電体を有している。第１の電流電極の一部はゲート誘電体の第１部分と重なっており、第２の電流電極の一部はゲート誘電体の第２部分と重なっている。ゲート誘電体の第１部分は上記第１のプログラム可能領域であり、ゲート誘電体の第２部分は上記第２のプログラム可能領域である。別の一形態において、第１及び第２のプログラム可能領域は、プログラム可能トランジスタの制御電極への負電圧の印加に応答して、当初のインピーダンスから比較的低いインピーダンスに変化させられる。更なる他の一形態において、第１のプログラム可能領域は、第１の選択用トランジスタの第１及び第２の電流電極、プログラム可能トランジスタの第１の電流電極、及びプログラム可能トランジスタの制御電極を通して電流を流すことによって、当初のインピーダンスから比較的低いインピーダンスに変化させられる。更なる他の一形態において、第２のプログラム可能領域は、第２の選択用トランジスタの第１及び第２の電流電極、プログラム可能トランジスタの第２の電流電極、及びプログラム可能トランジスタの制御電極を通して電流を流すことによって、当初のインピーダンスから比較的低いインピーダンスに変化させられる。更なる他の一形態において、ＯＴＰメモリは更に、第１の選択用トランジスタの制御電極に結合された第１の出力、第２の選択用トランジスタの制御電極に結合された第２の出力、及び第３の出力を有するワード線選択回路を有している。電流制限回路は、ワード線選択回路の第３の出力に結合された入力、及びプログラム可能トランジスタの制御電極に結合された出力を有している。更なる他の一形態において、ＯＴＰメモリは更に、ビット線に結合された複数の２ビットメモリセルを含んでいる。更なる他の一形態において、第１及び第２のワード線並びにプログラム線に、複数の２ビットメモリセルが結合されている。更なる他の一形態において、ＯＴＰメモリは半導体基板を含んでおり、第１の選択用トランジスタの第２の電流電極、及びプログラム可能トランジスタの第１の電流電極は、基板内のドーピングされた領域を共有している。更なる他の一形態において、当初のインピーダンスは上記の比較的低いインピーダンスより３桁以上大きい。
【００２１】
また、２ビットメモリセルをプログラムする方法が提供される。ビット線に結合された第１の電流電極、第１のワード線に結合された制御電極、及び第２の電流電極を有する第１の選択用トランジスタが設けられる。第１の選択用トランジスタの第２の電流電極に結合された第１の電流電極、プログラム線に結合された制御電極、及び第２の電流電極を有するプログラム可能トランジスタが設けられる。ビット線に結合された第１の電流電極、第２のワード線に結合された制御電極、及びプログラム可能トランジスタの第２の電流電極に結合された第２の電流電極を有する第２の選択用トランジスタが設けられる。第１ビットをプログラムするため、第１の選択用トランジスタの第１及び第２の電流電極、プログラム可能トランジスタの第１の電流電極、及びプログラム可能トランジスタの制御電極に第１のプログラム電流が流される。第２ビットをプログラムするため、第２の選択用トランジスタの第１及び第２の電流電極、プログラム可能トランジスタの第２の電流電極、及びプログラム可能トランジスタの制御電極に第２のプログラム電流が流される。他の一形態において、第１ビットをプログラムすることは更に、第１のワード線に有効化（イネーブル）信号を与え、第２のワード線に無効化（ディセーブル）信号を与えることを含んでいる。更なる他の一形態において、第１ビットは、第１の選択用トランジスタを作動させ、第２の選択用トランジスタを作動させず、且つ第１の選択用トランジスタの第１の電流電極とプログラム可能トランジスタの制御電極との間に電位差を与えることによってプログラムされる。更なる他の一形態において、上記電位差は、プログラム可能トランジスタの第１の電流電極からプログラム可能トランジスタの制御電極に、第１のプログラム電流を流させる。更なる他の一形態において、上記電位差は、プログラム可能トランジスタの制御電極に印加される負電圧、及び第１の選択用トランジスタの第１の電流電極に印加される正電圧から成る。更なる他の一形態において、第１のプログラム電流は、プログラム可能トランジスタの第１の電流電極の損傷を回避するのに十分なだけ制限される。更なる他の一形態において、第１のプログラム電流は、プログラム可能トランジスタの第１の電流電極と制御電極との間に恒久的なインピーダンスの低減を生じさせるのに十分な大きさ及び期間を有する。
【００２２】
また、２つの選択用トランジスタの間に直列にプログラム可能トランジスタを有する２ビットメモリセルが提供される。プログラム可能トランジスタは、ゲートと第１のソース／ドレインとの間の第１のプログラム可能領域、及びゲートと第２のソース／ドレインとの間の第２のプログラム可能領域を有している。一形態において、第１のプログラム可能領域はプログラム可能トランジスタのゲート誘電体の第１の部分であり、第２のプログラム可能領域はゲート誘電体の第２の部分であり、ゲート誘電体の第１及び第２の部分は、インピーダンスが低減された状態に恒久的にプログラムされることが可能である。他の一形態において、ゲート誘電体の第１及び第２の部分は、それを流れる電流によってインピーダンスが低減された状態に変化させられる。
【００２３】
従って、この明細書及び図面は限定的な意味ではなく例示的な意味で考慮されるべきものであり、全てのこのような変更は本発明の範囲に含まれるものである。
【００２４】
利点、その他の効果、及び問題の解決策が、具体的な実施形態に関して説明されてきた。しかしながら、利点、効果若しくは問題の解決策、又は利点、効果若しくは解決策を生じさせる或いは一層顕著にさせる如何なる要素も、何れか又は全ての請求項についての決定的な、必要な、あるいは不可欠な特徴又は要素として解されるべきではない。ここでは、用語“有する”、“有している”、又はこれらの如何なる変形も、非排他的に含有することに及ぶものであり、故に、要素リストを有するプロセス、方法、品目又は装置は、それらの要素のみを含むわけではなく、明示的に列挙されていない、あるいはそのようなプロセス、方法、品目又は装置に本来備わっているその他の要素を含み得るものである。ここでは、用語“或る”（“ａ”又は“ａｎ”）は１つ以上として定義される。ここでは、用語“複数”は２つ以上として定義される。ここでは、用語“他の１つ”は少なくとも２つめ、又はそれ以降として定義される。ここでは、用語“結合され”は、必ずしも直接的でなくても、また必ずしも機械的でなくても、接続されていることとして定義される。
【図面の簡単な説明】
【００２５】
【図１】本発明に従ったワン・タイム・プログラマブル（ＯＴＰ）メモリアレイの一部を示す概略図である。
【図２】図１のＯＴＰメモリアレイの典型的なメモリセルを示す断面図である。
【図３】図２の典型的なメモリセルのレイアウトを示す図である。
【技術分野】
【０００１】
本発明は概して半導体に関し、より具体的には情報記憶能力を有する半導体デバイスに関する。
【背景技術】
【０００２】
半導体メモリの一形態に、一回限りプログラム可能なワン・タイム・プログラマブル（ＯＴＰ）メモリがある。ＯＴＰメモリの一形態はアンチヒューズである。アンチヒューズは初期状態として非導電性にすることにより、ヒューズとは反対に機能する。プログラムされると、アンチヒューズは導電性になる。アンチヒューズをプログラムするため、例えば酸化物などの誘電体層が、それを通り抜けるトンネル電流を生成させるように高電界に晒される。トンネル電流は、ハード絶縁破壊として知られる現象を引き起こす。絶縁破壊後、誘電体を貫通する導電経路が形成され、それによりアンチヒューズは導電性になる。
【０００３】
プログラムされた後に不揮発性メモリとして機能する、行と列とを有するアレイ状のアンチヒューズが当業者によって実現されてきた。この種のメモリは、プログラミングが非可逆的であるため、読み出し専用メモリ（ＲＯＭ）として機能する。一般的に、アンチヒューズの誘電体材料としてキャパシタ構造が使用されている。情報記憶装置の１つのビットを実現するために、キャパシタ及び選択用トランジスタが必要とされる。選択用トランジスタは、プログラム動作又は読み出し動作の何れかのために、それに結合された特定のキャパシタを選択するために必要とされる。各ビットの境界には、ビット群を互いに分離するために分離素子が必要とされる。故に、ビット当たりの面積が非効率なものになっている。電子デバイスが進化するに連れ、ビット当たりの面積が一層小さいＯＴＰメモリが望まれる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、ビット当たりの面積が一層小さい一回限りプログラム可能なメモリ及びそれを動作させる方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一態様に従った２ビットメモリセルを有する一回限りプログラム可能な（ＯＴＰ）メモリにおいては、２ビットメモリセルは：ビット線に結合された第１の電流電極、第１のワード線に結合された制御電極、及び第２の電流電極を有する第１の選択用トランジスタ；第１の選択用トランジスタの第２の電流電極に結合された第１の電流電極、プログラム線に結合された制御電極、及び第２の電流電極を有するプログラム可能トランジスタ；及びビット線に結合された第１の電流電極、第２のワード線に結合された制御電極、及びプログラム可能トランジスタの第２の電流電極に結合された第２の電流電極を有する第２の選択用トランジスタ；を有し、プログラム可能トランジスタは、その第１の電流電極と制御電極との間の第１のプログラム可能領域、及びその第２の電流電極と制御電極との間の第２のプログラム可能領域を有し、且つ第１のプログラム可能領域及び第２のプログラム可能領域は独立に、当初のインピーダンスから比較的低いインピーダンスに変化させられることが可能である。
【０００６】
また、本発明の一態様に従った一回限りプログラム可能な（ＯＴＰ）メモリを動作させる方法は：ビット線に結合された第１の電流電極、第１のワード線に結合された制御電極、及び第２の電流電極を有する第１の選択用トランジスタを設ける段階；第１の選択用トランジスタの第２の電流電極に結合された第１の電流電極、プログラム線に結合された制御電極、及び第２の電流電極を有するプログラム可能トランジスタを設ける段階；ビット線に結合された第１の電流電極、第２のワード線に結合された制御電極、及びプログラム可能トランジスタの第２の電流電極に結合された第２の電流電極を有する第２の選択用トランジスタを設ける段階であり、第１の選択用トランジスタ、プログラム可能トランジスタ及び第２の選択用トランジスタにより２ビットメモリセルが形成される段階；第１の選択用トランジスタの第１及び第２の電流電極、プログラム可能トランジスタの第１の電流電極、及びプログラム可能トランジスタの制御電極を通して第１のプログラム電流を流すことによって、第１ビットをプログラムする段階；及び第２の選択用トランジスタの第１及び第２の電流電極、プログラム可能トランジスタの第２の電流電極、及びプログラム可能トランジスタの制御電極を通して第２のプログラム電流を流すことによって、第２ビットをプログラムする段階を有する。
【０００７】
また、本発明の一態様に従った、２つの選択用トランジスタの間に直列にプログラム可能トランジスタを有する一回限りプログラム可能な（ＯＴＰ）メモリセルにおいては、プログラム可能トランジスタは、そのゲートとその第１のソース／ドレインとの間の第１のプログラム可能領域、及びそのゲートとその第２のソース／ドレインとの間の第２のプログラム可能領域を有する。
【発明を実施するための最良の形態】
【０００８】
本発明は例によって示され、添付の図面に限定されない。図面において、似通った参照符号は同様の要素を指し示している。当業者に認識されるように、図中の要素は単純化及び明瞭化のために例示されたものであり、必ずしも縮尺通りに描かれてはいない。例えば、図中の一部の要素の寸法は、本発明の実施形態のより良い理解の助けとなるよう、その他の要素に対して誇張されていることがある。
【０００９】
図１には、行列状のトランジスタから成るアレイ状に配置されたメモリ１０が例示されている。メモリ１０は、キャパシタを有さずに、プログラム可能な２ビットを画成する３つのトランジスタを有して実現された効率的なＯＴＰメモリである。図示されるように、メモリ１０はメモリセル１４、メモリセル１５、メモリセル１６及びメモリセル１７を有している。メモリセル１４は第１の選択用トランジスタ２０を有しており、選択用トランジスタ２０は、第１のビット線ＢＬ０に接続されたドレインを有している。第１の選択用トランジスタ２０のゲートは、ワード線選択回路１１によって提供されるワード線ＷＬ０に接続されている。第１の選択用トランジスタ２０のソースはプログラム用トランジスタ２２のドレインに接続されている。プログラム用トランジスタ２２のソースは、メモリセル１４の第２の選択用トランジスタ２４のソースに接続されている。プログラム用トランジスタ２２のゲートは、電流制限回路１２によって提供されるプログラム線信号ＰＧＬ０／１に接続されている。電流制限回路１２はワード線選択回路１１に接続されている。第２の選択用トランジスタ２４のドレインは、メモリセル１５の第１の選択用トランジスタ２６のドレインと第１のビット線ＢＬ０とに接続されている。第２の選択用トランジスタ２４のゲートは、ワード線選択回路１１によって提供されるワード線ＷＬ１に接続されている。第１の選択用トランジスタ２６のゲートは、ワード線選択回路１１によって提供されるワード線ＷＬ２に接続されている。第１の選択用トランジスタ２６のソースはプログラム用トランジスタ２８のドレインに接続されている。プログラム用トランジスタ２８のゲートは、電流制限回路１３によって提供されるプログラム信号ＰＧＬ２／３に接続されている。電流制限回路１３はワード線選択回路１１に接続されている。プログラム用トランジスタ２８のソースは、第２の選択用トランジスタ３０のソースに接続されている。第２の選択用トランジスタ３０のゲートは、ワード線選択回路１１によって提供されるワード線ＷＬ３に接続されている。第２の選択用トランジスタ３０のドレインは、第１のビット線ＢＬ０に接続されており、また、破線によって指し示された同一列内のその他のメモリセル（図示せず）に接続されている。
【００１０】
メモリセル１６のトランジスタ３２は、第２のビット線ＢＬ１に接続されたドレインを有している。トランジスタ３２のゲートはワード線ＷＬ０に接続されている。トランジスタ３２のソースはトランジスタ３４のドレインに接続されている。トランジスタ３４のゲートはプログラム信号ＰＧＬ０／１に接続されている。トランジスタ３４のソースはトランジスタ３６のソースに接続されている。トランジスタ３６のゲートはワード線信号ＷＬ１に接続されている。トランジスタ３６のドレインは、メモリセル１７内のトランジスタ３８のドレインに接続されており、またビット線ＢＬ１に接続されている。トランジスタ３８のゲートはワード線信号ＷＬ２に接続されている。トランジスタ３８のソースはトランジスタ４０のドレインに接続されている。トランジスタ４０のゲートはプログラム信号ＰＧＬ２／３に接続されている。トランジスタ４０のソースはトランジスタ４２のソースに接続されている。トランジスタ４２のゲートはワード線ＷＬ３に接続されている。トランジスタ４２のドレインは、ビット線ＢＬ１と、破線によって指し示されたメモリセル１７の下方のその他の回路（図示せず）とに接続されている。
【００１１】
動作時、メモリセル１４、１５、１６及び１７の各々は、アンチヒューズ、又はメモリセル当たり２つの記憶ビットを有するＯＴＰメモリとして機能する。各メモリセルは３つのトランジスタを含んでいる。メモリ１０のメモリセル１４の第１のビットをプログラムするには、ビット線ＢＬ０、ワード線ＷＬ０及びプログラム線ＰＧＬ０／１の全てがアクティブにされる。十分に理解されるように、アクティブにされる信号の論理状態はトランジスタの導電型に依存し、故に、論理的に高い（ｈｉｇｈ）信号又は論理的に低い（ｌｏｗ）信号の何れともなり得る。ＢＬ０信号及びＷＬ０信号は、一形態において、基板（図１には図示せず）の電圧に対して正の、同一の電圧又は相異なる電圧にされる。一形態において、基板電圧は電気的なグランドである。ＰＧＬ０／１信号は基板電圧に対して負の電圧にされる。ＰＧＬ信号に与えられる負のプログラミング電圧の値は、用途ごとに、実装されるゲート誘電体の厚さに依存する。例えば、−０．７Ｖから−５Ｖまでの範囲内のプログラミング電圧が使用され得る。例えば、１．３ｎｍから５ｎｍの範囲内の厚さを有する誘電体材料として、二酸化シリコンが使用され得る。理解されるように、選択されたプロセスパラメータに応じて、その他の負電圧がその他の誘電体の厚さ又は材料と組み合わされて使用されてもよい。好適なその他の誘電体材料には、シリコン窒化物、シリコン酸窒化物、又は高誘電率（ｈｉｇｈ−ｋ）誘電体と呼ばれることもある金属酸化物の層が含まれる。上記の電圧の結果として、ビット線ＢＬ０から第１の選択用トランジスタ２０を介してプログラム用トランジスタ２２まで、電流４４の電流路が作り出される。プログラム用トランジスタ２２において、電流４４はそのゲート誘電体中を流れ、プログラム用トランジスタ２２のドレイン／ゲート重なり領域で絶縁破壊を生じさせる。この重なり領域については、図２に関連して後述する。結果として、電流４４はプログラム用トランジスタ２２のゲートから電流制限回路１２の入力に流れ続ける。電流制限回路１２は破壊電流の大きさを制限する能動デバイスを有している。誘電体のインピーダンスが低下するに連れて電流は増大する。しかしながら、電流制限回路１２は、プログラム線に印加されるプログラミング電圧を低下させることによって、誘電体電流の自由な増大を防止する。このことは、ソース／ドレインと基板との間の接合を破壊させる暴走効果をもたらし得る誘電体のハード破壊を防止するという利点を有する。プログラミングの終了時において、誘電体を横切るインピーダンスは有意に低くなり、それにより、プログラムされていないビットに対して少なくとも３桁から４桁高い大きさの読み出し電流が、プログラムされたビットを流れることが可能になる。
【００１２】
上述のようにプログラムされたメモリセルの第１のビットを読み出すには、ワード線ＷＬ０及びビット線ＢＬ０がアクティブにされる。プログラム線ＰＧＬ０／１は、基板に対してゼロ又は負の電圧の何れかである所定の一定電圧を印加することによってアクティブにされる。単なる例として、ＰＧＬプログラム線に印加すべき一定の負電圧は、用いられるプロセスパラメータに応じてゼロから−０．７Ｖまでの範囲にされ得る。ＢＬ０信号及びＷＬ０信号は、一形態において、基板（図１には図示せず）の電圧に対して正の、同一の電圧又は相異なる電圧にされる。読み出しでは、ビット線信号ＢＬ０は大きさ的に、プログラミング動作においてよりも小さくされるべきである。ＰＧＬ０／１がアクティブにされている場合、この信号も大きさ的に、プログラミング動作においてよりも実質的に小さくなければならない。信号ＷＬ０は読み出し動作において大きさ的に、プログラミング動作においてより小さくてもよいし、そうでなくてもよい。読み出し動作において、基板電圧は電気的なグランドのままである。ＰＧＬ０／１信号がアクティブにされると、ＰＧＬ０／１信号は基板電圧に対して負の電圧にされる。読み出そうとするビットが前もってプログラムされている場合、ビット線ＢＬ０から第１の選択トランジスタ２０を介してプログラムトランジスタ２２までの電流４４が存在し、その結果、読み出し電流は第１の選択用トランジスタ２０及びプログラム用トランジスタ２２を介してビット線ＢＬ０からプログラム線ＰＧＬ０／１まで流れる。読み出そうとするビットが前もってプログラムされていない場合、電流４４は存在せず、読み出し電流は流れない。一形態において、この読み出し電流が流れているか否かを検知することは、ビット線ＢＬ０に接続された回路（図示せず）によって行われる。信号ＷＬ０及びＢＬ０は読み出し動作において、読み出し中の不測のプログラミングを防止するために、プログラミング動作においてよりも小さくなければならない。
【００１３】
図２には、図１のメモリセル１４の断面図が例示されており、この図は更に、２ビットを記憶するために必要な３つのトランジスタの構造的な実施形態を例示している。例示された形態においては、半導体基板４５が設けられている。半導体基板の上及び内部には、第１の選択用トランジスタ２２、プログラム用トランジスタ２２及び第２の選択用トランジスタ２４である３つのトランジスタが形成されている。第１の選択用トランジスタ２０は、ワード線信号ＷＬ０を受信するゲート４６を有している。第１の選択用トランジスタ２０は、ゲート酸化物５８上に位置するゲート４６に隣接する側壁スペーサ５２を有している。また、第１の選択用トランジスタ２０はドレイン６４及びソース６６を有している。プログラム用トランジスタ２２は、プログラム信号ＰＧＬ０／１を受信するゲート４８を有している。側壁スペーサ５４がゲート４８に隣接している。ゲート４８の下には、絶縁体として機能する誘電体６０が位置している。一形態において、ゲート誘電体６０は酸化物である。プログラム用トランジスタ２２は、ソース６６を形成する拡散領域を第１の選択用トランジスタ２０と共有している。プログラム用トランジスタ２２はまた、ドレインを形成する拡散領域６８を有している。第２の選択用トランジスタ２４は、ワード線信号ＷＬ１を受信するゲート５０を有している。側壁スペーサ５６がゲート５０に隣接している。ゲート５０の下にはゲート酸化物６２が位置している。第２の選択用トランジスタ２４は、プログラム用トランジスタ２２のドレインとしても機能する拡散領域６８によって形成されたソースを有している。第２の選択用トランジスタ２４はまた、半導体基板４５内の拡散領域によって形成されたドレイン７０を有している。コンタクト７４がドレイン６４及びビット線ＢＬ０に接続されている。コンタクト７６がドレイン７０及びビット線ＢＬ０に接続されている。理解されるべきことには、例示された側壁スペーサ、ビット線ＢＬ０、並びにコンタクト７４及び７６との間の領域は、例えば酸化物などの絶縁材料によって電気的に分離されている。
【００１４】
プログラミング動作モードにおいて、電流４４はビット線に始まり、コンタクト７４を通過し、そして第１の選択用トランジスタ２０のチャネル領域を通過する。電流４４はソース６６及びゲート誘電体６０を通過させられ、プログラム用トランジスタ２２のゲート４８に沈められる。なお、電流４４が第１の選択用トランジスタ２０のチャネル領域を通過するとき、この電流はゲート酸化物５８に非常に近接しているが、このことは必ずしも縮尺通りに描かれていない。電流４４は、図２に示された領域７２内のゲート４８とソース６６とが重なり合う領域で、プログラム用トランジスタ２２のゲート誘電体を通過する。電流４４は、例えば、既知のファウラー−ノルドハイム・トンネリング機構又は直接的なトンネリング機構などの電子トンネリング機構を介して通り、また領域７２に制限される。プログラム線ＰＧＬ０／１上の負の電圧バイアスは、電流４４を沈めること（ｓｉｎｋｉｎｇ）を支援する。ゲート４８におけるＰＧＬ０／１信号の負電圧は、ゲート４８が接地電圧である場合と対照的に、上記の重なり領域における電界の向きを、縦方向の特徴が一層強いものにさせる傾向がある。しかしながら、この負電圧は、領域７２の外側のゲート誘電体６０の全体的な破壊を引き起こすほどの負電圧であってはならない。言い換えれば、ゲートのバイアス電圧は絶対値で、ゲート誘電体６０の全体的な破壊と、プログラム用トランジスタ２２の右側の他方のビットの不慮のプログラミングとを回避するのに十分な小ささでなければならない。結果として、ゲート誘電体は２つの物理的に区別可能な領域に分けられる。第１の区別可能な領域は領域７２であり、ソース６６拡散とゲート４８との重なり領域内にある。第２の区別可能な領域は、領域７２とは反対側のゲート４８の端部での、拡散領域６８とゲート４８との重なり領域内にある。これら２つの物理的に区別可能な領域は、プログラム用トランジスタ２２に付随する２つのビットの別々且つ個々のプログラミングを可能にする。
【００１５】
読み出し動作モードにおいては、ビットが前もってプログラムされていない場合、電流４４は存在しないことになる。プログラム用トランジスタ２２の左側に付随するビットが前もってプログラムされていると仮定する。それによれば、読み出し動作中に電流４４が存在することになる。プログラム用トランジスタ２２のゲート４８によって沈められた電流は、図１のプログラム線ＰＧＬ０／１に沿って導かれ、従来からの回路（図示せず）によって検知される。この検知回路は、プログラム用トランジスタ２２のゲートの左側にあるビットが比較的高いインピーダンス状態を有するか、それとも一層低いインピーダンス状態を有するかを検出する。
【００１６】
図３には、メモリセル１４の上面図が例示されている。ワード線ＷＬ０、プログラム信号ＰＧＬ０／１及びワード線ＷＬ１は、平行に配置された導電体によって設けられている。理解されるべきことには、これらの導電体を実現するために、例えば金属又はポリシリコン等の如何なる導電性材料が用いられてもよい。ワード線ＷＬ０及びＷＬ１、並びにプログラム信号ＰＧＬ０／１は、半導体基板４５内のアクティブ領域上に横たわっており、半導体基板４５内の拡散領域を表している。コンタクト７４はドレイン６４に接続している。ワード線ＷＬ０の導電体とプログラム信号ＰＧＬ０／１の導電体との間はソース６６である。プログラム信号ＰＧＬ０／１とワード線ＷＬ１との間は、プログラム用トランジスタ２２のドレイン及び第２の選択用トランジスタ２４のソースとして機能する拡散領域６８である。コンタクト７６はドレイン７０に接続している。
【００１７】
なお、メモリセル１４のレイアウトは簡便且つ小型である。３つの平行な導電体は、所与のデザインルールセットの最小設計寸法以下の幅を有するように形成され利用され得る。これら平行な導電体の間、又はアクティブ領域７８の例示された部分内に絶縁分離構造を設ける必要はない。メモリ構造へのコンタクトは、メモリセル１４に容易に形成され得る。なお、メモリセル１４のレイアウトに伴う大きな位置整合問題は存在しない。対照的に、アクティブ領域７８に例えばキャパシタ等の構造を設ける必要がある場合には、アクティブ領域内に物理的な不連続性が存在することになり、例えばワード線などの導電体の上に位置しなければならない２つのセグメントを生じさせ得る。このような形態においては、下に位置する導電体の幅は、潜在的な位置不整合を補償するために大きくされなければならない。キャパシタンスのバラつきに加え、予期される位置不整合を不具にするために一層大きいセルサイズが必要となる。開示された実施形態を用いると、ＯＴＰの実現のためにキャパシタ構造を使用することに伴う位置整合の問題が回避される。
【００１８】
ここまで、２つの記憶ビットを有するＯＴＰセルを具備したメモリ構造と、半導体ＯＴＰメモリを形成する方法とが説明された。開示されたＯＴＰメモリセルは、従来の読み出し専用メモリ（ＲＯＭ）及び不揮発性メモリ（ＮＶＭ）に含まれるトランジスタセル１つの大きさに近いものである。ビット当たり必要とされる回路面積は有意に削減される。何故なら、図３のレイアウトは、図の縦方向において、セル当たりのピッチを狭めているからである。開示された記憶セルはＲＯＭの置き換え、又はＮＶＭの置き換えとして用いられてもよい。なお、開示された回路は、例えばＣＭＯＳトランジスタなどの従来からのトランジスタを用いて設けられてもよい。プログラミングは電流／電圧プログラミングによって行われるので、様々な半導体パッケージが使用されることができ、パッケージングの種類又は価格に関する制約は存在しない。ここでは、ビット線の２つのコンタクト間に３つのトランジスタが直列に接続された３トランジスタメモリセルが開示された。他の一形態においてはメモリセルの列当たり２つのビット線が設けられてもよいが、この形態は一層大きいレイアウト面積を必要とする。中央に置かれたトランジスタは、ＯＴＰメモリセル又はアンチヒューズとしての役割を果たし、ゲート／ドレイン重なり領域及びゲート／ソース重なり領域内のゲート酸化物の選択的な絶縁破壊によってプログラムされる。３トランジスタのうちの他の２つのトランジスタは選択用トランジスタとしての役割を果たす。
【００１９】
以上の説明において、本発明は特定の実施形態を参照して説明された。しかしながら、当業者に認識されるように、添付の特許請求の範囲にて説明される本発明の範囲を逸脱することなく、様々な変更及び変形が為され得る。例えば、開示されたトランジスタ（すなわち、ＭＯＳ、ＢｉＣＭＯＳ）を実現するために如何なる種類のトランジスタ半導体プロセスが用いられてもよい。ここで説明された回路は数多くの組込型メモリ用途で使用され得る。また、開示された電圧及び導電型は例示されたものとは逆にされてもよい。さらに、メモリ全体、メモリの部分、又は個々のビットセル若しくはトランジスタは、個々の電気的に分離されたウェル拡散領域内に配置されてもよい。ここで説明された記憶回路は、独立型のメモリ製品として実装されてもよいし、その他の回路とともに組み込まれてもよい。一形態において、アレイ内のトランジスタは全てＮチャネルトランジスタとして設けられる。他の一形態においては、プログラム用トランジスタは全てＮチャネル型であり、選択用トランジスタは全てＰチャネル型である。他の一部の形態においては、アレイ内のトランジスタは全てＰチャネルトランジスタとして設けられる。更なる他の一形態においては、プログラム用トランジスタは全てＰチャネル型であり、選択用トランジスタは全てＮチャネル型である。
【００２０】
本発明により、２ビットメモリセルを有する一回限りプログラム可能な（ＯＴＰ）メモリが提供される。２ビットメモリセルは、ビット線に結合された第１の電流電極、第１のワード線に結合された制御電極、及び第２の電流電極を有する第１の選択用トランジスタを有している。プログラム可能トランジスタは、第１の選択用トランジスタの第２の電流電極に結合された第１の電流電極、プログラム線に結合された制御電極、及び第２の電流電極を有している。第２の選択用トランジスタは、ビット線に結合された第１の電流電極、第２のワード線に結合された制御電極、及びプログラム可能トランジスタの第２の電流電極に結合された第２の電流電極を有している。プログラム可能トランジスタは、第１の電流電極と制御電極との間の第１のプログラム可能領域、及び第２の電流電極と制御電極との間の第２のプログラム可能領域を有している。第１及び第２のプログラム可能領域は独立に、当初のインピーダンスから比較的低いインピーダンスに変化させられることが可能である。一形態において、プログラム可能トランジスタの制御電極はゲートであり、プログラム可能トランジスタはゲートの下にゲート誘電体を有している。第１の電流電極の一部はゲート誘電体の第１部分と重なっており、第２の電流電極の一部はゲート誘電体の第２部分と重なっている。ゲート誘電体の第１部分は上記第１のプログラム可能領域であり、ゲート誘電体の第２部分は上記第２のプログラム可能領域である。別の一形態において、第１及び第２のプログラム可能領域は、プログラム可能トランジスタの制御電極への負電圧の印加に応答して、当初のインピーダンスから比較的低いインピーダンスに変化させられる。更なる他の一形態において、第１のプログラム可能領域は、第１の選択用トランジスタの第１及び第２の電流電極、プログラム可能トランジスタの第１の電流電極、及びプログラム可能トランジスタの制御電極を通して電流を流すことによって、当初のインピーダンスから比較的低いインピーダンスに変化させられる。更なる他の一形態において、第２のプログラム可能領域は、第２の選択用トランジスタの第１及び第２の電流電極、プログラム可能トランジスタの第２の電流電極、及びプログラム可能トランジスタの制御電極を通して電流を流すことによって、当初のインピーダンスから比較的低いインピーダンスに変化させられる。更なる他の一形態において、ＯＴＰメモリは更に、第１の選択用トランジスタの制御電極に結合された第１の出力、第２の選択用トランジスタの制御電極に結合された第２の出力、及び第３の出力を有するワード線選択回路を有している。電流制限回路は、ワード線選択回路の第３の出力に結合された入力、及びプログラム可能トランジスタの制御電極に結合された出力を有している。更なる他の一形態において、ＯＴＰメモリは更に、ビット線に結合された複数の２ビットメモリセルを含んでいる。更なる他の一形態において、第１及び第２のワード線並びにプログラム線に、複数の２ビットメモリセルが結合されている。更なる他の一形態において、ＯＴＰメモリは半導体基板を含んでおり、第１の選択用トランジスタの第２の電流電極、及びプログラム可能トランジスタの第１の電流電極は、基板内のドーピングされた領域を共有している。更なる他の一形態において、当初のインピーダンスは上記の比較的低いインピーダンスより３桁以上大きい。
【００２１】
また、２ビットメモリセルをプログラムする方法が提供される。ビット線に結合された第１の電流電極、第１のワード線に結合された制御電極、及び第２の電流電極を有する第１の選択用トランジスタが設けられる。第１の選択用トランジスタの第２の電流電極に結合された第１の電流電極、プログラム線に結合された制御電極、及び第２の電流電極を有するプログラム可能トランジスタが設けられる。ビット線に結合された第１の電流電極、第２のワード線に結合された制御電極、及びプログラム可能トランジスタの第２の電流電極に結合された第２の電流電極を有する第２の選択用トランジスタが設けられる。第１ビットをプログラムするため、第１の選択用トランジスタの第１及び第２の電流電極、プログラム可能トランジスタの第１の電流電極、及びプログラム可能トランジスタの制御電極に第１のプログラム電流が流される。第２ビットをプログラムするため、第２の選択用トランジスタの第１及び第２の電流電極、プログラム可能トランジスタの第２の電流電極、及びプログラム可能トランジスタの制御電極に第２のプログラム電流が流される。他の一形態において、第１ビットをプログラムすることは更に、第１のワード線に有効化（イネーブル）信号を与え、第２のワード線に無効化（ディセーブル）信号を与えることを含んでいる。更なる他の一形態において、第１ビットは、第１の選択用トランジスタを作動させ、第２の選択用トランジスタを作動させず、且つ第１の選択用トランジスタの第１の電流電極とプログラム可能トランジスタの制御電極との間に電位差を与えることによってプログラムされる。更なる他の一形態において、上記電位差は、プログラム可能トランジスタの第１の電流電極からプログラム可能トランジスタの制御電極に、第１のプログラム電流を流させる。更なる他の一形態において、上記電位差は、プログラム可能トランジスタの制御電極に印加される負電圧、及び第１の選択用トランジスタの第１の電流電極に印加される正電圧から成る。更なる他の一形態において、第１のプログラム電流は、プログラム可能トランジスタの第１の電流電極の損傷を回避するのに十分なだけ制限される。更なる他の一形態において、第１のプログラム電流は、プログラム可能トランジスタの第１の電流電極と制御電極との間に恒久的なインピーダンスの低減を生じさせるのに十分な大きさ及び期間を有する。
【００２２】
また、２つの選択用トランジスタの間に直列にプログラム可能トランジスタを有する２ビットメモリセルが提供される。プログラム可能トランジスタは、ゲートと第１のソース／ドレインとの間の第１のプログラム可能領域、及びゲートと第２のソース／ドレインとの間の第２のプログラム可能領域を有している。一形態において、第１のプログラム可能領域はプログラム可能トランジスタのゲート誘電体の第１の部分であり、第２のプログラム可能領域はゲート誘電体の第２の部分であり、ゲート誘電体の第１及び第２の部分は、インピーダンスが低減された状態に恒久的にプログラムされることが可能である。他の一形態において、ゲート誘電体の第１及び第２の部分は、それを流れる電流によってインピーダンスが低減された状態に変化させられる。
【００２３】
従って、この明細書及び図面は限定的な意味ではなく例示的な意味で考慮されるべきものであり、全てのこのような変更は本発明の範囲に含まれるものである。
【００２４】
利点、その他の効果、及び問題の解決策が、具体的な実施形態に関して説明されてきた。しかしながら、利点、効果若しくは問題の解決策、又は利点、効果若しくは解決策を生じさせる或いは一層顕著にさせる如何なる要素も、何れか又は全ての請求項についての決定的な、必要な、あるいは不可欠な特徴又は要素として解されるべきではない。ここでは、用語“有する”、“有している”、又はこれらの如何なる変形も、非排他的に含有することに及ぶものであり、故に、要素リストを有するプロセス、方法、品目又は装置は、それらの要素のみを含むわけではなく、明示的に列挙されていない、あるいはそのようなプロセス、方法、品目又は装置に本来備わっているその他の要素を含み得るものである。ここでは、用語“或る”（“ａ”又は“ａｎ”）は１つ以上として定義される。ここでは、用語“複数”は２つ以上として定義される。ここでは、用語“他の１つ”は少なくとも２つめ、又はそれ以降として定義される。ここでは、用語“結合され”は、必ずしも直接的でなくても、また必ずしも機械的でなくても、接続されていることとして定義される。
【図面の簡単な説明】
【００２５】
【図１】本発明に従ったワン・タイム・プログラマブル（ＯＴＰ）メモリアレイの一部を示す概略図である。
【図２】図１のＯＴＰメモリアレイの典型的なメモリセルを示す断面図である。
【図３】図２の典型的なメモリセルのレイアウトを示す図である。
【特許請求の範囲】
【請求項１】
２ビットメモリセルを有する一回限りプログラム可能な（ＯＴＰ）メモリであって、前記２ビットメモリセルは：
ビット線に結合された第１の電流電極、第１のワード線に結合された制御電極、及び第２の電流電極を有する第１の選択用トランジスタ；
前記第１の選択用トランジスタの前記第２の電流電極に結合された第１の電流電極、プログラム線に結合された制御電極、及び第２の電流電極を有するプログラム可能トランジスタ；及び
前記ビット線に結合された第１の電流電極、第２のワード線に結合された制御電極、及び前記プログラム可能トランジスタの前記第２の電流電極に結合された第２の電流電極を有する第２の選択用トランジスタ；
を有し、
前記プログラム可能トランジスタは、その前記第１の電流電極と前記制御電極との間の第１のプログラム可能領域、及びその前記第２の電流電極と前記制御電極との間の第２のプログラム可能領域を有し、且つ前記第１のプログラム可能領域及び前記第２のプログラム可能領域は独立に、当初のインピーダンスから比較的低いインピーダンスに変化させられることが可能である、
ＯＴＰメモリ。
【請求項２】
前記プログラム可能トランジスタの前記制御電極はゲートを有し、前記プログラム可能トランジスタは、前記ゲートの下にゲート誘電体を有し、前記プログラム可能トランジスタの前記第１の電流電極の一部は前記ゲート誘電体の第１部分と重なっており、前記プログラム可能トランジスタの前記第２の電流電極の一部は前記ゲート誘電体の第２部分と重なっており、前記ゲート誘電体の前記第１部分は前記第１のプログラム可能領域を有し、且つ前記ゲート誘電体の前記第２部分は前記第２のプログラム可能領域を有する、請求項１に記載のＯＴＰメモリ。
【請求項３】
前記第１及び第２のプログラム可能領域は、前記プログラム可能トランジスタの前記制御電極への負電圧の印加に応答して、前記当初のインピーダンスから前記比較的低いインピーダンスに変化させられる、請求項１に記載のＯＴＰメモリ。
【請求項４】
前記第１のプログラム可能領域は、前記第１の選択用トランジスタの前記第１及び第２の電流電極、前記プログラム可能トランジスタの前記第１の電流電極、及び前記プログラム可能トランジスタの前記制御電極を通して電流を流すことによって、前記当初のインピーダンスから前記比較的低いインピーダンスに変化させられる、請求項１に記載のＯＴＰメモリ。
【請求項５】
前記第２のプログラム可能領域は、前記第２の選択用トランジスタの前記第１及び第２の電流電極、前記プログラム可能トランジスタの前記第２の電流電極、及び前記プログラム可能トランジスタの前記制御電極を通して電流を流すことによって、前記当初のインピーダンスから前記比較的低いインピーダンスに変化させられる、請求項１に記載のＯＴＰメモリ。
【請求項６】
前記第１の選択用トランジスタの前記制御電極に結合された第１の出力、前記第２の選択用トランジスタの前記制御電極に結合された第２の出力、及び第３の出力を有するワード線選択回路；及び
前記ワード線選択回路の前記第３の出力に結合された入力、及び前記プログラム可能トランジスタの前記制御電極に結合された出力を有する電流制限回路；
を更に有する請求項１に記載のＯＴＰメモリ。
【請求項７】
前記ビット線に結合された複数の２ビットメモリセルを更に有する請求項１に記載のＯＴＰメモリ。
【請求項８】
前記第１及び第２のワード線と前記プログラム線とに結合された複数の２ビットメモリセルを更に有する請求項１に記載のＯＴＰメモリ。
【請求項９】
半導体基板を更に有し、前記第１の選択用トランジスタの前記第２の電流電極、及び前記プログラム可能トランジスタの前記第１の電流電極は、前記半導体基板内のドーピングされた領域を共有している、請求項１に記載のＯＴＰメモリ。
【請求項１０】
前記当初のインピーダンスは前記比較的低いインピーダンスより３桁以上大きい、請求項１に記載のＯＴＰメモリ。
【請求項１１】
一回限りプログラム可能な（ＯＴＰ）メモリを動作させる方法であって：
ビット線に結合された第１の電流電極、第１のワード線に結合された制御電極、及び第２の電流電極を有する第１の選択用トランジスタを設ける段階；
前記第１の選択用トランジスタの前記第２の電流電極に結合された第１の電流電極、プログラム線に結合された制御電極、及び第２の電流電極を有するプログラム可能トランジスタを設ける段階；
前記ビット線に結合された第１の電流電極、第２のワード線に結合された制御電極、及び前記プログラム可能トランジスタの前記第２の電流電極に結合された第２の電流電極を有する第２の選択用トランジスタを設ける段階であり、前記第１の選択用トランジスタ、前記プログラム可能トランジスタ及び前記第２の選択用トランジスタにより２ビットメモリセルが形成される段階；
前記第１の選択用トランジスタの前記第１及び第２の電流電極、前記プログラム可能トランジスタの前記第１の電流電極、及び前記プログラム可能トランジスタの前記制御電極を通して第１のプログラム電流を流すことによって、第１ビットをプログラムする段階；及び
前記第２の選択用トランジスタの前記第１及び第２の電流電極、前記プログラム可能トランジスタの前記第２の電流電極、及び前記プログラム可能トランジスタの前記制御電極を通して第２のプログラム電流を流すことによって、第２ビットをプログラムする段階；
を有する方法。
【請求項１２】
前記第１ビットをプログラムする段階は更に、前記第１のワード線に有効化信号を与え、前記第２のワード線に無効化信号を与えることを有する、請求項１１に記載の方法。
【請求項１３】
前記第１ビットをプログラムする段階は更に、前記第１の選択用トランジスタを作動させること、前記第２の選択用トランジスタを作動させないこと、及び前記第１の選択用トランジスタの前記第１の電流電極と前記プログラム可能トランジスタの前記制御電極との間に電位差を与えることを有する、請求項１１に記載の方法。
【請求項１４】
前記電位差は、前記プログラム可能トランジスタの前記第１の電流電極から前記プログラム可能トランジスタの前記制御電極に、前記第１のプログラム電流を流させる、請求項１３に記載の方法。
【請求項１５】
前記電位差は、前記プログラム可能トランジスタの前記制御電極に印加される負電圧、及び前記第１の選択用トランジスタの前記第１の電流電極に印加される正電圧から成る、請求項１４に記載の方法。
【請求項１６】
前記プログラム可能トランジスタの前記第１の電流電極の損傷を回避するのに十分なだけ前記第１のプログラム電流を制限すること、
を更に有する請求項１５に記載の方法。
【請求項１７】
前記第１のプログラム電流は、前記プログラム可能トランジスタの前記第１の電流電極と前記制御電極との間に恒久的なインピーダンス低減を生じさせるのに十分な大きさ及び期間を有する、請求項１１に記載の方法。
【請求項１８】
２つの選択用トランジスタの間に直列にプログラム可能トランジスタを有する一回限りプログラム可能な（ＯＴＰ）メモリセルであって、前記プログラム可能トランジスタは、そのゲートとその第１のソース／ドレインとの間の第１のプログラム可能領域、及び前記ゲートとその第２のソース／ドレインとの間の第２のプログラム可能領域を有する、ＯＴＰメモリセル。
【請求項１９】
前記第１のプログラム可能領域は前記プログラム可能トランジスタのゲート誘電体の第１の部分であり、前記第２のプログラム可能領域は前記ゲート誘電体の第２の部分であり、前記ゲート誘電体の前記第１及び第２の部分は、インピーダンスが低減された状態に恒久的にプログラムされることが可能である、請求項１８に記載のＯＴＰメモリセル。
【請求項２０】
前記ゲート誘電体の前記第１及び第２の部分は、それを流れる電流によって前記インピーダンスが低減された状態に変化させられる、請求項１９に記載のＯＴＰメモリセル。
【請求項１】
２ビットメモリセルを有する一回限りプログラム可能な（ＯＴＰ）メモリであって、前記２ビットメモリセルは：
ビット線に結合された第１の電流電極、第１のワード線に結合された制御電極、及び第２の電流電極を有する第１の選択用トランジスタ；
前記第１の選択用トランジスタの前記第２の電流電極に結合された第１の電流電極、プログラム線に結合された制御電極、及び第２の電流電極を有するプログラム可能トランジスタ；及び
前記ビット線に結合された第１の電流電極、第２のワード線に結合された制御電極、及び前記プログラム可能トランジスタの前記第２の電流電極に結合された第２の電流電極を有する第２の選択用トランジスタ；
を有し、
前記プログラム可能トランジスタは、その前記第１の電流電極と前記制御電極との間の第１のプログラム可能領域、及びその前記第２の電流電極と前記制御電極との間の第２のプログラム可能領域を有し、且つ前記第１のプログラム可能領域及び前記第２のプログラム可能領域は独立に、当初のインピーダンスから比較的低いインピーダンスに変化させられることが可能である、
ＯＴＰメモリ。
【請求項２】
前記プログラム可能トランジスタの前記制御電極はゲートを有し、前記プログラム可能トランジスタは、前記ゲートの下にゲート誘電体を有し、前記プログラム可能トランジスタの前記第１の電流電極の一部は前記ゲート誘電体の第１部分と重なっており、前記プログラム可能トランジスタの前記第２の電流電極の一部は前記ゲート誘電体の第２部分と重なっており、前記ゲート誘電体の前記第１部分は前記第１のプログラム可能領域を有し、且つ前記ゲート誘電体の前記第２部分は前記第２のプログラム可能領域を有する、請求項１に記載のＯＴＰメモリ。
【請求項３】
前記第１及び第２のプログラム可能領域は、前記プログラム可能トランジスタの前記制御電極への負電圧の印加に応答して、前記当初のインピーダンスから前記比較的低いインピーダンスに変化させられる、請求項１に記載のＯＴＰメモリ。
【請求項４】
前記第１のプログラム可能領域は、前記第１の選択用トランジスタの前記第１及び第２の電流電極、前記プログラム可能トランジスタの前記第１の電流電極、及び前記プログラム可能トランジスタの前記制御電極を通して電流を流すことによって、前記当初のインピーダンスから前記比較的低いインピーダンスに変化させられる、請求項１に記載のＯＴＰメモリ。
【請求項５】
前記第２のプログラム可能領域は、前記第２の選択用トランジスタの前記第１及び第２の電流電極、前記プログラム可能トランジスタの前記第２の電流電極、及び前記プログラム可能トランジスタの前記制御電極を通して電流を流すことによって、前記当初のインピーダンスから前記比較的低いインピーダンスに変化させられる、請求項１に記載のＯＴＰメモリ。
【請求項６】
前記第１の選択用トランジスタの前記制御電極に結合された第１の出力、前記第２の選択用トランジスタの前記制御電極に結合された第２の出力、及び第３の出力を有するワード線選択回路；及び
前記ワード線選択回路の前記第３の出力に結合された入力、及び前記プログラム可能トランジスタの前記制御電極に結合された出力を有する電流制限回路；
を更に有する請求項１に記載のＯＴＰメモリ。
【請求項７】
前記ビット線に結合された複数の２ビットメモリセルを更に有する請求項１に記載のＯＴＰメモリ。
【請求項８】
前記第１及び第２のワード線と前記プログラム線とに結合された複数の２ビットメモリセルを更に有する請求項１に記載のＯＴＰメモリ。
【請求項９】
半導体基板を更に有し、前記第１の選択用トランジスタの前記第２の電流電極、及び前記プログラム可能トランジスタの前記第１の電流電極は、前記半導体基板内のドーピングされた領域を共有している、請求項１に記載のＯＴＰメモリ。
【請求項１０】
前記当初のインピーダンスは前記比較的低いインピーダンスより３桁以上大きい、請求項１に記載のＯＴＰメモリ。
【請求項１１】
一回限りプログラム可能な（ＯＴＰ）メモリを動作させる方法であって：
ビット線に結合された第１の電流電極、第１のワード線に結合された制御電極、及び第２の電流電極を有する第１の選択用トランジスタを設ける段階；
前記第１の選択用トランジスタの前記第２の電流電極に結合された第１の電流電極、プログラム線に結合された制御電極、及び第２の電流電極を有するプログラム可能トランジスタを設ける段階；
前記ビット線に結合された第１の電流電極、第２のワード線に結合された制御電極、及び前記プログラム可能トランジスタの前記第２の電流電極に結合された第２の電流電極を有する第２の選択用トランジスタを設ける段階であり、前記第１の選択用トランジスタ、前記プログラム可能トランジスタ及び前記第２の選択用トランジスタにより２ビットメモリセルが形成される段階；
前記第１の選択用トランジスタの前記第１及び第２の電流電極、前記プログラム可能トランジスタの前記第１の電流電極、及び前記プログラム可能トランジスタの前記制御電極を通して第１のプログラム電流を流すことによって、第１ビットをプログラムする段階；及び
前記第２の選択用トランジスタの前記第１及び第２の電流電極、前記プログラム可能トランジスタの前記第２の電流電極、及び前記プログラム可能トランジスタの前記制御電極を通して第２のプログラム電流を流すことによって、第２ビットをプログラムする段階；
を有する方法。
【請求項１２】
前記第１ビットをプログラムする段階は更に、前記第１のワード線に有効化信号を与え、前記第２のワード線に無効化信号を与えることを有する、請求項１１に記載の方法。
【請求項１３】
前記第１ビットをプログラムする段階は更に、前記第１の選択用トランジスタを作動させること、前記第２の選択用トランジスタを作動させないこと、及び前記第１の選択用トランジスタの前記第１の電流電極と前記プログラム可能トランジスタの前記制御電極との間に電位差を与えることを有する、請求項１１に記載の方法。
【請求項１４】
前記電位差は、前記プログラム可能トランジスタの前記第１の電流電極から前記プログラム可能トランジスタの前記制御電極に、前記第１のプログラム電流を流させる、請求項１３に記載の方法。
【請求項１５】
前記電位差は、前記プログラム可能トランジスタの前記制御電極に印加される負電圧、及び前記第１の選択用トランジスタの前記第１の電流電極に印加される正電圧から成る、請求項１４に記載の方法。
【請求項１６】
前記プログラム可能トランジスタの前記第１の電流電極の損傷を回避するのに十分なだけ前記第１のプログラム電流を制限すること、
を更に有する請求項１５に記載の方法。
【請求項１７】
前記第１のプログラム電流は、前記プログラム可能トランジスタの前記第１の電流電極と前記制御電極との間に恒久的なインピーダンス低減を生じさせるのに十分な大きさ及び期間を有する、請求項１１に記載の方法。
【請求項１８】
２つの選択用トランジスタの間に直列にプログラム可能トランジスタを有する一回限りプログラム可能な（ＯＴＰ）メモリセルであって、前記プログラム可能トランジスタは、そのゲートとその第１のソース／ドレインとの間の第１のプログラム可能領域、及び前記ゲートとその第２のソース／ドレインとの間の第２のプログラム可能領域を有する、ＯＴＰメモリセル。
【請求項１９】
前記第１のプログラム可能領域は前記プログラム可能トランジスタのゲート誘電体の第１の部分であり、前記第２のプログラム可能領域は前記ゲート誘電体の第２の部分であり、前記ゲート誘電体の前記第１及び第２の部分は、インピーダンスが低減された状態に恒久的にプログラムされることが可能である、請求項１８に記載のＯＴＰメモリセル。
【請求項２０】
前記ゲート誘電体の前記第１及び第２の部分は、それを流れる電流によって前記インピーダンスが低減された状態に変化させられる、請求項１９に記載のＯＴＰメモリセル。
【図１】
【図２】
【図３】
【図２】
【図３】
【公表番号】特表２００９−５０３９０１（Ｐ２００９−５０３９０１Ａ）
【公表日】平成２１年１月２９日（２００９．１．２９）
【国際特許分類】
【出願番号】特願２００８−５２５０７７（Ｐ２００８−５２５０７７）
【出願日】平成１８年７月２８日（２００６．７．２８）
【国際出願番号】ＰＣＴ／ＵＳ２００６／０２９７０４
【国際公開番号】ＷＯ２００７／０１９１０９
【国際公開日】平成１９年２月１５日（２００７．２．１５）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
【公表日】平成２１年１月２９日（２００９．１．２９）
【国際特許分類】
【出願日】平成１８年７月２８日（２００６．７．２８）
【国際出願番号】ＰＣＴ／ＵＳ２００６／０２９７０４
【国際公開番号】ＷＯ２００７／０１９１０９
【国際公開日】平成１９年２月１５日（２００７．２．１５）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
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