信号送信装置及び信号送信方法
【課題】ＲＧＢフル画素構造とした撮像素子から受け取った画像信号を現行の伝送フォーマットを用いて伝送する。
【解決手段】１サンプルに配置されたＲ，Ｇ，Ｂ画素がそれぞれＲ，Ｇ，Ｂの画像信号を出力する画素配列としたＲＧＢフル画素構造の撮像素子であって、撮像素子から順に所定のサンプル数でライン方向に読出されて入力する画像信号に処理を施す。ＳＡＶ／ＥＡＶ多重部１９−１〜１９−１２は、同一のサンプルに配置されたＢ，Ｒ画素から読出された画像信号を交互にＣｃｈ相当のアクティブ領域に多重してＢ／Ｒｃｈを生成する。合わせて、ライン方向に隣り合うサンプルのＧ画素から読出された画像信号を順にＹｃｈ相当のアクティブ領域に多重してＧｃｈを生成する。そして、８Ｂ／１０Ｂエンコーダ２１は、Ｂ／Ｒｃｈ及びＧｃｈにおけるアクティブ領域並びに補助データ領域を８Ｂ／１０Ｂエンコーディングし、変換したシリアル・デジタルデータを出力する。
【解決手段】１サンプルに配置されたＲ，Ｇ，Ｂ画素がそれぞれＲ，Ｇ，Ｂの画像信号を出力する画素配列としたＲＧＢフル画素構造の撮像素子であって、撮像素子から順に所定のサンプル数でライン方向に読出されて入力する画像信号に処理を施す。ＳＡＶ／ＥＡＶ多重部１９−１〜１９−１２は、同一のサンプルに配置されたＢ，Ｒ画素から読出された画像信号を交互にＣｃｈ相当のアクティブ領域に多重してＢ／Ｒｃｈを生成する。合わせて、ライン方向に隣り合うサンプルのＧ画素から読出された画像信号を順にＹｃｈ相当のアクティブ領域に多重してＧｃｈを生成する。そして、８Ｂ／１０Ｂエンコーダ２１は、Ｂ／Ｒｃｈ及びＧｃｈにおけるアクティブ領域並びに補助データ領域を８Ｂ／１０Ｂエンコーディングし、変換したシリアル・デジタルデータを出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、ＲＧＢフル画素構造のイメージセンサから出力される画像信号を送信する場合に適用して好適な信号送信装置及び信号送信方法に関する。
【背景技術】
【０００２】
従来、現行の１フレームが１９２０サンプル×１０８０ラインの画像信号（映像信号）であるＨＤ（High Definition）信号を超える、超高精細画像信号の受像システムや撮像システムの開発が進んでいる。例えば、現行ＨＤの４倍、１６倍もの画素数を持つ次世代の放送方式であるＵＨＤＴＶ（Ultra High Definition TV）規格が、国際協会によって標準化が行われている。この国際協会には、ＩＴＵ（International Telecommunication Union）やＳＭＰＴＥ（Society of Motion Picture and Television Engineers）がある。
【０００３】
ＩＴＵやＳＭＰＴＥに提案されている映像規格は、１９２０サンプル×１０８０ラインの２倍、４倍のサンプル数、ライン数を持つ３８４０サンプル×２１６０ラインや７６８０サンプル×４３２０ラインの画像信号に関するものである。このうち、ＩＴＵで標準化されているものはＬＳＤＩ（Large screen digital imagery）と呼ばれ、ＳＭＰＴＥに提案しているＵＨＤＴＶと呼ばれる。
【０００４】
ここで、ＳＭＰＴＥ２０４８−１やＳＭＰＴＥ２０３６−１（ＵＨＤＴＶ）で規定される４０９６水平サンプルや、３８４０あるいは７６８０水平サンプル規格における画素のサンプル構造について、図１５を参照して説明する。
【０００５】
図１５は、４０９６規格のサンプル構造の例として、Ｒ′Ｇ′Ｂ′，Ｙ′Ｃｂ′Ｃｒ′ ４：４：４システムの例を示す説明図である。
このシステムでは、全サンプルにＲＧＢ又はＹＣｂＣｒのコンポーネントが含まれる。図１５の説明に用いるフレームは、４０９６サンプル×２１６０ラインで１フレームを構成する。なお、ＳＭＰＴＥ規格において、Ｒ′Ｇ′Ｂ′のように、ダッシュ「′」をつけた信号は、ガンマ補正などが施された信号を示す。
【０００６】
従来、画像信号を送信する送信装置として放送用のカメラが用いられ、画像信号を受信する受信装置としてＣＣＵ（カメラ制御措置）が用いられている。現在用いられている、４ｋ×２ｋ信号（４ｋサンプル×２ｋラインの超高解像度信号）を出力可能なカメラの撮像素子には倍密ベイヤ構造が用いられている。ここで、倍密ベイヤ構造とは、通常のベイヤ構造とした画素を４５度斜めに配列する。この画素は、通常のベイヤ構造における画素に対して、縦横を半分にしたサイズとしてある。このため、倍密ベイヤではＧｃｈは４Ｋ×２Ｋの画素数に相当する解像度を持つ。
【０００７】
そして、次世代の撮像素子は、３板式のＳＭＰＴＥ２０４８−１やＳＭＰＴＥ２０３６−１（ＵＨＤＴＶ）で規定される４０９６水平サンプルや、３８４０あるいは７６８０水平サンプル規格のＲＧＢサンプル構造になるものと考えられる。ただし、カメラからＣＣＵ（カメラ制御措置）まではＳＭＰＴＥ２０４８−１やＳＭＰＴＥ２０３６−１（ＵＨＤＴＶ）で規定される１０ビット，１２ビット量子化信号ではなく、生データで１６ビット相当の画像信号を伝送すると考えられている。
【０００８】
また、特許文献１には、４ｋ×２ｋ信号の一種である３８４０×２１６０／３０Ｐ，３０／１．００１Ｐ／４：４：４／１２ビット信号を、ビットレート１０Ｇｂｐｓ以上で伝送する技術が開示されている。なお、［３８４０×２１６０／３０Ｐ］と示した場合には、［水平方向の画素数］×［垂直方向のライン数］／［１秒当りのフレーム数］を示す。また、［４：４：４］は、原色信号伝送方式である場合、［赤信号Ｒ：緑信号Ｇ：青信号Ｂ］の比率を示し、色差信号伝送方式である場合、［輝度信号Ｙ：第１色差信号Ｃｂ：第２色差信号Ｃｒ］の比率を示す。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００５−３２８４９４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところで、従来、カメラとＣＣＵ間で伝送される画像信号のフレームレートには、２３．９８Ｐ，２４Ｐ，２５Ｐ，２９．９７Ｐ，３０Ｐ，４７．９５Ｐ，４８Ｐ，５０Ｐ，５９．９４Ｐ，６０Ｐ、量子化ビットは１６ビットが用いられる。このため、画素数の増大に伴って、カメラの消費電力も増大している。さらに、ＣＣＵ等からのリモート給電が求められるカメラから、ＣＣＵが備える信号処理部に対して、生データ（全データ）を光ファイバ等で伝送することが求められている。
【００１１】
しかし、１サンプル毎にＲＧＢ画素を配置するフル画素構造とした撮像素子から受け取る画像信号を伝送するためのインターフェースあるいはインターフェースデータ構造の提案がなかったため、信号を伝送することができなかった。
【００１２】
本発明は、このような状況に鑑みて成されたものであり、１サンプル毎にＲＧＢ画素を配置するフル画素構造とした撮像素子から受け取った画像信号を現行の伝送フォーマットを用いて伝送することを目的とする。
【課題を解決するための手段】
【００１３】
本発明は、１サンプルに配置されたＲ，Ｇ，Ｂ画素がそれぞれＲ，Ｇ，Ｂの画像信号を出力する画素配列としたＲＧＢフル画素構造の撮像素子であって、撮像素子から順に所定のサンプル数でライン方向に読出されて入力する画像信号に処理を施す。
まず、同一のサンプルに配置されたＢ，Ｒ画素から読出された画像信号を交互にＨＤ−ＳＤＩにおけるＣｃｈ相当のアクティブ領域に、ＳＡＶ又はＥＡＶに類似の開始符号と共に多重してＢ／Ｒｃｈを生成する。
合わせて、ライン方向に隣り合うサンプルのＧ画素から読出された画像信号を順にＨＤ−ＳＤＩにおけるＹｃｈ相当のアクティブ領域に開始符号と共に多重してＧｃｈを生成する。
そして、ＨＤ−ＳＤＩ相当のデータ構造としたＢ／Ｒｃｈ及びＧｃｈにおけるアクティブ領域並びにＳＡＶ，ＥＡＶ，ＬＮ，ＣＲＣＣを含めた補助データ領域を８Ｂ／１０Ｂエンコーディングして変換したシリアル・デジタルデータを出力する。
【００１４】
このようにしたことで、１サンプル毎にＲＧＢ画素を配置するＲＧＢフル画素構造の撮像素子から受け取った画像信号を多重して、８Ｂ／１０Ｂエンコーディングして伝送することが可能となる。
【発明の効果】
【００１５】
本発明によれば、ＲＧＢフル画素構造の撮像素子から受け取った画像信号のうち、Ｂ，Ｒ画素から読出された画像信号を交互にＨＤ−ＳＤＩにおけるＣｃｈ相当のアクティブ領域に多重してＢ／Ｒｃｈを生成する。また、Ｇ画素から読出された画像信号を順にＨＤ−ＳＤＩにおけるＹｃｈ相当のアクティブ領域に多重してＧｃｈを生成する。このため、従来のＨＤ−ＳＤＩの伝送フォーマットに類似したデータ形式で画像信号を伝送することが可能となる。また、新たな伝送線を設けることなく、従来用いられていた伝送線を利用できるので利便性が向上するという効果がある。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施の形態に係るテレビジョン放送局用のカメラ伝送システムの全体構成を示す図である。
【図２】ＲＧＢフル画素構造の４ｋ×２ｋ画素が出力する画像信号の例を示す説明図である。
【図３】本発明の第１の実施の形態に係るカメラの内部構成例を示すブロック図である。
【図４】本発明の第１の実施の形態に係るＳＡＶ／ＥＡＶ多重部の内部構成例を示すブロック図である。
【図５】本発明の第１の実施の形態に係る信号処理部から６Ｇ信号を処理できる６ＧマルチプレクサＦＰＧＡに供給される信号処理の例を示す説明図である。
【図６】本発明の第１の実施の形態に係る５．９４Ｇｂｐｓで画像信号を伝送する際のデータ構造の例を示す説明図である。
【図７】本発明の第２の実施の形態に係る信号処理部から６Ｇ信号を処理できる６ＧマルチプレクサＦＰＧＡに供給される信号処理の例を示す説明図である。
【図８】本発明の第２の実施の形態に係る５．９４Ｇｂｐｓで画像信号を伝送する際のデータ構造（６Ｇ＿Ｌｉｎｋ Ａ〜Ｃ）の例を示す説明図である。
【図９】本発明の第２の実施の形態に係る５．９４Ｇｂｐｓで画像信号を伝送する際のデータ構造（６Ｇ＿Ｌｉｎｋ Ｄ〜Ｆ）の例を示す説明図である。
【図１０】本発明の第３の実施の形態に係る信号処理部の内部構成例を示すブロック図である。
【図１１】本発明の第３の実施の形態に係る１０．６９２Ｇｂｐｓで画像信号を伝送する際のデータ構造の例を示す説明図である。
【図１２】本発明の第４の実施の形態に係る信号処理部の内部構成例を示すブロック図である。
【図１３】本発明の第４の実施の形態に係る１０．６９２Ｇｂｐｓで画像信号を伝送する際のデータ構造の例を示す説明図である。
【図１４】本発明の第５の実施の形態に係るシネスコの例を示す説明図である。
【図１５】ＵＨＤＴＶ規格のサンプル構造の例を示す説明図である。
【発明を実施するための形態】
【００１７】
以下、発明を実施するための最良の形態（以下実施の形態とする。）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（４ｋ×２ｋ／２３．９８Ｐ−３０Ｐ／４：４：４（ＲＧＢ）／１６ビット信号を８Ｂ／１０Ｂ符号を用いて３ｃｈの５．９４Ｇｂｐｓで伝送する例）
２．第２の実施の形態（４ｋ×２ｋ／４７．９５Ｐ−６０Ｐ／４：４：４（ＲＧＢ）／１６ビット信号を８Ｂ／１０Ｂ符号を用いて６ｃｈの５．９４Ｇｂｐｓで伝送する例）
３．第３の実施の形態（４ｋ×２ｋ／２３．９８Ｐ−３０Ｐ／４：４：４（ＲＧＢ）／１６ビット信号を８Ｂ／１０Ｂ符号とスクランブルを用いて２ｃｈの１０．６９２Ｇｂｐｓで伝送する例）
４．第４の実施の形態（４ｋ×２ｋ／４７．９５Ｐ−６０Ｐ／４：４：４（ＲＧＢ）／１６ビット信号を８Ｂ／１０Ｂ符号とスクランブルを用いて３ｃｈの１０．６９２Ｇｂｐｓで伝送する例）
５．第５の実施の形態（シネスコ（縦横比が１：２．４） ４ｋ×２ｋ／４：４：４（ＲＧＢ）／３６Ｐ／１６ビット信号を８Ｂ／１０Ｂ符号とスクランブルを用いて２ｃｈの１０．６９２Ｇｂｐｓで伝送する例）
６．第６の実施の形態（シネスコ（縦横比が１：２．４） ４ｋ×２ｋ／４：４：４（ＲＧＢ）／７２Ｐ／１６ビット信号を８Ｂ／１０Ｂ符号とスクランブルを用いて３ｃｈの１０．６９２Ｇｂｐｓで伝送する例）
【００１８】
＜１．第１の実施の形態＞
［４ｋ×２ｋ／２３．９８Ｐ−３０Ｐ／４：４：４（ＲＧＢ）／１６ビット信号を８Ｂ／１０Ｂ符号を用いて３ｃｈの５．９４Ｇｂｐｓで伝送する例］
【００１９】
以下、本発明の第１の実施形態について、図１〜図６を参照して説明する。
ここでは、４ｋ×２ｋ／２３．９８Ｐ−３０Ｐ／４：４：４（ＲＧＢ）／１６ビット信号を８Ｂ／１０Ｂ符号を用いて３ｃｈの５．９４Ｇｂｐｓで伝送する例について説明する。４０９６×２１６０／２３．９８Ｐ，２４Ｐ，２５Ｐ，２９．９７Ｐ，３０Ｐ／４：４：４，４：２：２／１０ビット，１２ビットの画素サンプルを間引く方式については以下の略記を用いる場合がある。すなわち、２３．９８Ｐ，２４Ｐ，２５Ｐ，２９．９７Ｐ，３０Ｐを、「２３．９８Ｐ−３０Ｐ」と略記する。また、５．９４Ｇを、「６Ｇ」と略記する。また、例えば、「４ｋ×２ｋ／４７．９５Ｐ−６０Ｐ／４：４：４（ＲＧＢ）／１６ビット信号」と表記した場合、以下の意味とする。すなわち、ＲＧＢフル画素構造の撮像素子が４０９６×２１６０個のＲ，Ｇ，Ｂ画素で構成され、画像信号のフレームレートが４７．９５Ｐ−６０Ｐであって、画素が出力する画像信号の量子化ビットが１６ビットという意味である。
【００２０】
図１は、本実施の形態を適用したテレビジョン放送局用の信号伝送システム１０の全体構成を示す図である。この信号伝送システム１０は、複数台の放送用のカメラ１とＣＣＵ２とで構成されており、各カメラ１が光ファイバーケーブル３でＣＣＵ２に接続されている。カメラ１は、シリアル・デジタル信号を送信する信号送信方法を適用した信号送信装置として用いられ、ＣＣＵ２は、シリアル・デジタル信号を受信する信号受信方法を適用した信号受信装置として用いられる。そして、カメラ１とＣＣＵ２を組み合わせた信号伝送システム１０は、シリアル・デジタル信号を送受信する信号伝送システムとして用いられる。
【００２１】
カメラ１は、同一構成のものである。そして、カメラ１は、４ｋ×２ｋ信号として、デジタルシネマ用の４０９６×２１６０／２３．９８Ｐ−３０Ｐ／４：４：４／１６ビット信号を生成し、ＣＣＵ２に送信する信号送信装置として機能するカメラである。以下、４ｋサンプル×２ｋラインの超高解像度信号を、「４ｋ×２ｋ信号」と呼ぶ。
【００２２】
ＣＣＵ２は、各カメラ１を制御したり、各カメラ１から画像信号を受信したり、各カメラ１のモニタに他のカメラ１で撮影中の映像を表示させるための画像信号（リターンビデオ）を送信するユニットである。ＣＣＵ２は、各カメラ１から画像信号を受信する信号受信装置として機能する。
【００２３】
図２は、ＲＧＢフル画素構造の４ｋ×２ｋ画素が出力する画像信号の例を示す。
本例の撮像素子（後述するイメージセンサ１１）は、１サンプルにＲ，Ｇ，Ｂ画素が配置され、１サンプルがそれぞれＲ，Ｇ，Ｂの画像信号を出力する画素配列であるＲＧＢフル画素構造としてあり、各画素が所定の読出しタイミングに応じて画像信号を出力する。ＲＧＢフル画素構造では、横方向の約４ｋサンプルの中にＲ，Ｇ，Ｂ画素がそれぞれ約４ｋ個存在する。
【００２４】
Ｒ，Ｇ，Ｂはそれぞれ有効ピクセル数が４０９６ピクセルであり、量子化ビット数は１６ビットである。有効サンプル数は４０９６ピクセル（サンプル）、有効ライン数はＨＤの２倍の２１６０ラインである。１Ｈ期間はＨＤの２倍の４４００ピクセル（３０Ｐ時）であり、Ｈブランク領域は４４００ピクセル−４０９６ピクセル＝３０４ピクセルである。全ラインはＨＤの２倍の２２５０ラインであり、Ｖブランク数は、２２５０ライン−２１６０ライン＝９０ラインである。
【００２５】
４ｋ×２ｋ／４：４：４（ＲＧＢ）信号は、例えば撮像素子の左上からライン方向（水平方向）に１２ピクセル単位で読み出される。信号処理部１２（後述する図３参照）は、１２ピクセル単位で読み出された画像信号を、読み出しクロックおよび信号配線を６０Ｐ信号と揃える為に図５の様に折りたたんで６ピクセル単位のデータとして、１４８．５ＭＨｚクロックで出力する。
【００２６】
図３は、カメラ１の内部構成例を示す。
カメラ１は、ＲＧＢフル画素構造とされるイメージセンサ１１と、イメージセンサ１１から受け取った画像信号に適宜処理を施す信号処理部１２と、を備える。イメージセンサ１１には、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）センサ又はＣＣＤ（Charge Coupled Devices）イメージャ等が用いられる。イメージセンサ１１の４ｋ×２ｋ／４：４：４（ＲＧＢ）信号は、例えば、撮像素子の左上から１２ピクセル単位で読み出される。
【００２７】
信号処理部１２は、イメージセンサ１１から受け取った画像信号を一時的に保存するＲＡＭ１５と、ＲＡＭ１５から画像信号を読出す画像信号読出し部１３と、を備える。また、信号処理部１２は、イメージセンサ１１に対して画像信号の読出しクロックを供給する読出しクロック供給部１４と、を備える。
【００２８】
また、信号処理部１２は、画像信号読出し部１３の信号読み出しの処理と、読出した画像信号をＲＡＭ１８−１〜１８−１２に書き込む動作を制御する読出し／書込み制御部１６を備える。
【００２９】
また、信号処理部１２は、センサ信号を並べ替えて、タイミング基準信号ＳＡＶ、ＥＡＶを多重する信号多重部１７を備える。信号多重部１７は、８本の画像信号を出力するため、ＲＡＭ１８−１〜１８−１２と、ＳＡＶ／ＥＡＶ多重部１９−１〜１９−１２を備える。信号多重部１７は、１サンプルに配置されたＲ，Ｇ，Ｂ画素がそれぞれＲ，Ｇ，Ｂの画像信号を出力するＲＧＢフル画素構造のイメージセンサ１１から順に所定のサンプル数でライン方向に読出されて入力する画像信号にデータを多重する。このとき、信号多重部１７は、入力する画像信号のうち、同一のサンプルに配置されたＢ，Ｒ画素から読出された画像信号を交互にＨＤ−ＳＤＩにおけるＣｃｈ相当のアクティブ領域に、ＳＡＶ又はＥＡＶに類似の開始符号と共に多重してＢ／Ｒｃｈを生成する。合わせて、ライン方向に隣り合うサンプルのＧ画素から読出された画像信号を順にＨＤ−ＳＤＩにおけるＹｃｈ相当のアクティブ領域に開始符号と共に多重してＧｃｈを生成する。
【００３０】
読出し／書込み制御部１６の制御によって、ＲＡＭ１５から読出された画像信号は、ＲＡＭ１８−１〜１８−１２にそれぞれ書き込まれる。このＲＡＭ１８−１〜１８−１２は、画像信号を８画素毎に読出す処理に対応して設けられており、１画素ずつＲＡＭ１８−１〜１８−１２に書き込まれる。そして、ＳＡＶ／ＥＡＶ多重部１９−１〜１９−１２は、ＲＡＭ１８−１〜１８−１２から読出した画像信号を並び替えて、ＳＡＶ／ＥＡＶに多重した上で、１ピクセルを１６ビットの画像信号として出力する。
【００３１】
また、読出し／書込み制御部１６は、ＲＡＭ１８−１〜１８−１２に書込みクロックを供給するだけでなく、ＳＡＶ／ＥＡＶパルスと、１４８．５ＭＨｚのクロックを出力する。これらのパルスとクロックは、後続する不図示の処理部で用いられる。
【００３２】
図４は、ＳＡＶ／ＥＡＶ多重部１９−１〜１９−１２の内部構成例を示す。
ＳＡＶ／ＥＡＶ多重部１９−１〜１９−１２は、ＳＡＶ／ＥＡＶ，ＬＮ，ＣＲＣＣを計算するライン計算部２２と、ＳＡＶ／ＥＡＶのタイミングパルスを発生するＳＡＶ／ＥＡＶタイミングパルス発生部２３を備える。
【００３３】
ＲＡＭ１８−１〜１８−１２には、イメージセンサ１１から入力した画像信号が保存される。この状態のまま画像信号を送信しても、信号受信装置は画像信号の区切り位置を認識できない。このため、ライン計算部２２は、ＳＡＶ／ＥＡＶ／ＬＮ，ＣＲＣＣの位置を計算する。
【００３４】
ＳＡＶ／ＥＡＶタイミングパルス発生部２３は、読出し／書込み制御部１６よりイメージセンサ１１から画像信号を読出すタイミングを制御する読出しクロックと、有効映像期間のタイミング情報を受信する。このタイミング情報は、画像信号に映像データが重畳される有効映像期間の情報である。そして、ＳＡＶ／ＥＡＶタイミングパルス発生部２３は、ＳＡＶ／ＥＡＶタイミングパルス発生部２３は、ＨＤ−ＳＤＩのＢ／Ｒｃｈ又はＧｃｈにおけるアクティブ領域に画像信号を多重するタイミングパルスを発生する。
【００３５】
また、ＳＡＶ／ＥＡＶ多重部１９−１〜１９−１２は、ＲＡＭ１８−１〜１８−１２又はライン計算部２２のいずれか一方に切替えを行って、ＲＡＭ２５にデータを書き込む制御を行う切替え制御部２４を備える。切替え制御部２４は、ＳＡＶ／ＥＡＶタイミングパルス発生部２３から受け取るタイミングパルスに基づいて、イメージセンサ１１から画像信号を読出すタイミングを切替える。そして、読出しタイミングを切替えながらＨＤ−ＳＤＩのＢ／Ｒｃｈ又はＧｃｈにおけるアクティブ領域に画像信号を多重したり、切り替えてＳＡＶ／ＥＡＶ／ＬＮ、ＣＲＣＣを多重したりする。
【００３６】
図５は、信号処理部１２から６Ｇ信号を処理できる６ＧマルチプレクサＦＰＧＡ２０に供給される信号処理の例を示す。以下、５．９４Ｇｂｐｓで伝送される画像信号を「６Ｇ信号」とも呼ぶ。
【００３７】
信号処理部１２は、各Ｒ，Ｇ，Ｂ画素から同時に読出したＲ信号、Ｇ信号、Ｂ信号を出力する。カメラ１は、６ＧマルチプレクサＦＰＧＡ２０を備えており、信号処理部１２から受け取ったＲ，Ｇ，Ｂ画像信号を１４８．５ＭＨｚクロック毎に所定の順番に並び替える。６ＧマルチプレクサＦＰＧＡ２０には、ＳＡＶ／ＥＡＶのタイミングで１クロックずつタイミングパルスが入力される。そして、ＳＡＶ／ＥＡＶは信号処理部１２であらかじめ多重されている。なお、図５において、６ＧマルチプレクサＦＰＧＡ２０と、信号処理部１２は別の機能ブロックとして表現しているが、実際には、図３における信号処理部１２の信号多重部１７が６ＧマルチプレクサＦＰＧＡ２０に構成される。
【００３８】
６ＧマルチプレクサＦＰＧＡ２０は、イメージセンサ１１から入力するＲ，Ｇ，Ｂ画像信号のフレームレートが２３．９８Ｐ，２４Ｐ，２５Ｐ，２９．９７Ｐ，３０Ｐである場合に以下の処理を行う。この場合、イメージセンサ１１が４０９６×２１６０個のＲ，Ｇ，Ｂ画素で構成され、各画素が出力する画像信号の量子化ビットが１６ビットであることが必要である。
【００３９】
６ＧマルチプレクサＦＰＧＡ２０（信号多重部１７）は、一度に読出されたサンプルのＢ，Ｒ画素における偶数番目、又は奇数番目のサンプル毎に画像信号をＣｃｈ相当のアクティブ領域に多重した２ｃｈのシリアル・デジタルデータを５．９４Ｇｂｐｓで出力する。合わせて、Ｇ画素における隣り合うサンプル毎に画像信号をＹｃｈ相当のアクティブ領域に多重した１ｃｈのシリアル・デジタルデータを５．９４Ｇｂｐｓで出力する。そして、８Ｂ／１０Ｂエンコーダ２１は、３ｃｈのシリアル・デジタルデータが入力すると、ＨＤ−ＳＤＩのＢ／Ｒｃｈ及びＧｃｈにおけるアクティブ領域並びに、ＳＡＶ，ＥＡＶ，ＬＮ，ＣＲＣＣを含めた補助データ領域を、８Ｂ／１０Ｂエンコーディングする。その後、８Ｂ／１０Ｂエンコーダ２１は、８Ｂ／１０Ｂエンコーディングによって変換したシリアル・デジタルデータを出力する。
【００４０】
このように、６ＧマルチプレクサＦＰＧＡ２０は、ライン方向に１２ピクセル単位で読み出された画像信号を、読み出しクロックおよび信号配線を６０Ｐ信号と揃える為に図５の様に折りたたむ。そして、６ＧマルチプレクサＦＰＧＡ２０は、６ピクセル単位に１４８．５ＭＨｚクロックで出力する。
【００４１】
ここで、６ＧマルチプレクサＦＰＧＡ２０が出力する６ピクセルをそれぞれ、以下のように考える。
例えば、「Ｂ１，Ｒ１，Ｂ３，Ｒ３，Ｂ５，Ｒ５」を、ＨＤのＣｃｈ相当と考える。
また、「Ｇ１，Ｇ２，Ｇ３，Ｇ４，Ｇ５，Ｇ６」を、ＨＤのＹｃｈ相当と考える。
また、「Ｂ２，Ｒ２，Ｂ４，Ｒ４，Ｂ６，Ｒ６」を、ＨＤのＣｃｈ相当と考える。
【００４２】
この順番で画像信号を多重し、８Ｂ／１０Ｂ変換すると、それぞれのｃｈを５．９４Ｇｂｐｓで光または電気信号として伝送することができる。このように、出力する画像信号のデータ構造をＨＤのＹ／Ｃｃｈと合わせたことで、ＨＤの信号処理に慣れたエンジニアにフォーマットが理解されやすくなる。また、データ変換における認識ミスを防ぐことが出来る。
【００４３】
ここで、各フレームレートにおける伝送レートを計算する。
［２４Ｐ−３０Ｐでの伝送レート計算］
（１）4400ピクセル×2250ライン×30P×16ビット×10/8=5.94Gbps
（２）5280ピクセル×2250ライン×25P×16ビット×10/8=5.94Gbps
（３）5500ピクセル×2250ライン×24P×16ビット×10/8=5.94Gbps
【００４４】
なお、追加有効エリアを含めた有効エリアの識別のためにＨＤのＳＡＶ／ＥＡＶと同じくＴＲＳ（Timing Reference Signal）信号を多重した上で、次図６に示すデータ構造とする。
【００４５】
図６は、５．９４Ｇｂｐｓで画像信号を伝送する際のデータ構造の例を示す。
ここでは、フレームレートが３０ＰにおけるＨＤ−ＳＤＩのＣｃｈに相当する６ＧｂｐｓのＬｉｎｋＡのデータ構造と、ＨＤ−ＳＤＩのＹｃｈに相当する６ＧｂｐｓのＬｉｎｋＢのデータ構造の例を示す。
【００４６】
図６Ａは、５．９４ＧｂｐｓのリンクＡにおけるデータ構造の例を示す。
図６Ｂは、５．９４ＧｂｐｓのリンクＢにおけるデータ構造の例を示す。
図６Ｃは、５．９４ＧｂｐｓのリンクＣにおけるデータ構造の例を示す。
【００４７】
リンクＡ，Ｂ，Ｃにおけるデータ構造において、信号多重部１７は、ＨＤ−ＳＤＩのＳＡＶが挿入される領域（１６ビット）に、８Ｂ／１０Ｂ変換する前の＋ｋ２８．５，−ｋ２８．５，Ｄ０．０，Ｄ０．０，Ｄ０．０，Ｄ０．０，上位１０ビットにＸＹＺを挿入する。下位６ビットは、例えば全て０とする。ＸＹＺは、ＳＡＶの開始符号として用いられ、ＳＭＰＴＥ２７４Ｍ−２００８のＴａｂｌｅ６やＳＭＰＴＥ２９２−２００８のＦｉｇｕｒｅ２やＡｎｎｅｘＥで定義される。
【００４８】
また、リンクＡ，Ｂ，Ｃにおけるデータ構造において、信号多重部１７は、ＨＤ−ＳＤＩのＥＡＶが挿入される領域（１６ビット）に、＋ｋ２８．３，−ｋ２８．３，（ＳＡＶに多重するＫ２８．５とは異なる８Ｂ／１０Ｂ符合の特殊符号であれば何でも良い。）Ｄ０．０，Ｄ０．０，Ｄ０．０，Ｄ０．０を挿入する。また、ＥＡＶが挿入される領域に、上位１０ビットにＸＹＺ，上位１０ビットにＬＮ０，上位１０ビットにＬＮ１（Ｌ１１を追加して２２５０ライン対応を可能にする），上位１０ビットにＣＲＣ０，上位１０ビットにＣＲＣ１を挿入する。下位６ビットは、例えば全て０とする。
【００４９】
ここで、以下の点に注意が必要である。
（１）全てのデータを８Ｂ／１０Ｂ変換するので、バイトバウンダリを検出するためには２バイトのＫ２８．５を設ければ十分である。
（２）８Ｂ／１０Ｂ変換のみ行うので、使わないビットはリザーブ（＝０〜としておいて問題ない。
（３）ＳＭＰＴＥ ２９２に規定されるＬＮにＬＮ１１を追加して２２５０ラインを定義する。
【００５０】
なお、ＸＹＺはＨＤ−ＳＤＩ（ＳＭＰＴＥ２７４Ｍ）で規定されるが、ＦＶＨ−ビットの０／１規定はＲＧＢフル画素構造の４ｋ×２ｋ信号の有効エリアを基準に規定する。例えば、有効ラインが２２０４ラインの範囲ではＶ＝０、その外側のＶブランクエリアではＶ＝１とする。
【００５１】
ここで、ＳＡＶ／ＥＡＶを除いたリンクＡ，Ｂ，ＣのＨブランクにおけるデータ量を計算する。
（１）３０Ｐ：(4400-4096-12(SAV/EAV))×16×10/8=5840ビット
（２）２５Ｐ：(5280-4096-12(SAV/EAV))×16×10/8=23440ビット
（３）２４Ｐ：(5500-4096-12(SAV/EAV))×16×10/8=27840ビット
【００５２】
以上説明した第１の実施の形態に係るカメラ１によれば、撮像素子から読出した４ｋ×２ｋ／２３．９８Ｐ−３０Ｐ／４：４：４（ＲＧＢ）／１６ビット画像信号を、８Ｂ／１０Ｂ符号を用いて３ｃｈの５．９４Ｇｂｐｓで伝送できる。６ＧマルチプレクサＦＰＧＡ２０は、図６に示すデータ構造で規定されるＳＡＶ／ＥＡＶのタイミングで、図５に示すようにＳＡＶ／ＥＡＶを識別するためのパルスを受信する。このため、６ＧマルチプレクサＦＰＧＡ２０は、ＳＡＶ、ＥＡＶに多重されたＸＹＺを用いて、ＳＡＶ／ＥＡＶの開始タイミングを識別できる。従って、ＨＤに規定されるようなＳＡＶ／ＥＡＶを識別するための禁止コードを映像データに設ける必要がない。ここで、１０ビット時の０００ｈ−００３ｈ，３ＦＣｈ−３ＦＦｈ，１２ビット時の０００ｈ−００Ｆｈ，ＦＦ０ｈ−ＦＦＦｈは、ＴＲＳやＡＮＣヘッダー用に使用されるため、映像データに使うことは禁止されており、これらの領域を「禁止コード」と呼ぶ。
【００５３】
また、１６ビット画像信号としてａｌｌ“０”からａｌｌ“１”までのデータを使用することが出来る。このため、ＨＤ（ＳＭＰＴＥ２７４Ｍ）に規定される、ワード同期用に割り当てられ、映像データとしては使用が禁止されている、禁止コード（１０ビットの時には、０００ｈ〜００３ｈと３ＦＣｈ〜３ＦＦｈ、１２ビットの時には０００ｈ〜０００ＦｈとＦＦ０ｈ〜ＦＦＦｈ）が無く、映像表現において１６ビットのような量子化ビット数が大きいときには極めて有効である。
【００５４】
また、ＡＮＣ／オーディオ信号を多重する必要がある場合には、１６ビットの上位１０ビットにＨＤ−ＳＤＩ用のＡＮＣ／オーディオ規格であるＳＭＰＴＥ２９１やＳＭＰＴＥ２９９に準拠してデータを多重すればよい。このとき、信号多重部１７は、画像信号にＡＮＣ／オーディオデータが含まれる場合に、ＨＤ−ＳＤＩの水平補助データスペースに、ＡＮＣ／オーディオデータを多重する。
【００５５】
＜第２の実施の形態：４ｋ×２ｋ／４７．９５Ｐ−６０Ｐ／４：４：４（ＲＧＢ）／１６ビット信号を８Ｂ／１０Ｂ符号を用いて６ｃｈの５．９４Ｇｂｐｓで伝送＞
【００５６】
次に、本発明の第２の実施の形態に係るカメラ１の動作例について、図７〜図９を参照して説明する。
ここでは、４ｋ×２ｋ／４７．９５Ｐ−６０Ｐ／４：４：４（ＲＧＢ）／１６ビット信号を８Ｂ／１０Ｂ符号を用いて６ｃｈの５．９４Ｇｂｐｓで伝送する方式について説明する。
【００５７】
図７は、信号処理部１２から受け取った６ＧのＲ，Ｂ，Ｇ画像信号に所定の処理を加えて出力する６ＧマルチプレクサＦＰＧＡ２０における信号の多重の例を示す。
【００５８】
信号処理部１２は、Ｒ，Ｇ，Ｂ画素毎に画像信号を出力する。６ＧマルチプレクサＦＰＧＡ２０は、信号処理部１２から受け取った画像信号を１４８．５ＭＨｚクロック毎に並び替える。６ＧマルチプレクサＦＰＧＡ２０には、ＳＡＶ／ＥＡＶのタイミングで１クロックずつタイミングパルスが入力される。
【００５９】
６ＧマルチプレクサＦＰＧＡ２０は、イメージセンサ１１から入力する画像信号のフレームレートが４７．９５Ｐ−６０Ｐである場合に以下の処理を行う。この場合、イメージセンサ１１が４０９６×２１６０個の画素で構成され、画素が出力する画像信号の量子化ビットが１６ビットであることが必要である。
【００６０】
６ＧマルチプレクサＦＰＧＡ２０は、一度に読出されたサンプルのＢ，Ｒ画素における偶数番目、又は奇数番目のサンプル毎に画像信号をＣｃｈ相当のアクティブ領域に多重した４ｃｈのシリアル・デジタルデータを５．９４Ｇｂｐｓで出力する。合わせて、６ＧマルチプレクサＦＰＧＡ２０は、Ｇ画素のライン方向に１つおきに隣り合うサンプル毎に画像信号をＹｃｈ相当のアクティブ領域に多重した２ｃｈのシリアル・デジタルデータを５．９４Ｇｂｐｓで出力する。
【００６１】
このように、６ＧマルチプレクサＦＰＧＡ２０は、１２ピクセル単位で読み出された画像信号を、読み出しクロックおよび信号配線を６０Ｐ信号と揃える為に図５の様に折りたたむ。そして、６ＧマルチプレクサＦＰＧＡ２０は、６ピクセル単位に１４８．５ＭＨｚクロックで出力する。
【００６２】
４ｋ×２ｋ信号は、例えばＲＧＢフル画素構造の撮像素子の左上から１２ピクセル単位の１４８．５ＭＨｚクロックで読み出される。
ここで、６ＧマルチプレクサＦＰＧＡ２０が出力する１２ピクセルをそれぞれ、以下のように考える。
（１）「B1,R1,B5,R5,B9,R9」を、ＨＤのＣｃｈ相当と考える。
（２）「G1,G3,G5,G7,G9,G11」を、ＨＤのＹｃｈ相当と考える。
（３）「B2,R2,B6,R6,B10,R10」を、ＨＤのＣｃｈ相当と考える。
（４）「G2,G4,G6,G8,G10,G12」を、ＨＤのＹｃｈ証当と考える。
（５）「B3,R3,B7,R7,B11,R11」を、ＨＤのＣｃｈ相当と考える。
（６）「B4,R4,B8,R8,B12,R12」を、ＨＤのＹｃｈ相当と考える。
【００６３】
この順番で多重し、８Ｂ／１０Ｂ変換すると、それぞれのｃｈを５．９４Ｇｂｐｓで光信号または電気信号として伝送出来る。データ構造を、ＨＤのＹ／Ｃｃｈと合わせたことで、ＨＤ信号処理に慣れたエンジニアに理解されやすいと同時にミスを防ぐことが出来る。また、上位４ピクセルに関しては図３と同じ配線、クロック周波数で信号入出力できるので３０Ｐ信号と６０Ｐ信号の切り替え時に、クロック周波数の切り替えも必要なく、ハードウェア（回路規模）が少なくて済む。
【００６４】
［４７．９５Ｐ−６０Ｐでの伝送レート計算］
（１）4400ピクセル÷2×2250ライン×60P×16ビット×10/8=5.94Gbps
（２）5280ピクセル÷2×2250ライン×50P×16ビット×10/8=5.94Gbps
（３）5500ピクセル÷2×2250ライン×48P×16ビット×10/8=5.94Gbps
【００６５】
なお、追加有効エリアを含めた有効エリアの識別のためにＨＤのＳＡＶ／ＥＡＶと同じくＴＲＳ（Timing Reference Signal）信号を多重した上で、図６に示した様なデータ構造とする。
【００６６】
そして、本例のリンクＡ，Ｂにおけるデータ構造では、ＨＤ−ＳＤＩのＳＡＶ／ＥＡＶの代わりに、ＳＡＶ（１６ビット）に８Ｂ／１０Ｂ変換前の＋ｋ２８．５，−ｋ２８．５，Ｄ０．０，Ｄ０．０，Ｄ０．０，Ｄ０．０，上位１０ビットにＸＹＺを入れる。
【００６７】
また、リンクＡ，Ｂにおけるデータ構造では、ＥＡＶ（１６ビット）に８Ｂ／１０Ｂ変換前の＋ｋ２８．３，−ｋ２８．３，Ｄ０．０，Ｄ０．０，Ｄ０．０，Ｄ０．０を挿入する。また、上位１０ビットにＸＹＺ，上位１０ビットにＬＮ０，上位１０ビットにＬＮ１（Ｌ１１を追加して２２５０ライン対応を可能にする），上位１０ビットにＣＲＣ０，上位１０ビットにＣＲＣ１を挿入する。
【００６８】
ここで、以下の点に注意が必要である。
（１）全てのデータを８Ｂ／１０Ｂ変換するので、バイトバウンダリを検出するためには２バイトのＫ２８．５を設ければ十分である。
（２）８Ｂ／１０Ｂ変換のみ行うので、使わないビットはリザーブ（＝０〜としておいて問題ない。
（３）ＳＭＰＴＥ２９２に規定されるＬＮにＬＮ１１を追加して２２５０ラインを定義する。
【００６９】
ＸＹＺはＨＤ−ＳＤＩ（ＳＭＰＴＥ２７４）で規定されるが、ＦＶＨビットの０／１規定はＲＧＢフル画素構造の４ｋ×２ｋ信号の有効エリアを基準に規定する。例えば、有効ライン２１６０ラインの範囲ではＶ＝０、その外側のＶブランクエリアではＶ＝１とする。
【００７０】
［ＳＡＶ／ＥＡＶを除いた６Ｇ＿リンクＡ／Ｂ／Ｃ／ＤのＨブランクのデータ量の計算］
（１）６０Ｐ：(2200-2048-12(SAV/EAV))×16×10/8=2800ビット
（２）５０Ｐ：(2640-2048-12(SAV/EAV))×16×10/8=11600ビット
（３）４８Ｐ：(2750-2048-12(SAV/EAV))×16×10/8=13800ビット
【００７１】
図８と図９は、ＨＤ−ＳＤＩのＣｃｈ、Ｙｃｈ相当のデータ構造について示す。
図８Ａでは、ＨＤ−ＳＤＩのＣｃｈに相当する６ＧｂｐｓのＬｉｎｋＡのデータ構造のうち、１，５，９，…サンプルのみ表示する。
図８Ｂでは、ＨＤ−ＳＤＩのＹｃｈに相当する６ＧｂｐｓのＬｉｎｋＢのデータ構造のうち、奇数サンプルのみ表示する。
図８Ｃでは、ＨＤ−ＳＤＩのＣｃｈに相当する６ＧｂｐｓのＬｉｎｋＣのデータ構造のうち、２，６，１０，…サンプルのみ表示する。
図９Ａでは、ＨＤ−ＳＤＩのＹｃｈに相当する６ＧｂｐｓのＬｉｎｋＤのデータ構造のうち、偶数サンプルのみ表示する。
図９Ｂでは、ＨＤ−ＳＤＩのＣｃｈに相当する６ＧｂｐｓのＬｉｎｋＥのデータ構造のうち、３，７，１１，…サンプルのみ表示する。
図９Ｃでは、ＨＤ−ＳＤＩのＣｃｈに相当する６ＧｂｐｓのＬｉｎｋＦのデータ構造のうち、４，８，１２，…サンプルのみ表示する。
ここで、奇数サンプルとは、Ｇの奇数番目のサンプルを意味する。偶数サンプルとは、Ｇの偶数番目のサンプルを意味する。
【００７２】
以上説明した第２の実施の形態に係るカメラ１によれば、撮像素子から読出した４ｋ×２ｋ／４７．９５Ｐ−６０Ｐ／４：４：４（ＲＧＢ）／１６ビット画像信号を、８Ｂ／１０Ｂ符号を用いて６ｃｈの５．９４Ｇｂｐｓで伝送できる。６ＧマルチプレクサＦＰＧＡ２０は、図８に示すデータ構造で規定されるＳＡＶ／ＥＡＶのタイミングで、図７に示すようにＳＡＶ／ＥＡＶを識別するためのパルスを受信する。このため、６ＧマルチプレクサＦＰＧＡ２０は、図８と図９に示すＸＹＺを用いてＳＡＶ／ＥＡＶの開始タイミングを識別できる。従って、ＨＤに規定されるようなＳＡＶ／ＥＡＶ識別のための禁止コード（１０ビット時に０００ｈ−００３ｈ，３ＦＣｈ−３ＦＦｈ，１２ビット時に０００ｈ−００Ｆｈ，ＦＦ０ｈ−ＦＦＦｈ）を映像データに設ける必要がない。
【００７３】
また、１６ビットのａｌｌ“０”からａｌｌ“１”までのデータを活用することが出来る。このため、映像表現において１６ビットのような量子化ビット数が大きいときには極めて有効である。
【００７４】
また、ＡＮＣ／オーディオ信号を多重する必要がある場合には、１６ビットの上位１０ビットにＨＤ−ＳＤＩ用のＡＮＣ／オーディオ規格であるＳＭＰＴＥ２９１やＳＭＰＴＥ２９９に準拠してデータを多重する。
【００７５】
＜第３の実施の形態：４ｋ×２ｋ／２３．９８Ｐ−３０Ｐ／４：４：４（ＲＧＢ）／１６ビット信号を８Ｂ／１０Ｂ符号とスクランブルを用いて２ｃｈの１０．６９２Ｇｂｐｓで伝送＞
【００７６】
次に、本発明の第３の実施の形態に係るカメラ１の動作例について、図１０と図１１を参照して説明する。
ここでは、４ｋ×２ｋ／２３．９８Ｐ−３０Ｐ／４：４：４（ＲＧＢ）／１６ビット信号を８Ｂ／１０Ｂ符号とスクランブルを用いて２ｃｈの１０．６９２Ｇｂｐｓで伝送する方式について説明する。
【００７７】
図１０は、信号処理部３０の内部構成例を示す。
信号処理部３０は、図３に示した信号処理部１２から４ｋ×２ｋ信号又は、これを３ｃｈの５．９４Ｇｂｐｓに多重した信号を受信する。そして、信号処理部３０は、信号多重部１７より入力したＢ／Ｒ 奇数ｃｈにおけるＨＤ−ＳＤＩ相当のデータ構造にした信号から多重されたＴＲＳを検出するＴＲＳ検出部３１−１を備える。また、信号多重部１７より入力したＧｃｈにおけるＨＤ−ＳＤＩ相当のデータ構造にした信号から多重されたＴＲＳを検出するＴＲＳ検出部３１−２を備える。また、Ｂ／Ｒ 偶数ｃｈにおけるＨＤ−ＳＤＩ相当のデータ構造にした信号から多重されたＴＲＳを検出するＴＲＳ検出部３１−３を備える。
【００７８】
また、信号処理部３０は、ＴＲＳ検出部３１−１によってＴＲＳが検出されＢ／Ｒ 奇数ｃｈにおけるＨＤ−ＳＤＩ相当のデータ構造にした信号からアクティブ領域に８Ｂ／１０Ｂエンコーディングする８Ｂ／１０Ｂエンコーダ３２−１を備える。また、信号処理部３０は、８Ｂ／１０Ｂエンコーディングされたデータを記憶するＲＡＭ３４−１を備える。
【００７９】
また、信号処理部３０は、ＴＲＳ検出部３１−３によってＴＲＳが検出されＢ／Ｒ 偶数ｃｈにおけるＨＤ−ＳＤＩ相当のデータ構造にした信号からアクティブ領域に８Ｂ／１０Ｂエンコーディングする８Ｂ／１０Ｂエンコーダ３２−２を備える。また、信号処理部３０は、８Ｂ／１０Ｂエンコーディングされたデータを記憶するＲＡＭ３４−３を備える。
【００８０】
また、信号処理部３０は、ＴＲＳ検出部３１−２によってＴＲＳが検出されたＧｃｈにおけるＨＤ−ＳＤＩ相当のデータ構造にした信号からアクティブ領域にフレーム同期型スクランブルを掛けるスクランブラ３３−１を備える。また、信号処理部３０は、スクランブルされたデータを保存するＲＡＭ３４−２を備える。
【００８１】
また、信号処理部３０は、任意の信号（例えば、ａｌｌ“０”）からアクティブ領域にフレーム同期型スクランブルを掛けるスクランブラ３３−２と、スクランブルされたデータを保存するＲＡＭ３４−４を備える。
【００８２】
また、信号処理部３０は、ＲＡＭ３４−１，３４−２から読出したデータを所定のデータ構造で保存するＲＡＭ３５−１を備える。ＲＡＭ３４−１、３４−２、３５−１へのデータの書込みと読み出しは書込み制御部３７−１の制御によって行われる。また、信号処理部３０は、ＲＡＭ３５−１から読出したデータをパラレルデータからデジタルデータに変換するパラレル・シリアル変換部３６−１を備える。パラレル・シリアル変換部３６−１は、８Ｂ／１０Ｂエンコーダ３２−１及びスクランブラ３３−１からパラレル入力するパラレル・デジタルデータを、シリアル・デジタルデータに変換して１０．６９２Ｇｂｐｓの伝送ストリームで出力する。
【００８３】
また、信号処理部３０は、ＲＡＭ３４−３，３４−４から読出したデータを所定のデータ構造で保存するＲＡＭ３５−２を備える。ＲＡＭ３４−３、３４−４、３５−２へのデータの書込みと読み出しは書込み制御部３７−２の制御によって行われる。また、信号処理部３０は、ＲＡＭ３５−２から読出したデータをパラレルデータからデジタルデータに変換するパラレル・シリアル変換部３６−２を備える。パラレル・シリアル変換部３６−２は、８Ｂ／１０Ｂエンコーダ３２−２及びスクランブラ３３−２からパラレル入力するパラレル・デジタルデータを、シリアル・デジタルデータに変換して１０．６９２Ｇｂｐｓの伝送ストリームで出力する。
【００８４】
次に、信号処理部３０の動作例を説明する。
信号処理部３０は、イメージセンサ１１から入力する画像信号のフレームレートが２３．９８Ｐ，２４Ｐ，２５Ｐ，２９．９７Ｐ，３０Ｐである場合に以下の処理を行う。この場合、イメージセンサ１１が４０９６×２１６０個の画素で構成され、画素が出力する画像信号の量子化ビットが１６ビットであることが必要である。
【００８５】
ＴＲＳ検出部３１−１が、ＲＧＢフル画素構造の４ｋ×２ｋ信号あるいは、これを２ｃｈの５．９４Ｇｂｐｓに多重した信号を６ＧマルチプレクサＦＰＧＡ２０から受信すると、ＴＲＳ信号より、ＳＡＶ，ＥＡＶを検出し、８Ｂ/１０Ｂでコードする。８Ｂ／１０Ｂエンコーダ３２−１は、Ｂ／Ｒ 奇数ｃｈについてＳＡＶの先頭から８Ｂ／１０Ｂ変換を行う。このとき、８Ｂ／１０Ｂエンコーダ３２−１は、各ピクセルの画像信号を２０ビットのデータ長に変換して、ＲＡＭ３４−１に保存する。
【００８６】
同様に、ＴＲＳ検出部３１−３が、ＲＧＢフル画素構造の４ｋ×２ｋ信号あるいは、これを２ｃｈの５．９４Ｇｂｐｓに多重した信号を６ＧマルチプレクサＦＰＧＡ２０から受信すると、ＴＲＳ信号より、ＳＡＶ，ＥＡＶを検出し、８Ｂ/１０Ｂでコードする。８Ｂ／１０Ｂエンコーダ３２−２は、Ｂ／Ｒ 偶数ｃｈについてＳＡＶの先頭から８Ｂ／１０Ｂ変換を行う。このとき、８Ｂ／１０Ｂエンコーダ３２−２は、各ピクセルの画像信号を２０ビットのデータ長に変換して、ＲＡＭ３４−３に保存する。
【００８７】
一方、ＴＲＳ検出部３１−２がＧｃｈとした画像信号を受信すると、ＴＲＳ信号より、ＳＡＶ，ＥＡＶを検出し、８Ｂ/１０Ｂでコードし、スクランブラ３３−１は、この画像信号にフレーム同期型スクランブルを掛ける。フレーム同期型スクランブルは、例えば、ＳＡＶの次のアクティブ映像期間から、１フレームの期間あるいは１ラインの期間スクランブラの初期値をａｌｌ“０”などの予め決められた値にセットしてスクランブルする処理である。そして、スクランブラ３３−１は、各ピクセルの画像信号を１６ビットのデータ長にスクランブルして、ＲＡＭ３４−２に保存する。
【００８８】
また、スクランブラ３３−２は、ａｌｌ“０”とした基準信号にフレーム同期型スクランブルを掛け、各ピクセルの画像信号を１６ビットのデータ長にスクランブルして、ＲＡＭ３４−３に保存する。
【００８９】
ここで、フレーム同期型スクランブルは、フレームやラインの先頭など、あるタイミングで擬似ランダムパターンの生成多項式のレジスタ初期値をａｌｌ“０”などの所定の値にセットし、Ｍｏｄｕｌｏの２の演算で入力データに足す処理である。画像信号を受信する信号受信装置では、同じ生成多項式のレジスタを信号送信装置と同じ値にセットしておく。そして、信号送信装置と同じタイミングで入力データにＭｏｄｕｌｏ２の演算を行うと、元のデータを再生することができる。
【００９０】
次に、書込み制御部３７−１は、ＨＤ−ＳＤＩと同様に、Ｂ／Ｒ 奇数ｃｈ，Ｇｃｈ，Ｂ／Ｒ 奇数ｃｈ，Ｇｃｈ，Ｂ／Ｒ 奇数ｃｈ，Ｇｃｈ…の順番で多重してＲＡＭ３５−１に保存する。その後、パラレル・シリアル変換部３６−１は、図１１Ａに示すデータ構造とした１ｃｈのシリアル・デジタルデータを１０．６９２Ｇｂｐｓで出力する。
【００９１】
同様に、書込み制御部３７−２は、Ｂ／Ｒ 偶数ｃｈ，Ｇｃｈ，Ｂ／Ｒ 偶数ｃｈ，Ｇｃｈ，Ｂ／Ｒ 偶数ｃｈ，Ｇｃｈ…の順番で多重してＲＡＭ３５−２に保存する。その後、パラレル・シリアル変換部３６−２は、図１１Ｂに示すデータ構造とした１ｃｈのシリアル・デジタルデータを１０．６９２Ｇｂｐｓで出力する。
【００９２】
本例では、図２と図５に示す４ｋ×２ｋ／４：４：４（ＲＧＢ）信号あるいは、これを５．９４Ｇｂｐｓ２ｃｈに多重した信号を受信して、ＴＲＳ検出後８Ｂ/１０Ｂデコードし、Ｂ／Ｒ 奇数ｃｈをＳＡＶの先頭から８Ｂ／１０Ｂ変換して各ピクセルを２０ビットに変換する。一方、Ｇｃｈについては、ＴＲＳ検出後８Ｂ/１０Ｂデコードし、例えばＳＡＶの次のアクティブ映像期間から、１フレームの期間あるいは１ラインの期間スクランブラの初期値をａｌｌ“０”などの予め決められた値にセットしてフレーム同期型スクランブルを掛けて１６ビット信号を出力する。これをＨＤ−ＳＤＩと同様に、Ｂ／Ｒ 奇数ｃｈ，Ｇｃｈ，Ｂ／Ｒ 奇数ｃｈ，Ｇｃｈ，Ｂ／Ｒ 奇数ｃｈ，Ｇｃｈ…の順番で多重して１０．６９２Ｇｂｐｓ信号として出力する。
【００９３】
Ｂ／Ｒ 偶数ｃｈに関しては、Ｂ／Ｒ 偶数ｃｈのＳＡＶの先頭から８Ｂ／１０Ｂ変換して各ピクセルを２０ビットに変換する。例えば、ＳＡＶの次のアクティブ映像期間から、１フレームの期間あるいは１ラインの期間スクランブラの初期値をａｌｌ“０”などの予め決められた値にセットして得られた信号を１６ビット単位でを出力して多重する。これにより、Ｂ／Ｒ 偶数ｃｈ，Ｓｃｒ，Ｂ／Ｒ 偶数ｃｈ，Ｓｃｒ，Ｂ／Ｒ 偶数ｃｈ，Ｓｃｒの信号を得る。
【００９４】
図１１は、シングルリンクに全サンプルを多重した場合のデータ構造について示す。
ここでは、フレームレートが３０Ｐの場合における、シングルリンクに全サンプルを多重した１０．６９２Ｇｂｐｓのデータ構造の例を示す。
【００９５】
（１）Ｂ／Ｒｃｈの場合：
4400ピクセル×2250ライン×30P×16ビット×10/8=5.94Gbps
（２）Ｇｃｈの場合：
4400ピクセル×2250ライン×30P×16ビット=4.752Gbps
（３）5.94Gbps+4.752Gbps=10.692Gbps
同様に、２４Ｐ，２５Ｐの場合も計算することができる。
【００９６】
［ＳＡＶ／ＥＡＶを除いたＨブランクのデータ量の計算］
次に、Ｈブランクのデータ量を計算する。
（１）３０Ｐ：(4400-4096-12(SAV/EAV))×2×16×36/32=10512ビット
（２）２５Ｐ：(5280-4096-12(SAV/EAV))×2×16×36/32=42192ビット
（３）２４Ｐ：(5500-4096-12(SAV/EAV))×2×16×36/32=50112ビット
【００９７】
ＡＮＣ／オーディオ信号を多重する必要がある場合には、１６ビットの上位１０ビットにＨＤ−ＳＤＩ用のＡＮＣ／オーディオ規格であるＳＭＰＴＥ２９１やＳＭＰＴＥ２９９に準拠してデータを多重する。ここで、オーディオデータはＢ／Ｒｃｈに多重し、オーディオコントロールパケットはＧｃｈに多重する。４８ｋＨｚオーディオのオーディデータが１６ｃｈである場合、３１サンプル×４＝１２４サンプルである。ここで、フレームレートが３０Ｐの場合に、４４００−４１６０＝２４０サンプルである。そして、ＳＡＶ／ＥＡＶ／ＬＮ／ＣＲＣＣを全て合わせると１２サンプルであるため、残りの領域は、２４０−１２＝２２８サンプルである。このため、１６ｃｈのオーディオデータに必要な１２４サンプルのデータ量を、２２８サンプルの領域に格納できる。つまり、この２２８サンプルの領域に、ＨＤ−ＳＤＩにオーディオデータを多重することが可能であると言える。
【００９８】
ただし、３０Ｐの場合、Ｈブランクのデータ量が最も少ないため、ＡＮＣ／オーディオデータを多重するためのスペースを確保することが最も難しい。ここで、３０Ｐの場合、４８ｋＨｚ÷３０フレーム÷２２５０ライン＝０．７１１１サンプルラインという結果が得られる。この結果は、１ラインに０．７１１１サンプル多重することが可能であることを示す。例えば、オーディオのサンプル（音声を取り込むこと）が一ラインの期間につき０．７１１１…と考えると、１／０．７１１１と求められる。これは、大まかには、３ラインに２回オーディオサンプルがあることを意味する。このため、問題なくＡＮＣ／オーディオデータを多重出来ることが示される。
【００９９】
以上説明した第３の実施の形態に係る信号処理部３０によれば、撮像素子から読出した４ｋ×２ｋ／２３．９８Ｐ−３０Ｐ／４：４：４（ＲＧＢ）／１６ビット画像信号を８Ｂ／１０Ｂ符号とスクランブラを用いて２ｃｈの１０．６９２Ｇｂｐｓで伝送できる。ここで、ＴＲＳ検出部３１−１，３１−２は、図１１に示すデータ構造で規定されるＳＡＶ／ＥＡＶのタイミングで、ＳＡＶ／ＥＡＶを識別し、ＳＡＶ／ＥＡＶの開始タイミングを識別できる。
【０１００】
また、１６ビット画像信号としてａｌｌ“０”からａｌｌ“１”までのデータを使用することが出来るので、映像表現において１６ビットのような量子化ビット数が大きいときには極めて有効である。
【０１０１】
また、ＡＮＣ／オーディオ信号を多重する必要がある場合には、１６ビットの上位１０ビットにＨＤ−ＳＤＩ用のＡＮＣ／オーディオ規格であるＳＭＰＴＥ２９１やＳＭＰＴＥ２９９に準拠してデータを多重すればよい。
【０１０２】
＜第４の実施の形態：４ｋ×２ｋ／４７．９５Ｐ−６０Ｐ／４：４：４（ＲＧＢ）／１６ビット信号を８Ｂ／１０Ｂ符号とスクランブルを用いて３ｃｈの１０．６９２Ｇｂｐｓで伝送＞
【０１０３】
次に、本発明の第４の実施の形態に係るカメラ１の動作例について、図１２と図１３を参照して説明する。
ここでは、４ｋ×２ｋ／４７．９５Ｐ−６０Ｐ／４：４：４（ＲＧＢ）／１６ビット信号を８Ｂ／１０Ｂ符号とスクランブルを用いて３ｃｈの１０．６９２Ｇｂｐｓで伝送する方式について説明する。
【０１０４】
図１２は、信号処理部４０の内部構成例を示す。
【０１０５】
信号処理部４０は、イメージセンサ１１から入力する画像信号のフレームレートが４７．９５Ｐ，４８Ｐ，５０Ｐ，５９．９４Ｐ，６０Ｐである場合に以下の処理を行う。この場合、イメージセンサ１１が４０９６×２１６０個の画素で構成され、画素が出力する画像信号の量子化ビットが１６ビットであることが必要である。
【０１０６】
信号処理部４０は、ｎを自然数とした場合に、信号多重部１７から入力する１＋４（ｎ−１）番目のサンプルに配置されたＢ，Ｒ画素から入力するＢ／Ｒｃｈに処理を施す第１の信号出力部４８−１を備える。第１の信号出力部４８−１は、Ｂ／ＲｃｈにおけるＨＤ−ＳＤＩのアクティブ領域に８Ｂ／１０Ｂエンコーディングを行う。合わせて、第１の信号出力部４８−１は、奇数番目のサンプルに配置されたＧ画素から入力するＧｃｈにおけるＨＤ−ＳＤＩのアクティブ領域にフレーム同期型スクランブルを掛ける。そして、パラレル・デジタルデータを、シリアル・デジタルデータに変換して１０．６９２Ｇｂｐｓの伝送フォーマットで出力する。
【０１０７】
また、信号多重部１７から入力する２＋４（ｎ−１）番目のサンプルに配置されたＢ，Ｒ画素から入力するＢ／Ｒｃｈに処理を施す第２の信号出力部４８−２を備える。第２の信号出力部４８−２は、Ｂ／ＲｃｈにおけるＨＤ−ＳＤＩのアクティブ領域に８Ｂ／１０Ｂエンコーディングを行う。合わせて、第２の信号出力部４８−２は、偶数番目のサンプルに配置されたＧ画素から入力するＧｃｈにおけるＨＤ−ＳＤＩのアクティブ領域にフレーム同期型スクランブルを掛ける。そして、パラレル・デジタルデータを、シリアル・デジタルデータに変換して１０．６９２Ｇｂｐｓの伝送フォーマットで出力する。
【０１０８】
また、信号多重部１７から入力する３＋４（ｎ−１）番目のサンプルに配置されたＢ，Ｒ画素から入力するＢ／Ｒｃｈに処理を施す第３の信号出力部４８−３を備える。第３の信号出力部４８−３は、Ｂ／ＲｃｈにおけるＨＤ−ＳＤＩのアクティブ領域に８Ｂ／１０Ｂエンコーディングを行う。合わせて、第３の信号出力部４８−３は、４＋４（ｎ−１）番目のサンプルに配置されたＢ，Ｒ画素から入力するＢ／ＲｃｈにおけるＨＤ−ＳＤＩのアクティブ領域にフレーム同期型スクランブルを掛ける。そして、パラレル・デジタルデータを、シリアル・デジタルデータに変換して１０．６９２Ｇｂｐｓの伝送フォーマットで出力する。
【０１０９】
第１の信号出力部４８−１は、信号多重部１７から入力する１，５，９，…サンプルの画素のＢ／ＲｃｈにおけるＨＤ−ＳＤＩから多重されたＴＲＳを検出するＴＲＳ検出部４１−１を備える。また、奇数サンプルの画素のＧｃｈにおけるＨＤ−ＳＤＩから多重されたＴＲＳを検出するＴＲＳ検出部４１−２を備える。
【０１１０】
また、第１の信号出力部４８−１は、ＴＲＳ検出部４１−１によってＴＲＳが検出されたＢ／ＲｃｈにおけるＨＤ−ＳＤＩのアクティブ領域に８Ｂ／１０Ｂエンコーディングを行う８Ｂ／１０Ｂエンコーダ４２−１を備える。また、８Ｂ／１０Ｂエンコーダ４２−１によって、８Ｂ／１０Ｂエンコーディングされたデータを記憶するＲＡＭ４４−１を備える。
【０１１１】
また、第１の信号出力部４８−１は、ＴＲＳ検出部４１−２によってＴＲＳが検出されたＧｃｈにおけるＨＤ−ＳＤＩのアクティブ領域にフレーム同期型スクランブルを掛けるスクランブラ４３−１を備える。また、第１の信号出力部４８−１は、スクランブラ４３−１によってスクランブルされたデータを保存するＲＡＭ４４−２を備える。
【０１１２】
また、第１の信号出力部４８−１は、ＲＡＭ４４−１，４４−２から読出したデータを所定のデータ構造で保存するＲＡＭ４５−１を備える。ＲＡＭ４４−１，４４−２，４５−１へのデータの書込みと読み出しは書込み制御部４７−１の制御によって行われる。
【０１１３】
また、第１の信号出力部４８−１は、ＲＡＭ４５−１から読出したパラレル・デジタルデータを、シリアル・デジタルデータに変換して１０．６９２Ｇｂｐｓの伝送フォーマットで出力するパラレル・シリアル変換部４６−１を備える。
【０１１４】
また、信号処理部４０には、２，６，１０，…サンプルの画素のＢ／ＲｃｈにおけるＨＤ−ＳＤＩと、偶数サンプルの画素のＧｃｈにおけるＨＤ−ＳＤＩが入力する。これらの入力したＨＤ−ＳＤＩに対して、ＴＲＳを検出し、８Ｂ／１０Ｂエンコード又はスクランブルを掛けて、１０．６９２Ｇｂｐｓの伝送フォーマットで出力する構成は、上述した構成と同様であるため、詳細な説明を省略する。
【０１１５】
また、信号処理部４０には、３，７，１１，…サンプルの画素のＢ／ＲｃｈにおけるＨＤ−ＳＤＩと、４，８，１２，…サンプルの画素のＢ／ＲｃｈにおけるＨＤ−ＳＤＩが入力する。これらの入力したＨＤ−ＳＤＩに対して、ＴＲＳを検出し、８Ｂ／１０Ｂエンコード又はスクランブルを掛けて、１０．６９２Ｇｂｐｓの伝送フォーマットで出力する構成は、上述した構成と同様であるため、詳細な説明を省略する。
【０１１６】
次に、第１の信号出力部４８−１の動作例を説明する。
ＴＲＳ検出部４１−１が、ＲＧＢフル画素構造の４ｋ×２ｋ信号あるいは、これを５．９４Ｇｂｐｓに多重した信号を受信する。このとき、８Ｂ／１０Ｂエンコーダ４２−１は、図１３に示すように、Ｂ／ＲｃｈについてＳＡＶの先頭から８Ｂ／１０Ｂ変換を行う。このとき、８Ｂ／１０Ｂエンコーダ４２−１は、各ピクセルの画像信号を２０ビットのデータ長に変換して、ＲＡＭ４４−１に保存する。
【０１１７】
一方、ＴＲＳ検出部４１−２が奇数サンプルのＧｃｈとした画像信号を受信すると、スクランブラ４３−１は、この画像信号にフレーム同期型スクランブルを掛ける。このとき、スクランブラ４３−１は、ＳＡＶの先頭から例えば１フレームの期間あるいは１ラインの期間スクランブラの初期値をａｌｌ“０”などの予め決められた値にセットしてフレーム同期型スクランブルを掛ける。そして、スクランブラ４３−１は、各ピクセルの画像信号を１６ビットのデータ長にスクランブルして、ＲＡＭ４４−２に保存する。
【０１１８】
次に、書込み制御部４７−１は、ＨＤ−ＳＤＩと同様にＢ／Ｒｃｈ，Ｇｃｈ，Ｂ／Ｒｃｈ，Ｇｃｈ，Ｂ／Ｒｃｈ，Ｇｃｈ…の順番で画像信号を多重してＲＡＭ４５−１に保存する。その後、パラレル・シリアル変換部４６−１は、図１３に示すデータ構造の１０．６９２Ｇｂｐｓ信号として出力する。
【０１１９】
（１）１，５，９．．．／２，６，１０．．．／３，７，１１．．．サンプルＢ／Ｒｃｈの場合：
4400ピクセル÷2×2250ライン×60P×16ビット×10/8=5.94Gbps
（２）奇数／偶数サンプルＧｃｈ、４，８，１２．．．サンプルＢ／Ｒｃｈの場合：
4400ピクセル÷2×2250ライン×60P×16ビット=4.752Gbps
（３）5.94Gbps+4.752Gbps=10.692Gbps
同様に、４８Ｐ，５０Ｐの場合も計算することができる。
【０１２０】
［ＳＡＶ／ＥＡＶを除いた１０．６９２Ｇｂｐｓ第１ｃｈ、第２ｃｈ、第３ｃｈのＨブランクのデータ量の計算］
（１）６０Ｐ：(2200-2048-12(SAV/EAV))×2×16×36/32=5040ビット
（２）５０Ｐ：(2640-2048-12(SAV/EAV))×2×16×36/32=20880ビット
（３）４８Ｐ：(2750-2048-12(SAV/EAV))×2×16×36/32=24840ビット
【０１２１】
ＡＮＣ／オーディオ信号を多重する必要がある場合には、１６ビットの上位１０ビットにＨＤ−ＳＤＩ用のＡＮＣ／オーディオ規格であるＳＭＰＴＥ２９１やＳＭＰＴＥ２９９に準拠してデータを多重する。そして、４８ｋＨｚオーディオのオーディオデータが１６ｃｈである場合、３１バイト×４＝１２４バイトである。これは、６０Ｐにおける、（２４０÷２−１２）×２＝２１６サンプルよりも少ない値であるので、オーディオデータを多重することが可能である。
【０１２２】
なお、６０Ｐの場合にＨブランクのデータ量が最も少ない。このため、多重スペース確保が最も難しい。ここで、６０Ｐの場合、４８ｋＨｚ÷６０フレーム÷２２５０ライン＝０．３５５５サンプルラインという結果が得られる。この結果は、１ラインに０．３５５５サンプル多重することが可能であることを示しており、（例えば、オーディオサンプルがあるラインが３ラインに１ライン）問題なくＡＮＣ／オーディオデータを多重出来ることが示される。
【０１２３】
信号処理部４０は、４ｋ×２ｋ／４：４：４（ＲＧＢ）信号あるいは、これを６ｃｈの５．９４Ｇｂｐｓに多重した信号を受信して、ＴＲＳを検出して８Ｂ/１０Ｂデコードし、Ｂ／ＲｃｈはＳＡＶの先頭から８Ｂ／１０Ｂ変換して各ピクセルを２０ビットに変換する。一方ＧｃｈはＴＲＳを検出して８Ｂ/１０Ｂデコードし、ＳＡＶの先頭から例えば１フレームの期間あるいは１ラインの期間スクランブラの初期値をａｌｌ“０”などの予め決められた値にセットしてフレーム同期型スクランブルを掛けて１６ビット信号を出力する。これらの信号を、ＨＤ−ＳＤＩと同様にＢ／Ｒｃｈ，Ｇｃｈ，Ｂ／Ｒｃｈ，Ｇｃｈ，Ｂ／Ｒｃｈ，Ｇｃｈ…の順番で多重して図１３に示すデータ構造とした３ｃｈの１０．６９２Ｇｂｐｓ信号で出力する。
【０１２４】
図１３は、ＨＤ−ＳＤＩのＣｃｈ、Ｙｃｈ相当のデータ構造について示す。
ここでは、フレームレートが６０Ｐの場合における、ＬｉｎｋＡに奇数サンプルを多重し、ＬｉｎｋＢに偶数サンプルを多重した例を示す。
【０１２５】
以上説明した第４の実施の形態に係る信号処理部４０によれば、撮像素子から読出した４ｋ×２ｋ／４７．９５Ｐ−６０Ｐ／４：４：４（ＲＧＢ）／１６ビット画像信号を８Ｂ／１０Ｂ符号とスクランブラを用いて３ｃｈの１０．６９２Ｇｂｐｓで伝送できる。図１３に示すデータ構造で規定されるＳＡＶ／ＥＡＶのタイミングで、図１２に示すようにＳＡＶ／ＥＡＶを識別するためのパルスを受信する。このため、６ＧマルチプレクサＦＰＧＡ２０は、ＳＡＶ、ＥＡＶに多重されたＸＹＺを用いて、ＳＡＶ／ＥＡＶの開始タイミングを識別できる。
【０１２６】
また、１６ビット画像信号としてａｌｌ“０”からａｌｌ“１”までのデータを使用することが出来るので、映像表現において１６ビットのような量子化ビット数が大きいときには極めて有効である。
【０１２７】
また、ＡＮＣ／オーディオ信号を多重する必要がある場合には、１６ビットの上位１０ビットにＨＤ−ＳＤＩ用のＡＮＣ／オーディオ規格であるＳＭＰＴＥ２９１やＳＭＰＴＥ２９９に準拠してデータを多重すればよい。
【０１２８】
＜第５の実施の形態：シネスコ（縦横比＝１：２．４）４ｋ×２ｋ／４：４：４（ＲＧＢ）／３６Ｐ／１６ビット信号を８Ｂ／１０Ｂ符号とスクランブルを用いて２ｃｈの１０．６９２Ｇｂｐｓで伝送＞
【０１２９】
次に、本発明の第５の実施の形態に係るカメラ１の動作例について、図１４を参照して説明する。
ここでは、シネスコ４ｋ×２ｋ／４：４：４（ＲＧＢ）／３６Ｐ／１６ビット信号を８Ｂ／１０Ｂ符号とスクランブルを用いて２ｃｈの１０．６９２Ｇｂｐｓで伝送する方式について説明する。
【０１３０】
図１４は、シネスコの例を示す。
縦横比が１：２．４＝１７８４：４０９６である３６Ｐのシネスコデータを伝送する場合、全ライン数を１８７５ラインとする。ここで、横方向ののりしろを左右にそれぞれ３２ピクセル設け、縦方向ののりしろを上下にそれぞれ２２ピクセル設ける。このため、全画素数は、（４０９６＋３２×２）×（１８７５＋２２×２）＝４１６０×１９１９となる。このとき、次式が成り立つ。
10.692Gbps÷36P÷1875ライン=158400ビット／ライン
【０１３１】
信号処理部１２からは図５と同じ方式で１６ビットのビデオデータが供給されるが、縦横比が大きくなるためライン数は１８７５ラインに削減されてしまう。しかし、有効サンプル数は追加有効エリアやＨブランクのピクセル数を含めても、第１の実施の形態に示した３０Ｐにおける４ｋ×２ｋ信号と同じである。このため、３０Ｐにおける４ｋ×２ｋ信号と、シネスコの画面の縦横比、フレームレートは異なるものの、データ構造は第３の実施の形態と同じ構造でシネスコ３６Ｐを１０．６９２Ｇｂｐｓに多重して２ｃｈで伝送可能である。
【０１３２】
（１）Ｂ/Ｒ 奇数ｃｈの場合：
4400ピクセル×1875ライン×36P×16ヒ゛ット×10/8=5.94Gbps
（２）Ｇｃｈの場合：
4400ピクセル×1875ライン×36P×16ヒ゛ット=4.752Gbps
（３）5.94Gbps+4.752Gbps=10.692Gbps
（４）Ｂ／Ｒ 偶数ｃｈの場合：
4400ピクセル×1875ライン×36P×16ビット×10/8=5.94Gbps
（５）スクランブルされたｃｈの場合：
4400ピクセル×1875ライン×36P×16ビット=4.752Gbps
（６）5.94Gbps+4.752Gbps=10.692Gbps
ＡＮＣ／オーディオ多重に関しても第３の実施の形態と同様に伝送できるため、ここでは説明を省略する。
【０１３３】
このように、第５の実施の形態に係る信号処理部は、イメージセンサ１１から入力する画像信号のフレームレートが３６Ｐである場合に画像信号を多重する処理を行う。このとき、イメージセンサ１１が縦横比を１：２．４として、４０９６×１８７５個の画素で構成され、画素が出力する画像信号の量子化ビットが１６ビットであることが必要となる。そして、不図示のパラレル・シリアル変換部は、２ｃｈのシリアル・デジタルデータを１０．６９２Ｇｂｐｓで出力する。
【０１３４】
以上説明した第５の実施の形態に係る信号処理部によれば、シネスコとした撮像素子から読出した４ｋ×２ｋ／４：４：４（ＲＧＢ）／３６Ｐ／１６ビット信号を８Ｂ／１０Ｂ符号とスクランブルを用いて１ｃｈの１０．６９２Ｇｂｐｓで伝送できる。このため、ＴＲＳ検出部３１−１，３１−２は、図１１に示すデータ構造で規定されるＳＡＶ／ＥＡＶのタイミングで、ＳＡＶ／ＥＡＶを識別し、ＳＡＶ／ＥＡＶの開始タイミングを識別できる。
【０１３５】
＜第６の実施の形態：シネスコ（縦横比が１：２．４）４ｋ×２ｋ／４：４：４（ＲＧＢ）／７２Ｐ／１６ビット信号を８Ｂ／１０Ｂ符号とスクランブルを用いて３ｃｈの１０．６９２Ｇｂｐｓで伝送＞
【０１３６】
次に、本発明の第６の実施の形態に係るカメラ１の動作例について説明する。
ここでは、シネスコ４ｋ×２ｋ／４：４：４（ＲＧＢ）／７２Ｐ／１６ビット信号を８Ｂ／１０Ｂ符号とスクランブルを用いて３ｃｈの１０．６９２Ｇｂｐｓで伝送する方式について説明する。
【０１３７】
信号処理部４０は、イメージセンサ１１から入力する画像信号のフレームレートが７２Ｐである場合に以下の処理を行う。この場合、イメージセンサ１１が４０９６×２１６０個の画素で構成され、画素が出力する画像信号の量子化ビットが１６ビットであることが必要である。ここで、縦横比が１：２．４＝１７８４：４０９６のシネスコデータ７２Ｐ信号を伝送する場合には、全ライン数を１８７５ラインとする。
10.692Gbps÷72P÷1875ライン=79200ビット／ライン
【０１３８】
信号処理部１２からは図５と同じ方式で１６ビットデータが供給される。縦横比が大きくなるためライン数は１８７５ラインに削減されるが、有効サンプル数は追加有効エリアやＨブランクのピクセル数を含めて第２の実施の形態に示した６０Ｐにおける４ｋ×２ｋ信号と同じである。このため、縦横比、フレームレートは異なるものの、データ構造は第４の実施の形態と同じ構造でシネスコ７２Ｐを１０．６９２Ｇｂｐｓに多重して３ｃｈのシリアル・デジタルデータを伝送可能である。
【０１３９】
（１）１，５，９，１３，…Ｂ／Ｒｃｈの場合：
4400ピクセル÷2×1875ライン×72P×16ビット×10/8=5.94Gbps
（２）奇数Ｇ−ｃｈの場合：
4400ピクセル÷2×1875ライン×72P×16ビット=4.752Gbps
（３）5.94Gbps+4.752Gbps=10.692Gbps
（４）２，６，１０，１４，…Ｂ／Ｒｃｈの場合：
4400ピクセル÷2×1875ライン×72P×16ビット×10/8=5.94Gbps
（５）偶数Ｇ−ｃｈの場合：
4400ピクセル÷2×1875ライン×72P×16ビット=4.752Gbps
（６）5.94Gbps+4.752Gbps=10.692Gbps
（７）３，７，１１，１５，…Ｂ／Ｒｃｈの場合：
4400ピクセル÷2×1875ライン×72P×16ビット×10/8=5.94Gbps
（８）４，８，１２，１６，…Ｂ／Ｒｃｈの場合：
4400ピクセル÷2×1875ライン×72P×16ビット=4.752Gbps
（９）5.94Gbps+4.752Gbps=10.692Gbps
ＡＮＣ／オーディオ多重に関しても第４の実施の形態と同様である。
【０１４０】
以上説明した第６の実施の形態に係る信号処理部によれば、シネスコ（縦横比＝１：２．４）とした撮像素子から読出した４ｋ×２ｋ／４：４：４（ＲＧＢ）／７２Ｐ／１６ビット信号を８Ｂ／１０Ｂ符号とスクランブルを用いて３ｃｈの１０．６９２Ｇｂｐｓで伝送できる。このため、ＴＲＳ検出部３１−１，３１−２は、図１３に示すデータ構造で規定されるＳＡＶ／ＥＡＶのタイミングで、ＳＡＶ／ＥＡＶを識別し、ＳＡＶ／ＥＡＶの開始タイミングを識別できる。
【０１４１】
また、上述した第１〜第６の実施の形態に係る信号処理部によれば、以下の効果を奏する。
【０１４２】
４ｋ×２ｋ／４：４：４（ＲＧＢ）信号を、３ｃｈ又は６ｃｈの５．９４Ｇｂｐｓ、あるいは現行のＳＭＰＴＥ４３５と同じ伝送レートである２ｃｈ又は３ｃｈの１０．６９２Ｇｂｐｓに多重して伝送することが出来る。また、８Ｂ／１０Ｂ符号を用いることで、ＨＤ−ＳＤＩにあるようなパソロジ信号の発生を回避し、市販の１０ＧＥ用デバイスを活用することを可能にした。
【０１４３】
４ｋ×２ｋ／４：４：４（ＲＧＢ）／２３．９８Ｐ−３０Ｐと４７．９５Ｐ−６０Ｐを、信号処理部１２と６ＧマルチプレクサＦＰＧＡ２０を図５，図７に示した構成・配線にすることで、クロック周波数を変えることなく同一の１４８．５ＭＨｚクロックを使う。このため、２３．９８Ｐ−３０Ｐと４７．９５Ｐ−６０Ｐでクロックの接続や設定を変更せずに切り替えることが可能になるので、クロック系統のハードウェア（回路）規模が最小で済む。
【０１４４】
また、図５，図７に示したように、信号処理部１２でＳＡＶ／ＥＡＶをデータの有効エリアの前後に多重し、ＳＡＶ／ＥＡＶに合わせたタイミングパルスとＳＡＶ／ＥＡＶに多重されたＸＹＺを用いてＳＡＶ／ＥＡＶ識別を可能にした。このため、映像データに禁止コードを設ける必要がない。このおかげで、１６ビット画像信号としてａｌｌ“０”からａｌｌ“１”まで使用することが可能になり、１６ビットの画像信号を最大限活用することが出来るという効果がある。
【０１４５】
また、ＲＧＢフル画素構造の４ｋ×２ｋ信号ならびにシネスコ信号を３ｃｈの５．９４Ｇｂｐｓ又は６ｃｈ、あるいは現行のＳＭＰＴＥ４３５と同じ伝送レートである２ｃｈの１０．６９２Ｇｂｐｓ又は３ｃｈに多重して伝送可能することが出来る。また、８Ｂ／１０Ｂ符号を用いることで、ＨＤ−ＳＤＩにあるようなパソロジ信号の発生を回避し、市販の１０ＧＥ用デバイスを活用することを可能となる。
【０１４６】
また、４ｋ×２ｋ／４：４：４（ＲＧＢ）／１６ビット信号のインターフェースデータ構造を、ＨＤ−ＳＤＩのＹｃｈ，Ｃｃｈと類似のデータ構造に設計することで、ＨＤ信号に慣れているエンジニアの理解を得やすいと共に間違いを防ぐことが出来る。また、ＨＤ−ＳＤＩのＸＹＺを用いることで有効フレームや有効ラインなどの区切りを定義することが可能である。
【０１４７】
また、本発明は上述した実施の形態に限られるものではなく、特許請求の範囲に記載した本発明の要旨を逸脱しない限りその他種々の応用例、変形例を取り得ることは勿論である。
【符号の説明】
【０１４８】
１…カメラ、２…ＣＣＵ、３…光ファイバーケーブル、１０…信号伝送システム、１１…イメージセンサ、１２…信号処理部、１３…画像信号読出し部、１４…読出しクロック供給部、１５…ＲＡＭ、１６…読出し／書込み制御部、１７…信号多重部、１８−１〜１８−１２…ＲＡＭ、１９−１〜１９−１２…ＳＡＶ／ＥＡＶ多重部、２０…６ＧマルチプレクサＦＰＧＡ、２１…８Ｂ／１０Ｂエンコーダ、２２…ライン計算部、２３…ＳＡＶ／ＥＡＶタイミングパルス発生部、２４…切替え制御部、２５…ＲＡＭ、３０，４０…信号処理部
【技術分野】
【０００１】
本発明は、例えば、ＲＧＢフル画素構造のイメージセンサから出力される画像信号を送信する場合に適用して好適な信号送信装置及び信号送信方法に関する。
【背景技術】
【０００２】
従来、現行の１フレームが１９２０サンプル×１０８０ラインの画像信号（映像信号）であるＨＤ（High Definition）信号を超える、超高精細画像信号の受像システムや撮像システムの開発が進んでいる。例えば、現行ＨＤの４倍、１６倍もの画素数を持つ次世代の放送方式であるＵＨＤＴＶ（Ultra High Definition TV）規格が、国際協会によって標準化が行われている。この国際協会には、ＩＴＵ（International Telecommunication Union）やＳＭＰＴＥ（Society of Motion Picture and Television Engineers）がある。
【０００３】
ＩＴＵやＳＭＰＴＥに提案されている映像規格は、１９２０サンプル×１０８０ラインの２倍、４倍のサンプル数、ライン数を持つ３８４０サンプル×２１６０ラインや７６８０サンプル×４３２０ラインの画像信号に関するものである。このうち、ＩＴＵで標準化されているものはＬＳＤＩ（Large screen digital imagery）と呼ばれ、ＳＭＰＴＥに提案しているＵＨＤＴＶと呼ばれる。
【０００４】
ここで、ＳＭＰＴＥ２０４８−１やＳＭＰＴＥ２０３６−１（ＵＨＤＴＶ）で規定される４０９６水平サンプルや、３８４０あるいは７６８０水平サンプル規格における画素のサンプル構造について、図１５を参照して説明する。
【０００５】
図１５は、４０９６規格のサンプル構造の例として、Ｒ′Ｇ′Ｂ′，Ｙ′Ｃｂ′Ｃｒ′ ４：４：４システムの例を示す説明図である。
このシステムでは、全サンプルにＲＧＢ又はＹＣｂＣｒのコンポーネントが含まれる。図１５の説明に用いるフレームは、４０９６サンプル×２１６０ラインで１フレームを構成する。なお、ＳＭＰＴＥ規格において、Ｒ′Ｇ′Ｂ′のように、ダッシュ「′」をつけた信号は、ガンマ補正などが施された信号を示す。
【０００６】
従来、画像信号を送信する送信装置として放送用のカメラが用いられ、画像信号を受信する受信装置としてＣＣＵ（カメラ制御措置）が用いられている。現在用いられている、４ｋ×２ｋ信号（４ｋサンプル×２ｋラインの超高解像度信号）を出力可能なカメラの撮像素子には倍密ベイヤ構造が用いられている。ここで、倍密ベイヤ構造とは、通常のベイヤ構造とした画素を４５度斜めに配列する。この画素は、通常のベイヤ構造における画素に対して、縦横を半分にしたサイズとしてある。このため、倍密ベイヤではＧｃｈは４Ｋ×２Ｋの画素数に相当する解像度を持つ。
【０００７】
そして、次世代の撮像素子は、３板式のＳＭＰＴＥ２０４８−１やＳＭＰＴＥ２０３６−１（ＵＨＤＴＶ）で規定される４０９６水平サンプルや、３８４０あるいは７６８０水平サンプル規格のＲＧＢサンプル構造になるものと考えられる。ただし、カメラからＣＣＵ（カメラ制御措置）まではＳＭＰＴＥ２０４８−１やＳＭＰＴＥ２０３６−１（ＵＨＤＴＶ）で規定される１０ビット，１２ビット量子化信号ではなく、生データで１６ビット相当の画像信号を伝送すると考えられている。
【０００８】
また、特許文献１には、４ｋ×２ｋ信号の一種である３８４０×２１６０／３０Ｐ，３０／１．００１Ｐ／４：４：４／１２ビット信号を、ビットレート１０Ｇｂｐｓ以上で伝送する技術が開示されている。なお、［３８４０×２１６０／３０Ｐ］と示した場合には、［水平方向の画素数］×［垂直方向のライン数］／［１秒当りのフレーム数］を示す。また、［４：４：４］は、原色信号伝送方式である場合、［赤信号Ｒ：緑信号Ｇ：青信号Ｂ］の比率を示し、色差信号伝送方式である場合、［輝度信号Ｙ：第１色差信号Ｃｂ：第２色差信号Ｃｒ］の比率を示す。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００５−３２８４９４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところで、従来、カメラとＣＣＵ間で伝送される画像信号のフレームレートには、２３．９８Ｐ，２４Ｐ，２５Ｐ，２９．９７Ｐ，３０Ｐ，４７．９５Ｐ，４８Ｐ，５０Ｐ，５９．９４Ｐ，６０Ｐ、量子化ビットは１６ビットが用いられる。このため、画素数の増大に伴って、カメラの消費電力も増大している。さらに、ＣＣＵ等からのリモート給電が求められるカメラから、ＣＣＵが備える信号処理部に対して、生データ（全データ）を光ファイバ等で伝送することが求められている。
【００１１】
しかし、１サンプル毎にＲＧＢ画素を配置するフル画素構造とした撮像素子から受け取る画像信号を伝送するためのインターフェースあるいはインターフェースデータ構造の提案がなかったため、信号を伝送することができなかった。
【００１２】
本発明は、このような状況に鑑みて成されたものであり、１サンプル毎にＲＧＢ画素を配置するフル画素構造とした撮像素子から受け取った画像信号を現行の伝送フォーマットを用いて伝送することを目的とする。
【課題を解決するための手段】
【００１３】
本発明は、１サンプルに配置されたＲ，Ｇ，Ｂ画素がそれぞれＲ，Ｇ，Ｂの画像信号を出力する画素配列としたＲＧＢフル画素構造の撮像素子であって、撮像素子から順に所定のサンプル数でライン方向に読出されて入力する画像信号に処理を施す。
まず、同一のサンプルに配置されたＢ，Ｒ画素から読出された画像信号を交互にＨＤ−ＳＤＩにおけるＣｃｈ相当のアクティブ領域に、ＳＡＶ又はＥＡＶに類似の開始符号と共に多重してＢ／Ｒｃｈを生成する。
合わせて、ライン方向に隣り合うサンプルのＧ画素から読出された画像信号を順にＨＤ−ＳＤＩにおけるＹｃｈ相当のアクティブ領域に開始符号と共に多重してＧｃｈを生成する。
そして、ＨＤ−ＳＤＩ相当のデータ構造としたＢ／Ｒｃｈ及びＧｃｈにおけるアクティブ領域並びにＳＡＶ，ＥＡＶ，ＬＮ，ＣＲＣＣを含めた補助データ領域を８Ｂ／１０Ｂエンコーディングして変換したシリアル・デジタルデータを出力する。
【００１４】
このようにしたことで、１サンプル毎にＲＧＢ画素を配置するＲＧＢフル画素構造の撮像素子から受け取った画像信号を多重して、８Ｂ／１０Ｂエンコーディングして伝送することが可能となる。
【発明の効果】
【００１５】
本発明によれば、ＲＧＢフル画素構造の撮像素子から受け取った画像信号のうち、Ｂ，Ｒ画素から読出された画像信号を交互にＨＤ−ＳＤＩにおけるＣｃｈ相当のアクティブ領域に多重してＢ／Ｒｃｈを生成する。また、Ｇ画素から読出された画像信号を順にＨＤ−ＳＤＩにおけるＹｃｈ相当のアクティブ領域に多重してＧｃｈを生成する。このため、従来のＨＤ−ＳＤＩの伝送フォーマットに類似したデータ形式で画像信号を伝送することが可能となる。また、新たな伝送線を設けることなく、従来用いられていた伝送線を利用できるので利便性が向上するという効果がある。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施の形態に係るテレビジョン放送局用のカメラ伝送システムの全体構成を示す図である。
【図２】ＲＧＢフル画素構造の４ｋ×２ｋ画素が出力する画像信号の例を示す説明図である。
【図３】本発明の第１の実施の形態に係るカメラの内部構成例を示すブロック図である。
【図４】本発明の第１の実施の形態に係るＳＡＶ／ＥＡＶ多重部の内部構成例を示すブロック図である。
【図５】本発明の第１の実施の形態に係る信号処理部から６Ｇ信号を処理できる６ＧマルチプレクサＦＰＧＡに供給される信号処理の例を示す説明図である。
【図６】本発明の第１の実施の形態に係る５．９４Ｇｂｐｓで画像信号を伝送する際のデータ構造の例を示す説明図である。
【図７】本発明の第２の実施の形態に係る信号処理部から６Ｇ信号を処理できる６ＧマルチプレクサＦＰＧＡに供給される信号処理の例を示す説明図である。
【図８】本発明の第２の実施の形態に係る５．９４Ｇｂｐｓで画像信号を伝送する際のデータ構造（６Ｇ＿Ｌｉｎｋ Ａ〜Ｃ）の例を示す説明図である。
【図９】本発明の第２の実施の形態に係る５．９４Ｇｂｐｓで画像信号を伝送する際のデータ構造（６Ｇ＿Ｌｉｎｋ Ｄ〜Ｆ）の例を示す説明図である。
【図１０】本発明の第３の実施の形態に係る信号処理部の内部構成例を示すブロック図である。
【図１１】本発明の第３の実施の形態に係る１０．６９２Ｇｂｐｓで画像信号を伝送する際のデータ構造の例を示す説明図である。
【図１２】本発明の第４の実施の形態に係る信号処理部の内部構成例を示すブロック図である。
【図１３】本発明の第４の実施の形態に係る１０．６９２Ｇｂｐｓで画像信号を伝送する際のデータ構造の例を示す説明図である。
【図１４】本発明の第５の実施の形態に係るシネスコの例を示す説明図である。
【図１５】ＵＨＤＴＶ規格のサンプル構造の例を示す説明図である。
【発明を実施するための形態】
【００１７】
以下、発明を実施するための最良の形態（以下実施の形態とする。）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（４ｋ×２ｋ／２３．９８Ｐ−３０Ｐ／４：４：４（ＲＧＢ）／１６ビット信号を８Ｂ／１０Ｂ符号を用いて３ｃｈの５．９４Ｇｂｐｓで伝送する例）
２．第２の実施の形態（４ｋ×２ｋ／４７．９５Ｐ−６０Ｐ／４：４：４（ＲＧＢ）／１６ビット信号を８Ｂ／１０Ｂ符号を用いて６ｃｈの５．９４Ｇｂｐｓで伝送する例）
３．第３の実施の形態（４ｋ×２ｋ／２３．９８Ｐ−３０Ｐ／４：４：４（ＲＧＢ）／１６ビット信号を８Ｂ／１０Ｂ符号とスクランブルを用いて２ｃｈの１０．６９２Ｇｂｐｓで伝送する例）
４．第４の実施の形態（４ｋ×２ｋ／４７．９５Ｐ−６０Ｐ／４：４：４（ＲＧＢ）／１６ビット信号を８Ｂ／１０Ｂ符号とスクランブルを用いて３ｃｈの１０．６９２Ｇｂｐｓで伝送する例）
５．第５の実施の形態（シネスコ（縦横比が１：２．４） ４ｋ×２ｋ／４：４：４（ＲＧＢ）／３６Ｐ／１６ビット信号を８Ｂ／１０Ｂ符号とスクランブルを用いて２ｃｈの１０．６９２Ｇｂｐｓで伝送する例）
６．第６の実施の形態（シネスコ（縦横比が１：２．４） ４ｋ×２ｋ／４：４：４（ＲＧＢ）／７２Ｐ／１６ビット信号を８Ｂ／１０Ｂ符号とスクランブルを用いて３ｃｈの１０．６９２Ｇｂｐｓで伝送する例）
【００１８】
＜１．第１の実施の形態＞
［４ｋ×２ｋ／２３．９８Ｐ−３０Ｐ／４：４：４（ＲＧＢ）／１６ビット信号を８Ｂ／１０Ｂ符号を用いて３ｃｈの５．９４Ｇｂｐｓで伝送する例］
【００１９】
以下、本発明の第１の実施形態について、図１〜図６を参照して説明する。
ここでは、４ｋ×２ｋ／２３．９８Ｐ−３０Ｐ／４：４：４（ＲＧＢ）／１６ビット信号を８Ｂ／１０Ｂ符号を用いて３ｃｈの５．９４Ｇｂｐｓで伝送する例について説明する。４０９６×２１６０／２３．９８Ｐ，２４Ｐ，２５Ｐ，２９．９７Ｐ，３０Ｐ／４：４：４，４：２：２／１０ビット，１２ビットの画素サンプルを間引く方式については以下の略記を用いる場合がある。すなわち、２３．９８Ｐ，２４Ｐ，２５Ｐ，２９．９７Ｐ，３０Ｐを、「２３．９８Ｐ−３０Ｐ」と略記する。また、５．９４Ｇを、「６Ｇ」と略記する。また、例えば、「４ｋ×２ｋ／４７．９５Ｐ−６０Ｐ／４：４：４（ＲＧＢ）／１６ビット信号」と表記した場合、以下の意味とする。すなわち、ＲＧＢフル画素構造の撮像素子が４０９６×２１６０個のＲ，Ｇ，Ｂ画素で構成され、画像信号のフレームレートが４７．９５Ｐ−６０Ｐであって、画素が出力する画像信号の量子化ビットが１６ビットという意味である。
【００２０】
図１は、本実施の形態を適用したテレビジョン放送局用の信号伝送システム１０の全体構成を示す図である。この信号伝送システム１０は、複数台の放送用のカメラ１とＣＣＵ２とで構成されており、各カメラ１が光ファイバーケーブル３でＣＣＵ２に接続されている。カメラ１は、シリアル・デジタル信号を送信する信号送信方法を適用した信号送信装置として用いられ、ＣＣＵ２は、シリアル・デジタル信号を受信する信号受信方法を適用した信号受信装置として用いられる。そして、カメラ１とＣＣＵ２を組み合わせた信号伝送システム１０は、シリアル・デジタル信号を送受信する信号伝送システムとして用いられる。
【００２１】
カメラ１は、同一構成のものである。そして、カメラ１は、４ｋ×２ｋ信号として、デジタルシネマ用の４０９６×２１６０／２３．９８Ｐ−３０Ｐ／４：４：４／１６ビット信号を生成し、ＣＣＵ２に送信する信号送信装置として機能するカメラである。以下、４ｋサンプル×２ｋラインの超高解像度信号を、「４ｋ×２ｋ信号」と呼ぶ。
【００２２】
ＣＣＵ２は、各カメラ１を制御したり、各カメラ１から画像信号を受信したり、各カメラ１のモニタに他のカメラ１で撮影中の映像を表示させるための画像信号（リターンビデオ）を送信するユニットである。ＣＣＵ２は、各カメラ１から画像信号を受信する信号受信装置として機能する。
【００２３】
図２は、ＲＧＢフル画素構造の４ｋ×２ｋ画素が出力する画像信号の例を示す。
本例の撮像素子（後述するイメージセンサ１１）は、１サンプルにＲ，Ｇ，Ｂ画素が配置され、１サンプルがそれぞれＲ，Ｇ，Ｂの画像信号を出力する画素配列であるＲＧＢフル画素構造としてあり、各画素が所定の読出しタイミングに応じて画像信号を出力する。ＲＧＢフル画素構造では、横方向の約４ｋサンプルの中にＲ，Ｇ，Ｂ画素がそれぞれ約４ｋ個存在する。
【００２４】
Ｒ，Ｇ，Ｂはそれぞれ有効ピクセル数が４０９６ピクセルであり、量子化ビット数は１６ビットである。有効サンプル数は４０９６ピクセル（サンプル）、有効ライン数はＨＤの２倍の２１６０ラインである。１Ｈ期間はＨＤの２倍の４４００ピクセル（３０Ｐ時）であり、Ｈブランク領域は４４００ピクセル−４０９６ピクセル＝３０４ピクセルである。全ラインはＨＤの２倍の２２５０ラインであり、Ｖブランク数は、２２５０ライン−２１６０ライン＝９０ラインである。
【００２５】
４ｋ×２ｋ／４：４：４（ＲＧＢ）信号は、例えば撮像素子の左上からライン方向（水平方向）に１２ピクセル単位で読み出される。信号処理部１２（後述する図３参照）は、１２ピクセル単位で読み出された画像信号を、読み出しクロックおよび信号配線を６０Ｐ信号と揃える為に図５の様に折りたたんで６ピクセル単位のデータとして、１４８．５ＭＨｚクロックで出力する。
【００２６】
図３は、カメラ１の内部構成例を示す。
カメラ１は、ＲＧＢフル画素構造とされるイメージセンサ１１と、イメージセンサ１１から受け取った画像信号に適宜処理を施す信号処理部１２と、を備える。イメージセンサ１１には、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）センサ又はＣＣＤ（Charge Coupled Devices）イメージャ等が用いられる。イメージセンサ１１の４ｋ×２ｋ／４：４：４（ＲＧＢ）信号は、例えば、撮像素子の左上から１２ピクセル単位で読み出される。
【００２７】
信号処理部１２は、イメージセンサ１１から受け取った画像信号を一時的に保存するＲＡＭ１５と、ＲＡＭ１５から画像信号を読出す画像信号読出し部１３と、を備える。また、信号処理部１２は、イメージセンサ１１に対して画像信号の読出しクロックを供給する読出しクロック供給部１４と、を備える。
【００２８】
また、信号処理部１２は、画像信号読出し部１３の信号読み出しの処理と、読出した画像信号をＲＡＭ１８−１〜１８−１２に書き込む動作を制御する読出し／書込み制御部１６を備える。
【００２９】
また、信号処理部１２は、センサ信号を並べ替えて、タイミング基準信号ＳＡＶ、ＥＡＶを多重する信号多重部１７を備える。信号多重部１７は、８本の画像信号を出力するため、ＲＡＭ１８−１〜１８−１２と、ＳＡＶ／ＥＡＶ多重部１９−１〜１９−１２を備える。信号多重部１７は、１サンプルに配置されたＲ，Ｇ，Ｂ画素がそれぞれＲ，Ｇ，Ｂの画像信号を出力するＲＧＢフル画素構造のイメージセンサ１１から順に所定のサンプル数でライン方向に読出されて入力する画像信号にデータを多重する。このとき、信号多重部１７は、入力する画像信号のうち、同一のサンプルに配置されたＢ，Ｒ画素から読出された画像信号を交互にＨＤ−ＳＤＩにおけるＣｃｈ相当のアクティブ領域に、ＳＡＶ又はＥＡＶに類似の開始符号と共に多重してＢ／Ｒｃｈを生成する。合わせて、ライン方向に隣り合うサンプルのＧ画素から読出された画像信号を順にＨＤ−ＳＤＩにおけるＹｃｈ相当のアクティブ領域に開始符号と共に多重してＧｃｈを生成する。
【００３０】
読出し／書込み制御部１６の制御によって、ＲＡＭ１５から読出された画像信号は、ＲＡＭ１８−１〜１８−１２にそれぞれ書き込まれる。このＲＡＭ１８−１〜１８−１２は、画像信号を８画素毎に読出す処理に対応して設けられており、１画素ずつＲＡＭ１８−１〜１８−１２に書き込まれる。そして、ＳＡＶ／ＥＡＶ多重部１９−１〜１９−１２は、ＲＡＭ１８−１〜１８−１２から読出した画像信号を並び替えて、ＳＡＶ／ＥＡＶに多重した上で、１ピクセルを１６ビットの画像信号として出力する。
【００３１】
また、読出し／書込み制御部１６は、ＲＡＭ１８−１〜１８−１２に書込みクロックを供給するだけでなく、ＳＡＶ／ＥＡＶパルスと、１４８．５ＭＨｚのクロックを出力する。これらのパルスとクロックは、後続する不図示の処理部で用いられる。
【００３２】
図４は、ＳＡＶ／ＥＡＶ多重部１９−１〜１９−１２の内部構成例を示す。
ＳＡＶ／ＥＡＶ多重部１９−１〜１９−１２は、ＳＡＶ／ＥＡＶ，ＬＮ，ＣＲＣＣを計算するライン計算部２２と、ＳＡＶ／ＥＡＶのタイミングパルスを発生するＳＡＶ／ＥＡＶタイミングパルス発生部２３を備える。
【００３３】
ＲＡＭ１８−１〜１８−１２には、イメージセンサ１１から入力した画像信号が保存される。この状態のまま画像信号を送信しても、信号受信装置は画像信号の区切り位置を認識できない。このため、ライン計算部２２は、ＳＡＶ／ＥＡＶ／ＬＮ，ＣＲＣＣの位置を計算する。
【００３４】
ＳＡＶ／ＥＡＶタイミングパルス発生部２３は、読出し／書込み制御部１６よりイメージセンサ１１から画像信号を読出すタイミングを制御する読出しクロックと、有効映像期間のタイミング情報を受信する。このタイミング情報は、画像信号に映像データが重畳される有効映像期間の情報である。そして、ＳＡＶ／ＥＡＶタイミングパルス発生部２３は、ＳＡＶ／ＥＡＶタイミングパルス発生部２３は、ＨＤ−ＳＤＩのＢ／Ｒｃｈ又はＧｃｈにおけるアクティブ領域に画像信号を多重するタイミングパルスを発生する。
【００３５】
また、ＳＡＶ／ＥＡＶ多重部１９−１〜１９−１２は、ＲＡＭ１８−１〜１８−１２又はライン計算部２２のいずれか一方に切替えを行って、ＲＡＭ２５にデータを書き込む制御を行う切替え制御部２４を備える。切替え制御部２４は、ＳＡＶ／ＥＡＶタイミングパルス発生部２３から受け取るタイミングパルスに基づいて、イメージセンサ１１から画像信号を読出すタイミングを切替える。そして、読出しタイミングを切替えながらＨＤ−ＳＤＩのＢ／Ｒｃｈ又はＧｃｈにおけるアクティブ領域に画像信号を多重したり、切り替えてＳＡＶ／ＥＡＶ／ＬＮ、ＣＲＣＣを多重したりする。
【００３６】
図５は、信号処理部１２から６Ｇ信号を処理できる６ＧマルチプレクサＦＰＧＡ２０に供給される信号処理の例を示す。以下、５．９４Ｇｂｐｓで伝送される画像信号を「６Ｇ信号」とも呼ぶ。
【００３７】
信号処理部１２は、各Ｒ，Ｇ，Ｂ画素から同時に読出したＲ信号、Ｇ信号、Ｂ信号を出力する。カメラ１は、６ＧマルチプレクサＦＰＧＡ２０を備えており、信号処理部１２から受け取ったＲ，Ｇ，Ｂ画像信号を１４８．５ＭＨｚクロック毎に所定の順番に並び替える。６ＧマルチプレクサＦＰＧＡ２０には、ＳＡＶ／ＥＡＶのタイミングで１クロックずつタイミングパルスが入力される。そして、ＳＡＶ／ＥＡＶは信号処理部１２であらかじめ多重されている。なお、図５において、６ＧマルチプレクサＦＰＧＡ２０と、信号処理部１２は別の機能ブロックとして表現しているが、実際には、図３における信号処理部１２の信号多重部１７が６ＧマルチプレクサＦＰＧＡ２０に構成される。
【００３８】
６ＧマルチプレクサＦＰＧＡ２０は、イメージセンサ１１から入力するＲ，Ｇ，Ｂ画像信号のフレームレートが２３．９８Ｐ，２４Ｐ，２５Ｐ，２９．９７Ｐ，３０Ｐである場合に以下の処理を行う。この場合、イメージセンサ１１が４０９６×２１６０個のＲ，Ｇ，Ｂ画素で構成され、各画素が出力する画像信号の量子化ビットが１６ビットであることが必要である。
【００３９】
６ＧマルチプレクサＦＰＧＡ２０（信号多重部１７）は、一度に読出されたサンプルのＢ，Ｒ画素における偶数番目、又は奇数番目のサンプル毎に画像信号をＣｃｈ相当のアクティブ領域に多重した２ｃｈのシリアル・デジタルデータを５．９４Ｇｂｐｓで出力する。合わせて、Ｇ画素における隣り合うサンプル毎に画像信号をＹｃｈ相当のアクティブ領域に多重した１ｃｈのシリアル・デジタルデータを５．９４Ｇｂｐｓで出力する。そして、８Ｂ／１０Ｂエンコーダ２１は、３ｃｈのシリアル・デジタルデータが入力すると、ＨＤ−ＳＤＩのＢ／Ｒｃｈ及びＧｃｈにおけるアクティブ領域並びに、ＳＡＶ，ＥＡＶ，ＬＮ，ＣＲＣＣを含めた補助データ領域を、８Ｂ／１０Ｂエンコーディングする。その後、８Ｂ／１０Ｂエンコーダ２１は、８Ｂ／１０Ｂエンコーディングによって変換したシリアル・デジタルデータを出力する。
【００４０】
このように、６ＧマルチプレクサＦＰＧＡ２０は、ライン方向に１２ピクセル単位で読み出された画像信号を、読み出しクロックおよび信号配線を６０Ｐ信号と揃える為に図５の様に折りたたむ。そして、６ＧマルチプレクサＦＰＧＡ２０は、６ピクセル単位に１４８．５ＭＨｚクロックで出力する。
【００４１】
ここで、６ＧマルチプレクサＦＰＧＡ２０が出力する６ピクセルをそれぞれ、以下のように考える。
例えば、「Ｂ１，Ｒ１，Ｂ３，Ｒ３，Ｂ５，Ｒ５」を、ＨＤのＣｃｈ相当と考える。
また、「Ｇ１，Ｇ２，Ｇ３，Ｇ４，Ｇ５，Ｇ６」を、ＨＤのＹｃｈ相当と考える。
また、「Ｂ２，Ｒ２，Ｂ４，Ｒ４，Ｂ６，Ｒ６」を、ＨＤのＣｃｈ相当と考える。
【００４２】
この順番で画像信号を多重し、８Ｂ／１０Ｂ変換すると、それぞれのｃｈを５．９４Ｇｂｐｓで光または電気信号として伝送することができる。このように、出力する画像信号のデータ構造をＨＤのＹ／Ｃｃｈと合わせたことで、ＨＤの信号処理に慣れたエンジニアにフォーマットが理解されやすくなる。また、データ変換における認識ミスを防ぐことが出来る。
【００４３】
ここで、各フレームレートにおける伝送レートを計算する。
［２４Ｐ−３０Ｐでの伝送レート計算］
（１）4400ピクセル×2250ライン×30P×16ビット×10/8=5.94Gbps
（２）5280ピクセル×2250ライン×25P×16ビット×10/8=5.94Gbps
（３）5500ピクセル×2250ライン×24P×16ビット×10/8=5.94Gbps
【００４４】
なお、追加有効エリアを含めた有効エリアの識別のためにＨＤのＳＡＶ／ＥＡＶと同じくＴＲＳ（Timing Reference Signal）信号を多重した上で、次図６に示すデータ構造とする。
【００４５】
図６は、５．９４Ｇｂｐｓで画像信号を伝送する際のデータ構造の例を示す。
ここでは、フレームレートが３０ＰにおけるＨＤ−ＳＤＩのＣｃｈに相当する６ＧｂｐｓのＬｉｎｋＡのデータ構造と、ＨＤ−ＳＤＩのＹｃｈに相当する６ＧｂｐｓのＬｉｎｋＢのデータ構造の例を示す。
【００４６】
図６Ａは、５．９４ＧｂｐｓのリンクＡにおけるデータ構造の例を示す。
図６Ｂは、５．９４ＧｂｐｓのリンクＢにおけるデータ構造の例を示す。
図６Ｃは、５．９４ＧｂｐｓのリンクＣにおけるデータ構造の例を示す。
【００４７】
リンクＡ，Ｂ，Ｃにおけるデータ構造において、信号多重部１７は、ＨＤ−ＳＤＩのＳＡＶが挿入される領域（１６ビット）に、８Ｂ／１０Ｂ変換する前の＋ｋ２８．５，−ｋ２８．５，Ｄ０．０，Ｄ０．０，Ｄ０．０，Ｄ０．０，上位１０ビットにＸＹＺを挿入する。下位６ビットは、例えば全て０とする。ＸＹＺは、ＳＡＶの開始符号として用いられ、ＳＭＰＴＥ２７４Ｍ−２００８のＴａｂｌｅ６やＳＭＰＴＥ２９２−２００８のＦｉｇｕｒｅ２やＡｎｎｅｘＥで定義される。
【００４８】
また、リンクＡ，Ｂ，Ｃにおけるデータ構造において、信号多重部１７は、ＨＤ−ＳＤＩのＥＡＶが挿入される領域（１６ビット）に、＋ｋ２８．３，−ｋ２８．３，（ＳＡＶに多重するＫ２８．５とは異なる８Ｂ／１０Ｂ符合の特殊符号であれば何でも良い。）Ｄ０．０，Ｄ０．０，Ｄ０．０，Ｄ０．０を挿入する。また、ＥＡＶが挿入される領域に、上位１０ビットにＸＹＺ，上位１０ビットにＬＮ０，上位１０ビットにＬＮ１（Ｌ１１を追加して２２５０ライン対応を可能にする），上位１０ビットにＣＲＣ０，上位１０ビットにＣＲＣ１を挿入する。下位６ビットは、例えば全て０とする。
【００４９】
ここで、以下の点に注意が必要である。
（１）全てのデータを８Ｂ／１０Ｂ変換するので、バイトバウンダリを検出するためには２バイトのＫ２８．５を設ければ十分である。
（２）８Ｂ／１０Ｂ変換のみ行うので、使わないビットはリザーブ（＝０〜としておいて問題ない。
（３）ＳＭＰＴＥ ２９２に規定されるＬＮにＬＮ１１を追加して２２５０ラインを定義する。
【００５０】
なお、ＸＹＺはＨＤ−ＳＤＩ（ＳＭＰＴＥ２７４Ｍ）で規定されるが、ＦＶＨ−ビットの０／１規定はＲＧＢフル画素構造の４ｋ×２ｋ信号の有効エリアを基準に規定する。例えば、有効ラインが２２０４ラインの範囲ではＶ＝０、その外側のＶブランクエリアではＶ＝１とする。
【００５１】
ここで、ＳＡＶ／ＥＡＶを除いたリンクＡ，Ｂ，ＣのＨブランクにおけるデータ量を計算する。
（１）３０Ｐ：(4400-4096-12(SAV/EAV))×16×10/8=5840ビット
（２）２５Ｐ：(5280-4096-12(SAV/EAV))×16×10/8=23440ビット
（３）２４Ｐ：(5500-4096-12(SAV/EAV))×16×10/8=27840ビット
【００５２】
以上説明した第１の実施の形態に係るカメラ１によれば、撮像素子から読出した４ｋ×２ｋ／２３．９８Ｐ−３０Ｐ／４：４：４（ＲＧＢ）／１６ビット画像信号を、８Ｂ／１０Ｂ符号を用いて３ｃｈの５．９４Ｇｂｐｓで伝送できる。６ＧマルチプレクサＦＰＧＡ２０は、図６に示すデータ構造で規定されるＳＡＶ／ＥＡＶのタイミングで、図５に示すようにＳＡＶ／ＥＡＶを識別するためのパルスを受信する。このため、６ＧマルチプレクサＦＰＧＡ２０は、ＳＡＶ、ＥＡＶに多重されたＸＹＺを用いて、ＳＡＶ／ＥＡＶの開始タイミングを識別できる。従って、ＨＤに規定されるようなＳＡＶ／ＥＡＶを識別するための禁止コードを映像データに設ける必要がない。ここで、１０ビット時の０００ｈ−００３ｈ，３ＦＣｈ−３ＦＦｈ，１２ビット時の０００ｈ−００Ｆｈ，ＦＦ０ｈ−ＦＦＦｈは、ＴＲＳやＡＮＣヘッダー用に使用されるため、映像データに使うことは禁止されており、これらの領域を「禁止コード」と呼ぶ。
【００５３】
また、１６ビット画像信号としてａｌｌ“０”からａｌｌ“１”までのデータを使用することが出来る。このため、ＨＤ（ＳＭＰＴＥ２７４Ｍ）に規定される、ワード同期用に割り当てられ、映像データとしては使用が禁止されている、禁止コード（１０ビットの時には、０００ｈ〜００３ｈと３ＦＣｈ〜３ＦＦｈ、１２ビットの時には０００ｈ〜０００ＦｈとＦＦ０ｈ〜ＦＦＦｈ）が無く、映像表現において１６ビットのような量子化ビット数が大きいときには極めて有効である。
【００５４】
また、ＡＮＣ／オーディオ信号を多重する必要がある場合には、１６ビットの上位１０ビットにＨＤ−ＳＤＩ用のＡＮＣ／オーディオ規格であるＳＭＰＴＥ２９１やＳＭＰＴＥ２９９に準拠してデータを多重すればよい。このとき、信号多重部１７は、画像信号にＡＮＣ／オーディオデータが含まれる場合に、ＨＤ−ＳＤＩの水平補助データスペースに、ＡＮＣ／オーディオデータを多重する。
【００５５】
＜第２の実施の形態：４ｋ×２ｋ／４７．９５Ｐ−６０Ｐ／４：４：４（ＲＧＢ）／１６ビット信号を８Ｂ／１０Ｂ符号を用いて６ｃｈの５．９４Ｇｂｐｓで伝送＞
【００５６】
次に、本発明の第２の実施の形態に係るカメラ１の動作例について、図７〜図９を参照して説明する。
ここでは、４ｋ×２ｋ／４７．９５Ｐ−６０Ｐ／４：４：４（ＲＧＢ）／１６ビット信号を８Ｂ／１０Ｂ符号を用いて６ｃｈの５．９４Ｇｂｐｓで伝送する方式について説明する。
【００５７】
図７は、信号処理部１２から受け取った６ＧのＲ，Ｂ，Ｇ画像信号に所定の処理を加えて出力する６ＧマルチプレクサＦＰＧＡ２０における信号の多重の例を示す。
【００５８】
信号処理部１２は、Ｒ，Ｇ，Ｂ画素毎に画像信号を出力する。６ＧマルチプレクサＦＰＧＡ２０は、信号処理部１２から受け取った画像信号を１４８．５ＭＨｚクロック毎に並び替える。６ＧマルチプレクサＦＰＧＡ２０には、ＳＡＶ／ＥＡＶのタイミングで１クロックずつタイミングパルスが入力される。
【００５９】
６ＧマルチプレクサＦＰＧＡ２０は、イメージセンサ１１から入力する画像信号のフレームレートが４７．９５Ｐ−６０Ｐである場合に以下の処理を行う。この場合、イメージセンサ１１が４０９６×２１６０個の画素で構成され、画素が出力する画像信号の量子化ビットが１６ビットであることが必要である。
【００６０】
６ＧマルチプレクサＦＰＧＡ２０は、一度に読出されたサンプルのＢ，Ｒ画素における偶数番目、又は奇数番目のサンプル毎に画像信号をＣｃｈ相当のアクティブ領域に多重した４ｃｈのシリアル・デジタルデータを５．９４Ｇｂｐｓで出力する。合わせて、６ＧマルチプレクサＦＰＧＡ２０は、Ｇ画素のライン方向に１つおきに隣り合うサンプル毎に画像信号をＹｃｈ相当のアクティブ領域に多重した２ｃｈのシリアル・デジタルデータを５．９４Ｇｂｐｓで出力する。
【００６１】
このように、６ＧマルチプレクサＦＰＧＡ２０は、１２ピクセル単位で読み出された画像信号を、読み出しクロックおよび信号配線を６０Ｐ信号と揃える為に図５の様に折りたたむ。そして、６ＧマルチプレクサＦＰＧＡ２０は、６ピクセル単位に１４８．５ＭＨｚクロックで出力する。
【００６２】
４ｋ×２ｋ信号は、例えばＲＧＢフル画素構造の撮像素子の左上から１２ピクセル単位の１４８．５ＭＨｚクロックで読み出される。
ここで、６ＧマルチプレクサＦＰＧＡ２０が出力する１２ピクセルをそれぞれ、以下のように考える。
（１）「B1,R1,B5,R5,B9,R9」を、ＨＤのＣｃｈ相当と考える。
（２）「G1,G3,G5,G7,G9,G11」を、ＨＤのＹｃｈ相当と考える。
（３）「B2,R2,B6,R6,B10,R10」を、ＨＤのＣｃｈ相当と考える。
（４）「G2,G4,G6,G8,G10,G12」を、ＨＤのＹｃｈ証当と考える。
（５）「B3,R3,B7,R7,B11,R11」を、ＨＤのＣｃｈ相当と考える。
（６）「B4,R4,B8,R8,B12,R12」を、ＨＤのＹｃｈ相当と考える。
【００６３】
この順番で多重し、８Ｂ／１０Ｂ変換すると、それぞれのｃｈを５．９４Ｇｂｐｓで光信号または電気信号として伝送出来る。データ構造を、ＨＤのＹ／Ｃｃｈと合わせたことで、ＨＤ信号処理に慣れたエンジニアに理解されやすいと同時にミスを防ぐことが出来る。また、上位４ピクセルに関しては図３と同じ配線、クロック周波数で信号入出力できるので３０Ｐ信号と６０Ｐ信号の切り替え時に、クロック周波数の切り替えも必要なく、ハードウェア（回路規模）が少なくて済む。
【００６４】
［４７．９５Ｐ−６０Ｐでの伝送レート計算］
（１）4400ピクセル÷2×2250ライン×60P×16ビット×10/8=5.94Gbps
（２）5280ピクセル÷2×2250ライン×50P×16ビット×10/8=5.94Gbps
（３）5500ピクセル÷2×2250ライン×48P×16ビット×10/8=5.94Gbps
【００６５】
なお、追加有効エリアを含めた有効エリアの識別のためにＨＤのＳＡＶ／ＥＡＶと同じくＴＲＳ（Timing Reference Signal）信号を多重した上で、図６に示した様なデータ構造とする。
【００６６】
そして、本例のリンクＡ，Ｂにおけるデータ構造では、ＨＤ−ＳＤＩのＳＡＶ／ＥＡＶの代わりに、ＳＡＶ（１６ビット）に８Ｂ／１０Ｂ変換前の＋ｋ２８．５，−ｋ２８．５，Ｄ０．０，Ｄ０．０，Ｄ０．０，Ｄ０．０，上位１０ビットにＸＹＺを入れる。
【００６７】
また、リンクＡ，Ｂにおけるデータ構造では、ＥＡＶ（１６ビット）に８Ｂ／１０Ｂ変換前の＋ｋ２８．３，−ｋ２８．３，Ｄ０．０，Ｄ０．０，Ｄ０．０，Ｄ０．０を挿入する。また、上位１０ビットにＸＹＺ，上位１０ビットにＬＮ０，上位１０ビットにＬＮ１（Ｌ１１を追加して２２５０ライン対応を可能にする），上位１０ビットにＣＲＣ０，上位１０ビットにＣＲＣ１を挿入する。
【００６８】
ここで、以下の点に注意が必要である。
（１）全てのデータを８Ｂ／１０Ｂ変換するので、バイトバウンダリを検出するためには２バイトのＫ２８．５を設ければ十分である。
（２）８Ｂ／１０Ｂ変換のみ行うので、使わないビットはリザーブ（＝０〜としておいて問題ない。
（３）ＳＭＰＴＥ２９２に規定されるＬＮにＬＮ１１を追加して２２５０ラインを定義する。
【００６９】
ＸＹＺはＨＤ−ＳＤＩ（ＳＭＰＴＥ２７４）で規定されるが、ＦＶＨビットの０／１規定はＲＧＢフル画素構造の４ｋ×２ｋ信号の有効エリアを基準に規定する。例えば、有効ライン２１６０ラインの範囲ではＶ＝０、その外側のＶブランクエリアではＶ＝１とする。
【００７０】
［ＳＡＶ／ＥＡＶを除いた６Ｇ＿リンクＡ／Ｂ／Ｃ／ＤのＨブランクのデータ量の計算］
（１）６０Ｐ：(2200-2048-12(SAV/EAV))×16×10/8=2800ビット
（２）５０Ｐ：(2640-2048-12(SAV/EAV))×16×10/8=11600ビット
（３）４８Ｐ：(2750-2048-12(SAV/EAV))×16×10/8=13800ビット
【００７１】
図８と図９は、ＨＤ−ＳＤＩのＣｃｈ、Ｙｃｈ相当のデータ構造について示す。
図８Ａでは、ＨＤ−ＳＤＩのＣｃｈに相当する６ＧｂｐｓのＬｉｎｋＡのデータ構造のうち、１，５，９，…サンプルのみ表示する。
図８Ｂでは、ＨＤ−ＳＤＩのＹｃｈに相当する６ＧｂｐｓのＬｉｎｋＢのデータ構造のうち、奇数サンプルのみ表示する。
図８Ｃでは、ＨＤ−ＳＤＩのＣｃｈに相当する６ＧｂｐｓのＬｉｎｋＣのデータ構造のうち、２，６，１０，…サンプルのみ表示する。
図９Ａでは、ＨＤ−ＳＤＩのＹｃｈに相当する６ＧｂｐｓのＬｉｎｋＤのデータ構造のうち、偶数サンプルのみ表示する。
図９Ｂでは、ＨＤ−ＳＤＩのＣｃｈに相当する６ＧｂｐｓのＬｉｎｋＥのデータ構造のうち、３，７，１１，…サンプルのみ表示する。
図９Ｃでは、ＨＤ−ＳＤＩのＣｃｈに相当する６ＧｂｐｓのＬｉｎｋＦのデータ構造のうち、４，８，１２，…サンプルのみ表示する。
ここで、奇数サンプルとは、Ｇの奇数番目のサンプルを意味する。偶数サンプルとは、Ｇの偶数番目のサンプルを意味する。
【００７２】
以上説明した第２の実施の形態に係るカメラ１によれば、撮像素子から読出した４ｋ×２ｋ／４７．９５Ｐ−６０Ｐ／４：４：４（ＲＧＢ）／１６ビット画像信号を、８Ｂ／１０Ｂ符号を用いて６ｃｈの５．９４Ｇｂｐｓで伝送できる。６ＧマルチプレクサＦＰＧＡ２０は、図８に示すデータ構造で規定されるＳＡＶ／ＥＡＶのタイミングで、図７に示すようにＳＡＶ／ＥＡＶを識別するためのパルスを受信する。このため、６ＧマルチプレクサＦＰＧＡ２０は、図８と図９に示すＸＹＺを用いてＳＡＶ／ＥＡＶの開始タイミングを識別できる。従って、ＨＤに規定されるようなＳＡＶ／ＥＡＶ識別のための禁止コード（１０ビット時に０００ｈ−００３ｈ，３ＦＣｈ−３ＦＦｈ，１２ビット時に０００ｈ−００Ｆｈ，ＦＦ０ｈ−ＦＦＦｈ）を映像データに設ける必要がない。
【００７３】
また、１６ビットのａｌｌ“０”からａｌｌ“１”までのデータを活用することが出来る。このため、映像表現において１６ビットのような量子化ビット数が大きいときには極めて有効である。
【００７４】
また、ＡＮＣ／オーディオ信号を多重する必要がある場合には、１６ビットの上位１０ビットにＨＤ−ＳＤＩ用のＡＮＣ／オーディオ規格であるＳＭＰＴＥ２９１やＳＭＰＴＥ２９９に準拠してデータを多重する。
【００７５】
＜第３の実施の形態：４ｋ×２ｋ／２３．９８Ｐ−３０Ｐ／４：４：４（ＲＧＢ）／１６ビット信号を８Ｂ／１０Ｂ符号とスクランブルを用いて２ｃｈの１０．６９２Ｇｂｐｓで伝送＞
【００７６】
次に、本発明の第３の実施の形態に係るカメラ１の動作例について、図１０と図１１を参照して説明する。
ここでは、４ｋ×２ｋ／２３．９８Ｐ−３０Ｐ／４：４：４（ＲＧＢ）／１６ビット信号を８Ｂ／１０Ｂ符号とスクランブルを用いて２ｃｈの１０．６９２Ｇｂｐｓで伝送する方式について説明する。
【００７７】
図１０は、信号処理部３０の内部構成例を示す。
信号処理部３０は、図３に示した信号処理部１２から４ｋ×２ｋ信号又は、これを３ｃｈの５．９４Ｇｂｐｓに多重した信号を受信する。そして、信号処理部３０は、信号多重部１７より入力したＢ／Ｒ 奇数ｃｈにおけるＨＤ−ＳＤＩ相当のデータ構造にした信号から多重されたＴＲＳを検出するＴＲＳ検出部３１−１を備える。また、信号多重部１７より入力したＧｃｈにおけるＨＤ−ＳＤＩ相当のデータ構造にした信号から多重されたＴＲＳを検出するＴＲＳ検出部３１−２を備える。また、Ｂ／Ｒ 偶数ｃｈにおけるＨＤ−ＳＤＩ相当のデータ構造にした信号から多重されたＴＲＳを検出するＴＲＳ検出部３１−３を備える。
【００７８】
また、信号処理部３０は、ＴＲＳ検出部３１−１によってＴＲＳが検出されＢ／Ｒ 奇数ｃｈにおけるＨＤ−ＳＤＩ相当のデータ構造にした信号からアクティブ領域に８Ｂ／１０Ｂエンコーディングする８Ｂ／１０Ｂエンコーダ３２−１を備える。また、信号処理部３０は、８Ｂ／１０Ｂエンコーディングされたデータを記憶するＲＡＭ３４−１を備える。
【００７９】
また、信号処理部３０は、ＴＲＳ検出部３１−３によってＴＲＳが検出されＢ／Ｒ 偶数ｃｈにおけるＨＤ−ＳＤＩ相当のデータ構造にした信号からアクティブ領域に８Ｂ／１０Ｂエンコーディングする８Ｂ／１０Ｂエンコーダ３２−２を備える。また、信号処理部３０は、８Ｂ／１０Ｂエンコーディングされたデータを記憶するＲＡＭ３４−３を備える。
【００８０】
また、信号処理部３０は、ＴＲＳ検出部３１−２によってＴＲＳが検出されたＧｃｈにおけるＨＤ−ＳＤＩ相当のデータ構造にした信号からアクティブ領域にフレーム同期型スクランブルを掛けるスクランブラ３３−１を備える。また、信号処理部３０は、スクランブルされたデータを保存するＲＡＭ３４−２を備える。
【００８１】
また、信号処理部３０は、任意の信号（例えば、ａｌｌ“０”）からアクティブ領域にフレーム同期型スクランブルを掛けるスクランブラ３３−２と、スクランブルされたデータを保存するＲＡＭ３４−４を備える。
【００８２】
また、信号処理部３０は、ＲＡＭ３４−１，３４−２から読出したデータを所定のデータ構造で保存するＲＡＭ３５−１を備える。ＲＡＭ３４−１、３４−２、３５−１へのデータの書込みと読み出しは書込み制御部３７−１の制御によって行われる。また、信号処理部３０は、ＲＡＭ３５−１から読出したデータをパラレルデータからデジタルデータに変換するパラレル・シリアル変換部３６−１を備える。パラレル・シリアル変換部３６−１は、８Ｂ／１０Ｂエンコーダ３２−１及びスクランブラ３３−１からパラレル入力するパラレル・デジタルデータを、シリアル・デジタルデータに変換して１０．６９２Ｇｂｐｓの伝送ストリームで出力する。
【００８３】
また、信号処理部３０は、ＲＡＭ３４−３，３４−４から読出したデータを所定のデータ構造で保存するＲＡＭ３５−２を備える。ＲＡＭ３４−３、３４−４、３５−２へのデータの書込みと読み出しは書込み制御部３７−２の制御によって行われる。また、信号処理部３０は、ＲＡＭ３５−２から読出したデータをパラレルデータからデジタルデータに変換するパラレル・シリアル変換部３６−２を備える。パラレル・シリアル変換部３６−２は、８Ｂ／１０Ｂエンコーダ３２−２及びスクランブラ３３−２からパラレル入力するパラレル・デジタルデータを、シリアル・デジタルデータに変換して１０．６９２Ｇｂｐｓの伝送ストリームで出力する。
【００８４】
次に、信号処理部３０の動作例を説明する。
信号処理部３０は、イメージセンサ１１から入力する画像信号のフレームレートが２３．９８Ｐ，２４Ｐ，２５Ｐ，２９．９７Ｐ，３０Ｐである場合に以下の処理を行う。この場合、イメージセンサ１１が４０９６×２１６０個の画素で構成され、画素が出力する画像信号の量子化ビットが１６ビットであることが必要である。
【００８５】
ＴＲＳ検出部３１−１が、ＲＧＢフル画素構造の４ｋ×２ｋ信号あるいは、これを２ｃｈの５．９４Ｇｂｐｓに多重した信号を６ＧマルチプレクサＦＰＧＡ２０から受信すると、ＴＲＳ信号より、ＳＡＶ，ＥＡＶを検出し、８Ｂ/１０Ｂでコードする。８Ｂ／１０Ｂエンコーダ３２−１は、Ｂ／Ｒ 奇数ｃｈについてＳＡＶの先頭から８Ｂ／１０Ｂ変換を行う。このとき、８Ｂ／１０Ｂエンコーダ３２−１は、各ピクセルの画像信号を２０ビットのデータ長に変換して、ＲＡＭ３４−１に保存する。
【００８６】
同様に、ＴＲＳ検出部３１−３が、ＲＧＢフル画素構造の４ｋ×２ｋ信号あるいは、これを２ｃｈの５．９４Ｇｂｐｓに多重した信号を６ＧマルチプレクサＦＰＧＡ２０から受信すると、ＴＲＳ信号より、ＳＡＶ，ＥＡＶを検出し、８Ｂ/１０Ｂでコードする。８Ｂ／１０Ｂエンコーダ３２−２は、Ｂ／Ｒ 偶数ｃｈについてＳＡＶの先頭から８Ｂ／１０Ｂ変換を行う。このとき、８Ｂ／１０Ｂエンコーダ３２−２は、各ピクセルの画像信号を２０ビットのデータ長に変換して、ＲＡＭ３４−３に保存する。
【００８７】
一方、ＴＲＳ検出部３１−２がＧｃｈとした画像信号を受信すると、ＴＲＳ信号より、ＳＡＶ，ＥＡＶを検出し、８Ｂ/１０Ｂでコードし、スクランブラ３３−１は、この画像信号にフレーム同期型スクランブルを掛ける。フレーム同期型スクランブルは、例えば、ＳＡＶの次のアクティブ映像期間から、１フレームの期間あるいは１ラインの期間スクランブラの初期値をａｌｌ“０”などの予め決められた値にセットしてスクランブルする処理である。そして、スクランブラ３３−１は、各ピクセルの画像信号を１６ビットのデータ長にスクランブルして、ＲＡＭ３４−２に保存する。
【００８８】
また、スクランブラ３３−２は、ａｌｌ“０”とした基準信号にフレーム同期型スクランブルを掛け、各ピクセルの画像信号を１６ビットのデータ長にスクランブルして、ＲＡＭ３４−３に保存する。
【００８９】
ここで、フレーム同期型スクランブルは、フレームやラインの先頭など、あるタイミングで擬似ランダムパターンの生成多項式のレジスタ初期値をａｌｌ“０”などの所定の値にセットし、Ｍｏｄｕｌｏの２の演算で入力データに足す処理である。画像信号を受信する信号受信装置では、同じ生成多項式のレジスタを信号送信装置と同じ値にセットしておく。そして、信号送信装置と同じタイミングで入力データにＭｏｄｕｌｏ２の演算を行うと、元のデータを再生することができる。
【００９０】
次に、書込み制御部３７−１は、ＨＤ−ＳＤＩと同様に、Ｂ／Ｒ 奇数ｃｈ，Ｇｃｈ，Ｂ／Ｒ 奇数ｃｈ，Ｇｃｈ，Ｂ／Ｒ 奇数ｃｈ，Ｇｃｈ…の順番で多重してＲＡＭ３５−１に保存する。その後、パラレル・シリアル変換部３６−１は、図１１Ａに示すデータ構造とした１ｃｈのシリアル・デジタルデータを１０．６９２Ｇｂｐｓで出力する。
【００９１】
同様に、書込み制御部３７−２は、Ｂ／Ｒ 偶数ｃｈ，Ｇｃｈ，Ｂ／Ｒ 偶数ｃｈ，Ｇｃｈ，Ｂ／Ｒ 偶数ｃｈ，Ｇｃｈ…の順番で多重してＲＡＭ３５−２に保存する。その後、パラレル・シリアル変換部３６−２は、図１１Ｂに示すデータ構造とした１ｃｈのシリアル・デジタルデータを１０．６９２Ｇｂｐｓで出力する。
【００９２】
本例では、図２と図５に示す４ｋ×２ｋ／４：４：４（ＲＧＢ）信号あるいは、これを５．９４Ｇｂｐｓ２ｃｈに多重した信号を受信して、ＴＲＳ検出後８Ｂ/１０Ｂデコードし、Ｂ／Ｒ 奇数ｃｈをＳＡＶの先頭から８Ｂ／１０Ｂ変換して各ピクセルを２０ビットに変換する。一方、Ｇｃｈについては、ＴＲＳ検出後８Ｂ/１０Ｂデコードし、例えばＳＡＶの次のアクティブ映像期間から、１フレームの期間あるいは１ラインの期間スクランブラの初期値をａｌｌ“０”などの予め決められた値にセットしてフレーム同期型スクランブルを掛けて１６ビット信号を出力する。これをＨＤ−ＳＤＩと同様に、Ｂ／Ｒ 奇数ｃｈ，Ｇｃｈ，Ｂ／Ｒ 奇数ｃｈ，Ｇｃｈ，Ｂ／Ｒ 奇数ｃｈ，Ｇｃｈ…の順番で多重して１０．６９２Ｇｂｐｓ信号として出力する。
【００９３】
Ｂ／Ｒ 偶数ｃｈに関しては、Ｂ／Ｒ 偶数ｃｈのＳＡＶの先頭から８Ｂ／１０Ｂ変換して各ピクセルを２０ビットに変換する。例えば、ＳＡＶの次のアクティブ映像期間から、１フレームの期間あるいは１ラインの期間スクランブラの初期値をａｌｌ“０”などの予め決められた値にセットして得られた信号を１６ビット単位でを出力して多重する。これにより、Ｂ／Ｒ 偶数ｃｈ，Ｓｃｒ，Ｂ／Ｒ 偶数ｃｈ，Ｓｃｒ，Ｂ／Ｒ 偶数ｃｈ，Ｓｃｒの信号を得る。
【００９４】
図１１は、シングルリンクに全サンプルを多重した場合のデータ構造について示す。
ここでは、フレームレートが３０Ｐの場合における、シングルリンクに全サンプルを多重した１０．６９２Ｇｂｐｓのデータ構造の例を示す。
【００９５】
（１）Ｂ／Ｒｃｈの場合：
4400ピクセル×2250ライン×30P×16ビット×10/8=5.94Gbps
（２）Ｇｃｈの場合：
4400ピクセル×2250ライン×30P×16ビット=4.752Gbps
（３）5.94Gbps+4.752Gbps=10.692Gbps
同様に、２４Ｐ，２５Ｐの場合も計算することができる。
【００９６】
［ＳＡＶ／ＥＡＶを除いたＨブランクのデータ量の計算］
次に、Ｈブランクのデータ量を計算する。
（１）３０Ｐ：(4400-4096-12(SAV/EAV))×2×16×36/32=10512ビット
（２）２５Ｐ：(5280-4096-12(SAV/EAV))×2×16×36/32=42192ビット
（３）２４Ｐ：(5500-4096-12(SAV/EAV))×2×16×36/32=50112ビット
【００９７】
ＡＮＣ／オーディオ信号を多重する必要がある場合には、１６ビットの上位１０ビットにＨＤ−ＳＤＩ用のＡＮＣ／オーディオ規格であるＳＭＰＴＥ２９１やＳＭＰＴＥ２９９に準拠してデータを多重する。ここで、オーディオデータはＢ／Ｒｃｈに多重し、オーディオコントロールパケットはＧｃｈに多重する。４８ｋＨｚオーディオのオーディデータが１６ｃｈである場合、３１サンプル×４＝１２４サンプルである。ここで、フレームレートが３０Ｐの場合に、４４００−４１６０＝２４０サンプルである。そして、ＳＡＶ／ＥＡＶ／ＬＮ／ＣＲＣＣを全て合わせると１２サンプルであるため、残りの領域は、２４０−１２＝２２８サンプルである。このため、１６ｃｈのオーディオデータに必要な１２４サンプルのデータ量を、２２８サンプルの領域に格納できる。つまり、この２２８サンプルの領域に、ＨＤ−ＳＤＩにオーディオデータを多重することが可能であると言える。
【００９８】
ただし、３０Ｐの場合、Ｈブランクのデータ量が最も少ないため、ＡＮＣ／オーディオデータを多重するためのスペースを確保することが最も難しい。ここで、３０Ｐの場合、４８ｋＨｚ÷３０フレーム÷２２５０ライン＝０．７１１１サンプルラインという結果が得られる。この結果は、１ラインに０．７１１１サンプル多重することが可能であることを示す。例えば、オーディオのサンプル（音声を取り込むこと）が一ラインの期間につき０．７１１１…と考えると、１／０．７１１１と求められる。これは、大まかには、３ラインに２回オーディオサンプルがあることを意味する。このため、問題なくＡＮＣ／オーディオデータを多重出来ることが示される。
【００９９】
以上説明した第３の実施の形態に係る信号処理部３０によれば、撮像素子から読出した４ｋ×２ｋ／２３．９８Ｐ−３０Ｐ／４：４：４（ＲＧＢ）／１６ビット画像信号を８Ｂ／１０Ｂ符号とスクランブラを用いて２ｃｈの１０．６９２Ｇｂｐｓで伝送できる。ここで、ＴＲＳ検出部３１−１，３１−２は、図１１に示すデータ構造で規定されるＳＡＶ／ＥＡＶのタイミングで、ＳＡＶ／ＥＡＶを識別し、ＳＡＶ／ＥＡＶの開始タイミングを識別できる。
【０１００】
また、１６ビット画像信号としてａｌｌ“０”からａｌｌ“１”までのデータを使用することが出来るので、映像表現において１６ビットのような量子化ビット数が大きいときには極めて有効である。
【０１０１】
また、ＡＮＣ／オーディオ信号を多重する必要がある場合には、１６ビットの上位１０ビットにＨＤ−ＳＤＩ用のＡＮＣ／オーディオ規格であるＳＭＰＴＥ２９１やＳＭＰＴＥ２９９に準拠してデータを多重すればよい。
【０１０２】
＜第４の実施の形態：４ｋ×２ｋ／４７．９５Ｐ−６０Ｐ／４：４：４（ＲＧＢ）／１６ビット信号を８Ｂ／１０Ｂ符号とスクランブルを用いて３ｃｈの１０．６９２Ｇｂｐｓで伝送＞
【０１０３】
次に、本発明の第４の実施の形態に係るカメラ１の動作例について、図１２と図１３を参照して説明する。
ここでは、４ｋ×２ｋ／４７．９５Ｐ−６０Ｐ／４：４：４（ＲＧＢ）／１６ビット信号を８Ｂ／１０Ｂ符号とスクランブルを用いて３ｃｈの１０．６９２Ｇｂｐｓで伝送する方式について説明する。
【０１０４】
図１２は、信号処理部４０の内部構成例を示す。
【０１０５】
信号処理部４０は、イメージセンサ１１から入力する画像信号のフレームレートが４７．９５Ｐ，４８Ｐ，５０Ｐ，５９．９４Ｐ，６０Ｐである場合に以下の処理を行う。この場合、イメージセンサ１１が４０９６×２１６０個の画素で構成され、画素が出力する画像信号の量子化ビットが１６ビットであることが必要である。
【０１０６】
信号処理部４０は、ｎを自然数とした場合に、信号多重部１７から入力する１＋４（ｎ−１）番目のサンプルに配置されたＢ，Ｒ画素から入力するＢ／Ｒｃｈに処理を施す第１の信号出力部４８−１を備える。第１の信号出力部４８−１は、Ｂ／ＲｃｈにおけるＨＤ−ＳＤＩのアクティブ領域に８Ｂ／１０Ｂエンコーディングを行う。合わせて、第１の信号出力部４８−１は、奇数番目のサンプルに配置されたＧ画素から入力するＧｃｈにおけるＨＤ−ＳＤＩのアクティブ領域にフレーム同期型スクランブルを掛ける。そして、パラレル・デジタルデータを、シリアル・デジタルデータに変換して１０．６９２Ｇｂｐｓの伝送フォーマットで出力する。
【０１０７】
また、信号多重部１７から入力する２＋４（ｎ−１）番目のサンプルに配置されたＢ，Ｒ画素から入力するＢ／Ｒｃｈに処理を施す第２の信号出力部４８−２を備える。第２の信号出力部４８−２は、Ｂ／ＲｃｈにおけるＨＤ−ＳＤＩのアクティブ領域に８Ｂ／１０Ｂエンコーディングを行う。合わせて、第２の信号出力部４８−２は、偶数番目のサンプルに配置されたＧ画素から入力するＧｃｈにおけるＨＤ−ＳＤＩのアクティブ領域にフレーム同期型スクランブルを掛ける。そして、パラレル・デジタルデータを、シリアル・デジタルデータに変換して１０．６９２Ｇｂｐｓの伝送フォーマットで出力する。
【０１０８】
また、信号多重部１７から入力する３＋４（ｎ−１）番目のサンプルに配置されたＢ，Ｒ画素から入力するＢ／Ｒｃｈに処理を施す第３の信号出力部４８−３を備える。第３の信号出力部４８−３は、Ｂ／ＲｃｈにおけるＨＤ−ＳＤＩのアクティブ領域に８Ｂ／１０Ｂエンコーディングを行う。合わせて、第３の信号出力部４８−３は、４＋４（ｎ−１）番目のサンプルに配置されたＢ，Ｒ画素から入力するＢ／ＲｃｈにおけるＨＤ−ＳＤＩのアクティブ領域にフレーム同期型スクランブルを掛ける。そして、パラレル・デジタルデータを、シリアル・デジタルデータに変換して１０．６９２Ｇｂｐｓの伝送フォーマットで出力する。
【０１０９】
第１の信号出力部４８−１は、信号多重部１７から入力する１，５，９，…サンプルの画素のＢ／ＲｃｈにおけるＨＤ−ＳＤＩから多重されたＴＲＳを検出するＴＲＳ検出部４１−１を備える。また、奇数サンプルの画素のＧｃｈにおけるＨＤ−ＳＤＩから多重されたＴＲＳを検出するＴＲＳ検出部４１−２を備える。
【０１１０】
また、第１の信号出力部４８−１は、ＴＲＳ検出部４１−１によってＴＲＳが検出されたＢ／ＲｃｈにおけるＨＤ−ＳＤＩのアクティブ領域に８Ｂ／１０Ｂエンコーディングを行う８Ｂ／１０Ｂエンコーダ４２−１を備える。また、８Ｂ／１０Ｂエンコーダ４２−１によって、８Ｂ／１０Ｂエンコーディングされたデータを記憶するＲＡＭ４４−１を備える。
【０１１１】
また、第１の信号出力部４８−１は、ＴＲＳ検出部４１−２によってＴＲＳが検出されたＧｃｈにおけるＨＤ−ＳＤＩのアクティブ領域にフレーム同期型スクランブルを掛けるスクランブラ４３−１を備える。また、第１の信号出力部４８−１は、スクランブラ４３−１によってスクランブルされたデータを保存するＲＡＭ４４−２を備える。
【０１１２】
また、第１の信号出力部４８−１は、ＲＡＭ４４−１，４４−２から読出したデータを所定のデータ構造で保存するＲＡＭ４５−１を備える。ＲＡＭ４４−１，４４−２，４５−１へのデータの書込みと読み出しは書込み制御部４７−１の制御によって行われる。
【０１１３】
また、第１の信号出力部４８−１は、ＲＡＭ４５−１から読出したパラレル・デジタルデータを、シリアル・デジタルデータに変換して１０．６９２Ｇｂｐｓの伝送フォーマットで出力するパラレル・シリアル変換部４６−１を備える。
【０１１４】
また、信号処理部４０には、２，６，１０，…サンプルの画素のＢ／ＲｃｈにおけるＨＤ−ＳＤＩと、偶数サンプルの画素のＧｃｈにおけるＨＤ−ＳＤＩが入力する。これらの入力したＨＤ−ＳＤＩに対して、ＴＲＳを検出し、８Ｂ／１０Ｂエンコード又はスクランブルを掛けて、１０．６９２Ｇｂｐｓの伝送フォーマットで出力する構成は、上述した構成と同様であるため、詳細な説明を省略する。
【０１１５】
また、信号処理部４０には、３，７，１１，…サンプルの画素のＢ／ＲｃｈにおけるＨＤ−ＳＤＩと、４，８，１２，…サンプルの画素のＢ／ＲｃｈにおけるＨＤ−ＳＤＩが入力する。これらの入力したＨＤ−ＳＤＩに対して、ＴＲＳを検出し、８Ｂ／１０Ｂエンコード又はスクランブルを掛けて、１０．６９２Ｇｂｐｓの伝送フォーマットで出力する構成は、上述した構成と同様であるため、詳細な説明を省略する。
【０１１６】
次に、第１の信号出力部４８−１の動作例を説明する。
ＴＲＳ検出部４１−１が、ＲＧＢフル画素構造の４ｋ×２ｋ信号あるいは、これを５．９４Ｇｂｐｓに多重した信号を受信する。このとき、８Ｂ／１０Ｂエンコーダ４２−１は、図１３に示すように、Ｂ／ＲｃｈについてＳＡＶの先頭から８Ｂ／１０Ｂ変換を行う。このとき、８Ｂ／１０Ｂエンコーダ４２−１は、各ピクセルの画像信号を２０ビットのデータ長に変換して、ＲＡＭ４４−１に保存する。
【０１１７】
一方、ＴＲＳ検出部４１−２が奇数サンプルのＧｃｈとした画像信号を受信すると、スクランブラ４３−１は、この画像信号にフレーム同期型スクランブルを掛ける。このとき、スクランブラ４３−１は、ＳＡＶの先頭から例えば１フレームの期間あるいは１ラインの期間スクランブラの初期値をａｌｌ“０”などの予め決められた値にセットしてフレーム同期型スクランブルを掛ける。そして、スクランブラ４３−１は、各ピクセルの画像信号を１６ビットのデータ長にスクランブルして、ＲＡＭ４４−２に保存する。
【０１１８】
次に、書込み制御部４７−１は、ＨＤ−ＳＤＩと同様にＢ／Ｒｃｈ，Ｇｃｈ，Ｂ／Ｒｃｈ，Ｇｃｈ，Ｂ／Ｒｃｈ，Ｇｃｈ…の順番で画像信号を多重してＲＡＭ４５−１に保存する。その後、パラレル・シリアル変換部４６−１は、図１３に示すデータ構造の１０．６９２Ｇｂｐｓ信号として出力する。
【０１１９】
（１）１，５，９．．．／２，６，１０．．．／３，７，１１．．．サンプルＢ／Ｒｃｈの場合：
4400ピクセル÷2×2250ライン×60P×16ビット×10/8=5.94Gbps
（２）奇数／偶数サンプルＧｃｈ、４，８，１２．．．サンプルＢ／Ｒｃｈの場合：
4400ピクセル÷2×2250ライン×60P×16ビット=4.752Gbps
（３）5.94Gbps+4.752Gbps=10.692Gbps
同様に、４８Ｐ，５０Ｐの場合も計算することができる。
【０１２０】
［ＳＡＶ／ＥＡＶを除いた１０．６９２Ｇｂｐｓ第１ｃｈ、第２ｃｈ、第３ｃｈのＨブランクのデータ量の計算］
（１）６０Ｐ：(2200-2048-12(SAV/EAV))×2×16×36/32=5040ビット
（２）５０Ｐ：(2640-2048-12(SAV/EAV))×2×16×36/32=20880ビット
（３）４８Ｐ：(2750-2048-12(SAV/EAV))×2×16×36/32=24840ビット
【０１２１】
ＡＮＣ／オーディオ信号を多重する必要がある場合には、１６ビットの上位１０ビットにＨＤ−ＳＤＩ用のＡＮＣ／オーディオ規格であるＳＭＰＴＥ２９１やＳＭＰＴＥ２９９に準拠してデータを多重する。そして、４８ｋＨｚオーディオのオーディオデータが１６ｃｈである場合、３１バイト×４＝１２４バイトである。これは、６０Ｐにおける、（２４０÷２−１２）×２＝２１６サンプルよりも少ない値であるので、オーディオデータを多重することが可能である。
【０１２２】
なお、６０Ｐの場合にＨブランクのデータ量が最も少ない。このため、多重スペース確保が最も難しい。ここで、６０Ｐの場合、４８ｋＨｚ÷６０フレーム÷２２５０ライン＝０．３５５５サンプルラインという結果が得られる。この結果は、１ラインに０．３５５５サンプル多重することが可能であることを示しており、（例えば、オーディオサンプルがあるラインが３ラインに１ライン）問題なくＡＮＣ／オーディオデータを多重出来ることが示される。
【０１２３】
信号処理部４０は、４ｋ×２ｋ／４：４：４（ＲＧＢ）信号あるいは、これを６ｃｈの５．９４Ｇｂｐｓに多重した信号を受信して、ＴＲＳを検出して８Ｂ/１０Ｂデコードし、Ｂ／ＲｃｈはＳＡＶの先頭から８Ｂ／１０Ｂ変換して各ピクセルを２０ビットに変換する。一方ＧｃｈはＴＲＳを検出して８Ｂ/１０Ｂデコードし、ＳＡＶの先頭から例えば１フレームの期間あるいは１ラインの期間スクランブラの初期値をａｌｌ“０”などの予め決められた値にセットしてフレーム同期型スクランブルを掛けて１６ビット信号を出力する。これらの信号を、ＨＤ−ＳＤＩと同様にＢ／Ｒｃｈ，Ｇｃｈ，Ｂ／Ｒｃｈ，Ｇｃｈ，Ｂ／Ｒｃｈ，Ｇｃｈ…の順番で多重して図１３に示すデータ構造とした３ｃｈの１０．６９２Ｇｂｐｓ信号で出力する。
【０１２４】
図１３は、ＨＤ−ＳＤＩのＣｃｈ、Ｙｃｈ相当のデータ構造について示す。
ここでは、フレームレートが６０Ｐの場合における、ＬｉｎｋＡに奇数サンプルを多重し、ＬｉｎｋＢに偶数サンプルを多重した例を示す。
【０１２５】
以上説明した第４の実施の形態に係る信号処理部４０によれば、撮像素子から読出した４ｋ×２ｋ／４７．９５Ｐ−６０Ｐ／４：４：４（ＲＧＢ）／１６ビット画像信号を８Ｂ／１０Ｂ符号とスクランブラを用いて３ｃｈの１０．６９２Ｇｂｐｓで伝送できる。図１３に示すデータ構造で規定されるＳＡＶ／ＥＡＶのタイミングで、図１２に示すようにＳＡＶ／ＥＡＶを識別するためのパルスを受信する。このため、６ＧマルチプレクサＦＰＧＡ２０は、ＳＡＶ、ＥＡＶに多重されたＸＹＺを用いて、ＳＡＶ／ＥＡＶの開始タイミングを識別できる。
【０１２６】
また、１６ビット画像信号としてａｌｌ“０”からａｌｌ“１”までのデータを使用することが出来るので、映像表現において１６ビットのような量子化ビット数が大きいときには極めて有効である。
【０１２７】
また、ＡＮＣ／オーディオ信号を多重する必要がある場合には、１６ビットの上位１０ビットにＨＤ−ＳＤＩ用のＡＮＣ／オーディオ規格であるＳＭＰＴＥ２９１やＳＭＰＴＥ２９９に準拠してデータを多重すればよい。
【０１２８】
＜第５の実施の形態：シネスコ（縦横比＝１：２．４）４ｋ×２ｋ／４：４：４（ＲＧＢ）／３６Ｐ／１６ビット信号を８Ｂ／１０Ｂ符号とスクランブルを用いて２ｃｈの１０．６９２Ｇｂｐｓで伝送＞
【０１２９】
次に、本発明の第５の実施の形態に係るカメラ１の動作例について、図１４を参照して説明する。
ここでは、シネスコ４ｋ×２ｋ／４：４：４（ＲＧＢ）／３６Ｐ／１６ビット信号を８Ｂ／１０Ｂ符号とスクランブルを用いて２ｃｈの１０．６９２Ｇｂｐｓで伝送する方式について説明する。
【０１３０】
図１４は、シネスコの例を示す。
縦横比が１：２．４＝１７８４：４０９６である３６Ｐのシネスコデータを伝送する場合、全ライン数を１８７５ラインとする。ここで、横方向ののりしろを左右にそれぞれ３２ピクセル設け、縦方向ののりしろを上下にそれぞれ２２ピクセル設ける。このため、全画素数は、（４０９６＋３２×２）×（１８７５＋２２×２）＝４１６０×１９１９となる。このとき、次式が成り立つ。
10.692Gbps÷36P÷1875ライン=158400ビット／ライン
【０１３１】
信号処理部１２からは図５と同じ方式で１６ビットのビデオデータが供給されるが、縦横比が大きくなるためライン数は１８７５ラインに削減されてしまう。しかし、有効サンプル数は追加有効エリアやＨブランクのピクセル数を含めても、第１の実施の形態に示した３０Ｐにおける４ｋ×２ｋ信号と同じである。このため、３０Ｐにおける４ｋ×２ｋ信号と、シネスコの画面の縦横比、フレームレートは異なるものの、データ構造は第３の実施の形態と同じ構造でシネスコ３６Ｐを１０．６９２Ｇｂｐｓに多重して２ｃｈで伝送可能である。
【０１３２】
（１）Ｂ/Ｒ 奇数ｃｈの場合：
4400ピクセル×1875ライン×36P×16ヒ゛ット×10/8=5.94Gbps
（２）Ｇｃｈの場合：
4400ピクセル×1875ライン×36P×16ヒ゛ット=4.752Gbps
（３）5.94Gbps+4.752Gbps=10.692Gbps
（４）Ｂ／Ｒ 偶数ｃｈの場合：
4400ピクセル×1875ライン×36P×16ビット×10/8=5.94Gbps
（５）スクランブルされたｃｈの場合：
4400ピクセル×1875ライン×36P×16ビット=4.752Gbps
（６）5.94Gbps+4.752Gbps=10.692Gbps
ＡＮＣ／オーディオ多重に関しても第３の実施の形態と同様に伝送できるため、ここでは説明を省略する。
【０１３３】
このように、第５の実施の形態に係る信号処理部は、イメージセンサ１１から入力する画像信号のフレームレートが３６Ｐである場合に画像信号を多重する処理を行う。このとき、イメージセンサ１１が縦横比を１：２．４として、４０９６×１８７５個の画素で構成され、画素が出力する画像信号の量子化ビットが１６ビットであることが必要となる。そして、不図示のパラレル・シリアル変換部は、２ｃｈのシリアル・デジタルデータを１０．６９２Ｇｂｐｓで出力する。
【０１３４】
以上説明した第５の実施の形態に係る信号処理部によれば、シネスコとした撮像素子から読出した４ｋ×２ｋ／４：４：４（ＲＧＢ）／３６Ｐ／１６ビット信号を８Ｂ／１０Ｂ符号とスクランブルを用いて１ｃｈの１０．６９２Ｇｂｐｓで伝送できる。このため、ＴＲＳ検出部３１−１，３１−２は、図１１に示すデータ構造で規定されるＳＡＶ／ＥＡＶのタイミングで、ＳＡＶ／ＥＡＶを識別し、ＳＡＶ／ＥＡＶの開始タイミングを識別できる。
【０１３５】
＜第６の実施の形態：シネスコ（縦横比が１：２．４）４ｋ×２ｋ／４：４：４（ＲＧＢ）／７２Ｐ／１６ビット信号を８Ｂ／１０Ｂ符号とスクランブルを用いて３ｃｈの１０．６９２Ｇｂｐｓで伝送＞
【０１３６】
次に、本発明の第６の実施の形態に係るカメラ１の動作例について説明する。
ここでは、シネスコ４ｋ×２ｋ／４：４：４（ＲＧＢ）／７２Ｐ／１６ビット信号を８Ｂ／１０Ｂ符号とスクランブルを用いて３ｃｈの１０．６９２Ｇｂｐｓで伝送する方式について説明する。
【０１３７】
信号処理部４０は、イメージセンサ１１から入力する画像信号のフレームレートが７２Ｐである場合に以下の処理を行う。この場合、イメージセンサ１１が４０９６×２１６０個の画素で構成され、画素が出力する画像信号の量子化ビットが１６ビットであることが必要である。ここで、縦横比が１：２．４＝１７８４：４０９６のシネスコデータ７２Ｐ信号を伝送する場合には、全ライン数を１８７５ラインとする。
10.692Gbps÷72P÷1875ライン=79200ビット／ライン
【０１３８】
信号処理部１２からは図５と同じ方式で１６ビットデータが供給される。縦横比が大きくなるためライン数は１８７５ラインに削減されるが、有効サンプル数は追加有効エリアやＨブランクのピクセル数を含めて第２の実施の形態に示した６０Ｐにおける４ｋ×２ｋ信号と同じである。このため、縦横比、フレームレートは異なるものの、データ構造は第４の実施の形態と同じ構造でシネスコ７２Ｐを１０．６９２Ｇｂｐｓに多重して３ｃｈのシリアル・デジタルデータを伝送可能である。
【０１３９】
（１）１，５，９，１３，…Ｂ／Ｒｃｈの場合：
4400ピクセル÷2×1875ライン×72P×16ビット×10/8=5.94Gbps
（２）奇数Ｇ−ｃｈの場合：
4400ピクセル÷2×1875ライン×72P×16ビット=4.752Gbps
（３）5.94Gbps+4.752Gbps=10.692Gbps
（４）２，６，１０，１４，…Ｂ／Ｒｃｈの場合：
4400ピクセル÷2×1875ライン×72P×16ビット×10/8=5.94Gbps
（５）偶数Ｇ−ｃｈの場合：
4400ピクセル÷2×1875ライン×72P×16ビット=4.752Gbps
（６）5.94Gbps+4.752Gbps=10.692Gbps
（７）３，７，１１，１５，…Ｂ／Ｒｃｈの場合：
4400ピクセル÷2×1875ライン×72P×16ビット×10/8=5.94Gbps
（８）４，８，１２，１６，…Ｂ／Ｒｃｈの場合：
4400ピクセル÷2×1875ライン×72P×16ビット=4.752Gbps
（９）5.94Gbps+4.752Gbps=10.692Gbps
ＡＮＣ／オーディオ多重に関しても第４の実施の形態と同様である。
【０１４０】
以上説明した第６の実施の形態に係る信号処理部によれば、シネスコ（縦横比＝１：２．４）とした撮像素子から読出した４ｋ×２ｋ／４：４：４（ＲＧＢ）／７２Ｐ／１６ビット信号を８Ｂ／１０Ｂ符号とスクランブルを用いて３ｃｈの１０．６９２Ｇｂｐｓで伝送できる。このため、ＴＲＳ検出部３１−１，３１−２は、図１３に示すデータ構造で規定されるＳＡＶ／ＥＡＶのタイミングで、ＳＡＶ／ＥＡＶを識別し、ＳＡＶ／ＥＡＶの開始タイミングを識別できる。
【０１４１】
また、上述した第１〜第６の実施の形態に係る信号処理部によれば、以下の効果を奏する。
【０１４２】
４ｋ×２ｋ／４：４：４（ＲＧＢ）信号を、３ｃｈ又は６ｃｈの５．９４Ｇｂｐｓ、あるいは現行のＳＭＰＴＥ４３５と同じ伝送レートである２ｃｈ又は３ｃｈの１０．６９２Ｇｂｐｓに多重して伝送することが出来る。また、８Ｂ／１０Ｂ符号を用いることで、ＨＤ−ＳＤＩにあるようなパソロジ信号の発生を回避し、市販の１０ＧＥ用デバイスを活用することを可能にした。
【０１４３】
４ｋ×２ｋ／４：４：４（ＲＧＢ）／２３．９８Ｐ−３０Ｐと４７．９５Ｐ−６０Ｐを、信号処理部１２と６ＧマルチプレクサＦＰＧＡ２０を図５，図７に示した構成・配線にすることで、クロック周波数を変えることなく同一の１４８．５ＭＨｚクロックを使う。このため、２３．９８Ｐ−３０Ｐと４７．９５Ｐ−６０Ｐでクロックの接続や設定を変更せずに切り替えることが可能になるので、クロック系統のハードウェア（回路）規模が最小で済む。
【０１４４】
また、図５，図７に示したように、信号処理部１２でＳＡＶ／ＥＡＶをデータの有効エリアの前後に多重し、ＳＡＶ／ＥＡＶに合わせたタイミングパルスとＳＡＶ／ＥＡＶに多重されたＸＹＺを用いてＳＡＶ／ＥＡＶ識別を可能にした。このため、映像データに禁止コードを設ける必要がない。このおかげで、１６ビット画像信号としてａｌｌ“０”からａｌｌ“１”まで使用することが可能になり、１６ビットの画像信号を最大限活用することが出来るという効果がある。
【０１４５】
また、ＲＧＢフル画素構造の４ｋ×２ｋ信号ならびにシネスコ信号を３ｃｈの５．９４Ｇｂｐｓ又は６ｃｈ、あるいは現行のＳＭＰＴＥ４３５と同じ伝送レートである２ｃｈの１０．６９２Ｇｂｐｓ又は３ｃｈに多重して伝送可能することが出来る。また、８Ｂ／１０Ｂ符号を用いることで、ＨＤ−ＳＤＩにあるようなパソロジ信号の発生を回避し、市販の１０ＧＥ用デバイスを活用することを可能となる。
【０１４６】
また、４ｋ×２ｋ／４：４：４（ＲＧＢ）／１６ビット信号のインターフェースデータ構造を、ＨＤ−ＳＤＩのＹｃｈ，Ｃｃｈと類似のデータ構造に設計することで、ＨＤ信号に慣れているエンジニアの理解を得やすいと共に間違いを防ぐことが出来る。また、ＨＤ−ＳＤＩのＸＹＺを用いることで有効フレームや有効ラインなどの区切りを定義することが可能である。
【０１４７】
また、本発明は上述した実施の形態に限られるものではなく、特許請求の範囲に記載した本発明の要旨を逸脱しない限りその他種々の応用例、変形例を取り得ることは勿論である。
【符号の説明】
【０１４８】
１…カメラ、２…ＣＣＵ、３…光ファイバーケーブル、１０…信号伝送システム、１１…イメージセンサ、１２…信号処理部、１３…画像信号読出し部、１４…読出しクロック供給部、１５…ＲＡＭ、１６…読出し／書込み制御部、１７…信号多重部、１８−１〜１８−１２…ＲＡＭ、１９−１〜１９−１２…ＳＡＶ／ＥＡＶ多重部、２０…６ＧマルチプレクサＦＰＧＡ、２１…８Ｂ／１０Ｂエンコーダ、２２…ライン計算部、２３…ＳＡＶ／ＥＡＶタイミングパルス発生部、２４…切替え制御部、２５…ＲＡＭ、３０，４０…信号処理部
【特許請求の範囲】
【請求項１】
１サンプルに配置されたＲ，Ｇ，Ｂ画素がそれぞれＲ，Ｇ，Ｂの画像信号を出力する画素配列としたＲＧＢフル画素構造の撮像素子であって、前記撮像素子から順に所定のサンプル数でライン方向に読出されて入力する画像信号のうち、同一のサンプルに配置されたＢ，Ｒ画素から読出された画像信号を交互にＨＤ−ＳＤＩにおけるＣｃｈ相当のアクティブ領域に、ＳＡＶ又はＥＡＶに類似の開始符号と共に多重してＢ／Ｒｃｈを生成し、ライン方向に隣り合うサンプルのＧ画素から読出された画像信号を順にＨＤ−ＳＤＩにおけるＹｃｈ相当のアクティブ領域に前記開始符号と共に多重してＧｃｈを生成する多重部と、
前記ＨＤ−ＳＤＩ相当のデータ構造としたＢ／Ｒｃｈ及びＧｃｈにおけるアクティブ領域ならびにＳＡＶ，ＥＡＶ，ＬＮ，ＣＲＣＣを含めた補助データ領域を８Ｂ／１０Ｂエンコーディングして変換したシリアル・デジタルデータを出力する８Ｂ／１０Ｂエンコーダと、を備える
信号送信装置。
【請求項２】
前記多重部は、前記画像信号にＡＮＣ／オーディオデータが含まれる場合に、前記ＨＤ−ＳＤＩの水平補助データスペースに、前記ＡＮＣ／オーディオデータを多重する
請求項１記載の信号送信装置。
【請求項３】
前記多重部は、
前記撮像素子から前記画像信号を読出すタイミングを制御する読出しクロックと、前記画像信号に映像データが重畳される有効映像期間の情報である有効映像期間のタイミング情報と、を受信して、前記ＨＤ−ＳＤＩのＢ／Ｒｃｈ又はＧｃｈにおけるアクティブ領域に画像信号を多重するタイミングパルスを発生するタイミングパルス発生部と、
前記タイミングパルス発生部から受け取る前記タイミングパルスに基づいて、前記撮像素子から画像信号を読出すタイミングを切替えて、前記ＨＤ−ＳＤＩのＢ／Ｒｃｈ又はＧｃｈにおけるアクティブ領域に画像信号を多重する切替え制御部と、を備える
請求項１又は２記載の信号送信装置。
【請求項４】
前記多重部は、前記ＨＤ−ＳＤＩのＳＡＶが挿入される領域に、８Ｂ／１０Ｂ変換前の＋ｋ２８．５，−ｋ２８．５，Ｄ０．０，Ｄ０．０，Ｄ０．０，Ｄ０．０，上位１０ビットに前記開始符号を挿入し、前記ＨＤ−ＳＤＩのＥＡＶが挿入される領域に、８Ｂ／１０Ｂ変換前の＋ｋ２８．３，−ｋ２８．３，Ｄ０．０，Ｄ０．０，Ｄ０．０，Ｄ０．０、上位１０ビットに前記開始符号，上位１０ビットにＬＮ０，上位１０ビットにＬＮ１，上位１０ビットにＣＲＣ０，上位１０ビットにＣＲＣ１を挿入する
請求項３記載の信号送信装置。
【請求項５】
前記撮像素子から入力する前記画像信号のフレームレートが２３．９８Ｐ，２４Ｐ，２５Ｐ，２９．９７Ｐ，３０Ｐであって、前記撮像素子が４０９６×２１６０サンプルの画素で構成され、前記画素が出力する画像信号の量子化ビットが１６ビットである場合に、
前記多重部は、一度に読出されたサンプルのＢ，Ｒ画素における偶数番目、又は奇数番目のサンプル毎に前記画像信号をＣｃｈ相当のアクティブ領域に多重した２ｃｈの前記シリアル・デジタルデータと、Ｇ画素における隣り合うサンプル毎に前記画像信号をＹｃｈ相当のアクティブ領域に多重した１ｃｈの前記シリアル・デジタルデータを５．９４Ｇｂｐｓで出力する
請求項４記載の信号送信装置。
【請求項６】
前記撮像素子から入力する前記画像信号のフレームレートが４７．９５Ｐ，４８Ｐ，５０Ｐ，５９．９４Ｐ，６０Ｐであって、前記撮像素子が４０９６×２１６０サンプルの画素で構成され、前記画素が出力する画像信号の量子化ビットが１６ビットである場合に、前記多重部は、一度に読出された画像信号のＢ，Ｒ画素における偶数番目、又は奇数番目のサンプル毎に前記画像信号をＣｃｈ相当のアクティブ領域に多重した４ｃｈの前記シリアル・デジタルデータと、Ｇ画素のライン方向に１つおきに隣り合うサンプル毎に前記画像信号をＹｃｈ相当のアクティブ領域に多重した２ｃｈの前記シリアル・デジタルデータを５．９４Ｇｂｐｓで出力する
請求項４記載の信号送信装置。
【請求項７】
さらに、前記多重部から入力するＢ／Ｒ 奇数ｃｈ又はＢ／Ｒ 偶数ｃｈにおけるＨＤ−ＳＤＩ相当のデータ構造にした信号からＴＲＳを検出する第１のＴＲＳ検出部と、
前記第１のＴＲＳ検出部によってＴＲＳが検出された前記Ｂ／Ｒ 奇数ｃｈ又はＢ／Ｒ 偶数ｃｈにおけるＨＤ−ＳＤＩ相当のデータ構造にした信号のアクティブ領域に８Ｂ／１０Ｂエンコーディングを行う８Ｂ／１０Ｂエンコーダと、
前記多重部から入力するＧｃｈにおけるＨＤ−ＳＤＩ相当のデータ構造にした信号からＴＲＳを検出する第２のＴＲＳ検出部と、
前記第２のＴＲＳ検出部によってＴＲＳが検出された前記ＧｃｈにおけるＨＤ−ＳＤＩ相当のデータ構造にした信号のアクティブ領域にフレーム同期型スクランブルを掛けるスクランブラと、
前記８Ｂ／１０Ｂエンコーダ及び前記スクランブラからパラレル入力するパラレル・デジタルデータを、シリアル・デジタルデータに変換して出力するパラレル・シリアル変換部と、
を備える
請求項１又は２記載の信号送信装置。
【請求項８】
前記撮像素子から入力する前記画像信号のフレームレートが２３．９８Ｐ，２４Ｐ，２５Ｐ，２９．９７Ｐ，３０Ｐであって、前記撮像素子が４０９６×２１６０個の画素で構成され、前記画素が出力する画像信号の量子化ビットが１６ビットである場合に、前記パラレル・シリアル変換部は、２ｃｈの前記シリアル・デジタルデータを１０．６９２Ｇｂｐｓで出力する
請求項７記載の信号送信装置。
【請求項９】
前記撮像素子から入力する前記画像信号のフレームレートが３６Ｐであって、前記撮像素子が縦横比を１：２．４として、４０９６×１８７５個の画素で構成され、前記画素が出力する画像信号の量子化ビットが１６ビットである場合に、前記パラレル・シリアル変換部は、２ｃｈの前記シリアル・デジタルデータを１０．６９２Ｇｂｐｓで出力する
請求項７記載の信号送信装置。
【請求項１０】
ｎを自然数とした場合に、前記多重部から入力する１＋４（ｎ−１）番目のサンプルに配置されたＢ，Ｒ画素から入力する前記Ｂ／ＲｃｈにおけるＨＤ−ＳＤＩのアクティブ領域に８Ｂ／１０Ｂエンコーディングを行い、奇数番目のサンプルに配置されたＧ画素から入力する前記ＧｃｈにおけるＨＤ−ＳＤＩのアクティブ領域にフレーム同期型スクランブルを掛けて、パラレル・デジタルデータを、シリアル・デジタルデータに変換して１０．６９２Ｇｂｐｓの伝送フォーマットで出力する第１の信号出力部と、
前記多重部から入力する２＋４（ｎ−１）番目のサンプルに配置されたＢ，Ｒ画素から入力する前記Ｂ／ＲｃｈにおけるＨＤ−ＳＤＩのアクティブ領域に８Ｂ／１０Ｂエンコーディングを行い、偶数番目のサンプルに配置されたＧ画素から入力する前記ＧｃｈにおけるＨＤ−ＳＤＩのアクティブ領域にフレーム同期型スクランブルを掛けて、パラレル・デジタルデータを、シリアル・デジタルデータに変換して１０．６９２Ｇｂｐｓの伝送フォーマットで出力する第２の信号出力部と、
前記多重部から入力する３＋４（ｎ−１）番目のサンプルに配置されたＢ，Ｒ画素から入力する前記Ｂ／ＲｃｈにおけるＨＤ−ＳＤＩのアクティブ領域に８Ｂ／１０Ｂエンコーディングを行い、４＋４（ｎ−１）番目のサンプルに配置されたＢ，Ｒ画素から入力する前記Ｂ／ＲｃｈにおけるＨＤ−ＳＤＩのアクティブ領域にフレーム同期型スクランブルを掛けて、パラレル・デジタルデータを、シリアル・デジタルデータに変換して１０．６９２Ｇｂｐｓの伝送フォーマットで出力する第３の信号出力部と、を備える
請求項１又は２記載の信号送信装置。
【請求項１１】
前記撮像素子から入力する前記画像信号のフレームレートが４７．９５Ｐ，４８Ｐ，５０Ｐ，５９．９４Ｐ，６０Ｐであって、前記撮像素子が４０９６×２１６０個の画素で構成され、前記画素が出力する画像信号の量子化ビットが１６ビットである場合に、３ｃｈの１０．６９２Ｇｂｐｓで出力する
請求項１０記載の信号送信装置。
【請求項１２】
前記撮像素子から入力する前記画像信号のフレームレートが７２Ｐであって、前記撮像素子が縦横比を１：２．４として、４０９６×１８７５個の画素で構成され、前記画素が出力する画像信号の量子化ビットが１６ビットである場合に、３ｃｈの１０．６９２Ｇｂｐｓで出力する
請求項１０記載の信号送信装置。
【請求項１３】
１サンプルに配置されたＲ，Ｇ，Ｂ画素がそれぞれＲ，Ｇ，Ｂの画像信号を出力する画素配列としたＲＧＢフル画素構造の撮像素子であって、前記撮像素子から順に所定のサンプル数でライン方向に読出されて入力する画像信号のうち、同一のサンプルに配置されたＢ，Ｒ画素から読出された画像信号を交互にＨＤ−ＳＤＩにおけるＣｃｈ相当のアクティブ領域に、ＳＡＶ又はＥＡＶに類似の開始符号と共に多重してＢ／Ｒｃｈを生成し、ライン方向に隣り合うサンプルのＧ画素から読出された画像信号を順にＨＤ−ＳＤＩにおけるＹｃｈ相当のアクティブ領域に前記開始符号と共に多重してＧｃｈを生成するステップと、
前記ＨＤ−ＳＤＩ相当のデータ構造としたＢ／Ｒｃｈ及びＧｃｈにおけるアクティブ領域並びにＳＡＶ，ＥＡＶ，ＬＮ，ＣＲＣＣを含めた補助データ領域を８Ｂ／１０Ｂエンコーディングして変換したシリアル・デジタルデータを出力するステップと、を含む
信号送信方法。
【請求項１】
１サンプルに配置されたＲ，Ｇ，Ｂ画素がそれぞれＲ，Ｇ，Ｂの画像信号を出力する画素配列としたＲＧＢフル画素構造の撮像素子であって、前記撮像素子から順に所定のサンプル数でライン方向に読出されて入力する画像信号のうち、同一のサンプルに配置されたＢ，Ｒ画素から読出された画像信号を交互にＨＤ−ＳＤＩにおけるＣｃｈ相当のアクティブ領域に、ＳＡＶ又はＥＡＶに類似の開始符号と共に多重してＢ／Ｒｃｈを生成し、ライン方向に隣り合うサンプルのＧ画素から読出された画像信号を順にＨＤ−ＳＤＩにおけるＹｃｈ相当のアクティブ領域に前記開始符号と共に多重してＧｃｈを生成する多重部と、
前記ＨＤ−ＳＤＩ相当のデータ構造としたＢ／Ｒｃｈ及びＧｃｈにおけるアクティブ領域ならびにＳＡＶ，ＥＡＶ，ＬＮ，ＣＲＣＣを含めた補助データ領域を８Ｂ／１０Ｂエンコーディングして変換したシリアル・デジタルデータを出力する８Ｂ／１０Ｂエンコーダと、を備える
信号送信装置。
【請求項２】
前記多重部は、前記画像信号にＡＮＣ／オーディオデータが含まれる場合に、前記ＨＤ−ＳＤＩの水平補助データスペースに、前記ＡＮＣ／オーディオデータを多重する
請求項１記載の信号送信装置。
【請求項３】
前記多重部は、
前記撮像素子から前記画像信号を読出すタイミングを制御する読出しクロックと、前記画像信号に映像データが重畳される有効映像期間の情報である有効映像期間のタイミング情報と、を受信して、前記ＨＤ−ＳＤＩのＢ／Ｒｃｈ又はＧｃｈにおけるアクティブ領域に画像信号を多重するタイミングパルスを発生するタイミングパルス発生部と、
前記タイミングパルス発生部から受け取る前記タイミングパルスに基づいて、前記撮像素子から画像信号を読出すタイミングを切替えて、前記ＨＤ−ＳＤＩのＢ／Ｒｃｈ又はＧｃｈにおけるアクティブ領域に画像信号を多重する切替え制御部と、を備える
請求項１又は２記載の信号送信装置。
【請求項４】
前記多重部は、前記ＨＤ−ＳＤＩのＳＡＶが挿入される領域に、８Ｂ／１０Ｂ変換前の＋ｋ２８．５，−ｋ２８．５，Ｄ０．０，Ｄ０．０，Ｄ０．０，Ｄ０．０，上位１０ビットに前記開始符号を挿入し、前記ＨＤ−ＳＤＩのＥＡＶが挿入される領域に、８Ｂ／１０Ｂ変換前の＋ｋ２８．３，−ｋ２８．３，Ｄ０．０，Ｄ０．０，Ｄ０．０，Ｄ０．０、上位１０ビットに前記開始符号，上位１０ビットにＬＮ０，上位１０ビットにＬＮ１，上位１０ビットにＣＲＣ０，上位１０ビットにＣＲＣ１を挿入する
請求項３記載の信号送信装置。
【請求項５】
前記撮像素子から入力する前記画像信号のフレームレートが２３．９８Ｐ，２４Ｐ，２５Ｐ，２９．９７Ｐ，３０Ｐであって、前記撮像素子が４０９６×２１６０サンプルの画素で構成され、前記画素が出力する画像信号の量子化ビットが１６ビットである場合に、
前記多重部は、一度に読出されたサンプルのＢ，Ｒ画素における偶数番目、又は奇数番目のサンプル毎に前記画像信号をＣｃｈ相当のアクティブ領域に多重した２ｃｈの前記シリアル・デジタルデータと、Ｇ画素における隣り合うサンプル毎に前記画像信号をＹｃｈ相当のアクティブ領域に多重した１ｃｈの前記シリアル・デジタルデータを５．９４Ｇｂｐｓで出力する
請求項４記載の信号送信装置。
【請求項６】
前記撮像素子から入力する前記画像信号のフレームレートが４７．９５Ｐ，４８Ｐ，５０Ｐ，５９．９４Ｐ，６０Ｐであって、前記撮像素子が４０９６×２１６０サンプルの画素で構成され、前記画素が出力する画像信号の量子化ビットが１６ビットである場合に、前記多重部は、一度に読出された画像信号のＢ，Ｒ画素における偶数番目、又は奇数番目のサンプル毎に前記画像信号をＣｃｈ相当のアクティブ領域に多重した４ｃｈの前記シリアル・デジタルデータと、Ｇ画素のライン方向に１つおきに隣り合うサンプル毎に前記画像信号をＹｃｈ相当のアクティブ領域に多重した２ｃｈの前記シリアル・デジタルデータを５．９４Ｇｂｐｓで出力する
請求項４記載の信号送信装置。
【請求項７】
さらに、前記多重部から入力するＢ／Ｒ 奇数ｃｈ又はＢ／Ｒ 偶数ｃｈにおけるＨＤ−ＳＤＩ相当のデータ構造にした信号からＴＲＳを検出する第１のＴＲＳ検出部と、
前記第１のＴＲＳ検出部によってＴＲＳが検出された前記Ｂ／Ｒ 奇数ｃｈ又はＢ／Ｒ 偶数ｃｈにおけるＨＤ−ＳＤＩ相当のデータ構造にした信号のアクティブ領域に８Ｂ／１０Ｂエンコーディングを行う８Ｂ／１０Ｂエンコーダと、
前記多重部から入力するＧｃｈにおけるＨＤ−ＳＤＩ相当のデータ構造にした信号からＴＲＳを検出する第２のＴＲＳ検出部と、
前記第２のＴＲＳ検出部によってＴＲＳが検出された前記ＧｃｈにおけるＨＤ−ＳＤＩ相当のデータ構造にした信号のアクティブ領域にフレーム同期型スクランブルを掛けるスクランブラと、
前記８Ｂ／１０Ｂエンコーダ及び前記スクランブラからパラレル入力するパラレル・デジタルデータを、シリアル・デジタルデータに変換して出力するパラレル・シリアル変換部と、
を備える
請求項１又は２記載の信号送信装置。
【請求項８】
前記撮像素子から入力する前記画像信号のフレームレートが２３．９８Ｐ，２４Ｐ，２５Ｐ，２９．９７Ｐ，３０Ｐであって、前記撮像素子が４０９６×２１６０個の画素で構成され、前記画素が出力する画像信号の量子化ビットが１６ビットである場合に、前記パラレル・シリアル変換部は、２ｃｈの前記シリアル・デジタルデータを１０．６９２Ｇｂｐｓで出力する
請求項７記載の信号送信装置。
【請求項９】
前記撮像素子から入力する前記画像信号のフレームレートが３６Ｐであって、前記撮像素子が縦横比を１：２．４として、４０９６×１８７５個の画素で構成され、前記画素が出力する画像信号の量子化ビットが１６ビットである場合に、前記パラレル・シリアル変換部は、２ｃｈの前記シリアル・デジタルデータを１０．６９２Ｇｂｐｓで出力する
請求項７記載の信号送信装置。
【請求項１０】
ｎを自然数とした場合に、前記多重部から入力する１＋４（ｎ−１）番目のサンプルに配置されたＢ，Ｒ画素から入力する前記Ｂ／ＲｃｈにおけるＨＤ−ＳＤＩのアクティブ領域に８Ｂ／１０Ｂエンコーディングを行い、奇数番目のサンプルに配置されたＧ画素から入力する前記ＧｃｈにおけるＨＤ−ＳＤＩのアクティブ領域にフレーム同期型スクランブルを掛けて、パラレル・デジタルデータを、シリアル・デジタルデータに変換して１０．６９２Ｇｂｐｓの伝送フォーマットで出力する第１の信号出力部と、
前記多重部から入力する２＋４（ｎ−１）番目のサンプルに配置されたＢ，Ｒ画素から入力する前記Ｂ／ＲｃｈにおけるＨＤ−ＳＤＩのアクティブ領域に８Ｂ／１０Ｂエンコーディングを行い、偶数番目のサンプルに配置されたＧ画素から入力する前記ＧｃｈにおけるＨＤ−ＳＤＩのアクティブ領域にフレーム同期型スクランブルを掛けて、パラレル・デジタルデータを、シリアル・デジタルデータに変換して１０．６９２Ｇｂｐｓの伝送フォーマットで出力する第２の信号出力部と、
前記多重部から入力する３＋４（ｎ−１）番目のサンプルに配置されたＢ，Ｒ画素から入力する前記Ｂ／ＲｃｈにおけるＨＤ−ＳＤＩのアクティブ領域に８Ｂ／１０Ｂエンコーディングを行い、４＋４（ｎ−１）番目のサンプルに配置されたＢ，Ｒ画素から入力する前記Ｂ／ＲｃｈにおけるＨＤ−ＳＤＩのアクティブ領域にフレーム同期型スクランブルを掛けて、パラレル・デジタルデータを、シリアル・デジタルデータに変換して１０．６９２Ｇｂｐｓの伝送フォーマットで出力する第３の信号出力部と、を備える
請求項１又は２記載の信号送信装置。
【請求項１１】
前記撮像素子から入力する前記画像信号のフレームレートが４７．９５Ｐ，４８Ｐ，５０Ｐ，５９．９４Ｐ，６０Ｐであって、前記撮像素子が４０９６×２１６０個の画素で構成され、前記画素が出力する画像信号の量子化ビットが１６ビットである場合に、３ｃｈの１０．６９２Ｇｂｐｓで出力する
請求項１０記載の信号送信装置。
【請求項１２】
前記撮像素子から入力する前記画像信号のフレームレートが７２Ｐであって、前記撮像素子が縦横比を１：２．４として、４０９６×１８７５個の画素で構成され、前記画素が出力する画像信号の量子化ビットが１６ビットである場合に、３ｃｈの１０．６９２Ｇｂｐｓで出力する
請求項１０記載の信号送信装置。
【請求項１３】
１サンプルに配置されたＲ，Ｇ，Ｂ画素がそれぞれＲ，Ｇ，Ｂの画像信号を出力する画素配列としたＲＧＢフル画素構造の撮像素子であって、前記撮像素子から順に所定のサンプル数でライン方向に読出されて入力する画像信号のうち、同一のサンプルに配置されたＢ，Ｒ画素から読出された画像信号を交互にＨＤ−ＳＤＩにおけるＣｃｈ相当のアクティブ領域に、ＳＡＶ又はＥＡＶに類似の開始符号と共に多重してＢ／Ｒｃｈを生成し、ライン方向に隣り合うサンプルのＧ画素から読出された画像信号を順にＨＤ−ＳＤＩにおけるＹｃｈ相当のアクティブ領域に前記開始符号と共に多重してＧｃｈを生成するステップと、
前記ＨＤ−ＳＤＩ相当のデータ構造としたＢ／Ｒｃｈ及びＧｃｈにおけるアクティブ領域並びにＳＡＶ，ＥＡＶ，ＬＮ，ＣＲＣＣを含めた補助データ領域を８Ｂ／１０Ｂエンコーディングして変換したシリアル・デジタルデータを出力するステップと、を含む
信号送信方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
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【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
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【公開番号】特開２０１１−２３９０６１（Ｐ２０１１−２３９０６１Ａ）
【公開日】平成２３年１１月２４日（２０１１．１１．２４）
【国際特許分類】
【出願番号】特願２０１０−１０７０６９（Ｐ２０１０−１０７０６９）
【出願日】平成２２年５月７日（２０１０．５．７）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２３年１１月２４日（２０１１．１１．２４）
【国際特許分類】
【出願日】平成２２年５月７日（２０１０．５．７）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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