光信号ラッチ回路及び光信号ラッチアレイ
【課題】実装面積を大幅に小さくすることが可能な光信号ラッチ回路及びそれを使用した光信号ラッチアレイを提供する。
【解決手段】２個のインバータＩＮＶ１，ＩＮＶ２がループ状に接続されたラッチ回路内の１つのインバータ（入力部インバータ）ＩＮＶ１の入力側に、ラッチ回路のループの接断を行う入力受付用スイッチング素子ＴＧを設ける。入力受付用スイッチング素子ＴＧと入力部インバータＩＮＶ１との接続ノード（入力ノード）ＩＮにフォトダイオードＰＤを逆バイアス接続する。フォトダイオードＰＤに印加する逆バイアスのリフレッシュ電圧Ｖｃｃの入切を行うリフレッシュ・スイッチング素子Ｍ１を設ける。フォトダイオードＰＤの入力ノードＩＮの電圧を、バッファを介さず直接入力部インバータＩＮＶ１に入力するため、実装面積を大幅に小さくすることが可能となる。
【解決手段】２個のインバータＩＮＶ１，ＩＮＶ２がループ状に接続されたラッチ回路内の１つのインバータ（入力部インバータ）ＩＮＶ１の入力側に、ラッチ回路のループの接断を行う入力受付用スイッチング素子ＴＧを設ける。入力受付用スイッチング素子ＴＧと入力部インバータＩＮＶ１との接続ノード（入力ノード）ＩＮにフォトダイオードＰＤを逆バイアス接続する。フォトダイオードＰＤに印加する逆バイアスのリフレッシュ電圧Ｖｃｃの入切を行うリフレッシュ・スイッチング素子Ｍ１を設ける。フォトダイオードＰＤの入力ノードＩＮの電圧を、バッファを介さず直接入力部インバータＩＮＶ１に入力するため、実装面積を大幅に小さくすることが可能となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力される光信号を電気的なデジタル信号に変換するとともにその値をラッチする光信号ラッチ回路に関し、特に、小さい実装面積が要求される光再構成ゲートアレイ等への実装に適した光信号ラッチ回路に関する。
【背景技術】
【０００２】
近年、回路の論理構造の再構成時間を飛躍的に短縮する技術として、光再構成型ゲートアレイ（Optically Programmable Gate Array : ＯＲＧＡ）の研究・開発が進められている（例えば、特許文献１〜４参照）。光再構成型ゲートアレイは、回路の論理構造の情報を光信号パターンとして出力する光学部と、前記光信号パターンに従って回路の論理構造の構成を行うＶＬＳＩ部との二つの部分を有し、光学部からの光信号パターンによりＶＬＳＩ部の論理構造の再構成を並列的に実行するデバイスである。
【０００３】
これらの光再構成型ゲートアレイにおいては、ＶＬＳＩ部である論理回路が搭載されたチップ（論理回路チップ）内の回路の各所に、フォトダイオードを備えた光信号ラッチ回路が設けられている。論理回路構成情報を含む光信号パターンは、光信号ラッチ回路のフォトダイオードによって電気的な信号に変換される。こうして入力された論理回路構成情報は、光信号ラッチ回路内に設けられたラッチ回路に保持される。そして、ラッチ回路に保持された論理回路構成情報に従った回路接続の切り替えを行うことによって、論理回路の再構成が行われる。
【０００４】
ラッチ回路の構成としては、例えば、特許文献５〜７に記載のものが公知であり、これらは種々の回路で広く使用されている。図６は、従来のラッチ回路を適用することによって構成された光信号ラッチ回路の回路構成を表す図である。光信号の書き込みを行う場合、まずリフレッシュ信号（¬REFRESH）を０レベルとし、リフレッシュ用のトランジスタＭ１をオン状態とする。これにより、フォトダイオードＰＤにはリフレッシュ電圧Vccが印加される。尚、本明細書において記号「¬」が付された信号は負論理の信号を表すものとし、図面では信号名の上に上線を付して表示することとする。フォトダイオードＰＤは、逆バイアス接続されているため、フォトダイオードＰＤはキャパシタとして機能し、電荷が蓄積される。
【０００５】
次に、リフレッシュ信号（¬REFRESH）を１レベルとし、トランジスタＭ１をオフ状態とする。このとき、フォトダイオードＰＤには、その容量によって電荷が保持され、カソード側のノードＩＮには１レベルの電圧が保持される。
【０００６】
この状態で、フォトダイオードＰＤに対して光信号を入力する。光信号が１のときはフォトダイオードＰＤに光照射され、フォトダイオードＰＤが放電し、ノードＩＮの電圧は０レベルとなる。光信号が０のときはフォトダイオードＰＤには光照射されず、ノードＩＮの電圧は１レベルに維持される。従って、ノードＩＮの電圧は光信号の反転値となる。
【０００７】
ノードＩＮの電圧はバッファＢＵＦＦを介して、トランスミッション・ゲートＴＧに入力される。トランスミッション・ゲートは、ｐＭＯＳトランジスタＭ２とｎＭＯＳトランジスタＭ３とから構成されており、各トランジスタには、ゲート信号（¬GATE，GATE）が入力されている。また、トランスミッション・ゲートＴＧの出力側は、２つのインバータＩＮＶ１，ＩＮＶ２がループ状に結合してなるラッチのインバータＩＮＶ１の入力端子に接続されている。
【０００８】
ノードＩＮの電圧をラッチに保持する場合には、ゲート信号（GATE）が１レベルとする。このとき、トランスミッション・ゲートはオン状態となり、バッファＢＵＦＦの出力はインバータＩＮＶ１の入力端子に印加される。ここで、バッファＢＵＦＦの駆動能力はインバータＩＮＶ１，ＩＮＶ２の駆動能力よりも大きく構成されている。従って、インバータＩＮＶ１の入力電圧は強制的にバッファＢＵＦＦの出力電圧とされる。ラッチへの入力が終わると、ゲート信号（GATE）が０レベルとする。これにより、ノードＩＮの電圧はラッチに保持される。
【０００９】
ラッチに保持された電圧は、インバータＩＮＶ１の出力端子から保持信号ＣＳとして取り出される。保持信号ＣＳはノードＩＮの電圧の反転値となるので、フォトダイオードＰＤに入力された光信号の値が保持信号ＣＳとして出力される。
【００１０】
このように、従来のラッチ回路を使用する場合、フォトダイオードＰＤの出力を一度バッファＢＵＦＦで受けてから、その出力を後段のトランスミッション・ゲートＴＧを介してラッチに入力する構成をとることになる。
【特許文献１】特開２００２−３５３３１７号公報
【特許文献２】米国特許第５９５９７４７号明細書
【特許文献３】米国特許第６０５７７０３号明細書
【特許文献４】米国特許第６０７２６０８号明細書
【特許文献５】特開平８−３７４４９号公報
【特許文献６】特開平５−２６８００号公報
【特許文献７】特開平１１−９７９８４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、光再構成ゲートアレイ（特許文献１〜４参照）のように、論理回路が搭載されたチップ内に多数の光信号ラッチ回路を設け、チップに光信号を照射し光信号を直接チップに入力するような素子においては、チップ内に極めて多くの光信号ラッチ回路を搭載する必要がある。従って、かかる素子においては、光信号ラッチ回路がチップ全体の実装面積の多くの部分を占めるため、ゲート密度を向上させる上で各光信号ラッチ回路の実装面積を可能な限り小さくすることが極めて重要な課題である。
【００１２】
しかし、上記従来のラッチ回路を適用することによって構成された光信号ラッチ回路では、フォトトランジスタ自体はインバータを駆動するだけの駆動能力がないため、必ずフォトトランジスタの出力をラッチ回路に入力するバッファが必要となる。従って、バッファを実装するだけの余分な実装面積が必要とされ、光信号ラッチ回路全体の実装面積を縮小する際の妨げとなっていた。
【００１３】
そこで、本発明の目的は、従来に比べて実装面積を大幅に小さくすることが可能な光信号ラッチ回路及びそれを使用した光信号ラッチアレイを提供することにある。
【課題を解決するための手段】
【００１４】
本発明に係る光信号ラッチ回路の第１の構成は、偶数個のインバータがループ状に接続されたラッチ回路と、前記ラッチ回路内の１つのインバータ（以下、「入力部インバータ」という。）の入力側に設けられ、前記ラッチ回路のループの接断を行う入力受付用スイッチング素子と、前記入力部インバータと前記入力受付用スイッチング素子との接続ノード（以下、「入力ノード」という。）に逆バイアス接続されたフォトダイオードと、前記フォトダイオードに印加する逆バイアス方向のリフレッシュ電圧のオンオフを行うリフレッシュ・スイッチング素子と、を備えていることを特徴とする。
【００１５】
この構成によれば、光信号ラッチ回路に光信号の値をラッチする場合には、まず、入力受付用スイッチング素子をオフ状態として、ラッチ回路のループを切断状態とする。そして、リフレッシュ・トランジスタをオン状態としてフォトダイオードに逆バイアス方向のリフレッシュ電圧を印加する。これにより、フォトダイオードの両端子間の電圧はリフレッシュ電圧となり、フォトダイオードのキャパシタに電荷が蓄積される。
【００１６】
この状態で、フォトダイオードに対して光信号を入力する。光信号が１の場合にはフォトダイオードに光照射がされ、フォトダイオードは放電する。これに伴い、フォトダイオードと前記リフレッシュ・スイッチング素子との連結ノード（以下、「入力ノード」という。）の論理レベルは反転する。一方、光信号が０の場合にはフォトダイオードに光照射がされないため、入力ノードの論理レベルは維持される。
【００１７】
入力ノードの電圧は、入力部インバータに直接入力される。このとき、入力受付用スイッチング素子がオフ状態であり、ラッチ回路のループは切断状態にあるので、ラッチ回路内の各インバータはフォトダイオードの入力ノード電圧によって駆動され、論理レベルが確定する。
【００１８】
各インバータの論理レベルが確定した後に、入力受付用スイッチング素子をオン状態として、ラッチ回路のループを接続状態とする。これにより、光信号の論理レベルがラッチ回路に安定的にラッチされる。
【００１９】
このように、本発明ではフォトダイオードの入力ノード電圧を、バッファを介すことなく直接入力部インバータに入力するため、従来に比べて実装面積を大幅に小さくすることが可能となる。
【００２０】
ここで、「入力受付用スイッチング素子」、「リフレッシュ・スイッチング素子」としては、トランスミッション・ゲート、ＭＩＳ（Metal Insulator Semiconductor）スイッチ（ＭＯＳ（Metal Oxide Semiconductor）スイッチを含む。）等を使用することができる。ラッチ回路を構成するインバータの数は偶数個であれば特に限定されないが、光信号ラッチ回路の実装面積を小さくする観点から、２個又は４個とすることが好ましい。インバータの回路構成についても特に限定するものではないが、論理値を確実に伝達できて実装面積も小さいＣＭＩＳ（Complementary Metal Insulator Semiconductor）型インバータを使用することが好ましい。
【００２１】
本発明に係る光信号ラッチ回路の第２の構成は、前記第１の構成において、前記ラッチ回路は、２つのインバータがループ状に接続されたものであることを特徴とする。
【００２２】
特に、ラッチ回路として２個のインバータ・ループを使用することで、光信号ラッチ回路の実装面積を最小にすることができる。
【００２３】
本発明に係る光信号ラッチ回路の第３の構成は、前記第１又は２の構成において、前記ラッチ回路内のインバータのうち出力側に前記入力受付用スイッチング素子が接続されたものに代えて１個のＭＩＳトランジスタを備えており、前記ＭＩＳトランジスタは、ゲート端子がその前段インバータの出力端子に接続され、ドレイン端子が前記入力受付用スイッチング素子を介して前記入力部インバータの入力端子に接続され、ソース端子には前記フォトダイオードの両端子間に前記リフレッシュ電圧が印加されているときの前記入力ノードの論理値と同じ論理値に相当する電圧が印加されるものであることを特徴とする。
【００２４】
この構成により、出力側に前記入力受付用スイッチング素子が接続されたインバータを、１個のＭＩＳトランジスタ（ＭＯＳトランジスタを含む。）で置き換えたので、光信号ラッチ回路の実装面積をより小さくすることができる。
【００２５】
尚、「フォトダイオードの両端子間にリフレッシュ電圧が印加されているときにオン状態となる」ことから、フォトダイオードの両端子間にリフレッシュ電圧が印加されているときの入力ノードの論理値が１の場合には、ＭＩＳトランジスタにはｐ型が使用され、０の場合にはＭＩＳトランジスタにはｎ型が使用される。
【００２６】
本発明に係る光信号ラッチアレイの第１の構成は、偶数個のインバータがループ状に接続されたラッチ回路と、前記ラッチ回路内の１つのインバータ（以下、「入力部インバータ」という。）の入力側に設けられ、前記ラッチ回路のループの接断を行う入力受付用スイッチング素子と、前記入力部インバータと前記入力受付用スイッチング素子との接続ノード（以下、「入力ノード」という。）に逆バイアス接続されたフォトダイオードと、前記フォトダイオードに印加する逆バイアス方向のリフレッシュ電圧のオンオフを行うリフレッシュ・スイッチング素子と、を具備する光信号ラッチ回路を複数個備えるとともに、スイッチング素子（以下、「ブロック・リフレッシュ・スイッチング素子」という。）と直列に逆バイアス接続されたフォトダイオード（以下、「リフレッシュ・フォトダイオード」という。）、及び、入力端子が前記リフレッシュ・フォトダイオードと前記ブロック・リフレッシュ・スイッチング素子との連結ノードに接続された出力バッファ回路を具備するゲート開放信号生成回路を備え、前記各光信号ラッチ回路の入力受付用スイッチング素子は、前記ゲート開放信号生成回路の出力バッファ回路の出力により開閉されることを特徴とする。
【００２７】
光再構成ゲートアレイなどでは、チップ全体に光信号を入力する場合もあるが、むしろチップの一部の回路ブロックのみに光信号を入力するような場合のほうが多い。このような場合、ゲート開放信号生成回路を用いて、光信号を入力する回路ブロックの光信号ラッチ回路の入力受付用スイッチング素子のみをオフ状態とすることで、必要な回路ブロックのみに光信号をラッチし、必要のない回路ブロックには照射光によりラッチされたデータが失われないようにマスクをすることが可能となる。また、どの回路ブロックの書き込みを行うかの選択も、リフレッシュ・フォトダイオードへの光信号入力によって行うことができる。
【００２８】
本発明に係る光信号ラッチアレイの第２の構成は、前記第１の構成において、前記ラッチ回路は、２つのインバータがループ状に接続されたものであることを特徴とする。
【００２９】
本発明に係る光信号ラッチアレイの第３の構成は、前記第１又は２の構成において、前記前記ラッチ回路内のインバータのうち出力側に前記入力受付用スイッチング素子が接続されたものに代えて１個のＭＩＳトランジスタを備えており、前記ＭＩＳトランジスタは、ゲート端子がその前段インバータの出力端子に接続され、ドレイン端子が前記入力受付用スイッチング素子を介して前記入力部インバータの入力端子に接続され、ソース端子には前記フォトダイオードの両端子間に前記リフレッシュ電圧が印加されているときの前記入力ノードの論理値と同じ論理値に相当する電圧が印加され、前記フォトダイオードの両端子間に前記リフレッシュ電圧が印加されているときにオン状態となるものであることを特徴とする。
【発明の効果】
【００３０】
以上のように、本発明に係る光信号ラッチ回路によれば、フォトダイオードの入力ノード電圧を、バッファを介すことなく直接第１のインバータに入力するため、従来に比べて実装面積を大幅に小さくすることが可能となる。
【００３１】
また、本発明に係る光信号ラッチアレイによれば、ゲート開放信号生成回路を用いることで、必要な回路ブロックのみに光信号をラッチし、必要のない回路ブロックには誤って回り込んだ光によりラッチされたデータが失われないようにマスクをすることが可能となる。
【００３２】
また、光再構成ゲートアレイにおいてチップの全エリアに対して光信号の多重パターンを照射し、ある時点で再構成を行いたい回路ブロックのみ、その多重パターンのうちの当該回路ブロックに属する光信号のみをラッチし、それ以外の回路ブロックについては光信号をラッチしないといった用途に使用することができる。これにより、１つの多重パターンを複数のタイミングにおける複数の回路ブロックの回路再構成情報として使用することができ、光メモリの有効利用を行うことができる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【実施例１】
【００３４】
図１は、本発明の実施例１に係る光信号ラッチ回路の回路構成を表す図である。図１（ａ）は反転入力型の構成、図１（ｂ）は非反転入力型の構成を表している。
【００３５】
図１において、本実施例に係る光信号ラッチ回路は、２個のインバータＩＮＶ１，ＩＮＶ２、入力受付用スイッチング素子であるトランスミッション・ゲートＴＧ、フォトダイオードＰＤ、及びリフレッシュ・スイッチング素子であるｐＭＯＳ型のトランジスタＭ１を備えている。また、トランスミッション・ゲートＴＧは、ｐＭＯＳ型のトランジスタＭ２とｎＭＯＳ型のトランジスタＭ３とから構成されている。
【００３６】
インバータ（入力部インバータ）ＩＮＶ１の出力側はインバータＩＮＶ２の入力側に接続され、インバータＩＮＶ２の出力側がトランスミッション・ゲートＴＧを介してインバータＩＮＶ１の入力側に接続され、これらのインバータＩＮＶ１，ＩＮＶ２及びトランスミッション・ゲートＴＧによってループ状のラッチ回路を構成している。
【００３７】
フォトダイオードＰＤは、インバータＩＮＶ１の入力側に逆バイアス接続されている。また、インバータＩＮＶ１の入力側には、フォトダイオードＰＤに印加する逆バイアス方向のリフレッシュ電圧のオンオフを行うリフレッシュ・スイッチング素子（トランジスタＭ１）が接続されている。以下では、フォトダイオードＰＤとトランジスタＭ１が接続されたインバータＩＮＶ１の入力側のノードを「入力ノード」といい、記号「ＩＮ」で表す。
【００３８】
反転入力型（図１（ａ））の場合には、フォトダイオードＰＤのアノードが接地され、カソードが入力ノードＩＮに接続される。また、入力ノードＩＮにトランジスタＭ１のドレインが接続され、トランジスタＭ１のソースは電源電圧に接続される。
【００３９】
一方、非反転入力型（図１（ｂ））の場合には、フォトダイオードＰＤのカソードが電源電圧に接続され、アノードが入力ノードＩＮに接続される。また、入力ノードＩＮにトランジスタＭ１のソースが接続され、トランジスタＭ１のドレインは接地される。
【００４０】
トランジスタＭ１のゲートには、リフレッシュ信号（¬REFRESH）が入力される。また、トランスミッション・ゲートＴＧの各トランジスタＭ２，Ｍ３には、ゲート信号（¬GATE，GATE）が入力されている。
【００４１】
ラッチ回路の出力は、インバータＩＮＶ１又はＩＮＶ２の出力側から取り出される。反転入力型（図１（ａ））の場合、インバータＩＮＶ１の出力側から非反転出力（CS）を、インバータＩＮＶ２の出力側から反転出力（¬CS）を取り出すことができる。一方、非反転入力型（図１（ｂ））の場合、インバータＩＮＶ２の出力側から非反転出力（CS）を、インバータＩＮＶ１の出力側から反転出力（¬CS）を取り出すことができる。
【００４２】
図２は、図１（ａ）に示した反転入力型の光信号ラッチ回路の動作を表すタイミングチャートである。尚、非反転入力型の光信号ラッチ回路の動作も反転入力型の光信号ラッチ回路と同様であるため、ここでは代表として反転入力型の光信号ラッチ回路の動作のみを説明する。
【００４３】
初期状態として、ゲート信号（GATE）は１レベル（¬GATEは０レベル）、リフレッシュ信号（¬REFRESH）は１レベルとし、光信号はＯＦＦ状態であるとする。
【００４４】
光信号を入力する前に、時刻ｔ１において、まずゲート信号（GATE）は０レベルとする。このとき、トランスミッション・ゲートＴＧはオフ状態となり、インバータＩＮＶ１，ＩＮＶ２のループは切断される。
【００４５】
次に、時刻ｔ２において、リフレッシュ信号（¬REFRESH）を０レベルとする。これにより、トランジスタＭ１はオン状態となり、入力ノードＩＮの電圧は電源電圧Ｖｃｃ（すなわち１レベル）となる。それに伴い、非反転出力（CS）は０、反転出力（¬CS）は１となる。
【００４６】
次に、時刻ｔ３において、リフレッシュ信号（¬REFRESH）を再び１レベルに戻す。これにより、フォトダイオードＰＤへの電源電圧Ｖｃｃの入力は終わるが、フォトダイオードＰＤのキャパシタに蓄えられた電荷によって、フォトダイオードＰＤの両端電圧はＶｃｃに保たれる。
【００４７】
そして、フォトダイオードに対して光信号が入力される。図２の例では、時刻ｔ３から光信号として１が入力されている。これにより、フォトダイオードＰＤは導通状態となり、蓄えられた電荷が放電されて入力ノードＩＮの電圧は０レベルとなる。それに伴い、非反転出力（CS）は１、反転出力（¬CS）は０となる。
【００４８】
反転出力（CS）が１、反転出力（¬CS）が０に確定した後に、時刻ｔ４においてゲート信号を１レベルとする。これにより、トランスミッション・ゲートＴＧはオン状態となり、インバータＩＮＶ１，ＩＮＶ２のループは接続される。インバータＩＮＶ１，ＩＮＶ２のループが接続されると、このループがラッチ回路として機能し、光信号の入力値が安定的に保持される。
【００４９】
以上のように、本実施例の光信号ラッチ回路によれば、フォトダイオードＰＤの入力ノード電圧を、バッファを介すことなく直接インバータＩＮＶ１に入力するため、従来に比べて実装面積を大幅に小さくすることが可能となる。
【００５０】
尚、図１の例では、入力受付用スイッチング素子としてトランスミッション・ゲートＴＧを使用したが、入力受付用スイッチング素子としては図３（ａ）又は図３（ｂ）に示したようにＭＯＳスイッチＭ２を使用してもよい。また、インバータＩＮＶ２の代わりに、図３又は図３（ｂ）に示したスイッチング素子（ＭＯＳトランジスタＭ６）を使用することもできる。これにより、更に光信号ラッチ回路の実装面積を小さくすることが可能となる。
【００５１】
尚、図３に示した光信号ラッチ回路の場合、ＭＯＳトランジスタＭ６は、その前段のインバータ（入力部インバータ）ＩＮＶ１の出力論理値の反転を完全に伝達するものではない。
【００５２】
すなわち、フォトダイオードＰＤの両端子間にリフレッシュ電圧Ｖｃｃが印加されているときには、インバータＩＮＶ１の出力論理値は、入力ノードＩＮの論理値の反転である。この場合、ＭＯＳトランジスタＭ６はオン状態となって、そのドレイン端子からは入力ノードＩＮの論理値と同じ論理値に相当する電圧が出力されインバータとして機能する。一方、フォトダイオードＰＤが放電した状態にあるときは、ＭＯＳトランジスタＭ６はオフ状態となって、そのドレイン端子は高インピーダンス状態となる。従って、この場合、インバータＩＮＶ１の出力論理値の反転は伝達されない。
【００５３】
しかしながら、リフレッシュ信号（¬REFRESH）によりリフレッシュがされたときには、フォトダイオードＰＤの両端子間には必ずリフレッシュ電圧Ｖｃｃが印加されるので、ＭＯＳトランジスタＭ６のドレイン端子の論理値は、入力ノードＩＮの論理値と同じ論理値となる。そして、フォトダイオードＰＤに入力される光信号の値が０（未照射）であれば、ＭＯＳトランジスタＭ６のドレイン端子の論理値は維持される。従って、この状態でＭＯＳスイッチＭ２をオン（導通状態）とすれば、ラッチ回路のループがつながり、データは安定的にラッチされた状態となる。一方、フォトダイオードＰＤに入力される光信号の値が１（照射）の場合、フォトダイオードＰＤは放電し、ＭＯＳトランジスタＭ６のドレイン端子は高インピーダンス状態となる。この場合、ＭＯＳトランジスタＭ６とＭＯＳスイッチＭ２との間の配線の浮遊容量により、ＭＯＳトランジスタＭ６のドレイン端子はリフレッシュ時の論理値に保たれる。しかし、この浮遊容量はフォトダイオードＰＤの有するキャパシタに比べて遙かに小さいので、ＭＯＳスイッチＭ２をオン（導通状態）とすれば論理値は反転する。この場合、ＭＯＳトランジスタＭ６の部分でラッチ回路のループは切断された状態となるが、フォトダイオードＰＤの両端子間の電位差は０であるため、この状態は安定的に維持される。
【００５４】
従って、図３（ａ）又は図３（ｂ）のような回路によっても、光信号を安定的にラッチすることが可能である。
【実施例２】
【００５５】
図４は、本発明の実施例２に係る光信号ラッチアレイの回路構成を表す図である。本実施例の光信号ラッチアレイは、図１（ａ）に示した光信号ラッチ回路と同様のｎ個（ｎ≧２）の光信号ラッチ回路ＬＡＴＣＨ１〜ＬＡＴＣＨｎを備えている。
【００５６】
更に、リフレッシュ・フォトダイオードＲＰＤ、ブロック・リフレッシュ・スイッチング素子であるｐＭＯＳ型のトランジスタＭ４、リセット用に使用されるｎＭＯＳ型のトランジスタＭ５、インバータＩＮＶ３，ＩＮＶ４、及び反転論理積ゲートＮＡＮＤを有するゲート開放信号生成回路ＧＯＳＣ備えている。
【００５７】
リフレッシュ・フォトダイオードＲＰＤは、トランジスタＭ４と直列に逆バイアス接続されている。リフレッシュ・フォトダイオードＲＰＤのアノードは接地されており、カソードがトランジスタＭ４のドレインに接続されている。また、トランジスタＭ４のソースは、電源電圧に接続されている。以下、リフレッシュ・フォトダイオードＲＰＤとトランジスタＭ４との接続点を「連結ノードＧＩＮ」という。トランジスタＭ４のゲート端子には、ブロック・リフレッシュ信号（¬Block REFRESH）が入力される。
【００５８】
リセット用のトランジスタＭ５は、リフレッシュ・フォトダイオードＲＰＤに並列に、連結ノードＧＩＮ及び接地端子の間に接続されている。リセット用のトランジスタＭ５のゲート端子には、リセット信号（RESET）が入力される。尚、リセット用のトランジスタＭ５は、すべての光信号ラッチ回路ＬＡＴＣＨ１〜ＬＡＴＣＨｎのデータを電気的にクリアする場合に使用されるものであり、本発明において必ず必要とされるものではない。
【００５９】
連結ノードＧＩＮには、インバータＩＮＶ３の入力端子が接続され、インバータＩＮＶ３の出力端子にはインバータＩＮＶ４の入力端子が接続されている。このインバータＩＮＶ３及びインバータＩＮＶ４によって出力バッファ回路が構成されている。
【００６０】
インバータＩＮＶ３及びインバータＩＮＶ４の出力信号（それぞれ、ゲート信号¬GATE，GATE）は、各光信号ラッチ回路ＬＡＴＣＨ１〜ＬＡＴＣＨｎのトランスミッション・ゲートＴＧの各トランジスタＭ２，Ｍ３（図１（ａ）参照）に接続されている。従って、各光信号ラッチ回路ＬＡＴＣＨ１〜ＬＡＴＣＨｎのトランスミッション・ゲートＴＧは、ゲート開放信号生成回路ＧＯＳＣの出力信号（ゲート信号¬GATE，GATE）によって開閉される。
【００６１】
また、反転論理積ゲートＮＡＮＤは２つの入力端子を有しており、一方はインバータＩＮＶ３の出力端子に接続され、他方にはリフレッシュ信号（REFRESH）が入力される。
【００６２】
以上のように構成された本実施例の光信号ラッチアレイについて、以下その動作を説明する。
【００６３】
初期状態では、ブロック・リフレッシュ信号（¬Block REFRESH）は１、リフレッシュ信号（REFRESH）は０とし、光信号は入力されていないものとする。
【００６４】
まず、時刻ｔ１〜ｔ２の間だけリセット信号（RESET）を１とするとともに、リフレッシュ信号（REFRESH）を１レベルとする（以下、これを「電気的リセット動作」という。）。リセット信号（RESET）が１の間、トランジスタＭ５が導通状態となる。この間に、リフレッシュ・フォトダイオードRPDに蓄積された電荷が放電される。従って、連結ノードＧＩＮの電位は０レベル、ゲート信号GATEは０レベル、ゲート信号¬GATEは１レベルとなる。また、各光信号ラッチ回路ＬＡＴＣＨ１〜ＬＡＴＣＨｎのトランスミッション・ゲートＴＧは、非導通状態となる。また、リフレッシュ信号（REFRESH）が１の間、各光信号ラッチ回路ＬＡＴＣＨ１〜ＬＡＴＣＨｎのトランジスタＭ１（図１（ａ）参照）が導通状態となる。このとき、トランスミッション・ゲートＴＧは非導通状態であり、フォトダイオードＰＤには逆バイアス方向に電源電圧Ｖｃｃが印加される。これによりフォトダイオードＰＤが充電されて、入力ノードＩＮｉ（ｉ＝０〜ｎ−１）は１レベルにリセットされる。同時に、非反転出力（CS）は０に、反転出力（¬CS）は１にリセットされる。時刻ｔ２でリセット信号（RESET）及びリフレッシュ信号（REFRESH）が０とされる。これにより、トランジスタＭ１，Ｍ５が非導通状態となる。
【００６５】
尚、電気的リセット動作は、すべての光信号ラッチ回路ＬＡＴＣＨ１〜ＬＡＴＣＨｎに対して電気的にリセットを行う場合に実行される。この電気的リセット動作は、光再構成デートアレイにおいては、デバイスの初期化時に必要となる。しかしながら、電源起動時に同期して光信号を照射してチップ内のすべての光信号ラッチ回路に強制的にデータを入力するようなシステム構成とすれば、この電気的リセット動作は必ずしも必要ではない。従って、かかる場合、リセット用のトランジスタＭ５は省略することもできる。
【００６６】
次に、時刻ｔ３〜ｔ４の間だけブロック・リフレッシュ信号（¬Block REFRESH）を０レベルとする。これにより、トランジスタＭ４が導通状態となり、リフレッシュ・フォトダイオードＲＰＤに逆バイアス方向に電源電圧Ｖｃｃが印加される。これにより、リフレッシュ・フォトダイオードＲＰＤに電荷が蓄積される。また、連結ノードＧＩＮの電位は１レベル、ゲート信号GATEは１レベル、ゲート信号¬GATEは０レベルとなる。また、各光信号ラッチ回路ＬＡＴＣＨ１〜ＬＡＴＣＨｎのトランスミッション・ゲートＴＧは、導通状態となる。時刻ｔ４でブロック・リフレッシュ信号（¬Block REFRESH）が１レベルとされる。
【００６７】
次に、時刻ｔ４〜ｔ６の間、リフレッシュ・フォトダイオードＲＰＤに対して光信号が入力される。光信号が１の場合にはリフレッシュ・フォトダイオードＲＰＤに光照射がされ、光信号が０の場合にはリフレッシュ・フォトダイオードＲＰＤには光照射がされないものとする。ここでは、光信号として１が入力され、リフレッシュ・フォトダイオードＲＰＤに光照射がされるものとする。リフレッシュ・フォトダイオードＲＰＤに光照射がされると、リフレッシュ・フォトダイオードＲＰＤは放電し、連結ノードＧＩＮの電位は０レベル、ゲート信号GATEは０レベル、ゲート信号¬GATEは１レベルとなる。また、各光信号ラッチ回路ＬＡＴＣＨ１〜ＬＡＴＣＨｎのトランスミッション・ゲートＴＧは、非導通状態となる。これにより、各光信号ラッチ回路ＬＡＴＣＨ１〜ＬＡＴＣＨｎの光信号による書き込みが可能となる。
【００６８】
次に、時刻ｔ７〜ｔ８の間だけ、リフレッシュ信号（REFRESH）を１レベルとする。これにより、反転論理積ゲートＮＡＮＤの出力は時刻ｔ７〜ｔ８の間だけ０となり各光信号ラッチ回路ＬＡＴＣＨ１〜ＬＡＴＣＨｎのトランジスタＭ１が導通状態となりフォトダイオードＰＤが充電される。
【００６９】
そして、時刻ｔ７〜ｔ８の間、各光信号ラッチ回路ＬＡＴＣＨ１〜ＬＡＴＣＨｎのフォトダイオードＰＤに対して光信号が入力される。これにより、各光信号ラッチ回路ＬＡＴＣＨ１〜ＬＡＴＣＨｎの入力ノードＩＮｉ（ｉ＝０〜ｎ−１）は光信号に応じたレベルとなる。すなわち、光信号が１のときはフォトダイオードＰＤが放電して０レベルとなり、光信号が０のときは１レベルに保持される。図５の例では、光信号として１が入力されているため、入力ノードＩＮｉの電位は０レベルとなっている。従って、非反転出力（CS）は１となる。最後に、時刻ｔ１０において、ブロック・リフレッシュ信号（¬Block REFRESH）を０レベルとする。これにより、トランスミッション・ゲートＴＧは、導通状態となり、各光信号ラッチ回路ＬＡＴＣＨ１〜ＬＡＴＣＨｎのラッチループが導通する。従って、光信号により書き込まれたデータは安定的に保持される。
【００７０】
ここで、もし時刻ｔ４〜ｔ６でリフレッシュ・フォトダイオードＲＰＤに光照射がされなければ、連結ノードＧＩＮの電位は１レベルに保持され、各光信号ラッチ回路ＬＡＴＣＨ１〜ＬＡＴＣＨｎのラッチループは導通状態に保たれる。また、反転論理積ゲートＮＡＮＤの一方の入力端子にはゲート信号（¬GATE）として０が入力され続けるため、リフレッシュ信号（REFRESH）が１レベルとなっても、反転論理積ゲートＮＡＮＤの出力は１レベルを保ち続ける。従って、各光信号ラッチ回路ＬＡＴＣＨ１〜ＬＡＴＣＨｎのフォトダイオードＰＤはリフレッシュされることはなく、光信号による書き込みもできない状態となる。すなわち、書き込みがマスクされた状態となる。
【００７１】
このように、本実施例の光信号ラッチアレイによれば、リフレッシュ・フォトダイオードＲＰＤに対する光信号により、各光信号ラッチ回路ＬＡＴＣＨ１〜ＬＡＴＣＨｎの書き込みをマスクしたりマスク解除したりすることができる。故に、書き込みを行いたい回路ブロックの光信号ラッチ回路のみをマスク解除して各光信号ラッチ回路への光信号の書き込みを行うことが可能となる。
【００７２】
尚、本実施例では光信号ラッチ回路ＬＡＴＣＨ１〜ＬＡＴＣＨｎとして図１（ａ）の回路を使用した例を説明したが、光信号ラッチ回路ＬＡＴＣＨ１〜ＬＡＴＣＨｎとしては、図１（ｂ）の回路や、図３（ａ），（ｂ）の回路を使用することもできる。
【図面の簡単な説明】
【００７３】
【図１】本発明の実施例１に係る光信号ラッチ回路の回路構成を表す図である。
【図２】図１（ａ）に示した反転入力型の光信号ラッチ回路の動作を表すタイミングチャートである。
【図３】本発明の実施例１に係る光信号ラッチ回路の他の回路構成を表す図である。
【図４】本発明の実施例２に係る光信号ラッチアレイの回路構成を表す図である。
【図５】図４に示した光信号ラッチアレイの動作を表すタイミングチャートである。
【図６】従来のラッチ回路を適用することによって構成された光信号ラッチ回路の回路構成を表す図である。
【符号の説明】
【００７４】
ＰＤ フォトダイオード
ＲＰＤ リフレッシュ・フォトダイオード
Ｍ１〜Ｍ５ スイッチング素子（トランジスタ）
ＴＧ トランスミッション・ゲート
ＩＮＶ１〜ＩＮＶ４ インバータ
ＢＵＦＦ バッファ
ＩＮ 入力ノード
ＮＡＮＤ 反転論理積ゲート
ＬＡＴＣＨ１〜ＬＡＴＣＨｎ 光信号ラッチ回路
ＧＯＳＣ ゲート開放信号生成回路
【技術分野】
【０００１】
本発明は、入力される光信号を電気的なデジタル信号に変換するとともにその値をラッチする光信号ラッチ回路に関し、特に、小さい実装面積が要求される光再構成ゲートアレイ等への実装に適した光信号ラッチ回路に関する。
【背景技術】
【０００２】
近年、回路の論理構造の再構成時間を飛躍的に短縮する技術として、光再構成型ゲートアレイ（Optically Programmable Gate Array : ＯＲＧＡ）の研究・開発が進められている（例えば、特許文献１〜４参照）。光再構成型ゲートアレイは、回路の論理構造の情報を光信号パターンとして出力する光学部と、前記光信号パターンに従って回路の論理構造の構成を行うＶＬＳＩ部との二つの部分を有し、光学部からの光信号パターンによりＶＬＳＩ部の論理構造の再構成を並列的に実行するデバイスである。
【０００３】
これらの光再構成型ゲートアレイにおいては、ＶＬＳＩ部である論理回路が搭載されたチップ（論理回路チップ）内の回路の各所に、フォトダイオードを備えた光信号ラッチ回路が設けられている。論理回路構成情報を含む光信号パターンは、光信号ラッチ回路のフォトダイオードによって電気的な信号に変換される。こうして入力された論理回路構成情報は、光信号ラッチ回路内に設けられたラッチ回路に保持される。そして、ラッチ回路に保持された論理回路構成情報に従った回路接続の切り替えを行うことによって、論理回路の再構成が行われる。
【０００４】
ラッチ回路の構成としては、例えば、特許文献５〜７に記載のものが公知であり、これらは種々の回路で広く使用されている。図６は、従来のラッチ回路を適用することによって構成された光信号ラッチ回路の回路構成を表す図である。光信号の書き込みを行う場合、まずリフレッシュ信号（¬REFRESH）を０レベルとし、リフレッシュ用のトランジスタＭ１をオン状態とする。これにより、フォトダイオードＰＤにはリフレッシュ電圧Vccが印加される。尚、本明細書において記号「¬」が付された信号は負論理の信号を表すものとし、図面では信号名の上に上線を付して表示することとする。フォトダイオードＰＤは、逆バイアス接続されているため、フォトダイオードＰＤはキャパシタとして機能し、電荷が蓄積される。
【０００５】
次に、リフレッシュ信号（¬REFRESH）を１レベルとし、トランジスタＭ１をオフ状態とする。このとき、フォトダイオードＰＤには、その容量によって電荷が保持され、カソード側のノードＩＮには１レベルの電圧が保持される。
【０００６】
この状態で、フォトダイオードＰＤに対して光信号を入力する。光信号が１のときはフォトダイオードＰＤに光照射され、フォトダイオードＰＤが放電し、ノードＩＮの電圧は０レベルとなる。光信号が０のときはフォトダイオードＰＤには光照射されず、ノードＩＮの電圧は１レベルに維持される。従って、ノードＩＮの電圧は光信号の反転値となる。
【０００７】
ノードＩＮの電圧はバッファＢＵＦＦを介して、トランスミッション・ゲートＴＧに入力される。トランスミッション・ゲートは、ｐＭＯＳトランジスタＭ２とｎＭＯＳトランジスタＭ３とから構成されており、各トランジスタには、ゲート信号（¬GATE，GATE）が入力されている。また、トランスミッション・ゲートＴＧの出力側は、２つのインバータＩＮＶ１，ＩＮＶ２がループ状に結合してなるラッチのインバータＩＮＶ１の入力端子に接続されている。
【０００８】
ノードＩＮの電圧をラッチに保持する場合には、ゲート信号（GATE）が１レベルとする。このとき、トランスミッション・ゲートはオン状態となり、バッファＢＵＦＦの出力はインバータＩＮＶ１の入力端子に印加される。ここで、バッファＢＵＦＦの駆動能力はインバータＩＮＶ１，ＩＮＶ２の駆動能力よりも大きく構成されている。従って、インバータＩＮＶ１の入力電圧は強制的にバッファＢＵＦＦの出力電圧とされる。ラッチへの入力が終わると、ゲート信号（GATE）が０レベルとする。これにより、ノードＩＮの電圧はラッチに保持される。
【０００９】
ラッチに保持された電圧は、インバータＩＮＶ１の出力端子から保持信号ＣＳとして取り出される。保持信号ＣＳはノードＩＮの電圧の反転値となるので、フォトダイオードＰＤに入力された光信号の値が保持信号ＣＳとして出力される。
【００１０】
このように、従来のラッチ回路を使用する場合、フォトダイオードＰＤの出力を一度バッファＢＵＦＦで受けてから、その出力を後段のトランスミッション・ゲートＴＧを介してラッチに入力する構成をとることになる。
【特許文献１】特開２００２−３５３３１７号公報
【特許文献２】米国特許第５９５９７４７号明細書
【特許文献３】米国特許第６０５７７０３号明細書
【特許文献４】米国特許第６０７２６０８号明細書
【特許文献５】特開平８−３７４４９号公報
【特許文献６】特開平５−２６８００号公報
【特許文献７】特開平１１−９７９８４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、光再構成ゲートアレイ（特許文献１〜４参照）のように、論理回路が搭載されたチップ内に多数の光信号ラッチ回路を設け、チップに光信号を照射し光信号を直接チップに入力するような素子においては、チップ内に極めて多くの光信号ラッチ回路を搭載する必要がある。従って、かかる素子においては、光信号ラッチ回路がチップ全体の実装面積の多くの部分を占めるため、ゲート密度を向上させる上で各光信号ラッチ回路の実装面積を可能な限り小さくすることが極めて重要な課題である。
【００１２】
しかし、上記従来のラッチ回路を適用することによって構成された光信号ラッチ回路では、フォトトランジスタ自体はインバータを駆動するだけの駆動能力がないため、必ずフォトトランジスタの出力をラッチ回路に入力するバッファが必要となる。従って、バッファを実装するだけの余分な実装面積が必要とされ、光信号ラッチ回路全体の実装面積を縮小する際の妨げとなっていた。
【００１３】
そこで、本発明の目的は、従来に比べて実装面積を大幅に小さくすることが可能な光信号ラッチ回路及びそれを使用した光信号ラッチアレイを提供することにある。
【課題を解決するための手段】
【００１４】
本発明に係る光信号ラッチ回路の第１の構成は、偶数個のインバータがループ状に接続されたラッチ回路と、前記ラッチ回路内の１つのインバータ（以下、「入力部インバータ」という。）の入力側に設けられ、前記ラッチ回路のループの接断を行う入力受付用スイッチング素子と、前記入力部インバータと前記入力受付用スイッチング素子との接続ノード（以下、「入力ノード」という。）に逆バイアス接続されたフォトダイオードと、前記フォトダイオードに印加する逆バイアス方向のリフレッシュ電圧のオンオフを行うリフレッシュ・スイッチング素子と、を備えていることを特徴とする。
【００１５】
この構成によれば、光信号ラッチ回路に光信号の値をラッチする場合には、まず、入力受付用スイッチング素子をオフ状態として、ラッチ回路のループを切断状態とする。そして、リフレッシュ・トランジスタをオン状態としてフォトダイオードに逆バイアス方向のリフレッシュ電圧を印加する。これにより、フォトダイオードの両端子間の電圧はリフレッシュ電圧となり、フォトダイオードのキャパシタに電荷が蓄積される。
【００１６】
この状態で、フォトダイオードに対して光信号を入力する。光信号が１の場合にはフォトダイオードに光照射がされ、フォトダイオードは放電する。これに伴い、フォトダイオードと前記リフレッシュ・スイッチング素子との連結ノード（以下、「入力ノード」という。）の論理レベルは反転する。一方、光信号が０の場合にはフォトダイオードに光照射がされないため、入力ノードの論理レベルは維持される。
【００１７】
入力ノードの電圧は、入力部インバータに直接入力される。このとき、入力受付用スイッチング素子がオフ状態であり、ラッチ回路のループは切断状態にあるので、ラッチ回路内の各インバータはフォトダイオードの入力ノード電圧によって駆動され、論理レベルが確定する。
【００１８】
各インバータの論理レベルが確定した後に、入力受付用スイッチング素子をオン状態として、ラッチ回路のループを接続状態とする。これにより、光信号の論理レベルがラッチ回路に安定的にラッチされる。
【００１９】
このように、本発明ではフォトダイオードの入力ノード電圧を、バッファを介すことなく直接入力部インバータに入力するため、従来に比べて実装面積を大幅に小さくすることが可能となる。
【００２０】
ここで、「入力受付用スイッチング素子」、「リフレッシュ・スイッチング素子」としては、トランスミッション・ゲート、ＭＩＳ（Metal Insulator Semiconductor）スイッチ（ＭＯＳ（Metal Oxide Semiconductor）スイッチを含む。）等を使用することができる。ラッチ回路を構成するインバータの数は偶数個であれば特に限定されないが、光信号ラッチ回路の実装面積を小さくする観点から、２個又は４個とすることが好ましい。インバータの回路構成についても特に限定するものではないが、論理値を確実に伝達できて実装面積も小さいＣＭＩＳ（Complementary Metal Insulator Semiconductor）型インバータを使用することが好ましい。
【００２１】
本発明に係る光信号ラッチ回路の第２の構成は、前記第１の構成において、前記ラッチ回路は、２つのインバータがループ状に接続されたものであることを特徴とする。
【００２２】
特に、ラッチ回路として２個のインバータ・ループを使用することで、光信号ラッチ回路の実装面積を最小にすることができる。
【００２３】
本発明に係る光信号ラッチ回路の第３の構成は、前記第１又は２の構成において、前記ラッチ回路内のインバータのうち出力側に前記入力受付用スイッチング素子が接続されたものに代えて１個のＭＩＳトランジスタを備えており、前記ＭＩＳトランジスタは、ゲート端子がその前段インバータの出力端子に接続され、ドレイン端子が前記入力受付用スイッチング素子を介して前記入力部インバータの入力端子に接続され、ソース端子には前記フォトダイオードの両端子間に前記リフレッシュ電圧が印加されているときの前記入力ノードの論理値と同じ論理値に相当する電圧が印加されるものであることを特徴とする。
【００２４】
この構成により、出力側に前記入力受付用スイッチング素子が接続されたインバータを、１個のＭＩＳトランジスタ（ＭＯＳトランジスタを含む。）で置き換えたので、光信号ラッチ回路の実装面積をより小さくすることができる。
【００２５】
尚、「フォトダイオードの両端子間にリフレッシュ電圧が印加されているときにオン状態となる」ことから、フォトダイオードの両端子間にリフレッシュ電圧が印加されているときの入力ノードの論理値が１の場合には、ＭＩＳトランジスタにはｐ型が使用され、０の場合にはＭＩＳトランジスタにはｎ型が使用される。
【００２６】
本発明に係る光信号ラッチアレイの第１の構成は、偶数個のインバータがループ状に接続されたラッチ回路と、前記ラッチ回路内の１つのインバータ（以下、「入力部インバータ」という。）の入力側に設けられ、前記ラッチ回路のループの接断を行う入力受付用スイッチング素子と、前記入力部インバータと前記入力受付用スイッチング素子との接続ノード（以下、「入力ノード」という。）に逆バイアス接続されたフォトダイオードと、前記フォトダイオードに印加する逆バイアス方向のリフレッシュ電圧のオンオフを行うリフレッシュ・スイッチング素子と、を具備する光信号ラッチ回路を複数個備えるとともに、スイッチング素子（以下、「ブロック・リフレッシュ・スイッチング素子」という。）と直列に逆バイアス接続されたフォトダイオード（以下、「リフレッシュ・フォトダイオード」という。）、及び、入力端子が前記リフレッシュ・フォトダイオードと前記ブロック・リフレッシュ・スイッチング素子との連結ノードに接続された出力バッファ回路を具備するゲート開放信号生成回路を備え、前記各光信号ラッチ回路の入力受付用スイッチング素子は、前記ゲート開放信号生成回路の出力バッファ回路の出力により開閉されることを特徴とする。
【００２７】
光再構成ゲートアレイなどでは、チップ全体に光信号を入力する場合もあるが、むしろチップの一部の回路ブロックのみに光信号を入力するような場合のほうが多い。このような場合、ゲート開放信号生成回路を用いて、光信号を入力する回路ブロックの光信号ラッチ回路の入力受付用スイッチング素子のみをオフ状態とすることで、必要な回路ブロックのみに光信号をラッチし、必要のない回路ブロックには照射光によりラッチされたデータが失われないようにマスクをすることが可能となる。また、どの回路ブロックの書き込みを行うかの選択も、リフレッシュ・フォトダイオードへの光信号入力によって行うことができる。
【００２８】
本発明に係る光信号ラッチアレイの第２の構成は、前記第１の構成において、前記ラッチ回路は、２つのインバータがループ状に接続されたものであることを特徴とする。
【００２９】
本発明に係る光信号ラッチアレイの第３の構成は、前記第１又は２の構成において、前記前記ラッチ回路内のインバータのうち出力側に前記入力受付用スイッチング素子が接続されたものに代えて１個のＭＩＳトランジスタを備えており、前記ＭＩＳトランジスタは、ゲート端子がその前段インバータの出力端子に接続され、ドレイン端子が前記入力受付用スイッチング素子を介して前記入力部インバータの入力端子に接続され、ソース端子には前記フォトダイオードの両端子間に前記リフレッシュ電圧が印加されているときの前記入力ノードの論理値と同じ論理値に相当する電圧が印加され、前記フォトダイオードの両端子間に前記リフレッシュ電圧が印加されているときにオン状態となるものであることを特徴とする。
【発明の効果】
【００３０】
以上のように、本発明に係る光信号ラッチ回路によれば、フォトダイオードの入力ノード電圧を、バッファを介すことなく直接第１のインバータに入力するため、従来に比べて実装面積を大幅に小さくすることが可能となる。
【００３１】
また、本発明に係る光信号ラッチアレイによれば、ゲート開放信号生成回路を用いることで、必要な回路ブロックのみに光信号をラッチし、必要のない回路ブロックには誤って回り込んだ光によりラッチされたデータが失われないようにマスクをすることが可能となる。
【００３２】
また、光再構成ゲートアレイにおいてチップの全エリアに対して光信号の多重パターンを照射し、ある時点で再構成を行いたい回路ブロックのみ、その多重パターンのうちの当該回路ブロックに属する光信号のみをラッチし、それ以外の回路ブロックについては光信号をラッチしないといった用途に使用することができる。これにより、１つの多重パターンを複数のタイミングにおける複数の回路ブロックの回路再構成情報として使用することができ、光メモリの有効利用を行うことができる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【実施例１】
【００３４】
図１は、本発明の実施例１に係る光信号ラッチ回路の回路構成を表す図である。図１（ａ）は反転入力型の構成、図１（ｂ）は非反転入力型の構成を表している。
【００３５】
図１において、本実施例に係る光信号ラッチ回路は、２個のインバータＩＮＶ１，ＩＮＶ２、入力受付用スイッチング素子であるトランスミッション・ゲートＴＧ、フォトダイオードＰＤ、及びリフレッシュ・スイッチング素子であるｐＭＯＳ型のトランジスタＭ１を備えている。また、トランスミッション・ゲートＴＧは、ｐＭＯＳ型のトランジスタＭ２とｎＭＯＳ型のトランジスタＭ３とから構成されている。
【００３６】
インバータ（入力部インバータ）ＩＮＶ１の出力側はインバータＩＮＶ２の入力側に接続され、インバータＩＮＶ２の出力側がトランスミッション・ゲートＴＧを介してインバータＩＮＶ１の入力側に接続され、これらのインバータＩＮＶ１，ＩＮＶ２及びトランスミッション・ゲートＴＧによってループ状のラッチ回路を構成している。
【００３７】
フォトダイオードＰＤは、インバータＩＮＶ１の入力側に逆バイアス接続されている。また、インバータＩＮＶ１の入力側には、フォトダイオードＰＤに印加する逆バイアス方向のリフレッシュ電圧のオンオフを行うリフレッシュ・スイッチング素子（トランジスタＭ１）が接続されている。以下では、フォトダイオードＰＤとトランジスタＭ１が接続されたインバータＩＮＶ１の入力側のノードを「入力ノード」といい、記号「ＩＮ」で表す。
【００３８】
反転入力型（図１（ａ））の場合には、フォトダイオードＰＤのアノードが接地され、カソードが入力ノードＩＮに接続される。また、入力ノードＩＮにトランジスタＭ１のドレインが接続され、トランジスタＭ１のソースは電源電圧に接続される。
【００３９】
一方、非反転入力型（図１（ｂ））の場合には、フォトダイオードＰＤのカソードが電源電圧に接続され、アノードが入力ノードＩＮに接続される。また、入力ノードＩＮにトランジスタＭ１のソースが接続され、トランジスタＭ１のドレインは接地される。
【００４０】
トランジスタＭ１のゲートには、リフレッシュ信号（¬REFRESH）が入力される。また、トランスミッション・ゲートＴＧの各トランジスタＭ２，Ｍ３には、ゲート信号（¬GATE，GATE）が入力されている。
【００４１】
ラッチ回路の出力は、インバータＩＮＶ１又はＩＮＶ２の出力側から取り出される。反転入力型（図１（ａ））の場合、インバータＩＮＶ１の出力側から非反転出力（CS）を、インバータＩＮＶ２の出力側から反転出力（¬CS）を取り出すことができる。一方、非反転入力型（図１（ｂ））の場合、インバータＩＮＶ２の出力側から非反転出力（CS）を、インバータＩＮＶ１の出力側から反転出力（¬CS）を取り出すことができる。
【００４２】
図２は、図１（ａ）に示した反転入力型の光信号ラッチ回路の動作を表すタイミングチャートである。尚、非反転入力型の光信号ラッチ回路の動作も反転入力型の光信号ラッチ回路と同様であるため、ここでは代表として反転入力型の光信号ラッチ回路の動作のみを説明する。
【００４３】
初期状態として、ゲート信号（GATE）は１レベル（¬GATEは０レベル）、リフレッシュ信号（¬REFRESH）は１レベルとし、光信号はＯＦＦ状態であるとする。
【００４４】
光信号を入力する前に、時刻ｔ１において、まずゲート信号（GATE）は０レベルとする。このとき、トランスミッション・ゲートＴＧはオフ状態となり、インバータＩＮＶ１，ＩＮＶ２のループは切断される。
【００４５】
次に、時刻ｔ２において、リフレッシュ信号（¬REFRESH）を０レベルとする。これにより、トランジスタＭ１はオン状態となり、入力ノードＩＮの電圧は電源電圧Ｖｃｃ（すなわち１レベル）となる。それに伴い、非反転出力（CS）は０、反転出力（¬CS）は１となる。
【００４６】
次に、時刻ｔ３において、リフレッシュ信号（¬REFRESH）を再び１レベルに戻す。これにより、フォトダイオードＰＤへの電源電圧Ｖｃｃの入力は終わるが、フォトダイオードＰＤのキャパシタに蓄えられた電荷によって、フォトダイオードＰＤの両端電圧はＶｃｃに保たれる。
【００４７】
そして、フォトダイオードに対して光信号が入力される。図２の例では、時刻ｔ３から光信号として１が入力されている。これにより、フォトダイオードＰＤは導通状態となり、蓄えられた電荷が放電されて入力ノードＩＮの電圧は０レベルとなる。それに伴い、非反転出力（CS）は１、反転出力（¬CS）は０となる。
【００４８】
反転出力（CS）が１、反転出力（¬CS）が０に確定した後に、時刻ｔ４においてゲート信号を１レベルとする。これにより、トランスミッション・ゲートＴＧはオン状態となり、インバータＩＮＶ１，ＩＮＶ２のループは接続される。インバータＩＮＶ１，ＩＮＶ２のループが接続されると、このループがラッチ回路として機能し、光信号の入力値が安定的に保持される。
【００４９】
以上のように、本実施例の光信号ラッチ回路によれば、フォトダイオードＰＤの入力ノード電圧を、バッファを介すことなく直接インバータＩＮＶ１に入力するため、従来に比べて実装面積を大幅に小さくすることが可能となる。
【００５０】
尚、図１の例では、入力受付用スイッチング素子としてトランスミッション・ゲートＴＧを使用したが、入力受付用スイッチング素子としては図３（ａ）又は図３（ｂ）に示したようにＭＯＳスイッチＭ２を使用してもよい。また、インバータＩＮＶ２の代わりに、図３又は図３（ｂ）に示したスイッチング素子（ＭＯＳトランジスタＭ６）を使用することもできる。これにより、更に光信号ラッチ回路の実装面積を小さくすることが可能となる。
【００５１】
尚、図３に示した光信号ラッチ回路の場合、ＭＯＳトランジスタＭ６は、その前段のインバータ（入力部インバータ）ＩＮＶ１の出力論理値の反転を完全に伝達するものではない。
【００５２】
すなわち、フォトダイオードＰＤの両端子間にリフレッシュ電圧Ｖｃｃが印加されているときには、インバータＩＮＶ１の出力論理値は、入力ノードＩＮの論理値の反転である。この場合、ＭＯＳトランジスタＭ６はオン状態となって、そのドレイン端子からは入力ノードＩＮの論理値と同じ論理値に相当する電圧が出力されインバータとして機能する。一方、フォトダイオードＰＤが放電した状態にあるときは、ＭＯＳトランジスタＭ６はオフ状態となって、そのドレイン端子は高インピーダンス状態となる。従って、この場合、インバータＩＮＶ１の出力論理値の反転は伝達されない。
【００５３】
しかしながら、リフレッシュ信号（¬REFRESH）によりリフレッシュがされたときには、フォトダイオードＰＤの両端子間には必ずリフレッシュ電圧Ｖｃｃが印加されるので、ＭＯＳトランジスタＭ６のドレイン端子の論理値は、入力ノードＩＮの論理値と同じ論理値となる。そして、フォトダイオードＰＤに入力される光信号の値が０（未照射）であれば、ＭＯＳトランジスタＭ６のドレイン端子の論理値は維持される。従って、この状態でＭＯＳスイッチＭ２をオン（導通状態）とすれば、ラッチ回路のループがつながり、データは安定的にラッチされた状態となる。一方、フォトダイオードＰＤに入力される光信号の値が１（照射）の場合、フォトダイオードＰＤは放電し、ＭＯＳトランジスタＭ６のドレイン端子は高インピーダンス状態となる。この場合、ＭＯＳトランジスタＭ６とＭＯＳスイッチＭ２との間の配線の浮遊容量により、ＭＯＳトランジスタＭ６のドレイン端子はリフレッシュ時の論理値に保たれる。しかし、この浮遊容量はフォトダイオードＰＤの有するキャパシタに比べて遙かに小さいので、ＭＯＳスイッチＭ２をオン（導通状態）とすれば論理値は反転する。この場合、ＭＯＳトランジスタＭ６の部分でラッチ回路のループは切断された状態となるが、フォトダイオードＰＤの両端子間の電位差は０であるため、この状態は安定的に維持される。
【００５４】
従って、図３（ａ）又は図３（ｂ）のような回路によっても、光信号を安定的にラッチすることが可能である。
【実施例２】
【００５５】
図４は、本発明の実施例２に係る光信号ラッチアレイの回路構成を表す図である。本実施例の光信号ラッチアレイは、図１（ａ）に示した光信号ラッチ回路と同様のｎ個（ｎ≧２）の光信号ラッチ回路ＬＡＴＣＨ１〜ＬＡＴＣＨｎを備えている。
【００５６】
更に、リフレッシュ・フォトダイオードＲＰＤ、ブロック・リフレッシュ・スイッチング素子であるｐＭＯＳ型のトランジスタＭ４、リセット用に使用されるｎＭＯＳ型のトランジスタＭ５、インバータＩＮＶ３，ＩＮＶ４、及び反転論理積ゲートＮＡＮＤを有するゲート開放信号生成回路ＧＯＳＣ備えている。
【００５７】
リフレッシュ・フォトダイオードＲＰＤは、トランジスタＭ４と直列に逆バイアス接続されている。リフレッシュ・フォトダイオードＲＰＤのアノードは接地されており、カソードがトランジスタＭ４のドレインに接続されている。また、トランジスタＭ４のソースは、電源電圧に接続されている。以下、リフレッシュ・フォトダイオードＲＰＤとトランジスタＭ４との接続点を「連結ノードＧＩＮ」という。トランジスタＭ４のゲート端子には、ブロック・リフレッシュ信号（¬Block REFRESH）が入力される。
【００５８】
リセット用のトランジスタＭ５は、リフレッシュ・フォトダイオードＲＰＤに並列に、連結ノードＧＩＮ及び接地端子の間に接続されている。リセット用のトランジスタＭ５のゲート端子には、リセット信号（RESET）が入力される。尚、リセット用のトランジスタＭ５は、すべての光信号ラッチ回路ＬＡＴＣＨ１〜ＬＡＴＣＨｎのデータを電気的にクリアする場合に使用されるものであり、本発明において必ず必要とされるものではない。
【００５９】
連結ノードＧＩＮには、インバータＩＮＶ３の入力端子が接続され、インバータＩＮＶ３の出力端子にはインバータＩＮＶ４の入力端子が接続されている。このインバータＩＮＶ３及びインバータＩＮＶ４によって出力バッファ回路が構成されている。
【００６０】
インバータＩＮＶ３及びインバータＩＮＶ４の出力信号（それぞれ、ゲート信号¬GATE，GATE）は、各光信号ラッチ回路ＬＡＴＣＨ１〜ＬＡＴＣＨｎのトランスミッション・ゲートＴＧの各トランジスタＭ２，Ｍ３（図１（ａ）参照）に接続されている。従って、各光信号ラッチ回路ＬＡＴＣＨ１〜ＬＡＴＣＨｎのトランスミッション・ゲートＴＧは、ゲート開放信号生成回路ＧＯＳＣの出力信号（ゲート信号¬GATE，GATE）によって開閉される。
【００６１】
また、反転論理積ゲートＮＡＮＤは２つの入力端子を有しており、一方はインバータＩＮＶ３の出力端子に接続され、他方にはリフレッシュ信号（REFRESH）が入力される。
【００６２】
以上のように構成された本実施例の光信号ラッチアレイについて、以下その動作を説明する。
【００６３】
初期状態では、ブロック・リフレッシュ信号（¬Block REFRESH）は１、リフレッシュ信号（REFRESH）は０とし、光信号は入力されていないものとする。
【００６４】
まず、時刻ｔ１〜ｔ２の間だけリセット信号（RESET）を１とするとともに、リフレッシュ信号（REFRESH）を１レベルとする（以下、これを「電気的リセット動作」という。）。リセット信号（RESET）が１の間、トランジスタＭ５が導通状態となる。この間に、リフレッシュ・フォトダイオードRPDに蓄積された電荷が放電される。従って、連結ノードＧＩＮの電位は０レベル、ゲート信号GATEは０レベル、ゲート信号¬GATEは１レベルとなる。また、各光信号ラッチ回路ＬＡＴＣＨ１〜ＬＡＴＣＨｎのトランスミッション・ゲートＴＧは、非導通状態となる。また、リフレッシュ信号（REFRESH）が１の間、各光信号ラッチ回路ＬＡＴＣＨ１〜ＬＡＴＣＨｎのトランジスタＭ１（図１（ａ）参照）が導通状態となる。このとき、トランスミッション・ゲートＴＧは非導通状態であり、フォトダイオードＰＤには逆バイアス方向に電源電圧Ｖｃｃが印加される。これによりフォトダイオードＰＤが充電されて、入力ノードＩＮｉ（ｉ＝０〜ｎ−１）は１レベルにリセットされる。同時に、非反転出力（CS）は０に、反転出力（¬CS）は１にリセットされる。時刻ｔ２でリセット信号（RESET）及びリフレッシュ信号（REFRESH）が０とされる。これにより、トランジスタＭ１，Ｍ５が非導通状態となる。
【００６５】
尚、電気的リセット動作は、すべての光信号ラッチ回路ＬＡＴＣＨ１〜ＬＡＴＣＨｎに対して電気的にリセットを行う場合に実行される。この電気的リセット動作は、光再構成デートアレイにおいては、デバイスの初期化時に必要となる。しかしながら、電源起動時に同期して光信号を照射してチップ内のすべての光信号ラッチ回路に強制的にデータを入力するようなシステム構成とすれば、この電気的リセット動作は必ずしも必要ではない。従って、かかる場合、リセット用のトランジスタＭ５は省略することもできる。
【００６６】
次に、時刻ｔ３〜ｔ４の間だけブロック・リフレッシュ信号（¬Block REFRESH）を０レベルとする。これにより、トランジスタＭ４が導通状態となり、リフレッシュ・フォトダイオードＲＰＤに逆バイアス方向に電源電圧Ｖｃｃが印加される。これにより、リフレッシュ・フォトダイオードＲＰＤに電荷が蓄積される。また、連結ノードＧＩＮの電位は１レベル、ゲート信号GATEは１レベル、ゲート信号¬GATEは０レベルとなる。また、各光信号ラッチ回路ＬＡＴＣＨ１〜ＬＡＴＣＨｎのトランスミッション・ゲートＴＧは、導通状態となる。時刻ｔ４でブロック・リフレッシュ信号（¬Block REFRESH）が１レベルとされる。
【００６７】
次に、時刻ｔ４〜ｔ６の間、リフレッシュ・フォトダイオードＲＰＤに対して光信号が入力される。光信号が１の場合にはリフレッシュ・フォトダイオードＲＰＤに光照射がされ、光信号が０の場合にはリフレッシュ・フォトダイオードＲＰＤには光照射がされないものとする。ここでは、光信号として１が入力され、リフレッシュ・フォトダイオードＲＰＤに光照射がされるものとする。リフレッシュ・フォトダイオードＲＰＤに光照射がされると、リフレッシュ・フォトダイオードＲＰＤは放電し、連結ノードＧＩＮの電位は０レベル、ゲート信号GATEは０レベル、ゲート信号¬GATEは１レベルとなる。また、各光信号ラッチ回路ＬＡＴＣＨ１〜ＬＡＴＣＨｎのトランスミッション・ゲートＴＧは、非導通状態となる。これにより、各光信号ラッチ回路ＬＡＴＣＨ１〜ＬＡＴＣＨｎの光信号による書き込みが可能となる。
【００６８】
次に、時刻ｔ７〜ｔ８の間だけ、リフレッシュ信号（REFRESH）を１レベルとする。これにより、反転論理積ゲートＮＡＮＤの出力は時刻ｔ７〜ｔ８の間だけ０となり各光信号ラッチ回路ＬＡＴＣＨ１〜ＬＡＴＣＨｎのトランジスタＭ１が導通状態となりフォトダイオードＰＤが充電される。
【００６９】
そして、時刻ｔ７〜ｔ８の間、各光信号ラッチ回路ＬＡＴＣＨ１〜ＬＡＴＣＨｎのフォトダイオードＰＤに対して光信号が入力される。これにより、各光信号ラッチ回路ＬＡＴＣＨ１〜ＬＡＴＣＨｎの入力ノードＩＮｉ（ｉ＝０〜ｎ−１）は光信号に応じたレベルとなる。すなわち、光信号が１のときはフォトダイオードＰＤが放電して０レベルとなり、光信号が０のときは１レベルに保持される。図５の例では、光信号として１が入力されているため、入力ノードＩＮｉの電位は０レベルとなっている。従って、非反転出力（CS）は１となる。最後に、時刻ｔ１０において、ブロック・リフレッシュ信号（¬Block REFRESH）を０レベルとする。これにより、トランスミッション・ゲートＴＧは、導通状態となり、各光信号ラッチ回路ＬＡＴＣＨ１〜ＬＡＴＣＨｎのラッチループが導通する。従って、光信号により書き込まれたデータは安定的に保持される。
【００７０】
ここで、もし時刻ｔ４〜ｔ６でリフレッシュ・フォトダイオードＲＰＤに光照射がされなければ、連結ノードＧＩＮの電位は１レベルに保持され、各光信号ラッチ回路ＬＡＴＣＨ１〜ＬＡＴＣＨｎのラッチループは導通状態に保たれる。また、反転論理積ゲートＮＡＮＤの一方の入力端子にはゲート信号（¬GATE）として０が入力され続けるため、リフレッシュ信号（REFRESH）が１レベルとなっても、反転論理積ゲートＮＡＮＤの出力は１レベルを保ち続ける。従って、各光信号ラッチ回路ＬＡＴＣＨ１〜ＬＡＴＣＨｎのフォトダイオードＰＤはリフレッシュされることはなく、光信号による書き込みもできない状態となる。すなわち、書き込みがマスクされた状態となる。
【００７１】
このように、本実施例の光信号ラッチアレイによれば、リフレッシュ・フォトダイオードＲＰＤに対する光信号により、各光信号ラッチ回路ＬＡＴＣＨ１〜ＬＡＴＣＨｎの書き込みをマスクしたりマスク解除したりすることができる。故に、書き込みを行いたい回路ブロックの光信号ラッチ回路のみをマスク解除して各光信号ラッチ回路への光信号の書き込みを行うことが可能となる。
【００７２】
尚、本実施例では光信号ラッチ回路ＬＡＴＣＨ１〜ＬＡＴＣＨｎとして図１（ａ）の回路を使用した例を説明したが、光信号ラッチ回路ＬＡＴＣＨ１〜ＬＡＴＣＨｎとしては、図１（ｂ）の回路や、図３（ａ），（ｂ）の回路を使用することもできる。
【図面の簡単な説明】
【００７３】
【図１】本発明の実施例１に係る光信号ラッチ回路の回路構成を表す図である。
【図２】図１（ａ）に示した反転入力型の光信号ラッチ回路の動作を表すタイミングチャートである。
【図３】本発明の実施例１に係る光信号ラッチ回路の他の回路構成を表す図である。
【図４】本発明の実施例２に係る光信号ラッチアレイの回路構成を表す図である。
【図５】図４に示した光信号ラッチアレイの動作を表すタイミングチャートである。
【図６】従来のラッチ回路を適用することによって構成された光信号ラッチ回路の回路構成を表す図である。
【符号の説明】
【００７４】
ＰＤ フォトダイオード
ＲＰＤ リフレッシュ・フォトダイオード
Ｍ１〜Ｍ５ スイッチング素子（トランジスタ）
ＴＧ トランスミッション・ゲート
ＩＮＶ１〜ＩＮＶ４ インバータ
ＢＵＦＦ バッファ
ＩＮ 入力ノード
ＮＡＮＤ 反転論理積ゲート
ＬＡＴＣＨ１〜ＬＡＴＣＨｎ 光信号ラッチ回路
ＧＯＳＣ ゲート開放信号生成回路
【特許請求の範囲】
【請求項１】
偶数個のインバータがループ状に接続されたラッチ回路と、
前記ラッチ回路内の１つのインバータ（以下、「入力部インバータ」という。）の入力側に設けられ、前記ラッチ回路のループの接断を行う入力受付用スイッチング素子と、
前記入力部インバータと前記入力受付用スイッチング素子との接続ノード（以下、「入力ノード」という。）に逆バイアス接続されたフォトダイオードと、
前記フォトダイオードに印加する逆バイアス方向のリフレッシュ電圧のオンオフを行うリフレッシュ・スイッチング素子と、
を備えていることを特徴とする光信号ラッチ回路。
【請求項２】
前記ラッチ回路は、２つのインバータがループ状に接続されたものであることを特徴とする請求項１記載の光信号ラッチ回路。
【請求項３】
前記ラッチ回路内のインバータのうち出力側に前記入力受付用スイッチング素子が接続されたものに代えて１個のＭＩＳトランジスタを備えており、
前記ＭＩＳトランジスタは、
ゲート端子がその前段インバータの出力端子に接続され、
ドレイン端子が前記入力受付用スイッチング素子を介して前記入力部インバータの入力端子に接続され、
ソース端子には前記フォトダイオードの両端子間に前記リフレッシュ電圧が印加されているときの前記入力ノードの論理値と同じ論理値に相当する電圧が印加され、
前記フォトダイオードの両端子間に前記リフレッシュ電圧が印加されているときにオン状態となるものであること
を特徴とする請求項１又は２記載の光信号ラッチ回路。
【請求項４】
偶数個のインバータがループ状に接続されたラッチ回路と、
前記ラッチ回路内の１つのインバータ（以下、「入力部インバータ」という。）の入力側に設けられ、前記ラッチ回路のループの接断を行う入力受付用スイッチング素子と、
前記入力部インバータと前記入力受付用スイッチング素子との接続ノード（以下、「入力ノード」という。）に逆バイアス接続されたフォトダイオードと、
前記フォトダイオードに印加する逆バイアス方向のリフレッシュ電圧のオンオフを行うリフレッシュ・スイッチング素子と、
を具備する光信号ラッチ回路を複数個備えるとともに、
スイッチング素子（以下、「ブロック・リフレッシュ・スイッチング素子」という。）と直列に逆バイアス接続されたフォトダイオード（以下、「リフレッシュ・フォトダイオード」という。）、
及び、入力端子が前記リフレッシュ・フォトダイオードと前記ブロック・リフレッシュ・スイッチング素子との連結ノードに接続された出力バッファ回路
を具備するゲート開放信号生成回路を備え、
前記各光信号ラッチ回路の入力受付用スイッチング素子は、前記ゲート開放信号生成回路の出力バッファ回路の出力により開閉されることを特徴とする光信号ラッチアレイ。
【請求項５】
前記ラッチ回路は、２つのインバータがループ状に接続されたものであることを特徴とする請求項４記載の光信号ラッチアレイ。
【請求項６】
前記前記ラッチ回路内のインバータのうち出力側に前記入力受付用スイッチング素子が接続されたものに代えて１個のＭＩＳトランジスタを備えており、
前記ＭＩＳトランジスタは、
ゲート端子がその前段インバータの出力端子に接続され、
ドレイン端子が前記入力受付用スイッチング素子を介して前記入力部インバータの入力端子に接続され、
ソース端子には前記フォトダイオードの両端子間に前記リフレッシュ電圧が印加されているときの前記入力ノードの論理値と同じ論理値に相当する電圧が印加され、
前記フォトダイオードの両端子間に前記リフレッシュ電圧が印加されているときにオン状態となるものであること
を特徴とする請求項４又は５記載の光信号ラッチアレイ。
【請求項１】
偶数個のインバータがループ状に接続されたラッチ回路と、
前記ラッチ回路内の１つのインバータ（以下、「入力部インバータ」という。）の入力側に設けられ、前記ラッチ回路のループの接断を行う入力受付用スイッチング素子と、
前記入力部インバータと前記入力受付用スイッチング素子との接続ノード（以下、「入力ノード」という。）に逆バイアス接続されたフォトダイオードと、
前記フォトダイオードに印加する逆バイアス方向のリフレッシュ電圧のオンオフを行うリフレッシュ・スイッチング素子と、
を備えていることを特徴とする光信号ラッチ回路。
【請求項２】
前記ラッチ回路は、２つのインバータがループ状に接続されたものであることを特徴とする請求項１記載の光信号ラッチ回路。
【請求項３】
前記ラッチ回路内のインバータのうち出力側に前記入力受付用スイッチング素子が接続されたものに代えて１個のＭＩＳトランジスタを備えており、
前記ＭＩＳトランジスタは、
ゲート端子がその前段インバータの出力端子に接続され、
ドレイン端子が前記入力受付用スイッチング素子を介して前記入力部インバータの入力端子に接続され、
ソース端子には前記フォトダイオードの両端子間に前記リフレッシュ電圧が印加されているときの前記入力ノードの論理値と同じ論理値に相当する電圧が印加され、
前記フォトダイオードの両端子間に前記リフレッシュ電圧が印加されているときにオン状態となるものであること
を特徴とする請求項１又は２記載の光信号ラッチ回路。
【請求項４】
偶数個のインバータがループ状に接続されたラッチ回路と、
前記ラッチ回路内の１つのインバータ（以下、「入力部インバータ」という。）の入力側に設けられ、前記ラッチ回路のループの接断を行う入力受付用スイッチング素子と、
前記入力部インバータと前記入力受付用スイッチング素子との接続ノード（以下、「入力ノード」という。）に逆バイアス接続されたフォトダイオードと、
前記フォトダイオードに印加する逆バイアス方向のリフレッシュ電圧のオンオフを行うリフレッシュ・スイッチング素子と、
を具備する光信号ラッチ回路を複数個備えるとともに、
スイッチング素子（以下、「ブロック・リフレッシュ・スイッチング素子」という。）と直列に逆バイアス接続されたフォトダイオード（以下、「リフレッシュ・フォトダイオード」という。）、
及び、入力端子が前記リフレッシュ・フォトダイオードと前記ブロック・リフレッシュ・スイッチング素子との連結ノードに接続された出力バッファ回路
を具備するゲート開放信号生成回路を備え、
前記各光信号ラッチ回路の入力受付用スイッチング素子は、前記ゲート開放信号生成回路の出力バッファ回路の出力により開閉されることを特徴とする光信号ラッチアレイ。
【請求項５】
前記ラッチ回路は、２つのインバータがループ状に接続されたものであることを特徴とする請求項４記載の光信号ラッチアレイ。
【請求項６】
前記前記ラッチ回路内のインバータのうち出力側に前記入力受付用スイッチング素子が接続されたものに代えて１個のＭＩＳトランジスタを備えており、
前記ＭＩＳトランジスタは、
ゲート端子がその前段インバータの出力端子に接続され、
ドレイン端子が前記入力受付用スイッチング素子を介して前記入力部インバータの入力端子に接続され、
ソース端子には前記フォトダイオードの両端子間に前記リフレッシュ電圧が印加されているときの前記入力ノードの論理値と同じ論理値に相当する電圧が印加され、
前記フォトダイオードの両端子間に前記リフレッシュ電圧が印加されているときにオン状態となるものであること
を特徴とする請求項４又は５記載の光信号ラッチアレイ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００６−４１７６０（Ｐ２００６−４１７６０Ａ）
【公開日】平成１８年２月９日（２００６．２．９）
【国際特許分類】
【出願番号】特願２００４−２１６５２８（Ｐ２００４−２１６５２８）
【出願日】平成１６年７月２３日（２００４．７．２３）
【出願人】（５０３３６０１１５）独立行政法人科学技術振興機構 (1,734)
【出願人】（５０４１７４１３５）国立大学法人九州工業大学 (489)
【Ｆターム（参考）】
【公開日】平成１８年２月９日（２００６．２．９）
【国際特許分類】
【出願日】平成１６年７月２３日（２００４．７．２３）
【出願人】（５０３３６０１１５）独立行政法人科学技術振興機構 (1,734)
【出願人】（５０４１７４１３５）国立大学法人九州工業大学 (489)
【Ｆターム（参考）】
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