制御システム
【課題】 安価かつ簡便に信頼性の高い制御動作を発揮することのできる制御システムを提供する。
【解決手段】 上位制御装置（１１１）と当該上位制御装置とシリアル回線を介して接続されて少なくともＯＮ−ＯＦＦ動作を行う被制御装置（１１４）を駆動制御する下位制御装置（１１２）とからなる制御システムにおいて、上位制御装置に設けられて、下位制御装置にシリアル回線を介してＯＮ−ＯＦＦ制御データを送信する制御データ送信手段と、下位制御装置に設けられて、ＯＮ−ＯＦＦ制御データに基づいて出力ポートに被制御装置をＯＮ−ＯＦＦ制御するための二値信号を生成して出力する二値信号出力手段と、出力ポートからの複数の二値信号の論理和を求めて被制御装置に出力する論理和手段（１１３）とを有する制御システムである。
【解決手段】 上位制御装置（１１１）と当該上位制御装置とシリアル回線を介して接続されて少なくともＯＮ−ＯＦＦ動作を行う被制御装置（１１４）を駆動制御する下位制御装置（１１２）とからなる制御システムにおいて、上位制御装置に設けられて、下位制御装置にシリアル回線を介してＯＮ−ＯＦＦ制御データを送信する制御データ送信手段と、下位制御装置に設けられて、ＯＮ−ＯＦＦ制御データに基づいて出力ポートに被制御装置をＯＮ−ＯＦＦ制御するための二値信号を生成して出力する二値信号出力手段と、出力ポートからの複数の二値信号の論理和を求めて被制御装置に出力する論理和手段（１１３）とを有する制御システムである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御システムに関し、特に上位制御装置、及びそれぞれに複数の被制御装置が接続される下位制御装置からなる制御システムに関する。
【背景技術】
【０００２】
図１０は、従来の制御システムの基本的な構成を示す図である。
従来の制御システムは、システムを制御する上位制御装置１０１、上位制御装置１０１の指令により制御される下位制御装置１０２を備えている。二つの制御装置間はシリアル通信回路等の伝送路容量が制限された伝送路にて接続されている。即ち、この制御システムは省配線システムとなっている。また、下位制御装置１０２には被制御装置１０３が接続されている。そして、下位制御装置１０２には、接続されている少なくとも二つ以上の被制御装置を制御する装置（不図示）が設けられている。
【０００３】
このような制御システムの具体的な例として、特許文献１に開示されたアクチュエータ等を制御する制御システムが知られている。
この制御システムにおいては、ＣＰＵを実装した主制御部（上位制御装置）と複数のユニット制御部（下位制御装置）がシリアル回線を介して接続されている。そして、上記ユニット制御部側には、ユニットの機構を動作させる手段として、アクチュエータ制御部（被制御装置を制御する装置）が実装されている。
【０００４】
主制御部のＣＰＵが出力するアクチュエータ（被制御装置）の動作を指定するＯＮ／ＯＦＦ情報は、パラレル−シリアル変換器によってシリアル信号に変換され、シリアル回線を介してユニット制御部に出力される。ユニット制御部では、シリアル−パラレル変換器を介して、ＯＮ／ＯＦＦ情報を取得する。出力ポート回路は、取得したＯＮ／ＯＦＦ情報に従って、各ユニット制御部の出力ポートのＯＮ／ＯＦＦを制御する。
【０００５】
一方、上記ＣＰＵが出力する対象アクチュエータを指定するコマンド情報は、上述のようにパラレル−シリアル変換器、シリアル回線、シリアル−パラレル変換器を介してユニット制御部に出力される。ユニット制御部では、コマンド解析部が当該コマンドを解析した結果に従って、アクチュエータ制御部がアクチュエータ等を制御する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−７５６０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、図１０に示す従来システムにおいては、上述のようにシリアル回線を用いた省配線システムとなっている。従って、シリアル回線にノイズが混入したような場合では、誤った信号に基づいて制御が実行される結果、被制御装置が誤った動作をする可能性が高い。
【０００８】
このような可能性を低減あるいは排除してより高い信頼性を得るために、被制御装置のＯＮ→ＯＦＦまたはＯＦＦ→ＯＮ等の制御に対し、制御システムの各部装置を適宜多重化して構成することが考えられる。すなわち、上位制御装置１０１、下位制御装置１０２、制御信号の伝送路等の装置を適宜複数備えることが考えられる。
【０００９】
しかしながら、装置を多重化することは、単に増加する装置の費用に留まらず、設計上の問題も生ずる。例えば、下位制御装置に到達した複数の制御要求内容が一致しなかった場合、どの制御要求が正であるのかを判定するための仕組みが必要になるなど、制御システムの構成に大幅な変更を伴う可能性もある。
【００１０】
本願発明は係る事情に鑑みてなされたものであって、安価かつ簡便に信頼性の高い制御動作を発揮することのできる制御システムを提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するための本発明は、上位制御装置と当該上位制御装置とシリアル回線を介して接続されて少なくともＯＮ−ＯＦＦ動作を行う被制御装置を駆動制御する下位制御装置とからなる制御システムにおいて、前記上位制御装置に設けられて、前記下位制御装置に前記シリアル回線を介してＯＮ−ＯＦＦ制御データを送信する制御データ送信手段と、前記下位制御装置に設けられて、前記ＯＮ−ＯＦＦ制御データに基づいて出力ポートに前記被制御装置をＯＮ−ＯＦＦ制御するための二値信号を生成して出力する二値信号出力手段と、前記出力ポートからの複数の二値信号の論理和を求めて前記被制御装置に出力する論理和手段とを有する制御システムである。
【発明の効果】
【００１２】
この発明によれば、安価かつ簡便に信頼性の高い制御動作を発揮することのできる制御システムを提供することができる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態の制御システムの具体的な構成を示すブロック図。
【図２】主制御部と各ユニット制御部との間のシリアル回線接続を示す図。
【図３】主制御部、ユニット制御部の主要構成を示す図。
【図４】シリアル回線のフレームフォーマットの一例を示す図。
【図５】１つの制御基板の出力ポートデータの内容を示す図。
【図６】第１の実施の形態の制御システムの概念的な構成を示す図。
【図７】制御要求信号の内容とそのフローを示す図。
【図８】第２の実施の形態の制御システムの概念的な構成を示す図。
【図９】３系統の信号の論理和を出力する状態を表した図。
【図１０】従来の制御システムの構成を示す図。
【発明を実施するための形態】
【００１４】
[第１の実施の形態]
まず本発明の第１の実施形態の制御システムの具体的な構成と動作について説明する。
図１は、媒体、例えば紙葉類を搬送する為の制御システムの構成を示す図である。図１に示されるように、主制御部１には、搬送部、取込部、集積部の各ユニット制御部２０がシリアル回線を介して接続されている。各ユニット制御部２０には、紙葉類の状態や位置を検知するための１つ又は複数のセンサＳが接続されると共に、搬送系駆動用のモータＭが接続されている。
【００１５】
図２は、主制御部１と各ユニット制御部２０との間のシリアル回線接続を示す図である。図２に示されるように、主制御部１と各ユニット制御部２０との間は、６本のシリアル回線によって並列接続されている。
【００１６】
図３は、主制御部１、ユニット制御部２０の主要構成を示す図である。
主制御部１は、中央演算処理装置であるＣＰＵ２を備えている。当該ＣＰＵ２には、コマンドメモリ７、ポートＯＮ／ＯＦＦメモリ６０が接続されている。コマンドメモリ７は、パラレルーシリアル変換器８を介してシリアル回線５４に接続されている。ポートＯＮ／ＯＦＦメモリ６０は、パラレル−シリアル変換器６１を介してシリアル回線６２に接続されている。
【００１７】
一方、ユニット制御部２０のシリアル−パラレル変換器３４は、主制御部１のパラレル−シリアル変換器８からシリアル回線５４を介して伝送されるコマンドをパラレル変換する。そして、このパラレル変換されたコマンドは、コマンドメモリ３５に保持され、その保持内容はコマンド解析部３６によって解析される。
【００１８】
コマンド解析部３６は、コマンドメモリ３５内の所定のコマンドを解析し、そのコマンドがモータの制御に関するものである場合は、モータ制御回路６５に出力する。
【００１９】
モータ制御回路６５は、モータの初期速度、最高速度、加速レート、減速レート、動作量等のパラメータを与え、動作開始、動作停止等のコマンドを与えることにより制御される。モータ制御回路６５は、こうして送られてきたパラメータ及びコマンドに従った動作を行う。
【００２０】
パラレル−シリアル変換器６１は、ポートＯＮ／ＯＦＦメモリ６０の内容を、シリアル化してシリアル回線６２を介してシリアル−パラレル変換器６３に伝送する。このシリアル−パラレル変換器６３でパラレル化されたパラメータやコマンドは、出力ポート回路６４に送信される。
【００２１】
次に、出力ポート回路６４の動作について説明する。
ＣＰＵ２は、ポートＯＮ／ＯＦＦメモリ６０のＯＮ、又はＯＦＦしたい出力ポートに対応するアドレスに、ＯＮする場合は「１」、ＯＦＦする場合は「０」を書き込む。パラレル−シリアル変換器６１は、ポートＯＮ／ＯＦＦメモリ６０の内容をシリアル化し、シリアル回線６２を介してシリアル−パラレル変換器６３に伝送する。シリアル−パラレル変換器６３でパラレル化された、出力ポートＯＮ／ＯＦＦ情報は、出力ポート回路６４によって読取られ、出力ポート回路６４は、出力ポートＯＮ／ＯＦＦ情報及びコマンド解析部３６から送信されたコマンドに従って、所定のポートの出力を設定する。
【００２２】
図４はシリアル回線６２のフレームフォーマットの一例を示す図である。
図４のシリアル回線６２のフレームフォーマットにて、スタートマーク１０１は先頭ビットと最終ビットが０、その他のビットが１で構成されている。さらに、制御基板Ｎｏ．ｎ（ｎ：０〜１５）出力ポートデータは、それぞれ２６ビットからなっている。
【００２３】
図５は、１つの制御基板の出力ポートデータの内容を示す図である。２６ビットの出力ポートデータの内、出力ビットとして上位８ビット、下位８ビットの合計１６ビットが割り付けられている。
【００２４】
次に、出力ポート回路６４からの、例えばソレノイドの入り・切り、モータ起動・停止などのＯＮ／ＯＦＦ動作信号とアクチュエータとの接続方法について説明する。
なお説明を簡略化するため、以下では、主制御部１を上位制御装置１１１、ユニット制御部２０を下位制御装置１１２、ＯＮ／ＯＦＦ動作を行うアクチュエータを被制御装置１１４と表して説明する。
【００２５】
図６は、第１の実施の形態の制御システムの概念的な構成を示す図である。
上位制御装置１１１と下位制御装置１１２は、送信ラインと受信ラインを備えたシリアルケーブル１１５で接続されている。制御システムに接続されているすべての被制御装置１１４に対しては、上位制御装置１１１が統括的に指令を送る。下位制御装置１１２には、複数の被制御装置１１４の制御を行うための信号出力装置（不図示）を介して、それぞれ被制御装置１１４に接続されている。
【００２６】
被制御装置１１４は、二値、例えばＯＮ／ＯＦＦのいずれかの制御要求信号によって制御される。従って、下位制御装置１１２からの一系統の制御要求信号によって被制御装置１１４はＯＮ／ＯＦＦの制御が可能である。即ち、下位制御装置１１２からの、図５に示す出力ポートデータの出力ビットの１ビットの制御要求信号によって被制御装置１１４が制御される。
【００２７】
上位制御装置１１１は、シリアルケーブル１１５を介した二値による制御要求、例えば、ＯＮ→ＯＦＦまたはＯＦＦ→ＯＮへの制御要求をシリアル信号で下位制御装置１１２へ伝達する。下位制御装置１１２は、シリアル信号をパラレル信号に変換して二値信号に変換し、変換したＯＮ／ＯＦＦを表すビット情報を対応する被制御装置１１４に出力する。
【００２８】
本制御システムにおいては、一部の被制御装置１１４は、上位制御装置１１１からの制御要求のうちＯＮ又はＯＦＦどちらかへの動作に対する制御要求が他方に比べ、重要度（信頼性）が高く要求されている。例えば、被制御装置１１４は以下のような重要度が要求される。
ＯＮ→ＯＦＦ ：重要度 高、 ＯＦＦ→ＯＮ ：重要度 低
このように、制御要求のうちＯＮ／ＯＦＦどちらかへの動作に対する制御要求が、他方に比べ、重要度が高い場合としては、ＥＴＣ（Electronic Toll Collecting System）におけるゲートバーの開閉動作を例として挙げることができる。
【００２９】
ＥＴＣ車載器を備えた自動車が料金所に接近すると、車載器と料金所との間で情報の授受が行われる。そして、所要の条件が充足されることが確認されたときは、料金所のＥＴＣレーンに設けられたゲートバーが開き、自動車は停止することなく料金所を通過することができる。
【００３０】
このゲートバーが被制御装置１１４であった場合、ゲートバーを閉→開とする制御要求が、ゲートバーを開→閉とする制御要求よりも重要度が高い。これは、開とされるべきゲートバーが閉となることによる車の損傷などのトラブルの影響が大きいからである。
【００３１】
そこで本実施の形態の制御システムでは、被制御装置１１４に対しては下位制御装置１１２から出力される制御要求信号を複数系統、例えば二系統用意し、これを論理和した後、被制御装置Ａに接続する。図６おいて、信号経路１１６および１１７は、二つのＯＮ／ＯＦＦの制御要求信号の経路を表している。この信号経路１１６および１１７に対する二つのＯＮ／ＯＦＦの制御要求信号は、上位制御装置１１１から下位制御装置１１２に対してそれぞれの経路別に送信されたものである。
【００３２】
図７は、制御要求信号の内容とそのフローを示す図である。
上位制御装置１１１が下位制御装置１１２を介して被制御装置Ａを制御する場合、ＯＮまたはＯＦＦの制御要求信号を経路１１６及び１１７に対してそれぞれ発行する。ここで経路１１６及び１１７に対するＯＮまたはＯＦＦの要求信号の内容は、両者とも同じ要求内容である。
【００３３】
図７には、シリアルケーブル１１５を流れるシリアル信号の内容を記載している。上位ビットのＤＯ０が経路１１６に出力する信号を表し、下位ビットのＤＯ１５が経路１１７に出力する信号を表している。そして、上位ビットのＤＯ０と下位ビットのＤＯ１５は同じ信号となっている。
シリアル信号は、下位制御装置１１２内においてパラレル信号に変換され、出力ポートデータの出力ビットのＤＯ０とＤＯ１５からそれぞれ経路１１６及び経路１１７に出力される。この両信号は論理和回路１１３で論理和演算がなされ、その結果が被制御装置Ａに出力される。被制御装置Ａでは、要求の内容に応じてＯＮ／ＯＦＦの動作を行う。
【００３４】
上述のように、被制御装置１１４では、ＯＮ→ＯＦＦの重要度が高く、ＯＦＦ→ＯＮ の重要度が低い場合について、本制御システムの動作について説明する。
【００３５】
上位制御装置１１１が被制御装置ＡをＯＮからＯＦＦにするための要求を発行した際に伝送経路または、下位制御装置１１２に何らかの異常が発生し、被制御装置１１４に伝達される電気信号がＯＦＦ要求ではなくＯＮ要求となった場合について説明する。なお、以下の説明では、ＯＮ要求は二値論理で「０」を意味し、ＯＦＦ要求は二値論理で「１」を意味している。
【００３６】
図７の構成において、経路１１６に流れる信号がＯＮ要求、他方の経路１１７に流れる信号がＯＦＦ要求の場合、この両者の電気信号は、論理和回路１１３を経ると、その信号はＯＦＦ要求となり、本来の上位制御装置１１１の目的であるＯＮからＯＦＦへの制御が実行される。
仮に、異常が発生した場合に経路１１７が存在せず、経路１１６のみであった場合は、上位制御装置１１１からのＯＦＦ要求は被制御装置１１４へ正しく伝達することができず、所望した制御が実現不可能となる。
【００３７】
ここで、２つの信号を出力ポートデータに割り付ける際には、シリアルケーブル１１５にノイズが混入した場合でも共にその影響を受けないように配置を考慮することが必要である。図７で上位８ビットのグループと下位８ビットのグループに分離して配置しているのは、通信で属するパケットが異なるようにするためである。これによってノイズの影響で信号が共に反転する確率を低減することができる。また、２つのビットの割り付けをできるだけ離した位置に設定しても良い。例えば、図４に示すフレームフォーマットの異なる出力ポートに割り付けても良い。
【００３８】
[第２の実施の形態]
第２の実施の形態では、下位制御装置１１２から被制御装置１１４に出力される制御要求信号の本数が第１の実施の形態と異なっている。従って、第１の実施の形態と同一の部位には同一の符号を付してその詳細の説明は省略する。
【００３９】
図８は、第２の実施の形態の制御システムの概念的な構成を示す図である。
下位制御装置１１２から被制御装置Ａ、Ｂ、Ｃ に出力される信号本数は、それぞれ２、３、４本である。従って、被制御装置Ａ、Ｂ、Ｃ に入力される信号は、下位制御装置１１２から出力される複数系統の信号の論理和値である。
【００４０】
図９は、３系統の信号（Ｘ，Ｙ，Ｚ）の論理和（Ｗ）を出力する状態を表した図である。
上位制御装置１１１が被制御装置ＢをＯＮからＯＦＦにするための要求を発行した際、シリアルケーブル１１５または、下位制御装置１１２に何らかの異常が発生し、図９のＸ及びＹに伝達される電気信号が共にＯＦＦ要求ではなくＯＮ要求となった場合について説明する。なお、以下の説明では、ＯＮ要求は二値論理で「０」を意味し、ＯＦＦ要求は二値論理で「１」を意味している。
【００４１】
図９の構成において、Ｘ，Ｙの信号がＯＮ要求、Ｚの信号がＯＦＦ要求の場合、これらの電気信号が論理和の回路を経ると、その信号はＯＦＦ要求となり、本来の上位制御装置１１１の目的であるＯＮからＯＦＦへの制御が実行される。
一方、系統数が２本で、かつ、両者に異常信号ＯＮ要求が入力された場合、２本の信号の要求がＯＮ要求となり、本来の上位制御装置１１１の要求目的を達成できない。このように系統数が増えるほど、制御信号の異常発生確率を小さくすることが可能である。
【００４２】
論理和に入力する系統数をｎ本（ｎ：正の整数）とする。系統数のうちの一本に異常が発生する確率をＱ（０＜Ｑ＜１）とすると、重要度の高い信号を出力する確率Ｐ（ｎ）は、次式（１）で表される。
Ｐ（ｎ）＝ １−Ｑｎ ・・・式（１）
本数ｎが多ければ多いほど、重要度の高い信号を出力する確率が大きくなり、信号異常発生時の信頼性を向上させることが可能となる。
また、確率Ｐ（ｎ）＜α （０＜α＜１）となるためには、式（２）の関係を充足するように本数ｎを定めれば良い。
ｎ ＞ Ｌｏｇ（１−α）／Ｌｏｇ（Ｑ） ・・・式（２）
以上説明した各実施の形態によれば、種々の効果を奏することができる。
【００４３】
（１）制御装置を多重化するのではなく、制御信号を多重化することで制御信号の信頼性を高めることができる。従って、装置の部品点数を少なくでき、実装面積の低減、コストの削減を図ることができる。
【００４４】
（２）論理和に接続する信号数を変更することにより、ＯＮ→ＯＦＦまたはＯＦＦ→ＯＮの双方に要求される重要度（信頼性）に応じた構成とすることができる。従って、簡便に要求される重要度に対応することができる。
【００４５】
尚、本発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。
また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
【符号の説明】
【００４６】
１１１…上位制御装置、１１２…下位制御装置、１１３…論理和回路、１１４…被制御装置、１１５…シリアルケーブル、１１６…信号経路、１１７…信号経路。
【技術分野】
【０００１】
本発明は、制御システムに関し、特に上位制御装置、及びそれぞれに複数の被制御装置が接続される下位制御装置からなる制御システムに関する。
【背景技術】
【０００２】
図１０は、従来の制御システムの基本的な構成を示す図である。
従来の制御システムは、システムを制御する上位制御装置１０１、上位制御装置１０１の指令により制御される下位制御装置１０２を備えている。二つの制御装置間はシリアル通信回路等の伝送路容量が制限された伝送路にて接続されている。即ち、この制御システムは省配線システムとなっている。また、下位制御装置１０２には被制御装置１０３が接続されている。そして、下位制御装置１０２には、接続されている少なくとも二つ以上の被制御装置を制御する装置（不図示）が設けられている。
【０００３】
このような制御システムの具体的な例として、特許文献１に開示されたアクチュエータ等を制御する制御システムが知られている。
この制御システムにおいては、ＣＰＵを実装した主制御部（上位制御装置）と複数のユニット制御部（下位制御装置）がシリアル回線を介して接続されている。そして、上記ユニット制御部側には、ユニットの機構を動作させる手段として、アクチュエータ制御部（被制御装置を制御する装置）が実装されている。
【０００４】
主制御部のＣＰＵが出力するアクチュエータ（被制御装置）の動作を指定するＯＮ／ＯＦＦ情報は、パラレル−シリアル変換器によってシリアル信号に変換され、シリアル回線を介してユニット制御部に出力される。ユニット制御部では、シリアル−パラレル変換器を介して、ＯＮ／ＯＦＦ情報を取得する。出力ポート回路は、取得したＯＮ／ＯＦＦ情報に従って、各ユニット制御部の出力ポートのＯＮ／ＯＦＦを制御する。
【０００５】
一方、上記ＣＰＵが出力する対象アクチュエータを指定するコマンド情報は、上述のようにパラレル−シリアル変換器、シリアル回線、シリアル−パラレル変換器を介してユニット制御部に出力される。ユニット制御部では、コマンド解析部が当該コマンドを解析した結果に従って、アクチュエータ制御部がアクチュエータ等を制御する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−７５６０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、図１０に示す従来システムにおいては、上述のようにシリアル回線を用いた省配線システムとなっている。従って、シリアル回線にノイズが混入したような場合では、誤った信号に基づいて制御が実行される結果、被制御装置が誤った動作をする可能性が高い。
【０００８】
このような可能性を低減あるいは排除してより高い信頼性を得るために、被制御装置のＯＮ→ＯＦＦまたはＯＦＦ→ＯＮ等の制御に対し、制御システムの各部装置を適宜多重化して構成することが考えられる。すなわち、上位制御装置１０１、下位制御装置１０２、制御信号の伝送路等の装置を適宜複数備えることが考えられる。
【０００９】
しかしながら、装置を多重化することは、単に増加する装置の費用に留まらず、設計上の問題も生ずる。例えば、下位制御装置に到達した複数の制御要求内容が一致しなかった場合、どの制御要求が正であるのかを判定するための仕組みが必要になるなど、制御システムの構成に大幅な変更を伴う可能性もある。
【００１０】
本願発明は係る事情に鑑みてなされたものであって、安価かつ簡便に信頼性の高い制御動作を発揮することのできる制御システムを提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するための本発明は、上位制御装置と当該上位制御装置とシリアル回線を介して接続されて少なくともＯＮ−ＯＦＦ動作を行う被制御装置を駆動制御する下位制御装置とからなる制御システムにおいて、前記上位制御装置に設けられて、前記下位制御装置に前記シリアル回線を介してＯＮ−ＯＦＦ制御データを送信する制御データ送信手段と、前記下位制御装置に設けられて、前記ＯＮ−ＯＦＦ制御データに基づいて出力ポートに前記被制御装置をＯＮ−ＯＦＦ制御するための二値信号を生成して出力する二値信号出力手段と、前記出力ポートからの複数の二値信号の論理和を求めて前記被制御装置に出力する論理和手段とを有する制御システムである。
【発明の効果】
【００１２】
この発明によれば、安価かつ簡便に信頼性の高い制御動作を発揮することのできる制御システムを提供することができる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態の制御システムの具体的な構成を示すブロック図。
【図２】主制御部と各ユニット制御部との間のシリアル回線接続を示す図。
【図３】主制御部、ユニット制御部の主要構成を示す図。
【図４】シリアル回線のフレームフォーマットの一例を示す図。
【図５】１つの制御基板の出力ポートデータの内容を示す図。
【図６】第１の実施の形態の制御システムの概念的な構成を示す図。
【図７】制御要求信号の内容とそのフローを示す図。
【図８】第２の実施の形態の制御システムの概念的な構成を示す図。
【図９】３系統の信号の論理和を出力する状態を表した図。
【図１０】従来の制御システムの構成を示す図。
【発明を実施するための形態】
【００１４】
[第１の実施の形態]
まず本発明の第１の実施形態の制御システムの具体的な構成と動作について説明する。
図１は、媒体、例えば紙葉類を搬送する為の制御システムの構成を示す図である。図１に示されるように、主制御部１には、搬送部、取込部、集積部の各ユニット制御部２０がシリアル回線を介して接続されている。各ユニット制御部２０には、紙葉類の状態や位置を検知するための１つ又は複数のセンサＳが接続されると共に、搬送系駆動用のモータＭが接続されている。
【００１５】
図２は、主制御部１と各ユニット制御部２０との間のシリアル回線接続を示す図である。図２に示されるように、主制御部１と各ユニット制御部２０との間は、６本のシリアル回線によって並列接続されている。
【００１６】
図３は、主制御部１、ユニット制御部２０の主要構成を示す図である。
主制御部１は、中央演算処理装置であるＣＰＵ２を備えている。当該ＣＰＵ２には、コマンドメモリ７、ポートＯＮ／ＯＦＦメモリ６０が接続されている。コマンドメモリ７は、パラレルーシリアル変換器８を介してシリアル回線５４に接続されている。ポートＯＮ／ＯＦＦメモリ６０は、パラレル−シリアル変換器６１を介してシリアル回線６２に接続されている。
【００１７】
一方、ユニット制御部２０のシリアル−パラレル変換器３４は、主制御部１のパラレル−シリアル変換器８からシリアル回線５４を介して伝送されるコマンドをパラレル変換する。そして、このパラレル変換されたコマンドは、コマンドメモリ３５に保持され、その保持内容はコマンド解析部３６によって解析される。
【００１８】
コマンド解析部３６は、コマンドメモリ３５内の所定のコマンドを解析し、そのコマンドがモータの制御に関するものである場合は、モータ制御回路６５に出力する。
【００１９】
モータ制御回路６５は、モータの初期速度、最高速度、加速レート、減速レート、動作量等のパラメータを与え、動作開始、動作停止等のコマンドを与えることにより制御される。モータ制御回路６５は、こうして送られてきたパラメータ及びコマンドに従った動作を行う。
【００２０】
パラレル−シリアル変換器６１は、ポートＯＮ／ＯＦＦメモリ６０の内容を、シリアル化してシリアル回線６２を介してシリアル−パラレル変換器６３に伝送する。このシリアル−パラレル変換器６３でパラレル化されたパラメータやコマンドは、出力ポート回路６４に送信される。
【００２１】
次に、出力ポート回路６４の動作について説明する。
ＣＰＵ２は、ポートＯＮ／ＯＦＦメモリ６０のＯＮ、又はＯＦＦしたい出力ポートに対応するアドレスに、ＯＮする場合は「１」、ＯＦＦする場合は「０」を書き込む。パラレル−シリアル変換器６１は、ポートＯＮ／ＯＦＦメモリ６０の内容をシリアル化し、シリアル回線６２を介してシリアル−パラレル変換器６３に伝送する。シリアル−パラレル変換器６３でパラレル化された、出力ポートＯＮ／ＯＦＦ情報は、出力ポート回路６４によって読取られ、出力ポート回路６４は、出力ポートＯＮ／ＯＦＦ情報及びコマンド解析部３６から送信されたコマンドに従って、所定のポートの出力を設定する。
【００２２】
図４はシリアル回線６２のフレームフォーマットの一例を示す図である。
図４のシリアル回線６２のフレームフォーマットにて、スタートマーク１０１は先頭ビットと最終ビットが０、その他のビットが１で構成されている。さらに、制御基板Ｎｏ．ｎ（ｎ：０〜１５）出力ポートデータは、それぞれ２６ビットからなっている。
【００２３】
図５は、１つの制御基板の出力ポートデータの内容を示す図である。２６ビットの出力ポートデータの内、出力ビットとして上位８ビット、下位８ビットの合計１６ビットが割り付けられている。
【００２４】
次に、出力ポート回路６４からの、例えばソレノイドの入り・切り、モータ起動・停止などのＯＮ／ＯＦＦ動作信号とアクチュエータとの接続方法について説明する。
なお説明を簡略化するため、以下では、主制御部１を上位制御装置１１１、ユニット制御部２０を下位制御装置１１２、ＯＮ／ＯＦＦ動作を行うアクチュエータを被制御装置１１４と表して説明する。
【００２５】
図６は、第１の実施の形態の制御システムの概念的な構成を示す図である。
上位制御装置１１１と下位制御装置１１２は、送信ラインと受信ラインを備えたシリアルケーブル１１５で接続されている。制御システムに接続されているすべての被制御装置１１４に対しては、上位制御装置１１１が統括的に指令を送る。下位制御装置１１２には、複数の被制御装置１１４の制御を行うための信号出力装置（不図示）を介して、それぞれ被制御装置１１４に接続されている。
【００２６】
被制御装置１１４は、二値、例えばＯＮ／ＯＦＦのいずれかの制御要求信号によって制御される。従って、下位制御装置１１２からの一系統の制御要求信号によって被制御装置１１４はＯＮ／ＯＦＦの制御が可能である。即ち、下位制御装置１１２からの、図５に示す出力ポートデータの出力ビットの１ビットの制御要求信号によって被制御装置１１４が制御される。
【００２７】
上位制御装置１１１は、シリアルケーブル１１５を介した二値による制御要求、例えば、ＯＮ→ＯＦＦまたはＯＦＦ→ＯＮへの制御要求をシリアル信号で下位制御装置１１２へ伝達する。下位制御装置１１２は、シリアル信号をパラレル信号に変換して二値信号に変換し、変換したＯＮ／ＯＦＦを表すビット情報を対応する被制御装置１１４に出力する。
【００２８】
本制御システムにおいては、一部の被制御装置１１４は、上位制御装置１１１からの制御要求のうちＯＮ又はＯＦＦどちらかへの動作に対する制御要求が他方に比べ、重要度（信頼性）が高く要求されている。例えば、被制御装置１１４は以下のような重要度が要求される。
ＯＮ→ＯＦＦ ：重要度 高、 ＯＦＦ→ＯＮ ：重要度 低
このように、制御要求のうちＯＮ／ＯＦＦどちらかへの動作に対する制御要求が、他方に比べ、重要度が高い場合としては、ＥＴＣ（Electronic Toll Collecting System）におけるゲートバーの開閉動作を例として挙げることができる。
【００２９】
ＥＴＣ車載器を備えた自動車が料金所に接近すると、車載器と料金所との間で情報の授受が行われる。そして、所要の条件が充足されることが確認されたときは、料金所のＥＴＣレーンに設けられたゲートバーが開き、自動車は停止することなく料金所を通過することができる。
【００３０】
このゲートバーが被制御装置１１４であった場合、ゲートバーを閉→開とする制御要求が、ゲートバーを開→閉とする制御要求よりも重要度が高い。これは、開とされるべきゲートバーが閉となることによる車の損傷などのトラブルの影響が大きいからである。
【００３１】
そこで本実施の形態の制御システムでは、被制御装置１１４に対しては下位制御装置１１２から出力される制御要求信号を複数系統、例えば二系統用意し、これを論理和した後、被制御装置Ａに接続する。図６おいて、信号経路１１６および１１７は、二つのＯＮ／ＯＦＦの制御要求信号の経路を表している。この信号経路１１６および１１７に対する二つのＯＮ／ＯＦＦの制御要求信号は、上位制御装置１１１から下位制御装置１１２に対してそれぞれの経路別に送信されたものである。
【００３２】
図７は、制御要求信号の内容とそのフローを示す図である。
上位制御装置１１１が下位制御装置１１２を介して被制御装置Ａを制御する場合、ＯＮまたはＯＦＦの制御要求信号を経路１１６及び１１７に対してそれぞれ発行する。ここで経路１１６及び１１７に対するＯＮまたはＯＦＦの要求信号の内容は、両者とも同じ要求内容である。
【００３３】
図７には、シリアルケーブル１１５を流れるシリアル信号の内容を記載している。上位ビットのＤＯ０が経路１１６に出力する信号を表し、下位ビットのＤＯ１５が経路１１７に出力する信号を表している。そして、上位ビットのＤＯ０と下位ビットのＤＯ１５は同じ信号となっている。
シリアル信号は、下位制御装置１１２内においてパラレル信号に変換され、出力ポートデータの出力ビットのＤＯ０とＤＯ１５からそれぞれ経路１１６及び経路１１７に出力される。この両信号は論理和回路１１３で論理和演算がなされ、その結果が被制御装置Ａに出力される。被制御装置Ａでは、要求の内容に応じてＯＮ／ＯＦＦの動作を行う。
【００３４】
上述のように、被制御装置１１４では、ＯＮ→ＯＦＦの重要度が高く、ＯＦＦ→ＯＮ の重要度が低い場合について、本制御システムの動作について説明する。
【００３５】
上位制御装置１１１が被制御装置ＡをＯＮからＯＦＦにするための要求を発行した際に伝送経路または、下位制御装置１１２に何らかの異常が発生し、被制御装置１１４に伝達される電気信号がＯＦＦ要求ではなくＯＮ要求となった場合について説明する。なお、以下の説明では、ＯＮ要求は二値論理で「０」を意味し、ＯＦＦ要求は二値論理で「１」を意味している。
【００３６】
図７の構成において、経路１１６に流れる信号がＯＮ要求、他方の経路１１７に流れる信号がＯＦＦ要求の場合、この両者の電気信号は、論理和回路１１３を経ると、その信号はＯＦＦ要求となり、本来の上位制御装置１１１の目的であるＯＮからＯＦＦへの制御が実行される。
仮に、異常が発生した場合に経路１１７が存在せず、経路１１６のみであった場合は、上位制御装置１１１からのＯＦＦ要求は被制御装置１１４へ正しく伝達することができず、所望した制御が実現不可能となる。
【００３７】
ここで、２つの信号を出力ポートデータに割り付ける際には、シリアルケーブル１１５にノイズが混入した場合でも共にその影響を受けないように配置を考慮することが必要である。図７で上位８ビットのグループと下位８ビットのグループに分離して配置しているのは、通信で属するパケットが異なるようにするためである。これによってノイズの影響で信号が共に反転する確率を低減することができる。また、２つのビットの割り付けをできるだけ離した位置に設定しても良い。例えば、図４に示すフレームフォーマットの異なる出力ポートに割り付けても良い。
【００３８】
[第２の実施の形態]
第２の実施の形態では、下位制御装置１１２から被制御装置１１４に出力される制御要求信号の本数が第１の実施の形態と異なっている。従って、第１の実施の形態と同一の部位には同一の符号を付してその詳細の説明は省略する。
【００３９】
図８は、第２の実施の形態の制御システムの概念的な構成を示す図である。
下位制御装置１１２から被制御装置Ａ、Ｂ、Ｃ に出力される信号本数は、それぞれ２、３、４本である。従って、被制御装置Ａ、Ｂ、Ｃ に入力される信号は、下位制御装置１１２から出力される複数系統の信号の論理和値である。
【００４０】
図９は、３系統の信号（Ｘ，Ｙ，Ｚ）の論理和（Ｗ）を出力する状態を表した図である。
上位制御装置１１１が被制御装置ＢをＯＮからＯＦＦにするための要求を発行した際、シリアルケーブル１１５または、下位制御装置１１２に何らかの異常が発生し、図９のＸ及びＹに伝達される電気信号が共にＯＦＦ要求ではなくＯＮ要求となった場合について説明する。なお、以下の説明では、ＯＮ要求は二値論理で「０」を意味し、ＯＦＦ要求は二値論理で「１」を意味している。
【００４１】
図９の構成において、Ｘ，Ｙの信号がＯＮ要求、Ｚの信号がＯＦＦ要求の場合、これらの電気信号が論理和の回路を経ると、その信号はＯＦＦ要求となり、本来の上位制御装置１１１の目的であるＯＮからＯＦＦへの制御が実行される。
一方、系統数が２本で、かつ、両者に異常信号ＯＮ要求が入力された場合、２本の信号の要求がＯＮ要求となり、本来の上位制御装置１１１の要求目的を達成できない。このように系統数が増えるほど、制御信号の異常発生確率を小さくすることが可能である。
【００４２】
論理和に入力する系統数をｎ本（ｎ：正の整数）とする。系統数のうちの一本に異常が発生する確率をＱ（０＜Ｑ＜１）とすると、重要度の高い信号を出力する確率Ｐ（ｎ）は、次式（１）で表される。
Ｐ（ｎ）＝ １−Ｑｎ ・・・式（１）
本数ｎが多ければ多いほど、重要度の高い信号を出力する確率が大きくなり、信号異常発生時の信頼性を向上させることが可能となる。
また、確率Ｐ（ｎ）＜α （０＜α＜１）となるためには、式（２）の関係を充足するように本数ｎを定めれば良い。
ｎ ＞ Ｌｏｇ（１−α）／Ｌｏｇ（Ｑ） ・・・式（２）
以上説明した各実施の形態によれば、種々の効果を奏することができる。
【００４３】
（１）制御装置を多重化するのではなく、制御信号を多重化することで制御信号の信頼性を高めることができる。従って、装置の部品点数を少なくでき、実装面積の低減、コストの削減を図ることができる。
【００４４】
（２）論理和に接続する信号数を変更することにより、ＯＮ→ＯＦＦまたはＯＦＦ→ＯＮの双方に要求される重要度（信頼性）に応じた構成とすることができる。従って、簡便に要求される重要度に対応することができる。
【００４５】
尚、本発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。
また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
【符号の説明】
【００４６】
１１１…上位制御装置、１１２…下位制御装置、１１３…論理和回路、１１４…被制御装置、１１５…シリアルケーブル、１１６…信号経路、１１７…信号経路。
【特許請求の範囲】
【請求項１】
上位制御装置と、当該上位制御装置とシリアル回線を介して接続されて少なくともＯＮ−ＯＦＦ動作を行う被制御装置を駆動制御する下位制御装置とからなる制御システムにおいて、
前記上位制御装置に設けられて、前記下位制御装置に前記シリアル回線を介してＯＮ−ＯＦＦ制御データを送信する制御データ送信手段と、
前記下位制御装置に設けられて、前記ＯＮ−ＯＦＦ制御データに基づいて出力ポートに前記被制御装置をＯＮ−ＯＦＦ制御するための二値信号を生成して出力する二値信号出力手段と、
前記出力ポートからの複数の二値信号の論理和を求めて前記被制御装置に出力する論理和手段とを有すること
を特徴とする制御システム。
【請求項２】
前記制御データ送信手段は、同じ被制御装置に対して複数の同じ内容のＯＮ−ＯＦＦ制御データを送信し、
前記論理和手段に入力される複数の二値信号は、前記同じ内容のＯＮ−ＯＦＦ制御データから前記二値信号出力手段によって生成された二値信号であること
を特徴とする請求項１に記載の制御システム。
【請求項３】
前記制御データ送信手段は、同じ被制御装置に対する複数の同じ内容のＯＮ−ＯＦＦ制御データをそれぞれ異なるパケットで送信することを特徴とする請求項２に記載の制御システム。
【請求項４】
前記同じ被制御装置に対する複数の同じ内容のＯＮ−ＯＦＦ制御データはフレームフォーマットのそれぞれ異なる出力ポートに割り付けられていることを特徴とする請求項２に記載の制御システム。
【請求項１】
上位制御装置と、当該上位制御装置とシリアル回線を介して接続されて少なくともＯＮ−ＯＦＦ動作を行う被制御装置を駆動制御する下位制御装置とからなる制御システムにおいて、
前記上位制御装置に設けられて、前記下位制御装置に前記シリアル回線を介してＯＮ−ＯＦＦ制御データを送信する制御データ送信手段と、
前記下位制御装置に設けられて、前記ＯＮ−ＯＦＦ制御データに基づいて出力ポートに前記被制御装置をＯＮ−ＯＦＦ制御するための二値信号を生成して出力する二値信号出力手段と、
前記出力ポートからの複数の二値信号の論理和を求めて前記被制御装置に出力する論理和手段とを有すること
を特徴とする制御システム。
【請求項２】
前記制御データ送信手段は、同じ被制御装置に対して複数の同じ内容のＯＮ−ＯＦＦ制御データを送信し、
前記論理和手段に入力される複数の二値信号は、前記同じ内容のＯＮ−ＯＦＦ制御データから前記二値信号出力手段によって生成された二値信号であること
を特徴とする請求項１に記載の制御システム。
【請求項３】
前記制御データ送信手段は、同じ被制御装置に対する複数の同じ内容のＯＮ−ＯＦＦ制御データをそれぞれ異なるパケットで送信することを特徴とする請求項２に記載の制御システム。
【請求項４】
前記同じ被制御装置に対する複数の同じ内容のＯＮ−ＯＦＦ制御データはフレームフォーマットのそれぞれ異なる出力ポートに割り付けられていることを特徴とする請求項２に記載の制御システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１０−２１８０５５（Ｐ２０１０−２１８０５５Ａ）
【公開日】平成２２年９月３０日（２０１０．９．３０）
【国際特許分類】
【出願番号】特願２００９−６２０１４（Ｐ２００９−６２０１４）
【出願日】平成２１年３月１３日（２００９．３．１３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年９月３０日（２０１０．９．３０）
【国際特許分類】
【出願日】平成２１年３月１３日（２００９．３．１３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
[ Back to top ]