半導体スイッチング素子駆動回路
【課題】トランスの小形化を図ること。
【解決手段】トランス（７）は、一次巻線がコンデンサ（５）を介してパルス電圧源（１）に接続され、二次巻線の一端が逆阻止用ダイオード（９）を介して電圧駆動型半導体スイッチング素子（１３）の第１のオン・オフ制御端子に接続されるとともに、二次巻線の他端が電圧駆動型半導体スイッチング素子（１３）の第２のオン・オフ制御端子に接続されている。トランス（７）の二次巻線に一定値以上の負電圧が発生した際に、短絡手段（１５，１７）によって電圧駆動型半導体スイッチング素子（１３）の寄生キャパシタンス（１３ａ）が放電される。
【解決手段】トランス（７）は、一次巻線がコンデンサ（５）を介してパルス電圧源（１）に接続され、二次巻線の一端が逆阻止用ダイオード（９）を介して電圧駆動型半導体スイッチング素子（１３）の第１のオン・オフ制御端子に接続されるとともに、二次巻線の他端が電圧駆動型半導体スイッチング素子（１３）の第２のオン・オフ制御端子に接続されている。トランス（７）の二次巻線に一定値以上の負電圧が発生した際に、短絡手段（１５，１７）によって電圧駆動型半導体スイッチング素子（１３）の寄生キャパシタンス（１３ａ）が放電される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング電源等に使用する半導体スイッチング素子駆動回路に関し、特に、トランスを介して電圧駆動型の半導体スイッチング素子をオン・オフ制御する半導体スイッチング素子駆動回路に関する。
【背景技術】
【０００２】
スイッチング電源等においては、制御回路と主回路とが異なる電位に置かれることがあり、その場合、主回路内のスイッチング素子をオン・オフ制御するための制御信号を絶縁した状態で伝送することが必要となる。
オン・オフ制御信号を絶縁伝送するように構成された半導体スイッチング素子駆動回路は、例えば特許文献１によって提案されている。図４にこの従来の駆動回路を簡略化して示す。
【０００３】
この駆動回路において、パルス電圧源１０の出力Ｖaは、トランス２０によって絶縁されて伝送される。なお、図５（ａ）には、パルス電圧源１０の出力Ｖaの最も簡単な例が示されている。この例に係る出力Ｖaは、振幅、時間幅ともに正負対称な波形を有する。
トランス２０の出力Ｖb（パルス電圧源１０の出力Ｖaと相似な波形を有する）は、抵抗３０を介して駆動対象である半導体スイッチング素子４０のゲートに入力される。なお、ここでは、半導体スイッチング素子４０としてＩＧＢＴ（絶縁ゲート型バイポーラ・トランジスタ）を使用するものとする。
【０００４】
一般に、ＩＧＢＴやＭＯＳＦＥＴ等の絶縁ゲート素子のゲートは、寄生キャパシタンス（図４では、符号４０ａで表されている）を持つ。一方、トランス２０には、漏れインダクタンスがある。これら相互はＬＣ共振を発生する場合があるが、この共振は半導体スイッチング素子４０を安定に制御する上で望ましくない。そこで、トランス２０と半導体スイッチング素子４０のゲートとの間には、上記の共振を防止するための制動抵抗３０が設けられている。
上記抵抗３０は、寄生キャパシタンス４０ａと共にＲＣフィルタ（ローパスフィルタ）を構成する。このため、半導体スイッチング素子４０のゲート電圧、つまり、寄生キャパシタンス４０ａの端子電圧Ｖcは、図５（ｂ）に示すように、パルス電圧源１０の出力Ｖaよりも若干遅延した波形を示すことになる。
【０００５】
半導体スイッチング素子４０は、寄生キャパシタンス４０ａの端子電圧Ｖcが該半導体スイッチング素子４０のスレッシュホールド電圧Ｖth以上になったときにオンし、また、上記端子電圧Ｖcが上記スレッシュホールド電圧Ｖthを下回ったときにオフする。それゆえ、上記端子電圧Ｖcは必ずしも負極性となる必要はないが、トランス２０の磁気飽和を避けるためには正負電圧時間積が均等である必要があるので、端子電圧Ｖcに図５に示すような波形を持たせている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１９３８５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特に小容量回路で、装置全体の大きさが限られる場合には、トランス２０を極力小形化する必要がある。このため、トランス２０はできるだけ小さい鉄心を用いて構成することが望ましいが、鉄心の断面積が小さくなると磁束密度が大きくなって、磁気飽和を起こしやすくなる。
上記従来の半導体スイッチング素子駆動回路において、トランス２０に磁気飽和が発生すると、該トランス２０の一次側が短絡状態になるためこの一次側に過電流が流れる。また、トランス２０の二次側では、上記電圧Ｖ３の低下のために半導体スイッチング素子４０のオン状態を維持することができなくなる。
上記磁束密度は、トランス２０のコイルの巻数に反比例するので、上記巻数を増やすことによって磁束密度を下げることが考えられる。しかし、限られた体積の中で上記コイルの巻数を増やすには巻線を細くする必要があるので、巻線材料の入手性、巻線の信頼性等を考慮すると、上記の手法による磁束密度の低下には限度があり、このため、トランス２０自体の小形化が制限されていた。
【０００８】
本発明は、このような状況に鑑み、トランスに印加される電圧時間積を小さくして該トランスの小形化を図ることが可能な半導体スイッチング素子駆動回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の目的を達成するため、本発明は、一次巻線がコンデンサを介してパルス電圧源に接続され、二次巻線の一端が逆阻止用ダイオードを介して電圧駆動型半導体スイッチング素子の第１のオン・オフ制御端子に接続されるとともに、前記二次巻線の他端が前記電圧駆動型半導体スイッチング素子の第２のオン・オフ制御端子に接続されたトランスと、前記二次巻線に一定値以上の負電圧が発生した際に、前記第１のオン・オフ制御端子と第２のオン・オフ制御端子との間を短絡する短絡手段と、
を備える半導体スイッチング素子駆動回路を提供する。
【００１０】
前記トランスには、前記パルス電圧源が発生するパルス電圧の電圧・時間積よりも小さい値の電圧・時間積で飽和する磁気特性を有したものを使用することが可能である。
【００１１】
前記短絡手段は、前記一定値以上の負電圧を検出する電圧検出素子と、この電圧検出素子の検出信号に基づいて導通する短絡用スイッチ素子とを備えることができる。好ましい実施の形態では、前記短絡用スイッチ素子として、前記第１のオン・オフ制御端子と前記第２のオン・オフ制御端子との間にトランジスタを介在させ、前記電圧検出素子として、前記トランスの二次巻線の一端と前記トランジスタのベースとの間にツェナーダイオードを介在させている。
【００１２】
前記コンデンサには、過電流および共振を抑制するための抵抗を直列接続することが望ましい。また、前記逆阻止用ダイオードと前記電圧駆動型半導体スイッチング素子の第１のオン・オフ制御端子との間には、共振抑制用の抵抗を介在させることが望ましい。
【００１３】
実施例においては、前記電圧駆動型半導体スイッチング素子としてＩＧＢＴまたはＭＯＳ−ＦＥＴが使用されているが、本発明は、これらとは異なる電圧駆動型半導体スイッチング素子にも適用可能である。
【発明の効果】
【００１４】
本発明によれば、従来回路においてトランスが受け持っていた電圧の一部をコンデンサが受け持つので、該トランスに係る電圧時間積の値が小さくなる。したがって、小型トランスを用いた場合でもスイッチング素子を安定にスイッチング動作させることが可能になるので、低コストかつ小型の半導体スイッチング素子駆動回路を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明に係る半導体スイッチング素子駆動回路の一実施形態を示す回路図である。
【図２】図１に示す回路の動作を示す波形図である。
【図３】飽和しやすい磁気特性を有したトランスを使用した場合における図１に示す回路の動作波形図である。
【図４】従来の半導体スイッチング素子駆動回路の一例を示す回路図である。
【図５】図４に示す従来の回路の動作を示す波形図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照しながら本発明の実施の形態について詳細に説明する。
図１は、本発明に係る半導体スイッチング素子駆動回路の一実施形態を示す。この図１において、パルス電圧源１の出力は、直列接続された抵抗３およびコンデンサ５を介してトランス７の一次巻線に接続されている。トランス７の二次巻線は、その一端がダイオード９および抵抗１１を介して駆動対象である電圧駆動型半導体スイッチング素子１３のゲート（第１のオン・オフ制御端子）に接続され、その他端が該半導体スイッチング素子１３のエミッタ（第２のオン・オフ制御端子）に接続されている。
【００１７】
トランス７の二次巻線の一端は、ツェナーダイオード１５を介してトランジスタ１７のベースにも接続されている。トランジスタ１７は、エミッタがダイオード９と抵抗１１とを結ぶラインに接続され、コレクタがトランス７の二次巻線の他端と半導体スイッチング素子１３のエミッタとを結ぶラインに接続されている。
【００１８】
電圧駆動型半導体スイッチング素子１３としては、ＩＧＢＴ（絶縁ゲート型バイポーラ・トランジスタ）、ＭＯＳ−ＦＥＴ等のＭＯＳゲート構造を有するスイッチング素子が使用され、本実施形態では、ＩＧＢＴが使用されている。絶縁ゲート素子であるこの半導体スイッチング素子１３のゲートは、寄生キャパシタンス１３ａを有する。
なお、上記半導体スイッチング素子１３は、例えばスイッチング電源のスイッチング素子として機能する。
【００１９】
次に、図２の波形図を参照して、本実施形態に係る半導体スイッチング素子駆動回路の動作を説明する。
図２（ａ）に示すようにパルス電圧源１から出力されるパルス電圧Ｖ１が立ち上がると、トランス７の一次側においてパルス電圧源１→抵抗３→コンデンサ５→トランス７→パルス電圧源１の経路で電流が流れ、それに伴って、トランス７の二次側において該トランス７→ダイオード９→抵抗１１→寄生キャパシタンス１３ａ→トランス７の経路で電流が流れる。
上記トランス７の二次側に流れる電流は、上記寄生キャパシタンス１３ａを充電し、その結果、半導体スイッチング素子１３がオンする。図２（ｃ）に寄生キャパシタンス１３ａの端子電圧Ｖ３（半導体スイッチング素子１３のゲート電圧）を示す。
【００２０】
その後、コンデンサ５の充電に伴って該コンデンサ５の端子電圧が次第に上昇する。トランス７の一次巻線に印加される電圧は、パルス電圧源１の出力電圧Ｖ１からコンデンサ５の端子電圧を差し引いたものになる。したがって、コンデンサ５の端子電圧の上昇によって、トランス７の一次巻線に印加される電圧が低下し、このため、トランス７の出力電圧Ｖ２も低下する。
【００２１】
図２（ｂ）に示すように、トランス７の出力電圧Ｖ２は、一旦０Ｖまで低下した後、コンデンサ５とトランス７の漏れインダクタンスとの共振により負極性を示し、その後、再び０Ｖとなる。このとき、寄生キャパシタンス１３ａの両端の電圧Ｖ３は、図２（ｃ）に示すように一定値に保たれる。その理由は、以下の通りである。
・トランジスタ１７がオフ状態にある。
・ダイオード９が寄生キャパシタンス１３ａの放電を阻止する。
・半導体スイッチング素子１３は寄生キャパシタンス１３ａの充電分以上の電流を吸収しない。
【００２２】
パルス電圧源１の出力電圧Ｖ１が０Ｖとなると、コンデンサ５に印加されていた電圧（およそ電圧Ｖ１のピーク値に等しい）が逆極性でトランス７の一次巻線に印加されるので、図２（ｂ）に示すように、該トランス７の出力電圧Ｖ２も負極性となる。ツェナーダイオード１５のツェナー電圧Ｖzは、この負極性の電圧Ｖ２と寄生キャパシタンス１３ａの端子電圧Ｖ３とを加算した電圧より低く設定されている。したがって、ツェナーダイオード１５は、トランス７が一定値以上の負電圧を出力した際に導通し、これにより寄生キャパシタンス１３ａ→抵抗１１→トランジスタ１７→ツェナーダイオード１５→トランス７→寄生キャパシタンス１３ａの経路で電流が流れてトランジスタ１７がオンする。
寄生キャパシタンス１３ａは、オンしたトランジスタ１７および抵抗１１を介して短絡される。このため、図２（ｃ）に示すように寄生キャパシタンス１３ａの端子電圧Ｖ３が０Ｖとなって、半導体スイッチング素子１３がオフする。
【００２３】
以上の説明から明らかなように、本実施形態に係る半導体スイッチング素子駆動回路は、上記コンデンサ５の充電動作によって寄生キャパシタンス１３ａの充電中にのみトランス７の出力電圧Ｖ２が正極性を維持し、また、この出力電圧Ｖ２が正極性でない状態になっても、パルス電圧源１の出力電圧Ｖ１が０Ｖになるまでの間、充電された寄生キャパシタンス１３ａの電圧Ｖ３を所定の大きさに維持する。したがって、トランス７に印加される電圧時間積が小さくなるにもかかわらず、半導体スイッチング素子１３を安定にオン・オフさせることができる。そして、上記電圧時間積が小さくなることによって、トランス７の小形化が可能となる。
なお、前記抵抗１１は、図４に示す抵抗３０に対応するものであり、上記寄生キャパシタンス１３ａとトランス７の漏れインダクタンスとによるＬＣ共振を防止するために設けられている。
【００２４】
図３は、図１で示した例よりもコンデンサ５のキャパシタンスを大きく設定し、かつ、トランス７として、パルス電圧源１が発生する電圧パルスＶ１の電圧・時間積よりも小さい電圧・時間積で磁気飽和を起こすものを用いた場合の動作波形図を例示したものである。
この例でも、パルス電圧源１の出力電圧Ｖ１の立ち上がり時に寄生キャパシタンス１３ａが充電されて、半導体スイッチング素子１３がオンする。そして、その後、トランス７の一次側に流れる励磁電流によってコンデンサ５が次第に充電される。トランス７は、例えば、図３に示す時刻ｔ１で飽和点に達して、その励磁インダクタンスが急速に小さくなり、そのため、その一次側がほぼ短絡状態となる。抵抗３は、このときにパルス電圧源１に過電流が流れるのを防止し、かつ、コンデンサ５とトランス７の漏れインダクタンスとの共振を防止する目的で設けたものである。
【００２５】
コンデンサ５は、短時間でほぼパルス電圧源１の出力電圧Ｖ１のピークまで充電され、それに伴って、トランス７の出力電圧Ｖ２はおよそ０Ｖとなる。しかし、このとき、寄生キャパシタンス１３ａの電圧Ｖ３は、上記と同様の原理（トランジスタ１７がオフ状態にある。ダイオード９が寄生キャパシタンス１３ａの放電を阻止する。半導体スイッチング素子１３が寄生キャパシタンス１３ａの充電分以上の電流を吸収しない。）で一定値に保たれる。
【００２６】
パルス電圧源１の出力電圧Ｖ１が０Ｖになると、コンデンサ５の電圧が逆極性でトランス７に印加され、その結果、上記と同様の原理（トランジスタ１７がオンすることによる放電路の形成）で寄生キャパシタンス１３ａが放電される。この際も、トランス７は、一定時間後に飽和して短絡状態となる。このため、コンデンサ５は、その端子電圧がほぼ０Ｖになるまで放電される。
このように、本実施形態に係る半導体スイッチング素子駆動回路によれば、トランス７としてパルス電圧源１の出力電圧Ｖ１が印加された場合に飽和してしまう小型のものを用いることができる。
【符号の説明】
【００２７】
１ パルス電圧源
３ 抵抗
５ コンデンサ
７ トランス
９ ダイオード
１１ 抵抗
１３ 電圧駆動型半導体スイッチング素子
１３ａ 寄生キャパシタンス
【技術分野】
【０００１】
本発明は、スイッチング電源等に使用する半導体スイッチング素子駆動回路に関し、特に、トランスを介して電圧駆動型の半導体スイッチング素子をオン・オフ制御する半導体スイッチング素子駆動回路に関する。
【背景技術】
【０００２】
スイッチング電源等においては、制御回路と主回路とが異なる電位に置かれることがあり、その場合、主回路内のスイッチング素子をオン・オフ制御するための制御信号を絶縁した状態で伝送することが必要となる。
オン・オフ制御信号を絶縁伝送するように構成された半導体スイッチング素子駆動回路は、例えば特許文献１によって提案されている。図４にこの従来の駆動回路を簡略化して示す。
【０００３】
この駆動回路において、パルス電圧源１０の出力Ｖaは、トランス２０によって絶縁されて伝送される。なお、図５（ａ）には、パルス電圧源１０の出力Ｖaの最も簡単な例が示されている。この例に係る出力Ｖaは、振幅、時間幅ともに正負対称な波形を有する。
トランス２０の出力Ｖb（パルス電圧源１０の出力Ｖaと相似な波形を有する）は、抵抗３０を介して駆動対象である半導体スイッチング素子４０のゲートに入力される。なお、ここでは、半導体スイッチング素子４０としてＩＧＢＴ（絶縁ゲート型バイポーラ・トランジスタ）を使用するものとする。
【０００４】
一般に、ＩＧＢＴやＭＯＳＦＥＴ等の絶縁ゲート素子のゲートは、寄生キャパシタンス（図４では、符号４０ａで表されている）を持つ。一方、トランス２０には、漏れインダクタンスがある。これら相互はＬＣ共振を発生する場合があるが、この共振は半導体スイッチング素子４０を安定に制御する上で望ましくない。そこで、トランス２０と半導体スイッチング素子４０のゲートとの間には、上記の共振を防止するための制動抵抗３０が設けられている。
上記抵抗３０は、寄生キャパシタンス４０ａと共にＲＣフィルタ（ローパスフィルタ）を構成する。このため、半導体スイッチング素子４０のゲート電圧、つまり、寄生キャパシタンス４０ａの端子電圧Ｖcは、図５（ｂ）に示すように、パルス電圧源１０の出力Ｖaよりも若干遅延した波形を示すことになる。
【０００５】
半導体スイッチング素子４０は、寄生キャパシタンス４０ａの端子電圧Ｖcが該半導体スイッチング素子４０のスレッシュホールド電圧Ｖth以上になったときにオンし、また、上記端子電圧Ｖcが上記スレッシュホールド電圧Ｖthを下回ったときにオフする。それゆえ、上記端子電圧Ｖcは必ずしも負極性となる必要はないが、トランス２０の磁気飽和を避けるためには正負電圧時間積が均等である必要があるので、端子電圧Ｖcに図５に示すような波形を持たせている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１９３８５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特に小容量回路で、装置全体の大きさが限られる場合には、トランス２０を極力小形化する必要がある。このため、トランス２０はできるだけ小さい鉄心を用いて構成することが望ましいが、鉄心の断面積が小さくなると磁束密度が大きくなって、磁気飽和を起こしやすくなる。
上記従来の半導体スイッチング素子駆動回路において、トランス２０に磁気飽和が発生すると、該トランス２０の一次側が短絡状態になるためこの一次側に過電流が流れる。また、トランス２０の二次側では、上記電圧Ｖ３の低下のために半導体スイッチング素子４０のオン状態を維持することができなくなる。
上記磁束密度は、トランス２０のコイルの巻数に反比例するので、上記巻数を増やすことによって磁束密度を下げることが考えられる。しかし、限られた体積の中で上記コイルの巻数を増やすには巻線を細くする必要があるので、巻線材料の入手性、巻線の信頼性等を考慮すると、上記の手法による磁束密度の低下には限度があり、このため、トランス２０自体の小形化が制限されていた。
【０００８】
本発明は、このような状況に鑑み、トランスに印加される電圧時間積を小さくして該トランスの小形化を図ることが可能な半導体スイッチング素子駆動回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の目的を達成するため、本発明は、一次巻線がコンデンサを介してパルス電圧源に接続され、二次巻線の一端が逆阻止用ダイオードを介して電圧駆動型半導体スイッチング素子の第１のオン・オフ制御端子に接続されるとともに、前記二次巻線の他端が前記電圧駆動型半導体スイッチング素子の第２のオン・オフ制御端子に接続されたトランスと、前記二次巻線に一定値以上の負電圧が発生した際に、前記第１のオン・オフ制御端子と第２のオン・オフ制御端子との間を短絡する短絡手段と、
を備える半導体スイッチング素子駆動回路を提供する。
【００１０】
前記トランスには、前記パルス電圧源が発生するパルス電圧の電圧・時間積よりも小さい値の電圧・時間積で飽和する磁気特性を有したものを使用することが可能である。
【００１１】
前記短絡手段は、前記一定値以上の負電圧を検出する電圧検出素子と、この電圧検出素子の検出信号に基づいて導通する短絡用スイッチ素子とを備えることができる。好ましい実施の形態では、前記短絡用スイッチ素子として、前記第１のオン・オフ制御端子と前記第２のオン・オフ制御端子との間にトランジスタを介在させ、前記電圧検出素子として、前記トランスの二次巻線の一端と前記トランジスタのベースとの間にツェナーダイオードを介在させている。
【００１２】
前記コンデンサには、過電流および共振を抑制するための抵抗を直列接続することが望ましい。また、前記逆阻止用ダイオードと前記電圧駆動型半導体スイッチング素子の第１のオン・オフ制御端子との間には、共振抑制用の抵抗を介在させることが望ましい。
【００１３】
実施例においては、前記電圧駆動型半導体スイッチング素子としてＩＧＢＴまたはＭＯＳ−ＦＥＴが使用されているが、本発明は、これらとは異なる電圧駆動型半導体スイッチング素子にも適用可能である。
【発明の効果】
【００１４】
本発明によれば、従来回路においてトランスが受け持っていた電圧の一部をコンデンサが受け持つので、該トランスに係る電圧時間積の値が小さくなる。したがって、小型トランスを用いた場合でもスイッチング素子を安定にスイッチング動作させることが可能になるので、低コストかつ小型の半導体スイッチング素子駆動回路を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明に係る半導体スイッチング素子駆動回路の一実施形態を示す回路図である。
【図２】図１に示す回路の動作を示す波形図である。
【図３】飽和しやすい磁気特性を有したトランスを使用した場合における図１に示す回路の動作波形図である。
【図４】従来の半導体スイッチング素子駆動回路の一例を示す回路図である。
【図５】図４に示す従来の回路の動作を示す波形図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照しながら本発明の実施の形態について詳細に説明する。
図１は、本発明に係る半導体スイッチング素子駆動回路の一実施形態を示す。この図１において、パルス電圧源１の出力は、直列接続された抵抗３およびコンデンサ５を介してトランス７の一次巻線に接続されている。トランス７の二次巻線は、その一端がダイオード９および抵抗１１を介して駆動対象である電圧駆動型半導体スイッチング素子１３のゲート（第１のオン・オフ制御端子）に接続され、その他端が該半導体スイッチング素子１３のエミッタ（第２のオン・オフ制御端子）に接続されている。
【００１７】
トランス７の二次巻線の一端は、ツェナーダイオード１５を介してトランジスタ１７のベースにも接続されている。トランジスタ１７は、エミッタがダイオード９と抵抗１１とを結ぶラインに接続され、コレクタがトランス７の二次巻線の他端と半導体スイッチング素子１３のエミッタとを結ぶラインに接続されている。
【００１８】
電圧駆動型半導体スイッチング素子１３としては、ＩＧＢＴ（絶縁ゲート型バイポーラ・トランジスタ）、ＭＯＳ−ＦＥＴ等のＭＯＳゲート構造を有するスイッチング素子が使用され、本実施形態では、ＩＧＢＴが使用されている。絶縁ゲート素子であるこの半導体スイッチング素子１３のゲートは、寄生キャパシタンス１３ａを有する。
なお、上記半導体スイッチング素子１３は、例えばスイッチング電源のスイッチング素子として機能する。
【００１９】
次に、図２の波形図を参照して、本実施形態に係る半導体スイッチング素子駆動回路の動作を説明する。
図２（ａ）に示すようにパルス電圧源１から出力されるパルス電圧Ｖ１が立ち上がると、トランス７の一次側においてパルス電圧源１→抵抗３→コンデンサ５→トランス７→パルス電圧源１の経路で電流が流れ、それに伴って、トランス７の二次側において該トランス７→ダイオード９→抵抗１１→寄生キャパシタンス１３ａ→トランス７の経路で電流が流れる。
上記トランス７の二次側に流れる電流は、上記寄生キャパシタンス１３ａを充電し、その結果、半導体スイッチング素子１３がオンする。図２（ｃ）に寄生キャパシタンス１３ａの端子電圧Ｖ３（半導体スイッチング素子１３のゲート電圧）を示す。
【００２０】
その後、コンデンサ５の充電に伴って該コンデンサ５の端子電圧が次第に上昇する。トランス７の一次巻線に印加される電圧は、パルス電圧源１の出力電圧Ｖ１からコンデンサ５の端子電圧を差し引いたものになる。したがって、コンデンサ５の端子電圧の上昇によって、トランス７の一次巻線に印加される電圧が低下し、このため、トランス７の出力電圧Ｖ２も低下する。
【００２１】
図２（ｂ）に示すように、トランス７の出力電圧Ｖ２は、一旦０Ｖまで低下した後、コンデンサ５とトランス７の漏れインダクタンスとの共振により負極性を示し、その後、再び０Ｖとなる。このとき、寄生キャパシタンス１３ａの両端の電圧Ｖ３は、図２（ｃ）に示すように一定値に保たれる。その理由は、以下の通りである。
・トランジスタ１７がオフ状態にある。
・ダイオード９が寄生キャパシタンス１３ａの放電を阻止する。
・半導体スイッチング素子１３は寄生キャパシタンス１３ａの充電分以上の電流を吸収しない。
【００２２】
パルス電圧源１の出力電圧Ｖ１が０Ｖとなると、コンデンサ５に印加されていた電圧（およそ電圧Ｖ１のピーク値に等しい）が逆極性でトランス７の一次巻線に印加されるので、図２（ｂ）に示すように、該トランス７の出力電圧Ｖ２も負極性となる。ツェナーダイオード１５のツェナー電圧Ｖzは、この負極性の電圧Ｖ２と寄生キャパシタンス１３ａの端子電圧Ｖ３とを加算した電圧より低く設定されている。したがって、ツェナーダイオード１５は、トランス７が一定値以上の負電圧を出力した際に導通し、これにより寄生キャパシタンス１３ａ→抵抗１１→トランジスタ１７→ツェナーダイオード１５→トランス７→寄生キャパシタンス１３ａの経路で電流が流れてトランジスタ１７がオンする。
寄生キャパシタンス１３ａは、オンしたトランジスタ１７および抵抗１１を介して短絡される。このため、図２（ｃ）に示すように寄生キャパシタンス１３ａの端子電圧Ｖ３が０Ｖとなって、半導体スイッチング素子１３がオフする。
【００２３】
以上の説明から明らかなように、本実施形態に係る半導体スイッチング素子駆動回路は、上記コンデンサ５の充電動作によって寄生キャパシタンス１３ａの充電中にのみトランス７の出力電圧Ｖ２が正極性を維持し、また、この出力電圧Ｖ２が正極性でない状態になっても、パルス電圧源１の出力電圧Ｖ１が０Ｖになるまでの間、充電された寄生キャパシタンス１３ａの電圧Ｖ３を所定の大きさに維持する。したがって、トランス７に印加される電圧時間積が小さくなるにもかかわらず、半導体スイッチング素子１３を安定にオン・オフさせることができる。そして、上記電圧時間積が小さくなることによって、トランス７の小形化が可能となる。
なお、前記抵抗１１は、図４に示す抵抗３０に対応するものであり、上記寄生キャパシタンス１３ａとトランス７の漏れインダクタンスとによるＬＣ共振を防止するために設けられている。
【００２４】
図３は、図１で示した例よりもコンデンサ５のキャパシタンスを大きく設定し、かつ、トランス７として、パルス電圧源１が発生する電圧パルスＶ１の電圧・時間積よりも小さい電圧・時間積で磁気飽和を起こすものを用いた場合の動作波形図を例示したものである。
この例でも、パルス電圧源１の出力電圧Ｖ１の立ち上がり時に寄生キャパシタンス１３ａが充電されて、半導体スイッチング素子１３がオンする。そして、その後、トランス７の一次側に流れる励磁電流によってコンデンサ５が次第に充電される。トランス７は、例えば、図３に示す時刻ｔ１で飽和点に達して、その励磁インダクタンスが急速に小さくなり、そのため、その一次側がほぼ短絡状態となる。抵抗３は、このときにパルス電圧源１に過電流が流れるのを防止し、かつ、コンデンサ５とトランス７の漏れインダクタンスとの共振を防止する目的で設けたものである。
【００２５】
コンデンサ５は、短時間でほぼパルス電圧源１の出力電圧Ｖ１のピークまで充電され、それに伴って、トランス７の出力電圧Ｖ２はおよそ０Ｖとなる。しかし、このとき、寄生キャパシタンス１３ａの電圧Ｖ３は、上記と同様の原理（トランジスタ１７がオフ状態にある。ダイオード９が寄生キャパシタンス１３ａの放電を阻止する。半導体スイッチング素子１３が寄生キャパシタンス１３ａの充電分以上の電流を吸収しない。）で一定値に保たれる。
【００２６】
パルス電圧源１の出力電圧Ｖ１が０Ｖになると、コンデンサ５の電圧が逆極性でトランス７に印加され、その結果、上記と同様の原理（トランジスタ１７がオンすることによる放電路の形成）で寄生キャパシタンス１３ａが放電される。この際も、トランス７は、一定時間後に飽和して短絡状態となる。このため、コンデンサ５は、その端子電圧がほぼ０Ｖになるまで放電される。
このように、本実施形態に係る半導体スイッチング素子駆動回路によれば、トランス７としてパルス電圧源１の出力電圧Ｖ１が印加された場合に飽和してしまう小型のものを用いることができる。
【符号の説明】
【００２７】
１ パルス電圧源
３ 抵抗
５ コンデンサ
７ トランス
９ ダイオード
１１ 抵抗
１３ 電圧駆動型半導体スイッチング素子
１３ａ 寄生キャパシタンス
【特許請求の範囲】
【請求項１】
一次巻線がコンデンサを介してパルス電圧源に接続され、二次巻線の一端が逆阻止用ダイオードを介して電圧駆動型半導体スイッチング素子の第１のオン・オフ制御端子に接続されるとともに、前記二次巻線の他端が前記電圧駆動型半導体スイッチング素子の第２のオン・オフ制御端子に接続されたトランスと、
前記二次巻線に一定値以上の負電圧が発生した際に、前記第１のオン・オフ制御端子と第２のオン・オフ制御端子との間を短絡する短絡手段と、
を備えることを特徴とする半導体スイッチング素子駆動回路。
【請求項２】
前記トランスは、前記パルス電圧源が発生するパルス電圧の電圧・時間積よりも小さい値の電圧・時間積で飽和する磁気特性を有することを特徴とする請求項１に記載の半導体スイッチング素子駆動回路。
【請求項３】
前記短絡手段は、前記一定値以上の負電圧を検出する電圧検出素子と、この電圧検出素子の検出信号に基づいて導通する短絡用スイッチ素子とを備えることを特徴とする請求項１に記載の半導体スイッチング素子駆動回路。
【請求項４】
前記短絡用スイッチ素子は、前記第１のオン・オフ制御端子と前記第２のオン・オフ制御端子との間に介在させたトランジスタであり、前記電圧検出素子は、前記トランスの二次巻線の一端と前記と他のベースとの間に介在させたツェナーダイオードであることを特徴とする請求項３に記載の半導体スイッチング素子駆動回路。
【請求項５】
前記コンデンサに過電流・共振抑制用の抵抗を直列接続したことを特徴とする請求項１に記載の半導体スイッチング素子駆動回路。
【請求項６】
前記逆阻止用ダイオードと前記電圧駆動型半導体スイッチング素子の第１のオン・オフ制御端子との間に共振抑制用の抵抗を介在させたことを特徴とする請求項１に記載の半導体スイッチング素子駆動回路。
【請求項７】
前記電圧駆動型半導体スイッチング素子が、ＩＧＢＴまたはＭＯＳ−ＦＥＴであることを特徴とする請求項１に記載の半導体スイッチング素子駆動回路。
【請求項１】
一次巻線がコンデンサを介してパルス電圧源に接続され、二次巻線の一端が逆阻止用ダイオードを介して電圧駆動型半導体スイッチング素子の第１のオン・オフ制御端子に接続されるとともに、前記二次巻線の他端が前記電圧駆動型半導体スイッチング素子の第２のオン・オフ制御端子に接続されたトランスと、
前記二次巻線に一定値以上の負電圧が発生した際に、前記第１のオン・オフ制御端子と第２のオン・オフ制御端子との間を短絡する短絡手段と、
を備えることを特徴とする半導体スイッチング素子駆動回路。
【請求項２】
前記トランスは、前記パルス電圧源が発生するパルス電圧の電圧・時間積よりも小さい値の電圧・時間積で飽和する磁気特性を有することを特徴とする請求項１に記載の半導体スイッチング素子駆動回路。
【請求項３】
前記短絡手段は、前記一定値以上の負電圧を検出する電圧検出素子と、この電圧検出素子の検出信号に基づいて導通する短絡用スイッチ素子とを備えることを特徴とする請求項１に記載の半導体スイッチング素子駆動回路。
【請求項４】
前記短絡用スイッチ素子は、前記第１のオン・オフ制御端子と前記第２のオン・オフ制御端子との間に介在させたトランジスタであり、前記電圧検出素子は、前記トランスの二次巻線の一端と前記と他のベースとの間に介在させたツェナーダイオードであることを特徴とする請求項３に記載の半導体スイッチング素子駆動回路。
【請求項５】
前記コンデンサに過電流・共振抑制用の抵抗を直列接続したことを特徴とする請求項１に記載の半導体スイッチング素子駆動回路。
【請求項６】
前記逆阻止用ダイオードと前記電圧駆動型半導体スイッチング素子の第１のオン・オフ制御端子との間に共振抑制用の抵抗を介在させたことを特徴とする請求項１に記載の半導体スイッチング素子駆動回路。
【請求項７】
前記電圧駆動型半導体スイッチング素子が、ＩＧＢＴまたはＭＯＳ−ＦＥＴであることを特徴とする請求項１に記載の半導体スイッチング素子駆動回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１０−１９３６４９（Ｐ２０１０−１９３６４９Ａ）
【公開日】平成２２年９月２日（２０１０．９．２）
【国際特許分類】
【出願番号】特願２００９−３６５７６（Ｐ２００９−３６５７６）
【出願日】平成２１年２月１９日（２００９．２．１９）
【出願人】（５９１０８３２４４）富士電機システムズ株式会社 (1,717)
【Ｆターム（参考）】
【公開日】平成２２年９月２日（２０１０．９．２）
【国際特許分類】
【出願日】平成２１年２月１９日（２００９．２．１９）
【出願人】（５９１０８３２４４）富士電機システムズ株式会社 (1,717)
【Ｆターム（参考）】
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