半導体素子、及び半導体素子製造方法
【課題】量子のドット、リング及びワイヤーのような量子構造を含む半導体素子及びそれらの製作方法を提供する。
【解決手段】量子ドット２１１及び複数の層を具備する半導体素子であって、前記複数の層は、第１の層２０３と、ストレッサー層２０５と、パターン層２０７と、を具備し、前記ストレッサー層は前記第１の層の上に覆い被さり、前記パターン層は前記ストレッサー層の上に覆い被さり、前記ストレッサー層は、前記第１の層及び前記パターン層とは実質的に異なる格子定数を有していて、前記層に提供されるピット２１３を有し、前記量子ドットは前記ピットと並べられた前記パターン層上にある。
【解決手段】量子ドット２１１及び複数の層を具備する半導体素子であって、前記複数の層は、第１の層２０３と、ストレッサー層２０５と、パターン層２０７と、を具備し、前記ストレッサー層は前記第１の層の上に覆い被さり、前記パターン層は前記ストレッサー層の上に覆い被さり、前記ストレッサー層は、前記第１の層及び前記パターン層とは実質的に異なる格子定数を有していて、前記層に提供されるピット２１３を有し、前記量子ドットは前記ピットと並べられた前記パターン層上にある。
【発明の詳細な説明】
【技術分野】
【０００１】
ここに記述された実施形態は、量子のドット、リング及びワイヤーのような量子構造を含む半導体素子及びそれらの製作方法の分野に関連する。
【背景技術】
【０００２】
量子ドットは多くの半導体素子で提供され、例えば、それらは、電気的及び光学的に駆動される源である単一光子源、量子メモリレジスタ及び量子検出器で見つけられる。最近、量子ドットに基づいた装置は、一連の周波数に渡る放射を生むそれらの能力により、従来の照明ユニットに使用されている。
【０００３】
半導体素子中の量子ドットの形成に関するよく知られている技術は、異なる格子定数を備えた別の物質上で１つの物質の少数の単層を形成することである。特によく知られている物質システムはＧａＡｓ層上のＩｎＡｓ量子ドットである。
【発明の概要】
【０００４】
【図面の簡単な説明】
【０００５】
本発明は、以下の制限しない実施形態を参照して記述されるだろう。
【図１】（ａ）、（ｂ）、（ｃ）及び（ｄ）は、既知技術に従う位置している量子ドットを有する半導体素子を示す。
【図２】本発明の最初の実施形態に従う半導体素子を示す。
【図３】（複数のピットがストレッサー層まで延長している）本発明の第２の実施形態に従う半導体素子を示す。
【図４ａ】（複数のピットがストレッサー層まで延長している）本発明のさらなる実施形態に従う装置を示す。図４ａは、層構造によって断面を示す。
【図４ｂ】（複数のピットがストレッサー層まで延長している）本発明のさらなる実施形態に従う装置を示す。図４ｂは、複数の細長いピットを有する平面図を示す。
【図４ｃ】（複数のピットがストレッサー層まで延長している）本発明のさらなる実施形態に従う装置を示す。図４ｃは、複数の対称のピットを有する平面図を示す。
【図５】本発明の好ましい実施形態に従う処理手法を示すフローチャートである。
【図６】本発明の実施形態に従う単一光子源である。
【図７】本発明の実施形態に従うレーザー構造である。
【図８】本発明の実施形態に従う光検出器装置である。
【図９】本発明に従う量子レジスターに基づいた装置である。
【図１０】本発明の実施形態に従うさらなる量子レジスター装置である。
【図１１】本発明の実施形態に従う単一光子源のさらなる例を示す。
【発明を実施するための形態】
【０００６】
本発明の実施形態に従う装置は、複数のピットの形成による低ポテンシャルエネルギーとストレッサー層によって誘導されるストレスとの組み合わせを使用して、量子構造を位置づける。下部にストレッサー層を有する複数のピットは、ピット占有及びドット均一性によって、より良い制御を提供する再生吸着原子に関するシンクとして動作する。
【０００７】
実施形態では、量子構造は一般的に量子ドットになるだろう。しかし、さらに、上記の技術を使用して、量子リング及び量子ワイヤーを整列させることは可能である。
【０００８】
本発明の実施形態に従う装置は、単一光子源として形成され、複数の分散ブラッグ反射体（ＤＢＲｓ）によって囲まれるキャビティに基づく位置している複数のドットと、ＤＢＲに囲まれるキャビティに基づいたレーザーと、置かれたドットを含む量子検出器と、置かれたドットを具備する量子メモリレジスタ、及びＨ１光結晶キャビティに基づいて置かれたドットを具備する単一光子源を具備する。
【０００９】
実施形態では、ストレッサー層は第１の層に対して本質的に異なる格子定数を持っている。第１の層は、基板または基板の上に覆い被さるスペーサ層であってもよい。第１の層は、典型的には、装置の歪みまたはストレスのない層に関する格子定数を表わす層になるだろう。典型的には、第１の層とストレッサー層との間の格子不整合は、３−８％の間にあるべきである。ストレッサー層がＩｎＡｓであり、第１の層がＧａＡｓである場合、通常は、二層間に７％の格子不整合がある。ＧａをＩｎＡｓストレッサー層に加えることができる。この場合、格子不整合はより少ないだろう。しかし、それでもなお、ストレッサー層として作用するには十分に大きいだろう。
【００１０】
実施形態では、前記第１の層がＧａＡｓを具備し、ストレッサー層はＩｎ（ｘ）Ｇａ（１−ｘ）Ａｓを具備し、量子ドットがＩｎＡｓを具備し、ここでＩｎＧａＡｓストレッサー層でのＩｎの濃度はｘ＝０．２−１の範囲にある。
【００１１】
ここに使用されるような疑問の回避のために、用語「覆い被さる」（“overlying”）は、ある層が別の層の、基板に対して反対側に形成されること、または成長過程においてそれが後に形成されることを示す。第２の層の上に覆い被さる第１の層は、必ずしも第２の層に接していなくともよく、他の複数の層が間にあってもよい。
【００１２】
ストレッサー層は少なくとも１ｎｍの厚さである。より好ましくは、その厚さは５０ｎｍ未満である。好ましい実施形態では、ストレッサー層は２から２０ｎｍまでの厚さを持っている。
【００１３】
ピットはウェットエッチングまたはドライエッチングによって形成されてもよい。ドライエッチングによれば、ピットの側面の大きさがより注意深く制御されることを可能にする。１つの実施形態では、ピットは、３００ｎｍ未満の側面の大きさを持っている。さらなる実施形態では、ピットは、５ｎｍ−１００ｎｍの深さを持っている。これらの２つの実施形態が組み合わせられてもよい。１つの実施形態では、ピットはパターン層を介して、ストレッサー層に入る。
【００１４】
量子ドットの形成に関するよいインターフェースを生成するために、好ましくは、再成長バッファー層は前記パターン層の上に覆い被さってかつ接して提供される。好ましくは、前記バッファー層は１００ｎｍ以下の厚さを有する。
【００１５】
キャッピング層は、好ましくは前記量子ドットの上に覆い被さって提供される。前記キャッピング層は、典型的には第１の層のそれと同じ格子定数を持つだろう。
【００１６】
さらなる実施形態では、前記パターン層は、複数のピットと、複数の前記ピットと並べた複数の量子ドットと、を具備する。これによって、配列が１または２次元に形成されることを可能にする。さらなる実施形態では、装置は、複数の量子ドット層を具備し、そこでは、複数の量子ドットは成長の方向に整列される。したがって、複数の量子ドットは複数の列（column）を形成する。複数の量子ドット層の間で提供される任意の層は、好ましくは４０ｎｍ以下の厚さを有するべきである。
【００１７】
電気的に作動する装置は、ストレッサー層、パターン層及びドットが、複数の電気コンタクトを提供するドープされた複数の半導体層の間にある場合には、提供されてもよい。
【００１８】
本発明は、光子源として構成されてもよく、前記装置はｐ−ｉ−ｎ構造を具備し、ｐ型のドープ層は量子ドットの一面上に提供され、ｎ型のドープ層は量子ドットの他の面上に提供され、装置は、前記ｎ及びｐ型の層への電気コンタクトと、場が前記量子ドットに印加されるように前記コンタクトに接続される源と、をさらに具備する。
光子源は、単一の動作中の量子ドットを有する単一光子源であってもよいし、複数の光子を出力するように構成されていてもよい。そのような光子源は複数の量子ドットを有する。
【００１９】
さらなる実施形態では、装置は、光共振器を具備し、ここで、前記キャビティは、複数の層の平面に垂直な方向で光閉じ込めを提供し、前記ピットは前記キャビティでの波腹（antinode）で提供される。量子ドットの位置を正確に決める能力によって、３Ｄ光共振器が前記量子ドットに整列することを可能にする。そのようなキャビティは光バンドギャップキャビティでもよい。
【００２０】
さらなる実施形態では、前記装置は、検出器として構成され、前記装置はｐ−ｉ−ｎ構造を具備し、ｐ型のドープ層は量子ドットの一面上に提供され、ｎ型のドープ層は量子ドットの他の面上に提供され、装置は、前記ｎ及びｐ型の層への電気コンタクトと、電流が測定されてもよいように前記コンタクトに接続される測定部と、をさらに具備する。
【００２１】
本発明の実施形態に従う装置も量子レジスターとして構成されてもよい。この実施形態では、装置は複数のゲートをさらに具備する。そこではゲートはそれぞれ、ドットの列の上に覆い被さって提供される。ここでドットの列は、成長方向に一列に並べられた複数のドットによって提供される。量子レジスターはその後、A. Balandin et al., Electronic materials, 29, 549-553 (2000)に述べられているように、操作されるかもしれない。
【００２２】
実施形態では、本発明は、半導体素子において量子ドットを位置決めする方法を提供し、前記方法は、
第１の層を形成し、
前記第１の層の上に覆い被さるストレッサー層を形成し、前記ストレッサー層は前記第１の層に対して本質的に異なる格子定数を有して、
さらなる層を形成し、パターン層を形成するために前記さらなる層に少なくとも１つのピットの模様をつけ、前記ピットは、量子ドットを形成することが望ましい位置に位置し、
ｍ単層またはそれより少ないものを具備するドット層を形成し、前記ドット層は、自己組織化した量子ドットを、上に覆い被さってかつ接触する層上に形成することができる材料を具備し、ここでｍは５であり、量子ドットを前記ピットに形成される。
【００２３】
ある実施形態では、ｍは１．６−１．７の単層である。
【００２４】
パターニングはドライエッチング技術を使用して行なわれてもよい。しかしながら、ウェットエッチングを使用してもよい。層の形成は分子線エピタキシ−（ＭＢＥ）または有機金属気相エピタキシー（ＭＯＶＰＥ）によってもよい。
【００２５】
複数の量子ドットの位置を正確に設定する能力によって、量子ドットが構造で注意深く整列されることを可能にする。例えば、それらを、柱キャビティの中心に形成することができ、ここで層状構造が形成された後、柱はエッチングされる。複数の量子ドットも、コンタクトなどの形成のために正確に位置するかもしれない。したがって、実施形態では、前記量子ドットの形成後にさらなるパターンを前記ピットと並べることと、前記ピットと並べられた前記さらなるパターンをエッチングすることは可能である。
【００２６】
図１の（ａ）は、複数の量子ドットを位置決めするための既知の方法を使用する半導体素子である。装置は、バッファー１０３で大きくなりすぎた基板１０１を具備する。その後、構造は、複数のナノホールまたは複数のピット１１７を形成するために、既知技術を使用して、パターンをつけられ、さらにエッチングされる。これらのピットはバッファー層１０３の表面１０５にエッチングされる。
【００２７】
複数の量子アイランド／ドット１０７の層は、その後、表面１０５の上に覆い被さって形成される。量子ドット１０７は好ましくはピット１１７の内部で核にされる。さらなる改良では、量子ドットは、薄い再生バッファ（図示せず）によって再生インターフェース／サーフェース１０５から分離される。
【００２８】
上記の方法を両方のＧａＡｓ（００１）及びＧａＡｓ（１１１）のＢ基板に適用することができる。複数のピットを、乾燥させたり、化学的にウェットエッチングさせることができる。
【００２９】
図１の（ｂ）は、半導体素子中の量子ドットの位置を決めるためのさらなる既知の方法を示す。図１の（ｂ）の技術は、量子ドットを位置決めするために負荷を使用する。
【００３０】
図１の（ａ）に関して、基板１０１が形成されまた、バッファー層１０３は基板１０１の上に覆い被さって形成される。ストレッサー層１０９はバッファー層１０３の上に覆い被さって形成されまた、スペーサ層１１１はストレッサー層１０９の上に覆い被さって形成される。
【００３１】
その後、構造は、ずらりと並んだメサ１１９で模様付けされ、ドット１０７の層で大きくなりすぎる。ドットは、優先的にストレッサー層１０９によって引き起こされた負荷によりメサ１１９の上で成長する。
【００３２】
図１の（ｃ）は、量子ドットの位置を決める既知の方法を使用して作り上げられたさらなる半導体素子を示す。図１の（ａ）及び図１の（ｂ）に関しては、バッファー層１０３が基板１０１の上に覆い被さって成長される。その後、バッファー層は、ずらりと並んだバンプを形成するために、ずらりと並んだメサ１１９で模様がつけられる。その後、構造は、後にスペーサ層１１１が続くストレッサー層１０９で大きくなりすぎる。起伏している下層の上のストレッサー層１０９の上に被さることによって引き起こされる歪み分布によって、複数の量子ドット１０７が、模様がついたメサ１１９の頂上で核を形成する。
【００３３】
図１の（ｄ）は、量子ドットを位置決めする既知の方法を使用する、さらなる半導体素子を示す。再び、バッファー層１０３は基板１０１の上に覆い被さって形成される。その後、酸化物１１３はバッファー層１０３の表面上に位置される。酸化物は、比較的に大きな正方形１０５のアレイでパターン化される。酸化物が除去される領域は、ピラミッド１１５を形成する緩衝材で大きくなりすぎる。複数のピラミッドは、ピラミッドの頂点が形成される以前の成長停止の意味で、完成していない。複数の量子ドット１０７はピラミッド１１５の最上に置かれる。
【００３４】
図２は、本発明の実施形態に従う半導体素子の概略図である。
【００３５】
構造は基板２０１を具備する。特にこの実施形態ＧａＡｓ基板では、典型的に３００μｍあるいは５００μｍが使用される。緩衝層２０３は、前記基板の上に覆い被さり、かつ接触している。緩衝層はおよそ５００ｎｍのＧａＡｓを具備する。このバッファー層は、エピタキシャルに成長した複数の層を基板に一致させ、かつ基板／バッファーインターフェースを相対的に量子ドットから遠く離しておくため形成される。この実施形態では、成長温度及びＡｓ過圧力は、全ての続く層にとって、同じままである必要がある。
【００３６】
ストレッサー層２０５は、前記バッファー層の上に覆い被さって接触して形成される。ストレッサー層２０５は、およそ２−２０ｎｍのＩｎＧａＡｓを具備する。Ｉｎ濃縮は、２０−１００％の範囲で近似される。ストレッサー層の格子定数は、付加されたＩｎによって増加される。同時に、ストレッサー層は、平坦な層を形成することができるほど十分に厚い必要がある。
【００３７】
その後、スペーサ層２０７は、前記ストレッサー層２０５の上に覆い被さって接触して、形成される。スペーサ層はＧａＡｓを具備する。スペーサ層は、多くのピット２１３を形成するために、電子ビームリソグラフィとドライエッチングによって、模様をつけられる。スペーサ層２０７はパターン層になる。
【００３８】
スペーサ層の厚みは、ピットがどのくらい深く作られてもよいかを設定するので、重要である。ピットのエッチングの深さを５０ｎｍに制御することができるならば、スペーサ層２０７の厚みを７０ｎｍになるように設計することができる。したがって、これらの値については、ピットの最下段とストレッサー層との間に２０ｎｍのＧａＡｓがあるだろう。
【００３９】
この実施形態では、量子構造は量子ドットになるだろう。よい質のドットを、再生インターフェース（エッチングされた表面）上で直接形成することはできない。したがって、１５ｎｍのＧａＡｓと同じくらい薄い可能性がある再生バッファー層２０９が形成される。そのようなバッファー層は、再度成長したドットの高輝度光ルミネセンスを提供すると示された。
【００４０】
この実施形態では、エッチピットの深さを引いたスペーサ層の厚さは最小化されるべきである。言いかえれば、ｙ−ｘは最小であるべきである。
【００４１】
その後、量子ドット２１１は、成長速度０．００９ＭＬ／秒でＩｎＡｓの１．６の単層を成長することにより形成される。成長の間に使用されるＶ／ＩＩＩフラックス比は、約８００である。ここで、ピットの最下段は、ストレッサー層２０５の接近により歪むであろう。これによって、ピット２１３は、再生バッファー層２０９の表面上のＩｎＡｓ吸着原子を吸収するＩｎＡｓに関するシンクとして動作する。スペーサ層２０７のエッチングされていない部分の上に覆い被さる再生バッファー層２０９の表面上の吸着原子は、著しくより少ない負荷を感じるであろうことに注意するべきである。なぜならそれらはストレッサー層２０５から遠く離れているためである。成長温度が高いほど、ＩｎＡｓ吸着原子の移動距離は大きい。近隣のピットの間の距離を、ゼロに近いエッチングされていない表面上でのドット形成の確率を維持して、拡張することができる。上記のものについては、成長温度は約４８０度にするべきである。
【００４２】
図３は、本発明のさらなる実施形態を示す。
【００４３】
任意の不必要な繰り返しを避けるために、同様な参照数字は同様な特徴を示すために使用される。図３の層状構造は、図２に関するその層状構造と同じである。しかしながら、スペーサ層２０７はストレッサー層２０５の最上までエッチングされる。言いかえれば、ｙ−ｘ＝０、かつ複数のドットは再生バッファーによってのみストレッサー層から分けられる。
【００４４】
その後、この層は、再生バッファー層３０９で大きくなりすぎる。複数の量子ドット３１１は、図２に関して記述されるのと同じ方法で形成される。
【００４５】
図２と３の間の主な差はストレッサー層への接近である。図３は、ドットが再生バッファーによってのみストレッサー層から分けられる場合を示す。図３では、ストレッサー層２０５の最上部は再生インターフェースである。
【００４６】
２つの競合する要件がある。量子ドットの質は、それらがストレッサー層に形成される類似物を改善する。しかしながら、ストレッサー層に典型的に使用される物質システムは、さらなる成長のための再生インターフェースを用意するために使用される洗浄工程でしばしば低下する。
【００４７】
例えば、ストレッサー層が内容に１００％を含めば、ウェーハーをＭＢＥチャンバーに移動する前に再生インターフェースを用意するために使用される薬品によって層が攻撃されるので、ストレッサー層の質は著しく低下するだろう。インジウムは、任意の薬品処理に特に敏感である。
【００４８】
実験施設内の洗浄手続きのいくつかは、再生インターフェース表面の酸化、そして次に形成された酸化物の除去に依存する。酸化はそれぞれ、表面材料の約２ｎｍを除去する。したがって、たとえＧａＡｓの数ｎｍがストレッサー層の最上部に残っていても、このＧａＡｓが洗浄手続きの間に酸化によって除去される可能性がある。しかしながら、ドットが形成されるストレッサー層に近いほど、それらはより良く（より均一に）なる。
【００４９】
図４は、図２の装置上でのさらなる変形を示す。任意の不必要な繰り返しを避けるために、同様な参照数字は同様な特徴を示すために使用される。
【００５０】
この実施形態では、量子構造は量子ドットまたは量子リングのいずれかであってもよい。パターニングする前の装置の層状構造は、図２を参照して記述されたものと同じである。しかしながら、図４では、ピット４１３は、ピット４１３の円錐形になるウェット化学エッチングを使用して、エッチングされる。さらに、ピットはストレッサー層２０５より下にエッチングされる。
【００５１】
その後、パターン構造は、再生バッファー層４０９で大きくなり過ぎる。その後、ドットはピット４１３に形成される。しかしながら、複数のピットの形状により、ドットは、ピットの頂点に形成されず、ストレッサー層２０５のすぐ近くのサイドウォール上に形成される。
【００５２】
図４ｂは、ピット１２１３が引き延ばされた場合の図４ａの装置の平面図を示す。この形によって、複数の量子ドット１２１１が、このケース２で、それぞれのピット１２１３に形成される。
【００５３】
図４ｃでは、図４ａの構造を有する装置のさらなる平面図が示される。図４ｃの平面図では、ピットは、対称であり、ストレッサー層より下にエッチングされる。この状況で、図４ｃに示されるように、量子ドットを成長させ、量子リング１２１５を形成するための試みが行われる。
【００５４】
図５は、図２を参照して記述された装置を作るために、製造ステップのフローチャートを詳細に示している。最初に、ステップＳ５０１でＧａＡｓバッファーは基板上に形成される。バッファー層は、およそ５００ナノメートルの厚さになる。その後、ステップＳ５０３でストレッサー層は、前記バッファー層の上に覆い被さり接触して形成される。ストレッサー層は、２−２０ｎｍのＩｎＧａＡｓを一般的に含むだろう。Ｉｎ濃縮は、２０−１００％の範囲で近似される。その後、ＧａＡｓスペーサ層は、ステップＳ５０５で前記ストレッサー層の上に覆い被さって形成される。ＧａＡｓスペーサ層は、望ましい深さｐｆによって設定される厚さと、図２を参照して説明される層の上に形成されるパターンを有する。
【００５５】
その後ステップ５０７で、ＧａＡｓスペーサ層は、最初にレジストを供給することによりパターン化される。一般に、パターニングは、これが非常に小さな特徴のパターニングを許可するように、電子ビームリソグラフィを使用して行われる。典型的には、複数の焦げたドットで占められるピットは、２０ｎｍから１００ｎｍまで変わる直径を持つ。
【００５６】
ステップＳ５０９では、レジストは電子ビームリソグラフィを使用して露出した。パターンがフォトリソグラフィーマスクを介してレジストに適用されるフォトリソグラフィーも使用することはできるが。フォトリソグラフィーで上記のサイズの特徴を形成することは難しい。したがって、電子ビームリソグラフィが一般に使用される。
【００５７】
その後、レジストはステップＳ５１１で発展されまた、構造はＳ５１３でエッチングされる。図２及び３の構造を製造するために、ドライエッチングが使用される。
【００５８】
典型的には、ピットは深さ５０ｎｍでエッチングされる。この規模で、ピットのサイドウォールが本当に垂直かどうかを判定するのは難しい。ドライエッチングは好ましくは、これによってピットの側面の大きさが制御され１００ｎｍより小さく保たれることが可能になるように、使用される。
【００５９】
レジストはステップＳ５１５で除去され、構造は、分子線エピタキシーチャンバーへの再入場のためのウェーハーを洗浄するに適した洗浄技術を使用して実験施設内で洗浄される。そのような技術は、化学洗浄に加えて酸素灰化を含んでいてもよい。
【００６０】
その後、構造はステップＳ５１９でＭＢＥチャンバーへ再導入され、構造がさらなる成長にとって十分に清潔であることを保証するために、構造はステップＳ５２１で熱酸化物脱離を許容するために加熱されるだろう。
【００６１】
その後、構造はステップＳ５２３で水素洗浄され、また構造が十分に清潔であることを保証するために、ＳＩＭＳ（Secondary Ion Mass Spectroscopy）評価は、ウェーハー表面上で、ステップＳ５２５で行われるだろう。
【００６２】
一旦ウェーハーが十分に洗浄されたことが判定されると、厚さがおよそ１５ｎｍであるＧａＡｓ再生バッファーはステップＳ５２７で形成される。
【００６３】
その後、量子ドットは、図２を参照して記述されるように、ステップＳ５２９でＩｎＡｓの１．６の単層を使用して形成される。最後に、ＧａＡｓキャッピング層はステップＳ５３１で堆積される。キャッピング層の厚さは全く重要ではない。典型的に、２７５ｎｍが堆積される。この厚さは、これによって大気／半導体インターフェース上のラムダキャビティが、ドットが約９５０ｎｍで放射するとの仮定を使用して形成されることが可能になるように、使用される（ＧａＡｓの屈折率は３．５０９）。
【００６４】
図６は、図２〜５を参照して記述された製作技術を使用する単一光子源構造を示す。
【００６５】
構造は基板６０１上に形成される。この特別な例では、構造はＧａＡｓ基板である。ｎドープしたバッファー層６０３は、前記基板６０９の上に覆い被さりかつ接触している。ｎドープしたバッファー層６０３はＧａＡｓを具備するだろう。低分散ブラッグ反射体６０５は前記バッファー層の上に覆い被さりかつ接触している。低分散ブラッグ反射体は、ＧａＡｓとＡｌＡｓが交互に重なった層を具備するだろう。
【００６６】
次に、キャビティが形成される。キャビティの下層は、ＩｎＧａＡｓの２から２０ｎｍナノメートルを具備するストレッサー層６０９である。その後、ＧａＡｓを含むスペーサ層６１１は、ストレッサー層６０９の上に覆い被さりかつ接触して形成される。
【００６７】
その後、スペーサ層６１１は、多くのピット６１３を形成するために、図２、３及び５を参照して記述されるように、パターン化される。
【００６８】
その後、構造は洗浄され、再生バッファー層（図示せず）は前記スペーサ層６１１の上に覆い被さって形成される。その後、量子ドットは、図２、３及び５を参照して記述される方法で前記スペーサ層の上に覆い被さって形成される。
【００６９】
キャビティと分散ブラッグ反射体は、ドット放射に従ってとどまるある波長で作動するように設計されている。構造は、モード側面閉じ込めのための微小な柱を形成するためにエッチングされる。
【００７０】
量子ドット６１５は、キャビティ電場の反ノード、及び柱の中心に位置する。
【００７１】
その後、ＧａＡｓキャッピング層６１７は、前記再生バッファー層および量子ドット６１５の上に覆い被さり接触している。キャッピング層６１７は、キャビティの最上層を提供する。ＧａＡｓ／ＡｌＧａＡｓの複数の繰り返し層を具備する上部ＤＢＲは、前記キャッピング層の上に覆い被さって接触している。最後に、ｐドープ層６１９は前記上部ＤＢＲ６１８の上に覆い被さって接触して形成される。したがって、構造はｐ−ｉ−ｎ構造である。それはここに示されないだろう。しかし、ｐ型のコンタクトを柱の最上部に作ることができ、ｎ型のコンタクトを層６０３に作ることができる。これによって、電場が成長方向に垂直に印加されることを可能にする。
【００７２】
そのような単一光子源の操作は、ＣＲＬの初期のパターンのＧＢ２３８０６０５で以前に述べられている。そのような源は、電気的にあるいは光学的に励起されてもよい。
【００７３】
図７は、上記の方法で形成された複数の量子ドットを含むレーザーの概略図である。レーザー構造では、ドットは整列する必要はない。しかしながら、構造内で一定のドット密度を維持し、波長定数のような他の光学的性質を維持することは有益である。
【００７４】
構造は図６を参照して説明されたそれに似ている。したがって、任意の不必要な繰り返しを避けるために、同様な参照番号は同様な特徴を示すために使用されるだろう。スペーサ層７１１はストレッサー層６０９の上に覆い被さりかつ接触して形成される。スペーサ層７１１は、複数のピット７１３を形成するために、図５を参照して説明されたように、模様をつけられる。その後、複数の量子ドットがピット７１３の各ドットで形成される７１５。
【００７５】
その後、ＧａＡｓキャッピング層６１７は、前記模様がつけられたドット層７１５に形成される。構造の残りは、図６を参照して記述されるような同じ方法で進む。
【００７６】
図６に関しては、コンタクト６０３及び６１９によって、電場が、成長方向に垂直に印加されることを可能にする。
【００７７】
完成した時の構造は複数の量子ドットを具備する。
【００７８】
図８は、検出器として本発明の実施形態に従って制作された装置の概略図を示す。
【００７９】
構造は基板８０１上で形成される。この例において、基板８０１はＧａＡｓである。その後、ｎドープされるバッファー層８０３は、前記基板８０１の上に覆い被さり接触して形成される。次に、ＧａＡｓを具備する下部キャビティ層８０７が形成される。その後、ストレッサー層８０９は、下部キャビティ層８０７の上に覆い被さり接触して形成される。
【００８０】
その後、スペーサ層８１１はストレッサー層８０９の上に覆い被さり接触して形成される。その後、スペーサ層８１１は複数のピット８１３を形成するために模様がつけれられる。その後、構造は、図５を参照して記述されるように、洗浄される。再生バッファー層（図示せず）が形成され、次に、量子ドットがピット８１３に形成される。その後、ＧａＡｓキャップ層は、量子ドット８１５の前記第１の層の上に覆い被さってかつ接触して形成される。
【００８１】
ＧａＡｓの層の後は、第２の量子ドット層８１６は形成される。ピット８１３の位置により、第２のドット層８１６の中の量子ドットは、量子ドット８１５及び最初のドット層と協調する。その後、ＧａＡｓキャップ層は再開し、量子ドット８１８の第３の層は、形成され、量子ドットのさらなる２つの層と自動的に再び協調する。量子ドットの連続的な層は形成されてもよく、それらのすべては一直線上になるだろう。
【００８２】
垂直に整列されるドットにとっては、それらの間でＧａＡｓスペーサの厚みは、４０ｎｍ以上であるべきでない。このように、垂直に整列したままであるドット層を絶えず作成することは可能である。
【００８３】
その後、ＧａＡｓキャップ層８１７は継続し、構造はｐドープしたＧａＡｓ層８１９で仕上げられる。コンタクト８２１はｎ型基板８０１に作られ、ｐ型のコンタクト８２１はｐ型層８１９に提供される。その後、電場は量子ドットにわたって印加される。
【００８４】
操作の簡単なモードで光子が量子ドットによって吸収される場合、電子及び陽電子のペアは、ｎ及びｐ型コンタクトに向かって分離する量子ドットで励起される。したがって、複数の光子が装置に入射する場合、電流が流れる。
【００８５】
図９は、本発明の実施形態に従う量子レジスター装置を示す。レジスター装置は、図７を参照して説明されるように、量子ドットの単一層を具備する。
【００８６】
提案されたレジスターは、量子計算のためのメモリユニットまたは論理ユニットとして使用される。情報はドットに書き込まれ、記憶されそして必要なときに読み出される。
【００８７】
レジスター装置はＧａＡｓ基板を具備する。ｎ型のＧａＡｓ層９０３は、前記ＧａＡｓ基板の上に覆い被さり接触している。
【００８８】
下部キャビティ層９０５は、前記ｎドープされたバッファー層９０３の上に覆い被さり接触して形成される。下部キャビティ層９０５はＧａＡｓを具備する。
【００８９】
ストレッサー層９０７は、前記下部キャビティ層９０５の上に覆い被さり接触して形成される。その後、スペーサ層９０９は、ストレッサー層９０７の上に覆い被さり接触して形成される。その後、スペーサ層９０９は、図８及び図５を参照して記述されるような複数のピット９１１を形成するために、模様をつけられる。
【００９０】
その後、第１の量子ドット層９１２は、前記量子ドットが前記ピット９１１で形成するように、形成される。
【００９１】
その後、ＧａＡｓキャップ層９１５は、前記第１の量子ドット層９１２の上に覆い被さり接触して形成される。ＧａＡｓキャップ層は、それがｐドープされた層９１７に達するまで、継続する。その後、複数のコンタクト９１９がｐドープされた層９１７に作られる。複数のゲート９１９が、複数のピット、したがって複数の量子ドットと協調するために、提供される。ゲートは、単一の量子ドットにおいて閉じ込められた電子レベルの操作を許容するショットキーゲートである。
【００９２】
コンタクト９２１及び９２３は、源及びドレインとして働く２つの別個のコンタクトである。
【００９３】
そのようなレジスターの原理は、A. Balandin et al., Electronic materials, 29, 549-553 (2000)で教えられる。
【００９４】
図１０は、図９の多重層バージョンを示し、整列された量子ドットの複数の層が形成される。任意の不必要な繰り返しを回避するために、同様な参照番号は同様な特徴を示すために使用される。
【００９５】
図１０の装置では、第１の量子ドット層９１２は、前記量子ドットが前記ピット９１１に形成するように、形成される。その後、ＧａＡｓキャップ層９１５は前記第１の量子ドット層９１２の上に覆い被さり接触して形成される。その後、このＧａＡｓキャップ層９１５の成長は第２の量子ドット層９１３を形成するために停止され、第２の量子ドット層９１３の形成後に、ＧａＡｓキャップ層９１５の成長が再開する。その後、キャップ層の成長は、第３の量子ドット層９１４を形成するために、もう一度中断される。第１、第２及び第３の量子ドット層は、ピット９１１及びストレッサー層９０７へのそれらの接近により整列される。
【００９６】
図１１は、本発明の実施形態に従う光子源のさらなる例を示す。図１１の（ａ）は、構造の平面図を示し、図１１の（ｂ）は断面を示す。
【００９７】
構造は基板１１０１上に形成される。犠牲層１１０３は、前記基板の上に覆い被さり接触している。バッファー層１１０５は、前記犠牲層１１０３の上に覆い被さり接触している。ストレッサー層１１０９は、前記バッファー層１１０５の上に覆い被さり接触している。スペーサ層１１１１は、前記ストレッサー層１１０９の上に覆い被さり接触して形成される。スペーサ層１１１１は、初期の図を参照して記述されるように、ピット１１１３で模様がつけられる。その後、量子ドットはＭＢＥによって形成され、量子ドットはピットに並ぶ。その後、量子ドット１１１５はＧａＡｓキャッピング層１１１７で覆われる。
【００９８】
その後、構造はＨ１キャビティ１１２１を囲む六方格子を形成するために模様がつけられる。その後、格子は、エアーホール１１１９が構造を介して延長し、犠牲層１１０３に及ぶまで延長するように、エッチングされる。
【００９９】
上記の技術の使用によって、Ｈ１キャビティの中心に量子ドット１１１５の位置を正確に決めることは可能である。
【０１００】
本発明の実施形態に従う装置は、ストレッサー層を含んでいる半導体構造でエッチングされたナノホール上で成長された高品質量子ドットに関する信頼できる位置決めを許容する。ドットは、ダブルサイト核生成メカニズム（double site nucleation mechanism）（場所の低ポテンシャルエネルギーと歪み）により、ピットの内部でのみ核を形成する。本発明の実施形態に従う装置は、次の長所を持つ。ドットの正確な位置決めを許容すること、ナノホールで核生成された多くのドットに関する制御、ドットの制御可能な光学的性質、及び、ドットの改善された均一性。さらに、本発明の実施形態に従う装置は、他のコンポーネントに容易に統合される可能性がある。
【０１０１】
ある実施形態は記述されているが、これらの実施形態は、例のみを手段として表されていて、発明の範囲を制限するようには意図されない。実際、ここに記述された新しい装置及び方法は、発明の精神を逸脱することなく作られてもよい。添付クレーム及びそれらの均等物は、そのような形式あるいは変形を補うように意図され、発明の範囲及び精神に含まれる。
【技術分野】
【０００１】
ここに記述された実施形態は、量子のドット、リング及びワイヤーのような量子構造を含む半導体素子及びそれらの製作方法の分野に関連する。
【背景技術】
【０００２】
量子ドットは多くの半導体素子で提供され、例えば、それらは、電気的及び光学的に駆動される源である単一光子源、量子メモリレジスタ及び量子検出器で見つけられる。最近、量子ドットに基づいた装置は、一連の周波数に渡る放射を生むそれらの能力により、従来の照明ユニットに使用されている。
【０００３】
半導体素子中の量子ドットの形成に関するよく知られている技術は、異なる格子定数を備えた別の物質上で１つの物質の少数の単層を形成することである。特によく知られている物質システムはＧａＡｓ層上のＩｎＡｓ量子ドットである。
【発明の概要】
【０００４】
【図面の簡単な説明】
【０００５】
本発明は、以下の制限しない実施形態を参照して記述されるだろう。
【図１】（ａ）、（ｂ）、（ｃ）及び（ｄ）は、既知技術に従う位置している量子ドットを有する半導体素子を示す。
【図２】本発明の最初の実施形態に従う半導体素子を示す。
【図３】（複数のピットがストレッサー層まで延長している）本発明の第２の実施形態に従う半導体素子を示す。
【図４ａ】（複数のピットがストレッサー層まで延長している）本発明のさらなる実施形態に従う装置を示す。図４ａは、層構造によって断面を示す。
【図４ｂ】（複数のピットがストレッサー層まで延長している）本発明のさらなる実施形態に従う装置を示す。図４ｂは、複数の細長いピットを有する平面図を示す。
【図４ｃ】（複数のピットがストレッサー層まで延長している）本発明のさらなる実施形態に従う装置を示す。図４ｃは、複数の対称のピットを有する平面図を示す。
【図５】本発明の好ましい実施形態に従う処理手法を示すフローチャートである。
【図６】本発明の実施形態に従う単一光子源である。
【図７】本発明の実施形態に従うレーザー構造である。
【図８】本発明の実施形態に従う光検出器装置である。
【図９】本発明に従う量子レジスターに基づいた装置である。
【図１０】本発明の実施形態に従うさらなる量子レジスター装置である。
【図１１】本発明の実施形態に従う単一光子源のさらなる例を示す。
【発明を実施するための形態】
【０００６】
本発明の実施形態に従う装置は、複数のピットの形成による低ポテンシャルエネルギーとストレッサー層によって誘導されるストレスとの組み合わせを使用して、量子構造を位置づける。下部にストレッサー層を有する複数のピットは、ピット占有及びドット均一性によって、より良い制御を提供する再生吸着原子に関するシンクとして動作する。
【０００７】
実施形態では、量子構造は一般的に量子ドットになるだろう。しかし、さらに、上記の技術を使用して、量子リング及び量子ワイヤーを整列させることは可能である。
【０００８】
本発明の実施形態に従う装置は、単一光子源として形成され、複数の分散ブラッグ反射体（ＤＢＲｓ）によって囲まれるキャビティに基づく位置している複数のドットと、ＤＢＲに囲まれるキャビティに基づいたレーザーと、置かれたドットを含む量子検出器と、置かれたドットを具備する量子メモリレジスタ、及びＨ１光結晶キャビティに基づいて置かれたドットを具備する単一光子源を具備する。
【０００９】
実施形態では、ストレッサー層は第１の層に対して本質的に異なる格子定数を持っている。第１の層は、基板または基板の上に覆い被さるスペーサ層であってもよい。第１の層は、典型的には、装置の歪みまたはストレスのない層に関する格子定数を表わす層になるだろう。典型的には、第１の層とストレッサー層との間の格子不整合は、３−８％の間にあるべきである。ストレッサー層がＩｎＡｓであり、第１の層がＧａＡｓである場合、通常は、二層間に７％の格子不整合がある。ＧａをＩｎＡｓストレッサー層に加えることができる。この場合、格子不整合はより少ないだろう。しかし、それでもなお、ストレッサー層として作用するには十分に大きいだろう。
【００１０】
実施形態では、前記第１の層がＧａＡｓを具備し、ストレッサー層はＩｎ（ｘ）Ｇａ（１−ｘ）Ａｓを具備し、量子ドットがＩｎＡｓを具備し、ここでＩｎＧａＡｓストレッサー層でのＩｎの濃度はｘ＝０．２−１の範囲にある。
【００１１】
ここに使用されるような疑問の回避のために、用語「覆い被さる」（“overlying”）は、ある層が別の層の、基板に対して反対側に形成されること、または成長過程においてそれが後に形成されることを示す。第２の層の上に覆い被さる第１の層は、必ずしも第２の層に接していなくともよく、他の複数の層が間にあってもよい。
【００１２】
ストレッサー層は少なくとも１ｎｍの厚さである。より好ましくは、その厚さは５０ｎｍ未満である。好ましい実施形態では、ストレッサー層は２から２０ｎｍまでの厚さを持っている。
【００１３】
ピットはウェットエッチングまたはドライエッチングによって形成されてもよい。ドライエッチングによれば、ピットの側面の大きさがより注意深く制御されることを可能にする。１つの実施形態では、ピットは、３００ｎｍ未満の側面の大きさを持っている。さらなる実施形態では、ピットは、５ｎｍ−１００ｎｍの深さを持っている。これらの２つの実施形態が組み合わせられてもよい。１つの実施形態では、ピットはパターン層を介して、ストレッサー層に入る。
【００１４】
量子ドットの形成に関するよいインターフェースを生成するために、好ましくは、再成長バッファー層は前記パターン層の上に覆い被さってかつ接して提供される。好ましくは、前記バッファー層は１００ｎｍ以下の厚さを有する。
【００１５】
キャッピング層は、好ましくは前記量子ドットの上に覆い被さって提供される。前記キャッピング層は、典型的には第１の層のそれと同じ格子定数を持つだろう。
【００１６】
さらなる実施形態では、前記パターン層は、複数のピットと、複数の前記ピットと並べた複数の量子ドットと、を具備する。これによって、配列が１または２次元に形成されることを可能にする。さらなる実施形態では、装置は、複数の量子ドット層を具備し、そこでは、複数の量子ドットは成長の方向に整列される。したがって、複数の量子ドットは複数の列（column）を形成する。複数の量子ドット層の間で提供される任意の層は、好ましくは４０ｎｍ以下の厚さを有するべきである。
【００１７】
電気的に作動する装置は、ストレッサー層、パターン層及びドットが、複数の電気コンタクトを提供するドープされた複数の半導体層の間にある場合には、提供されてもよい。
【００１８】
本発明は、光子源として構成されてもよく、前記装置はｐ−ｉ−ｎ構造を具備し、ｐ型のドープ層は量子ドットの一面上に提供され、ｎ型のドープ層は量子ドットの他の面上に提供され、装置は、前記ｎ及びｐ型の層への電気コンタクトと、場が前記量子ドットに印加されるように前記コンタクトに接続される源と、をさらに具備する。
光子源は、単一の動作中の量子ドットを有する単一光子源であってもよいし、複数の光子を出力するように構成されていてもよい。そのような光子源は複数の量子ドットを有する。
【００１９】
さらなる実施形態では、装置は、光共振器を具備し、ここで、前記キャビティは、複数の層の平面に垂直な方向で光閉じ込めを提供し、前記ピットは前記キャビティでの波腹（antinode）で提供される。量子ドットの位置を正確に決める能力によって、３Ｄ光共振器が前記量子ドットに整列することを可能にする。そのようなキャビティは光バンドギャップキャビティでもよい。
【００２０】
さらなる実施形態では、前記装置は、検出器として構成され、前記装置はｐ−ｉ−ｎ構造を具備し、ｐ型のドープ層は量子ドットの一面上に提供され、ｎ型のドープ層は量子ドットの他の面上に提供され、装置は、前記ｎ及びｐ型の層への電気コンタクトと、電流が測定されてもよいように前記コンタクトに接続される測定部と、をさらに具備する。
【００２１】
本発明の実施形態に従う装置も量子レジスターとして構成されてもよい。この実施形態では、装置は複数のゲートをさらに具備する。そこではゲートはそれぞれ、ドットの列の上に覆い被さって提供される。ここでドットの列は、成長方向に一列に並べられた複数のドットによって提供される。量子レジスターはその後、A. Balandin et al., Electronic materials, 29, 549-553 (2000)に述べられているように、操作されるかもしれない。
【００２２】
実施形態では、本発明は、半導体素子において量子ドットを位置決めする方法を提供し、前記方法は、
第１の層を形成し、
前記第１の層の上に覆い被さるストレッサー層を形成し、前記ストレッサー層は前記第１の層に対して本質的に異なる格子定数を有して、
さらなる層を形成し、パターン層を形成するために前記さらなる層に少なくとも１つのピットの模様をつけ、前記ピットは、量子ドットを形成することが望ましい位置に位置し、
ｍ単層またはそれより少ないものを具備するドット層を形成し、前記ドット層は、自己組織化した量子ドットを、上に覆い被さってかつ接触する層上に形成することができる材料を具備し、ここでｍは５であり、量子ドットを前記ピットに形成される。
【００２３】
ある実施形態では、ｍは１．６−１．７の単層である。
【００２４】
パターニングはドライエッチング技術を使用して行なわれてもよい。しかしながら、ウェットエッチングを使用してもよい。層の形成は分子線エピタキシ−（ＭＢＥ）または有機金属気相エピタキシー（ＭＯＶＰＥ）によってもよい。
【００２５】
複数の量子ドットの位置を正確に設定する能力によって、量子ドットが構造で注意深く整列されることを可能にする。例えば、それらを、柱キャビティの中心に形成することができ、ここで層状構造が形成された後、柱はエッチングされる。複数の量子ドットも、コンタクトなどの形成のために正確に位置するかもしれない。したがって、実施形態では、前記量子ドットの形成後にさらなるパターンを前記ピットと並べることと、前記ピットと並べられた前記さらなるパターンをエッチングすることは可能である。
【００２６】
図１の（ａ）は、複数の量子ドットを位置決めするための既知の方法を使用する半導体素子である。装置は、バッファー１０３で大きくなりすぎた基板１０１を具備する。その後、構造は、複数のナノホールまたは複数のピット１１７を形成するために、既知技術を使用して、パターンをつけられ、さらにエッチングされる。これらのピットはバッファー層１０３の表面１０５にエッチングされる。
【００２７】
複数の量子アイランド／ドット１０７の層は、その後、表面１０５の上に覆い被さって形成される。量子ドット１０７は好ましくはピット１１７の内部で核にされる。さらなる改良では、量子ドットは、薄い再生バッファ（図示せず）によって再生インターフェース／サーフェース１０５から分離される。
【００２８】
上記の方法を両方のＧａＡｓ（００１）及びＧａＡｓ（１１１）のＢ基板に適用することができる。複数のピットを、乾燥させたり、化学的にウェットエッチングさせることができる。
【００２９】
図１の（ｂ）は、半導体素子中の量子ドットの位置を決めるためのさらなる既知の方法を示す。図１の（ｂ）の技術は、量子ドットを位置決めするために負荷を使用する。
【００３０】
図１の（ａ）に関して、基板１０１が形成されまた、バッファー層１０３は基板１０１の上に覆い被さって形成される。ストレッサー層１０９はバッファー層１０３の上に覆い被さって形成されまた、スペーサ層１１１はストレッサー層１０９の上に覆い被さって形成される。
【００３１】
その後、構造は、ずらりと並んだメサ１１９で模様付けされ、ドット１０７の層で大きくなりすぎる。ドットは、優先的にストレッサー層１０９によって引き起こされた負荷によりメサ１１９の上で成長する。
【００３２】
図１の（ｃ）は、量子ドットの位置を決める既知の方法を使用して作り上げられたさらなる半導体素子を示す。図１の（ａ）及び図１の（ｂ）に関しては、バッファー層１０３が基板１０１の上に覆い被さって成長される。その後、バッファー層は、ずらりと並んだバンプを形成するために、ずらりと並んだメサ１１９で模様がつけられる。その後、構造は、後にスペーサ層１１１が続くストレッサー層１０９で大きくなりすぎる。起伏している下層の上のストレッサー層１０９の上に被さることによって引き起こされる歪み分布によって、複数の量子ドット１０７が、模様がついたメサ１１９の頂上で核を形成する。
【００３３】
図１の（ｄ）は、量子ドットを位置決めする既知の方法を使用する、さらなる半導体素子を示す。再び、バッファー層１０３は基板１０１の上に覆い被さって形成される。その後、酸化物１１３はバッファー層１０３の表面上に位置される。酸化物は、比較的に大きな正方形１０５のアレイでパターン化される。酸化物が除去される領域は、ピラミッド１１５を形成する緩衝材で大きくなりすぎる。複数のピラミッドは、ピラミッドの頂点が形成される以前の成長停止の意味で、完成していない。複数の量子ドット１０７はピラミッド１１５の最上に置かれる。
【００３４】
図２は、本発明の実施形態に従う半導体素子の概略図である。
【００３５】
構造は基板２０１を具備する。特にこの実施形態ＧａＡｓ基板では、典型的に３００μｍあるいは５００μｍが使用される。緩衝層２０３は、前記基板の上に覆い被さり、かつ接触している。緩衝層はおよそ５００ｎｍのＧａＡｓを具備する。このバッファー層は、エピタキシャルに成長した複数の層を基板に一致させ、かつ基板／バッファーインターフェースを相対的に量子ドットから遠く離しておくため形成される。この実施形態では、成長温度及びＡｓ過圧力は、全ての続く層にとって、同じままである必要がある。
【００３６】
ストレッサー層２０５は、前記バッファー層の上に覆い被さって接触して形成される。ストレッサー層２０５は、およそ２−２０ｎｍのＩｎＧａＡｓを具備する。Ｉｎ濃縮は、２０−１００％の範囲で近似される。ストレッサー層の格子定数は、付加されたＩｎによって増加される。同時に、ストレッサー層は、平坦な層を形成することができるほど十分に厚い必要がある。
【００３７】
その後、スペーサ層２０７は、前記ストレッサー層２０５の上に覆い被さって接触して、形成される。スペーサ層はＧａＡｓを具備する。スペーサ層は、多くのピット２１３を形成するために、電子ビームリソグラフィとドライエッチングによって、模様をつけられる。スペーサ層２０７はパターン層になる。
【００３８】
スペーサ層の厚みは、ピットがどのくらい深く作られてもよいかを設定するので、重要である。ピットのエッチングの深さを５０ｎｍに制御することができるならば、スペーサ層２０７の厚みを７０ｎｍになるように設計することができる。したがって、これらの値については、ピットの最下段とストレッサー層との間に２０ｎｍのＧａＡｓがあるだろう。
【００３９】
この実施形態では、量子構造は量子ドットになるだろう。よい質のドットを、再生インターフェース（エッチングされた表面）上で直接形成することはできない。したがって、１５ｎｍのＧａＡｓと同じくらい薄い可能性がある再生バッファー層２０９が形成される。そのようなバッファー層は、再度成長したドットの高輝度光ルミネセンスを提供すると示された。
【００４０】
この実施形態では、エッチピットの深さを引いたスペーサ層の厚さは最小化されるべきである。言いかえれば、ｙ−ｘは最小であるべきである。
【００４１】
その後、量子ドット２１１は、成長速度０．００９ＭＬ／秒でＩｎＡｓの１．６の単層を成長することにより形成される。成長の間に使用されるＶ／ＩＩＩフラックス比は、約８００である。ここで、ピットの最下段は、ストレッサー層２０５の接近により歪むであろう。これによって、ピット２１３は、再生バッファー層２０９の表面上のＩｎＡｓ吸着原子を吸収するＩｎＡｓに関するシンクとして動作する。スペーサ層２０７のエッチングされていない部分の上に覆い被さる再生バッファー層２０９の表面上の吸着原子は、著しくより少ない負荷を感じるであろうことに注意するべきである。なぜならそれらはストレッサー層２０５から遠く離れているためである。成長温度が高いほど、ＩｎＡｓ吸着原子の移動距離は大きい。近隣のピットの間の距離を、ゼロに近いエッチングされていない表面上でのドット形成の確率を維持して、拡張することができる。上記のものについては、成長温度は約４８０度にするべきである。
【００４２】
図３は、本発明のさらなる実施形態を示す。
【００４３】
任意の不必要な繰り返しを避けるために、同様な参照数字は同様な特徴を示すために使用される。図３の層状構造は、図２に関するその層状構造と同じである。しかしながら、スペーサ層２０７はストレッサー層２０５の最上までエッチングされる。言いかえれば、ｙ−ｘ＝０、かつ複数のドットは再生バッファーによってのみストレッサー層から分けられる。
【００４４】
その後、この層は、再生バッファー層３０９で大きくなりすぎる。複数の量子ドット３１１は、図２に関して記述されるのと同じ方法で形成される。
【００４５】
図２と３の間の主な差はストレッサー層への接近である。図３は、ドットが再生バッファーによってのみストレッサー層から分けられる場合を示す。図３では、ストレッサー層２０５の最上部は再生インターフェースである。
【００４６】
２つの競合する要件がある。量子ドットの質は、それらがストレッサー層に形成される類似物を改善する。しかしながら、ストレッサー層に典型的に使用される物質システムは、さらなる成長のための再生インターフェースを用意するために使用される洗浄工程でしばしば低下する。
【００４７】
例えば、ストレッサー層が内容に１００％を含めば、ウェーハーをＭＢＥチャンバーに移動する前に再生インターフェースを用意するために使用される薬品によって層が攻撃されるので、ストレッサー層の質は著しく低下するだろう。インジウムは、任意の薬品処理に特に敏感である。
【００４８】
実験施設内の洗浄手続きのいくつかは、再生インターフェース表面の酸化、そして次に形成された酸化物の除去に依存する。酸化はそれぞれ、表面材料の約２ｎｍを除去する。したがって、たとえＧａＡｓの数ｎｍがストレッサー層の最上部に残っていても、このＧａＡｓが洗浄手続きの間に酸化によって除去される可能性がある。しかしながら、ドットが形成されるストレッサー層に近いほど、それらはより良く（より均一に）なる。
【００４９】
図４は、図２の装置上でのさらなる変形を示す。任意の不必要な繰り返しを避けるために、同様な参照数字は同様な特徴を示すために使用される。
【００５０】
この実施形態では、量子構造は量子ドットまたは量子リングのいずれかであってもよい。パターニングする前の装置の層状構造は、図２を参照して記述されたものと同じである。しかしながら、図４では、ピット４１３は、ピット４１３の円錐形になるウェット化学エッチングを使用して、エッチングされる。さらに、ピットはストレッサー層２０５より下にエッチングされる。
【００５１】
その後、パターン構造は、再生バッファー層４０９で大きくなり過ぎる。その後、ドットはピット４１３に形成される。しかしながら、複数のピットの形状により、ドットは、ピットの頂点に形成されず、ストレッサー層２０５のすぐ近くのサイドウォール上に形成される。
【００５２】
図４ｂは、ピット１２１３が引き延ばされた場合の図４ａの装置の平面図を示す。この形によって、複数の量子ドット１２１１が、このケース２で、それぞれのピット１２１３に形成される。
【００５３】
図４ｃでは、図４ａの構造を有する装置のさらなる平面図が示される。図４ｃの平面図では、ピットは、対称であり、ストレッサー層より下にエッチングされる。この状況で、図４ｃに示されるように、量子ドットを成長させ、量子リング１２１５を形成するための試みが行われる。
【００５４】
図５は、図２を参照して記述された装置を作るために、製造ステップのフローチャートを詳細に示している。最初に、ステップＳ５０１でＧａＡｓバッファーは基板上に形成される。バッファー層は、およそ５００ナノメートルの厚さになる。その後、ステップＳ５０３でストレッサー層は、前記バッファー層の上に覆い被さり接触して形成される。ストレッサー層は、２−２０ｎｍのＩｎＧａＡｓを一般的に含むだろう。Ｉｎ濃縮は、２０−１００％の範囲で近似される。その後、ＧａＡｓスペーサ層は、ステップＳ５０５で前記ストレッサー層の上に覆い被さって形成される。ＧａＡｓスペーサ層は、望ましい深さｐｆによって設定される厚さと、図２を参照して説明される層の上に形成されるパターンを有する。
【００５５】
その後ステップ５０７で、ＧａＡｓスペーサ層は、最初にレジストを供給することによりパターン化される。一般に、パターニングは、これが非常に小さな特徴のパターニングを許可するように、電子ビームリソグラフィを使用して行われる。典型的には、複数の焦げたドットで占められるピットは、２０ｎｍから１００ｎｍまで変わる直径を持つ。
【００５６】
ステップＳ５０９では、レジストは電子ビームリソグラフィを使用して露出した。パターンがフォトリソグラフィーマスクを介してレジストに適用されるフォトリソグラフィーも使用することはできるが。フォトリソグラフィーで上記のサイズの特徴を形成することは難しい。したがって、電子ビームリソグラフィが一般に使用される。
【００５７】
その後、レジストはステップＳ５１１で発展されまた、構造はＳ５１３でエッチングされる。図２及び３の構造を製造するために、ドライエッチングが使用される。
【００５８】
典型的には、ピットは深さ５０ｎｍでエッチングされる。この規模で、ピットのサイドウォールが本当に垂直かどうかを判定するのは難しい。ドライエッチングは好ましくは、これによってピットの側面の大きさが制御され１００ｎｍより小さく保たれることが可能になるように、使用される。
【００５９】
レジストはステップＳ５１５で除去され、構造は、分子線エピタキシーチャンバーへの再入場のためのウェーハーを洗浄するに適した洗浄技術を使用して実験施設内で洗浄される。そのような技術は、化学洗浄に加えて酸素灰化を含んでいてもよい。
【００６０】
その後、構造はステップＳ５１９でＭＢＥチャンバーへ再導入され、構造がさらなる成長にとって十分に清潔であることを保証するために、構造はステップＳ５２１で熱酸化物脱離を許容するために加熱されるだろう。
【００６１】
その後、構造はステップＳ５２３で水素洗浄され、また構造が十分に清潔であることを保証するために、ＳＩＭＳ（Secondary Ion Mass Spectroscopy）評価は、ウェーハー表面上で、ステップＳ５２５で行われるだろう。
【００６２】
一旦ウェーハーが十分に洗浄されたことが判定されると、厚さがおよそ１５ｎｍであるＧａＡｓ再生バッファーはステップＳ５２７で形成される。
【００６３】
その後、量子ドットは、図２を参照して記述されるように、ステップＳ５２９でＩｎＡｓの１．６の単層を使用して形成される。最後に、ＧａＡｓキャッピング層はステップＳ５３１で堆積される。キャッピング層の厚さは全く重要ではない。典型的に、２７５ｎｍが堆積される。この厚さは、これによって大気／半導体インターフェース上のラムダキャビティが、ドットが約９５０ｎｍで放射するとの仮定を使用して形成されることが可能になるように、使用される（ＧａＡｓの屈折率は３．５０９）。
【００６４】
図６は、図２〜５を参照して記述された製作技術を使用する単一光子源構造を示す。
【００６５】
構造は基板６０１上に形成される。この特別な例では、構造はＧａＡｓ基板である。ｎドープしたバッファー層６０３は、前記基板６０９の上に覆い被さりかつ接触している。ｎドープしたバッファー層６０３はＧａＡｓを具備するだろう。低分散ブラッグ反射体６０５は前記バッファー層の上に覆い被さりかつ接触している。低分散ブラッグ反射体は、ＧａＡｓとＡｌＡｓが交互に重なった層を具備するだろう。
【００６６】
次に、キャビティが形成される。キャビティの下層は、ＩｎＧａＡｓの２から２０ｎｍナノメートルを具備するストレッサー層６０９である。その後、ＧａＡｓを含むスペーサ層６１１は、ストレッサー層６０９の上に覆い被さりかつ接触して形成される。
【００６７】
その後、スペーサ層６１１は、多くのピット６１３を形成するために、図２、３及び５を参照して記述されるように、パターン化される。
【００６８】
その後、構造は洗浄され、再生バッファー層（図示せず）は前記スペーサ層６１１の上に覆い被さって形成される。その後、量子ドットは、図２、３及び５を参照して記述される方法で前記スペーサ層の上に覆い被さって形成される。
【００６９】
キャビティと分散ブラッグ反射体は、ドット放射に従ってとどまるある波長で作動するように設計されている。構造は、モード側面閉じ込めのための微小な柱を形成するためにエッチングされる。
【００７０】
量子ドット６１５は、キャビティ電場の反ノード、及び柱の中心に位置する。
【００７１】
その後、ＧａＡｓキャッピング層６１７は、前記再生バッファー層および量子ドット６１５の上に覆い被さり接触している。キャッピング層６１７は、キャビティの最上層を提供する。ＧａＡｓ／ＡｌＧａＡｓの複数の繰り返し層を具備する上部ＤＢＲは、前記キャッピング層の上に覆い被さって接触している。最後に、ｐドープ層６１９は前記上部ＤＢＲ６１８の上に覆い被さって接触して形成される。したがって、構造はｐ−ｉ−ｎ構造である。それはここに示されないだろう。しかし、ｐ型のコンタクトを柱の最上部に作ることができ、ｎ型のコンタクトを層６０３に作ることができる。これによって、電場が成長方向に垂直に印加されることを可能にする。
【００７２】
そのような単一光子源の操作は、ＣＲＬの初期のパターンのＧＢ２３８０６０５で以前に述べられている。そのような源は、電気的にあるいは光学的に励起されてもよい。
【００７３】
図７は、上記の方法で形成された複数の量子ドットを含むレーザーの概略図である。レーザー構造では、ドットは整列する必要はない。しかしながら、構造内で一定のドット密度を維持し、波長定数のような他の光学的性質を維持することは有益である。
【００７４】
構造は図６を参照して説明されたそれに似ている。したがって、任意の不必要な繰り返しを避けるために、同様な参照番号は同様な特徴を示すために使用されるだろう。スペーサ層７１１はストレッサー層６０９の上に覆い被さりかつ接触して形成される。スペーサ層７１１は、複数のピット７１３を形成するために、図５を参照して説明されたように、模様をつけられる。その後、複数の量子ドットがピット７１３の各ドットで形成される７１５。
【００７５】
その後、ＧａＡｓキャッピング層６１７は、前記模様がつけられたドット層７１５に形成される。構造の残りは、図６を参照して記述されるような同じ方法で進む。
【００７６】
図６に関しては、コンタクト６０３及び６１９によって、電場が、成長方向に垂直に印加されることを可能にする。
【００７７】
完成した時の構造は複数の量子ドットを具備する。
【００７８】
図８は、検出器として本発明の実施形態に従って制作された装置の概略図を示す。
【００７９】
構造は基板８０１上で形成される。この例において、基板８０１はＧａＡｓである。その後、ｎドープされるバッファー層８０３は、前記基板８０１の上に覆い被さり接触して形成される。次に、ＧａＡｓを具備する下部キャビティ層８０７が形成される。その後、ストレッサー層８０９は、下部キャビティ層８０７の上に覆い被さり接触して形成される。
【００８０】
その後、スペーサ層８１１はストレッサー層８０９の上に覆い被さり接触して形成される。その後、スペーサ層８１１は複数のピット８１３を形成するために模様がつけれられる。その後、構造は、図５を参照して記述されるように、洗浄される。再生バッファー層（図示せず）が形成され、次に、量子ドットがピット８１３に形成される。その後、ＧａＡｓキャップ層は、量子ドット８１５の前記第１の層の上に覆い被さってかつ接触して形成される。
【００８１】
ＧａＡｓの層の後は、第２の量子ドット層８１６は形成される。ピット８１３の位置により、第２のドット層８１６の中の量子ドットは、量子ドット８１５及び最初のドット層と協調する。その後、ＧａＡｓキャップ層は再開し、量子ドット８１８の第３の層は、形成され、量子ドットのさらなる２つの層と自動的に再び協調する。量子ドットの連続的な層は形成されてもよく、それらのすべては一直線上になるだろう。
【００８２】
垂直に整列されるドットにとっては、それらの間でＧａＡｓスペーサの厚みは、４０ｎｍ以上であるべきでない。このように、垂直に整列したままであるドット層を絶えず作成することは可能である。
【００８３】
その後、ＧａＡｓキャップ層８１７は継続し、構造はｐドープしたＧａＡｓ層８１９で仕上げられる。コンタクト８２１はｎ型基板８０１に作られ、ｐ型のコンタクト８２１はｐ型層８１９に提供される。その後、電場は量子ドットにわたって印加される。
【００８４】
操作の簡単なモードで光子が量子ドットによって吸収される場合、電子及び陽電子のペアは、ｎ及びｐ型コンタクトに向かって分離する量子ドットで励起される。したがって、複数の光子が装置に入射する場合、電流が流れる。
【００８５】
図９は、本発明の実施形態に従う量子レジスター装置を示す。レジスター装置は、図７を参照して説明されるように、量子ドットの単一層を具備する。
【００８６】
提案されたレジスターは、量子計算のためのメモリユニットまたは論理ユニットとして使用される。情報はドットに書き込まれ、記憶されそして必要なときに読み出される。
【００８７】
レジスター装置はＧａＡｓ基板を具備する。ｎ型のＧａＡｓ層９０３は、前記ＧａＡｓ基板の上に覆い被さり接触している。
【００８８】
下部キャビティ層９０５は、前記ｎドープされたバッファー層９０３の上に覆い被さり接触して形成される。下部キャビティ層９０５はＧａＡｓを具備する。
【００８９】
ストレッサー層９０７は、前記下部キャビティ層９０５の上に覆い被さり接触して形成される。その後、スペーサ層９０９は、ストレッサー層９０７の上に覆い被さり接触して形成される。その後、スペーサ層９０９は、図８及び図５を参照して記述されるような複数のピット９１１を形成するために、模様をつけられる。
【００９０】
その後、第１の量子ドット層９１２は、前記量子ドットが前記ピット９１１で形成するように、形成される。
【００９１】
その後、ＧａＡｓキャップ層９１５は、前記第１の量子ドット層９１２の上に覆い被さり接触して形成される。ＧａＡｓキャップ層は、それがｐドープされた層９１７に達するまで、継続する。その後、複数のコンタクト９１９がｐドープされた層９１７に作られる。複数のゲート９１９が、複数のピット、したがって複数の量子ドットと協調するために、提供される。ゲートは、単一の量子ドットにおいて閉じ込められた電子レベルの操作を許容するショットキーゲートである。
【００９２】
コンタクト９２１及び９２３は、源及びドレインとして働く２つの別個のコンタクトである。
【００９３】
そのようなレジスターの原理は、A. Balandin et al., Electronic materials, 29, 549-553 (2000)で教えられる。
【００９４】
図１０は、図９の多重層バージョンを示し、整列された量子ドットの複数の層が形成される。任意の不必要な繰り返しを回避するために、同様な参照番号は同様な特徴を示すために使用される。
【００９５】
図１０の装置では、第１の量子ドット層９１２は、前記量子ドットが前記ピット９１１に形成するように、形成される。その後、ＧａＡｓキャップ層９１５は前記第１の量子ドット層９１２の上に覆い被さり接触して形成される。その後、このＧａＡｓキャップ層９１５の成長は第２の量子ドット層９１３を形成するために停止され、第２の量子ドット層９１３の形成後に、ＧａＡｓキャップ層９１５の成長が再開する。その後、キャップ層の成長は、第３の量子ドット層９１４を形成するために、もう一度中断される。第１、第２及び第３の量子ドット層は、ピット９１１及びストレッサー層９０７へのそれらの接近により整列される。
【００９６】
図１１は、本発明の実施形態に従う光子源のさらなる例を示す。図１１の（ａ）は、構造の平面図を示し、図１１の（ｂ）は断面を示す。
【００９７】
構造は基板１１０１上に形成される。犠牲層１１０３は、前記基板の上に覆い被さり接触している。バッファー層１１０５は、前記犠牲層１１０３の上に覆い被さり接触している。ストレッサー層１１０９は、前記バッファー層１１０５の上に覆い被さり接触している。スペーサ層１１１１は、前記ストレッサー層１１０９の上に覆い被さり接触して形成される。スペーサ層１１１１は、初期の図を参照して記述されるように、ピット１１１３で模様がつけられる。その後、量子ドットはＭＢＥによって形成され、量子ドットはピットに並ぶ。その後、量子ドット１１１５はＧａＡｓキャッピング層１１１７で覆われる。
【００９８】
その後、構造はＨ１キャビティ１１２１を囲む六方格子を形成するために模様がつけられる。その後、格子は、エアーホール１１１９が構造を介して延長し、犠牲層１１０３に及ぶまで延長するように、エッチングされる。
【００９９】
上記の技術の使用によって、Ｈ１キャビティの中心に量子ドット１１１５の位置を正確に決めることは可能である。
【０１００】
本発明の実施形態に従う装置は、ストレッサー層を含んでいる半導体構造でエッチングされたナノホール上で成長された高品質量子ドットに関する信頼できる位置決めを許容する。ドットは、ダブルサイト核生成メカニズム（double site nucleation mechanism）（場所の低ポテンシャルエネルギーと歪み）により、ピットの内部でのみ核を形成する。本発明の実施形態に従う装置は、次の長所を持つ。ドットの正確な位置決めを許容すること、ナノホールで核生成された多くのドットに関する制御、ドットの制御可能な光学的性質、及び、ドットの改善された均一性。さらに、本発明の実施形態に従う装置は、他のコンポーネントに容易に統合される可能性がある。
【０１０１】
ある実施形態は記述されているが、これらの実施形態は、例のみを手段として表されていて、発明の範囲を制限するようには意図されない。実際、ここに記述された新しい装置及び方法は、発明の精神を逸脱することなく作られてもよい。添付クレーム及びそれらの均等物は、そのような形式あるいは変形を補うように意図され、発明の範囲及び精神に含まれる。
【特許請求の範囲】
【請求項１】
量子構造及び複数の層を具備する半導体素子であって、前記複数の層は、第１の層と、ストレッサー層と、及び、パターン層と、を具備し、前記ストレッサー層は前記第１の層の上に覆い被さり、前記パターン層は前記ストレッサー層の上に覆い被さり、前記ストレッサー層は前記第１の層とは実質的に異なる格子定数を有して、前記素子は、少なくとも前記パターン層に提供されるピットをさらに具備し、前記量子構造は前記ピットで提供される半導体素子。
【請求項２】
前記構造は量子ドットである請求項１の半導体素子。
【請求項３】
前記パターン層は、複数のピットと、前記ピットと協調する複数の量子構造と、を具備する請求項１または請求項２の半導体素子。
【請求項４】
複数の量子ドット層をさらに具備し、前記量子構造は成長の方向に整列している請求項１から請求項３のいずれか１項の半導体素子。
【請求項５】
前記ストレッサー層は、前記第１の層の格子定数とは３から８％だけ異なる格子定数を有している請求項１から請求項４のいずれか１項の半導体素子。
【請求項６】
前記ストレッサー層は、少なくとも１ｎｍの厚みを有する請求項１から請求項５のいずれか１項の半導体素子。
【請求項７】
前記第１の層はＧａＡｓを具備し、前記ストレッサー層はＩｎ（ｘ）Ｇａ（１−ｘ）Ａｓを具備し、量子ドットはＩｎ（ｙ）Ｇａ（１−ｙ）Ａｓ ＩｎＡｓを具備し、ＩｎＧａＡｓストレッサー層でのＩｎ濃縮はｘ＝０．２−１の範囲であり、ＩｎＧａＡｓドットでのＩｎ濃縮はｙ＝０．６５−１の範囲である請求項１から請求項６のいずれか１項の半導体素子。
【請求項８】
前記ストレッサー層、前記パターン層、及び前記構造は、電気的コンタクトを提供するドープされた半導体層の間にある請求項１から請求項７のいずれか１項の半導体素子。
【請求項９】
前記ピットは、側面の大きさが３００ｎｍより小さく、深さが５ｎｍから１００ｎｍである請求項１から請求項８のいずれか１項の半導体素子。
【請求項１０】
前記パターン層の上に覆い被さり接触する再生バッファー層をさらに具備する請求項１から請求項９のいずれか１項の半導体素子。
【請求項１１】
前記再生バッファー層は、１００ｎｍ未満である厚さを有する請求項１０の半導体素子。
【請求項１２】
前記ピットはパターン層を介してストレッサー層に及ぶまで延長する請求項１から請求項１１のいずれか１項の半導体素子。
【請求項１３】
光子源として構成され、前記量子構造は量子ドットであり、前記素子は、ｐ型ドープ層が量子ドットの一面に提供され、ｎ型ドープ層が量子ドットの他面に提供されるｐ−ｉ−ｎ構造を具備し、前記素子は、前記ｎ及びｐ型層への電気的コンタクトと、場が前記量子ドットに印加されるように前記コンタクトに接続する源と、をさらに具備する請求項１から請求項１２のいずれか１項の半導体素子。
【請求項１４】
光キャビティをさらに具備し、前記キャビティは、前記層の平面に垂直な方法で光閉じ込めを提供し、前記ピットは前記キャビティ内の波腹で提供される請求項１３の半導体素子。
【請求項１５】
前記キャビティは、光結晶欠陥キャビティである請求項１４の半導体素子。
【請求項１６】
検出器として構成され、前記量子構造は量子ドットであり、前記素子は、ｐ型ドープ層が量子ドットの一面に提供され、ｎ型ドープ層が量子ドットの他面に提供されるｐ−ｉ−ｎ構造を具備し、前記素子は、前記ｎ及びｐ型層への電気的コンタクトと、電流が測定されるように前記コンタクトに接続される測定部と、をさらに具備する請求項１から請求項１３のいずれか１項の半導体素子。
【請求項１７】
レジスターとして構成され、前記量子構造は量子ドットであり、複数のゲートをさらに具備し、各ゲートはドットの列の上に覆い被さって提供され、ドットの列は成長方向に整列された複数のドットによって提供される請求項３の半導体素子。
【請求項１８】
半導体素子で量子ドットを位置決めする方法であって、
第１の層を形成し、
前記第１の層の上に覆い被さるストレッサー層を形成し、前記ストレッサー層は前記第１の層とは実質的に異なる格子定数を有していて、
さらなる層を形成し、パターン層を形成するために前記さらなる層に少なくとも１つのピットの模様をつけ、前記ピットは量子ドットを形成することが望ましい位置に位置し、
ｍ単層またはそれより少ないものを具備するドット層を形成し、前記ドット層は、自己組織化した量子ドットを、上に覆い被さってかつ接触する層上に形成することができる材料を具備し、ここで（ＩｎＡｓ／ＧａＡｓシステムに関しては）ｍは１．６から１．７であり、前記量子ドット層は量子ドットを前記ピットに形成する方法。
【請求項１９】
前記模様をつけることは、ドライエッチング技術を使用して行われる請求項１８の方法。
【請求項２０】
前記量子ドットの形成後にさらなるパターンを前記ピットと並べること、前記ピットと並べられた前記さらなるパターンをエッチングすることをさらに具備する請求項１８または請求項１９の方法。
【請求項１】
量子構造及び複数の層を具備する半導体素子であって、前記複数の層は、第１の層と、ストレッサー層と、及び、パターン層と、を具備し、前記ストレッサー層は前記第１の層の上に覆い被さり、前記パターン層は前記ストレッサー層の上に覆い被さり、前記ストレッサー層は前記第１の層とは実質的に異なる格子定数を有して、前記素子は、少なくとも前記パターン層に提供されるピットをさらに具備し、前記量子構造は前記ピットで提供される半導体素子。
【請求項２】
前記構造は量子ドットである請求項１の半導体素子。
【請求項３】
前記パターン層は、複数のピットと、前記ピットと協調する複数の量子構造と、を具備する請求項１または請求項２の半導体素子。
【請求項４】
複数の量子ドット層をさらに具備し、前記量子構造は成長の方向に整列している請求項１から請求項３のいずれか１項の半導体素子。
【請求項５】
前記ストレッサー層は、前記第１の層の格子定数とは３から８％だけ異なる格子定数を有している請求項１から請求項４のいずれか１項の半導体素子。
【請求項６】
前記ストレッサー層は、少なくとも１ｎｍの厚みを有する請求項１から請求項５のいずれか１項の半導体素子。
【請求項７】
前記第１の層はＧａＡｓを具備し、前記ストレッサー層はＩｎ（ｘ）Ｇａ（１−ｘ）Ａｓを具備し、量子ドットはＩｎ（ｙ）Ｇａ（１−ｙ）Ａｓ ＩｎＡｓを具備し、ＩｎＧａＡｓストレッサー層でのＩｎ濃縮はｘ＝０．２−１の範囲であり、ＩｎＧａＡｓドットでのＩｎ濃縮はｙ＝０．６５−１の範囲である請求項１から請求項６のいずれか１項の半導体素子。
【請求項８】
前記ストレッサー層、前記パターン層、及び前記構造は、電気的コンタクトを提供するドープされた半導体層の間にある請求項１から請求項７のいずれか１項の半導体素子。
【請求項９】
前記ピットは、側面の大きさが３００ｎｍより小さく、深さが５ｎｍから１００ｎｍである請求項１から請求項８のいずれか１項の半導体素子。
【請求項１０】
前記パターン層の上に覆い被さり接触する再生バッファー層をさらに具備する請求項１から請求項９のいずれか１項の半導体素子。
【請求項１１】
前記再生バッファー層は、１００ｎｍ未満である厚さを有する請求項１０の半導体素子。
【請求項１２】
前記ピットはパターン層を介してストレッサー層に及ぶまで延長する請求項１から請求項１１のいずれか１項の半導体素子。
【請求項１３】
光子源として構成され、前記量子構造は量子ドットであり、前記素子は、ｐ型ドープ層が量子ドットの一面に提供され、ｎ型ドープ層が量子ドットの他面に提供されるｐ−ｉ−ｎ構造を具備し、前記素子は、前記ｎ及びｐ型層への電気的コンタクトと、場が前記量子ドットに印加されるように前記コンタクトに接続する源と、をさらに具備する請求項１から請求項１２のいずれか１項の半導体素子。
【請求項１４】
光キャビティをさらに具備し、前記キャビティは、前記層の平面に垂直な方法で光閉じ込めを提供し、前記ピットは前記キャビティ内の波腹で提供される請求項１３の半導体素子。
【請求項１５】
前記キャビティは、光結晶欠陥キャビティである請求項１４の半導体素子。
【請求項１６】
検出器として構成され、前記量子構造は量子ドットであり、前記素子は、ｐ型ドープ層が量子ドットの一面に提供され、ｎ型ドープ層が量子ドットの他面に提供されるｐ−ｉ−ｎ構造を具備し、前記素子は、前記ｎ及びｐ型層への電気的コンタクトと、電流が測定されるように前記コンタクトに接続される測定部と、をさらに具備する請求項１から請求項１３のいずれか１項の半導体素子。
【請求項１７】
レジスターとして構成され、前記量子構造は量子ドットであり、複数のゲートをさらに具備し、各ゲートはドットの列の上に覆い被さって提供され、ドットの列は成長方向に整列された複数のドットによって提供される請求項３の半導体素子。
【請求項１８】
半導体素子で量子ドットを位置決めする方法であって、
第１の層を形成し、
前記第１の層の上に覆い被さるストレッサー層を形成し、前記ストレッサー層は前記第１の層とは実質的に異なる格子定数を有していて、
さらなる層を形成し、パターン層を形成するために前記さらなる層に少なくとも１つのピットの模様をつけ、前記ピットは量子ドットを形成することが望ましい位置に位置し、
ｍ単層またはそれより少ないものを具備するドット層を形成し、前記ドット層は、自己組織化した量子ドットを、上に覆い被さってかつ接触する層上に形成することができる材料を具備し、ここで（ＩｎＡｓ／ＧａＡｓシステムに関しては）ｍは１．６から１．７であり、前記量子ドット層は量子ドットを前記ピットに形成する方法。
【請求項１９】
前記模様をつけることは、ドライエッチング技術を使用して行われる請求項１８の方法。
【請求項２０】
前記量子ドットの形成後にさらなるパターンを前記ピットと並べること、前記ピットと並べられた前記さらなるパターンをエッチングすることをさらに具備する請求項１８または請求項１９の方法。
【図１】
【図２】
【図３】
【図４ａ】
【図４ｂ】
【図４ｃ】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４ａ】
【図４ｂ】
【図４ｃ】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１１−２３８９２９（Ｐ２０１１−２３８９２９Ａ）
【公開日】平成２３年１１月２４日（２０１１．１１．２４）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１１−１０４９４５（Ｐ２０１１−１０４９４５）
【出願日】平成２３年５月１０日（２０１１．５．１０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年１１月２４日（２０１１．１１．２４）
【国際特許分類】
【出願番号】特願２０１１−１０４９４５（Ｐ２０１１−１０４９４５）
【出願日】平成２３年５月１０日（２０１１．５．１０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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