半導体装置およびその製造方法
【課題】電界効果トランジスタを有する半導体装置を高性能化する。
【解決手段】ｎ型のシリコン基板１に形成されたＭＩＳトランジスタＱ１を有する半導体装置であって、主面ｓ１に形成されたｎ型ドリフト領域ｎ１と、主面ｓ１からｎ型ドリフト領域ｎ１の途中にまで深さ方向に向かって形成され、ゲートトレンチｔｒ１とダミートレンチｔｒ２とを有する複数のトレンチ２と、ゲートトレンチｔｒ１の内部にゲート絶縁膜ＩＧを介して形成されたゲート電極ＥＧと、ダミートレンチｔｒ２の底部周辺のｎ型ドリフト領域ｎ１に形成されたｐ型柱状領域ｐｃとを有する。ゲートトレンチｔｒ１とダミートレンチｔｒ２とは互いに同程度の深さであり、互いに並んで配置され、ｐ型柱状領域ｐｃは、ｎ型ドリフト領域ｎ１内において深さ方向に向かって延在するようにして形成されている。
【解決手段】ｎ型のシリコン基板１に形成されたＭＩＳトランジスタＱ１を有する半導体装置であって、主面ｓ１に形成されたｎ型ドリフト領域ｎ１と、主面ｓ１からｎ型ドリフト領域ｎ１の途中にまで深さ方向に向かって形成され、ゲートトレンチｔｒ１とダミートレンチｔｒ２とを有する複数のトレンチ２と、ゲートトレンチｔｒ１の内部にゲート絶縁膜ＩＧを介して形成されたゲート電極ＥＧと、ダミートレンチｔｒ２の底部周辺のｎ型ドリフト領域ｎ１に形成されたｐ型柱状領域ｐｃとを有する。ゲートトレンチｔｒ１とダミートレンチｔｒ２とは互いに同程度の深さであり、互いに並んで配置され、ｐ型柱状領域ｐｃは、ｎ型ドリフト領域ｎ１内において深さ方向に向かって延在するようにして形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、トレンチゲート型の電界効果トランジスタを備える半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
動作電圧が高く、大電流を扱うことができる電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）、所謂パワートランジスタに代表されるパワーデバイスは、情報機器、家電、車載機器等の電源や、モータドライブ装置などに幅広く用いられている。このような用途のパワートランジスタには、オン抵抗の低減が求められている。
【０００３】
パワートランジスタとして、半導体基板に形成した溝（トレンチ）にＭＩＳ（Metal Insulator Semiconductor）構造を形成し、厚さ方向に電流を制御するトレンチゲート型（縦型とも言う）のＭＩＳ型電界効果トランジスタ（以下、単にＭＩＳトランジスタ）が知られている。トレンチゲート型のＭＩＳトランジスタにおいて、スーパージャンクション構造（ＳＪ構造とも言う）を適用することで、オン抵抗を低減する技術がある。スーパージャンクション構造とは、ＭＩＳトランジスタのドリフト領域中にドリフト領域とは逆の極性を持つ柱状の半導体領域（柱状領域またはコラム領域とも言う）を形成した構造である。この柱状領域の適用によりドレイン−ソース間耐圧が向上し、オン抵抗低減とドレイン−ソース間耐圧向上とのトレードオフを改善し得る。
【０００４】
例えば、特開２００６−１９６５１８号公報（特許文献１）には、トレンチゲート型ＭＩＳトランジスタの製造工程において、柱状領域を多段のイオン注入（イオン打ち込みとも言う）で形成する技術が開示されている。
【０００５】
また、例えば、特開２００７−１２９７７号公報（特許文献２）には、ＳＪ構造を有する半導体装置において、ｐ型ボディ層へのコンタクトをコンタクトトレンチの形成により実現することで、ゲート電極の間隔を狭くし、微細化を可能にする技術が開示されている。ここでは、ゲート電極間のｐ型コラム層の上部に、ゲート電極のトレンチとは異なるコンタクトトレンチを有したＳＪＭＯＳ（Metal Oxide Semiconductor）ＦＥＴの構造が開示されている。
【０００６】
また、例えば、特開２００６−３１０６２１号公報（特許文献３）には、トレンチゲートの下部と、トレンチゲート間のベース領域の下部とにコラム領域を設けることで、縦型パワーＭＯＳＦＥＴを高耐圧化する技術が開示されている。ここでは、セルサイズが大きく、トレンチゲート間の距離が長い縦型パワーＭＯＳＦＥＴの高耐圧化に適した技術である旨記載されている。
【０００７】
また、例えば、特開２００７−２７１９３号公報（特許文献４）には、ボディコンタクトをとるためのシリコンエッチ用のホト工程を兼用してイオン注入を施すことで、チャネル領域の下にＰ型領域を形成する技術が開示されている。
【特許文献１】特開２００６−１９６５１８号公報
【特許文献２】特開２００７−１２９７７号公報
【特許文献３】特開２００６−３１０６２１号公報
【特許文献４】特開２００７−２７１９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記のようなスーパージャンクション構造を有するＭＩＳトランジスタの高性能化のために、本発明者が更なる低オン抵抗化技術を検討したところ、以下で説明するような課題が見出された。
【０００９】
スーパージャンクション構造のＭＩＳトランジスタを低オン抵抗化するには、柱状領域のピッチ間隔を狭くする必要がある。一般的に、キャリアのドリフト領域が狭いほど、当該ドリフト領域は空乏化され易く、電界緩和され易い。電界が緩和されやすければ、ドリフト領域の不純物濃度をより高くしても耐圧を維持できる。これにより、オン抵抗の低減とドレイン−ソース間耐圧の向上との間のトレードオフが改善される。ここで、キャリアのドリフト領域を狭くするためには、当該ドリフト領域に配置した逆導電型の柱状領域のピッチ間隔を狭めることが有効である。
【００１０】
しかしながら、本発明者が検討した上述の方法では、柱状領域を形成する多段のイオン注入に使用するマスクとトレンチゲートの形成に使用するマスクとの合わせ余裕（マージンとも言う）を考慮する必要があり、柱状領域のピッチ間隔を狭めていくことには限界がある。また、この方法ではイオン注入の注入エネルギーが高く、他の構成に影響を及ぼすことなく、深い領域に柱状領域を形成するのが困難である。従って、この影響を懸念してイオン注入マスクを厚くする必要がある。イオン注入マスクが厚くなるほど、パターニングの微細化は困難となり、この原因からも、柱状領域のピッチ間隔を狭めることが困難になる。
【００１１】
特に、ドレイン−ソース間耐圧が１００Ｖ以下の、所謂低耐圧パワーＭＩＳトランジスタでは、柱状領域のピッチを十分に狭くしないとスーパージャンクション効果を得られずに、低オン抵抗化が実現できないことが、本発明者の検討により明らかになった。このような原因から、電界効果トランジスタを有する半導体装置の更なる高性能化が困難であることが分かった。
【００１２】
そこで、本発明の目的は、電界効果トランジスタを有する半導体装置を高性能化する技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願においては複数の発明が開示されるが、そのうちの一実施例の概要を簡単に説明すれば以下の通りである。
【００１５】
第１導電型の半導体基板に形成された半導体装置であって、半導体基板の主面に形成された第１導電型の第１半導体領域と、主面から第１半導体領域の途中まで、深さ方向に向かって形成された複数の溝部と、複数の溝部のうちの第１溝部の内部にゲート絶縁膜を介して形成されたゲート電極と、複数の溝部のうちの第２溝部の底部周辺の第１半導体領域に形成された第２導電型の柱状半導体領域とを有し、第１溝部と第２溝部とは互いに同程度の深さであり、互いに並んで配置され、柱状半導体領域は、第１半導体領域内において半導体基板の深さ方向に向かって延在するようにして形成されている。
【発明の効果】
【００１６】
本願において開示される複数の発明のうち、上記一実施例により得られる効果を代表して簡単に説明すれば以下のとおりである。
【００１７】
即ち、電界効果トランジスタを有する半導体装置を高性能化することができる。
【発明を実施するための最良の形態】
【００１８】
本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１９】
（実施の形態１）
本実施の形態１の半導体装置が有する電界効果トランジスタの構成を、図１を用いて説明する。図１には、本実施の形態１のスーパージャンクション構造を有する縦型（トレンチゲート型）ＭＩＳトランジスタＱ１の断面図を示している。
【００２０】
本実施の形態１の縦型ＭＩＳトランジスタＱ１は、ｎ型（第１導電型）のシリコン基板（半導体基板）１に形成されている。ｎ型とは、単結晶シリコンのようなＩＶ族半導体においてアクセプタとなる不純物よりもドナーとなる不純物を多く含み、多数キャリアが電子であるような半導体（基板または領域）の導電型を表す。これに対し、ｐ型（第２導電型）とは、単結晶シリコンのようなＩＶ族半導体においてドナーとなる不純物よりもアクセプタとなる不純物を多く含み、多数キャリアが正孔（ホールとも言う）であるような半導体（基板または領域）の導電型を表す。即ち、ｐ型はｎ型に対して逆導電型である。
【００２１】
シリコン基板１の主面ｓ１側には、主面ｓ１側から見て深い方から順に、ｎ型ドリフト領域（第１半導体領域）ｎ１、ｐ型チャネル領域（第２半導体領域）ｐ１、および、ｎ型ソース領域（第３半導体領域）ｎ２が形成されている。特に、ｐ型チャネル領域ｐ１はｎ型ドリフト領域ｎ１と接合するようにして形成され、ｎ型ソース領域ｎ２はｐ型チャネル領域ｐ１と接合するようにして形成されている。それぞれが配置する深さの位置関係は上述の通りであるから、ｐ型チャネル領域ｐ１から見れば、下面でｎ型ドリフト領域ｎ１と接合し、上面でｎ型ソース領域ｎ２と接合していることになる。
【００２２】
ｎ型ドリフト領域ｎ１はｎ型の半導体領域であり、同じｎ型のシリコン基板１よりも低いｎ型不純物濃度を有する。ｎ型ドリフト領域ｎ１は、本実施の形態１のＭＩＳトランジスタにおいてドレイン領域として機能する。ｐ型チャネル領域ｐ１はｐ型の半導体領域である。ｐ型チャネル領域は、本実施の形態１のＭＩＳトランジスタにおいてチャネル領域として機能する。ｎ型ソース領域ｎ２はｎ型の半導体領域であり、同じｎ型のｎ型ドリフト領域ｎ１よりも高いｎ型不純物濃度を有する。ｎ型ソース領域ｎ２は、本実施の形態１のＭＩＳトランジスタにおいてソース領域として機能する。
【００２３】
シリコン基板１の主面ｓ１から深さ方向（縦方向）に向かって複数のトレンチ（複数の溝部）２が形成されている。複数のトレンチ２は、シリコン基板１の主面ｓ１に沿って間隔を隔てて並んで配置されている。また、複数のトレンチ２、シリコン基板１の主面ｓ１からｎ型ドリフト領域ｎ１の途中まで達するように形成されている。従って、複数のトレンチ２は、ｎ型ドリフト領域ｎ１よりも浅い領域に配置されたｐ型チャネル領域ｐ１およびｎ型ソース領域ｎ２を、深さ方向に貫通するようにして形成されている。言い換えれば、ｐ型チャネル領域ｐ１は、ｎ型ソース領域ｎ２よりも深く、かつ、複数のトレンチ２の底の部分よりも浅い領域に形成されていることになる。
【００２４】
複数のトレンチ２は、ゲートトレンチ（第１溝部）ｔｒ１およびダミートレンチ（第２溝部）ｔｒ２によって構成されている。以下では、ゲートおよびダミートレンチｔｒ１，ｔｒ２それぞれに関係する構成を詳しく説明する。
【００２５】
ゲートトレンチｔｒ１の内部には、ゲート絶縁膜ＩＧを介してゲート電極ＥＧが形成されている。より詳しくは、ゲートトレンチｔｒ１の内壁を覆うようにして、４０ｎｍ〜１２０ｎｍ程度の酸化シリコンを主体とする絶縁膜からなるゲート絶縁膜ＩＧが形成されている。ここでは、ゲート−ソース間耐圧を確保するために、上記のような膜厚のゲート絶縁膜ＩＧを適用している。そして、ゲートトレンチｔｒ１を埋め込むようにして、ゲート絶縁膜ＩＧを介して、多結晶シリコン（ポリシリコンとも言う）を主体とする導体膜からなるゲート電極ＥＧが形成されている。
【００２６】
ダミートレンチｔｒ２の底部周辺のｎ型ドリフト領域ｎ１には、ｐ型の半導体領域であるｐ型柱状領域（柱状半導体領域）ｐｃ２が形成されている。より詳しくは、ｐ型柱状領域は、ｎ型ドリフト領域ｎ１内において、ダミートレンチｔｒ２の底部からシリコン基板１の深さ方向に向かって柱状に延在するようにして形成されている。また、本実施の形態１のＭＩＳトランジスタＱ１のｐ型柱状領域ｐｃは、ダミートレンチｔｒ２底部周辺において、ｎ型ドリフト領域ｎ１の上部に形成されたｐ型チャネル領域ｐ１と接触している。このような構造としたことによる効果は、後に詳しく説明する。
【００２７】
ダミートレンチｔｒ２内の一部を埋め込むようにして、埋め込み膜ｂ１が形成されている。埋め込み膜ｂ１が形成されているダミートレンチｔｒ２内の一部とは、深さ方向に見て、ダミートレンチｔｒ２の底部から、ｐ型チャネル領域ｐ１の途中の位置までの部分である。埋め込み膜ｂ１の材料としては、例えば、多結晶シリコン、金属または金属化合物を主体とする導体膜であっても良いし、酸化シリコンまたは窒化シリコンを主体とする絶縁膜であっても良い。本実施の形態１のＭＩＳトランジスタＱ１では、埋め込み膜ｂ１として、ｐ型の多結晶シリコンを主体とする導体膜を適用する。更に、ダミートレンチｔｒ２と埋め込み膜ｂ１との間には、保護絶縁膜ＩＰが配置されている。即ち、埋め込み膜ｂ１は、ダミートレンチｔｒ２の内壁には接触しておらず、その外側のｐ型チャネル領域ｐ１およびｐ型柱状領域ｐｃにも接触していない。
【００２８】
更に、ダミートレンチｔｒ２内の他の一部を埋め込むようにして、ソース電極（第１電極）ＥＳが形成されている。ソース電極ＥＳが形成されているダミートレンチｔｒ２内の一部とは、上記の埋め込み膜ｂ１が形成されていない部分である。即ち、ソース電極ＥＳは、ダミートレンチｔｒ２内のうち、深さ方向に見て、ｐ型チャネル領域ｐ１の途中の領域から上方（浅い方）を埋め込むようにして形成されている。ここで、ダミートレンチｔｒ２の深さ方向に見てｐ型チャネル領域ｐ１よりも浅い方には、ｐ型チャネル領域ｐ１の一部と、ｎ型ソース領域ｎ２とが配置されている。従って、その部分のダミートレンチｔｒ２を埋め込むソース電極ＥＳは、ｐ型チャネル領域ｐ１およびｎ型ソース領域ｎ２と接触し、互いに電気的に接続される。このようにして、ｐ型チャネル領域ｐ１およびｎ型ソース領域ｎ２には、ソース電極ＥＳによって給電できる。
【００２９】
また、上述のように、ｐ型チャネル領域ｐ１は同じｐ型のｐ型柱状領域ｐｃとも接続している。従って、ｐ型柱状領域ｐｃは、ｐ型チャネル領域ｐ１を介してソース電極ＥＳと電気的に接続している。
【００３０】
ソース電極ＥＳは、シリコン基板１上の複数のｐ型チャネル領域ｐ１およびｎ型ソース領域ｎ２に共通して給電できるように、シリコン基板１の主面ｓ１を覆うようにして形成されている。ここで、同じシリコン基板１の主面ｓ１には、上記で説明したゲート電極ＥＧも形成されている。ゲート電極ＥＧとソース電極ＥＳとは同電位として用いない場合もあるので、これらは絶縁されるべきである。この理由から、ゲート電極ＥＧは層間絶縁膜ＩＬによって覆われており、同じシリコン基板１の主面ｓ１上に形成されるソース電極ＥＳとは絶縁されている。層間絶縁膜ＩＬは、例えば、ＳＯＧ（Spin on Glass）膜やＰＳＧ（Phospho-Silicate Glass）膜などからなる絶縁膜を適用する。
【００３１】
ソース電極ＥＳはアルミニウムを主体とする導体膜である。また、このアルミニウムと各構成との密着性、特に、ダミートレンチｔｒ２内壁であるｐ型チャネル領域ｐ１やｎ型ソース領域ｎ２との密着性を向上させるために、ソース電極ＥＳの下地膜としてバリア金属ＥＢを有していても良い。より詳しくは、ソース電極ＥＳと、シリコン基板１の露出面や層間絶縁膜ＩＬおよび埋め込み膜ｂ１などとの間に、バリア金属ＥＢを有していても良い。バリア金属ＥＢは、アルミニウムとの密着性が高く、抵抗値の低い材料が望ましい。例えば、チタン（Ｔｉ）／窒化チタン（ＴｉＮ）積層膜、または、チタンタングステン（ＴｉＷ）合金膜などが適している。
【００３２】
また、ｐ型チャネル領域ｐ１内において、ソース電極ＥＳとｐ型チャネル領域ｐ１との境界部の一部に、ｐ型ボディコンタクト領域（第４半導体領域）ｐ２が形成されている。ｐ型ボディコンタクト領域ｐ２は、ｐ型の半導体領域であり、同じｐ型のｐ型チャネル領域ｐ１よりも高い不純物濃度を有する。言い換えると、ｐ型ボディコンタクト領域ｐ２は、同じｐ型のｐ型チャネル領域ｐ１内のうち、特に、ソース電極ＥＳと接触する位置に形成されている。従ってソース電極ＥＳは、ｐ型ボディコンタクト領域ｐ２を介してｐ型チャネル領域ｐ１と電気的に接続されていることになる。このような構造としたことによる効果は、後に詳しく説明する。
【００３３】
また、ｎ型のシリコン基板１の裏面ｓ２には、ドレイン電極（第２電極）ＥＤが形成されている。ドレイン電極ＥＤによって、シリコン基板１を介してｎ型ドリフト領域ｎ１に通電することができる。
【００３４】
本実施の形態１のＭＩＳトランジスタＱ１において、複数のトレンチ２を構成するゲートトレンチｔｒ１とダミートレンチｔｒ２とは、互いに同程度の深さである。これは、後に詳しく説明するように、両者を同一の工程によって形成しているためである。本明細書中でゲートトレンチｔｒ１とダミートレンチｔｒ２とが同程度の深さであると記述した場合、深さの相違が±１０％の範囲内であることを表す。これは、ゲートトレンチｔｒ１およびダミートレンチｔｒ２を複数のトレンチ２として同一の工程で形成する際に生じ得る深さの相違（ばらつき）である。複数のトレンチ２の形成工程に関しては、後に詳しく説明する。その深さは、例えば、シリコン基板１の主面ｓ１から測って０．４μｍ〜１．２μｍである。
【００３５】
また、本実施の形態１のＭＩＳトランジスタＱ１において、複数のトレンチ２を構成するゲートトレンチｔｒ１とダミートレンチｔｒ２とは、シリコン基板１の主面ｓ１に沿って交互に並んで配置されている。従って、ゲートトレンチｔｒ１に属するゲート電極ＥＧと、ダミートレンチｔｒ２に属するｐ型柱状領域ｐｃとは、同様に交互に並んで配置されていることになる。
【００３６】
本実施の形態１のＭＩＳトランジスタＱ１では、シリコン基板１の主面ｓ１に沿った方向に見たｐ型柱状領域ｐｃのピッチ間隔Ｌｃは１μｍ〜４μｍである。本発明者が事前に検討した技術では、ｐ型柱状領域ｐｃをこのようなピッチ間隔Ｌｃで配置することは困難である。言い換えれば、上記で説明したような構成の本実施の形態１のＭＩＳトランジスタＱ１とすることで、１μｍ〜４μｍのピッチ間隔Ｌｃのｐ型柱状領域ｐｃを有するスーパージャンクション構造を実現できる。この効果は、製造工程上の特徴によるものであり、後に詳しく説明する。
【００３７】
以上のように、ｐ型柱状領域ｐｃのピッチ間隔Ｌｃの狭いスーパージャンクション構造を有する縦型ＭＩＳトランジスタＱ１とすることで、ｎ型ドリフト領域ｎ１を狭めることができる。これにより、当該ｎ型ドリフト領域ｎ１は空乏化されやすくなる。従って、耐圧を維持しつつ、ｎ型ドリフト領域ｎ１の不純物濃度を上げることができ、オン抵抗を低減できる。結果として、電界効果トランジスタを有する半導体装置を高性能化することができる。
【００３８】
図２および図３には、本実施の形態１のＭＩＳトランジスタＱ１を平面的にみた要部平面図を示す。本図では、シリコン基板１、ゲート電極ＥＧおよび埋め込み膜ｂ１の構成を示している。また、便宜上、各ゲート電極ＥＧ、または、各埋め込み膜ｂ１にそれぞれ同じハッチングを付して示している。本実施の形態１のＭＩＳトランジスタＱ１において、ゲートトレンチｔｒ１に関わるゲート電極ＥＧ、および、ダミートレンチｔｒ２に関わる埋め込み膜ｂ１のレイアウトは、図２のようなストライプ形状でも良いし、図３のようなメッシュ形状でも良い。
【００３９】
以下では、本実施の形態１の半導体装置が有するＭＩＳトランジスタＱ１の製造方法について、詳しく説明する。以下で説明するＭＩＳトランジスタＱ１の各構成要素の仕様は、特筆しない限り、上記図１〜図３を用いて説明した仕様と同様である。
【００４０】
図４に示すように、シリコン基板１の主面ｓ１に、エピタキシャル成長法によってｎ型ドリフト領域ｎ１を形成する。以下では、エピタキシャル成長法によって形成したｎ型ドリフト領域の表面を、シリコン基板１の主面ｓ１として説明する。続いて、シリコン基板１の主面ｓ１上に表面酸化膜３を形成する。表面酸化膜３は酸化シリコン膜であり、熱酸化法や化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法のいずれかまたは両方によって、０．４μｍ〜３μｍ程度の厚さとなるように形成する。
【００４１】
次に、図５に示すように、シリコン基板１の主面ｓ１上に形成した表面酸化膜３のうち、後に複数のトレンチ２を形成する箇所が開口するように、表面酸化膜３をパターニングする。表面酸化膜３は、フォトリソグラフィ法やエッチング法などによって、上記のようにパターニングする。続いて、表面酸化膜３をエッチングマスクとして、シリコン基板１の主面ｓ１に異方性エッチングを施すことで、複数のトレンチ２を形成する。ここでは、ｎ型ドリフト領域ｎ１の途中までに達する深さとなるように異方性エッチングを調整して、複数のトレンチ２を形成する。例えば、シリコン基板１の主面ｓ１から測った深さが、０．４μｍ〜１．２μｍとなるように、複数のトレンチ２を形成する。以上の工程のようにして、シリコン基板１の主面ｓ１に沿った方向に、同程度の間隔を隔てて並んで配置するように、複数のトレンチ２を形成する。
【００４２】
ここで、複数のトレンチ２とは、ゲートトレンチｔｒ１とダミートレンチｔｒ２とによって構成される（これらは後の工程を施すことで区別され、本工程の段階では同様の仕様となっている）。言い換えれば、本工程では、ゲートトレンチｔｒ１とダミートレンチｔｒ２を形成したことになる。このように、本実施の形態１の製造方法では、ゲートトレンチｔｒ１とダミートレンチｔｒ２とを同一の工程によって形成する。その効果については、後に詳しく説明する。
【００４３】
次に、図６に示すように、複数のトレンチ２の内壁を覆うようにして、酸化シリコンを主体とする絶縁膜からなるゲート絶縁膜ＩＧを形成する。ゲート絶縁膜ＩＧは、熱酸化法やＣＶＤ法のいずれかまたは両方によって形成する。ここでは、ゲート−ソース間耐圧を確保するように、４０ｎｍ〜１２０ｎｍ程度の厚さのゲート絶縁膜ＩＧを形成する。本工程では、全ての複数のトレンチ２の内壁にゲート絶縁膜ＩＧを形成している。
【００４４】
続いて、複数のトレンチ２を含むシリコン基板１の主面ｓ１上に、ＣＶＤ法によって、多結晶シリコン膜４を形成する。その後、多結晶シリコン膜４を全面的にエッチバックして、内壁をゲート絶縁膜ＩＧで覆った複数のトレンチ２の内部を多結晶シリコン膜４で埋め込む。このようにして、多結晶シリコン膜４からなるゲート電極ＥＧを形成する。本工程では、全ての複数のトレンチ２の内部に埋め込むようにしてゲート電極ＥＧを形成している。
【００４５】
次に、図７に示すように、上記の構成を含むシリコン基板１の主面ｓ１上にフォトレジスト膜５を堆積し、フォトリソグラフィ法によってパターニングする。ここでは、フォトレジスト膜５のうち、後にゲートトレンチｔｒ１とする部分の複数のトレンチ２の上部を覆い、後にダミートレンチｔｒ２とする部分の複数のトレンチ２の上部を開口するようにパターニングする。その後、フォトレジスト膜５をエッチングマスクとして、ゲート電極ＥＧにエッチングを施す。このようにして、複数のトレンチ２のうち、ゲートトレンチｔｒ１の内部にはゲート電極ＥＧを残し、ダミートレンチｔｒ２の内部のゲート電極ＥＧを選択的に除去する。以上の工程のようにして、複数のトレンチ２のうちのゲートトレンチｔｒ１の内部に、ゲート絶縁膜ＩＧを介してゲート電極ＥＧを形成する。
【００４６】
本工程では、シリコン基板１の主面ｓ１に沿って間隔を隔てて並ぶようにして形成した複数のトレンチ２に対して、ゲート電極ＥＧを残すゲートトレンチｔｒ１と、ゲート電極ＥＧを除去するダミートレンチｔｒ２とが交互に並んで配置するように、上記の工程を施す。言い換えれば、任意のトレンチにおいてゲート電極ＥＧを残してゲートトレンチｔｒ１とした場合、その両隣のトレンチにおいてはゲート電極ＥＧを除去してダミートレンチｔｒ２とする。そして、ダミートレンチｔｒ２としたトレンチの両隣のトレンチは、ゲート電極ＥＧを残してゲートトレンチｔｒ１とする。
【００４７】
次に、図８に示すように、前工程で用いたフォトレジスト膜５をイオン注入マスクとして用い、シリコン基板１に対して、例えばホウ素（Ｂ）イオンのイオン注入ｄｐ１を施す。このとき、前工程までで、フォトレジスト膜５はダミートレンチｔｒ２の上部が開口され、かつ、ダミートレンチｔｒ２内のゲート電極ＥＧは除去されている。従って、イオン注入ｄｐ１は、ダミートレンチｔｒ２の底部周辺のｎ型ドリフト領域ｎ１に施されることになる。このイオン注入ｄｐ１によって、ｐ型柱状領域ｐｃを形成する。
【００４８】
より具体的には、本工程においてｐ型柱状領域ｐｃを形成するために、異なる注入エネルギーで５回程度、イオン注入ｄｐ１を施す。このようにして、深さの異なる領域にイオン注入ｄｐ１を施すことができ、シリコン基板１の深さ方向に延在するようなｐ型柱状領域ｐｃを形成することができる。例えば、主面ｓ１からの深さが０．８μｍのダミートレンチｔｒ２の下部に対して、注入エネルギー１．５ＭｅＶでイオン注入ｄｐ１を施すと、主面ｓ１からの深さが３．２μｍの領域まで不純物を注入できる。
【００４９】
以上のように、本実施の形態１の製造方法では、ゲートトレンチｔｒ１とダミートレンチｔｒ２とを、上記図５の工程の複数のトレンチ２として同一の工程で形成する。従って、マスクずれが起こらず、より微細な加工が可能になる。そして、本実施の形態１の製造方法によれば、上記図８で説明した工程のように、ｐ型柱状領域ｐｃの位置はダミートレンチｔｒ２によって規定される。即ち、ｐ型柱状領域ｐｃの形成位置は、微細に加工し得るダミートレンチｔｒ２の形成位置によって規定されることになる。これにより、本実施の形態１の製造方法によれば、ｐ型柱状領域ｐｃのピッチ間隔をより狭くすることができる。これにより、縦型ＭＩＳトランジスタの低オン抵抗化を実現できる。結果として、電界効果トランジスタを有する半導体装置を高性能化することができる。
【００５０】
より定量的には、本実施の形態１の製造方法によれば、上記図５の工程では、複数のトレンチ２を全て同一の工程で形成するので、そのシリコン基板１の主面ｓ１に沿った方向に見たピッチ間隔Ｌｔが２μｍ以下となるように形成できる。そして、上記図８の工程では、ｐ型柱状領域ｐｃのピッチ間隔Ｌｃが４μｍ以下となるように形成できる。このようなピッチ間隔Ｌｃでｐ型柱状領域ｐｃを配置できるのは、上述のように、ダミートレンチｔｒ２をゲートトレンチｔｒ１と同一の工程で形成する本実施の形態１の製造方法によるからである。本発明者の検証によれば、ｐ型柱状領域ｐｃのピッチ間隔Ｌｃを４μｍ以下で配置することで、縦型ＭＩＳトランジスタのオン抵抗をより低減し得ることが分かっている。結果として、電界効果トランジスタを有する半導体装置を高性能化することができる。
【００５１】
本実施の形態１の製造方法によれば、上記のようにダミートレンチｔｒ２を形成してから、イオン注入ｄｐ１を施すことで、そのダミートレンチｄｐ１の深さ分だけ、より深く不純物を導入することができる。言い換えれば、ダミートレンチｔｒ２が形成されていることで、これを形成しない場合と比較して、所望の深さの領域に不純物を導入するための注入エネルギーを低くすることができる。これにより、ｐ型柱状領域ｐｃ以外をイオン注入ｄｐ１から保護するためのイオン注入マスクとして用いたフォトレジスト膜５を省略することができる。その工程および効果について以下で詳しく説明する。
【００５２】
図９には、上記図８を用いて説明したイオン注入ｄｐ１を、イオン注入マスクを用いずに施す工程を示している。イオン注入マスクを施さなくても、上記図５の工程でパターニングした表面酸化膜３、および、上記図７の工程でゲートトレンチｔｒ１に埋め込んだゲート電極ＥＧがイオン注入マスクとなり、ダミートレンチｔｒ２の底部周辺のｎ型ドリフト領域ｎ１にｐ型柱状領域ｐｃを形成できる。その際、仮に、ダミートレンチｔｒ２が形成されていない場合、上記と同程度の深さの領域にｐ型柱状領域ｐｃを形成するためにはより高いエネルギーでイオン注入を施さなくてはならない。これにより、表面酸化膜３を透過してシリコン基板１に不純物が導入され得る。これに対し、本実施の形態１の製造方法では、ゲートトレンチｔｒ１と同程度に深いダミートレンチｔｒ２を形成し、その底部にイオン注入ｄｐ１を施しているから、イオン注入マスクを適用しなくても、所望の深さの領域にｐ型柱状領域ｐｃを形成できる。その効果については後に詳しく説明する。
【００５３】
また、例えば、上記図７の工程において、ダミートレンチｔｒ２内のゲート電極ＥＧを選択的に除去する際にも、フォトレジスト膜５をエッチングマスクとして適用しない方法もある。図１０に示すのは、図６で説明した工程に続く工程である。ここでは、パターニングされた表面酸化膜３およびゲート電極ＥＧを含むシリコン基板１を覆うように、ＣＶＤ法によって、酸化シリコン膜からなる保護酸化膜６を形成する。
【００５４】
次に、図１１に示すように、フォトリソグラフィ法およびエッチング法によって保護酸化膜６をパターニングする。ここでは、保護酸化膜６のうち、後にゲートトレンチｔｒ１とする部分の複数のトレンチ２の上部を覆い、後にダミートレンチｔｒ２とする部分の複数のトレンチ２の上部を開口するようにパターニングする。その後、保護酸化膜６をエッチングマスクとしてゲート電極ＥＧにエッチングを施すことで、ゲートトレンチｔｒ１内にゲート電極ＥＧを残し、ダミートレンチｔｒ２内のゲート電極ＥＧを選択的に除去する。続いて、同じ保護酸化膜６をイオン注入マスクとして、上記図８の工程と同様のイオン注入ｄｐ１を施すことで、ダミートレンチｔｒ２の底部周辺のｎ型ドリフト領域ｎ１にｐ型柱状領域ｐｃを形成する。
【００５５】
以上のように、上記図７、図８を用いて説明した工程でエッチングマスクおよびイオン注入マスクとして用いたフォトレジスト膜５を、本工程では、酸化シリコン膜である保護酸化膜６に置き換えて、同様の工程を施している。このように、酸化シリコン膜をイオン注入マスクとすることで、フォトレジスト膜をイオン注入マスクとするよりも、より薄いイオン注入マスクとすることができる。イオン注入マスクが薄いほど、より微細なパターンに加工することができる。即ち、本実施の形態１の製造方法のように、ゲートトレンチｔｒ１と同一の工程で形成したダミートレンチｔｒ２を適用することで、スーパージャンクション構造を有する縦型ＭＩＳトランジスタをより微細化できる。言い換えれば、本実施の形態１の製造方法によれば、ｐ型柱状領域ｐｃのピッチ間隔をより狭くすることができる。これにより、縦型ＭＩＳトランジスタの低オン抵抗化を実現できる。結果として、電界効果トランジスタを有する半導体装置をより高性能化することができる。
【００５６】
本発明者は、上記の効果を定量的に検証している。例えば、上記図１１の工程では、ｐ型柱状領域ｐｃをピッチ間隔Ｌｃが１μｍとなるように形成する場合を考える。このとき、ｐ型柱状領域ｐｃ自体の幅はその半分程度の約０．５μｍとする。そして、ｐ型柱状領域ｐｃを幅０．５μｍとなるように形成するには、注入した不純物の横方向の拡散も考慮して０．２μｍ程度のマスク開口が必要になる。ここで、ダミートレンチｔｒ２を用いない製造方法では、このような微細な開口が困難である。なぜなら、所定の深さにｐ型柱状領域ｐｃを形成するためのイオン注入ｄｐ１のエネルギーが高いため、厚いイオン注入マスクを要するからである。
【００５７】
これに対して、本実施の形態１の製造方法のようにダミートレンチｔｒ２を適用してｐ型柱状領域ｐｃを形成することで、イオン注入マスク（例えば、上記図１１の保護絶縁膜６）を薄くできるので、上記のような０．２μｍ程度のマスク開口が可能になる。これにより、ピッチ間隔Ｌｃが１μｍとなるように、ｐ型柱状領域ｐｃを配置できる。なお、ｐ型柱状領域ｐｃをピッチ間隔Ｌｃが１μｍとなるように配置するには、上記図５の工程では、ピッチ間隔Ｌｔが０．５μｍとなるように複数のトレンチ２を形成する。このように、本実施の形態１の製造方法によれば、ｐ型柱状領域ｐｃのピッチ間隔Ｌｃを１μｍまで狭めることができ、縦型ＭＩＳトランジスタのオン抵抗をより低減できる。結果として、電界効果トランジスタを有する半導体装置をより高性能化することができる。
【００５８】
以上をまとめると、本実施の形態１の製造方法は、ｐ型柱状領域ｐｃの形成位置を規定するダミートレンチｔｒ２をゲートトレンチｔｒ１と同一の工程で形成することで、マスクの合わせずれを起こさずに、より微細な加工が可能となる効果を有する。更に、本実施の形態１の製造方法は、ダミートレンチｔｒ２の底部にイオン注入ｄｐ１を施すことで、所望の深さのｐ型柱状領域ｐｃをより低エネルギーのイオン注入ｄｐ１によって形成し得る効果を有する。これらの効果によって、ｐ型柱状領域ｐｃのピッチ間隔Ｌｃを狭めることができ、結果的に縦型ＭＩＳトランジスタのオン抵抗を低減できる。より定量的には、ｐ型柱状領域ｐｃのピッチ間隔Ｌｃが１μｍ〜４μｍとなるように配置できる。
【００５９】
以下では、上記図８、図９または図１１に続く工程を説明する。図１２に示すように、シリコン基板１を主面ｓ１側から覆うようにして埋め込み膜ｂ１を形成し、これをエッチバックする。埋め込み膜ｂ１としては、ｐ型の多結晶シリコンを主体とする導体膜をＣＶＤ法などによって形成する。ここで、前工程までに、ゲートトレンチｔｒ１をゲート電極ＥＧで埋め込み、ダミートレンチｔｒ２の内部を空洞にしていた。従って、本工程では、ダミートレンチｔｒ２を埋め込むようにして、埋め込み膜ｂ１を形成したことになる。
【００６０】
また、前工程までに、ダミートレンチｔｒ２の内壁を覆うように、ゲート絶縁膜ＩＧを形成していた。以下では、ゲートトレンチｔｒ１の内壁を覆うゲート絶縁膜ＩＧと区別するために、ダミートレンチｔｒ２を覆う部分は保護絶縁膜ＩＰと記述する。即ち、別の言い方をすれば、上記図６の工程では、後にゲートトレンチｔｒ１（例えば上記図７参照）となる複数のトレンチ２の内壁にゲート絶縁膜ＩＧを形成する工程と同一の工程によって、後にダミートレンチｔｒ２（例えば上記図７参照）となる複数のトレンチ２の内壁にも保護絶縁膜ＩＰを形成する。そして、本図１２の工程では、保護絶縁膜ＩＰを介して、ダミートレンチｔｒ２を埋め込むようにして埋め込み膜ｂ１を形成することになる。
【００６１】
次に、図１３に示すように、シリコン基板１の主面ｓ１上の表面酸化膜３をエッチング法などにより除去する。その後、イオン注入ｄｐ２を施すことにより、順に、ｐ型チャネル領域ｐ１およびｎ型ソース領域ｎ２を形成する。ここでは、各領域の不純物濃度の関係が上記図１を用いて説明した仕様となるようにイオン注入ｄｐ２を施す。
【００６２】
また、各領域の深さの設定においても、上記図１を用いて説明した仕様となるようにイオン注入ｄｐ２を施す。即ち、シリコン基板１の主面ｓ１側において、複数のトレンチ２よりも浅い領域にｐ型チャネル領域ｐ１を形成し、ｐ型チャネル領域ｐ１よりも浅い領域にｎ型ソース領域ｎ２を形成する。これにより、ｐ型チャネル領域ｐ１はｎ型ドリフト領域ｎ１と接合するようにして形成し、ｎ型ソース領域ｎ２はｐチャネル領域ｐ１と接合するようにして形成したことになる。言い換えれば、ｐ型チャネル領域ｐ１において、その下面でｎ型ドリフト領域ｎ１と接合し、その上面でｎ型ソース領域ｎ２と接合するように、各領域を形成したことになる。
【００６３】
次に、図１４に示すように、シリコン基板１上において、ゲートトレンチｔｒ１を埋め込むゲート電極ＥＧを覆うように、ＳＯＧ膜やＰＳＧ膜などからなる層間絶縁膜ＩＬを形成する。ここでは、シリコン基板１を主面ｓ１側から覆うようにＳＯＧ膜またはＰＳＧ膜を形成し、フォトリソグラフィ法やエッチング法などによりパターニングすることで層間絶縁膜ＩＬを形成する。特に、ゲートトレンチｔｒ１を埋め込むゲート電極ＥＧを覆い、かつ、ダミートレンチｔｒ２の上部が開口するように、層間絶縁膜ＩＬをパターニングする。
【００６４】
その後、層間絶縁膜ＩＬをエッチングマスクとして、異方性エッチングを施す。即ち、ダミートレンチｔｒ２を埋め込んでいる埋め込み膜ｂ１および保護絶縁膜ＩＰを除去する。ここでは、シリコン基板１の深さ方向に見て、シリコン基板１の主面ｓ１からｐ型チャネル領域ｐ１の途中の深さまでの部分の埋め込み膜ｂ１を除去する。言い換えれば、本工程により、ダミートレンチｔｒ２内において、その底部からｐ型チャネル領域ｐ１の途中の位置までに残し、他を除去するように埋め込み膜ｂ１を加工する。
【００６５】
次に、図１５に示すように、層間絶縁膜ＩＬをイオン注入マスクとしてイオン注入ｄｐ３を施すことで、ｐ型チャネル領域ｐ１内にｐ型ボディコンタクト領域ｐ２を形成する。ここで、層間絶縁膜ＩＬから露出しているダミートレンチｔｒ２内においては、上述のように、その底部からｐ型チャネル領域ｐ１の途中までの深さには埋め込み膜ｂ１が形成されている。従って、イオン注入ｄｐ３に曝される半導体領域は、ダミートレンチｔｒ２の内壁として露出している部分の、ｐ型チャネル領域ｐ１およびｎ型ソース領域ｎ２なる。本工程では、特に、ｐ型チャネル領域ｐ１内におけるダミートレンチｔｒ２との境界部の一部にｐ型ボディコンタクト領域ｐ２を形成する。ここでは、その不純物濃度が上記図１を用いて説明した仕様となるように、イオン注入ｄｐ３を施す。
【００６６】
その後、より深い領域にｐ型不純物を注入するように注入エネルギーを変更して、同様のイオン注入ｄｐ３を施す。より詳しくは、ｐ型チャネル領域ｐ１とｐ型柱状領域ｐｃとの間のｎ型ドリフト領域ｎ１をｐ型化するように、イオン注入ｄｐ３を施す。これにより、ｐ型チャネル領域ｐ１とｐ型柱状領域ｐｃとを電気的に接続する。このような構造とすることの効果に関しては、後に詳しく説明する。
【００６７】
次に、図１６に示すように、シリコン基板１を主面ｓ１側から覆うように、アルミニウムを主体とする導体膜であるソース電極ＥＳを形成する。続いて、シリコン基板１の裏面ｓ２にドレイン電極ＥＤを形成する。
【００６８】
ソース電極ＥＳは、ｎ型ソース領域ｎ２とｐ型チャネル領域ｐ１とに対して電気的に接続することを目的として形成する。従って、ソース電極ＥＳは、各領域ｎ２，ｐ２が露出しているダミートレンチｔｒ２のうち、上記図１４の工程で埋め込み膜ｂ１を除去した部分に形成する。これにより、ソース電極ＥＳを、ｐ型チャネル領域ｐ１およびｎ型ソース領域ｎ２と接触するように形成し、両者が互いに電気的に接続するように形成したことになる。
【００６９】
なお、本実施の形態１の製造方法では、上記図１５の工程でｐ型ボディコンタクト領域ｐ２を形成しているから、ｐ型チャネル領域ｐ１は、ｐ型ボディコンタクト領域ｐ２を介して、ソース電極ＥＳと電気的に接続していることになる。このような構造とすることの効果に関しては、後に詳しく説明する。
【００７０】
また、ソース電極ＥＳは複数のダミートレンチｔｒ２間で共有して形成するため、シリコン基板１の主面ｓ１全面に渡って、上記の部分のダミートレンチｔｒ２を埋め込むようにして、ソース電極ＥＳを形成する。
【００７１】
また、ソース電極ＥＳの下部にバリア導体膜ＥＢを形成しても良い。その理由は、上記図１で説明した通りである。その場合には、ソース電極ＥＳを形成する前に、シリコン基板１上に、例えば、チタン／窒化チタン積層膜、または、チタンタングステン合金膜などを形成する。その後、ソース電極ＥＳを形成する。
【００７２】
また、上記図１５の工程では、ｐ型チャネル領域ｐ１とｐ型柱状領域ｐｃとを電気的に接続するように、イオン注入ｄｐ３を施した。従って、本図１６の工程では、ソース電極ＥＳを、ｐ型チャネル領域ｐ１を介してｐ型柱状領域ｐｃと電気的に接続するように形成したことになる。言い換えれば、ｐ型柱状領域ｐｃとソース電極ＥＳとは、ｐ型チャネル領域ｐ１を介して電気的に接続されている。このような構造とすることの効果に関しては、後に詳しく説明する。
【００７３】
以上の工程によって、上記図１を用いて説明した構造を有する本実施の形態１のＭＩＳトランジスタＱ１を形成することができる。
【００７４】
上記図１や図１５を用いた説明では、ｐ型チャネル領域ｐ１内にｐ型ボディコンタクト領域ｐ２を形成する工程およびその構造を説明した。ソース電極ＥＳとｐ型チャネル領域ｐ１とが電気的に接続されるように両者が接触していれば良く、この観点からは、本実施の形態１のＭＩＳトランジスタＱ１にとってｐ型ボディコンタクト領域ｐ２は必須の構成ではない。ただし、本実施の形態１のＭＩＳトランジスタＱ１においては、ｐ型ボディコンタクト領域ｐ２を有している方が、より好ましい。なぜなら、ｐ型チャネル領域ｐ１よりもｐ型不純物濃度が高く抵抗値が低いｐ型ボディコンタクト領域ｐ２を形成することで、ｐ型チャネル領域ｐ１に対するソース電極ＥＳの接触抵抗を低減できるからである。これにより、ＭＩＳトランジスタＱ１の電流駆動力と破壊耐性（アバランシェ耐性）はより向上する。結果として、電界効果トランジスタを有する半導体装置をより高性能化することができる。
【００７５】
また、上記図１や図１５を用いた説明では、ｐ型チャネル領域ｐ１とｐ型柱状領域ｐｃとの間のｎ型ドリフト領域ｎ１をｐ型化して、両者を電気的に接続する工程およびその構造を説明した。スーパージャンクション構造においては、ｎ型ドリフト領域ｎ１の中に逆導電型のｐ型柱状領域ｐｃを備えていることが効果的な構造であって、この観点からは、ｐチャネル領域ｐ１とｐ型柱状領域ｐｃとを接続することは必須の構成ではない。ただし、本実施の形態１のＭＩＳトランジスタＱ１においては、ｐ型チャネル領域ｐ１とｐ型柱状領域ｐｃとは電気的に接続している方が、より好ましい。その理由を以下で説明する。
【００７６】
本実施の形態１のＭＩＳトランジスタＱ１において、ｐ型柱状領域ｐｃをｐ型チャネル領域ｐ１と接続させない場合、ｐ型柱状領域ｐｃは、その周りをｎ型ドリフト領域ｎ１で囲まれることになる。ダミートレンチｔｒ２との接触部分にも保護絶縁膜ＩＰが形成されている。即ち、ｐ型柱状領域ｐｃは、ｎ型ドリフト領域ｎ１内でフローティング状態となる。例えば、ＭＩＳトランジスタＱ１を高周波用途で用いた場合、フローティング状態のｐ型柱状領域ｐｃが存在すると応答速度（スイッチング速度）が遅くなる。これに対し、ｐ型柱状領域ｐｃをｐ型チャネル領域ｐ１と同電位に接続した本実施の形態１の構造であれば、高周波用途であっても上記のような応答速度の低下は起こり難い。結果として、電界効果トランジスタを有する半導体装置をより高性能化することができる。
【００７７】
また、上記図１や図１２を用いた説明では、ダミートレンチｔｒ２内において、ｐ型の多結晶シリコンを主体とする導体膜を埋め込み膜ｂ１として形成する工程およびその構造を説明した。本実施の形態１の製造方法では、ｐ型柱状領域ｐｃを形成するためのイオン注入ｄｐ１において、その形成領域を規定するため、または、より深い領域に形成するためにダミートレンチｔｒ２を用いている。この観点からは、イオン注入ｄｐ１を施し、ｐ型柱状領域ｐｃを形成した後にダミートレンチｔｒ２を埋め込む埋め込み膜ｂ１の材料は導体膜に限定されない。例えば、酸化シリコンを主体とする絶縁膜であっても良い。ただし、本実施の形態１のＭＩＳトランジスタＱ１においては、ダミートレンチｔｒ２を埋め込むための埋め込み膜ｂ１は、ｐ型の多結晶シリコンを主体とする導体膜を用いる方が、より好ましい。その理由を以下で説明する。
【００７８】
本実施の形態１のＭＩＳトランジスタＱ１では、ゲートトレンチｔｒ１とダミートレンチｔｒ２とは、複数のトレンチ２として同一の工程で形成する。従って、それらの深さは同程度である。言い換えれば、内部に埋め込み膜ｂ１を備えたダミートレンチｔｒ２は、内部にゲート電極ＥＧを備えたゲートトレンチｔｒ１と同程度の深さまで形成されている。この点を考慮すると、ダミートレンチｔｒ２内の埋め込み膜ｂ１をｐ型の多結晶シリコンのような導体膜とすることで、ゲート電極ＥＧを備えるゲートトレンチｔｒ１の底部に集中する電界を緩和して、ドレイン−ソース間耐圧を向上させることができる。これにより、ｎ型ドリフト領域ｎ１の不純物濃度を更に高くすることができ、オン抵抗を低減できる。結果として、電界効果トランジスタを有する半導体装置をより高性能化することができる。
【００７９】
ここで、埋め込み膜ｂ１として適用するのは導体膜が好ましく、その一例としてｐ型の多結晶シリコンを主体とする導体膜を示した。そのほかにも、金属を主体とする導体膜、または、金属化合物を主体とする導体膜を適用しても、同様の効果が得られる。
【００８０】
また、製法上の観点からも、埋め込み膜ｂ１として酸化シリコンを主体とする絶縁膜をダミートレンチｔｒ２に埋め込むよりも、多結晶シリコンを主体とする導体膜を埋め込んだ方が、埋め込み易い。より詳しくは、酸化シリコン膜を狭い溝状の孔に埋め込む際にはボイド等の空孔が生じ易い。このような空孔は、電気特性の劣化を生じる原因となる。この観点から、多結晶シリコン膜は狭い溝状の孔に埋め込んでもボイド等の空孔が生じ難く、安定した埋め込み膜ｂ１を形成できる。これにより、特性劣化が生じ難いＭＩＳトランジスタＱ１を形成できる。結果として、電界効果トランジスタを有する半導体装置をより高性能化することができる。このような理由からも、本実施の形態１のＭＩＳトランジスタＱ１の埋め込み膜ｂ１としては、酸化シリコン膜のような絶縁膜よりも、多結晶シリコン膜のような導体膜を適用した方が、より好ましい。
【００８１】
ここで、上記のような製法上の観点からは、上述した導体膜（多結晶シリコン膜、金属膜、金属化合物膜）の中でも、ｐ型の多結晶シリコンを主体とする導体膜を適用する方が、より好ましい。上述の導体膜の中では、多結晶シリコン膜が最も埋め込み性が高く、ダミートレンチｔｒ２内に、より空孔を生じ難いからである。即ち、ダミートレンチｔｒ２を埋め込むための埋め込み膜ｂ１としては、製法上の観点からは、上記図１２の工程のように、ｐ型の多結晶シリコン膜を適用するのが好ましい。これにより、特性劣化がより生じ難いＭＩＳトランジスタＱ１を形成できる。結果として、電界効果トランジスタを有する半導体装置をより高性能化することができる。
【００８２】
以上のように、本実施の形態１の製造方法によって形成した縦型ＭＩＳトランジスタＱ１においては、ｐ型柱状領域ｐｃのピッチ間隔を狭めることができる。これは、電界緩和の効果を維持しつつ、ｎ型ドリフト領域ｎ１の不純物濃度を向上し易い構造である。結果として、オン抵抗の低減とドレイン−ソース間耐圧の向上との間のトレードオフを改善できる。本発明者は、この効果を実際に検証している。これについて、以下で説明する。
【００８３】
図１７に、スーパージャンクション構造を適用しない縦型ＭＩＳトランジスタと、本実施の形態１の縦型ＭＩＳトランジスタＱ１とにおける、チップのオン抵抗とドレイン−ソース間耐圧との関係のシミュレーション結果を示す。図中では、前者を特性ｒ０１で表し、後者を特性０２で表す。この結果から、ドレインソース間耐圧が７６．９Ｖ〜９７．４Ｖの範囲において、３６％〜４８％程度、オン抵抗が低減していることが分かった。このように、本実施の形態１のＭＩＳトランジスタＱ１によれば、ドレイン−ソース間耐圧が１００Ｖ以下の低耐圧パワーＭＩＳトランジスタであっても、十分なスーパージャンクション効果が得られ、オン抵抗を低減できる。
【００８４】
（実施の形態２）
本実施の形態２の半導体装置が有する電界効果トランジスタの構成を、図１８を用いて説明する。図１８には、本実施の形態２のスーパージャンクション構造を有する縦型ＭＩＳトランジスタＱ２の断面図を示している。本実施の形態２のＭＩＳトランジスタＱ２は、以下で説明する構成を除いて、上記実施の形態１のＭＩＳトランジスタＱ１と同様の構成を有している。当該同様の構成に関しては、同様の効果を有しているとし、ここでの重複した説明は省略する。
【００８５】
図１８に示すように、本実施の形態２のＭＩＳトランジスタＱ２において、ダミートレンチｔｒ２内の保護絶縁膜ＩＰはダミートレンチｔｒ２の底部（図中の要部１００）には形成されていない。そして、この部分で、埋め込み膜ｂ１とｐ型柱状領域ｐｃとが接触している。即ち、本実施の形態２のＭＩＳトランジスタＱ２では、埋め込み膜ｂ１とｐ型柱状領域ｐｃとが電気的に接続している。ここで、埋め込み膜ｂ１としてｐ型の多結晶シリコンを主体とする導体膜を適用すれば、ｐ型柱状領域ｐｃは、埋め込み膜ｂ１を介してソース電極ＥＳと電気的に接続した構造となる。
【００８６】
このような構造とすることで、破壊耐性を向上させることができる。より詳しくは、ｐ型柱状領域ｐｃが導体膜である埋め込み膜ｂ１と接続していることにより、アバランシェ降伏時のソース電極ＥＳからｐ型柱状領域ｐｃに至る経路の抵抗が小さくなる。従って、破壊耐性（アバランシェ耐性）を向上できる。なお、上記実施の形態１のＭＩＳトランジスタＱ１においては、ｐ型柱状領域ｐｃはｐ型チャネル領域ｐ１を介してソース電極ＥＳと接続しており、この点でも同様の効果を有し得る。ただし、本実施の形態２のＭＩＳトランジスタＱ２のように、更に、埋め込み膜ｂ１を介してもソース電極ＥＳと接続させることは、破壊耐性の向上にとってより効果的である。
【００８７】
以上のように、本実施の形態２の縦型ＭＩＳトランジスタＱ２のように、ダミートレンチｔｒ２の底部に保護酸化膜ＩＰを形成せず、埋め込み膜ｂ１を介してｐ型柱状領域ｐｃとソース電極ＥＳとを接続させることで、破壊耐性を向上させることができる。結果として、電界効果トランジスタを有する半導体装置をより高性能化することができる。
【００８８】
なお、本実施の形態２のＭＩＳトランジスタＱ２では、埋め込み膜ｂ１は、ｐ型柱状領域ｐｃとソース電極ＥＳとを電気的に接続する役割を担うため、導体膜であることが必須の構成となる。
【００８９】
以下では、本実施の形態２のＭＩＳトランジスタＱ２の製造方法を説明する。以下で説明する工程を除いては、上記実施の形態１の製造方法と同様である。まず、上記図４〜図６を用いて説明した工程と同様の工程を施す。
【００９０】
続く工程を、図１９を用いて説明する。本工程では、ダミートレンチｔｒ２の内部のゲート電極ＥＧをエッチングにより除去する。この点は、上記図７で説明した工程と同様である。更に本実施の形態２の製造方法では、そのエッチングの際に、ダミートレンチｔｒ２の底部の保護絶縁膜ＩＰも除去する。
【００９１】
これには、例えば、ゲート電極ＥＧを除去し得るエッチング条件に加え、保護絶縁膜ＩＰをも除去し得るエッチング条件とすることで、本工程によって保護絶縁膜ＩＰを除去できる。このとき、シリコン基板１の深さ方向に対してのエッチングレートが高いような異方性を持つエッチング条件とすることで、ダミートレンチｔｒ２の底部の保護絶縁膜ＩＰを選択的に除去できる。
【００９２】
また、例えば、上記図７の工程と同様にしてゲート電極ＥＧを除去した後に、保護絶縁膜ＩＰを除去するための異方性エッチングを追加しても良い。この場合でも、新たなエッチングマスクの形成工程等を追加する必要は無い。
【００９３】
続く工程では、上記実施の形態１の製造方法において、上記図８〜図１６を用いて説明した工程と同様の工程を施す。以上のようにして、上記図１８を用いて説明した本実施の形態２のＭＩＳトランジスタＱ２を形成できる。
【００９４】
また、上記図１８では、ｐ型柱状領域ｐｃとｐ型チャネル領域ｐ１とが直接接続した構造を説明した。ここでは、破壊耐性の向上という効果に関しては、ｐ型柱状領域は、ｐ型チャネル領域ｐ１および埋め込み膜ｂ１の両方を介してソース電極ＥＳに接続している方が好ましいことも述べた。
【００９５】
一方、本実施の形態２のＭＩＳトランジスタＱ２においては、ｐ型柱状領域ｐｃとｐ型チャネル領域ｐ１とが接続しない構造を適用することも、他の効果を有する。図２０に、このようなＭＩＳトランジスタＱ３の構造を示す。ＭＩＳトランジスタＱ３においては、ｐ型柱状領域ｐｃとｐ型チャネル領域ｐ１とが直接接触しておらず、間にｎ型ドリフト領域ｎ１が存在することを除いては、上記図１８を用いて説明したＭＩＳトランジスタＱ２の構成と同様である。
【００９６】
このような構造のＭＩＳトランジスタＱ３の破壊耐性は、上記図１８のＭＩＳトランジスタＱ２と比較すれば低いものの、ｐ型柱状領域ｐｃは埋め込み膜ｂ１を介してソース電極ＥＳと接続しているので、耐性は十分に高い。更に、本構造を形成する工程においては、上記図１５を用いて説明した工程のような、ｐ型柱状領域ｐｃとｐ型チャネル領域ｐ１とを接続するためのイオン注入ｄｐ３を省略できる。従って、製法上、その製造工程を削減できるという効果を有する。
【００９７】
また、上記実施の形態１では、ｐ型柱状領域ｐｃをｐ型チャネル領域ｐ１に接続しないと、ｐ型柱状領域ｐｃがフローティング状態となることに起因する課題が生じることを説明した。これに対し、本実施の形態２のＭＩＳトランジスタＱ３では、ｐ型柱状領域ｐｃは、ダミートレンチｔｒ２内の埋め込み膜ｂ１を介してソース電極ＥＳと電気的に接続されているので、フローティング状態とはならない。これにより、本実施の形態２のＭＩＳトランジスタＱ３を、例えば高周波用途として適用した場合であっても、応答速度の低下は起こり難い。結果として、電界効果トランジスタを有する半導体装置をより高性能化することができる。
【００９８】
（実施の形態３）
本実施の形態３の半導体装置が有する電界効果トランジスタの構成を、図２１を用いて説明する。図２１には、本実施の形態３のスーパージャンクション構造を有する縦型ＭＩＳトランジスタＱ４の断面図を示している。本実施の形態３のＭＩＳトランジスタＱ４は、以下で説明する構成を除いて、上記実施の形態１のＭＩＳトランジスタＱ１と同様の構成を有している。当該同様の構成に関しては、同様の効果を有しているとし、ここでの重複した説明は省略する。
【００９９】
図２１に示すように、本実施の形態３のＭＩＳトランジスタＱ４において、ダミートレンチｔｒ２内には、ダミートレンチｔｒ２を埋め込むようにして、ソース電極ＥＳが形成されている。このソース電極ＥＳは、上記実施の形態１および２で説明したソース電極ＥＳと同様であり、バリア金属ＥＢを有していても良い。即ち、上記実施の形態１および２のＭＩＳトランジスタＱ１，Ｑ２，Ｑ３と異なり、本実施の形態３のＭＩＳトランジスタＱ４は、ダミートレンチｔｒ２内に保護絶縁膜ＩＰや埋め込み膜ｂ１が形成されておらず、直接、ソース電極ＥＳが形成されている。従って、ソース電極ＥＳは、ダミートレンチｔｒ２の内壁において、ｎ型ドリフト領域ｎ１、ｐ型チャネル領域ｐ１、ｐ型ボディコンタクト領域ｐ２、ｎ型ソース領域ｎ２、および、ｐ型柱状領域ｐｃと接触することで互いに電気的に接続している。
【０１００】
更に、本実施の形態３のＭＩＳトランジスタＱ４は、図中の要部２００に示すように、ｐ型チャネル領域ｐ１とｐ型柱状領域ｐｃとは直接接触せず、間にｎ型ドリフト領域ｎ１が配置された構造となっている。この要部２００では、ｎ型ドリフト領域ｎ１とソース電極ＥＳとが接触し、所謂ショットキー接合を形成している。このように、ダミートレンチｔｒ２内にショットキー接合を有することで、本実施の形態３の縦型ＭＩＳトランジスタＱ４の内蔵ダイオードが動作したときのリカバリ電流を低減することができる。結果として、電界効果トランジスタを有する半導体装置をより高性能化することができる。
【０１０１】
なお、本実施の形態３のＭＩＳトランジスタＱ３では、ダミートレンチｔｒ２内のソース電極ＥＳとｎ型ドリフト領域ｎ１との接合によりショットキー接合を構成させる必要がある。従って、本実施の形態３のＭＩＳトランジスタＱ３では、ｐ型柱状領域ｐｃとｐ型チャネル領域ｐ１とは直接接続せず、間にｎ型ドリフト領域ｎ１が配置した構造であることが必須の構成である。
【０１０２】
以下では、本実施の形態３のＭＩＳトランジスタＱ４の製造方法を説明する。以下で説明する工程を除いては、上記実施の形態１の製造方法と同様である。まず、上記図４〜図１５を用いて説明した工程と同様の工程を施す。
【０１０３】
続く工程を、図２２を用いて説明する。本工程では、前工程で形成した層間絶縁膜ＩＬをエッチングマスクとして、埋め込み膜ｂ１（上記図１５参照）および保護絶縁膜ＩＰ（上記図１５参照）に対してエッチングを施す。このようにして、ダミートレンチｔｒ２内の埋め込み膜ｂ１および保護絶縁膜ＩＰを除去する。
【０１０４】
その後、上記図１６を用いて説明した工程と同様にして、ソース電極ＥＳを形成することで、ダミートレンチｔｒ２の内部をソース電極ＥＳで埋め込んだ構造を形成することができる。続く工程でも、上記図１６を用いて説明した工程と同様の工程を施す。以上のようにして、上記図２１を用いて説明した本実施の形態３のＭＩＳトランジスタＱ４を形成できる。
【０１０５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０６】
例えば、上記実施の形態１〜３では、ｎチャネル型のＭＩＳトランジスタＱ１〜Ｑ４について説明したが、構成要素の導電型を入れ替えて、ｐチャネル型のＭＩＳトランジスタとしても、適用して同様の効果が得られる。
【０１０７】
また、例えば、上記実施の形態１〜３では、縦型のパワーＭＩＳトランジスタＱ１〜Ｑ４について説明したが、絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor：ＩＧＢＴ）のほか、他の半導体装置にも適用して同様の効果が得られる。
【産業上の利用可能性】
【０１０８】
本発明は、種々の産業機器から電化製品において、例えば、電力制御や電源制御を行うために必要な半導体産業に適用することができる。
【図面の簡単な説明】
【０１０９】
【図１】本発明の実施の形態１である半導体装置の要部断面図である。
【図２】本発明の実施の形態１である半導体装置の要部平面図である。
【図３】本発明の実施の形態１である他の半導体装置の要部平面図である。
【図４】本発明の実施の形態１である半導体装置の製造工程中における要部断面図である。
【図５】図４に続く半導体装置の製造工程中における要部断面図である。
【図６】図５に続く半導体装置の製造工程中における要部断面図である。
【図７】図６に続く半導体装置の製造工程中における要部断面図である。
【図８】図７に続く半導体装置の製造工程中における要部断面図である。
【図９】図７に続く半導体装置の他の製造工程中における要部断面図である。
【図１０】図６に続く半導体装置の他の製造工程中における要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中における要部断面図である。
【図１２】図８、図９または図１１に続く半導体装置の製造工程中における要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中における要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中における要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中における要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中における要部断面図である。
【図１７】本発明の実施の形態１である半導体装置の電気特性を説明するためのグラフ図である。
【図１８】本発明の実施の形態２である半導体装置の要部断面図である。
【図１９】本発明の実施の形態２である半導体装置の製造工程中であり、図６に続く製造工程中における要部断面図である。
【図２０】本発明の実施の形態２である他の半導体装置の要部断面図である。
【図２１】本発明の実施の形態３である半導体装置の要部断面図である。
【図２２】本発明の実施の形態３である半導体装置の製造工程中であり、図１５に続く製造工程中における要部断面図である。
【符号の説明】
【０１１０】
１ シリコン基板（半導体基板）
２ 複数のトレンチ（複数の溝部）
３ 表面酸化膜
４ 多結晶シリコン膜
５ フォトレジスト膜
６ 保護酸化膜
１００，２００ 要部
ｂ１ 埋め込み膜
ｄｐ１〜ｄｐ３ イオン注入
ＥＤ ドレイン電極（第２電極）
ＥＧ ゲート電極
ＥＳ ソース電極（第１電極）
ＩＧ ゲート絶縁膜
ＩＬ 層間絶縁膜
ＩＰ 保護絶縁膜
Ｌｃ，Ｌｔ ピッチ間隔
ｎ１ ｎ型ドリフト領域（第１半導体領域）
ｎ２ ｎ型ソース領域（第３半導体領域）
ｐ１ ｐ型チャネル領域（第２半導体領域）
ｐ２ ｐ型ボディコンタクト領域（第４半導体領域）
ｐｃ ｐ型柱状領域（柱状半導体領域）
Ｑ１〜Ｑ４ ＭＩＳトランジスタ
ｒ０１，ｒ０２ 特性
ｓ１ 主面
ｓ２ 裏面
ｔｒ１ ゲートトレンチ（第１溝部）
ｔｒ２ ダミートレンチ（第２溝部）
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、トレンチゲート型の電界効果トランジスタを備える半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
動作電圧が高く、大電流を扱うことができる電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）、所謂パワートランジスタに代表されるパワーデバイスは、情報機器、家電、車載機器等の電源や、モータドライブ装置などに幅広く用いられている。このような用途のパワートランジスタには、オン抵抗の低減が求められている。
【０００３】
パワートランジスタとして、半導体基板に形成した溝（トレンチ）にＭＩＳ（Metal Insulator Semiconductor）構造を形成し、厚さ方向に電流を制御するトレンチゲート型（縦型とも言う）のＭＩＳ型電界効果トランジスタ（以下、単にＭＩＳトランジスタ）が知られている。トレンチゲート型のＭＩＳトランジスタにおいて、スーパージャンクション構造（ＳＪ構造とも言う）を適用することで、オン抵抗を低減する技術がある。スーパージャンクション構造とは、ＭＩＳトランジスタのドリフト領域中にドリフト領域とは逆の極性を持つ柱状の半導体領域（柱状領域またはコラム領域とも言う）を形成した構造である。この柱状領域の適用によりドレイン−ソース間耐圧が向上し、オン抵抗低減とドレイン−ソース間耐圧向上とのトレードオフを改善し得る。
【０００４】
例えば、特開２００６−１９６５１８号公報（特許文献１）には、トレンチゲート型ＭＩＳトランジスタの製造工程において、柱状領域を多段のイオン注入（イオン打ち込みとも言う）で形成する技術が開示されている。
【０００５】
また、例えば、特開２００７−１２９７７号公報（特許文献２）には、ＳＪ構造を有する半導体装置において、ｐ型ボディ層へのコンタクトをコンタクトトレンチの形成により実現することで、ゲート電極の間隔を狭くし、微細化を可能にする技術が開示されている。ここでは、ゲート電極間のｐ型コラム層の上部に、ゲート電極のトレンチとは異なるコンタクトトレンチを有したＳＪＭＯＳ（Metal Oxide Semiconductor）ＦＥＴの構造が開示されている。
【０００６】
また、例えば、特開２００６−３１０６２１号公報（特許文献３）には、トレンチゲートの下部と、トレンチゲート間のベース領域の下部とにコラム領域を設けることで、縦型パワーＭＯＳＦＥＴを高耐圧化する技術が開示されている。ここでは、セルサイズが大きく、トレンチゲート間の距離が長い縦型パワーＭＯＳＦＥＴの高耐圧化に適した技術である旨記載されている。
【０００７】
また、例えば、特開２００７−２７１９３号公報（特許文献４）には、ボディコンタクトをとるためのシリコンエッチ用のホト工程を兼用してイオン注入を施すことで、チャネル領域の下にＰ型領域を形成する技術が開示されている。
【特許文献１】特開２００６−１９６５１８号公報
【特許文献２】特開２００７−１２９７７号公報
【特許文献３】特開２００６−３１０６２１号公報
【特許文献４】特開２００７−２７１９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記のようなスーパージャンクション構造を有するＭＩＳトランジスタの高性能化のために、本発明者が更なる低オン抵抗化技術を検討したところ、以下で説明するような課題が見出された。
【０００９】
スーパージャンクション構造のＭＩＳトランジスタを低オン抵抗化するには、柱状領域のピッチ間隔を狭くする必要がある。一般的に、キャリアのドリフト領域が狭いほど、当該ドリフト領域は空乏化され易く、電界緩和され易い。電界が緩和されやすければ、ドリフト領域の不純物濃度をより高くしても耐圧を維持できる。これにより、オン抵抗の低減とドレイン−ソース間耐圧の向上との間のトレードオフが改善される。ここで、キャリアのドリフト領域を狭くするためには、当該ドリフト領域に配置した逆導電型の柱状領域のピッチ間隔を狭めることが有効である。
【００１０】
しかしながら、本発明者が検討した上述の方法では、柱状領域を形成する多段のイオン注入に使用するマスクとトレンチゲートの形成に使用するマスクとの合わせ余裕（マージンとも言う）を考慮する必要があり、柱状領域のピッチ間隔を狭めていくことには限界がある。また、この方法ではイオン注入の注入エネルギーが高く、他の構成に影響を及ぼすことなく、深い領域に柱状領域を形成するのが困難である。従って、この影響を懸念してイオン注入マスクを厚くする必要がある。イオン注入マスクが厚くなるほど、パターニングの微細化は困難となり、この原因からも、柱状領域のピッチ間隔を狭めることが困難になる。
【００１１】
特に、ドレイン−ソース間耐圧が１００Ｖ以下の、所謂低耐圧パワーＭＩＳトランジスタでは、柱状領域のピッチを十分に狭くしないとスーパージャンクション効果を得られずに、低オン抵抗化が実現できないことが、本発明者の検討により明らかになった。このような原因から、電界効果トランジスタを有する半導体装置の更なる高性能化が困難であることが分かった。
【００１２】
そこで、本発明の目的は、電界効果トランジスタを有する半導体装置を高性能化する技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願においては複数の発明が開示されるが、そのうちの一実施例の概要を簡単に説明すれば以下の通りである。
【００１５】
第１導電型の半導体基板に形成された半導体装置であって、半導体基板の主面に形成された第１導電型の第１半導体領域と、主面から第１半導体領域の途中まで、深さ方向に向かって形成された複数の溝部と、複数の溝部のうちの第１溝部の内部にゲート絶縁膜を介して形成されたゲート電極と、複数の溝部のうちの第２溝部の底部周辺の第１半導体領域に形成された第２導電型の柱状半導体領域とを有し、第１溝部と第２溝部とは互いに同程度の深さであり、互いに並んで配置され、柱状半導体領域は、第１半導体領域内において半導体基板の深さ方向に向かって延在するようにして形成されている。
【発明の効果】
【００１６】
本願において開示される複数の発明のうち、上記一実施例により得られる効果を代表して簡単に説明すれば以下のとおりである。
【００１７】
即ち、電界効果トランジスタを有する半導体装置を高性能化することができる。
【発明を実施するための最良の形態】
【００１８】
本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１９】
（実施の形態１）
本実施の形態１の半導体装置が有する電界効果トランジスタの構成を、図１を用いて説明する。図１には、本実施の形態１のスーパージャンクション構造を有する縦型（トレンチゲート型）ＭＩＳトランジスタＱ１の断面図を示している。
【００２０】
本実施の形態１の縦型ＭＩＳトランジスタＱ１は、ｎ型（第１導電型）のシリコン基板（半導体基板）１に形成されている。ｎ型とは、単結晶シリコンのようなＩＶ族半導体においてアクセプタとなる不純物よりもドナーとなる不純物を多く含み、多数キャリアが電子であるような半導体（基板または領域）の導電型を表す。これに対し、ｐ型（第２導電型）とは、単結晶シリコンのようなＩＶ族半導体においてドナーとなる不純物よりもアクセプタとなる不純物を多く含み、多数キャリアが正孔（ホールとも言う）であるような半導体（基板または領域）の導電型を表す。即ち、ｐ型はｎ型に対して逆導電型である。
【００２１】
シリコン基板１の主面ｓ１側には、主面ｓ１側から見て深い方から順に、ｎ型ドリフト領域（第１半導体領域）ｎ１、ｐ型チャネル領域（第２半導体領域）ｐ１、および、ｎ型ソース領域（第３半導体領域）ｎ２が形成されている。特に、ｐ型チャネル領域ｐ１はｎ型ドリフト領域ｎ１と接合するようにして形成され、ｎ型ソース領域ｎ２はｐ型チャネル領域ｐ１と接合するようにして形成されている。それぞれが配置する深さの位置関係は上述の通りであるから、ｐ型チャネル領域ｐ１から見れば、下面でｎ型ドリフト領域ｎ１と接合し、上面でｎ型ソース領域ｎ２と接合していることになる。
【００２２】
ｎ型ドリフト領域ｎ１はｎ型の半導体領域であり、同じｎ型のシリコン基板１よりも低いｎ型不純物濃度を有する。ｎ型ドリフト領域ｎ１は、本実施の形態１のＭＩＳトランジスタにおいてドレイン領域として機能する。ｐ型チャネル領域ｐ１はｐ型の半導体領域である。ｐ型チャネル領域は、本実施の形態１のＭＩＳトランジスタにおいてチャネル領域として機能する。ｎ型ソース領域ｎ２はｎ型の半導体領域であり、同じｎ型のｎ型ドリフト領域ｎ１よりも高いｎ型不純物濃度を有する。ｎ型ソース領域ｎ２は、本実施の形態１のＭＩＳトランジスタにおいてソース領域として機能する。
【００２３】
シリコン基板１の主面ｓ１から深さ方向（縦方向）に向かって複数のトレンチ（複数の溝部）２が形成されている。複数のトレンチ２は、シリコン基板１の主面ｓ１に沿って間隔を隔てて並んで配置されている。また、複数のトレンチ２、シリコン基板１の主面ｓ１からｎ型ドリフト領域ｎ１の途中まで達するように形成されている。従って、複数のトレンチ２は、ｎ型ドリフト領域ｎ１よりも浅い領域に配置されたｐ型チャネル領域ｐ１およびｎ型ソース領域ｎ２を、深さ方向に貫通するようにして形成されている。言い換えれば、ｐ型チャネル領域ｐ１は、ｎ型ソース領域ｎ２よりも深く、かつ、複数のトレンチ２の底の部分よりも浅い領域に形成されていることになる。
【００２４】
複数のトレンチ２は、ゲートトレンチ（第１溝部）ｔｒ１およびダミートレンチ（第２溝部）ｔｒ２によって構成されている。以下では、ゲートおよびダミートレンチｔｒ１，ｔｒ２それぞれに関係する構成を詳しく説明する。
【００２５】
ゲートトレンチｔｒ１の内部には、ゲート絶縁膜ＩＧを介してゲート電極ＥＧが形成されている。より詳しくは、ゲートトレンチｔｒ１の内壁を覆うようにして、４０ｎｍ〜１２０ｎｍ程度の酸化シリコンを主体とする絶縁膜からなるゲート絶縁膜ＩＧが形成されている。ここでは、ゲート−ソース間耐圧を確保するために、上記のような膜厚のゲート絶縁膜ＩＧを適用している。そして、ゲートトレンチｔｒ１を埋め込むようにして、ゲート絶縁膜ＩＧを介して、多結晶シリコン（ポリシリコンとも言う）を主体とする導体膜からなるゲート電極ＥＧが形成されている。
【００２６】
ダミートレンチｔｒ２の底部周辺のｎ型ドリフト領域ｎ１には、ｐ型の半導体領域であるｐ型柱状領域（柱状半導体領域）ｐｃ２が形成されている。より詳しくは、ｐ型柱状領域は、ｎ型ドリフト領域ｎ１内において、ダミートレンチｔｒ２の底部からシリコン基板１の深さ方向に向かって柱状に延在するようにして形成されている。また、本実施の形態１のＭＩＳトランジスタＱ１のｐ型柱状領域ｐｃは、ダミートレンチｔｒ２底部周辺において、ｎ型ドリフト領域ｎ１の上部に形成されたｐ型チャネル領域ｐ１と接触している。このような構造としたことによる効果は、後に詳しく説明する。
【００２７】
ダミートレンチｔｒ２内の一部を埋め込むようにして、埋め込み膜ｂ１が形成されている。埋め込み膜ｂ１が形成されているダミートレンチｔｒ２内の一部とは、深さ方向に見て、ダミートレンチｔｒ２の底部から、ｐ型チャネル領域ｐ１の途中の位置までの部分である。埋め込み膜ｂ１の材料としては、例えば、多結晶シリコン、金属または金属化合物を主体とする導体膜であっても良いし、酸化シリコンまたは窒化シリコンを主体とする絶縁膜であっても良い。本実施の形態１のＭＩＳトランジスタＱ１では、埋め込み膜ｂ１として、ｐ型の多結晶シリコンを主体とする導体膜を適用する。更に、ダミートレンチｔｒ２と埋め込み膜ｂ１との間には、保護絶縁膜ＩＰが配置されている。即ち、埋め込み膜ｂ１は、ダミートレンチｔｒ２の内壁には接触しておらず、その外側のｐ型チャネル領域ｐ１およびｐ型柱状領域ｐｃにも接触していない。
【００２８】
更に、ダミートレンチｔｒ２内の他の一部を埋め込むようにして、ソース電極（第１電極）ＥＳが形成されている。ソース電極ＥＳが形成されているダミートレンチｔｒ２内の一部とは、上記の埋め込み膜ｂ１が形成されていない部分である。即ち、ソース電極ＥＳは、ダミートレンチｔｒ２内のうち、深さ方向に見て、ｐ型チャネル領域ｐ１の途中の領域から上方（浅い方）を埋め込むようにして形成されている。ここで、ダミートレンチｔｒ２の深さ方向に見てｐ型チャネル領域ｐ１よりも浅い方には、ｐ型チャネル領域ｐ１の一部と、ｎ型ソース領域ｎ２とが配置されている。従って、その部分のダミートレンチｔｒ２を埋め込むソース電極ＥＳは、ｐ型チャネル領域ｐ１およびｎ型ソース領域ｎ２と接触し、互いに電気的に接続される。このようにして、ｐ型チャネル領域ｐ１およびｎ型ソース領域ｎ２には、ソース電極ＥＳによって給電できる。
【００２９】
また、上述のように、ｐ型チャネル領域ｐ１は同じｐ型のｐ型柱状領域ｐｃとも接続している。従って、ｐ型柱状領域ｐｃは、ｐ型チャネル領域ｐ１を介してソース電極ＥＳと電気的に接続している。
【００３０】
ソース電極ＥＳは、シリコン基板１上の複数のｐ型チャネル領域ｐ１およびｎ型ソース領域ｎ２に共通して給電できるように、シリコン基板１の主面ｓ１を覆うようにして形成されている。ここで、同じシリコン基板１の主面ｓ１には、上記で説明したゲート電極ＥＧも形成されている。ゲート電極ＥＧとソース電極ＥＳとは同電位として用いない場合もあるので、これらは絶縁されるべきである。この理由から、ゲート電極ＥＧは層間絶縁膜ＩＬによって覆われており、同じシリコン基板１の主面ｓ１上に形成されるソース電極ＥＳとは絶縁されている。層間絶縁膜ＩＬは、例えば、ＳＯＧ（Spin on Glass）膜やＰＳＧ（Phospho-Silicate Glass）膜などからなる絶縁膜を適用する。
【００３１】
ソース電極ＥＳはアルミニウムを主体とする導体膜である。また、このアルミニウムと各構成との密着性、特に、ダミートレンチｔｒ２内壁であるｐ型チャネル領域ｐ１やｎ型ソース領域ｎ２との密着性を向上させるために、ソース電極ＥＳの下地膜としてバリア金属ＥＢを有していても良い。より詳しくは、ソース電極ＥＳと、シリコン基板１の露出面や層間絶縁膜ＩＬおよび埋め込み膜ｂ１などとの間に、バリア金属ＥＢを有していても良い。バリア金属ＥＢは、アルミニウムとの密着性が高く、抵抗値の低い材料が望ましい。例えば、チタン（Ｔｉ）／窒化チタン（ＴｉＮ）積層膜、または、チタンタングステン（ＴｉＷ）合金膜などが適している。
【００３２】
また、ｐ型チャネル領域ｐ１内において、ソース電極ＥＳとｐ型チャネル領域ｐ１との境界部の一部に、ｐ型ボディコンタクト領域（第４半導体領域）ｐ２が形成されている。ｐ型ボディコンタクト領域ｐ２は、ｐ型の半導体領域であり、同じｐ型のｐ型チャネル領域ｐ１よりも高い不純物濃度を有する。言い換えると、ｐ型ボディコンタクト領域ｐ２は、同じｐ型のｐ型チャネル領域ｐ１内のうち、特に、ソース電極ＥＳと接触する位置に形成されている。従ってソース電極ＥＳは、ｐ型ボディコンタクト領域ｐ２を介してｐ型チャネル領域ｐ１と電気的に接続されていることになる。このような構造としたことによる効果は、後に詳しく説明する。
【００３３】
また、ｎ型のシリコン基板１の裏面ｓ２には、ドレイン電極（第２電極）ＥＤが形成されている。ドレイン電極ＥＤによって、シリコン基板１を介してｎ型ドリフト領域ｎ１に通電することができる。
【００３４】
本実施の形態１のＭＩＳトランジスタＱ１において、複数のトレンチ２を構成するゲートトレンチｔｒ１とダミートレンチｔｒ２とは、互いに同程度の深さである。これは、後に詳しく説明するように、両者を同一の工程によって形成しているためである。本明細書中でゲートトレンチｔｒ１とダミートレンチｔｒ２とが同程度の深さであると記述した場合、深さの相違が±１０％の範囲内であることを表す。これは、ゲートトレンチｔｒ１およびダミートレンチｔｒ２を複数のトレンチ２として同一の工程で形成する際に生じ得る深さの相違（ばらつき）である。複数のトレンチ２の形成工程に関しては、後に詳しく説明する。その深さは、例えば、シリコン基板１の主面ｓ１から測って０．４μｍ〜１．２μｍである。
【００３５】
また、本実施の形態１のＭＩＳトランジスタＱ１において、複数のトレンチ２を構成するゲートトレンチｔｒ１とダミートレンチｔｒ２とは、シリコン基板１の主面ｓ１に沿って交互に並んで配置されている。従って、ゲートトレンチｔｒ１に属するゲート電極ＥＧと、ダミートレンチｔｒ２に属するｐ型柱状領域ｐｃとは、同様に交互に並んで配置されていることになる。
【００３６】
本実施の形態１のＭＩＳトランジスタＱ１では、シリコン基板１の主面ｓ１に沿った方向に見たｐ型柱状領域ｐｃのピッチ間隔Ｌｃは１μｍ〜４μｍである。本発明者が事前に検討した技術では、ｐ型柱状領域ｐｃをこのようなピッチ間隔Ｌｃで配置することは困難である。言い換えれば、上記で説明したような構成の本実施の形態１のＭＩＳトランジスタＱ１とすることで、１μｍ〜４μｍのピッチ間隔Ｌｃのｐ型柱状領域ｐｃを有するスーパージャンクション構造を実現できる。この効果は、製造工程上の特徴によるものであり、後に詳しく説明する。
【００３７】
以上のように、ｐ型柱状領域ｐｃのピッチ間隔Ｌｃの狭いスーパージャンクション構造を有する縦型ＭＩＳトランジスタＱ１とすることで、ｎ型ドリフト領域ｎ１を狭めることができる。これにより、当該ｎ型ドリフト領域ｎ１は空乏化されやすくなる。従って、耐圧を維持しつつ、ｎ型ドリフト領域ｎ１の不純物濃度を上げることができ、オン抵抗を低減できる。結果として、電界効果トランジスタを有する半導体装置を高性能化することができる。
【００３８】
図２および図３には、本実施の形態１のＭＩＳトランジスタＱ１を平面的にみた要部平面図を示す。本図では、シリコン基板１、ゲート電極ＥＧおよび埋め込み膜ｂ１の構成を示している。また、便宜上、各ゲート電極ＥＧ、または、各埋め込み膜ｂ１にそれぞれ同じハッチングを付して示している。本実施の形態１のＭＩＳトランジスタＱ１において、ゲートトレンチｔｒ１に関わるゲート電極ＥＧ、および、ダミートレンチｔｒ２に関わる埋め込み膜ｂ１のレイアウトは、図２のようなストライプ形状でも良いし、図３のようなメッシュ形状でも良い。
【００３９】
以下では、本実施の形態１の半導体装置が有するＭＩＳトランジスタＱ１の製造方法について、詳しく説明する。以下で説明するＭＩＳトランジスタＱ１の各構成要素の仕様は、特筆しない限り、上記図１〜図３を用いて説明した仕様と同様である。
【００４０】
図４に示すように、シリコン基板１の主面ｓ１に、エピタキシャル成長法によってｎ型ドリフト領域ｎ１を形成する。以下では、エピタキシャル成長法によって形成したｎ型ドリフト領域の表面を、シリコン基板１の主面ｓ１として説明する。続いて、シリコン基板１の主面ｓ１上に表面酸化膜３を形成する。表面酸化膜３は酸化シリコン膜であり、熱酸化法や化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法のいずれかまたは両方によって、０．４μｍ〜３μｍ程度の厚さとなるように形成する。
【００４１】
次に、図５に示すように、シリコン基板１の主面ｓ１上に形成した表面酸化膜３のうち、後に複数のトレンチ２を形成する箇所が開口するように、表面酸化膜３をパターニングする。表面酸化膜３は、フォトリソグラフィ法やエッチング法などによって、上記のようにパターニングする。続いて、表面酸化膜３をエッチングマスクとして、シリコン基板１の主面ｓ１に異方性エッチングを施すことで、複数のトレンチ２を形成する。ここでは、ｎ型ドリフト領域ｎ１の途中までに達する深さとなるように異方性エッチングを調整して、複数のトレンチ２を形成する。例えば、シリコン基板１の主面ｓ１から測った深さが、０．４μｍ〜１．２μｍとなるように、複数のトレンチ２を形成する。以上の工程のようにして、シリコン基板１の主面ｓ１に沿った方向に、同程度の間隔を隔てて並んで配置するように、複数のトレンチ２を形成する。
【００４２】
ここで、複数のトレンチ２とは、ゲートトレンチｔｒ１とダミートレンチｔｒ２とによって構成される（これらは後の工程を施すことで区別され、本工程の段階では同様の仕様となっている）。言い換えれば、本工程では、ゲートトレンチｔｒ１とダミートレンチｔｒ２を形成したことになる。このように、本実施の形態１の製造方法では、ゲートトレンチｔｒ１とダミートレンチｔｒ２とを同一の工程によって形成する。その効果については、後に詳しく説明する。
【００４３】
次に、図６に示すように、複数のトレンチ２の内壁を覆うようにして、酸化シリコンを主体とする絶縁膜からなるゲート絶縁膜ＩＧを形成する。ゲート絶縁膜ＩＧは、熱酸化法やＣＶＤ法のいずれかまたは両方によって形成する。ここでは、ゲート−ソース間耐圧を確保するように、４０ｎｍ〜１２０ｎｍ程度の厚さのゲート絶縁膜ＩＧを形成する。本工程では、全ての複数のトレンチ２の内壁にゲート絶縁膜ＩＧを形成している。
【００４４】
続いて、複数のトレンチ２を含むシリコン基板１の主面ｓ１上に、ＣＶＤ法によって、多結晶シリコン膜４を形成する。その後、多結晶シリコン膜４を全面的にエッチバックして、内壁をゲート絶縁膜ＩＧで覆った複数のトレンチ２の内部を多結晶シリコン膜４で埋め込む。このようにして、多結晶シリコン膜４からなるゲート電極ＥＧを形成する。本工程では、全ての複数のトレンチ２の内部に埋め込むようにしてゲート電極ＥＧを形成している。
【００４５】
次に、図７に示すように、上記の構成を含むシリコン基板１の主面ｓ１上にフォトレジスト膜５を堆積し、フォトリソグラフィ法によってパターニングする。ここでは、フォトレジスト膜５のうち、後にゲートトレンチｔｒ１とする部分の複数のトレンチ２の上部を覆い、後にダミートレンチｔｒ２とする部分の複数のトレンチ２の上部を開口するようにパターニングする。その後、フォトレジスト膜５をエッチングマスクとして、ゲート電極ＥＧにエッチングを施す。このようにして、複数のトレンチ２のうち、ゲートトレンチｔｒ１の内部にはゲート電極ＥＧを残し、ダミートレンチｔｒ２の内部のゲート電極ＥＧを選択的に除去する。以上の工程のようにして、複数のトレンチ２のうちのゲートトレンチｔｒ１の内部に、ゲート絶縁膜ＩＧを介してゲート電極ＥＧを形成する。
【００４６】
本工程では、シリコン基板１の主面ｓ１に沿って間隔を隔てて並ぶようにして形成した複数のトレンチ２に対して、ゲート電極ＥＧを残すゲートトレンチｔｒ１と、ゲート電極ＥＧを除去するダミートレンチｔｒ２とが交互に並んで配置するように、上記の工程を施す。言い換えれば、任意のトレンチにおいてゲート電極ＥＧを残してゲートトレンチｔｒ１とした場合、その両隣のトレンチにおいてはゲート電極ＥＧを除去してダミートレンチｔｒ２とする。そして、ダミートレンチｔｒ２としたトレンチの両隣のトレンチは、ゲート電極ＥＧを残してゲートトレンチｔｒ１とする。
【００４７】
次に、図８に示すように、前工程で用いたフォトレジスト膜５をイオン注入マスクとして用い、シリコン基板１に対して、例えばホウ素（Ｂ）イオンのイオン注入ｄｐ１を施す。このとき、前工程までで、フォトレジスト膜５はダミートレンチｔｒ２の上部が開口され、かつ、ダミートレンチｔｒ２内のゲート電極ＥＧは除去されている。従って、イオン注入ｄｐ１は、ダミートレンチｔｒ２の底部周辺のｎ型ドリフト領域ｎ１に施されることになる。このイオン注入ｄｐ１によって、ｐ型柱状領域ｐｃを形成する。
【００４８】
より具体的には、本工程においてｐ型柱状領域ｐｃを形成するために、異なる注入エネルギーで５回程度、イオン注入ｄｐ１を施す。このようにして、深さの異なる領域にイオン注入ｄｐ１を施すことができ、シリコン基板１の深さ方向に延在するようなｐ型柱状領域ｐｃを形成することができる。例えば、主面ｓ１からの深さが０．８μｍのダミートレンチｔｒ２の下部に対して、注入エネルギー１．５ＭｅＶでイオン注入ｄｐ１を施すと、主面ｓ１からの深さが３．２μｍの領域まで不純物を注入できる。
【００４９】
以上のように、本実施の形態１の製造方法では、ゲートトレンチｔｒ１とダミートレンチｔｒ２とを、上記図５の工程の複数のトレンチ２として同一の工程で形成する。従って、マスクずれが起こらず、より微細な加工が可能になる。そして、本実施の形態１の製造方法によれば、上記図８で説明した工程のように、ｐ型柱状領域ｐｃの位置はダミートレンチｔｒ２によって規定される。即ち、ｐ型柱状領域ｐｃの形成位置は、微細に加工し得るダミートレンチｔｒ２の形成位置によって規定されることになる。これにより、本実施の形態１の製造方法によれば、ｐ型柱状領域ｐｃのピッチ間隔をより狭くすることができる。これにより、縦型ＭＩＳトランジスタの低オン抵抗化を実現できる。結果として、電界効果トランジスタを有する半導体装置を高性能化することができる。
【００５０】
より定量的には、本実施の形態１の製造方法によれば、上記図５の工程では、複数のトレンチ２を全て同一の工程で形成するので、そのシリコン基板１の主面ｓ１に沿った方向に見たピッチ間隔Ｌｔが２μｍ以下となるように形成できる。そして、上記図８の工程では、ｐ型柱状領域ｐｃのピッチ間隔Ｌｃが４μｍ以下となるように形成できる。このようなピッチ間隔Ｌｃでｐ型柱状領域ｐｃを配置できるのは、上述のように、ダミートレンチｔｒ２をゲートトレンチｔｒ１と同一の工程で形成する本実施の形態１の製造方法によるからである。本発明者の検証によれば、ｐ型柱状領域ｐｃのピッチ間隔Ｌｃを４μｍ以下で配置することで、縦型ＭＩＳトランジスタのオン抵抗をより低減し得ることが分かっている。結果として、電界効果トランジスタを有する半導体装置を高性能化することができる。
【００５１】
本実施の形態１の製造方法によれば、上記のようにダミートレンチｔｒ２を形成してから、イオン注入ｄｐ１を施すことで、そのダミートレンチｄｐ１の深さ分だけ、より深く不純物を導入することができる。言い換えれば、ダミートレンチｔｒ２が形成されていることで、これを形成しない場合と比較して、所望の深さの領域に不純物を導入するための注入エネルギーを低くすることができる。これにより、ｐ型柱状領域ｐｃ以外をイオン注入ｄｐ１から保護するためのイオン注入マスクとして用いたフォトレジスト膜５を省略することができる。その工程および効果について以下で詳しく説明する。
【００５２】
図９には、上記図８を用いて説明したイオン注入ｄｐ１を、イオン注入マスクを用いずに施す工程を示している。イオン注入マスクを施さなくても、上記図５の工程でパターニングした表面酸化膜３、および、上記図７の工程でゲートトレンチｔｒ１に埋め込んだゲート電極ＥＧがイオン注入マスクとなり、ダミートレンチｔｒ２の底部周辺のｎ型ドリフト領域ｎ１にｐ型柱状領域ｐｃを形成できる。その際、仮に、ダミートレンチｔｒ２が形成されていない場合、上記と同程度の深さの領域にｐ型柱状領域ｐｃを形成するためにはより高いエネルギーでイオン注入を施さなくてはならない。これにより、表面酸化膜３を透過してシリコン基板１に不純物が導入され得る。これに対し、本実施の形態１の製造方法では、ゲートトレンチｔｒ１と同程度に深いダミートレンチｔｒ２を形成し、その底部にイオン注入ｄｐ１を施しているから、イオン注入マスクを適用しなくても、所望の深さの領域にｐ型柱状領域ｐｃを形成できる。その効果については後に詳しく説明する。
【００５３】
また、例えば、上記図７の工程において、ダミートレンチｔｒ２内のゲート電極ＥＧを選択的に除去する際にも、フォトレジスト膜５をエッチングマスクとして適用しない方法もある。図１０に示すのは、図６で説明した工程に続く工程である。ここでは、パターニングされた表面酸化膜３およびゲート電極ＥＧを含むシリコン基板１を覆うように、ＣＶＤ法によって、酸化シリコン膜からなる保護酸化膜６を形成する。
【００５４】
次に、図１１に示すように、フォトリソグラフィ法およびエッチング法によって保護酸化膜６をパターニングする。ここでは、保護酸化膜６のうち、後にゲートトレンチｔｒ１とする部分の複数のトレンチ２の上部を覆い、後にダミートレンチｔｒ２とする部分の複数のトレンチ２の上部を開口するようにパターニングする。その後、保護酸化膜６をエッチングマスクとしてゲート電極ＥＧにエッチングを施すことで、ゲートトレンチｔｒ１内にゲート電極ＥＧを残し、ダミートレンチｔｒ２内のゲート電極ＥＧを選択的に除去する。続いて、同じ保護酸化膜６をイオン注入マスクとして、上記図８の工程と同様のイオン注入ｄｐ１を施すことで、ダミートレンチｔｒ２の底部周辺のｎ型ドリフト領域ｎ１にｐ型柱状領域ｐｃを形成する。
【００５５】
以上のように、上記図７、図８を用いて説明した工程でエッチングマスクおよびイオン注入マスクとして用いたフォトレジスト膜５を、本工程では、酸化シリコン膜である保護酸化膜６に置き換えて、同様の工程を施している。このように、酸化シリコン膜をイオン注入マスクとすることで、フォトレジスト膜をイオン注入マスクとするよりも、より薄いイオン注入マスクとすることができる。イオン注入マスクが薄いほど、より微細なパターンに加工することができる。即ち、本実施の形態１の製造方法のように、ゲートトレンチｔｒ１と同一の工程で形成したダミートレンチｔｒ２を適用することで、スーパージャンクション構造を有する縦型ＭＩＳトランジスタをより微細化できる。言い換えれば、本実施の形態１の製造方法によれば、ｐ型柱状領域ｐｃのピッチ間隔をより狭くすることができる。これにより、縦型ＭＩＳトランジスタの低オン抵抗化を実現できる。結果として、電界効果トランジスタを有する半導体装置をより高性能化することができる。
【００５６】
本発明者は、上記の効果を定量的に検証している。例えば、上記図１１の工程では、ｐ型柱状領域ｐｃをピッチ間隔Ｌｃが１μｍとなるように形成する場合を考える。このとき、ｐ型柱状領域ｐｃ自体の幅はその半分程度の約０．５μｍとする。そして、ｐ型柱状領域ｐｃを幅０．５μｍとなるように形成するには、注入した不純物の横方向の拡散も考慮して０．２μｍ程度のマスク開口が必要になる。ここで、ダミートレンチｔｒ２を用いない製造方法では、このような微細な開口が困難である。なぜなら、所定の深さにｐ型柱状領域ｐｃを形成するためのイオン注入ｄｐ１のエネルギーが高いため、厚いイオン注入マスクを要するからである。
【００５７】
これに対して、本実施の形態１の製造方法のようにダミートレンチｔｒ２を適用してｐ型柱状領域ｐｃを形成することで、イオン注入マスク（例えば、上記図１１の保護絶縁膜６）を薄くできるので、上記のような０．２μｍ程度のマスク開口が可能になる。これにより、ピッチ間隔Ｌｃが１μｍとなるように、ｐ型柱状領域ｐｃを配置できる。なお、ｐ型柱状領域ｐｃをピッチ間隔Ｌｃが１μｍとなるように配置するには、上記図５の工程では、ピッチ間隔Ｌｔが０．５μｍとなるように複数のトレンチ２を形成する。このように、本実施の形態１の製造方法によれば、ｐ型柱状領域ｐｃのピッチ間隔Ｌｃを１μｍまで狭めることができ、縦型ＭＩＳトランジスタのオン抵抗をより低減できる。結果として、電界効果トランジスタを有する半導体装置をより高性能化することができる。
【００５８】
以上をまとめると、本実施の形態１の製造方法は、ｐ型柱状領域ｐｃの形成位置を規定するダミートレンチｔｒ２をゲートトレンチｔｒ１と同一の工程で形成することで、マスクの合わせずれを起こさずに、より微細な加工が可能となる効果を有する。更に、本実施の形態１の製造方法は、ダミートレンチｔｒ２の底部にイオン注入ｄｐ１を施すことで、所望の深さのｐ型柱状領域ｐｃをより低エネルギーのイオン注入ｄｐ１によって形成し得る効果を有する。これらの効果によって、ｐ型柱状領域ｐｃのピッチ間隔Ｌｃを狭めることができ、結果的に縦型ＭＩＳトランジスタのオン抵抗を低減できる。より定量的には、ｐ型柱状領域ｐｃのピッチ間隔Ｌｃが１μｍ〜４μｍとなるように配置できる。
【００５９】
以下では、上記図８、図９または図１１に続く工程を説明する。図１２に示すように、シリコン基板１を主面ｓ１側から覆うようにして埋め込み膜ｂ１を形成し、これをエッチバックする。埋め込み膜ｂ１としては、ｐ型の多結晶シリコンを主体とする導体膜をＣＶＤ法などによって形成する。ここで、前工程までに、ゲートトレンチｔｒ１をゲート電極ＥＧで埋め込み、ダミートレンチｔｒ２の内部を空洞にしていた。従って、本工程では、ダミートレンチｔｒ２を埋め込むようにして、埋め込み膜ｂ１を形成したことになる。
【００６０】
また、前工程までに、ダミートレンチｔｒ２の内壁を覆うように、ゲート絶縁膜ＩＧを形成していた。以下では、ゲートトレンチｔｒ１の内壁を覆うゲート絶縁膜ＩＧと区別するために、ダミートレンチｔｒ２を覆う部分は保護絶縁膜ＩＰと記述する。即ち、別の言い方をすれば、上記図６の工程では、後にゲートトレンチｔｒ１（例えば上記図７参照）となる複数のトレンチ２の内壁にゲート絶縁膜ＩＧを形成する工程と同一の工程によって、後にダミートレンチｔｒ２（例えば上記図７参照）となる複数のトレンチ２の内壁にも保護絶縁膜ＩＰを形成する。そして、本図１２の工程では、保護絶縁膜ＩＰを介して、ダミートレンチｔｒ２を埋め込むようにして埋め込み膜ｂ１を形成することになる。
【００６１】
次に、図１３に示すように、シリコン基板１の主面ｓ１上の表面酸化膜３をエッチング法などにより除去する。その後、イオン注入ｄｐ２を施すことにより、順に、ｐ型チャネル領域ｐ１およびｎ型ソース領域ｎ２を形成する。ここでは、各領域の不純物濃度の関係が上記図１を用いて説明した仕様となるようにイオン注入ｄｐ２を施す。
【００６２】
また、各領域の深さの設定においても、上記図１を用いて説明した仕様となるようにイオン注入ｄｐ２を施す。即ち、シリコン基板１の主面ｓ１側において、複数のトレンチ２よりも浅い領域にｐ型チャネル領域ｐ１を形成し、ｐ型チャネル領域ｐ１よりも浅い領域にｎ型ソース領域ｎ２を形成する。これにより、ｐ型チャネル領域ｐ１はｎ型ドリフト領域ｎ１と接合するようにして形成し、ｎ型ソース領域ｎ２はｐチャネル領域ｐ１と接合するようにして形成したことになる。言い換えれば、ｐ型チャネル領域ｐ１において、その下面でｎ型ドリフト領域ｎ１と接合し、その上面でｎ型ソース領域ｎ２と接合するように、各領域を形成したことになる。
【００６３】
次に、図１４に示すように、シリコン基板１上において、ゲートトレンチｔｒ１を埋め込むゲート電極ＥＧを覆うように、ＳＯＧ膜やＰＳＧ膜などからなる層間絶縁膜ＩＬを形成する。ここでは、シリコン基板１を主面ｓ１側から覆うようにＳＯＧ膜またはＰＳＧ膜を形成し、フォトリソグラフィ法やエッチング法などによりパターニングすることで層間絶縁膜ＩＬを形成する。特に、ゲートトレンチｔｒ１を埋め込むゲート電極ＥＧを覆い、かつ、ダミートレンチｔｒ２の上部が開口するように、層間絶縁膜ＩＬをパターニングする。
【００６４】
その後、層間絶縁膜ＩＬをエッチングマスクとして、異方性エッチングを施す。即ち、ダミートレンチｔｒ２を埋め込んでいる埋め込み膜ｂ１および保護絶縁膜ＩＰを除去する。ここでは、シリコン基板１の深さ方向に見て、シリコン基板１の主面ｓ１からｐ型チャネル領域ｐ１の途中の深さまでの部分の埋め込み膜ｂ１を除去する。言い換えれば、本工程により、ダミートレンチｔｒ２内において、その底部からｐ型チャネル領域ｐ１の途中の位置までに残し、他を除去するように埋め込み膜ｂ１を加工する。
【００６５】
次に、図１５に示すように、層間絶縁膜ＩＬをイオン注入マスクとしてイオン注入ｄｐ３を施すことで、ｐ型チャネル領域ｐ１内にｐ型ボディコンタクト領域ｐ２を形成する。ここで、層間絶縁膜ＩＬから露出しているダミートレンチｔｒ２内においては、上述のように、その底部からｐ型チャネル領域ｐ１の途中までの深さには埋め込み膜ｂ１が形成されている。従って、イオン注入ｄｐ３に曝される半導体領域は、ダミートレンチｔｒ２の内壁として露出している部分の、ｐ型チャネル領域ｐ１およびｎ型ソース領域ｎ２なる。本工程では、特に、ｐ型チャネル領域ｐ１内におけるダミートレンチｔｒ２との境界部の一部にｐ型ボディコンタクト領域ｐ２を形成する。ここでは、その不純物濃度が上記図１を用いて説明した仕様となるように、イオン注入ｄｐ３を施す。
【００６６】
その後、より深い領域にｐ型不純物を注入するように注入エネルギーを変更して、同様のイオン注入ｄｐ３を施す。より詳しくは、ｐ型チャネル領域ｐ１とｐ型柱状領域ｐｃとの間のｎ型ドリフト領域ｎ１をｐ型化するように、イオン注入ｄｐ３を施す。これにより、ｐ型チャネル領域ｐ１とｐ型柱状領域ｐｃとを電気的に接続する。このような構造とすることの効果に関しては、後に詳しく説明する。
【００６７】
次に、図１６に示すように、シリコン基板１を主面ｓ１側から覆うように、アルミニウムを主体とする導体膜であるソース電極ＥＳを形成する。続いて、シリコン基板１の裏面ｓ２にドレイン電極ＥＤを形成する。
【００６８】
ソース電極ＥＳは、ｎ型ソース領域ｎ２とｐ型チャネル領域ｐ１とに対して電気的に接続することを目的として形成する。従って、ソース電極ＥＳは、各領域ｎ２，ｐ２が露出しているダミートレンチｔｒ２のうち、上記図１４の工程で埋め込み膜ｂ１を除去した部分に形成する。これにより、ソース電極ＥＳを、ｐ型チャネル領域ｐ１およびｎ型ソース領域ｎ２と接触するように形成し、両者が互いに電気的に接続するように形成したことになる。
【００６９】
なお、本実施の形態１の製造方法では、上記図１５の工程でｐ型ボディコンタクト領域ｐ２を形成しているから、ｐ型チャネル領域ｐ１は、ｐ型ボディコンタクト領域ｐ２を介して、ソース電極ＥＳと電気的に接続していることになる。このような構造とすることの効果に関しては、後に詳しく説明する。
【００７０】
また、ソース電極ＥＳは複数のダミートレンチｔｒ２間で共有して形成するため、シリコン基板１の主面ｓ１全面に渡って、上記の部分のダミートレンチｔｒ２を埋め込むようにして、ソース電極ＥＳを形成する。
【００７１】
また、ソース電極ＥＳの下部にバリア導体膜ＥＢを形成しても良い。その理由は、上記図１で説明した通りである。その場合には、ソース電極ＥＳを形成する前に、シリコン基板１上に、例えば、チタン／窒化チタン積層膜、または、チタンタングステン合金膜などを形成する。その後、ソース電極ＥＳを形成する。
【００７２】
また、上記図１５の工程では、ｐ型チャネル領域ｐ１とｐ型柱状領域ｐｃとを電気的に接続するように、イオン注入ｄｐ３を施した。従って、本図１６の工程では、ソース電極ＥＳを、ｐ型チャネル領域ｐ１を介してｐ型柱状領域ｐｃと電気的に接続するように形成したことになる。言い換えれば、ｐ型柱状領域ｐｃとソース電極ＥＳとは、ｐ型チャネル領域ｐ１を介して電気的に接続されている。このような構造とすることの効果に関しては、後に詳しく説明する。
【００７３】
以上の工程によって、上記図１を用いて説明した構造を有する本実施の形態１のＭＩＳトランジスタＱ１を形成することができる。
【００７４】
上記図１や図１５を用いた説明では、ｐ型チャネル領域ｐ１内にｐ型ボディコンタクト領域ｐ２を形成する工程およびその構造を説明した。ソース電極ＥＳとｐ型チャネル領域ｐ１とが電気的に接続されるように両者が接触していれば良く、この観点からは、本実施の形態１のＭＩＳトランジスタＱ１にとってｐ型ボディコンタクト領域ｐ２は必須の構成ではない。ただし、本実施の形態１のＭＩＳトランジスタＱ１においては、ｐ型ボディコンタクト領域ｐ２を有している方が、より好ましい。なぜなら、ｐ型チャネル領域ｐ１よりもｐ型不純物濃度が高く抵抗値が低いｐ型ボディコンタクト領域ｐ２を形成することで、ｐ型チャネル領域ｐ１に対するソース電極ＥＳの接触抵抗を低減できるからである。これにより、ＭＩＳトランジスタＱ１の電流駆動力と破壊耐性（アバランシェ耐性）はより向上する。結果として、電界効果トランジスタを有する半導体装置をより高性能化することができる。
【００７５】
また、上記図１や図１５を用いた説明では、ｐ型チャネル領域ｐ１とｐ型柱状領域ｐｃとの間のｎ型ドリフト領域ｎ１をｐ型化して、両者を電気的に接続する工程およびその構造を説明した。スーパージャンクション構造においては、ｎ型ドリフト領域ｎ１の中に逆導電型のｐ型柱状領域ｐｃを備えていることが効果的な構造であって、この観点からは、ｐチャネル領域ｐ１とｐ型柱状領域ｐｃとを接続することは必須の構成ではない。ただし、本実施の形態１のＭＩＳトランジスタＱ１においては、ｐ型チャネル領域ｐ１とｐ型柱状領域ｐｃとは電気的に接続している方が、より好ましい。その理由を以下で説明する。
【００７６】
本実施の形態１のＭＩＳトランジスタＱ１において、ｐ型柱状領域ｐｃをｐ型チャネル領域ｐ１と接続させない場合、ｐ型柱状領域ｐｃは、その周りをｎ型ドリフト領域ｎ１で囲まれることになる。ダミートレンチｔｒ２との接触部分にも保護絶縁膜ＩＰが形成されている。即ち、ｐ型柱状領域ｐｃは、ｎ型ドリフト領域ｎ１内でフローティング状態となる。例えば、ＭＩＳトランジスタＱ１を高周波用途で用いた場合、フローティング状態のｐ型柱状領域ｐｃが存在すると応答速度（スイッチング速度）が遅くなる。これに対し、ｐ型柱状領域ｐｃをｐ型チャネル領域ｐ１と同電位に接続した本実施の形態１の構造であれば、高周波用途であっても上記のような応答速度の低下は起こり難い。結果として、電界効果トランジスタを有する半導体装置をより高性能化することができる。
【００７７】
また、上記図１や図１２を用いた説明では、ダミートレンチｔｒ２内において、ｐ型の多結晶シリコンを主体とする導体膜を埋め込み膜ｂ１として形成する工程およびその構造を説明した。本実施の形態１の製造方法では、ｐ型柱状領域ｐｃを形成するためのイオン注入ｄｐ１において、その形成領域を規定するため、または、より深い領域に形成するためにダミートレンチｔｒ２を用いている。この観点からは、イオン注入ｄｐ１を施し、ｐ型柱状領域ｐｃを形成した後にダミートレンチｔｒ２を埋め込む埋め込み膜ｂ１の材料は導体膜に限定されない。例えば、酸化シリコンを主体とする絶縁膜であっても良い。ただし、本実施の形態１のＭＩＳトランジスタＱ１においては、ダミートレンチｔｒ２を埋め込むための埋め込み膜ｂ１は、ｐ型の多結晶シリコンを主体とする導体膜を用いる方が、より好ましい。その理由を以下で説明する。
【００７８】
本実施の形態１のＭＩＳトランジスタＱ１では、ゲートトレンチｔｒ１とダミートレンチｔｒ２とは、複数のトレンチ２として同一の工程で形成する。従って、それらの深さは同程度である。言い換えれば、内部に埋め込み膜ｂ１を備えたダミートレンチｔｒ２は、内部にゲート電極ＥＧを備えたゲートトレンチｔｒ１と同程度の深さまで形成されている。この点を考慮すると、ダミートレンチｔｒ２内の埋め込み膜ｂ１をｐ型の多結晶シリコンのような導体膜とすることで、ゲート電極ＥＧを備えるゲートトレンチｔｒ１の底部に集中する電界を緩和して、ドレイン−ソース間耐圧を向上させることができる。これにより、ｎ型ドリフト領域ｎ１の不純物濃度を更に高くすることができ、オン抵抗を低減できる。結果として、電界効果トランジスタを有する半導体装置をより高性能化することができる。
【００７９】
ここで、埋め込み膜ｂ１として適用するのは導体膜が好ましく、その一例としてｐ型の多結晶シリコンを主体とする導体膜を示した。そのほかにも、金属を主体とする導体膜、または、金属化合物を主体とする導体膜を適用しても、同様の効果が得られる。
【００８０】
また、製法上の観点からも、埋め込み膜ｂ１として酸化シリコンを主体とする絶縁膜をダミートレンチｔｒ２に埋め込むよりも、多結晶シリコンを主体とする導体膜を埋め込んだ方が、埋め込み易い。より詳しくは、酸化シリコン膜を狭い溝状の孔に埋め込む際にはボイド等の空孔が生じ易い。このような空孔は、電気特性の劣化を生じる原因となる。この観点から、多結晶シリコン膜は狭い溝状の孔に埋め込んでもボイド等の空孔が生じ難く、安定した埋め込み膜ｂ１を形成できる。これにより、特性劣化が生じ難いＭＩＳトランジスタＱ１を形成できる。結果として、電界効果トランジスタを有する半導体装置をより高性能化することができる。このような理由からも、本実施の形態１のＭＩＳトランジスタＱ１の埋め込み膜ｂ１としては、酸化シリコン膜のような絶縁膜よりも、多結晶シリコン膜のような導体膜を適用した方が、より好ましい。
【００８１】
ここで、上記のような製法上の観点からは、上述した導体膜（多結晶シリコン膜、金属膜、金属化合物膜）の中でも、ｐ型の多結晶シリコンを主体とする導体膜を適用する方が、より好ましい。上述の導体膜の中では、多結晶シリコン膜が最も埋め込み性が高く、ダミートレンチｔｒ２内に、より空孔を生じ難いからである。即ち、ダミートレンチｔｒ２を埋め込むための埋め込み膜ｂ１としては、製法上の観点からは、上記図１２の工程のように、ｐ型の多結晶シリコン膜を適用するのが好ましい。これにより、特性劣化がより生じ難いＭＩＳトランジスタＱ１を形成できる。結果として、電界効果トランジスタを有する半導体装置をより高性能化することができる。
【００８２】
以上のように、本実施の形態１の製造方法によって形成した縦型ＭＩＳトランジスタＱ１においては、ｐ型柱状領域ｐｃのピッチ間隔を狭めることができる。これは、電界緩和の効果を維持しつつ、ｎ型ドリフト領域ｎ１の不純物濃度を向上し易い構造である。結果として、オン抵抗の低減とドレイン−ソース間耐圧の向上との間のトレードオフを改善できる。本発明者は、この効果を実際に検証している。これについて、以下で説明する。
【００８３】
図１７に、スーパージャンクション構造を適用しない縦型ＭＩＳトランジスタと、本実施の形態１の縦型ＭＩＳトランジスタＱ１とにおける、チップのオン抵抗とドレイン−ソース間耐圧との関係のシミュレーション結果を示す。図中では、前者を特性ｒ０１で表し、後者を特性０２で表す。この結果から、ドレインソース間耐圧が７６．９Ｖ〜９７．４Ｖの範囲において、３６％〜４８％程度、オン抵抗が低減していることが分かった。このように、本実施の形態１のＭＩＳトランジスタＱ１によれば、ドレイン−ソース間耐圧が１００Ｖ以下の低耐圧パワーＭＩＳトランジスタであっても、十分なスーパージャンクション効果が得られ、オン抵抗を低減できる。
【００８４】
（実施の形態２）
本実施の形態２の半導体装置が有する電界効果トランジスタの構成を、図１８を用いて説明する。図１８には、本実施の形態２のスーパージャンクション構造を有する縦型ＭＩＳトランジスタＱ２の断面図を示している。本実施の形態２のＭＩＳトランジスタＱ２は、以下で説明する構成を除いて、上記実施の形態１のＭＩＳトランジスタＱ１と同様の構成を有している。当該同様の構成に関しては、同様の効果を有しているとし、ここでの重複した説明は省略する。
【００８５】
図１８に示すように、本実施の形態２のＭＩＳトランジスタＱ２において、ダミートレンチｔｒ２内の保護絶縁膜ＩＰはダミートレンチｔｒ２の底部（図中の要部１００）には形成されていない。そして、この部分で、埋め込み膜ｂ１とｐ型柱状領域ｐｃとが接触している。即ち、本実施の形態２のＭＩＳトランジスタＱ２では、埋め込み膜ｂ１とｐ型柱状領域ｐｃとが電気的に接続している。ここで、埋め込み膜ｂ１としてｐ型の多結晶シリコンを主体とする導体膜を適用すれば、ｐ型柱状領域ｐｃは、埋め込み膜ｂ１を介してソース電極ＥＳと電気的に接続した構造となる。
【００８６】
このような構造とすることで、破壊耐性を向上させることができる。より詳しくは、ｐ型柱状領域ｐｃが導体膜である埋め込み膜ｂ１と接続していることにより、アバランシェ降伏時のソース電極ＥＳからｐ型柱状領域ｐｃに至る経路の抵抗が小さくなる。従って、破壊耐性（アバランシェ耐性）を向上できる。なお、上記実施の形態１のＭＩＳトランジスタＱ１においては、ｐ型柱状領域ｐｃはｐ型チャネル領域ｐ１を介してソース電極ＥＳと接続しており、この点でも同様の効果を有し得る。ただし、本実施の形態２のＭＩＳトランジスタＱ２のように、更に、埋め込み膜ｂ１を介してもソース電極ＥＳと接続させることは、破壊耐性の向上にとってより効果的である。
【００８７】
以上のように、本実施の形態２の縦型ＭＩＳトランジスタＱ２のように、ダミートレンチｔｒ２の底部に保護酸化膜ＩＰを形成せず、埋め込み膜ｂ１を介してｐ型柱状領域ｐｃとソース電極ＥＳとを接続させることで、破壊耐性を向上させることができる。結果として、電界効果トランジスタを有する半導体装置をより高性能化することができる。
【００８８】
なお、本実施の形態２のＭＩＳトランジスタＱ２では、埋め込み膜ｂ１は、ｐ型柱状領域ｐｃとソース電極ＥＳとを電気的に接続する役割を担うため、導体膜であることが必須の構成となる。
【００８９】
以下では、本実施の形態２のＭＩＳトランジスタＱ２の製造方法を説明する。以下で説明する工程を除いては、上記実施の形態１の製造方法と同様である。まず、上記図４〜図６を用いて説明した工程と同様の工程を施す。
【００９０】
続く工程を、図１９を用いて説明する。本工程では、ダミートレンチｔｒ２の内部のゲート電極ＥＧをエッチングにより除去する。この点は、上記図７で説明した工程と同様である。更に本実施の形態２の製造方法では、そのエッチングの際に、ダミートレンチｔｒ２の底部の保護絶縁膜ＩＰも除去する。
【００９１】
これには、例えば、ゲート電極ＥＧを除去し得るエッチング条件に加え、保護絶縁膜ＩＰをも除去し得るエッチング条件とすることで、本工程によって保護絶縁膜ＩＰを除去できる。このとき、シリコン基板１の深さ方向に対してのエッチングレートが高いような異方性を持つエッチング条件とすることで、ダミートレンチｔｒ２の底部の保護絶縁膜ＩＰを選択的に除去できる。
【００９２】
また、例えば、上記図７の工程と同様にしてゲート電極ＥＧを除去した後に、保護絶縁膜ＩＰを除去するための異方性エッチングを追加しても良い。この場合でも、新たなエッチングマスクの形成工程等を追加する必要は無い。
【００９３】
続く工程では、上記実施の形態１の製造方法において、上記図８〜図１６を用いて説明した工程と同様の工程を施す。以上のようにして、上記図１８を用いて説明した本実施の形態２のＭＩＳトランジスタＱ２を形成できる。
【００９４】
また、上記図１８では、ｐ型柱状領域ｐｃとｐ型チャネル領域ｐ１とが直接接続した構造を説明した。ここでは、破壊耐性の向上という効果に関しては、ｐ型柱状領域は、ｐ型チャネル領域ｐ１および埋め込み膜ｂ１の両方を介してソース電極ＥＳに接続している方が好ましいことも述べた。
【００９５】
一方、本実施の形態２のＭＩＳトランジスタＱ２においては、ｐ型柱状領域ｐｃとｐ型チャネル領域ｐ１とが接続しない構造を適用することも、他の効果を有する。図２０に、このようなＭＩＳトランジスタＱ３の構造を示す。ＭＩＳトランジスタＱ３においては、ｐ型柱状領域ｐｃとｐ型チャネル領域ｐ１とが直接接触しておらず、間にｎ型ドリフト領域ｎ１が存在することを除いては、上記図１８を用いて説明したＭＩＳトランジスタＱ２の構成と同様である。
【００９６】
このような構造のＭＩＳトランジスタＱ３の破壊耐性は、上記図１８のＭＩＳトランジスタＱ２と比較すれば低いものの、ｐ型柱状領域ｐｃは埋め込み膜ｂ１を介してソース電極ＥＳと接続しているので、耐性は十分に高い。更に、本構造を形成する工程においては、上記図１５を用いて説明した工程のような、ｐ型柱状領域ｐｃとｐ型チャネル領域ｐ１とを接続するためのイオン注入ｄｐ３を省略できる。従って、製法上、その製造工程を削減できるという効果を有する。
【００９７】
また、上記実施の形態１では、ｐ型柱状領域ｐｃをｐ型チャネル領域ｐ１に接続しないと、ｐ型柱状領域ｐｃがフローティング状態となることに起因する課題が生じることを説明した。これに対し、本実施の形態２のＭＩＳトランジスタＱ３では、ｐ型柱状領域ｐｃは、ダミートレンチｔｒ２内の埋め込み膜ｂ１を介してソース電極ＥＳと電気的に接続されているので、フローティング状態とはならない。これにより、本実施の形態２のＭＩＳトランジスタＱ３を、例えば高周波用途として適用した場合であっても、応答速度の低下は起こり難い。結果として、電界効果トランジスタを有する半導体装置をより高性能化することができる。
【００９８】
（実施の形態３）
本実施の形態３の半導体装置が有する電界効果トランジスタの構成を、図２１を用いて説明する。図２１には、本実施の形態３のスーパージャンクション構造を有する縦型ＭＩＳトランジスタＱ４の断面図を示している。本実施の形態３のＭＩＳトランジスタＱ４は、以下で説明する構成を除いて、上記実施の形態１のＭＩＳトランジスタＱ１と同様の構成を有している。当該同様の構成に関しては、同様の効果を有しているとし、ここでの重複した説明は省略する。
【００９９】
図２１に示すように、本実施の形態３のＭＩＳトランジスタＱ４において、ダミートレンチｔｒ２内には、ダミートレンチｔｒ２を埋め込むようにして、ソース電極ＥＳが形成されている。このソース電極ＥＳは、上記実施の形態１および２で説明したソース電極ＥＳと同様であり、バリア金属ＥＢを有していても良い。即ち、上記実施の形態１および２のＭＩＳトランジスタＱ１，Ｑ２，Ｑ３と異なり、本実施の形態３のＭＩＳトランジスタＱ４は、ダミートレンチｔｒ２内に保護絶縁膜ＩＰや埋め込み膜ｂ１が形成されておらず、直接、ソース電極ＥＳが形成されている。従って、ソース電極ＥＳは、ダミートレンチｔｒ２の内壁において、ｎ型ドリフト領域ｎ１、ｐ型チャネル領域ｐ１、ｐ型ボディコンタクト領域ｐ２、ｎ型ソース領域ｎ２、および、ｐ型柱状領域ｐｃと接触することで互いに電気的に接続している。
【０１００】
更に、本実施の形態３のＭＩＳトランジスタＱ４は、図中の要部２００に示すように、ｐ型チャネル領域ｐ１とｐ型柱状領域ｐｃとは直接接触せず、間にｎ型ドリフト領域ｎ１が配置された構造となっている。この要部２００では、ｎ型ドリフト領域ｎ１とソース電極ＥＳとが接触し、所謂ショットキー接合を形成している。このように、ダミートレンチｔｒ２内にショットキー接合を有することで、本実施の形態３の縦型ＭＩＳトランジスタＱ４の内蔵ダイオードが動作したときのリカバリ電流を低減することができる。結果として、電界効果トランジスタを有する半導体装置をより高性能化することができる。
【０１０１】
なお、本実施の形態３のＭＩＳトランジスタＱ３では、ダミートレンチｔｒ２内のソース電極ＥＳとｎ型ドリフト領域ｎ１との接合によりショットキー接合を構成させる必要がある。従って、本実施の形態３のＭＩＳトランジスタＱ３では、ｐ型柱状領域ｐｃとｐ型チャネル領域ｐ１とは直接接続せず、間にｎ型ドリフト領域ｎ１が配置した構造であることが必須の構成である。
【０１０２】
以下では、本実施の形態３のＭＩＳトランジスタＱ４の製造方法を説明する。以下で説明する工程を除いては、上記実施の形態１の製造方法と同様である。まず、上記図４〜図１５を用いて説明した工程と同様の工程を施す。
【０１０３】
続く工程を、図２２を用いて説明する。本工程では、前工程で形成した層間絶縁膜ＩＬをエッチングマスクとして、埋め込み膜ｂ１（上記図１５参照）および保護絶縁膜ＩＰ（上記図１５参照）に対してエッチングを施す。このようにして、ダミートレンチｔｒ２内の埋め込み膜ｂ１および保護絶縁膜ＩＰを除去する。
【０１０４】
その後、上記図１６を用いて説明した工程と同様にして、ソース電極ＥＳを形成することで、ダミートレンチｔｒ２の内部をソース電極ＥＳで埋め込んだ構造を形成することができる。続く工程でも、上記図１６を用いて説明した工程と同様の工程を施す。以上のようにして、上記図２１を用いて説明した本実施の形態３のＭＩＳトランジスタＱ４を形成できる。
【０１０５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０６】
例えば、上記実施の形態１〜３では、ｎチャネル型のＭＩＳトランジスタＱ１〜Ｑ４について説明したが、構成要素の導電型を入れ替えて、ｐチャネル型のＭＩＳトランジスタとしても、適用して同様の効果が得られる。
【０１０７】
また、例えば、上記実施の形態１〜３では、縦型のパワーＭＩＳトランジスタＱ１〜Ｑ４について説明したが、絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor：ＩＧＢＴ）のほか、他の半導体装置にも適用して同様の効果が得られる。
【産業上の利用可能性】
【０１０８】
本発明は、種々の産業機器から電化製品において、例えば、電力制御や電源制御を行うために必要な半導体産業に適用することができる。
【図面の簡単な説明】
【０１０９】
【図１】本発明の実施の形態１である半導体装置の要部断面図である。
【図２】本発明の実施の形態１である半導体装置の要部平面図である。
【図３】本発明の実施の形態１である他の半導体装置の要部平面図である。
【図４】本発明の実施の形態１である半導体装置の製造工程中における要部断面図である。
【図５】図４に続く半導体装置の製造工程中における要部断面図である。
【図６】図５に続く半導体装置の製造工程中における要部断面図である。
【図７】図６に続く半導体装置の製造工程中における要部断面図である。
【図８】図７に続く半導体装置の製造工程中における要部断面図である。
【図９】図７に続く半導体装置の他の製造工程中における要部断面図である。
【図１０】図６に続く半導体装置の他の製造工程中における要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中における要部断面図である。
【図１２】図８、図９または図１１に続く半導体装置の製造工程中における要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中における要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中における要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中における要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中における要部断面図である。
【図１７】本発明の実施の形態１である半導体装置の電気特性を説明するためのグラフ図である。
【図１８】本発明の実施の形態２である半導体装置の要部断面図である。
【図１９】本発明の実施の形態２である半導体装置の製造工程中であり、図６に続く製造工程中における要部断面図である。
【図２０】本発明の実施の形態２である他の半導体装置の要部断面図である。
【図２１】本発明の実施の形態３である半導体装置の要部断面図である。
【図２２】本発明の実施の形態３である半導体装置の製造工程中であり、図１５に続く製造工程中における要部断面図である。
【符号の説明】
【０１１０】
１ シリコン基板（半導体基板）
２ 複数のトレンチ（複数の溝部）
３ 表面酸化膜
４ 多結晶シリコン膜
５ フォトレジスト膜
６ 保護酸化膜
１００，２００ 要部
ｂ１ 埋め込み膜
ｄｐ１〜ｄｐ３ イオン注入
ＥＤ ドレイン電極（第２電極）
ＥＧ ゲート電極
ＥＳ ソース電極（第１電極）
ＩＧ ゲート絶縁膜
ＩＬ 層間絶縁膜
ＩＰ 保護絶縁膜
Ｌｃ，Ｌｔ ピッチ間隔
ｎ１ ｎ型ドリフト領域（第１半導体領域）
ｎ２ ｎ型ソース領域（第３半導体領域）
ｐ１ ｐ型チャネル領域（第２半導体領域）
ｐ２ ｐ型ボディコンタクト領域（第４半導体領域）
ｐｃ ｐ型柱状領域（柱状半導体領域）
Ｑ１〜Ｑ４ ＭＩＳトランジスタ
ｒ０１，ｒ０２ 特性
ｓ１ 主面
ｓ２ 裏面
ｔｒ１ ゲートトレンチ（第１溝部）
ｔｒ２ ダミートレンチ（第２溝部）
【特許請求の範囲】
【請求項１】
（ａ）第１導電型の半導体基板の主面に形成された第１導電型の第１半導体領域と、
（ｂ）前記半導体基板の主面から深さ方向に向かって、前記第１半導体領域の途中まで達するように、かつ、前記半導体基板の主面に沿って間隔を隔てて並んで配置するように形成された複数の溝部と、
（ｃ）前記複数の溝部を構成する第１溝部の内部において、ゲート絶縁膜を介して埋め込むようにして形成されたゲート電極と、
（ｄ）前記第１半導体領域内において、前記複数の溝部を構成する第２溝部の底部に接触するように形成された、前記第１導電型とは逆導電型である第２導電型の柱状半導体領域とを有し、
前記第１溝部と前記第２溝部とは、互いに同程度の深さであり、前記半導体基板の主面に沿って所定の間隔を隔てて、交互に並んで配置されるようにして前記複数の溝部を構成し、
前記柱状半導体領域は、前記第１半導体領域内において、前記第２溝部の底部から前記半導体基板の深さ方向に向かって柱状に延在するようにして形成されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記半導体基板の主面に沿った方向に見た前記柱状半導体領域のピッチ間隔は、１μｍ〜４μｍであることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、更に、
（ｅ）前記半導体基板の主面側に形成された、第２導電型の第２半導体領域および第１導電型の第３半導体領域と、
（ｆ）前記第２溝部内の一部を埋め込むようにして形成された埋め込み膜と、
（ｇ）前記第２溝部内の他の一部を埋め込むようにして形成された第１電極とを有し、
前記第２半導体領域は、前記第３半導体領域よりも深く、かつ、前記複数の溝部よりも浅い領域に形成され、
前記第２半導体領域は、前記第１半導体領域と接合するようにして形成され、
前記第３半導体領域は、前記第２半導体領域と接合するようにして形成され、
前記埋め込み膜は、前記第２溝部の底部から前記第２半導体領域の途中の深さまでを埋め込むようにして形成され、
前記第１電極は、前記第２溝部内のうち、前記埋め込み膜が形成されていない部分である前記第２半導体領域の途中の深さから上方を埋め込むようにして形成され、
前記第１電極と、前記第２半導体領域および前記第３半導体領域とは、互いに接触することで電気的に接続されていることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、更に、
（ｈ）前記第２半導体領域内に形成された第２導電型の第４半導体領域を有し、
前記第４半導体領域は、前記第２半導体領域内における前記第１電極と前記第２半導体領域との境界部の一部において、前記第１電極と接触するようにして形成され、
前記第４半導体領域は、前記第２半導体領域よりも高い第２導電型不純物濃度を有し、
前記第１電極は、前記第４半導体領域を介して前記第２半導体領域と電気的に接続されていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第２溝部内の前記埋め込み膜は、第２導電型の多結晶シリコンを主体とする導体膜、金属を主体とする導体膜、または、金属化合物を主体とする導体膜であり、
前記第２溝部の内壁と前記埋め込み膜との間には保護絶縁膜が形成されていることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第２半導体領域と前記柱状半導体領域とは接触しており、
前記柱状半導体領域は、前記第２半導体領域を介して前記第１電極と電気的に接続していること特徴とする半導体装置。
【請求項７】
請求項５記載の半導体装置において、
前記第２溝部内の前記保護絶縁膜は前記第２溝部の底部には形成されておらず、この部分で前記埋め込み膜と前記柱状半導体領域とは接触しており、
前記柱状半導体領域は、前記埋め込み膜を介して前記第１電極と電気的に接続していることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第２半導体領域と前記柱状半導体領域とは接触しており、
前記柱状半導体領域は、前記第２半導体領域を介しても前記第１電極と電気的に接続していることを特徴とする半導体装置。
【請求項９】
請求項２記載の半導体装置において、更に、
（ｅ）前記半導体基板の主面側に形成された、第２導電型の第２半導体領域および第１導電型の第３半導体領域と、
（ｆ）前記第２溝部内を埋め込むようにして形成された第１電極とを有し、
前記第２半導体領域は、前記第３半導体領域よりも深く、かつ、前記複数の溝部よりも浅い領域に形成され、
前記第２半導体領域は、前記第１半導体領域と接合するようにして形成され、
前記第３半導体領域は、前記第２半導体領域と接合するようにして形成され、
前記第１電極と、前記第１半導体領域、前記第２半導体領域、前記第３半導体領域および前記柱状半導体領域とは、互いに接触することで電気的に接続され、
前記第１電極と前記第１半導体領域とはショットキー接合を形成していることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
（ｇ）前記第２半導体領域内に形成された第２導電型の第４半導体領域を有し、
前記第４半導体領域は、前記第２半導体領域内における前記第１電極と前記第２半導体領域との境界部の一部において、前記第１電極と接触するようにして形成され、
前記第４半導体領域は、前記第２半導体領域よりも高い第２導電型不純物濃度を有し、
前記第１電極は、前記第４半導体領域を介して前記第２半導体領域と電気的に接続されていることを特徴とする半導体装置。
【請求項１１】
（ａ）第１導電型の半導体基板の主面に第１導電型の第１半導体領域を形成する工程と、
（ｂ）前記半導体基板の主面から深さ方向に向かって、前記第１半導体領域の途中まで達するように、かつ、前記半導体基板の主面に沿った方向に間隔を隔てて並んで配置するように、複数の溝部を形成する工程と、
（ｃ）前記複数の溝部のうちの第１溝部の内部に、ゲート絶縁膜を介してゲート電極を形成する工程と、
（ｄ）前記第１半導体領域内において、イオン注入を施すことで、前記複数の溝部のうちの第２溝部の底部に接触するように第２導電型の柱状半導体領域を形成する工程とを有し、
前記第１溝部と前記第２溝部とは、前記（ｂ）工程において前記複数の溝部として同一の工程によって同程度の深さとなるように、かつ、所定の間隔を隔てて並んで配置するように形成し、
前記（ｄ）工程では、前記柱状半導体領域を、前記第１半導体領域内において、前記第第２溝部の底部から前記半導体基板の深さ方向に向かって柱状に延在するように形成することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記複数の溝部を、前記半導体基板の主面に沿った方向に見たピッチ間隔が０．５μｍ〜２μｍとなるように形成することで、前記柱状半導体領域のピッチ間隔が１μｍ〜４μｍとなるように形成することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、更に、
（ｅ）前記（ｄ）工程後、前記第２溝部を埋め込むようにして埋め込み膜を形成する工程と、
（ｆ）前記半導体基板の主面側において、前記複数の溝部よりも浅い領域に第２導電型の第２半導体領域を形成し、前記第２半導体領域よりも浅い領域に第１導電型の第３半導体領域を形成する工程と、
（ｇ）前記第２溝部内の前記埋め込み膜のうち、前記半導体基板の深さ方向に見て、前記半導体基板の主面から前記第２半導体領域の途中の深さまでの部分を除去する工程と、
（ｈ）前記第２溝部内において、前記（ｇ）工程で前記埋め込み膜を除去した部分に、第１電極を形成する工程とを有し、
前記（ｆ）工程では、前記第２半導体領域は前記第１半導体領域と接合するようにして形成し、前記第３半導体領域は前記第２半導体領域と接合するようにして形成し、
前記（ｈ）工程では、前記第１電極を、前記第２半導体領域および前記第３半導体領域と接触するようにして形成することで、両者が互いに電気的に接続するように形成することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、更に、
（ｉ）前記（ｇ）工程後、前記（ｈ）工程前に、前記第２半導体領域内における前記第２溝部との境界部の一部に、第２導電型の第４半導体領域を形成する工程を有し、
前記（ｉ）工程では、前記第４半導体領域を、前記第２半導体領域よりも高い第２導電型不純物濃度を有するように形成し、
前記（ｈ）工程では、前記第４半導体領域と接触するようにして前記第１電極を形成することで、前記第１電極を、前記第４半導体領域を介して前記第２半導体領域と電気的に接続するように形成することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記ゲート絶縁膜を形成する工程と同一の工程により、前記第２溝部の内壁に保護絶縁膜を形成し、
前記（ｅ）工程では、
前記保護絶縁膜を介して、前記第２溝部を埋め込むようにして前記埋め込み膜を形成し、
前記埋め込み膜として、第２導電型の多結晶シリコンを主体とする導体膜を形成することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、更に、
（ｊ）前記（ｉ）工程後、前記（ｈ）工程前に、前記第２半導体領域と前記柱状半導体領域との間を第２導電型化するようにイオン注入を施す工程を有し、
前記（ｊ）工程によって、前記柱状半導体領域と前記第２半導体領域とを電気的に接続し、
前記（ｈ）工程では、前記第１電極を、前記第２半導体領域を介して前記柱状領域と電気的に接続するように形成することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１５記載の半導体装置の製造方法において、更に、
（ｊ）前記（ｅ）工程前に、前記第２溝部の内壁を覆う前記保護絶縁膜のうち、前記第２溝部の底部に形成された前記保護絶縁膜を除去する工程を有し、
前記（ｅ）工程では、前記（ｊ）工程で前記保護絶縁膜を除去した部分において、前記柱状半導体領域と接触するようにして前記埋め込み膜を形成し、
前記（ｈ）工程では、前記第１電極を、前記埋め込み膜を介して前記柱状半導体領域と電気的に接続するように形成することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、更に、
（ｋ）前記（ｉ）工程後、前記（ｈ）工程前に、前記第２半導体領域と前記柱状半導体領域との間を第２導電型化するようにイオン注入を施す工程を有し、
前記（ｋ）工程によって、前記柱状半導体領域と前記第２半導体領域とを電気的に接続し、
前記（ｈ）工程では、前記第１電極を、前記第２半導体領域を介して前記柱状領域と電気的に接続するように形成することを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１２記載の半導体装置の製造方法において、更に、
（ｅ）前記（ｄ）工程後、前記第２溝部を埋め込むようにして埋め込み膜を形成する工程と、
（ｆ）前記半導体基板の主面側において、前記複数の溝部よりも浅い領域に第２導電型の第２半導体領域を形成し、前記第２半導体領域よりも浅い領域に第１導電型の第３半導体領域を形成する工程と、
（ｇ）前記第２溝部内の前記埋め込み膜を除去する工程と、
（ｈ）前記第２溝部内を埋め込むようにして第１電極を形成する工程とを有し、
前記（ｆ）工程では、前記第２半導体領域は前記第１半導体領域と接合するようにして形成し、前記第３半導体領域は前記第２半導体領域と接合するようにして形成し、
前記（ｈ）工程では、
前記第１電極を、前記第１半導体領域、前記第２半導体領域、前記第３半導体領域および柱状半導体領域と接触するようにして形成することで、両者が互いに電気的に接続するように形成し、
前記第１電極と前記第１半導体領域とがショットキー接合を形成するように、前記第１電極を形成することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９記載の半導体装置の製造方法において、
前記（ｇ）工程は、
（ｇ１）前記第２溝部内の前記埋め込み膜のうち、前記半導体基板の深さ方向に見て、前記半導体基板の主面から前記第２半導体領域の途中の深さまでの部分を除去する工程と、
（ｇ２）前記第２半導体領域内における前記第２溝部との境界部の一部に、第２導電型の第４半導体領域を形成する工程と、
（ｇ３）前記（ｇ１）工程で前記第２溝部内に残した前記埋め込み膜を除去する工程とを有し、
前記（ｇ２）工程では、前記第４半導体領域を、前記第２半導体領域よりも高い第２導電型不純物濃度を有するように形成し、
前記（ｈ）工程では、前記第４半導体領域と接触するようにして前記第１電極を形成することで、前記第１電極を、前記第４半導体領域を介して前記第２半導体領域と電気的に接続するように形成することを特徴とする半導体装置の製造方法。
【請求項１】
（ａ）第１導電型の半導体基板の主面に形成された第１導電型の第１半導体領域と、
（ｂ）前記半導体基板の主面から深さ方向に向かって、前記第１半導体領域の途中まで達するように、かつ、前記半導体基板の主面に沿って間隔を隔てて並んで配置するように形成された複数の溝部と、
（ｃ）前記複数の溝部を構成する第１溝部の内部において、ゲート絶縁膜を介して埋め込むようにして形成されたゲート電極と、
（ｄ）前記第１半導体領域内において、前記複数の溝部を構成する第２溝部の底部に接触するように形成された、前記第１導電型とは逆導電型である第２導電型の柱状半導体領域とを有し、
前記第１溝部と前記第２溝部とは、互いに同程度の深さであり、前記半導体基板の主面に沿って所定の間隔を隔てて、交互に並んで配置されるようにして前記複数の溝部を構成し、
前記柱状半導体領域は、前記第１半導体領域内において、前記第２溝部の底部から前記半導体基板の深さ方向に向かって柱状に延在するようにして形成されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記半導体基板の主面に沿った方向に見た前記柱状半導体領域のピッチ間隔は、１μｍ〜４μｍであることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、更に、
（ｅ）前記半導体基板の主面側に形成された、第２導電型の第２半導体領域および第１導電型の第３半導体領域と、
（ｆ）前記第２溝部内の一部を埋め込むようにして形成された埋め込み膜と、
（ｇ）前記第２溝部内の他の一部を埋め込むようにして形成された第１電極とを有し、
前記第２半導体領域は、前記第３半導体領域よりも深く、かつ、前記複数の溝部よりも浅い領域に形成され、
前記第２半導体領域は、前記第１半導体領域と接合するようにして形成され、
前記第３半導体領域は、前記第２半導体領域と接合するようにして形成され、
前記埋め込み膜は、前記第２溝部の底部から前記第２半導体領域の途中の深さまでを埋め込むようにして形成され、
前記第１電極は、前記第２溝部内のうち、前記埋め込み膜が形成されていない部分である前記第２半導体領域の途中の深さから上方を埋め込むようにして形成され、
前記第１電極と、前記第２半導体領域および前記第３半導体領域とは、互いに接触することで電気的に接続されていることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、更に、
（ｈ）前記第２半導体領域内に形成された第２導電型の第４半導体領域を有し、
前記第４半導体領域は、前記第２半導体領域内における前記第１電極と前記第２半導体領域との境界部の一部において、前記第１電極と接触するようにして形成され、
前記第４半導体領域は、前記第２半導体領域よりも高い第２導電型不純物濃度を有し、
前記第１電極は、前記第４半導体領域を介して前記第２半導体領域と電気的に接続されていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第２溝部内の前記埋め込み膜は、第２導電型の多結晶シリコンを主体とする導体膜、金属を主体とする導体膜、または、金属化合物を主体とする導体膜であり、
前記第２溝部の内壁と前記埋め込み膜との間には保護絶縁膜が形成されていることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第２半導体領域と前記柱状半導体領域とは接触しており、
前記柱状半導体領域は、前記第２半導体領域を介して前記第１電極と電気的に接続していること特徴とする半導体装置。
【請求項７】
請求項５記載の半導体装置において、
前記第２溝部内の前記保護絶縁膜は前記第２溝部の底部には形成されておらず、この部分で前記埋め込み膜と前記柱状半導体領域とは接触しており、
前記柱状半導体領域は、前記埋め込み膜を介して前記第１電極と電気的に接続していることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第２半導体領域と前記柱状半導体領域とは接触しており、
前記柱状半導体領域は、前記第２半導体領域を介しても前記第１電極と電気的に接続していることを特徴とする半導体装置。
【請求項９】
請求項２記載の半導体装置において、更に、
（ｅ）前記半導体基板の主面側に形成された、第２導電型の第２半導体領域および第１導電型の第３半導体領域と、
（ｆ）前記第２溝部内を埋め込むようにして形成された第１電極とを有し、
前記第２半導体領域は、前記第３半導体領域よりも深く、かつ、前記複数の溝部よりも浅い領域に形成され、
前記第２半導体領域は、前記第１半導体領域と接合するようにして形成され、
前記第３半導体領域は、前記第２半導体領域と接合するようにして形成され、
前記第１電極と、前記第１半導体領域、前記第２半導体領域、前記第３半導体領域および前記柱状半導体領域とは、互いに接触することで電気的に接続され、
前記第１電極と前記第１半導体領域とはショットキー接合を形成していることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
（ｇ）前記第２半導体領域内に形成された第２導電型の第４半導体領域を有し、
前記第４半導体領域は、前記第２半導体領域内における前記第１電極と前記第２半導体領域との境界部の一部において、前記第１電極と接触するようにして形成され、
前記第４半導体領域は、前記第２半導体領域よりも高い第２導電型不純物濃度を有し、
前記第１電極は、前記第４半導体領域を介して前記第２半導体領域と電気的に接続されていることを特徴とする半導体装置。
【請求項１１】
（ａ）第１導電型の半導体基板の主面に第１導電型の第１半導体領域を形成する工程と、
（ｂ）前記半導体基板の主面から深さ方向に向かって、前記第１半導体領域の途中まで達するように、かつ、前記半導体基板の主面に沿った方向に間隔を隔てて並んで配置するように、複数の溝部を形成する工程と、
（ｃ）前記複数の溝部のうちの第１溝部の内部に、ゲート絶縁膜を介してゲート電極を形成する工程と、
（ｄ）前記第１半導体領域内において、イオン注入を施すことで、前記複数の溝部のうちの第２溝部の底部に接触するように第２導電型の柱状半導体領域を形成する工程とを有し、
前記第１溝部と前記第２溝部とは、前記（ｂ）工程において前記複数の溝部として同一の工程によって同程度の深さとなるように、かつ、所定の間隔を隔てて並んで配置するように形成し、
前記（ｄ）工程では、前記柱状半導体領域を、前記第１半導体領域内において、前記第第２溝部の底部から前記半導体基板の深さ方向に向かって柱状に延在するように形成することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記複数の溝部を、前記半導体基板の主面に沿った方向に見たピッチ間隔が０．５μｍ〜２μｍとなるように形成することで、前記柱状半導体領域のピッチ間隔が１μｍ〜４μｍとなるように形成することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、更に、
（ｅ）前記（ｄ）工程後、前記第２溝部を埋め込むようにして埋め込み膜を形成する工程と、
（ｆ）前記半導体基板の主面側において、前記複数の溝部よりも浅い領域に第２導電型の第２半導体領域を形成し、前記第２半導体領域よりも浅い領域に第１導電型の第３半導体領域を形成する工程と、
（ｇ）前記第２溝部内の前記埋め込み膜のうち、前記半導体基板の深さ方向に見て、前記半導体基板の主面から前記第２半導体領域の途中の深さまでの部分を除去する工程と、
（ｈ）前記第２溝部内において、前記（ｇ）工程で前記埋め込み膜を除去した部分に、第１電極を形成する工程とを有し、
前記（ｆ）工程では、前記第２半導体領域は前記第１半導体領域と接合するようにして形成し、前記第３半導体領域は前記第２半導体領域と接合するようにして形成し、
前記（ｈ）工程では、前記第１電極を、前記第２半導体領域および前記第３半導体領域と接触するようにして形成することで、両者が互いに電気的に接続するように形成することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、更に、
（ｉ）前記（ｇ）工程後、前記（ｈ）工程前に、前記第２半導体領域内における前記第２溝部との境界部の一部に、第２導電型の第４半導体領域を形成する工程を有し、
前記（ｉ）工程では、前記第４半導体領域を、前記第２半導体領域よりも高い第２導電型不純物濃度を有するように形成し、
前記（ｈ）工程では、前記第４半導体領域と接触するようにして前記第１電極を形成することで、前記第１電極を、前記第４半導体領域を介して前記第２半導体領域と電気的に接続するように形成することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記ゲート絶縁膜を形成する工程と同一の工程により、前記第２溝部の内壁に保護絶縁膜を形成し、
前記（ｅ）工程では、
前記保護絶縁膜を介して、前記第２溝部を埋め込むようにして前記埋め込み膜を形成し、
前記埋め込み膜として、第２導電型の多結晶シリコンを主体とする導体膜を形成することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、更に、
（ｊ）前記（ｉ）工程後、前記（ｈ）工程前に、前記第２半導体領域と前記柱状半導体領域との間を第２導電型化するようにイオン注入を施す工程を有し、
前記（ｊ）工程によって、前記柱状半導体領域と前記第２半導体領域とを電気的に接続し、
前記（ｈ）工程では、前記第１電極を、前記第２半導体領域を介して前記柱状領域と電気的に接続するように形成することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１５記載の半導体装置の製造方法において、更に、
（ｊ）前記（ｅ）工程前に、前記第２溝部の内壁を覆う前記保護絶縁膜のうち、前記第２溝部の底部に形成された前記保護絶縁膜を除去する工程を有し、
前記（ｅ）工程では、前記（ｊ）工程で前記保護絶縁膜を除去した部分において、前記柱状半導体領域と接触するようにして前記埋め込み膜を形成し、
前記（ｈ）工程では、前記第１電極を、前記埋め込み膜を介して前記柱状半導体領域と電気的に接続するように形成することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、更に、
（ｋ）前記（ｉ）工程後、前記（ｈ）工程前に、前記第２半導体領域と前記柱状半導体領域との間を第２導電型化するようにイオン注入を施す工程を有し、
前記（ｋ）工程によって、前記柱状半導体領域と前記第２半導体領域とを電気的に接続し、
前記（ｈ）工程では、前記第１電極を、前記第２半導体領域を介して前記柱状領域と電気的に接続するように形成することを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１２記載の半導体装置の製造方法において、更に、
（ｅ）前記（ｄ）工程後、前記第２溝部を埋め込むようにして埋め込み膜を形成する工程と、
（ｆ）前記半導体基板の主面側において、前記複数の溝部よりも浅い領域に第２導電型の第２半導体領域を形成し、前記第２半導体領域よりも浅い領域に第１導電型の第３半導体領域を形成する工程と、
（ｇ）前記第２溝部内の前記埋め込み膜を除去する工程と、
（ｈ）前記第２溝部内を埋め込むようにして第１電極を形成する工程とを有し、
前記（ｆ）工程では、前記第２半導体領域は前記第１半導体領域と接合するようにして形成し、前記第３半導体領域は前記第２半導体領域と接合するようにして形成し、
前記（ｈ）工程では、
前記第１電極を、前記第１半導体領域、前記第２半導体領域、前記第３半導体領域および柱状半導体領域と接触するようにして形成することで、両者が互いに電気的に接続するように形成し、
前記第１電極と前記第１半導体領域とがショットキー接合を形成するように、前記第１電極を形成することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９記載の半導体装置の製造方法において、
前記（ｇ）工程は、
（ｇ１）前記第２溝部内の前記埋め込み膜のうち、前記半導体基板の深さ方向に見て、前記半導体基板の主面から前記第２半導体領域の途中の深さまでの部分を除去する工程と、
（ｇ２）前記第２半導体領域内における前記第２溝部との境界部の一部に、第２導電型の第４半導体領域を形成する工程と、
（ｇ３）前記（ｇ１）工程で前記第２溝部内に残した前記埋め込み膜を除去する工程とを有し、
前記（ｇ２）工程では、前記第４半導体領域を、前記第２半導体領域よりも高い第２導電型不純物濃度を有するように形成し、
前記（ｈ）工程では、前記第４半導体領域と接触するようにして前記第１電極を形成することで、前記第１電極を、前記第４半導体領域を介して前記第２半導体領域と電気的に接続するように形成することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２０１０−１０９０３３（Ｐ２０１０−１０９０３３Ａ）
【公開日】平成２２年５月１３日（２０１０．５．１３）
【国際特許分類】
【出願番号】特願２００８−２７７８５９（Ｐ２００８−２７７８５９）
【出願日】平成２０年１０月２９日（２００８．１０．２９）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【公開日】平成２２年５月１３日（２０１０．５．１３）
【国際特許分類】
【出願日】平成２０年１０月２９日（２００８．１０．２９）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
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